CN102034549A - 半导体存储器单元阵列以及半导体只读存储器单元阵列 - Google Patents
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Abstract
一种半导体存储器单元阵列及半导体只读存储器单元阵列，该半导体存储器单元阵列包含一延伸连续有源区。第一以及第二传输晶体管形成于延伸连续有源区上且分别形成于半导体存储器单元阵列中的一列存储器单元的第一及第二相邻存储器单元的一部分。一隔离晶体管形成于第一以及第二传输晶体管之间的延伸连续有源区上并且被偏压于一关闭状态。第一以及第二字线分别耦接于第一以及第二传输晶体管的栅极，用以供应一读取电压。上述阵列包含一差动位线对，其包含第一以及第二位线，一第一逻辑值通过将传输晶体管连接至第一位线被编码至存储器单元以及一第二逻辑值通过将传输晶体管连接至第二位线被编码至存储器单元。本发明改善了OD层工艺范围。
Description
技术领域
本发明涉及一种半导体存储器，特别涉及半导体只读存储器(read-only-memory，以下简称ROM)单元阵列结构。
背景技术
半导体ROM为一种固态存储器，其是制造有想要的数据永久地储存于其中。每一个存储器单元的“导通”或“关闭”状态是通过将存储器编程来设定。每一存储器单元可储存一二元位的数据，其根据一位线至存储器单元的接地(VSS)的路径是电性连接或电性隔离来表示“0”或“1”的一逻辑状态。
一般而言，设计人员喜爱简单的设计架构如单端电路(例如：反相器)来检测这些存储器单元的数据状态。举例来说，若连接至一ROM单元的位线在一读取周期中具有显著的压降(至一较低电压状态)，此状况可表示一逻辑状态“1”。若ROM单元的位线保持不变(例如：位于一较高电压)，此状况可表示一逻辑状态“0”。“0”以及“1”的定义也可互换。一般而言，此连接是通过检测到在位线上的一大量下拉(pull-down)来感应，其通常包含等候一大量周期以进行晶体管转换和/或稳定时间(settling time)来通过(elapse)。对高速ROM设计而言，美国专利字第6850427号使用差动感应(differentialsensing)与一单一晶体管元件来建立一差动信号在两条位线上。然而，单晶体管单元结构对未来的技术世代提供收缩挑战，例如OD最小面积(小岛)引起的光刻工艺范围以及整合问题。传统的ROM单元设计具有一OD长度，其仅延伸于两晶体管的一范围中。这样的布局产生与光刻印刷、图案升起(pattern lifting)、线端缩减、接点着陆(contact landing)以及CD均匀性有关的问题。随着单元尺寸持续缩减，光刻工艺范围也缩减。光刻工艺范围影响图案化以及有源区CDU，其影响读取电流以及Vt匹配稳定性。此是由于如前述的分配给小岛(最小面积)单元环境的紧密空间。当接点设置在一线端时，此传统的布局也具有着陆范围的问题。
如前述，单元状态通过一感应放大器来检测，此感应放大器对应将“开”或“关”状态转换至一逻辑“1”或一逻辑“0”或反之亦然。感应放大器可检测电压或电流。介于单元晶体管的“开”以及“关”状态之间的差异，电压或电流，应尽可能大，使得感应放大器可快速地且正确地检测状态。于一传统ROM单元中，差异主要地由单元晶体管的沟道宽度与沟道长度来决定。随着工艺技术进入纳米时代，单元晶体管的沟道宽度与沟道长度表示一大量敏感度至其布局环境，包含多晶硅间距效应(poly spacing effect，PSE)以及浅沟渠隔离(shallow-trench-isolation，简称STI)压力效应(LOD)及拉紧效应。这些效应可大量地影响沟道宽度以及沟道长度，并因此降低单元存储器感应范围。
于源极/漏极(S/D)区开孔(opening)的差异，如栅极间距所决定，将在存储器阵列中产生一不同的接合分布，并且因此影响效能特性如元件驱动电流、临界电压以及接合泄漏。此称为前述多晶硅或栅极间距效应(PSE)。此结果也为多晶间距规则或OD延伸规则的一函数。在一完整单元阵列中具有一相似的栅极环境于单元设计中是重要的。
近年来，浅沟渠隔离(STI)压力效应被观察。浅沟渠隔离于晶体管源极/漏极(S/D)区上引起一有压缩力的或有张力的压力。若S/D区至栅极的延伸规则太小，当与较长的延伸规则相比时，压力引起的Ion与Vt位移将极度地变化。因此，晶体管的效能将根据布局差异或光刻未对准引起的OD延伸不平衡而变化。此将产生导致在单元元件上较差的匹配效能以及在芯片速度上较宽的扩展。此结果也影响合格率(yield)。
增加晶体管尺寸(单元尺寸)或减少存储器的操作速度可补偿这些布局环境效应，然而这些修改影响产品成本和/或效能。
因此，需要一种改良ROM单元间的不匹配的改良的ROM单元结构与增加的效能，而不实质上地增加ROM阵列的尺寸或降低ROM阵列的速度。
发明内容
为克服现有技术中的上述缺陷，本发明实施例提供一种半导体存储器单元阵列，包含一延伸连续有源区。第一以及第二传输晶体管形成于上述延伸连续有源区上且分别形成于上述半导体存储器单元阵列中的一列存储器单元的第一以及第二相邻存储器单元的一部分。一隔离晶体管形成于上述第一以及第二传输晶体管之间的上述延伸连续有源区上并且被偏压于一关闭状态。第一以及第二字线分别耦接于上述第一以及第二传输晶体管的栅极，用以供应一读取电压。上述阵列包含一差动位线对，其包含第一以及第二位线，一第一逻辑值通过将上述传输晶体管连接至上述第一位线被编码至上述存储器单元以及一第二逻辑值通过将上述传输晶体管连接至上述第二位线被编码至上述存储器单元。
本发明另一实施例提供一种半导体存储器单元阵列，包括：多个平行延伸连续有源区；多个第一传输晶体管，其形成于上述延伸连续有源区上，其中上述第一传输晶体管彼此电性平行连接，其中上述第一传输晶体管的源极节点电性连接在一起且上述第一传输晶体管的漏极节点电性连接在一起，上述第一传输晶体管为一第一存储器单元的一部分；多个第二传输晶体管，其形成于上述延伸连续有源区上，其中上述第二传输晶体管彼此电性连接在一起，并且上述第二传输晶体管的源极节点平行于电性连接在一起的上述第二传输晶体管的漏极节点，上述第二传输晶体管为一第二存储器单元的一部分，上述第二存储器单元于上述半导体存储器单元阵列的一行存储器单元中与上述第一存储器单元相邻；一隔离元件，其包括多个平行耦接的隔离晶体管，上述隔离晶体管形成于上述第一以及第二传输晶体管之间的上述延伸连续有源区，其中上述隔离晶体管偏压于一关闭状态；一第一字线，其耦接于上述第一传输晶体管的栅极，用以供应一读取电压至该第一存储器单元中；一第二字线，其耦接于上述第二传输晶体管的栅极，用以供应一读取电压至该第二存储器单元中；以及一差动位线对，其包含第一以及第二位线、一第一逻辑值以及一第二逻辑值，其中上述第一逻辑值通过将上述传输晶体管连接至上述第一位线被编码至上述存储器单元以及上述第二逻辑值通过将上述传输晶体管连接至上述第二位线被编码至上述存储器单元。
本发明又一实施例提供一种半导体只读存储器单元阵列，包括：一延伸连续有源区；一第一NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第一NMOS传输晶体管形成一第一存储器单元的一部分；一第二NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第二NMOS传输晶体管形成一第二存储器单元的一部分；一第三NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第三NMOS传输晶体管形成一第三存储器单元的一部分；第一、第二以及第三字线，其分别耦接于上述第一、第二以及第三NMOS传输晶体管的栅极，用以供应一读取电压至上述第一、第二以及第三存储器单元；一差动位线对，其包含第一以及第二位线，其中数据通过选择性地将上述传输晶体管的上述汲极漏极端连接至上述第一以及第二位线的其中之一来编码至上述存储器单元，其中当连接至上述第一位线时将编码一第一逻辑值且当连接至上述第二位线时将编码一第二逻辑值，其中上述传送传输晶体管的源极端耦接至一接地电压VSS节点；一NMOS隔离晶体管，其形成于上述第一以及第二NMOS传输晶体管之间的上述延伸连续有源区上，其中上述NMOS隔离晶体管的一栅极端并且被偏压，以使得上述NMOS隔离晶体管处于一关闭状态；其中上述第二以及第三NMOS传输晶体管共用形成于上述延伸连续有源区上的一共源极区。
前述的半导体存储器单元阵列以及布局使用完全地对称的OD与可提供改善的光刻图案化制造范围的栅极布局，以及用于改善的电子效能的元件匹配。就电子效能而言，设计布局提供一个完全地平衡的STI压力效应于所有存储器单元中，即使这些单元显示出多晶至OD的未对准。此布局改善了OD层工艺范围并且因此防止了公知阵列中与小的OD岛有关的问题。相同的栅极间距提供于每个单元，因此提供完全地平衡的电性效能于阵列中。
附图说明
图1为一电路图，显示一依据本发明实施例的一对ROM存储器单元。
图2至图4为布局图，显示图1的示范ROM存储器单元电路设计的各种布局实例实施例。
图5显示一依据本发明实施例的差动感应电路的电路图。
其中，附图标记说明如下：
10～只读存储器单元阵列；
12、14～传输晶体管；
VSS～接地电压；
WL-Y、WL-Y+1～字线：
BL-X、BLB-X～位线对；
16～隔离晶体管；
102、104～栅极；
106～VSS水平线；
108a、108b～导电孔；
110～漏极接点；
111～源极接点；
112～栅极线；
114～位线；
116～有源区；
WL-Y、WL-Y+1、WL-Y+2、WL-Y+3～位线；
M1、M2、M3～金属层；
202、204～多晶硅导线；
206～水平VSS线；
210、211～接点；
212a、212b～水平线；
216～有源区；
302、304～多晶硅导线；
306～水平VSS线；
310、311～接点；
312a、312b～水平线；
316～有源区；
A0-A7～差动感应放大器；
D0-D7～数据位；
BL0/BLB0、BL7/BLB7～差动位线对。
具体实施方式
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，进行详细说明。于说明书内文中，相对的词例如“较低”、“较高”、“水平的”、“垂直的”、“之下”、“之上”、“上”、“下”、“顶端”、“底端”连同相关衍生词(例如“水平地”、“朝下地”、“朝上地”等等)应理解为其于讨论中所描述或附图中所显示的方向。这些相对词用以方便说明，并不需要将装置建立或操作于一特定方向。此外，关于电子通信及其类似的词，例如“耦接于”、“电性耦接”或“电性连接”可视为一种关系，其中除非有其他描述，每一节点可经由介于其中的结构直接地或间接地与另一节点进行通信。
图1显示一依据本发明实施例的ROM单元阵列10的一部分。于此实施例中，每一存储器单元由至少1.5个晶体管所构成。图1显示于一阵列的一单列中的两个存储器单元，虽然一个存储器单元的阵列将一般包含存储器单元的多行以及多列。一第一存储器单元包含一第一传输晶体管12以及一第二存储器单元包含一第二传输晶体管14。于此实施例中，传输晶体管12与14为NMOS晶体管。传输晶体管12与14的源极端耦接至一接地电压(VSS)。传输晶体管12与14的栅极端分别由字线WL-Y以及WL-Y+1所偏压。用于启动传输晶体管12与14的一读取电压通过这些字线来提供。须注意的是，存储器单元通过将传输晶体管12与14的漏极端连接至一差动位线对(differential bit line pair)，特别地来以连接至BL-X或其反相BLB-X的其中之一的选择来将数据进行编码，其中BLB视为互补位线。举例来说，一个至BL-X的连接表示此给定存储器单元写入一逻辑电平“1”以及一个至BLB-X的连接表示此给定存储器单元写入一逻辑电平“0”或反之亦然。参见图1，因为包含传输晶体管12的存储器单元的漏极端连接至BLB-X，其写入一逻辑电平“0”，而包含传输晶体管14的存储器单元的漏极端连接至BL-X，其写入一逻辑电平“1”。
于一读取周期中，一差动感应放大器可通过于一位线上检测到一与另一者相关电压，或仅检测到跨于位线上的一压降的一极性来快速地撷取到在差动位线对BL-X/BLB-X被读取的数据。于实施例中，就一给定存储器单元而言，位线BL-X以及BLB-X充电至一较高的供应电压。其中一位线通过其漏极连接至存储器单元的传输晶体管以及传输晶体管的源极连接来下拉至一接地电压，另一位线通过将存储器单元的传输晶体管的漏极端以及位线之间形成的开路来与接地电压隔离。
可选地，位线可被接地，其以一给定存储器单元的传输晶体管通过连接至一电源供应电压来上拉一位线以及另一位线保持在接地电压。于此实施例中，传输晶体管12与14的各端可被互换。也就是说，漏极端连接至一较高的电源供应电压以及源极端选择性地连接至BL-X或BLB-X以编码数据。
如前述，每一存储器单元包含至少1.5个晶体管。换句话说，如图1所示，包含传输晶体管12与14的两个存储器单元共用设置于其中的一个隔离晶体管16。于此实施例中，隔离晶体管16也为一NMOS晶体管。实质上，隔离晶体管16为一“冗余”(dummy)元件。隔离晶体管16耦接于传输晶体管12与14的漏极端之间且由一接地电压(VSS)偏压在其栅极端，因此确保隔离晶体管16随时保持在“关闭”状态。请注意，虽然栅极显示为被VSS所偏压以“关闭”隔离晶体管16，任何本领域普通技术人员将了解任何低于隔离晶体管16的临界电压的其他电压也可被用来“关闭”隔离晶体管16，使得其可有效地执行隔离功能。由于隔离晶体管16永久地处于一“关闭”状态，其并不执行任何电子功能于ROM单元阵列中并且防止有源电流(activecurrent)流过邻接的存储器单元之间的有源区。尽管电子地无源(inactive)，隔离晶体管16的存在提供其布局优点，此将于以下图2中讨论。
图2为一布局图，显示图1的一示范ROM单元阵列的一布局实例100。虽然图1仅显示两个单元，图2显示一具有两列以及四行的单元的阵列。一连续OD或有源区116在存储器单元的一给定列的所有传输晶体管中执行。传输晶体管的多晶(或其他材料例如金属)栅极104根据其对应的位线分别标示为WL-Y、WL-Y+1、WL-Y+2与WL-Y+3。传输晶体管的栅极102显示于设置在相邻栅极WL-Y+1与WL-Y+2之间且在WL-Y以及WL-Y+3的上方以及下方的水平多晶硅(polysilicon)线。虽然未显示于图2的布局中，栅极多晶102可连接至设置于，例如金属I、II或III层的一VSS线。VSS水平线106设置于金属1(M1)层并通过源极接点111连接至传输晶体管的源极端。于实施例中，至少两个源极接点111提供每条VSS线连接至一给定的源极区，以便降低电阻。M1水平线112通过漏极接点110耦接至传输晶体管的漏极端。位线114，标示为第一差动对BL-X/BLB-X与第二差动对BL-X+1/BLB-X+1，通过一导电孔(conductive via)108a或一导电孔108b设置于金属2(M2)层并连接至M1水平线。一存储器单元经由下列电子路径写入一逻辑“1”值：存储器单元的传输晶体管的漏极端，至其对应接点110、一M1金属线112至一洞108b至BL-X，若存储器单元位于第一列时(或BL-X+1，若存储器单元位于第二列时)。
一第三金属层(M3)(未显示)可将字线电性连接至存储器单元的传输晶体管的栅极多晶层。于实施例中，这些字线正交于M2的位线。
隔离晶体管，其包含多晶硅栅极线112，设置于晶体管的一列的相邻晶体管的漏极区之间并有效地隔离相邻NMOS传输晶体管，其包含水平多晶硅线104给其栅极端。隔离晶体管设置于相同OD区单元的一列中所形成的相邻单元之间的单元边界(于Y方向)上，因此每一存储器单元描述为包含1.5个晶体管。连续有源区116消除存储器单元之间的STI区的需求，其可引起STI压力以及伸张效应。ROM单元阵列中的隔离晶体管的多晶硅水平线102使得阵列的多晶硅线更均匀地间距(当与于其中使用STI结构相比)，并且因此减轻多晶硅间距的影响以提升元件匹配。有利地，在整个ROM单元阵列中，传输元件以及隔离元件具有相同的栅极间距。
于图2的布局中，每一有源区116通过一场氧化层来与相邻有源区隔离，例如一浅沟渠隔离或一绝缘层上覆硅(Silicon on Insulator，SOI)结构。因此，均匀压力应用在存储器单元的一阵列中的存储器单元。
图3显示一依据本发明实施例的ROM单元阵列布局200，其中每一存储器单元包含三个晶体管，特别地两平行耦接的传输晶体管以及两平行耦接的半(例如共用一相邻单元)隔离晶体管。特别地，图3显示一单元阵列的一列的一部分。须注意的是，此结构重复于单元阵列中的多个列以及多个行中。阵列中的晶体管为鳍式场效应晶体管(FinFET)。每一列包含两个延伸鳍片式的有源区216。标示为WLY的多晶硅导线(poly line)204提供第一存储器单元的传输晶体管的栅极以及标示为WLY+1的多晶硅导线204提供第二存储器单元的传输晶体管的栅极。多晶硅导线202提供设置介于第一以及第二传输晶体管之间平行耦接的隔离晶体管的栅极。第一存储器单元的两个平行耦接的传输晶体管的源极端经由接点211耦接一起至第一金属层M1所形成的一水平VSS线206以及第二存储器单元的两个平行耦接的传输晶体管的源极端经由接点211耦接一起至第一金属层M1所形成的一水平VSS线206。第一存储器单元的每一平行耦接的传输晶体管的漏极端经由接点210耦接至于M1层所形成的一水平线212a。水平线212a经由导电孔208a耦接至位线BL-X，其形成于M2层，因此以一逻辑电平“1”编码第一存储器单元。第二存储器单元的每一平行耦接的传输晶体管的漏极端经由接点210耦接至于M1层所形成的一水平线212b。水平线212b经由导电孔208a耦接至位线BLB-X，其形成于M2层，因此以一逻辑电平“0”编码第一存储器单元。
图4显示一依据本发明实施例的ROM单元阵列布局300，其中每一存储器单元包含4.5个晶体管，特别地三个平行耦接的传输晶体管以及三个平行耦接半(例如共用一相邻单元)隔离晶体管。特别地，图4显示一单元阵列的一列的一部分。阵列中的晶体管为FinFET晶体管。每一列包含三个延伸鳍片式(Fin type)的有源区316。标示为WLY的多晶硅导线304提供第一存储器单元的传输晶体管的栅极以及标示为WLY+1的多晶硅导线304提供第二存储器单元的传输晶体管的栅极。多晶硅导线302提供设置介于第一以及第二传输晶体管之间的隔离晶体管的栅极。第一存储器单元的三个平行耦接的传输晶体管的源极端经由接点311耦接一起至第一金属层M1所形成的一水平VSS线306以及第二存储器单元的两个平行耦接的传输晶体管的源极端经由接点311耦接一起至第一金属层M1所形成的一水平VSS线306。第一存储器单元的每一平行耦接的传输晶体管的漏极端经由接点310耦接至于M1层所形成的一水平线312a。请注意，虽然到多个漏极端的连接显示如一长接点310，也可使用其他配置，例如多个接点或具有一外延硅层(epitaxial-silayer)的接点。水平线312a经由导电孔308a耦接至位线BL-X，其形成于M2层，因此以一逻辑电平“1”编码第一存储器单元。第二存储器单元的每一平行耦接的传输晶体管的漏极端经由接点310耦接至于M1层所形成的一水平线312b。水平线312b经由导电孔308a耦接至位线BLB-X，其形成于M2层，因此以一逻辑电平“0”编码第一存储器单元。
虽然图3以及图4显示两个以及三个平行耦接的传输晶体管的实施例操作如同于一存储器单元中的一传输晶体管，可了解的是，也可依据设计参数要求，将三个以上的传输晶体管平行耦接在一起。也就是说，每一单元可具有多个形成于多个有源区上的传输晶体管(例如2至32)，即，每一有源区至少一传输晶体管。这样的设计特别可应用于使用鳍式场效应晶体管(FinFET)元件的单元中。于一平板金属氧化物半导体场效应晶体管(MOSFET)中，元件的宽度尺寸可被增加以增加晶体管电流。然而，对于FinFET元件而言，晶体管电流由鳍片(fin)的数目来决定。多重元件(对一整体较宽的沟道宽度而言)可用于高速设计中。
图5显示一依据本发明实施例的差动地感应ROM的一部分的电路图。ROM包含一存储器单元阵列，例如前述的图1至图4中每一存储器单元具有至少1.5个晶体管。为了用于说明用途，ROM阵列具有对应于使用差动感应放大器A0-A7感应到的数据位D0-D7的八个差动位线对BL0/BLB0至BL7/BLB7。本领域普通技术人员皆知选择以及路由电路可被设置于位线对与差动感应放大器A0-A7之间，以允许于读取ROM阵列的其他位组(或字或行)时，重新使用差动感应放大器A0-A7。
虽然实施例中仅描述NMOS类型的ROM单元阵列，本领域普通技术人员皆知所显示的概念的精神，例如：使用永久地关闭的有源元件代替STI来隔离于耦接的位线方向上的两相邻存储器单元与差动感应技术可同样地应用于PMOS类型的ROM单元阵列。本领域普通技术人员也可了解，使用一多晶硅隔离栅极来代替STI将不会大量地影响ROM单元阵列的裸片尺寸(diesize)。
于实施例中，电源网(power mesh)的多重线可被用以改善Vss节点IR压降(从单元至接合垫(pad))以及金属连接合格率。多个(而非一单一)接点也可被提供来使合格率稳定。多重接点的使用可降低接点连接(OD至金属线)失败的可能性。举例来说，若一个失败的可能性为X时，则两个失败的可能性则降低为X2。
前述的ROM存储器单元阵列以及布局使用完全地对称的OD与可提供改善的光刻图案化制造范围的栅极布局，以及用于改善的电子效能的元件匹配。就电子效能而言，设计布局提供一个完全地平衡的STI压力效应于所有存储器单元中，即使这些单元显示出多晶至OD的未对准。此布局改善了OD层工艺范围并且因此防止了公知阵列中与小的OD岛有关的问题。相同的栅极间距提供于每个单元，因此提供完全地平衡的电性效能于阵列中。因此，此元件并未遭受到所谓的栅极间距效应。
ROM单元阵列使用一差动感应架构，可达到高速、小尺寸(近似于单晶体管单元)以及工艺强健的目的。此新颖的ROM并不会遇到与有源区最小面积有关的问题，因此，对于连续的缩减具有较大的可能性。此设计适合于高速应用，例如可操作于2GHZ或更高的ROM单元。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。
Claims (15)
1.一种半导体存储器单元阵列，包括：
一延伸连续有源区；
第一以及第二传输晶体管，其形成于上述延伸连续有源区上且分别为第一以及第二存储器单元的一部分，其中上述存储器单元为上述半导体存储器单元阵列中的一列存储器单元的相邻单元；
一隔离晶体管，其形成于上述第一以及第二传输晶体管之间的上述延伸连续有源区并且偏压于一关闭状态；
第一以及第二字线，其分别耦接于上述第一以及第二传输晶体管的栅极，用以供应一读取电压；以及
一差动位线对，其包含第一以及第二位线、一第一逻辑值以及一第二逻辑值，其中上述第一逻辑值通过将上述传输晶体管连接至上述第一位线被编码至上述存储器单元以及上述第二逻辑值通过将上述传输晶体管连接至上述第二位线被编码至上述存储器单元。
2.如权利要求1所述的半导体存储器单元阵列，其中上述第一以及第二传输晶体管为NMOS晶体管，其中上述第一逻辑值通过将上述对应NMOS晶体管的一漏极端连接至上述第一位线被编码至一个别的存储器单元，并且上述第二逻辑值通过将上述漏极端连接至上述第二位线被编码至上述个别的存储器单元。
3.如权利要求2所述的半导体存储器单元阵列，其中上述第一以及第二传输晶体管的源极端耦接至一接地电压节点。
4.如权利要求3所述的半导体存储器单元阵列，还包括一第三传输晶体管，其形成于上述延伸连续有源区上，其中上述第三传输晶体管形成一第三存储器单元，并且上述第三存储器单元与上述半导体存储器单元阵列中的上述列存储器单元的上述第二存储器单元相邻，而没有于上述第三存储器单元与上述第二存储器单元之间形成一隔离晶体管，其中上述第一传输晶体管的上述源极端耦接至一第一VSS线且上述第二以及第三传输晶体管的上述源极端耦接至一第二VSS线。
5.如权利要求1所述的半导体存储器单元阵列，其中上述第一以及第二位线平行达到上述有源区一延伸尺寸且上述字线与上述位线正交。
6.如权利要求1所述的半导体存储器单元阵列，其中上述半导体存储器单元阵列包含一第一金属层以及一第二金属层，其中上述位线形成于上述第二金属层上，其中上述第一以及第二传输晶体管通过一个或多个接点耦接至上述第一金属层，其中上述第一以及第二逻辑值通过将上述第一金属层连接至上述第二金属层的上述第一或第二位线的选择来编码至上述存储器单元。
7.如权利要求1所述的半导体存储器单元阵列，其中上述第一存储器单元通过将上述第一传输晶体管连接至上述第一位线来以上述第一逻辑值进行编码以及上述第二存储器单元通过将上述第二传输晶体管连接至上述第二位线来以上述第二逻辑值进行编码。
8.如权利要求1所述的半导体存储器单元阵列，其中上述存储器单元为只读存储器单元。
9.如权利要求1所述的半导体存储器单元阵列，其中上述隔离晶体管为一NMOS晶体管且上述隔离晶体管的一栅极端耦接至一节点，上述节点被偏压于小于上述隔离晶体管的临界电压的一电压值。
10.如权利要求1所述的半导体存储器单元阵列，还包括一差动感应电路，其耦接至上述差动位线对且其中上述第一以及第二传输晶体管为鳍式场效应晶体管且每一上述鳍式场效应晶体管包括多个晶体管。
11.一种半导体存储器单元阵列，包括：
多个平行延伸连续有源区；
多个第一传输晶体管，其形成于上述延伸连续有源区上，其中上述第一传输晶体管彼此电性平行连接，其中上述第一传输晶体管的源极节点电性连接在一起且上述第一传输晶体管的漏极节点电性连接在一起，上述第一传输晶体管为一第一存储器单元的一部分；
多个第二传输晶体管，其形成于上述延伸连续有源区上，其中上述第二传输晶体管彼此电性连接在一起，并且上述第二传输晶体管的源极节点平行于电性连接在一起的上述第二传输晶体管的漏极节点，上述第二传输晶体管为一第二存储器单元的一部分，上述第二存储器单元于上述半导体存储器单元阵列的一列存储器单元中与上述第一存储器单元相邻；
一隔离元件，其包括多个平行耦接的隔离晶体管，上述隔离晶体管形成于上述第一以及第二传输晶体管之间的上述延伸连续有源区，其中上述隔离晶体管偏压于一关闭状态；
一第一字线，其耦接于上述第一传输晶体管的栅极，用以供应一读取电压至该第一存储器单元中；
一第二字线，其耦接于上述第二传输晶体管的栅极，用以供应一读取电压至该第二存储器单元中；以及
一差动位线对，其包含第一以及第二位线、一第一逻辑值以及一第二逻辑值，其中上述第一逻辑值通过将上述传输晶体管连接至上述第一位线被编码至上述存储器单元以及上述第二逻辑值通过将上述传输晶体管连接至上述第二位线被编码至上述存储器单元。
12.如权利要求11所述的半导体存储器单元阵列，其中上述第一以及第二传输晶体管为FinFET晶体管且上述第一以及第二传输晶体管为NMOS晶体管，其中上述第一逻辑值通过将上述对应NMOS晶体管的漏极端连接至上述第一位线被编码至一个别的存储器单元，并且上述第二逻辑值通过将上述漏极端连接至上述第二位线被编码至上述个别的存储器单元，并且其中上述第一以及第二传输晶体管的源极端耦接至一接地电压，并且其中上述半导体存储器单元阵列还包括多个第三传输晶体管，其形成于上述延伸连续有源区上，其中上述第三传输晶体管形成一第三存储器单元，并且上述第三存储器单元与上述半导体存储器单元阵列中的上述列存储器单元的上述第二存储器单元相邻，而没有于上述第三存储器单元与上述第二存储器单元之间形成一隔离晶体管，其中上述第一传输晶体管的上述源极端耦接至一第一VSS线且上述第二以及第三传输晶体管的上述源极端耦接至一第二VSS线。
13.一种半导体只读存储器单元阵列，包括：
一延伸连续有源区；
一第一NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第一NMOS传输晶体管形成一第一存储器单元的一部分；
一第二NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第二NMOS传输晶体管形成一第二存储器单元的一部分；
一第三NMOS传输晶体管，其形成于上述延伸连续有源区上且上述第三NMOS传输晶体管形成一第三存储器单元的一部分；
第一、第二以及第三字线，其分别耦接于上述第一、第二以及第三NMOS传输晶体管的栅极，用以供应一读取电压至上述第一、第二以及第三存储器单元；
一差动位线对，其包含第一以及第二位线，其中数据通过选择性地将上述传输晶体管的上述汲极漏极端连接至上述第一以及第二位线的其中之一来编码至上述存储器单元，其中当连接至上述第一位线时将编码一第一逻辑值且当连接至上述第二位线时将编码一第二逻辑值，其中上述传送传输晶体管的源极端耦接至一接地电压VSS节点；
一NMOS隔离晶体管，其形成于上述第一以及第二NMOS传输晶体管之间的上述延伸连续有源区上，其中上述NMOS隔离晶体管的一栅极端并且被偏压，以使得上述NMOS隔离晶体管处于一关闭状态；
其中上述第二以及第三NMOS传输晶体管共用形成于上述延伸连续有源区上的一共源极区。
14.如权利要求13所述的半导体只读存储器单元阵列，还包括：
一第一源极线，其耦接至上述第一传输晶体管的上述源极端；以及
一第二源极线，其耦接至上述第二与第三传输晶体管的上述共源极区。
15.如权利要求13所述的半导体只读存储器单元阵列，其中上述半导体存储器单元阵列包含一第一金属层以及一第二金属层，其中上述位线形成于上述第二金属层上，其中每一上述传输晶体管通过一个或多个接点耦接至上述第一金属层，其中数据通过将上述第一金属层连接至上述第二金属层的上述第一或第二位线的选择来编码至一存储器单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |