JP7089858B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本明細書中に開示されている発明は、不揮発性半導体記憶装置に関する。

従来より、その製造工程で所望のデータやプログラムが書き込まれた読み出し専用の不揮発性半導体記憶装置（いわゆるマスクＲＯＭ［read only memory］）が種々のアプリケーションで利用されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００４－３０３８９８号公報

しかしながら、従来の不揮発性半導体記憶装置では、セルトランジスタの特性ばらつきについて更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、セルトランジスタの特性ばらつきが小さい不揮発性半導体記憶装置を提供することを目的とする。

本明細書中に開示されている不揮発性半導体記憶装置は、ビット線またはソース線に接続された第１ノードを共有する一対のセルトランジスタを含む複数のセルトランジスタペアと、前記セルトランジスタのゲート線と平行に敷設されてセルトランジスタペア間のダミートランジスタにオフ電圧を印加するダミーゲート線と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る不揮発性半導体記憶装置において、前記ゲート線と前記ダミーゲート線は、等間隔で敷設されている構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る不揮発性半導体記憶装置において、前記セルトランジスタの第１ノード及び第２ノードに相当する複数の不純物拡散層は、一連の活性領域に等間隔で形成されている構成（第３の構成）にするとよい。

また、上記第３の構成から成る不揮発性半導体記憶装置において、共通のビット線に接続された複数のセルトランジスタは、途切れのない一直線の活性領域に形成されている構成（第４の構成）にするとよい。

また、上記第１～第４いずれかの構成から成る不揮発性半導体記憶装置において、前記セルトランジスタには、コンタクト方式のマスクプログラミングにより、データが書き込まれている構成（第５の構成）にするとよい。

また、上記第５の構成から成る不揮発性半導体記憶装置において、前記セルトランジスタの第２ノードは、前記データに応じて前記ソース線または前記ビット線との接続有無が設定されている構成（第６の構成）にするとよい。

また、上記第６の構成から成る不揮発性半導体記憶装置は、前記データに応じたコンタクトの有無、ビアまたはスルーホールの有無、若しくは、メタルの有無により、前記セルトランジスタの第２ノードと前記ソース線または前記ビット線との接続有無が設定されている構成（第７の構成）にするとよい。

また、上記第１～第７いずれかの構成から成る不揮発性半導体記憶装置において、前記セルトランジスタは、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタである構成（第８の構成）にするとよい。

また、上記第１～第８いずれかの構成から成る不揮発性半導体記憶装置は、前記ゲート線を駆動するＸデコーダと、前記ビット線を駆動するＹデコーダと、前記ビット線を介してデータを読み出すセンスアンプと、装置各部を制御するコントローラと、をさらに有する構成（第９の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１～第９いずれかの構成から成る不揮発性半導体記憶装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、セルトランジスタの特性ばらつきが小さい不揮発性半導体記憶装置を提供することが可能となる。

不揮発性半導体記憶装置の全体構成を示すブロック図 メモリアレイの比較例を示す平面図 メモリアレイの比較例を示す縦断面図 メモリアレイの比較例を示す等価回路図 コンタクト方式のマスクプログラミングについて説明するための縦断面図 メモリアレイの実施形態を示す平面図 メモリアレイの実施形態を示す縦断面図 メモリアレイの実施形態を示す等価回路図 比較例と実施形態との特性対比図 メモリアレイの変形例を示す等価回路図 スマートフォンの外観図

＜不揮発性半導体記憶装置＞
図１は、不揮発性半導体記憶装置の全体構成を示すブロック図である。本構成例の不揮発性半導体記憶装置は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、センスアンプ４０と、コントローラ５０と、を有する。

メモリアレイ１０は、Ｘ軸方向に敷設されたｍ本のゲート線Ｇ１～Ｇｍ（＝ワード線）と、Ｙ軸方向に敷設されたｎ本のビット線ＢＬ１～ＢＬｎと、ゲート線Ｇ１～Ｇｍ及びビット線ＢＬ１～ＢＬｎに沿ってマトリクス状に配列された複数（＝ｍ×ｎ）のメモリセルＣＥＬＬと、を含む。メモリアレイ１０の構成及び動作については、後ほど詳述する。

Ｘデコーダ（ロウデコーダ）２０は、コントローラ５０からの指示に応じてゲート線Ｇ１～Ｇｍを駆動する。

Ｙデコーダ（カラムデコーダ）３０は、コントローラ５０からの指示に応じてビット線ＢＬ１～ＢＬｎを駆動する。

センスアンプ４０は、ビット線ＢＬ１～ＢＬｎを介してメモリアレイ１０に格納されたデータを読み出し、これをコントローラ５０に出力する。

コントローラ５０は、装置外部から入力されるリードコマンドに応じて、装置各部（Ｘデコーダ２０、Ｙデコーダ３０、及び、センスアンプ４０など）を制御することにより、要求されたデータを装置外部に出力する。

＜メモリアレイ（比較例）＞
以下では、メモリアレイ１０の実施形態を説明するに先立ち、これと対比される比較例について簡単に説明しておく。図２～図４は、それぞれ、メモリアレイ１０の比較例を示す平面図、縦断面図（＝図２のα１－α２断面図）、及び、等価回路図である。

比較例のメモリアレイ１０は、ｎ本のビット線ＢＬ＊（ただし、＊＝１、２、…、ｎ）それぞれに対して、ｍ個ずつのセルトランジスタＴ＊１～Ｔ＊ｍ（図２～図４では、セルトランジスタＴ１１～Ｔ１４、ないしは、セルトランジスタＴ２１～Ｔ２４のみを描写）が並列接続されたＮＯＲ型のマスクＲＯＭである。なお、セルトランジスタＴ１１～Ｔ１４、及び、セルトランジスタＴ２１～Ｔ２４は、いずれも、Ｎチャネル型ＭＯＳ電界効果トランジスタであり、それぞれが図１のメモリセルＣＥＬＬに相当する。

図４を参照しながら、セルトランジスタＴ１１～Ｔ１４の接続関係について説明する。セルトランジスタＴ１１～Ｔ１４それぞれのゲートは、ゲート線Ｇ１～Ｇ４に接続されている。また、セルトランジスタＴ１１～Ｔ１４それぞれのドレインＤ（＝第１ノードに相当）は、いずれもビット線ＢＬ＊に接続されている。一方、セルトランジスタＴ１１～Ｔ１４それぞれのソースＳ（＝第２ノードに相当）は、それぞれに書き込まれるデータに応じて、コンタクト方式のマスクプログラミングにより、ソース線ＳＬ（＝ＧＮＤ線）との接続有無が設定されている。

図５は、コンタクト方式のマスクプログラミングについて説明するための縦断面図である。例えば、セルトランジスタＴ１１にデータ「０」を書き込む場合には、セルトランジスタＴ１１のソースＳに相当する不純物拡散領域Ｎ１１とソース線ＳＬに相当するメタルＭＴＬ２との間を、コンタクトＣＯＮＴ、ビアＶＩＡ（またはスルーホール）、並びに、メタルＭＴＬで導通すればよい。

逆に、セルトランジスタＴ１１にデータ「１」を書き込む場合には、上記のコンタクトＣＯＮＴ、ビアＶＩＡ（またはスルーホール）、若しくは、メタルＭＴＬ１またはＭＴＬ２の少なくとも一つを形成せず、セルトランジスタＴ１１のソースＳとソース線ＳＬとの間を遮断すればよい。

なお、本図では、下から２層目のメタルＭＴＬ２をソース線ＳＬとした例を挙げたが、メタルのレイヤー数は任意であり、また、２層目以外のメタル（下から１層目、３層目、４層目…）をソース線ＳＬとして用いることも任意である。どのレイヤーをソース線ＳＬとしても、そこに不純物拡散層Ｎ１１を接続するかどうかでデータ「０」／「１」を作り分けることが可能である。

また、セルトランジスタＴ１１からデータを読み出す場合には、ビット線ＢＬ＊をプリチャージした上で、ゲート線Ｇ１をハイレベルとし、ビット線ＢＬ＊の信号レベル（例えば電圧レベル）をセンスアンプ４０で読み取ればよい。

例えば、セルトランジスタＴ１１のソースＳとソース線ＳＬとの間が導通されている場合には、セルトランジスタＴ１１をオンすることにより、ビット線ＢＬ＊からソース線ＳＬに電荷が抜ける。その結果、ビット線ＢＬ＊の電圧レベルが閾値よりも低くなるので、センスアンプ４０の出力信号がローレベル（＝データ「０」に相当）となる。

逆に、セルトランジスタＴ１１のソースＳとソース線ＳＬとの間が遮断されている場合には、セルトランジスタＴ１１をオンしても、ビット線ＢＬ＊からソース線ＳＬに電荷が抜けない。その結果、ビット線ＢＬ＊の電圧レベルが閾値よりも高くなるので、センスアンプ４０の出力信号がハイレベル（＝データ「１」に相当）となる。

このように、不揮発性半導体記憶装置１では、セルトランジスタへのデータ書込み手法として、コンタクト方式のマスクプログラミング（＝データに応じたコンタクトＣＯＮＴの有無、ビアＶＩＡ（またはスルーホール）の有無、若しくは、メタルＭＴＬの有無により、セルトランジスタのソースＳとソース線ＳＬとの接続有無を設定する方式）が採用されている。

ところで、比較例のメモリアレイ１０では、その構造上、ゲート線Ｇ１～Ｇ４が等間隔に敷設されていないので、セルトランジスタＴ１１～Ｔ１４（ないしはセルトランジスタＴ２１～Ｔ２４）の特性ばらつきを生じやすい、という課題がある。以下では、この点について説明する。

図２及び図３で示すように、Ｐ型の半導体基板Ｐｓｕｂには、素子分離層ＩＳＯ（例えばＳＴＩ［shallow trench isolation］やＬＯＣＯＳ［local oxidation of silicon］）により互いに分離された活性領域Ａ１１及びＡ１２（または活性領域Ａ２１及びＡ２２）が一列に並べて形成されている。

活性領域Ａ１１及びＡ１２には、それぞれ、Ｎ型の不純物拡散層Ｎ１１～Ｎ１３及びＮ１４～Ｎ１６が等間隔で形成されている。また、活性領域Ａ２１及びＡ２２には、それぞれ、Ｎ型の不純物拡散層Ｎ２１～Ｎ２３及びＮ２４～Ｎ２６が等間隔で形成されている。

不純物拡散層Ｎ１１及びＮ１２の相互間、並びに、不純物拡散層Ｎ２１及びＮ２２の相互間には、活性領域Ａ１１及びＡ２１それぞれと交差するように、ゲート線Ｇ１が直線的に敷設されている。同様に、不純物拡散層Ｎ１２及びＮ１３の相互間、並びに、不純物拡散層Ｎ２２及びＮ２３の相互間には、活性領域Ａ１１及びＡ２１それぞれと交差するように、ゲート線Ｇ２が直線的に敷設されている。

また、不純物拡散層Ｎ１４及びＮ１５の相互間、並びに、不純物拡散層Ｎ２４及びＮ２５の相互間には、活性領域Ａ１２及びＡ２２それぞれと交差するように、ゲート線Ｇ３が直線的に敷設されている。同様に、不純物拡散層Ｎ１５及びＮ１６の相互間、並びに、不純物拡散層Ｎ２５及びＮ２６の相互間には、活性領域Ａ１２及びＡ２２それぞれと交差するように、ゲート線Ｇ４が直線的に敷設されている。

なお、上記構造のメモリアレイ１０において、不純物拡散層Ｎ１１は、セルトランジスタＴ１１のソースＳに相当し、不純物拡散層Ｎ１３は、セルトランジスタＮ１２のソースＳに相当する。また、不純物拡散層Ｎ１２は、セルトランジスタＴ１１及びＴ１２双方のドレインＤに相当する。すなわち、活性領域Ａ１１には、互いにドレインＤを共有する一対のセルトランジスタＴ１１及びＴ１２を含むセルトランジスタペアが形成されている。

同じく、不純物拡散層Ｎ１４は、セルトランジスタＴ１３のソースＳに相当し、不純物拡散層Ｎ１６は、セルトランジスタＮ１４のソースＳに相当する。また、不純物拡散層Ｎ１５は、セルトランジスタＴ１３及びＴ１４双方のドレインＤに相当する。すなわち、活性領域Ａ１２には、互いにドレインＤを共有する一対のセルトランジスタＴ１３及びＴ１４を含むセルトランジスタペアが形成されている。

活性領域Ａ２１及びＡ２２についても、上記と同様であり、それぞれにセルトランジスタペア（セルトランジスタＴ２１及びＴ２２、並びに、セルトランジスタＴ２３及びＴ２４）が形成されている。

ここで、活性領域Ａ１１と活性領域Ａ１２との間（並びに活性領域Ａ２１と活性領域Ａ２２との間）は、先にも述べたように、素子分離層ＩＳＯにより互いに分離されている。そのため、相互間に素子分離層ＩＳＯが介在しないゲート線Ｇ１及びＧ２（ないしはゲート線Ｇ３及びＧ４）のゲート間隔ｄ１と、相互間に素子分離層ＩＳＯが介在するゲート線Ｇ２及びＧ３のゲート間隔ｄ２は、必ずしも一致していない。

このように、ゲート線Ｇ１～Ｇ４が等間隔に敷設されていない比較例のメモリアレイ１０では、セルトランジスタＴ１１～Ｔ１４（ないしはセルトランジスタＴ２１～Ｔ２４）の特性ばらつきを生じやすい。以下では、この課題を解決することのできる新規な構造について詳述する。

＜メモリアレイ（実施形態）＞
次に、上記課題を解消することのできるメモリアレイ１０の実施形態に詳述する。図６～図８は、それぞれ、メモリアレイ１０の実施形態を示す平面図、縦断面図（＝図６のα１－α２断面図）、及び、等価回路図である。なお、本実施形態のメモリアレイ１０は、先出の比較例（図２～図４）をベースとしつつ、素子分離層ＩＳＯを用いることなく、ダミーゲートＤＧを用いてセルトランジスタの素子分離を行う点に特徴を有する。そこで、比較例と同様の構成要素については、図２～図４と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

第１の変更点として、セルトランジスタＴ１１～Ｔ１４それぞれのソースＳまたはドレインＤに相当する不純物拡散層Ｎ１１～Ｎ１６は、素子分離層ＩＳＯで分離されることなく、一連の活性領域Ａ１に等間隔で形成されている。言い換えると、セルトランジスタＴ１１～Ｔ１４は、途切れのない一直線の活性領域Ａ１に形成されている。

同様に、セルトランジスタＴ２１～Ｔ２４それぞれのソースＳまたはドレインＤに相当する不純物拡散層Ｎ２１～Ｎ２６は、素子分離層ＩＳＯで分離されることなく、一連の活性領域Ａ２に等間隔で形成されている。すなわち、セルトランジスタＴ２１～Ｔ２４は、途切れのない一直線の活性領域Ａ２に形成されていると言える。

また、第２の変更点として、ゲート線Ｇ２とゲート線Ｇ３との間には、素子分離層ＩＳＯを設ける代わりに、ダミーゲート線ＤＧが敷設されている。具体的に述べると、ダミーゲート線ＤＧは、不純物拡散層Ｎ１３及びＮ１４の相互間、並びに、不純物拡散層Ｎ２３及びＮ２４の相互間において、活性領域Ａ１及びＡ２それぞれと交差するように、ゲート線Ｇ１～Ｇ４と平行に敷設されている。

なお、先にも述べたように、不純物拡散層Ｎ１１～Ｎ１６及びＮ２１～Ｎ２６は、それぞれ、一連の活性領域Ａ１及びＡ２に等間隔で形成されている。従って、それらの間に敷設されたゲート線Ｇ１～Ｇ４及びダミーゲート線ＤＧも等間隔となる。より具体的に述べると、Ｇ１－Ｇ２間、Ｇ２－ＤＧ間、ＤＧ－Ｇ３間、及び、Ｇ３－Ｇ４間それぞれのゲート間隔をいずれも「ｄ１」に設計することが可能となる。

ただし、上記のダミーゲートＤＧを敷設したことに伴い、不純物拡散層Ｎ１３及びＮ１４の相互間、並びに、不純物拡散層Ｎ２３及びＮ２４の相互間には、それぞれ、一方の不純物拡散層をソースＳとし、他方の不純物拡散層をドレインＤとするダミートランジスタＤＴ１１及びＤＴ２１が形成される。

すなわち、トランジスタペアＴ１１及びＴ１２と、トランジスタペアＴ１３及びＴ１４との間には、ダミートランジスタＤＴ１１が形成される。また、トランジスタペアＴ２１及びＴ２２と、トランジスタペアＴ２３及びＴ２４との間には、ダミートランジスタＤＴ２１が形成される。

これらのダミートランジスタＤＴ１１及びＤＴ２１が誤オンすると、セルトランジスタＴ１２及びＴ１３、並びに、セルトランジスタＴ２２及びＴ２３がショートするので、メモリアレイ１０が正しく動作しなくなる。

そこで、ダミーゲート線ＤＧには、ダミートランジスタＤＴ１１及びＤＴ２１を常時オフしておくためのオフ電圧（＝接地電圧ＧＮＤ）を印加しておけばよい。

このように、素子分離層ＩＳＯを用いることなく、ダミーゲートＤＧを用いてセルトランジスタの素子分離を行う構造であれば、メモリアレイ１０の作り込みが容易となる上、ゲート間隔を一定としてセルトランジスタの特性ばらつきを抑制することが可能となる。

図９は、先出の比較例（図２～図４：破線）と実施形態（図６～図８：実線）との特性対比図である。なお、本図の横軸には、セルトランジスタの遅延量（＝特性ばらつきの指標となる特性値の一例）が正規化して示されている。また、本図の縦軸には、遅延量に対する頻度（＝セルトランジスタの個数）が示されている。

本図で示したように、ゲート間隔を一定とした先出の実施形態（実線）であれば、ゲート間隔が一定でない先出の比較例（破線）と比べて、セルトランジスタの遅延量のばらつきを抑制することができる。従って、不揮発性半導体記憶装置１の歩留まりやデータの読み出し特性を向上することが可能となる。

＜変形例＞
上記の比較例及び実施形態では、トランジスタペアを形成する一対のセルトランジスタがドレインＤを共有しており、それぞれに書き込まれるデータに応じて、ソースＳとソース線ＳＬとの接続有無を設定していたが、ドレインＤとソースＳとの関係を互いに入れ替えることもできる。

図１０は、メモリアレイ１０の変形例（＝先出の図８におけるドレインＤとソースＳとの関係を入れ替えた例）を示す等価回路図である。本変形例において、セルトランジスタＴ１１～Ｔ１４それぞれのソースＳ（＝第１ノードに相当）は、いずれもソース線ＳＬに接続されている。一方、セルトランジスタＴ１１～Ｔ１４それぞれのドレインＤ（＝第２ノードに相当）は、それぞれに書き込まれるデータに応じて、ビット線ＢＬ＊との接続有無が設定されている。

このようなメモリアレイ１０においても、素子分離層ＩＳＯを用いることなく、ダミーゲートＤＧを用いてセルトランジスタの素子分離を行う構造であれば、先に説明したように、メモリアレイ１０の作り込みが容易となる上、ゲート間隔を一定としてセルトランジスタの特性ばらつきを抑制することが可能となる。

＜電子機器＞
図１１は、スマートフォンの外観図である。スマートフォンＸは、そのシステムファームウェアなどを不揮発的に記憶するための手段として、これまでに説明してきた不揮発性半導体記憶装置１を搭載する電子機器の一例である。

ただし、不揮発性半導体記憶装置１の搭載対象は、何らこれに限定されているものではなく、その他の電子機器にも好適に搭載することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、種々の電子機器に搭載されるマスクＲＯＭの製造ばらつき（＝セルトランジスタの特性ばらつき）を抑制するための技術として、好適に利用することが可能である。

１ 不揮発性半導体記憶装置（マスクＲＯＭ）
１０ メモリアレイ
２０ Ｘデコーダ
３０ Ｙデコーダ
４０ センスアンプ
５０ コントローラ
ＣＥＬＬ メモリセル
Ｇ１～Ｇｍ ゲート線
ＢＬ１～ＢＬｎ ビット線
ＳＬ ソース線
Ｔ１１～Ｔ１４、Ｔ２１～Ｔ２４ セルトランジスタ
Ｎ１１～Ｎ１６、Ｎ２１～Ｎ２６ 不純物拡散層
ＣＯＮＴ コンタクト
ＶＩＡ ビア
ＭＴＬ１、ＭＴＬ２ メタル
Ａ１１、Ａ１２、Ａ２１、Ａ２２、Ａ１、Ａ２ 活性領域
Ｐｓｕｂ 半導体基板
ＩＳＯ 素子分離層
ＤＴ１１、ＤＴ１２ ダミートランジスタ
ＤＧ ダミーゲート
Ｘ スマートフォン（電子機器）

Claims (7)

1. ビット線またはソース線に接続された第１ノードを共有する一対のセルトランジスタを含む複数のセルトランジスタペアと、
   前記セルトランジスタのゲート線と平行に敷設されてセルトランジスタペア間のダミートランジスタにオフ電圧を印加するダミーゲート線と、
   を有し、
   前記セルトランジスタには、コンタクト方式のマスクプログラミングにより、データが書き込まれており、
   前記セルトランジスタの第２ノードは、前記データに応じて前記ソース線または前記ビット線との接続有無が設定されており、
   前記セルトランジスタの第２ノードに相当する不純物拡散層と前記ソース線または前記ビット線に相当する上側配線層との間には、ビアを介して前記上側配線層と導通する下側配線層が設けられており、
   前記データに応じて、前記下側配線層にメタルを形成するか否かにより、前記セルトランジスタの第２ノードと前記ソース線または前記ビット線との接続有無が設定されている、不揮発性半導体記憶装置。
2. 前記ゲート線と前記ダミーゲート線は、等間隔で敷設されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記セルトランジスタの第１ノード及び第２ノードに相当する複数の不純物拡散層は、一連の活性領域に等間隔で形成されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 共通のビット線に接続された複数のセルトランジスタは、途切れのない一直線の活性領域に形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記セルトランジスタは、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタであることを特徴とする請求項１～請求項４のいずれか一項に記載の不揮発性半導体記憶装置。
6. 前記ゲート線を駆動するＸデコーダと、
   前記ビット線を駆動するＹデコーダと、
   前記ビット線を介してデータを読み出すセンスアンプと、
   装置各部を制御するコントローラと、
   をさらに有することを特徴とする請求項１～請求項５のいずれか一項に記載の不揮発性半導体記憶装置。
7. 請求項１～請求項６のいずれか一項に記載の不揮発性半導体記憶装置を有することを特徴とする電子機器。

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