KR100339814B1

KR100339814B1 - 반도체장치

Info

Publication number: KR100339814B1
Application number: KR1019990047646A
Authority: KR
Inventors: 아시다츠토무
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1998-10-30
Filing date: 1999-10-29
Publication date: 2002-06-07
Also published as: US6198137B1; CN1231975C; KR20000029423A; JP3344563B2; JP2000138298A; TW429604B; CN1253380A

Abstract

상이한 도전형의 N채널 트랜지스터 A와 P채널 트랜지스터 B이 교대로 설치된 메모리셀을 형성한다. N채널 트랜지스터 A의 채널부와 P채널 트랜지스터 B의 P형 드레인(7a)를 공용하는 동시에, P채널 트랜지스터 B의 채널부와 N채널 트랜지스터 A의 N형 소스(5b)를 공용함으로써 고집적화한다. 인접한 P형 드레인(7a) 및 N형 소스(5b)의 접합을 항상 역바이어스로 유지함으로써, P형 드레인(7a) 및 N형 소스(5b)를 분리한다. 이에 의해, 트랜지스터의 각 소자간의 분리영역을 최소로 하여, 소형화 및 고집적화를 달성할 수 있는 반도체장치를 제공할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은, 복수개의 메모리셀 트랜지스터로 이루어짐으로써 메모리셀 어레이를 구성하는 예컨대 NOR 게이트의 횡형 ROM 등의 반도체장치에 관한 것이다.

각종 프로그램 정보를 기입하여 이용하는 ROM(Read 0nly Memory)은, 일반적으로, 게이트와, 소스 및 드레인을 매트릭스 형태로 조합시킨 MOS(Meta1 0xide Semiconductor) 트랜지스터 구조, 즉 금속, 산화물(절연체) 및 반도체를 적층한 트랜지스터로 구성되고, 기입 정보에 대응하여, 메모리용 트랜지스터의 소스와 드레인 사이를 절단 또는 단락하거나, 또는 2종류의 임계전압을 미리 설정함으로써, 드레인과 소스 사이에 흐르는 전류를 검출하여 기억정보의 '1', '0'에 대응시키는 것이다.

종래의 이러한 종류의 고집적화된 NOR형 마스크 ROM은, 예컨대, 도7(a),(b에 도시한 바와 같이, P형 반도체(Si) 기판(51)과 이 P형 반도체기판(51)의 상부에 있어서 1 방향의 복수의 띠모양으로 형성된 N형 반도체영역(57)과 게이트산화막(58)을 개재하여 그에 수직으로 연장하는 복수의 띠모양으로 형성된 게이트전극(59)으로 이루어지고, 이들 N형 반도체영역(57)과 게이트전극(59)의 교차 부분에 메모리셀이 제공된다.

각 게이트전극(59)의 하방에 있어서 인접하는 N형 반도체영역(57)으로 이루어지는 소스영역과 드레인영역 사이에는 동작채널(54)이 형성되어 있다. 각 동작채널(54)의 임계전압을 미리 개소 마다의 소정치로 설정함으로써, 워드선(Al,A2...)에서 게이트전극(59)에 소정치 이상의 전압을 인가하면 동작채널(54)은 도통상태로 되어, 소스측에서 드레인측으로 전자가 이동하여(이 경우에는 미리 드레인전압 > 소스전압으로 되도록 비트선 f1,f2...를 설정한다), 드레인전류가 흐르게 된다. 이에 의해, '1'의 정보 기입이 행하여진다.

즉, 게이트전극(59)에 정전압을 인가하면, 동작채널(54)에서는, P형 반도체기판(51)의 정공이 내부로 밀려지고, 반대로 부의 전하, 즉 전자가 유기된다. 게이트전극(59)의 정전압을 높게 하면 동작채널(54)의 전자가 많아지고, 그 결과 N형의 전도층이 형성되며, 이는 동일한 N형 소스영역과 드레인영역 사이가 도통되어 전류가 흐르게 된다. 또, 이와 같이, 동작채널(54)로서 N형의 전도층이 형성되는 트랜지스터를 N채널 트랜지스터라 한다. 한편, 동작채널(54)로서 P형의 전도층이 형성되는 트랜지스터를 P채널 트랜지스터라 한다.

여기에서, 상기 동작채널(54)에 Si에 대해 불순물로 되는 붕소(B) 이온을 주입하면, 이 붕소(B) 이온 주입영역(55)은, Si의 가전자가 4가인 것에 대하여 B의 가전자가 3가이기 때문에, Si원자와 공유결합을 이루기 위해서는 전자가 1개 부족하다. 이 부족한 것을 부근의 Si 원자로부터 받아 공유결합을 완성하려고 한다.그 결과, 원래의 Si의 곳에 정공이 형성된다.

동작채널(54)의 붕소(B)이온을 고농도로 하면, 정공이 증가하게 되고, 상기와 같이 게이트전극(59)에 소정의 정전압을 인가하여도 전자가 많아지지 않게 된다. 따라서, '0'의 정보기입을 행할 수 있다.

즉, 마스크 ROM에 있어서는, 소자를 제조하는 단계에서 데이터를 고정시킨다. 따라서, 상술한 바와 같이, 상기 소정전압을 인가하였을 때, '0'의 정보기입을 하고자 하는 경우에는, 제조시에 동작채널(54)의 붕소(B) 이온을 고농도로 주입하면 된다.

그러나, 상기 종래의 반도체장치에서, NOR형 마스크 ROM은, 디자인룰 F의 경우, 도7(a)에 도시한 바와 같이, 1비트당의 횡방향 피치 X는 2F로 되고, 또한 1비트당의 종방향 피치 Y도 2F로 된다. 이 때문에, NOR형 마스크 ROM의 1비트당의 면적은 4F²으로 되어, 소형화 및 고집적화의 장해로 되는 문제점을 갖고 있다.

또, 상기에 있어서의 다자인룰 F는, 예컨대 F = 0.25μm로 되도록 한 치수를 나타낸다.

본 발명의 목적은, 트랜지스터의 각 소자사이에서의 분리영역을 최소로 하여, 소형화 및 고집적화를 달성할 수 있는 반도체장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 반도체장치는, -

복수의 제1 도전형 반도체영역 및 복수의 제2 도전형 반도체영역이 서로 인접하여 교대로 형성된 제1 도전형 반도체기판;

상기 제2 도전형 반도체영역을 소스영역 및 드레인영역으로 하고, 그 사이의 제1 도전형 반도체영역을 채널부로 하는 제1 트랜지스터; 및

제1 도전형 반도체영역을 소스영역 및 드레인영역으로 하고, 그 사이의 제2 도전형 반도체영역을 채널부로 하고, 상기 소스 또는 드레인영역이 상기 제1 트랜지스터의 상기 채널부를 겸하도록, 상기 제1 트랜지스터에 인접하여 형성되어 있는 제2 트랜지스터를 포함하고,

상기 제1 및 제2 트랜지스터중, 일방의 트랜지스터가 동작하고 있는 동안, 타방의 트랜지스터에 있어서, 제1 및 제2 도전형 반도체영역의 접합은 역 바이어스되어 있는 것을 특징으로 하고 있다.

상기 구성에 의하면, 제1 도전형 반도체기판상에, 제1 트랜지스터와 제2 트랜지스터가 서로 인접하여 형성되어 있고, 제1 트랜지스터의 채널부가, 제2 트랜지스터의 소스 또는 드레인영역을 겸하고 있다. 단, 이와 같이 단지 트랜지스터끼리를 인접시키는 것만으로는, 트랜지스터사이에 리크전류가 발생할 염려가 있다.

따라서, 종래의 반도체장치에 있어서는, 트랜지스터사이에 소자분리영역을 제공함으로써 리크전류를 방지하고 있었다. 이 때문에, 충분한 크기의 소자분리영역을 확보해야 하고, 반도체장치의 더 한층의 소형화 및 고집적화를 도모할 수 없었다.

이에 대해, 본 발명의 상기 구성에 의하면, 제1 및 제2 트랜지스터가 서로 인접하여 형성되는 것에 더하여, 동작하지 않는 쪽의 트랜지스터에 있어서, 제1 및 제2 도전형 반도체영역의 접합을 역 바이어스하고 있다.

즉, 예컨대 제1 트랜지스터의 소스영역에서 드레인영역으로 전자가 흐르고 있는 동안, 제2 트랜지스터에 있어서는, 상기 드레인영역과 접합하는 영역에 대하여 상기 드레인영역보다 낮은 전압이 인가된다. 따라서, 상기 드레인영역으로부터 전자가 유출하지 않아, 리크전류를 확실히 방지할 수 있다.

이와 같이, 본 발명의 반도체장치는, 트랜지스터사이에 소자분리영역을 제공하지 않고 트랜지스터사이의 리크전류를 확실히 방지할 수 있는 구성이기 때문에, 반도체장치의 한층 더한 소형화 및 고집적화를 실현할 수 있다.

즉, 본 발명의 반도체장치는, 상기 목적을 달성하기 위해,

제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터와 상이한 도전형의 제2 MOS 트랜지스터가 인접하도록 제공된 메모리셀이 복수 제공되고 상기 제1 MOS 트랜지스터의 채널부에서의 제1 도전형 불순물영역과, 상기 제2 MOS 트랜지스터에 있어서의 제1 도전형 소스영역 또는 제 l 도전형 드레인영역을 공용하는 동시에, 이와 같이 공용되는 영역의 접합이 역 바이어스되어 있는 것을 특징으로 하고 있다.

상기 구성에 의하면, 제1 MOS 트랜지스터와 제2 MOS 트랜지스터가 인접하도록 제공되어 메모리셀이 형성된다. 반도체장치에는, 이와 같이 형성된 메모리셀이 복수개 존재한다.

인접한 제1 및 제2 MOS 트랜지스터끼리는, 서로 분리되는 것이 필요하지만, 그 만큼, 소형화 및 고집적화를 이룰 수 없게 된다. 따라서, 본 반도체장치에 의하면, 제1 MOS 트랜지스터의 채널부에서의 제1 도전형 불순물영역과, 상기 제2 MOS 트랜지스터에 있어서의 제1 도전형 소스영역 또는 제1 도전형 드레인영역을 공용하고, 상기 공용 영역의 접합이 역바이어스되어 있다. 이 역 바이어스에 의해, 상기공용영역이 분리되어, 인접한 제1 및 제2 MOS 트랜지스터끼리를 서로 분리시키기 위한 분리영역을 최소로 하는 것이 가능해진다. 따라서, 반도체장치의 소형화 및 고집적화가 가능한 반도체장치를 확실히 실현할 수 있다.

본 발명의 다른 목적, 특징 등은 이하에 도시한 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음 설명으로부터 명백하게 될 것이다.

도1(a),(b),(c)는, 본 발명에 있어서의 반도체장치의 1 실시예를 도시한것으로, 도1(a)는 평면도, 도1(b)는 도1(a)의 I-I선 단면도, 도1(c)는 도1(a)의 II-II선 단면도이다.

도2(a),(b)는 상기 반도체장치에 있어서의 N형 반도체영역을 형성하기까지의 제조공정을 도시한 것으로, 도2(a)는 도1(a)의 II-II선 단면도, 도2(b)는 도1 (a)의 I-I선 단면도이다.

도3(a),(b)는 상기 반도체장치에 있어서의 N형 불활성부를 형성하기까지의 제조공정을 도시한 것으로, 도3(a)는 도1(a)의 II-II선 단면도, 도3(b)는 도1(a)의 I-I선 단면도이다.

도4(a),(b)는 상기 반도체장치에 있어서의 제1 게이트전극을 형성하기까지의 제조공정을 도시한 것으로, 도4(a)는 도1(a)의 II-II선 단면도, 도4(b)는 도1(a)의 I-I선 단면도이다.

도5(a),(b)은, 상기 반도체장치에 있어서의 기상성장 산화막을 형성하기까지의 제조공정을 도시한 것으로, 도5(a)는 도1(a)의 II-II선 단면도, 도5(b)는 도1(a)의 I-I선 단면도이다.

도6(a),(b)는, 상기 반도체장치에 있어서의 제2 게이트전극을 형성하기까지의 제조공정을 도시한 것으로, 도6(a)는 도1(a)의 II-II선 단면도, 도6(b)는 도1 (a)의 I-I선 단면도이다.

도7(a),(b)는, 종래의 반도체장치를 도시한 것으로, 도7(a)는 평면도, 도7(b)는 도7(a)의 III-III선 단면도이다.

본 발명의 1 실시예에 대해 도1(a),(b),(c) 내지 도6(a),(b)에 따라 설명하면 이하와 같다.

본 실시예의 반도체장치는, 이온주입에 의해 고농도채널의 정보기입을 행하는 NOR형 마스크 ROM으로 되어 있고, 트랜지스터사이의 소자분리영역을 없애기 위해, 제1 트랜지스터어레이에, 다른 극성을 갖는 제2 트랜지스터 어레이를 인접시켜, PN접합을 항상 역바이어스를 유지함으로써 소자를 분리하고 있다. 본 반도체장치는, NOR형으로 되어 있으나, 반드시 이에 한하지 않고, 예컨대, NAND형 등도 좋다.

또한, 제1 트랜지스터어레이의 소스 및 드레인배선 영역은, 인접하는 다른 극성을 갖는 제2 트랜지스터어레이의 채널영역을 공용함으로써 고집적화하고 있다.

즉, 본 발명의 반도체장치는, N형 트랜지스터열과 P형 트랜지스터열을 교대로 배치시켜, 소자분리영역을 별도로 제공하지 않고, PN 접합에 역 바이어스를 인가함으로써 소자분리를 행하는 것이다. 이에 의해, 전영역을 채널로서 사용가능해져, 셀면적의 저감을 꾀할 수 있다.

즉, 본 실시예의 반도체장치로는, 도1(a),(b),(c)에 도시한 바와 같이, 제1 도전형 반도체기판으로서의 P형실리콘(Si)으로 이루어지는 P형 SOI(Silicon on Insulator)기판(20)에 각 소자를 형성하고 있다.

상기 P형 SOI 기판(20)은, P형 반도체(Si)기판(1)과, 매립 산화막으로서의 Si 산화막층(2)과, 제1 도전형 불순물영역으로서의 P형 반도체로 이루어지는 P형 실리콘(Si)층(4)로 이루어지고 있다. SOI에 대해서는 후술한다.

상기 P형 SOI기판(20)의 P형 실리콘(Si)층(4)에는, 평행하게, 제2 도전형 소스영역으로서의 N형 소스(5b) 및 제2 도전형 드레인영역으로서의 N형 드레인(5a)를 이루는 제2 도전형 불순물영역으로서의 N형 반도체영역이 각각 복수개 형성되어 있다. 본 실시예에서는, 편의상, 1조의 N형 소스(5b) 및 N형 드레인(5a)가 형성되어 있는 것으로 설명한다.

또한, P형 SOI 기판(20)의 P형 실리콘(Si)층(4)에 있어서의 N형 소스(5b) 및 N형 드레인(5a) 사이의 채널부에는, 제1 도전형 불순물영역으로서 잔존하는 P 형 반도체영역이 복수개 존재하고 있다. 이들 P형 반도체영역은, '0'을 정보기입할 경우에, 불화붕소(BF)나 붕소(B)이온 등의 P형 불순물이 고농도로 주입된다. 또한, '1'을 정보기입할 경우, P형 불순물을 고농도로 주입할 필요는 없다.

본 실시예에서는, 이들 N형 소스(5b) 및 N형 드레인(5a) 및 P형 반도체 영역에, 제1 트랜지스터(제1 MOS 트랜지스터, N채널 MOS 트랜지스터)로서의 N채널 트랜지스터 A가 형성되어 있다. 또한, P형 반도체영역은, 후술하는 P형 드레인(7a)이 사용된다.

한편, 상기 N형 소스(5b) 및 N형 드레인(5a)의 양측에서, 즉 도1(c)에 있어서는 각 N형 소스(5b) 및 N형 드레인(5a)의 각 좌측에서, 평행하게 잔존하는 P형 반도체영역을, 제1 도전형 소스영역으로서의 P형 소스(7b)와 제1 도전형 드레인영역으로서의 P형 드레인(7a)으로 이용하고 있다.

또한, 상기 P형 소스(7b) 및 P형 드레인(7a)과, 이들 P형 소스(7b)와 P형 드레인(7a) 사이의 채널부에 의해 제2 트랜지스터(제2 MOS트랜지스터, P채널 MOS 트랜지스터) 로서의 P채널 트랜지스터 B를 형성하고 있다.

또한, 상기 P형 소스(7b)와 P형 드레인(7a) 사이의 채널부, 즉 N형 소스(5b)에는, 정보의 내용에 따라, 다시 N형 불순물을 고농도로 주입하는 경우가 있다.

이와 같이, 본 실시예에서는, 상이한 도전형의 N채널 트랜지스터 A와 P채널 트랜지스터 B가 교대로 설치되는 메모리셀로 되어있다.

또한, 도1(b)에 도시한 바와 같이, P형 SOI 기판(20)의 상측에는, 게이트절연막으로서의 제1 게이트산화막(8) 및 제2 게이트산화막(10)이 형성되어 있고, 또한 이들 제1 게이트산화막(8) 및 제2 게이트산화막(10)의 상측에는, P형 소스(7b) 및 P형 드레인(7a)과 N형 소스(5b) 및 N형 드레인(5a)에 교차시켜 복수개 형성된 게이트전극으로서의 제1 게이트전극(9) 및 제2 게이트전극(11)이 형성되어 있다.

또한, 이들 P형 소스(7b), P형 드레인(7a), N형 소스(5b), N형 드레인(5a), 제1 게이트전극(9) 및 제2 게이트전극(11)에 의해, 메모리셀 어레이가 구성되어 있다.

상기 제1 게이트전극(9) 및 제2 게이트전극(11은, 도1(a)에 도시한 바와 같이, 워드선(A1∼A4)으로 사용된다.

즉, 워드선(A1∼A4)는, 도1(a),(c)에 도시한 바와 같이, N형 소스(5b), 형 드레인(5a) 및 P형 드레인(7a), P형 소스(7b)의 상측에 배선되어 있고, 워드선(Al, A3)가 N형 소스(5b), N형 드레인(5a)의 상측에서 P채널 트랜지스터 B의 게이트로서 사용되는 한편, 워드선(A2,A4)가, P형 드레인(7a), P형 소스(7b)의 상측에서 N채널 트랜지스터 A의 게이트로서 사용된다. 또한, ROM의 선택상태를 변경하면, 워드선(Al,A3)은 N채널 트랜지스터 A의 게이트로서 사용되는 한편, 워드선(A2, A4)는 P채널 트랜지스터 B의 게이트로서 사용된다.

또한, 제1 게이트전극(9)과 제2 게이트전극(11)은, 도1(b)에 도시한 바와 같이, 제2 게이트산화막(10)을 개재하여 2층으로 되어 있고, 이에 의해, 인접하는 제1 게이트전극(9)과 제2 게이트전극(11)이 접근하더라도, 단락하지 않고 N형 소스(5b), N형 드레인(5a), P형 소스(7b) 및 P형 드레인(7a)에 접속가능하게 되도록 트랜지스터 어레이가 구성되어 있다.

또한, 도1(a),(b)에 도시한 바와 같이, 비트확산선으로서의 전극 취출 배선부(5c,7c)는 반도체로 이루어지고, 각 N형 소스(5b), N형 드레인(5a), P형 소스(7b) 및 P형 드레인(7a)으로부터 1방향(도1(a)에서 도면의 상측 방향)으로 연장되어 형성되며, 워드선(A1∼A4)과 평행하게 나란히 배치된 금속배선으로 이루어지는 비트선(f1∼f4)에 전극 취출용 창(5d,7d)에서 단락접속되어 있다.

상기 메모리셀 어레이에 있어서의 데이터의 기입은 이하의 방법에 의해 행해진다. 또, 본 실시예의 반도체장치는, ROM이기 때문에 독취만 가능하며, 데이터의 기입은 제조시에 행하여진다.

우선, N채널 트랜지스터 A에서는, 제1 게이트전극(9) 및 제2 게이트전극(11) 하방의 P형 SOI 기판(20)에 있어서의 P형 반도체영역인 P형 드레인(7a)으로만 선택적으로 P형 SOI 기판(20)과 같은 P형의 불순물이온을 고농도로 주입함으로써, 선택적으로 N채널 트랜지스터 A의 임계치를 높게 하여 데이터의 기입을 행한다.

한편, P채널 트랜지스터 B에서는, P형 SOI 기판(20)에 있어서의 N형 반도체영역인 N형 소스(5b)에만 선택적으로 이 N형 소스(5b)와 같은 N형의 불순물이온을 고농도로 주입함으로써, 선택적으로 P채널 트랜지스터 B의 임계치를 높게 하여 데이터의 기입을 행한다.

또한, 본 실시예에서, 상기 데이터의 독취시의 전압인가는 이하와 같이 행해진다.

우선, N형 반도체영역인 N형 소스(5b) 및 N형 드레인(5a)로 하는 N채널 트랜지스터 A가 선택된 동작시에는, N형 소스(5b)와, 인접하는 상이한 도전형을 갖는 P채널 트랜지스터 B의 P형 소스(7b) 및 P형 드레인(7a)의 결합(접합)을 역 바이어스상태로 한다.

이에 의해, P형 소스(7b)나 P형 드레인(7a)에 전류가 흐르는 것을 방지할 수 있다.

한편, 반대로, P채널 트랜지스터 B가 선택되었을 때의 동작시는, N채널 트랜지스터 A를 역 바이어스상태로 하여 리크전류의 발생을 방지하고 있다.

구체적으로는, P채널 트랜지스터 B가 선택되었을 때에는, P형 소스(7b)에 대하여 P형 드레인(7a)가 부극성으로 되도록 전압이 인가된다. 이에 의해, P형 소스(7b)에서 P형 드레인(7a)으로 정공이 흐르고, P형 소스(7b)에서 P형 드레인(7a)으로 전류가 흐른다. 이 때, 인접하는 상이한 도전형을 갖는 N채널 트랜지스터 A에서는, P형 드레인(7a)와, N형 소스(5b)나 N형 드레인(5a)와의 결합(접합)을 역 바이어스 상태로 함으로써, 리크전류의 발생을 방지할 수 있다.

즉, 본 실시형태의 반도체장치는, 제1 및 제2 트랜지스터(N채널 트랜지스터 A 및 P채널 트랜지스터 B)중, 일방의 트랜지스터가 동작하고 있는 동안, 타방의 트랜지스터에 있어서, 제1 및 제2 도전형 반도체영역의 접합(PN 접합)이 역 바이어스된다.

또한, 본 실시예에서는, 제1 게이트전극(9) 및 제2 게이트전극(11)중, 선택 게이트전극은 게이트전위를 변화시켜 각 채널부를 도통상태로 하는 한편, 비선택 게이트전극도 게이트전위를 변화시켜 각 채널부를 비도통상태로서 고농도확산이 없는 비트라인부를 도통상태로 작용시키도록 하고 있다.

즉, 비선택 게이트전극도 게이트전위를 낮게 하도록 되어 있고, 이에 의해, 리크전류의 발생을 방지하여, 제1 게이트산화막(8)을 얇게 형성할 수 있다.

다음, 상기 반도체장치의 제조방법에 대해 설명한다.

본 실시예에서는, 도2(a),(b)에 도시한 바와 같이, SOI 기술을 사용하여, P 형 반도체(Si) 기판(1)에 있어서의 표면층 20∼30nm의 얕은 부분에 이온 주입 또는적층 등에 의해 Si 산화막층(2)을 형성하고, 다시 그 상측에, P형 반도체층으로 이루어지는 P형 실리콘(Si)층(4)을 형성한다. 이에 의해, P형 반도체(Si)기판(1), Si 산화막층(2) 및 P형 실리콘(Si)층(4)으로 이루어지는 P형 SOI 기판(20)으로 된다.

즉, 상기 SOI는, 절연물의 위에 실리콘의 단결정을 형성하는 기술이며, 구체적으로는, 상술한 바와 같이, P형 반도체(Si)기판(1)의 표층이 아닌 내부에 절연체인 Si 산화막층(2)을 이온주입하고, 어닐링하여 상부를 P형 실리콘(Si)층(4)으로서 형성하는 방법, 또는 P형 반도체(Si)기판(1)상에 열산화막층인 Si산화막층(2)을 형성하고, 별도의 P형 반도체(Si)기판(1)의 표면과 상기 Si 산화막층(2)이 밀착하도록 2장의 기판을 적층한 후, 상기 별도의 P형 반도체(Si)기판(1)의 표면부를 절단 및 연마에 의해 얇게 형성하는 방법 등이 있다.

이 SOI의 특징으로서는, 인접하는 소자 사이의 거리를 가까이 하더라도 리크전류가 발생하는 것을 방지할 수 있는 점에 있다. 즉, 상기 P형 반도체(Si)기판(1)의 표면측에, 절연체인 Si 산화막층(2)을 제공하지 않고 직접, N형의 소스나 드레인 등의 소자를 근접하여 제공한 경우에는, P형 반도체(Si) 기판(1)이 반도체이기 때문에, 인접소자 사이의 하측에 쓸데없이 전류가 흐르게 된다. 그러나, SOI와 같이, 소자의 하측에 절연체인 Si 산화막층(2)을 제공하면, 이러한 리크전류의 발생을 방지할 수 있다. 그 결과, SOI에서는, 고집적화가 가능하고, 소자의 간격을 충전하여 배치한 IC나 LSI를 제조하는 것이 가능하다.

다음, 이 P형 실리콘 (Si)층(4)에, 분리절연막으로서의 절연분리산화막(3)을 형성하고, 이에 의해, 횡방향의 소자분리를 행한다. 이 기술은, 일반적으로 절연 분리기술로 불리우는 것으로, 절연물에 의해 횡방향의 소자분리를 행하는 것이다. 또, 절연분리기술에는, LOCOS분리, 트렌치분리 및 공간분리가 있다.

이어서, Si 산화막층(2)의 상측에서의 P형실리콘(Si)층(4)중, 메모리셀 및 후술하는 주변회로의 N채널 트랜지스터 A에서의 채널부로 되는 부분에 인(P) 이온을 주입·확산하여, N형 반도체영역(6)을 형성한다.

다음, 도3(a),(b)에 도시한 바와 같이, 메모리셀내의 N채널 트랜지스터 A의 전극 취출 배선부(5c)와, ROM 정보기입을 위한 P채널 트랜지스터 B의 N형 불활성부로서 N채널 트랜지스터 A의 N형 소스(5b)에 비소(As) 또는 인(P) 이온을 주입·확산하여, N형의 고농도영역을 형성한다. 즉, 비소(As) 또는 인(P) 이온은 모두 가전자가 5가이고, Si의 가전자가 4가이기 때문에, Si 원자와 공유결합을 이루기 위해서는 전자가 1개 과잉으로 된다. 이에 따라, 비소(As) 또는 인(P) 이온을 주입·확산하면 N형으로 된다. 또한, 상기 N형 불활성부는, 비소(As) 또는 인(P) 이온 등의 Si에 대하여 불순물로서의 농도가 높기 때문에, 제1 게이트전극(9) 및 제2 게이트전극(11)에 전압을 인가하더라도 항상 OFF로 되는 부분이다. 그 의미에서, 불활성부라는 명칭을 붙이고 있다.

또한, 전극 취출 배선부(5c)에 비소(As) 또는 인(P) 이온을 주입·확산하는 것은, 전극 취출 배선부(5c)에서의 전류가 흐르기 쉽도록, 전자의 농도를 높일 필요가 있기 때문이다.

이어서, 도1(a),(c)에 도시한 바와 같이, 메모리셀내의 P채널 트랜지스터 B의 전극 취출 배선부(7c)와, ROM 정보기입을 행하기 위한 N채널 트랜지스터 A의 P형 불활성부로서 P채널 트랜지스터 B의 P형 소스(7b)에 불화붕소(BF) 또는 붕소(B)이온을 주입, 확산하여, P형의 고농도영역을 형성한다. 즉, 붕소는 가전자가 3가이고, Si의 가전자가 4가이기 때문에, Si 원자와 공유결합을 이루기 위해서는 전자가 1개 부족하다. 이에 따라, 불화붕소(BF) 또는 붕소(B)이온을 주입, 확산하면, P형으로 된다. 또, 도(a),(c)에 도시한 P형 드레인(7a)에 대해서는, 본 실시예에서는, 불화붕소(BF) 또는 붕소(B)이온의 주입을 행하고 있지 않다.

그러나, 상기 영역, 즉 P형 드레인(7a)의 영역은 원래 P형 실리콘(Si)층(4)이기 때문에, P형이 유지되고 있다. 또, 이 영역에 대해서도 P형 불활성부로 할 때에는, 붕소(B) 이온 등의 고농도주입을 행하는 것이 가능하다.

또한, 전극 취출 배선부(7c)에 불화붕소(BF) 또는 붕소(B) 이온을 주입, 확산하는 것은, 전극 취출 배선(7c)에서 전류의 흐름을 용이하게 하도록, 정공의 농도를 높일 필요가 있기 때문이다.

다음, 도4(a),(b)에 도시한 바와 같이, P형실리콘(Si)층(4)의 상측에 제1 게이트산화막(8)을 형성하고, 다시 그 위에 예컨대 폴리실리콘, 티탄실리콘(TiSi) 또는 텅스텐 실리콘(WSi)등으로 이루어지는 제1 게이트전극(9), 다시 그 위에 기상성장산화막(14)을 형성한다.

그 후, 상기 제1 게이트산화막(8), 제1 게이트전극(9) 및 기상성장 산화막(14)에 있어서의 소정 영역을 포토에칭한 후, 도5(a),(b)에 도시한 바와 같이, 표면에 게이트절연막 및 절연막으로서의 제2 게이트산화막(10)을 성장시킨다.

이어서, 그 위에, 도6(a), (b)에 도시한 바와 같이, 폴리실리콘, 텅스텐 실리콘 또는 티탄실리콘을 순차적으로 성장시키고, 포토에칭하여, 제2 게이트전극(11)을 형성한다.

또한, 상기 제2 게이트전극(11)을 마스크로 하여, 주변회로소스· 드레인용으로서, 주변 N채널 트랜지스터 A의 N형 소스(5b) 및 N형 드레인(5a)에는 As 이온을 주입하는 한편, 주변 P채널 트랜지스터 B의 P형 소스(7b) 및 P형 드레인(7a)에는 불화붕소(BF) 또는 붕소(B)이온을 주입하고, 필요에 따라 살리사이드처리를 하여, 각각의 고농도영역(12,13)을 형성한다.

또, 상기 제조에 있어서, 제1 게이트전극(9)의 재료는, 도핑된 폴리실리콘 단일층, 고융점 금속, 실리사이드 또는 살리사이드 등에 한정되지 않는다.

또한, 메모리셀의 소스·드레인, ROM의 정보기입을 위한 트랜지스터의 불활성화, 및 메모리셀내의 전극 취출 배선부(5c,7c)용의 고농도 이온주입은, ROM 정보 입수후의 짧은 납기에 대응하기 위해, 제1 게이트전극(9) 및 제2 게이트전극(11)의 형성후에, 고전압의 이온주입에 의해 제1 게이트전극(9)을 투과하여 ROM 정보 입력시에 동시에 주입하는 것도 가능하다.

그 후, 상기 형성품의 위에 도시하지 않은 NSG, BPSG 등의 층간절연막을 형성하고, 도1(a)에 도시한 비트선(f1∼f4)와 전극 취출 배선부(5c,7c)의 교차부분에 전극 취출용 창(5d,7d)을 개방한 후, 각 비트선(f1∼f4)에 대해 각 1층의 금속배선을 실시하는 공정을 통해 완성한다.

이 때, 각 비트선(f1∼f4)은, 1 방향측에서(도1(a)에 있어서 도면의 상측방향) 각 1층씩 병렬로 배치된 것으로 되어 있으나, 반드시 이에 한정되지 않는다.

즉, 상술한 바와 같이, 워드선 A1과 비트선 fl을 동일 방향으로 나란히 배선하면, 비트선(f1∼f4...fn)(n은 정수)이 많이 존재하는 경우에, 말단의 비트선 fn에 대해서는, 전극 취출 배선부(5c,7c)의 거리가 길어져, 취출 배선의 저항이 커진다. 즉, 전극 취출 배선부(5c,7c)가 반도체로 형성되기 때문에, 금속 등의 도체와 비교하면 저항이 크다. 또한, 이와 같이 취출 배선의 저항이 커지는 것은, 전송속도에 영향을 주기 때문에 문제로 된다.

따라서, 전극 취출 배선부(5c,7c)의 배선저항을 작게 하기 위해, 전극 취출 배선부(5c,7c)를 양방향(동도1(a)에 있어서 지면의 상측방향과 하측방향의 양쪽)으로 연장하는 것이 가능하다. 이에 의해, 말단의 비트선 fn에 대해서도, 1방향으로 연장하는 것에 비교하여, 전극 취출 배선부(5c,7c)의 거리를 반감할 수 있다.

또한, 반대로, 제1 게이트전극(9) 및 제2 게이트전극(11)이 P형 SOI 기판(20)상의 양단측(동도1(a)에 있어서 지면의 상측방향과 하측방향의 양측)에 배치된 전극 취출 배선부(5c,7c)가 P형 SOI 기판(20)상의 중간부로 연장되도록 하여 비트선(f1∼f4...fn)과 단락하는 것이 가능하다. 이에 의해, 전극 취출 배선부(5c,7c)의 거리를 반감할 수 있다.

또한, 그 밖의 방법으로서, 상기한 바와 같이 각 비트선(f1∼f4...)은, 각 1층씩 병렬로 배치된 것으로 되어 있지만, 반드시 이에 한하지 않고, 절연층을 개재하여 2층 등 다층으로 설치하는 것도 가능하다. 이에 따라, 전극 취출 배선부(5c,7c)의 거리를 반감할 수 있다. 또한, 2층으로 하는 경우에, 완전히 양자가 겹치지 않더라도 일부만 겹치고 있어도 좋다.

본 실시예의 반도체장치에 의해서, 도1(a),(b),(c)에 도시한 바와 같이, 디자인룰 F(F=0.25μm)의 경우, 1비트당의 피치는, 종 X, 횡 Y도 F이고, 면적은 F²으로 되어 종래의 메모리셀의 1/4로 소형화, 고집적화된다.

다음, 본 실시예의 반도체장치에 있어서의 데이터 독출시의 바이어스조건의 일례를 표1에 나타낸다. 또, 이 바이어스조건은, 전술한 기입시에 있어서의 N채널 트랜지스터 A의 N형 소스(5b) 및 N형 드레인(5a) 및 P채널 트랜지스터 B의 P형 소스(7b) 및 P형 드레인(7a)의 전압의 인가방법, 및 제1 게이트전극(9) 및 제2 게이트전극(11)의 전압의 인가방법과 같지만, 여기서는 구체적인 수치를 사용하여 설명한다.

또, 이하의 예시에 있어서, N형 소스(5b) 및 N형 드레인(5a)은, 반드시 이에 고정되지 않는다. 즉, 양자는 구조적으로 동일하게 대칭이기 때문에, 양자를 교체하여 N형 소스(5a) 및 N형 드레인(5b)로 하는 것이 가능하다. 따라서, 이하의 예시에 있어서는, 도1(c)의 5a 및 5b의 영역을 각각 N형 소스(5a) 및 N형 드레인(5b)으로 하여 설명한다. 단, P형 소스(7b) 및 P형 드레인(7a) 에 대해서는, 상술한 바와 같은 영역을 나타내는 것으로 하여 설명한다.

우선, 메모리셀의 채널부의 불순물농도를 설정함으로써, N채널 트랜지스터 A의 임계전압을 0.5 V, ROM 정보기입용 이온주입에 의한 P형 불활성부(7a)는 임계치가 1 V 이상, P채널 트랜지스터 B의 임계치를 -0.5 V, ROM 기입용 이온주입에 의한 N형 불활성부인 N형 소스(5b)는 임계치 -1 V 이하로 한다.

모든 임계치는, 채널부의 전압을 소스, 드레인에 대하여, 역 바이어스를 인가한 상태에서의 값을 나타내고 있다.

또한, 표1에 있어서, A1, A2, A3, A4는 NOR 형메모리셀에 있어서의 워드선 A1∼A4를 나타내고, f1, f2, f3, f4는 비트선 (f1∼f4)를 나타내고 있다.

표 1

독출시의 바이어스 조건(단위 V)

우선, 조건 1, 2, 4, 5에 도시한 바와 같이, N채널 트랜지스터 A의 ROM의 독출예로서, 비트선 f1을 그라운드 전압의 0 V로 고정하고, 워드선 A2를 1 V로 한다. 이에 의해, N채널 트랜지스터 A의 임계전압 0.5 V보다도 큰 정전압이 인가되기 때문에, N채널 트랜지스터 A는 도통되고, 상기 N형 소스(5a)에서 N형 드레인(5b)으로 전자가 이동하여, 비트선 f3는 비트선 f1과 같은 0 V로 된다. 그 때, 비트선 f2, f4는 리크전류를 방지하기 위해 -1∼0 V로 하고, PN 접합을 역 바이어스상태로 소자분리한다. 즉, 표1에 있어서는, 비트선 f2, f4를 모두 -1 V로 하고 있다. 이 경우, N채널 트랜지스터 A의 N형 드레인(5b)는 초기치 1 V 또는 통전시 0 V의 어느 하나이고, 인접하는 영역인 P형 소스(7b) 및 P형 드레인(7a)는 -1 V 이다. 따라서, N형 드레인(5b)에 대하여 P형 소스(7b) 및 P형 드레인(7a)는 항상 역 바이어스 상태로 되어 있기 때문에, N채널 트랜지스터 A의 채널영역 이외에서는 전자가 이동하지 않는다. 즉, 전자는 1 V 또는 0 V의 N형 드레인(5b)에서 -1 V의 P형 소스(7b) 및 P형 드레인(7a)으로는 흐르지 않는다. 또한 N형 고농도확산으로 이루어지는 비트선 f3의 일부에서, 인접 P채널 트랜지스타 B의 채널영역을 형성하기 때문에, 고농도확산이 없는 장소가 있다. 그러나 비선택워드선 A1은 1 V로 되어, 비트선내에 구성되는 트랜지스터의 게이트로서 작용하여 도통상태로 한다.

다음, 상기 조건 1, 2, 4, 5에 있어서, 워드선 A2를 0 V 또는 -1 V로 하면, 임계전압 0.5 V보다도 작은 전압이 인가되기 때문에, 조건 3에 도시한 바와 같이, 비트선 f1은 초기치 1 V를 유지하여 N채널 트랜지스터 A가 OFF상태로 된다.

또, 동일 비트선 f3내의 다른 N채널 트랜지스터 A의 채널부에 P형의 고농도이온주입이 되어 있는 경우에는, 워드선 A1이외의 워드선 A2, A3, A4의 상태에 관계없이 모든 N채널 트랜지스터 A는 OFF상태로 되고, 비트선 f3는 초기치 1 V를 유지하게 된다.

한편, P채널 트랜지스터 B의 ROM의 독출시에는, 조건 6, 8, 9, 10에 도시한 바와 같이, 비트선 f4를 그라운드 전압 0 V로 고정하고, 워드선 A1를 -1 V로 한다. 이에 의해, P채널 트랜지스터 B의 임계전압 -0.5 V보다도 큰 부전압이 인가되기때문에, P채널 트랜지스터 B는 도통되고, P형 소스(7b)에서 P형 드레인(7a)으로 정공이 흘러, 비트선 f2 는 비트선 f4와 같은 0 V가 된다. 그 때, 비트선 fl, f3은 리크전류를 방지하기 위해 1∼0 V로 하고, PN 접합을 역 바이어스상태로 소자분리한다. 즉, 표1에 있어서는, 비트선 f3, f1를 모두 1 V로 하고 있다. 이 경우, P채널 트랜지스터 B의 P형 드레인(7a)는 초기치 -1 V 또는 통전시 0 V의 어느 하나로 되는 한편, 인접하는 영역인 N형 소스(5a) 및 N형 드레인(5b)는 1 V 이다. 따라서, P형 드레인(7a)에 대하여 N형 소스(5a) 및 N형 드레인(5b)는 항상 역 바이어스상태로 되어있기 때문에, P채널 트랜지스터 B의 채널영역 이외로부터는 정공이 이동하지 않고, 리크전류가 발생하지 않는다. 즉, 정공은 -1 V 또는 0 V의 P형 드레인(7a)에서 1 V의 N형 소스(5a) 또는 N형 드레인(5b)으로는 흐르지 않는다.

다음, 상기 조건 6, 8, 9, 10에 있어서, 워드선 A1를 0 V 또는 1 V로 하면, 조건 7에 도시한 바와 같이, 임계전압 -0.5 V 보다 적은 부전압이 인가되기 때문에, 비트선 f2는 초기치 -1V를 유지하고, P채널 트랜지스터 B는 OFF 상태로 된다.

또, 동일 비트선 f2 내의 다른 P채널 트랜지스터 B의 채널부에 N형의 고농도이온주입이 실시될 수 있는 경우, 워드선 A1 이외의 워드선 A2, A3, A4의 상태에 관계없이 모든 트랜지스터는 OFF상태로 되어, 비트선 f2는 초기치 -1 V를 유지하게 된다.

또, 상기 설명은 메모리셀의 1 동작예를 기술한 것으로, 동작전압, 임계전압 등은 본 실시예에 한정되는 것이 아니라, 그 취지를 일탈하지않은 범위로 여러가지 변경가능하다.

이와 같이, 본 실시예의 반도체장치는, N형 소스(5b) 및 N형 드레인(5a)와, 이들 N형 소스(5b)와 N형 드레인(5a) 사이의 채널부에 존재하는 P형 실리콘(Si)층(4)의 P형 반도체영역으로 N채널 트랜지스터 A가 구성된다.

또한, 이 N채널 트랜지스터 A의 채널부를 이용하여 P형 드레인(7a)으로 하고, 이 P형 드레인(7a)와 P형 소스(7b)와, 이들 P형 소스(7b)와 P형 드레인(7a) 사이의 채널부에 존재하는 N형 드레인(5a)에 의해 P채널 트랜지스터 B를 구성한다.

즉, 본 실시예에서는, 상이한 도전형의 트랜지스터를 교대로 설치한 메모리셀을 형성하고 있다. 따라서, N채널 트랜지스터 A의 채널부에서의 P형 실리콘(Si)층(4)의 P형 반도체영역과, P채널 트랜지스터 B의 채널부에서의 P형 드레인(7a)를 공용하고 있다.

또한, 이러한 N채널 트랜지스터 A 및 P채널 트랜지스터 B에서의 각 N형 소스(5b) 및 N형 드레인(5a) 및 각 P형 소스(7b) 및 P형 드레인(7a)에 교차시켜 복수개 형성된 제1 게이트전극(9) 및 제2 게이트전극(11)에 의해 메모리셀 어레이를 구성하고 있다.

또한, N채널 트랜지스터 A 및 P채널 트랜지스터 B에서의 각 채널부에서는, 예컨대 '0'의 소정데이터의 기입을 행하도록 각 채널부와 동일한 도전형의 불순물이온을 주입하여 상기 채널부를 고농도로 한다. 이에 의해, 선택적으로 N채널 트랜지스터 A 또는 P채널 트랜지스터 B의 임계치를 높게할 수 있다. 이 때문에, 제1 게이트전극(9) 또는 제2 게이트전극(11)에 소정전압을 인가하였을 때에, 불순물 이온을 주입하여 채널부를 고농도로 한 영역에 대해서는, 전류가 흐르지 않기 때문에예컨대 '0'의 정보기입을 할 수 있는 한편, 불순물이온을 주입하지 않은 채널부에서는, 제1 게이트전극(9) 또는 제2 게이트전극(11)에 소정전압을 인가하였을 때에, 전류가 흘러 예컨대 '1' 의 정보기입을 할 수 있다.

또한, 본 실시예에서는, 인접한 N형 소스(5b)와 P형 드레인(7a)와의 접합을 항상 역 바이어스로 유지함으로써, N형 소스(5b)와 P형 드레인(7a)을 분리하고 있다.

구체적으로는, N형 소스(5b) 및 N형 드레인(5a)를 구성요소로 하는 N채널 트랜지스터 A가 선택되었을 때의 동작중은, 인접하는 상이한 도전형을 갖는 P채널 트랜지스터 B의 P형 소스(7b) 및 P형 드레인(7a)와의 결합을 역 바이어스상태로 하는 한편, P채널 트랜지스터 B가 선택되었을 때의 동작중은, 상기 N채널 트랜지스터 A를 역 바이어스상태로 하고 있다.

이에 의해, 리크전류의 발생을 방지하여, N형 소스(5b)와 P형 드레인(7a)를 확실히 분리할 수 있다.

이와 같이, 본 실시예에서는, 상이한 도전형의 N채널 트랜지스터 A 및 P채널 트랜지스터 B를 교대로 설치한 메모리셀을 형성하고, N채널 트랜지스터 A의 채널부에서의 P형실리콘 (Si)층(4)의 P형 반도체영역과, P채널 트랜지스터 B의 채널부에서의 P형 드레인(7a)를 공용함으로써 고집적화하고 있다.

그 결과, P채널 트랜지스터 B 및 N채널 트랜지스터 A의 각 소자사이에서의 분리영역을 최소로 하여, 소형화 및 고집적화를 달성할 수 있는 반도체장치를 제공할 수 있다.

또한, 본 실시예의 반도체장치에서는, 게이트전극은, 복수개의 제1 게이트전극(9)과, 이들 복수개의 각 제1 게이트전극(9)의 사이에 인접하여 제공되고, 또한 각 제1 게이트전극(9)과 제2 게이트산화막(10)을 개재하여 적층되는 복수개의 제2 게이트전극(11)으로 이루어진다. 또, 제1 게이트전극(9)과 제2 게이트전극(11)은 제2 게이트산화막(10)을 개재하여 일부 중첩 상태로 적층되어도 좋다.

또한, 제1 게이트전극(9) 및 제2 게이트전극(11)중, 선택 게이트전극은 게이트전위를 변화시켜 각 채널부를 도통상태로 하는 한편, 비선택 게이트전극도 게이트전위를 변화시키고 비도통상태로서 작용시킨다.

즉, 예컨대, 비선택 게이트전극의 게이트전위를 낮게하여 비도통상태로 함으로써, 비선택 게이트전극의 인접게이트전극이 선택상태가 되었을 때에, 비도통상태의 비선택 게이트전극이 비능동영역으로서 작용하여, 소자사이의 리크를 방지할 수 있다.

이 때문에, 상기 제1 게이트전극(9)과 제2 게이트전극(11) 사이에 개재되는 제2 게이트산화막(10)을 두껍게 하지 않더라도, 또는 제1 게이트전극(9)과 제2 게이트전극(11)과의 간격을 충분히 취하지 않더라도, 소자분리를 행할 수 있다.

그 결과, N채널 트랜지스터 A 및 P채널 트랜지스터 B의 각 소자사이에서의 분리영역을 최소로 하여, 소형화 및 고집적화를 달성할 수 있는 반도체장치를 제공할 수 있다.

또한, 본 실시예의 반도체장치에서는, P형 SOI 기판(20)에 형성된 Si 산화막층(2)고 그 상부에서의 절연분리산화막(3)으로 둘러싸인 실리콘층내에, 상기 메모리셀 어레이가 형성된다.

이 때문에, 인접소자사이의 분리를 확실인접소자사이의 전류의 리크를 확실히 방지하는 동시에, N채널 트랜지스터 A 및 P채널 트랜지스터 B와 이들의 하측부분과의 분리를 확실히 하여 N채널 트랜지스터 A 및 P채널 트랜지스터 B의 하측으로부터 전류가 누설되는 것을 확실히 방지할 수 있다.

또한, 본 실시예의 반도체장치에서는, 금속배선으로 이루어지는 제1 게이트전극(9) 및 제2 게이트전극(11)이 제2 게이트산화막(10)을 개재하여 2층으로 설치되어 있다.

또, 상기 2층은, 반드시 완전히 겹치지 않고, 일부만 겹치고 있는 것을 포함한다.

이 때문에, 제1 게이트전극(9) 및 제2 게이트전극(11)의 배선에 있어서, 인접한 제1 게이트전극(9) 및 제2 게이트전극(11)의 간격이 작을 때에도 제1 게이트전극(9) 및 제2 게이트전극(11)을 서로 단락시키지 않고 배선할 수 있다.

따라서, 반도체장치의 소형화 및 고집적화를 꾀할 수 있다.

또, 상기와 같이, 비트선(f1∼f4)를 절연막을 개재하여 2층으로 설치하는 것도 가능하다. 이 경우에도, 인접한 비트선(f1∼f4)의 간격이 작을 때에도 비트선(f1∼f4)를 서로 단락시키지 않고 배선할 수 있다.

그러나, 전극 취출 배선부(5c,7c)는, 반도체로 형성되기 때문에, 거리를 길게 하면 배선저항이 커진다. 따라서, 전극 취출 배선부(5c,7c)가 다수인 경우, 1방향으로만 연장할 경우, 최단부의 비트선 fn에 접속되는 전극 취출 배선부(5c,7c)의저항이 커져, 전송속도가 저하하게 된다.

그러나, 본 실시예에서는, 전극 취출 배선부(5c,7c)가 P형 SOI 기판(20)의 양단측으로 연장되어 비트선(f1∼f4)와 단락되거나 또는 제1 게이트전극(9) 및 제2 게이트전극(11)이 P형 SOI 기판(20)의 양단측에 배치되고 또한 전극 취출 배선부(5c,7c)가 P형 SOI 기판(20)의 중간부로 연장되어 비트선(f1∼f4)과 단락된다. 이 때문에, 전극 취출 배선부(5c,7c)의 연장 거리를 반감할 수 있다.

그 결과, 전극 취출 배선부(5c,7c)의 배선저항을 작게 하여, 메모리셀 어레이를 고속화할 수 있다.

또한, 본 실시예의 반도체장치에서는, 상술한 바와 같이, 금속배선으로 이루어지는 비트선(f1∼f4)가 도시하지 않은 절연막을 개재하여 예컨대 2층으로 되어 각 전극 취출 배선부(5c,7c)에 단락되게 하는 것이 가능하다. 이 2층은 반드시 완전히 겹치지 않고, 일부만 겹치고 있는 것을 포함한다.

그 결과, 상기와 같이, 각 전극 취출 배선부(5c,7c)의 연장 거리를 거의 반감할 수 있다.

따라서, 전극 취출 배선부(5c,7c)의 배선저항을 작게 하여, 메모리셀 어레이를 고속화할 수 있다.

또, 본 발명은 이에 한정되는 것이 아니라, 1층만의 제1 게이트전극(9) 및 제2 게이트전극(11)이나 P형 SOI 기판(20)을 사용하지 않고 종래의 PN 접합 웰분리로 하는 등, 본 발명의 기술적범위를 벗어나지 않고 여러가지 변형이 가능할 것이다.

본 발명에 관한 반도체장치는, 이상과 같이, 복수개의 메모리셀 트랜지스터로 이루어지는 메모리셀 어레이를 구성하는 반도체장치에 있어서, 제1 도전형 반도체기판에 대략 평행하게 복수개 형성되어 제2 도전형 소스영역 및 제2 도전형 드레인영역을 이루는 제2 도전형 불순물영역과, 상기 제1 도전형 반도체기판에 있어서의 제2 도전형 소스영역과 제2 도전형 드레인영역 사이의 채널부에 존재하는 제1 도전형 불순물영역으로 제1 트랜지스터를 구성하고, 상기 제1 도전형 반도체기판에 있어서의 각 제2 도전형 불순물영역의 양측에 평행하게 존재하는 제1 도전형 불순물영역을 복수개의 제1 도전형 소스영역 및 제1 도전형 드레인영역으로 하고, 이들 제1 도전형 소스영역과 제1 도전형 드레인영역 사이의 채널부에 존재하는 제2 도전형 불순물영역으로 제2 트랜지스터를 구성함으로써, 상이한 도전형의 트랜지스터를 교대로 설치된 메모리셀을 형성하는 동시에, 상기 제1 도전형 반도체기판상측에 형성된 게이트절연막의 상측에서, 상기 제1 도전형 불순물영역 및 제2 도전형 불순물영역에 교차시켜 복수개 형성된 게이트전극과 상기 메모리셀에 의해 메모리셀 어레이를 구성하는 한편, 상기 게이트전극 하방의 제1 도전형 반도체기판에 있어서의 각 채널부에, 예컨대 0의 소정데이터의 기입을 행하도록 각 채널부와 같은 도전형의 불순물이온을 주입하여 상기 채널부를 고농도, 예컨대 0 및 1을 포함한 정보의 기입을 행하는 한편, 상기 제2 도전형 불순물영역을 제2 도전형 소스영역 및 제2 도전형 드레인영역으로 하는 제1 트랜지스터가 선택되었을 때의 동작중은, 인접하는 상이한 도전형을 갖는 제2 트랜지스터의 제1 도전형 소스영역 및 제1 도전형 드레인영역과의 결합을 역 바이어스상태로 하는 한편, 제2 트랜지스터가 선택되었을 때의 동작중은, 상기 제1 트랜지스터를 역 바이어스상태로 하여 구성될 수도 있다.

상기 발명에 의하면, 제2 도전형 소스영역 및 제2 도전형 드레인영역과, 이들 제2 도전형 소스영역과 제2 도전형 드레인영역 사이의 채널부에 존재하는 제1 도전형 불순물영역으로 제1 트랜지스터가 구성된다.

또한, 이 제1 트랜지스터의 채널부를 이용하여 제1 도전형 소스영역 또는 제1 도전형 드레인영역으로 하고, 이들 제1 도전형 소스영역과 제1 도전형 드레인영역 사이의 채널부에 존재하는 제2 도전형 불순물영역으로 제2 트랜지스터를 구성한다.

즉, 본 발명에서는, 상이한 도전형의 트랜지스터를 교대로 설치된 메모리셀을 형성하고 있다. 따라서, 제1 트랜지스터의 채널부에서의 제1 도전형 불순물영역과, 제2 트랜지스터의 채널부에서의 제1 도전형 소스영역 또는 제1 도전형 드레인영역을 공용하고 있다.

또한, 이러한 제1 트랜지스터 및 제2 트랜지스터에 있어서의 각 제1 도전형 불순물영역 및 각 제2 도전형 불순물영역에 교차시켜 복수개 형성된 게이트전극에 의해서 메모리셀 어레이를 구성하고 있다.

또한, 제1 트랜지스터 및 제2 트랜지스터에 있어서의 각 채널부에서는, 예컨대 '0'의 소정데이터의 기입을 행하도록 각 채널부와 같은 도전형의 불순물이온을 주입하여 상기 채널부를 고농도로 한다. 이에 의해, 선택적으로 제1 트랜지스터 또는 제2 트랜지스터의 임계치를 높게 할 수 있다. 이 때문에, 게이트전극에 소정전압을 인가하였을 때에, 불순물이온을 주입하여 채널부를 고농도로 한 영역에 대해서는, 전류가 흐르지 않기 때문에 예컨대 '0' 의 정보기입을 행할 수 있는 한편, 불순물이온을 주입하지 않은 채널부에서는, 게이트전극에 소정전압을 인가하였을 때, 전류가 흘러 예컨대 '1'의 정보기입을 행할 수 있다.

또한, 본 발명에서는, 인접한 각 제1 도전형 불순물영역 및 각 제2 도전형 불순물영역의 접합을 항상 역 바이어스를 유지함으로써, 각 제1 도전형 불순물영역 및 각 제2 도전형 불순물영역을 분리하고 있다.

구체적으로는, 제2 도전형 불순물영역을 제2 도전형 소스영역 및 제2 도전형 드레인영역으로 하는 제1 트랜지스터가 선택되었을 때의 동작중은, 인접하는 상이한 도전형을 갖는 제2 트랜지스터의 제1 도전형 소스영역 및 제1 도전형 드레인영역과의 결합을 역 바이어스상태로 하는 한편, 제2 트랜지스터가 선택되었을 때의 동작중은, 상기 제1 트랜지스터를 역 바이어스상태로 하고 있다.

이에 의해, 리크전류의 발생을 방지하여, 각 제1 도전형 불순물영역 및 각 제2 도전형 불순물영역을 확실히 분리할 수 있다.

이와 같이, 본 발명에서는, 상이한 도전형의 트랜지스터를 교대로 설치한 메모리셀을 형성하여, 제1 트랜지스터의 채널부에서의 제1 도전형 불순물영역과, 제2 트랜지스터의 채널부에서의 제1 도전형 소스영역 또는 제1 도전형 드레인영역을 공용함으로써 고집적화하고 있다.

그 결과, 트랜지스터의 각 소자사이에서의 분리영역을 최소로 하여, 소형화및 고집적화를 달성할 수 있는 반도체장치를 제공할 수 있다.

본 발명의 반도체장치는, 상기 게이트절연막의 상측에 복수개 형성된 게이트전극은, 복수개의 제1 게이트전극과, 이들 복수개의 각 제1 게이트전극의 사이에 인접하여 제공되고, 또한 각 제1 게이트전극과 절연막을 개재하여 적층되는 복수개의 제2 게이트전극으로 이루어지고, 상기 제1 게이트전극 및 제2 게이트전극중, 선택 게이트전극은 게이트전위를 변화시켜 각 채널부를 도통상태로 하는 한편, 비선택 게이트전극도 게이트전위를 변화시키고 비도통상태로서 작용시키도록 구성될 수 있다.

상기 발명에 의하면, 게이트전극은, 복수개의 제1 게이트전극과, 이들 복수개의 각 제1 게이트전극의 사이에 인접하여 제공되고, 또한 각 제 1게이트전극과 절연막을 개재하여 적층되는 복수개의 제2 게이트전극으로 이루어진다. 또, 제1 게이트전극과 제2 게이트전은 절연막을 개재하여 일부 중첩 상태로 적층되어도 좋다.

또한, 제1 게이트전극 및 제2 게이트전극중, 선택 게이트전극은 게이트전위를 변화시켜 각 채널부를 도통상태로 하는 한편, 비선택 게이트전극도 게이트전위를 변화시키고 비도통상태로서 작용시킨다.

즉, 예컨대, 비선택 게이트전극의 게이트전위를 내리고 비도통상태로 함으로써, 비선택 게이트전극의 인접게이트전극이 선택상태가 되었을 때에, 비도통상태의 비선택 게이트전극이 비능동영역으로서 작용하여, 소자사이의 리크를 방지할 수 있다.

이 때문에, 상기 제1 게이트전극과 제2 게이트전극과의 사이에 개재되는 절연막을 두껍게 하지 않아도, 또는 제1 게이트전극과 제2 게이트전극과의 간격을 충분히 취하지 않아도, 소자분리를 행할 수 있다.

그 결과, 트랜지스터의 각 소자사이에서의 분리영역을 최소로 하여, 소형화 및 고집적화를 달성할 수 있는 반도체장치를 제공할 수 있다.

본 발명의 반도체장치는, 제1 도전형 반도체기판에 형성된 매립 산화막과 그 상부에서의 분리절연막으로 둘러싸인 실리콘층내에, 상기 메모리셀 어레이가 형성되는 구성될 수도 있다.

상기 발명에 의하면, 제1 도전형 반도체기판에 형성된 매립 산화막과 그 상부에서의 분리절연막으로 둘러싸인 실리콘층내에, 상기 메모리셀 어레이가 형성된다.

이 때문에, 인접소자사이의 분리를 확실인접소자사이의 전류의 리크를 확실히 방지하는 동시에, 제1 트랜지스터 및 제2 트랜지스터와 이들의 하측부분과의 분리를 확실하며 제1 트랜지스터 및 제2 트랜지스터의 하측으로부터 전류가 리크하는 것을 확실히 방지할 수 있다.

본 발명의 반도체장치는, 비트확산선이 제1 도전형 반도체기판의 양단측으로 연장되어 금속배선과 단락되거나 또는 제1 게이트전극 및 제2 게이트전극이 제1 도전형 반도체기판의 양단측에 배치되어 또한 비트확산선이 제1 도전형 반도체기판의 중간부로 연장되고 금속배선과 단락되어 구성될 수도 있다.

즉, 비트확산선은, 반도체로써 형성되기 때문에, 거리를 길게 하면, 배선저항이 커진다. 따라서, 비트확산선이 다수의 경우에, 1방향으로만 연장하였다면, 최단부의 비트선에 접속되는 비트확산선의 저항이 커져, 전송속도가 작게 된다.

그러나, 본 발명에서는, 비트확산선이 제1 도전형 반도체기판의 양단측으로 연장되어 금속배선과 단락되거나 또는 제1 게이트전극 및 제2 게이트전극이 제1 도전형 반도체기판의 양단측에 배치되어 또한 비트확산선이 제1 도전형 반도체기판의 중간부에 연장되고 금속배선과 단락되어 있다. 이 때문에, 비트확산선의 연장 거리를 반감할 수 있다.

그 결과, 비트확산선의 배선저항을 작게 하여, 메모리셀 어레이를 고속화할 수 있다.

본 발명의 반도체장치는, 금속배선으로 이루어지는 게이트전극 또는 비트선이 절연막을 개재하여 각각 2층으로 설치되어 구성될 수도 있다.

상기 발명에 의하면, 금속배선으로 이루어지는 게이트전극 또는 비트선이 절연막을 개재하여 각각 2층으로 설치되어 있다. 또, 이 2층은, 반드시 완전히 겹치지 않고, 일부만 겹치고 있는 것을 포함한다.

이 때문에, 게이트전극 또는 비트선의 배선에 있어서, 인접한 게이트전극 또는 비트선의 간격이 작을 때에도 게이트전극끼리 또는 비트선끼리를 서로 단락시키지 않고 배선할 수 있다.

따라서, 반도체장치의 소형화 및 고집적화를 꾀할 수 있다.

또한, 각 비트선을 절연막을 개재하여 2층으로 설치하였을 때에는, 비트확산선의 연장 거리를 작게 하는 것이 가능하다. 이 때문에, 상기 반도체장치의 작용과 동일하게, 비트확산선의 연장 거리를 반감할 수 있다.

발명의 상세한 설명의 항에 있어서의 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음 기재하는 특허청구범위내에서, 여러가지로 변경하여 실시할 수 있을 것이다.

Claims

복수의 제1 도전형 반도체영역 및 복수의 제2 도전형 반도체영역이 서로 인접하여 교대로 형성된 제1 도전형 반도체기판;

상기 제2 도전형 반도체영역을 소스영역 및 드레인영역으로 하고, 그 사이의 제1 도전형 반도체영역을 채널부로 하는 제1 트랜지스터;

제1 도전형 반도체영역을 소스영역 및 드레인영역으로 하고, 그 사이의 제2 도전형 반도체영역을 채널부로 하는 제2 트랜지스터를 포함하고,

상기 제2 트랜지스터는, 이 제2 트랜지스터를 구성하는 제1 도전형 반도체영역의 소스 또는 드레인영역이 상기 제1 트랜지스터의 채널부를 겸하도록, 상기 제1 트랜지스터에 인접하여 형성되어 있고,

상기 제1 및 제2 트랜지스터중, 일방의 트랜지스터가 동작하고 있는 동안, 타방의 트랜지스터에 있어서, 제1 및 제2 도전형 반도체영역의 접합은 역바이어스되어 있는 반도체장치.
제1항에 있어서, 상기 제1 트랜지스터는 복수의 제1 게이트전극을 갖고, 상기 제2 트랜지스터는 복수의 제2 게이트전극을 가지며,

각 제1 게이트전극과 각 제2 게이트전극은, 절연막을 개재하여 적어도 부분적으로 겹치도록 적층되어 있는 반도체장치.
제1항에 있어서, 상기 일방의 트랜지스터가 동작하고 있는 동안, 상기 타방의 트랜지스터는 비도통상태로 유지되는 반도체장치.
제1항에 있어서, 상기 제1 및 제2 트랜지스터와 상기 제1 도전형 반도체기판 사이에 형성된 실리콘산화막층;

상기 실리콘산화막층상에 형성된 제1 도전형실리콘층; 및

상기 제1 도전형 실리콘층내에 형성되어, 제1 및 제2 트랜지스터를 주변트랜지스터로부터 절연하는 절연분리 산화막을 더 포함하는 반도체장치.
제2항에 있어서, 상기 제1 및 제2 트랜지스터의 소스영역 및 드레인영역에 접속되는 복수의 비트선; 및

상기 비트선과 상기 제1 및 제2 게이트전극을 접속하는 비트확산선을 더 포함하고,

상기 비트확산선은, 상기 제1 도전형 반도체기판의 양단을 향해 연장되어 있는 반도체장치.
제2항에 있어서, 상기 제1 및 제2 트랜지스터의 소스영역 및 드레인영역에 접속되는 복수의 비트선; 및

상기 비트선과 상기 제1 및 제2 게이트전극을 접속하는 비트확산선을 더 포함하고,

상기 제1 및 제2 게이트전극이 상기 제1 도전형 반도체기판의 양단측에 배치되고, 상기 비트확산선은 상기 양단측으로부터 중간부를 향해 연장되어 상기 비트선에 접속되어 있는 반도체장치.
제1항에 있어서, 상기 제1 및 제2 트랜지스터의 소스영역 및 드레인영역에 접속되는 복수의 비트선을 더 포함하고,

상기 복수의 비트선은 금속으로 이루어지고, 절연막을 개재하여 서로 적층되어 있는 반도체장치.
복수개의 메모리셀 트랜지스터로 이루어지는 메모리셀 어레이를 구성하는 반도체장치에 있어서,

제1 도전형 반도체기판에 대략 평행하게 복수개 형성되어 제2 도전형 소스영역 및 제2 도전형 드레인영역을 이루는 제2 도전형 불순물영역과, 상기 제1 도전형 반도체기판에서의 제2 도전형 소스영역과 제2 도전형 드레인영역 사이의 채널부에 존재하는 제1 도전형 불순물영역에 의해 제1 트랜지스터를 구성하고,

상기 제1 도전형 반도체기판에서의 각 제2 도전형 불순물영역의 양측에 평행하게 존재하는 제1 도전형 불순물영역을 복수개의 제1 도전형 소스영역 및 제1 도전형 드레인영역으로 하고, 이들 제1 도전형 소스영역과 제1 도전형 드레인영역 사이의 채널부에 존재하는 제2 도전형 불순물영역에 의해 제2 트랜지스터를 구성함으로써, 상이한 도전형의 트랜지스터를 교대로 설치한 메모리셀을 형성하는 동시에,

상기 제1 도전형 반도체기판 상측에 형성된 게이트절연막의 상측에, 상기 제1 도전형 불순물영역 및 제2 도전형 불순물영역에 교차시켜 복수개 형성된 게이트전극과 상기 메모리셀에 의해 메모리셀 어레이를 구성하는 한편,

상기 게이트전극 하방의 제1 도전형 반도체기판에서의 각 채널부에, 소정데이터의 기입을 행하도록 각 채널부와 동일한 도전형의 불순물이온을 주입하여 상기 채널부를 고농도로 하여 정보의 기입을 행하는 한편,

상기 제2 도전형 불순물영역을 제2 도전형 소스영역 및 제2 도전형 드레인영역으로 하는 제1 트랜지스터가 선택되었을 때의 동작시에는, 상기 제1 트랜지스터의 상기 제2 도전형 불순물 영역과, 인접하는 상이한 종류의 도전형을 갖는 제2 트랜지스터의 제1 도전형 소스영역 및 제1 도전형 드레인영역과의 결합을 역바이어스 상태로 하는 한편,

제2 트랜지스터가 선택되었을 때의 동작시에는, 상기 제2 트랜지스터의 상기 제1 도전형 불순물영역과, 인접하는 상이한 종류의 도전형을 갖는 제1 트랜지스터의 제2 도전형 소스영역 및 제2 도전형 드레인 영역과의 결합을 역 바이어스상태로 하는 반도체장치.
제8항에 있어서, 상기 게이트절연막의 상측에 복수개 형성된 게이트전극은, 복수개의 제1 게이트전극과, 이들 복수개의 각 제1 게이트전극 사이에 인접하여 제공되며 또한 각 제1 게이트전극과 절연막을 개재하여 적층되는 복수개의 제2 게이트전극으로 이루어지며, 상기 제1 게이트전극 및 제2 게이트전극중, 선택 게이트전극은 게이트전위를 변화시켜 각 채널부를 도통상태로 하는 한편, 비선택 게이트전극도 게이트전위를 변화시켜 각 채널부를 비도통상태로 하여 고농도확산이 없는 비트라인부를 도통상태로 작용시키는 반도체장치.
제8항에 있어서, 제1 도전형 반도체기판에 형성된 매립 산화막과 그 상부에형성된 분리절연막에 의해 둘러싸인 실리콘층내에 상기 메모리셀 어레이가 형성되는 반도체장치.
제9항에 있어서, 비트확산선이 제1 도전형 반도체기판의 양단측으로 연장되어 금속배선에 접속되거나 또는 제1 게이트전극 및 제2 게이트전극이 제1 도전형 반도체기판의 양단측에 배치되고 또한 비트확산선이 제1 도전형 반도체기판의 중간부로 연장되어 금속배선에 접속되는 반도체장치.
제8항에 있어서, 금속배선으로 이루어지는 게이트전극 또는 비트선이 절연막을 개재하여 각각 2층으로 배치되어 있는 반도체장치.
제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터와 상이한 도전형의 제2 MOS 트랜지스터가 인접하도록 제공된 메모리셀이 복수개 제공되고,

상기 제1 MOS 트랜지스터의 채널부에서의 제1 도전형 불순물영역과, 상기 제2 MOS 트랜지스터에 있어서의 제1 도전형 소스영역 또는 제1 도전형 드레인영역을 공용하는 동시에, 이와 같이 공용되는 영역의 접합이 역바이어스되어 있는 반도체장치.
복수의 메모리셀 트랜지스터로 이루어지는 메모리셀 어레이를 구성하는 반도체장치로서,

상기 각 메모리셀 트랜지스터는 서로 인접하도록 배치된 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터를 가지며,

상기 N채널 MOS 트랜지스터의 채널부와 상기 P채널 MOS 트랜지스터의 드레인은 공용되는 동시에,

상기 N채널 MOS 트랜지스터의 소스와 상기 P채널 MOS 트랜지스터의 채널부가 공용되고,

상기 공용되는 영역의 접합부가 역 바이어스되어 있는 반도체장치.