JPS6025251A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体集積回路装置に関し、特にたどえば
マスタスライス方式のゲートアレイ形半導体集積回路装
置（ゲートアレイＬＳＩ）に関する。

ゲートアレイＬＳＩはマスクスライス方式の製造プロセ
ス、各種ＣＡＤツールの採用により・、少量多品種生産
向けの論理Ｌ’Ｓ　Ｉ設計方式として−般に知られてお
り、近年の半導体技術の進歩に伴い収容ゲート数も増加
の一途をたどっている。

ところで、収容する回路規模が増加するに伴い、ランダ
ムロジックだけの論理回路が少なくなり、メモリ回路を
内蔵したゲートアレイＬＳ、Ｉの開発が強く望まれてい
る。

現在まで梵表のあったメモリ回路内蔵のゲートアレイＬ
ＳＩのチップ構成の一例を第１図に示ず。

図において、ゲートアレイＳＬＩチップ１上には、メモ
リ専用領域２、ランダムロジックを構成するための内部
ゲート領域３、入力、出力および人出カバッファ領ｗｃ
（以下バッファ領域と称す）４が形成される。

周知の−ようにグー１−アレイＬＳＩは予めトランジス
タを形成する拡散工程（マスタ工程）まで作成しておき
、それ以後の配線工程（スライス工程）で異なるマスク
パターンを用いることにより同一のマスタチップを用い
て異なる論理ＬＳＩを実現できるようになっている。

ｗ４１図の従来例においては、内部ゲート領域３の配線
を変更することに゛より、各種の論理回路を実現可能に
なっている。また、メモリ専用領域２゜内部ゲート領域
３．バッファ領域４の相互の配線も変更することが可能
である。このように配線工程を変更することでメモリ回
路を含んだ各種の論理回路が実現できるように構成され
ている。

従来の装置は以上のように構成されていたので、メモリ
回路を含む論理回路を実現するためにはメモリ専用に設
計されたメモリ専用領域を予めマスタチップに設置する
必要がある。また、メモリ回路を用いない論理回路を実
現する場合には、このメモリ専用領域をほかに転用でき
ずチップの有効利用率が低下し、チップのコストの増大
を招くという欠点があった。

それゆえに、この発明の主たる目的は、予めマスタチッ
プにメモリ専用領域を設けることなく、配線工程におい
て基本セルに配線を施すことにより任意の領域にメモリ
領域を実現できるような半導体集積回路装置提供するこ
とである。

この発明は、要約すれば、半導体基板上に設けられた複
数個のトランジスタからなる基本セルを並べてなるセル
列ブロックを配線領域を間に挾んで複数段並べたｍ造を
有するゲートアレイチップ上に、基本セルを適宜に配線
することににってメモリセルと入出力制御回路と選択回
路を有するメモリ回路を形成し、そして、上記メモリセ
ルは１ビツト×Ｎワード〈Ｎは２以上の整数）のサブメ
モリブロックを１単位として構成し、各サブメモリブロ
ックはそれぞれが同一のセル列ブロック内に配置される
ように構成し、かつ各サブメモリブロック内のビットラ
インをセル列ブロック内の基本セルの配列方向に沿って
形成するようにしたものである。

この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。

第１図ないし第８図はこの発明の一実施例を示１図であ
る。まず、これら第１図ないし第８図を参照して、ＣＭ
ＯＳゲートアレイＬＳＩにスタティック型ランダムアク
セスメモリを構成した場合の実施例を説明する。なお、
以下の各図において同一参照番号は同一または相当部分
を示す。

第２図はこの実施例が適用されるゲートアレイＬＳＩの
マスタチップ構成を示す図である。図において、ゲート
アレイＬＳＩのマスタチップ１１上には、その周辺部に
、４つのバッファ領域４が形成される。このバッファ領
域４で囲まれる領域内には、内部ゲート領域３が形成さ
れる。この内部ゲート領域３には、帯状の複数本のセル
列ブロック３０，３０．・・・が間隔をおいて配置され
る。

各セル列ブロック３０の間の領域は、配線領域５゜５、
・・・どなる。各セル列ブロック３０には、後述するよ
うに、トランジスタなどの回路素子が規則的に配列され
ている。これらの回路素子に対して配線を形成すること
によって、たとえば様々な論理ゲートが構成される。こ
のようにして構成された論理ゲートの入力および出力は
、配線領域５における配線を通じてそれぞれ適当に接続
される。

このようにして特定の動作を行なう回路が作られる。

第３図は第１図に示すセル列ブロック３ｏに形成される
基本セルの一例の構成を示ず平面図である。この基本セ
ルは、Ｐチ１７ネル型ＭＯｓトランジスタ（Ｆ）　Ｍ　
ＯＳ　Ｔ　）のゲートを構成する多結晶シリコン層（以
下ポリシリコンＦＢ’）３０１ａ〜３０１　ｄど、Ｎチ
ャネル型Ｍｏ５ｔ〜ランシスタ（ＮＭ　ＯＳ　Ｔ　）の
ゲートを構成するポリシリコン層３０２ａ〜３０２ｄと
、ＰＭＯ８Ｔのソース・ドレインを構成するＰ型拡散領
域３０３ａ〜３０３ｅと、Ｎ　Ｍ　ＯＳ　１−のソース
・ドレインを構成するＮ型拡散領域３０４ａ〜３０４ｅ
と、Ｐ型基板上に構成されたＮウェル拡散領域３０５と
を含む。

第４図は第３図に示す線ＩＶ−ｒＶに沿う断面図である
。図において、Ｐ型の半導体基板９上には、前述のポリ
シリコン層３０１ａ〜３０１ｄ　、Ｐ型拡散領域３０３
ａ〜３０３ｅが形成されるとともに、８１０２で構成さ
れた厚いフィールド絶縁膜６と、第１の層間絶縁膜７と
、薄い酸化膜で構成されたゲート絶縁１１１８とが形成
される。第１の層間絶縁膜８は、ポリシリコン層３０１
８〜３０１ｄとその上の配線層を電気的に絶縁するため
のものである。ゲート絶縁膜８は、ゲートとチャネル領
域を電気的に絶縁するためのものである。

−第５図は第３図に示すａＶ−Ｖに沿う断面図である。

この第５図の断面構造は前述の第４図の断面構造とほぼ
同様であるため、その詳細な説明は省略する。なお、第
５図では、第４図に示すようなＮウェル拡散領域３０５
が設けられていない。

これは、半導体基板９はＰ型でありかつ、第５図がＰＭ
Ｏ８Ｔの断面構造を示しているからである。

第６図はこの実施例で用いるメモリセルのトランジスタ
回路の一例を示１回路図である。図において、このトラ
ンジスタ回路は、ＰＭＯ８Ｔ４０１ｂおよび４０１０と
、ＮＭＯ８Ｔ４０２ａ〜４０２ｄと、データ端子４０６
ａおよび４０６ｂと、メモリセル選択端子４０７とを含
む。ＰＭＯ８Ｔ４０１Ｃおよび４０１ｂ　、ＮＭＯ８Ｔ
４０２ｃお−よび４０２ｂによってＣＭＯＳインバータ
による双安定回路が形成されている。Ｎ　Ｍ　ＯＳ　Ｔ
　４０２ａおよび４０２ｄは、双安定回路のデータが保
持されてる端子（保持端子）とデータ端子４０６ａおよ
び４０６ｂを互いに接続または遮断する通過ゲートスイ
ッチである。すなわち、メ［リレル選択端子４０７の電
位が論理的に高電位（ハイレベル〉の場合、通過ゲート
スイッチ４０２ａｄ３よび４０２ｄはオンし、上述の保
持端子とｆ−夕端子４０６ａおよび４．０６　ｂを接続
する。このときメモリセルは読出しおよび書込みが可能
となる。一方、メモリセル選択端子４０７の電位が論理
的に低電位（ローレベル）の場合、通過ゲートスイッチ
４０２ａおよび４０２ｄはオフ状態となり、保持端子と
データ端子４０６ａおよび４０６ｂとを遮断する。この
とき、メモリセルは記憶したデータを保持する。

第７図は第６図に示すトランジスタ回路を第３図に示す
基本セルの上に実現してできた１ピツ［・メモリセルを
示ず平面図である。図において、基本セルには、第１お
よび第２の配ＩＯＨが臣ねられこれら第１および第２の
配線層によって種々の配線が施される。すなわち、ピッ
［−ライン３０６ａおよび３０６ｂと、２本のアドレス
ライン３０７と、電源ライン３１０と、接地ライン３１
１とが形成される。なお、ビットライン３０６ａＪ５よ
び３０６ｂと、電源ライン３１０と、接地ライン３１１
とは、第１の配線層による配線である。また、アドレス
ライン３０７は第２の配線層ににる配線である。ざらに
、基本セルには、２本の配線３０８と、２本の配線３０
９とが形成される。配線３０８は、第１の配線層による
配線であり、各ＭＯ３’ｌのケート・ソース・ドレイン
を接続する。また、配線３０９は、第１の配線層ににる
配線であり、アドレスライン３０７と所定のＭ　ＯＳ　
ＴとのゲーＩ・を接続づる。各ラインおよび各配線とＭ
ＯＳ１−どの接続は、コンタクトホール１０１を形成す
ることによって行なわれる。このコンタクトボール１０
１は、第１の配線層とその下のＰ型拡散層、Ｎ型拡散層
、またはポリシリコン層とを電気的に接続するために第
１の層間絶縁Ｉ！！８（第４図および第５図参照）にあ
けられた穴である。また、アドレス３０７と配線３０９
との接続は、スルーホール１０２を形成することによっ
て行なわれる。

このスルーホール１０２は、第１の配線層とその上の第
２の配線層とを電気的に接続づるために第２の層間絶縁
ＩＤＩ（第１の配線層と第２の配線層と”を電気的に絶
縁するための絶縁Ｉｌｌ＞にあ番プられた穴である。

第８図は第７図に示す１ピツ１〜メモリセルと周辺回路
とで構成される２ピッｌ−＞＜　４ワードのＲＡＭの構
成を示す回路図である。図において、このＲＡＭは、メ
モリセル選択信号生成回路（アドレスデコーダ）４′１
と、２つのサブメモリブロック４２とで構成される。メ
モリセル選択信号生成回路４１は、２つのインバータ５
０ａおにび５０ｂと、４つのＡＮＤゲート５１ａ−５１
ｄとを含んで構成される。アドレス信号入力端ｊ′／＼
ＯおよびＡ１には、サブメモリブロック４２にお１ノる
所定のワードを選択ターるための２俯アドレス信号が与
えられる。アドレスデコー・夕４１はこの）７ドレス信
号をデコードし、ＡＮＤゲート５１ａ〜５１ｄから所望
のメモリセルに対して選択信号を導出する。

１ビツトメモリセル４０ａ〜４０ｈは、第７図に示した
１ビツトメモリセルである。１ビツトメモリセル４０ａ
と４００．４０ｂと４Ｏｆ　、４０Ｃと４．０ｇ、４０
ｄと４０１１は、それぞれ、１ワードを構成する。これ
ら２ビツト×４ワードのメモリセルば、１ビツト×４ワ
ードのサブン（モリブロックに分割さ１する。すなわち
、２つのサブメモリブロック４２のうち一方のサブメモ
リブロックは１ビツトメモリセル４０ａ〜４０ｄを含み
、他方のサブメモリブロックは］ピッ１−メモリセル４
Ｑｅ〜４０ｈを含む。

ここで、各サブメモリブロック４２は、それぞれが同一
のセル列ブロック３０（第２図参照）上に形成される。

ダなわら、１つのサブメモリブロック４２が複数のセル
列ブロック３０にまたがって形成されることはない。し
たがって、１ピツ１〜メモリセル４０ａ〜４０ｄは同一
のセル列ブロック上に形成され、同機に１ビツトメモリ
セル４０ｅ〜４０ｈも同一のセル列ブロック上に形成さ
れる。そし支、１ビツトメモリしル４０ａ〜４０ｄは、
ビットごとに隣接して配置され、それぞれのメモリセル
を結ぶビットライン３０６ａおよび３０６ｂは、各メモ
リセルの配列方向に沿って配線される。同様に、１ビツ
トメモリセル４０ｅ〜４０１１もヒツトごとに鼠接して
配置され、各メｔすＬ九闇を結ぶヒツトライン３０６ａ
および３０６ｂは、各メモリセルの配列方向に沿って配
線される。好ましくは、ヒツトライン３０６ａおよび３
０６ｂは、第２図に示すセル列ブロック３０上で配＄２
δれる。しかしながら、セル列フ゛ロック３０上におい
てそのような配線スペースがない場合は、配ｌｆＡｍ域
５において配線されてもよい。但し、この燭台もビット
・ライン３０６ａおよび３０６ｂは各１ビツトメモリセ
ルの配列方向と平行に配線される。このような構成にす
ることによって、各サブメモリブロック４２におけるビ
ットライン３０６ａおよび３０６ｂの配線長がほぼ一定
となり、また短くなる。したがって、サブメモリブロッ
ク毎のビットラインの寄生容量が一定かつ小さくなる。

周知のように、メモリ回路では、ビットラインの寄生容
量が大きいとアクセスタイムが長くなる。また、ビット
ラインの寄生容量のばらつきが大きいとアクセスタイム
が変動し、動作が不安定になる。この実施例では、上述
のようにビットラインの寄生容量を小さくかつ一定にで
きるので、アクセスタイムを短くでき性能の安定化を図
ることができる。

各サブメモリブロック４２は、さらに入出力回路および
プルアップ回路を含む。一方のサブメモリブロック４２
の入出力回路はインバータ５００５０ｅおよびＮＭＯ３
Ｔによる通過制御トランジスタスイッヂ４０４ａによっ
て構成される。他方のサブメモリブロック４２の入出力
回路はインバータ５０ｄ、５０ｆおよびＮＭＯ８Ｔによ
る通過制御トランジスタ４０４ｂによって構成される。

また、一方のサブメモリブロック４２のプルアップ回路
は、ＰＭＯ３Ｔ４０３ａおよび４０３ｂによって構成さ
れ、他方のサブメモリブロック４２のプルアップ回路は
ＰＭＯ８Ｔ４０３ｃおよび４０３ｄによって構成される
。

次に、第８図に示す実施例のさらに詳細な構成および動
作について説明する。

各サブメモリブロック４２に設けられたプルアップ回路
には、ビットライン３０６ａおよび３０６ｂが接続され
る。このプルアップ回路は、データの読出時にビットラ
イン３０６ａ、および３０６ｂの寄生容量によってメモ
リセルに誤ったデータが書込まれてしまうのを防止する
ためのものである。また、一方のサブメモリブロック４
２のビットライン３０６ｂは、インバータ５００を介し
てデータ出力端子Ｄｏ　Ｕ　Ｔ　Ｏに接続されるととも
に、通過制御トランジスタスイッチ４０４ａおよびイン
バータ５Ｑｅを介してデータ入力端子Ｄ＋Ｎｏに接続さ
れる。同様に、他方のサブメモリブロック４２のビット
ライン３０６ｂは、インバータ５０ｄを介してデータ出
力端子ＤｏＵＴ１に接続されるとともに、通過制御トラ
ンジスタスイッチ４０４ｂおよびインバータ５０ｆを介
してデータ入力端子ＤＩＮ１に接続される。

また、通過制御トランジスタスイッチ４０４ａおよび４
０４ｂのゲート端子には、それぞれインバータ５０ｏを
介して端子６ｏが接続される。この端子６０には、読出
／書込制御信号が与えられる。

また、１ビツトメモリセル４０ａと４０ｅとはアドレス
ライン３０７で接続され、そのアドレスラインの一端は
ＡＮＤゲート５１ａの出力端に接続される。同様に、１
ビツトメモリセル４０ｂと４Ｏｆ　、４０ｃと４０ｇ、
４０ｄと４０ｈ４．ｔ、それぞれ、アドレスライン３０
７で接続され、それぞれのアドレスラインの一端は、Ａ
ＮＤゲート５１ｂ、５１ｃ、５１ｄの出力端に接続され
る。ここで、アドレス信号入力端子ＡＯおよびＡ１に入
力される２本のアドレス信号の論理値の組合わせに対し
て、ＡＮＤゲート５１ａ〜５１ｄのうち１個のＡＮＤゲ
ートの出力がハイレベルとなるように、アドレスデコー
ダ４１は構成される。したがって、アドレスデコーダ４
１によっていずれか１本のアドレスライン３０７にハイ
レベルの信号が導出され、そのアドレスラインに接続さ
れた１対の１ビツトメモリセルが選択される。すなわち
、アドレスライン３０７がハイレベルになると、第６図
に示す通過ゲートスイッチ４０２ａおよび４０２ｄがオ
ン状態となり、このメモリセルの保持端子はデータ端子
４０６ａおよび４０６ｂを介してビットライン３０６ａ
および３０６ｂに接続される。その他の１ビツトメモリ
セルの通過ゲートスイッチ４０２ａおよび４０２ｄはオ
フ状態となり、これらのメモリセルの双安定回路とビッ
トラインは電気的に分離された状態になっている。この
ようにして、同一のビットラインには選択された１つの
メモリセルの双安定回路のみが接続されるような構造に
なっている。したがって、−選択されたメモリセルのデ
ータは、ビットラインを介してデータ出力端子Ｄｏ　Ｕ
　Ｔ　Ｏ（またはＤＯＵＴＩ）に出力される。このとき
、端子６ｏには、ハイレベルの信号が印加されており、
通過制御トランジスタスイッチ４０４ａおよび４０４ｂ
をオフ状態にすることにより、ビットライン３０６ｂと
インバータ５０ｅおよび５０ｆの出力端子との間を分離
している。データ書込み時には、端子６０にローレベル
の信号を与えることにより、通過制御トランジスタスイ
ッチ４０４ａ６３よび４０４ｂをオン状態にして、デー
タ入力端子Ｄ＋Ｎ０ｔｊよびＤＩＮｌに与えた入力信号
をビットラインに伝達し、さらに選択されている１ビツ
トメモリセルへ書込む構成になっている。以上のような
構成で、任意のメモリセルからのデータの読出および任
意のメモリセルへのデータの書込みが可能になっている
。

なお、上述の実施例では、２ビツト×４ワードのＲＡＭ
について説明したが、メモリの容量は、用意されている
基本セル数内に収まる範囲で任意に選択できる。

また、上述の実施例では、ＣＭＯＳスタティック型ラン
ダムアクセスメモリの場合について説明したが、バイ°
ポーラ型メモリでもよく、またり−ドオンリメモリの場
合でも同様の効果を奏する。

以下に、リードオンリメモリの場合の実施例について説
明する。

第９図はこの発明の他の実施例に用いられるメモリセル
の一例である。ＮＭＯ３Ｔ６０２は記憶装置と選択装置
を兼ねたメモリセルである。このメモリセルにおいては
、ＮＭ０３丁６０２のゲート端子を選択端子６０７に接
続するか接地端子に接続するかにより、論理データのｒ
ＨＪ、ｒＬＪの保持を決定している。

第１０図は第３図に示す基本セル上に第９図で示づメモ
リセルを４ビット分実現した例を示す平面図である。図
において、第３図に示す基本セル上には、第２の配線層
による選択ライン５０７ａ〜５０７ｄと、第１の配線層
によるビットライン５０６と、第１の配線層による接地
ライン５１゛１と、第１の配線層による選択端子とメモ
リセルを結ぶ配線３０９とが形成される。なお、ビット
ライン５０６は、メモリセルの配列方向に沿って配線さ
れる。そして、所定の位置に接続のためのコンタクトホ
ール１０１およびスルーホール１０２が形成されＣ１４
ビットのメモリセルが構成される。

第１１図は第１０図に示すメモリセルと基本セルとスラ
イス部分の一部により構成されたＲＯＭ回路を示す回路
図である。図ににおいて、この実施例では、２つのサブ
メモリブロック４３を含む。

そして各サブメモリブロックには、第１０図に示したよ
うなメモリセル６０ａおよび６０ｂが設けられる。

以上説明したこの発明によれば、以下に説明づるような
特有の効果が奏される。

■　マスクスライス方式のゲートアレイチップ上の任意
の領域にメモリ回路を構成できるようにしたので、従来
のように予めメモリ専用領域を設けてお（必要がなく、
チップの有効利用率を向上させることができる。

■　複数個のビットセルを１ＸＮワードのサブメモリブ
ロックに分割し、各サブメモリブロックをそれぞれ同一
のセル列ブロック上に配置し、各サブメモリブロックに
おけるビットラインをビットセルの配列方向に沿って配
線するようにしたので、各サブメモリブロックごとのビ
ットラインの配線長さを短くかつ一定にできる。したが
って、ビットラインの寄生容量がサブメモリブロックご
とに小さくかつ一定になり、メモリ回路のアクセスタイ
ムを短くでき性能の安定化を図ることができる。

■　上述のように、性能の安定化を図ることができるの
で、たとえばＣＭＯＳインバータによって構成されたメ
モリセルのように、動作は不安定だが７リツプ７０ツブ
などに比べて素子数が少ないものをメモリセルとして用
いることができる。

したがって、素子数の少ないメモリ回路を実現すること
ができる。

【図面の簡単な説明】

第１図は従来のメモリ回路内蔵のゲートアレイＬＳＩチ
ップの構成の一例を示す図である。第２図はこの実施例
が適用されるゲートアレイＬＳＩのマスタチップ構成を
示す図である。第３図は第２図のマスタチップ上に接地
された基本セルの平面図である。第４図は第３図に示す
基本セルを線ＩＶ　−ＩＶで切断した断面図である。第
５図は第３図に示す基本セルを線ｖ−■で切断した断面
図である。第６図はこの実施例で用いるメモリセルの回
路図である。第７図は第３図に示す基本セル上にスライ
ス部分の一部を用いて第６図に示すメモリセル回路を実
現したメモリセルの構成を示す平面図である。第８図は
第７図に示すメモリセルと基本セルとスライス部分の一
部を用いて構成したメモリ装置の一例を示１回路巣であ
る。第９図はこの考案の他の実施例で用いるリードオン
リメモリのメモリセルの回路図である。第１０図は第９
図に示すメモリ回路の４ワ一ド分を第３図に示す基本セ
ル上に実現したものを示すメモリセルの平面図である。 第１１図は第１０図のメモリセルと基本セルとスライス
部分の一部を用いて構成したメモリ装置の回路図である
。 図において、１はゲートアレイＬＳＩチップ、２はメモ
リ専用領域、３は内部ゲート領域、４はバッファ領域、
５は配線領域、６はフィールド絶縁膜、７は第１の層間
絶縁膜、８はゲート絶縁膜、９はＰ型の半導体基板、１
１はゲートアレイチツプ、３０はセル列ブロック、４０
ａ〜４０ｈは１ビツトメモリセル、４１はアドレスデコ
ーダ、４２はサブメモリブロック、５０８〜５０ｇはイ
ンバータ回路、５１８〜５１ｄはＡＮＤゲート、１０１
はコンタクトホール、１０２はスルーホール、３０１ａ
〜３０１ｄはＰＭＯ８Ｔのゲートを構成するポリシリコ
ン層、３０２ａ〜３０２ｄはＮＭＯ８Ｔのゲートを構成
するポリシリコン層、３０３ａ〜３０３ｅはＰＭＯ３Ｔ
のソースドレインを構成するＰ型拡散領域、３０４ａ〜
３０４ｅはＮＭＯ３丁のソースドレインを構成するＮ型
拡散領域、３０５はＮウェル拡散領域、３０６ａおよび
３０６ｂはビットライン、３０７はアドレスライン、３
１０は電源ライン、３１１は接地ライン、５０６はビッ
トライン、５０７Ｇおよび５０７ｄは選択ライン、５１
１は接地ラインを示す。 代　理　人　大　岩　増　雄 第１図 第２１・＼゛１ 第３１′４ ＪＵｌａ　ｊｌＪ？ｔ）　ｊ（ＪＺＣ：ｊ○２ｄ第４　
図 第５１′Ａ 第６「４ 手続補正ｌ）（自発） 昭和　５６−１月　８日 ２　発明の名称 半導体集積回路装置 ：３．補正をする者 事件との関係　特許出願人 住　所　東京都千代田区丸の内二丁目２番３号名　称　
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代　ｊｌｌｌ　人 ｆｉ：　所　東上ｊ〔都千代１１１区丸の内二丁］」２
番３壮５、補正の対象 明細書の発明の詳細な説明の欄９図面の簡単な説明の欄
および図面 （１）　明細書第３頁第９行の「ＳＬ■チップ」をｒＬ
ｓ　Ｉチップ」に訂正する。 （２）　明細書第５頁第１７行、同頁第１８行および第
７頁第１行の「第１図」を「第２図」に訂正する。 （３）　明細書第７頁第２０行および第１０頁第１８行
の１絶縁膜８」を「絶縁膜７」に訂正する。 （４）　明細書第８頁第１０行のｌ”ＰＭＯ３ＴＪを［
Ｎ〜ｌ０８ＴＪに訂正する。 （５）　明細書第３頁第９ 同頁第１２行、第１６頁第１１行、同頁鯖１２行。 同頁第２０行および第１７頁第３行の１アドレス」を「
ワード」に訂正する。 （６）　明細書第１０頁第２０行の「アドレス」を「ワ
ードライン」に訂正する。 （７）　明細書第１６員第７行を下記の文章に訂正する
。 記 ワードライン３０７で接続され、そのワード（８）　明
細書筒゛２２頁第８行の「回路巣」を「回路図」に訂正
する。 （９）　明細書第２３頁第１３行の「アドレス」を「ワ
ード」に訂正する。 （１０）　明細書第２３頁第１５行の［５０７Ｃおよび
５０７ｄＪをｒ５０７ａ　〜５０７ｄ　Ｊに訂正する。 （１１）　図面の第８図を別紙添付の第８図のように訂
正する。 以上

Claims (4)

【特許請求の範囲】
1. （１）　半導体基板上に設けられた複数個のトランジス
   タからなる基本セルを並べてなるセル列ブロックを配線
   領域を間に挾んで複数段並べた構造を有するゲートアレ
   イチップ上に、複数個の前記基本セルを用いて、複数の
   メモリセル、入出力制御回路、および該メモリセルの所
   要個数を選択する選択回路を右するメモリ回路が形成さ
   れ、前記複数のメモリセルは、１ビツト×Ｎワード（Ｎ
   は２以上の整数）のザブメモリブロックに分割されてお
   り、 前記各ザブメモリブロックは、それぞれが同一の前記セ
   ル列ブロック内で構成され、かつその内部のメモリセル
   間でデータの受け渡しを行なうビット・ラインが該メモ
   リセルの配列方向に沿って形成されていることを特徴と
   する半導体集積回路装置。
2. （２）　前記サブメモリブロックは、 Ｎ個のメモリセルと、 入出力回路とを含む、特許請求の範囲第１項記載の半導
   体集積回路装置。
3. （３）　前記ビットラインが、前記セル列ブロックの領
   域内に形成されたことを特徴とする特許請求の範囲第１
   項または第２項記載の半導体集積回路装置。
4. （４）　前記各サブメモリブロック内の配線パターンが
   同一のパターン形状をしていることを特徴とする特許請
   求の範囲第１項ないし第３項のいずれかに記載の半導体
   集積回路装置。