JPH08241957A - 高稠密度フィールド再構成可能アーキテクチャに対する３次元的に集積化されたラッチおよびバルク・パス・トランジスタ - Google Patents
高稠密度フィールド再構成可能アーキテクチャに対する３次元的に集積化されたラッチおよびバルク・パス・トランジスタInfo
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 フィールド再構成可能プログラマブル・ゲー
ト・アレイに用いることができる、高速でかつ稠密度の
高い、３次元的に構成されたラッチおよびパス・トラン
ジスタを提供する。 【解決手段】 ３次元的ラッチおよびバルク・シリコン
・パス・トランジスタが、ポリシリコンまたはＳＯＩの
層を有するバルク・シリコンを用いて得られる。ポリシ
リコンに比べて非常に小さな抵抗率を有するバルク・シ
リコンの中に、パス・トランジスタが製造される。パス
・トランジスタの非常に低い抵抗値の経路により、再構
成動作に対しポリシリコンの中で得ることができるより
も高速の応答時間が可能である。
ト・アレイに用いることができる、高速でかつ稠密度の
高い、３次元的に構成されたラッチおよびパス・トラン
ジスタを提供する。 【解決手段】 ３次元的ラッチおよびバルク・シリコン
・パス・トランジスタが、ポリシリコンまたはＳＯＩの
層を有するバルク・シリコンを用いて得られる。ポリシ
リコンに比べて非常に小さな抵抗率を有するバルク・シ
リコンの中に、パス・トランジスタが製造される。パス
・トランジスタの非常に低い抵抗値の経路により、再構
成動作に対しポリシリコンの中で得ることができるより
も高速の応答時間が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、フィール
ド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およ
びそれと同等の装置と共に有効に用いることができる、
３次元的に構成されたラッチおよびパス・トランジスタ
に関する。さらに詳細にいえば、本発明は、高稠密度フ
ィールド再構成可能プログラマブル・ゲート・アレイ・
アーキテクチャを得るために、３次元的に構成されたラ
ッチおよびパス・トランジスタに関する。
ド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およ
びそれと同等の装置と共に有効に用いることができる、
３次元的に構成されたラッチおよびパス・トランジスタ
に関する。さらに詳細にいえば、本発明は、高稠密度フ
ィールド再構成可能プログラマブル・ゲート・アレイ・
アーキテクチャを得るために、３次元的に構成されたラ
ッチおよびパス・トランジスタに関する。
【０００２】
【発明が解決しようとする課題】先行技術によるフィー
ルド・プログラマブル・ゲート・アレイは、通常、２つ
の形式に分けられる。第１の形式のＦＰＧＡは、パス素
子としてアンチ・ヒューズを用いる。この場合には、通
常は分離されていてそれらの間が開放回路になっている
２本の金属導線が、予め定められたようにプログラムさ
れる時、それらの間の金属導線または相互接続線によ
り、短絡回路が形成される。このような回路は一度だけ
プログラム可能であり、そして最初のプログラミングの
後、再構成することはできない。
ルド・プログラマブル・ゲート・アレイは、通常、２つ
の形式に分けられる。第１の形式のＦＰＧＡは、パス素
子としてアンチ・ヒューズを用いる。この場合には、通
常は分離されていてそれらの間が開放回路になっている
２本の金属導線が、予め定められたようにプログラムさ
れる時、それらの間の金属導線または相互接続線によ
り、短絡回路が形成される。このような回路は一度だけ
プログラム可能であり、そして最初のプログラミングの
後、再構成することはできない。
【０００３】第２の形式のＦＰＧＡは、スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）に基づく素子
とパス・トランジスタとを用いる。このパス・トランジ
スタは、ＳＲＡＭまたはラッチにより制御される。ＳＲ
ＡＭに対するプログラミングが金属導線を相互に短絡回
路化することを命令する時、このパス・トランジスタが
オンになる。この形式のＦＰＧＡは再構成可能である。
それは、ＳＲＡＭを再度プログラミングすることによ
り、金属導線の間の短絡回路を除去し、そして反対の状
態にすることができるからである。このことにより、パ
ス・トランジスタをオフにし、そして金属導線の間に開
放回路を得ることができる。
ランダム・アクセス・メモリ（ＳＲＡＭ）に基づく素子
とパス・トランジスタとを用いる。このパス・トランジ
スタは、ＳＲＡＭまたはラッチにより制御される。ＳＲ
ＡＭに対するプログラミングが金属導線を相互に短絡回
路化することを命令する時、このパス・トランジスタが
オンになる。この形式のＦＰＧＡは再構成可能である。
それは、ＳＲＡＭを再度プログラミングすることによ
り、金属導線の間の短絡回路を除去し、そして反対の状
態にすることができるからである。このことにより、パ
ス・トランジスタをオフにし、そして金属導線の間に開
放回路を得ることができる。
【０００４】前記で説明された第２の形式のＦＰＧＡ
は、設計された機能を適切に得ることができるが、一方
において、ＳＲＡＭとパス装置との両方が常にバルク・
シリコンの中に製造される。したがって、ＦＰＧＡは２
次元的であり、したがって、与えられた領域に対し、ア
レイの中に組み込むことができる素子の稠密度に一定の
制限がある。
は、設計された機能を適切に得ることができるが、一方
において、ＳＲＡＭとパス装置との両方が常にバルク・
シリコンの中に製造される。したがって、ＦＰＧＡは２
次元的であり、したがって、与えられた領域に対し、ア
レイの中に組み込むことができる素子の稠密度に一定の
制限がある。
【０００５】
【課題を解決するための手段】本発明に従い、先行技術
について前記で説明された不適切な点を最小限にするこ
とができ、そして高稠密度フィールド・アーキテクチャ
に対するラッチとパス・トランジスタとを組合わせて得
ることができる。
について前記で説明された不適切な点を最小限にするこ
とができ、そして高稠密度フィールド・アーキテクチャ
に対するラッチとパス・トランジスタとを組合わせて得
ることができる。
【０００６】概略をいえば、ポリシリコンまたは絶縁体
の上のシリコン（ＳＯＩ）の層を有するバルク・シリコ
ンを備えることにより、前記装置を達成することができ
る。金属導線の間に良好な短絡回路の経路を得るため
に、および高速なスイッチング速度を得るために、非常
に小さな抵抗値を有しなければならないパス・トランジ
スタが、ポリシリコンに比べて非常に小さな抵抗率のバ
ルク・シリコンの中に製造される。パス・トランジスタ
だけがこのバルク・シリコンの中に製造されるので、寸
法を大きくしてもなお小さな抵抗値を得ることができ
る。ラッチのみがポリシリコンまたはＳＯＩの層の中に
製造され、そしてパス・トランジスタの上に配置される
から、チップの上で使用される面積領域は、すべての回
路がバルク・シリコンの中に製造される先行技術におい
て要求される面積領域に同じか、またはさらに小さいこ
とができる。ポリシリコンの抵抗率はバルク・シリコン
の抵抗率よりも大きいであろうけれども、ラッチはこの
ような高い抵抗率の条件の下で適切に動作することがで
きる。それは、高速動作が着目している環境の中では重
要でないからである。
の上のシリコン（ＳＯＩ）の層を有するバルク・シリコ
ンを備えることにより、前記装置を達成することができ
る。金属導線の間に良好な短絡回路の経路を得るため
に、および高速なスイッチング速度を得るために、非常
に小さな抵抗値を有しなければならないパス・トランジ
スタが、ポリシリコンに比べて非常に小さな抵抗率のバ
ルク・シリコンの中に製造される。パス・トランジスタ
だけがこのバルク・シリコンの中に製造されるので、寸
法を大きくしてもなお小さな抵抗値を得ることができ
る。ラッチのみがポリシリコンまたはＳＯＩの層の中に
製造され、そしてパス・トランジスタの上に配置される
から、チップの上で使用される面積領域は、すべての回
路がバルク・シリコンの中に製造される先行技術におい
て要求される面積領域に同じか、またはさらに小さいこ
とができる。ポリシリコンの抵抗率はバルク・シリコン
の抵抗率よりも大きいであろうけれども、ラッチはこの
ような高い抵抗率の条件の下で適切に動作することがで
きる。それは、高速動作が着目している環境の中では重
要でないからである。
【０００７】パス・トランジスタによる抵抗値の非常に
小さな経路により、高速の応答時間が可能であり、そし
てラッチを３次元的に集積化することにより空間を節約
することができ、したがって、速度の利点と稠密度の利
点との両方を得ることができる。
小さな経路により、高速の応答時間が可能であり、そし
てラッチを３次元的に集積化することにより空間を節約
することができ、したがって、速度の利点と稠密度の利
点との両方を得ることができる。
【０００８】
【発明の実施の形態】入力端子と、基準端子すなわちア
ース端子とを備えた、標準形ラッチ回路が図に示されて
いる。１対の直列接続された回路が、入力端子とアース
端子との間に並列に接続される。これらの直列接続され
た回路のおのおのは、Ｐチヤンネル・トランジスタ３、
７と、Ｎチヤンネル・トランジスタ５、９とを有する。
これらの直列接続された回路のおのおののトランジスタ
のゲートは相互に接続され、そして他の直列接続された
回路のＰチヤンネル・トランジスタおよびＮチヤンネル
・トランジスタの接続点に接続される。Ｐチヤンネル・
トランジスタ３とＮチヤンネル・トランジスタ５の接続
点は、Ｎチヤンネル・パス・トランジスタ１１のゲート
に接続される。Ｎチヤンネル・パス・トランジスタ１１
は、金属導線１３と金属導線１５との間に接続される。
ース端子とを備えた、標準形ラッチ回路が図に示されて
いる。１対の直列接続された回路が、入力端子とアース
端子との間に並列に接続される。これらの直列接続され
た回路のおのおのは、Ｐチヤンネル・トランジスタ３、
７と、Ｎチヤンネル・トランジスタ５、９とを有する。
これらの直列接続された回路のおのおののトランジスタ
のゲートは相互に接続され、そして他の直列接続された
回路のＰチヤンネル・トランジスタおよびＮチヤンネル
・トランジスタの接続点に接続される。Ｐチヤンネル・
トランジスタ３とＮチヤンネル・トランジスタ５の接続
点は、Ｎチヤンネル・パス・トランジスタ１１のゲート
に接続される。Ｎチヤンネル・パス・トランジスタ１１
は、金属導線１３と金属導線１５との間に接続される。
【０００９】動作の際には、ラッチ１の状態に応じて、
パス・トランジスタ１１はオン状態またはオフ状態にな
るであろう。ラッチ１がパス・トランジスタ１１のゲー
トに高レベル信号を送る時、このトランジスタはオン状
態になり、そして金属導線１３と金属導線１５の間は短
絡回路になる。ラッチ１がパス・トランジスタ１１のゲ
ートに低レベル信号を送る時、このトランジスタはオフ
状態になり、そして金属導線１３と金属導線１５の間は
開放回路になる。このラッチの入力である端子２０に適
切な信号を供給することにより、ラッチ１の状態を変更
することができる。例えば、もし入力端子２０に論理レ
ベル「１」が加えられるならば、ラッチ１の端子２１は
論理レベル「０」にプログラムされ、その結果、パス・
トランジスタ１１はオフ状態に保持される。けれども、
もし入力端子２０に一時的に論理レベル「０」が加えら
れるならば、論理レベル「１」が端子２１にプログラム
され、その結果、パス・トランジスタ１１はオン状態に
なることができるであろう。
パス・トランジスタ１１はオン状態またはオフ状態にな
るであろう。ラッチ１がパス・トランジスタ１１のゲー
トに高レベル信号を送る時、このトランジスタはオン状
態になり、そして金属導線１３と金属導線１５の間は短
絡回路になる。ラッチ１がパス・トランジスタ１１のゲ
ートに低レベル信号を送る時、このトランジスタはオフ
状態になり、そして金属導線１３と金属導線１５の間は
開放回路になる。このラッチの入力である端子２０に適
切な信号を供給することにより、ラッチ１の状態を変更
することができる。例えば、もし入力端子２０に論理レ
ベル「１」が加えられるならば、ラッチ１の端子２１は
論理レベル「０」にプログラムされ、その結果、パス・
トランジスタ１１はオフ状態に保持される。けれども、
もし入力端子２０に一時的に論理レベル「０」が加えら
れるならば、論理レベル「１」が端子２１にプログラム
され、その結果、パス・トランジスタ１１はオン状態に
なることができるであろう。
【００１０】図に示された回路の製造は、バルク・シリ
コンまたは単結晶シリコン１７と、その上にポリシリコ
ンの層またはＳＯＩ１９を備えた、一定の領域をまず用
意することにより開始される。パス・トランジスタ１１
はバルク・シリコン１７の中に製造される。パス・トラ
ンジスタ１１のソース端子およびドレイン端子は、金属
導線１３および金属導線１５に接続される。これらの金
属導線はバルク・シリコン１７の上に配置されることが
でき、および露出して配置されるまたはポリシリコンの
層１９の下に配置されることができ、またはポリシリコ
ンの層１９の上に金属導線１３および金属導線１５を配
置することができる。パス・トランジスタ１１のゲート
はバルク・シリコン１７の表面の上に金属層として配置
することができる、またはポリシリコン・ゲートとバル
ク・シリコンとの間に配置された絶縁体層（図示されて
いない）を備えたポリシリコンの層１９の一部分である
ことができる。ラッチ１はポリシリコンの層１９の中に
製造され、そして、もしトランジスタ１１のゲートが金
属の層であるならば、トランジスタ１１のゲートへの貫
通孔またはメタライゼーションにより、またはもしトラ
ンジスタ１１のゲートがポリシリコン層の一部分である
ならば、そのポリシリコン層の中のゲートへの相互接続
により、トランジスタ１１のゲートへの接続が行われ
る。この好ましい実施例では、パス・トランジスタ１１
は１対の金属導線１３および金属導線１５の間に接続さ
れるとして示されているが、周期的にまたは永久的に、
相互に接続されるおよび接続されない任意の２点に対
し、この接続を行うことができることを理解すべきであ
る。特に、高速でかつ低抵抗値の相互接続が要求される
時、任意の２点に対して接続を行うことができることを
理解すべきである。
コンまたは単結晶シリコン１７と、その上にポリシリコ
ンの層またはＳＯＩ１９を備えた、一定の領域をまず用
意することにより開始される。パス・トランジスタ１１
はバルク・シリコン１７の中に製造される。パス・トラ
ンジスタ１１のソース端子およびドレイン端子は、金属
導線１３および金属導線１５に接続される。これらの金
属導線はバルク・シリコン１７の上に配置されることが
でき、および露出して配置されるまたはポリシリコンの
層１９の下に配置されることができ、またはポリシリコ
ンの層１９の上に金属導線１３および金属導線１５を配
置することができる。パス・トランジスタ１１のゲート
はバルク・シリコン１７の表面の上に金属層として配置
することができる、またはポリシリコン・ゲートとバル
ク・シリコンとの間に配置された絶縁体層（図示されて
いない）を備えたポリシリコンの層１９の一部分である
ことができる。ラッチ１はポリシリコンの層１９の中に
製造され、そして、もしトランジスタ１１のゲートが金
属の層であるならば、トランジスタ１１のゲートへの貫
通孔またはメタライゼーションにより、またはもしトラ
ンジスタ１１のゲートがポリシリコン層の一部分である
ならば、そのポリシリコン層の中のゲートへの相互接続
により、トランジスタ１１のゲートへの接続が行われ
る。この好ましい実施例では、パス・トランジスタ１１
は１対の金属導線１３および金属導線１５の間に接続さ
れるとして示されているが、周期的にまたは永久的に、
相互に接続されるおよび接続されない任意の２点に対
し、この接続を行うことができることを理解すべきであ
る。特に、高速でかつ低抵抗値の相互接続が要求される
時、任意の２点に対して接続を行うことができることを
理解すべきである。
【００１１】３次元的なラッチおよびバルク・シリコン
・パス・トランジスタが得られることが分かるであろ
う。この場合、ラッチおよびパス・トランジスタは稠密
に集積されたアレイとして製造することができる。それ
は、パス・トランジスタはラッチのすぐ下に配置するこ
とができ、したがって、付加されるチップ領域を占有し
ないからである。さらに、パス・トランジスタがバルク
・シリコンの中に製造されるので、パス・トランジスタ
は高品質および低抵抗値のままである。
・パス・トランジスタが得られることが分かるであろ
う。この場合、ラッチおよびパス・トランジスタは稠密
に集積されたアレイとして製造することができる。それ
は、パス・トランジスタはラッチのすぐ下に配置するこ
とができ、したがって、付加されるチップ領域を占有し
ないからである。さらに、パス・トランジスタがバルク
・シリコンの中に製造されるので、パス・トランジスタ
は高品質および低抵抗値のままである。
【００１２】本発明が好ましい特定の実施例について説
明されたが、多くの変更実施例および修正実施例の可能
であることは、当業者には容易に理解されるであろう。
したがって、本発明は、このような変更実施例および修
正実施例をすべて包含するものと理解しなければならな
い。
明されたが、多くの変更実施例および修正実施例の可能
であることは、当業者には容易に理解されるであろう。
したがって、本発明は、このような変更実施例および修
正実施例をすべて包含するものと理解しなければならな
い。
【００１３】以上の説明に関して更に以下の項を開示す
る。 （１）（イ） 単結晶シリコンの領域と、（ロ） 前記
単結晶シリコンの上に配置された多結晶シリコンまたは
絶縁体の上のシリコン（ＳＯＩ）の１つの層と、（ハ）
多結晶シリコンまたはＳＯＩの前記層の１つの中に配
置されたラッチ回路と、（ニ） 単結晶シリコンの前記
領域の中に配置され、かつ前記ラッチの状態に応答して
オンまたはオフにされるパス・トランジスタと、を有す
る、ラッチにより制御されるパス・トランジスタ回路。 （２） 第１項記載の回路において、前記パス・トラン
ジスタが１対の金属導線または導電線路の間に接続され
る、前記回路。 （３） 第１項記載の回路において、前記パス・トラン
ジスタがゲート電極を有し、かつ前記ゲート電極が前記
ラッチの状態に応答する、前記回路。 （４） 第２項記載の回路において、前記パス・トラン
ジスタがゲート電極を有し、かつ前記ゲート電極が前記
ラッチの状態に応答する、前記回路。 （５） 第１項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （６） 第２項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （７） 第３項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （８） 第４項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （９） 第３項記載の回路において、前記ラッチが前記
パス・トランジスタの前記ゲートに接続される、前記回
路。 （１０） 第４項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１１） 第７項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１２） 第８項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１３） 第１項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１４） 第４項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１５） 第８項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１６） 第１２項記載の回路において、前記ラッチ回
路が前記ラッチの状態を変更するための入力を有する、
前記回路。
る。 （１）（イ） 単結晶シリコンの領域と、（ロ） 前記
単結晶シリコンの上に配置された多結晶シリコンまたは
絶縁体の上のシリコン（ＳＯＩ）の１つの層と、（ハ）
多結晶シリコンまたはＳＯＩの前記層の１つの中に配
置されたラッチ回路と、（ニ） 単結晶シリコンの前記
領域の中に配置され、かつ前記ラッチの状態に応答して
オンまたはオフにされるパス・トランジスタと、を有す
る、ラッチにより制御されるパス・トランジスタ回路。 （２） 第１項記載の回路において、前記パス・トラン
ジスタが１対の金属導線または導電線路の間に接続され
る、前記回路。 （３） 第１項記載の回路において、前記パス・トラン
ジスタがゲート電極を有し、かつ前記ゲート電極が前記
ラッチの状態に応答する、前記回路。 （４） 第２項記載の回路において、前記パス・トラン
ジスタがゲート電極を有し、かつ前記ゲート電極が前記
ラッチの状態に応答する、前記回路。 （５） 第１項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （６） 第２項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （７） 第３項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （８） 第４項記載の回路において、前記ラッチ回路が
前記パス・トランジスタのすぐ上に物理的に配置され
る、前記回路。 （９） 第３項記載の回路において、前記ラッチが前記
パス・トランジスタの前記ゲートに接続される、前記回
路。 （１０） 第４項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１１） 第７項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１２） 第８項記載の回路において、前記ラッチが前
記パス・トランジスタの前記ゲートに接続される、前記
回路。 （１３） 第１項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１４） 第４項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１５） 第８項記載の回路において、前記ラッチ回路
が前記ラッチの状態を変更するための入力を有する、前
記回路。 （１６） 第１２項記載の回路において、前記ラッチ回
路が前記ラッチの状態を変更するための入力を有する、
前記回路。
【００１４】（１７） 高稠密度フィールド再構成可能
アーキテクチャに対する３次元的ラッチおよびバルク・
シリコン・パス・トランジスタが、ポリシリコンまたは
絶縁体の上のシリコン（ＳＯＩ）の層と共にバルク・シ
リコンを用いて得られる。金属導線の間に良好な短絡回
路の経路を得るために、および高速スイッチング速度を
得るために、極めて低い抵抗値を有しなければならない
パス・トランジスタが、バルク・シリコンの中に製造さ
れる。バルク・シリコンは、ポリシリコンに比べて、抵
抗率を非常に低く作成することができる。このパス・ト
ランジスタだけがバルク・シリコンの中に配置されるの
で、寸法を大きくすることにより、さらに低い抵抗値を
得ることができる。ラッチだけがポリシリコンまたはＳ
ＯＩの層の中に製造され、そしてパス・トランジスタの
上に配置されるので、使用されるチップ領域の大きさ
が、すべての回路がバルク・シリコンの中に配置される
先行技術において要求されるチップ領域の大きさに等し
いまたはそれ以下であることができる。ポリシリコンの
中での抵抗率はバルク・シリコンの中の抵抗率よりも高
いであろうが、ラッチはこのような高い抵抗率の条件の
下で適切に動作することができる。それは、その高速動
作が着目している環境の中で重要ではないからである。
パス・トランジスタの非常に低い抵抗値の経路により、
再構成動作に対しポリシリコンの中で得ることができる
よりも高速の応答時間が可能である。
アーキテクチャに対する３次元的ラッチおよびバルク・
シリコン・パス・トランジスタが、ポリシリコンまたは
絶縁体の上のシリコン（ＳＯＩ）の層と共にバルク・シ
リコンを用いて得られる。金属導線の間に良好な短絡回
路の経路を得るために、および高速スイッチング速度を
得るために、極めて低い抵抗値を有しなければならない
パス・トランジスタが、バルク・シリコンの中に製造さ
れる。バルク・シリコンは、ポリシリコンに比べて、抵
抗率を非常に低く作成することができる。このパス・ト
ランジスタだけがバルク・シリコンの中に配置されるの
で、寸法を大きくすることにより、さらに低い抵抗値を
得ることができる。ラッチだけがポリシリコンまたはＳ
ＯＩの層の中に製造され、そしてパス・トランジスタの
上に配置されるので、使用されるチップ領域の大きさ
が、すべての回路がバルク・シリコンの中に配置される
先行技術において要求されるチップ領域の大きさに等し
いまたはそれ以下であることができる。ポリシリコンの
中での抵抗率はバルク・シリコンの中の抵抗率よりも高
いであろうが、ラッチはこのような高い抵抗率の条件の
下で適切に動作することができる。それは、その高速動
作が着目している環境の中で重要ではないからである。
パス・トランジスタの非常に低い抵抗値の経路により、
再構成動作に対しポリシリコンの中で得ることができる
よりも高速の応答時間が可能である。
【図１】本発明による高稠密度フィールド再構成可能ア
ーキテクチャに対する３次元的に集積化されたラッチお
よびバルク・シリコン・パス・トランジスタの回路図。
ーキテクチャに対する３次元的に集積化されたラッチお
よびバルク・シリコン・パス・トランジスタの回路図。
１ ラッチ回路 １１ パス・トランジスタ １７ 単結晶シリコン １９ 多結晶シリコンまたはＳＯＩ
Claims (1)
- 【請求項１】（イ） 単結晶シリコンの領域と、（ロ）
前記単結晶シリコンの上に配置された多結晶シリコン
または絶縁体の上のシリコン（ＳＯＩ）の１つの層と、
（ハ） 多結晶シリコンまたはＳＯＩの前記層の１つの
中に配置されたラッチ回路と、（ニ） 単結晶シリコン
の前記領域の中に配置され、かつ前記ラッチの状態に応
答してオンまたはオフにされるパス・トランジスタと、
を有する、ラッチにより制御されるパス・トランジスタ
回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| US375143 | 1995-01-19 | ||
| US08/375,143 US5525814A (en) | 1995-01-19 | 1995-01-19 | Three dimensional integrated latch and bulk pass transistor for high density field reconfigurable architecture |
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| Publication Number | Publication Date |
|---|---|
| JPH08241957A true JPH08241957A (ja) | 1996-09-17 |
| JP3845468B2 JP3845468B2 (ja) | 2006-11-15 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0723296B1 (ja) |
| JP (1) | JP3845468B2 (ja) |
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| US5095347A (en) * | 1990-08-01 | 1992-03-10 | Motorola, Inc. | Plural transistor silicon on insulator structure with shared electrodes |
| US5239510A (en) * | 1991-11-25 | 1993-08-24 | At&T Bell Laboratories | Multiple voltage supplies for field programmable gate arrays and the like |
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-
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-
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