KR100405158B1 - 고밀도필드재구성가능구조의3차원집적형래치및벌크패스트랜지스터 - Google Patents

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Abstract

본 발명은 폴리실리콘층 또는 그 상부에 절연체 상의 실리콘(SOI) 층을 가진 벌크 실리콘을 사용하는 고밀도 필드 재구성 가능 구조의 3차원 래치 및 벌크 실리콘 패스 트랜지스터를 제공한다. 금속 런들간에서의 양호한 단락 회로 경로 및 고속 스위칭을 제공하도록 매우 낮은 저항을 가져야만 하는 패스 트랜지스터는 고유 저항이 폴리실리콘에 비해 훨씬 낮아질 수 있는 벌크 실리콘 내에서 제조되며, 패스 트랜지스터만이 벌크 실리콘 내에 배치되므로, 그 차원이 증가하여 더 낮은 저항을 제공하게 된다. 래치만이 폴리실리콘 및 SOI 층에서 제조되어 패스 트랜지스터 상에 배치되므로, 사용되는 칩 영역의 양은 모든 회로가 벌크 실리콘 내에 있는 종래 기술에서 필요로 하던 양 이하일 수 있다. 폴리실리콘 내의 저항력이 벌크 실리콘에서보다 높아지지만, 고속 동작이 중요하게 문제시되지 않으므로, 래치는 그러한 고 저항 상태에서 적절히 동작할 수 있다. 패스 트랜지스터의 매우 낮은 저항 경로는 재구성 동작 중에 폴리실리콘에서 얻을 수 있는 것보다 빠른 응답 시간을 허용한다.

Description

고밀도 필드 재구성 가능 구조의 3차원 집적형 래치 및 벌크 패스 트랜지스터
본 발명은 예를 들어, 필드 프로그래머블 게이트 어레이(FPGA) 등과 관련하여 유용하며, 특히 고밀도 필드 재구성 가능 프로그래머블 게이트 어레이 구조를제공하는 3차원적으로 구성된 래치 및 패스 트랜지스터에 관한 것이다.
종래 기술 분야의 프로그래머블 게이트 어레이는 일반적으로 2가지 형태가 있다. 제1 형태의 FPGA는 패스 소자로서 안티-퓨즈(anti-fuse)를 사용하며, 개회로를 사이에 두고 분리된 2개의 금속 런(metal run)들은 금속 런 또는 그들간의 상호 접속부에 의해 프로그램된 경우, 서로 단락된다. 이러한 장치들은 1회 프로그램 가능하며 최초 프로그래밍 후에는 재구성될 수 없다.
제2 형태의 FPGA는 정적 랜덤 액세스 메모리(SRAM)계의 소자, 및 금속 런들 사이에 배치되어 SRAM 또는 래치에 의해 제어되는 패스 트랜지스터를 사용한다. 패스 트랜지스터는, SRAM에 적용되는 프로그래밍이 금속 런들이 서로 단락될 것을 요구할 때 턴온된다. 금속 런들간의 단락은, SRAM을 상반된 상태로 재프로그램하여 패스 트랜지스터를 턴오프시키고 금속 런들간에 개회로를 제공함으로써 제거될 수 있으므로, 이러한 형태의 FPGA는 재구성 가능하다.
상술된 바와 같이, 제2 형태의 FPGA는 설계된 기능을 적합하게 제공할 수 있지만, SRAM과 패스 디바이스는 모두 항상 벌크 실리콘 내에서 제조되었다. 따라서, FPGA는 2차원적이기 때문에, 주어진 영역에 대한 어레이에 탑재될 수 있는 소자들의 밀도에 대해 한계를 나타냈다.
본 발명에 따르면, 상술한 것과 같은 종래 기술의 문제점이 최소화되며, 고밀도 필드 구조의 래치 및 패스 트랜지스터 조합이 제공된다.
간단히 설명하면, 이것은 벌크 실리콘의 상부에 폴리실리콘층 또는 절연체상의 실리콘(SOI) 층을 제공함으로써 성취된다. 금속 런들 간에서의 양호한 단락 경로 및 고속 스위칭을 제공하도록 저 저항을 가져야만 하는 패스 트랜지스터는, 고유 저항이 폴리실리콘에 비해 훨씬 낮아질 수 있는 벌크 실리콘 내에서 제조되며, 패스 트랜지스터만이 벌크 실리콘 내에 배치되기 때문에, 그 차원이 증가하여 더 낮은 저항을 제공하게 된다. 래치만이 폴리실리콘 또는 SOI 층에서 제조되어 패스 트랜지스터 상에 배치되므로, 사용된 칩 영역의 양은 모든 회로가 벌크 실리콘 내에 있는 종래 기술에서 필요로 하던 양 이하일 수 있다. 폴리실리콘 내의 고유 저항은 벌크 실리콘에서보다 높지만, 그 고속 동작이 중요하게 문제시되지 않으므로, 래치는 고 저항 상태에서 적합하게 동작할 수 있다.
패스 트랜지스터의 매우 낮은 저항 경로는 보다 빠른 응답 시간을 허용하며, 래치의 3차원 집적도가 공간을 절약하므로, 속도 및 밀도 이점을 얻게 된다.
이제, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도면을 참조하면, 입력 단자 및 기준(접지) 단자를 가진 표준 래치 회로(1)가 도시되어 있다. 한 쌍의 직렬 회로들은 입력 단자와 접지 단자 사이에 병렬로 접속되어 있으며, 직렬 회로들 각각은 n-채널 트랜지스터(5 및 9)와 직렬인 p-채널 트랜지스터(3 및 7)를 포함한다. 각 직렬 회로의 트랜지스터의 게이트는 서로 접속되며, 다른 직렬 회로의 p-채널 트랜지스터와 n-채널 트랜지스터의 접점에 접속된다. p-채널 트랜지스터(3)와 n-채널 트랜지스터(5)의 접점은 금속 런들(13 및 15) 사이에 결합된 n-채널 패스 트랜지스터(11)의 게이트에 접속된다.
동작시, 패스 트랜지스터(11)는 래치(1)의 상태에 따라 온 또는 오프된다. 래치(1)가 패스 트랜지스터(11)의 게이트에 하이 신호를 제공하면, 이 트랜지스터는 온 되어 금속 런들(13 및 15) 사이에 단락을 제공한다. 래치(1)가 패스 트랜지스터(11)의 게이트에 로우 신호를 제공하면, 이 트랜지스터는 오프되어 금속 런들(13 및 15) 사이에 개회로를 제공한다. 단자(20)에서의 래치의 입력에 적합한 신호를 제공함으로써 래치(1)의 상태가 변경될 수 있다. 예를 들어, 논리 "1"이 입력 단자(20)에 인가되면, 래치의 단자(21)는 논리 "0"이 되어 패스 트랜지스터(11)를 오프 상태로 유지하도록 프로그램된다. 그러나, 단자(20)에 일시적으로 논리 "0"이 인가되면, 논리 "1"이 단자(21)에 프로그램되어 패스 트랜지스터(11)가 턴온되도록 한다.
도면의 회로는 먼저 벌크 또는 단결정 실리콘(17)의 영역의 상부에 폴리실리콘 또는 SOI(19) 층을 제공함으로써 제조된다. 패스 트랜지스터(11)는 벌크 실리콘(17) 내에 제조되며, 그 소스/드레인 단자는 금속 런들(13 및 15)에 결합된다. 금속 런들은 벌크 실리콘(17) 상에 배치되어 노출되거나 폴리실리콘(19) 층의 하부에 배치될 수 있으며, 또는 금속 런들(13 및 15)은 폴리실리콘층 상에 배치될 수 있다. 패스 트랜지스터(11)의 게이트는 금속층으로서 벌크 실리콘(17) 표면 상에 있거나, 폴리실리콘 게이트와 벌크 실리콘 사이에 배치된 절연층(도시되지 않음)을 가진 폴리실리콘층(19)의 일부일 수 있다. 래치(1)는, 게이트가 금속층인 경우에는 비아(via) 및 금속화에 의해, 또는 게이트가 폴리실리콘층의 일부분인 경우에는 폴리실리콘층 내에 게이트를 상호 접속시킴으로써 트랜지스터(11)의 게이트에 접속하여 폴리실리콘(19)층 내에서 제조된다. 양호한 실시예에서는, 패스 트랜지스터(11)가 한 쌍의 금속 런들(13 및 15) 사이에 접속되는 것으로 나타났지만, 주기적 또는 영구적으로 서로 접속되고 특히 고속의 저 저항 상호 접속이 요구되는 경우에는 단절되는 임의의 구 지점에 대해 이루어질 수 있음이 이해되어야 한다.
3차원 래치 및 벌크 실리콘 패스 트랜지스터가 제공되었으며, 패스 트랜지스터가 래치 바로 아래에 배치되어 추가 칩 영역을 점유하지 않기 때문에 이들 래치 및 패스 트랜지스터는 조밀하게 압축된 어레이 내에서 제조될 수 있다. 게다가, 패스 트랜지스터는 벌크 실리콘 내에서 제조되기 때문에, 고 품질 및 저 저항을 유지한다.
본 발명은 특정의 양호한 실시예에 관해 기술되었지만, 본 기술 분야의 숙련자는 다양한 변형 및 변경이 가능함을 알 것이다. 그러므로, 첨부된 특허 청구 범위는 그러한 변형 및 변경을 포함하도록 종래 기술을 고려하여 가능한 넓게 해석될 것이다.
도면은 본 발명에 따른 고밀도 필드 재구성 가능 구조의 3차원 집적형 래치 및 벌크 실리콘 패스 트랜지스터의 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 래치
3, 7 : p-채널 트랜지스터
5, 9 : n-채널 트랜지스터
11 : 패스 트랜지스터
13, 15 : 금속 런
17 : 벌크 실리콘
19 : 폴리실리콘

Claims (16)

  1. 래치 제어형 패스 트랜지스터 회로(latch controlled pass transistor circuit)에 있어서,
    (a) 단결정 실리콘 영역;
    (b) 상기 단결정 실리콘 영역 상에 배치된 다결정 실리콘층 또는 절연체 상의 실리콘(SOI) 영역층;
    (c) 상기 다결정 실리콘층 또는 SOI 영역층에 배치된 래치 회로; 및
    (d) 상기 단결정 실리콘 영역 내에 배치되어 상기 래치의 상태에 따라 온 또는 오프되는 패스 트랜지스터
    를 포함하는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  2. 제1항에 있어서, 상기 패스 트랜지스터는 금속 런(metal run) 쌍 또는 도전형 라인 쌍 사이에 결합된 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  3. 제1항에 있어서, 상기 패스 트랜지스터는 게이트 전극을 포함하며, 상기 게이트 전극 상의 전압은 상기 래치의 상태에 따라 정해지는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  4. 제2항에 있어서, 상기 패스 트랜지스터는 게이트 전극을 포함하며, 상기 게이트 전극 상의 전압은 상기 래치의 상태에 따라 정해지는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  5. 제1항에 있어서, 상기 래치 회로는 상기 패스 트랜지스터 바로 위에 배치되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  6. 제2항에 있어서, 상기 래치 회로는 상기 패스 트랜지스터 바로 위에 배치되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  7. 제3항에 있어서, 상기 래치 회로는 상기 패스 트랜지스터 바로 위에 배치되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  8. 제4항에 있어서, 상기 래치 회로는 상기 패스 트랜지스터 바로 위에 배치되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  9. 제3항에 있어서, 상기 래치는 상기 패스 트랜지스터의 상기 게이트에 결합되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  10. 제4항에 있어서, 상기 래치는 상기 패스 트랜지스터의 상기 게이트에 결합되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  11. 제7항에 있어서, 상기 래치는 상기 패스 트랜지스터의 상기 게이트에 결합되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  12. 제8항에 있어서, 상기 래치는 상기 패스 트랜지스터의 상기 게이트에 결합되는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  13. 제1항에 있어서, 상기 래치 회로는 상기 래치의 상태를 변경시키기 위한 입력을 포함하는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  14. 제4항에 있어서, 상기 래치 회로는 상기 래치의 상태를 변경시키기 위한 입력을 포함하는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  15. 제8항에 있어서, 상기 래치 회로는 상기 래치의 상태를 변경시키기 위한 입력을 포함하는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
  16. 제12항에 있어서, 상기 래치 회로는 상기 래치의 상태를 변경시키기 위한 입력을 포함하는 것을 특징으로 하는 래치 제어형 패스 트랜지스터 회로.
KR1019960000999A 1995-01-19 1996-01-18 고밀도필드재구성가능구조의3차원집적형래치및벌크패스트랜지스터 KR100405158B1 (ko)

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