JPH10125878A - ゲートアレイ - Google Patents

Abstract

(57)【要約】 【課題】 ＭＴ−ＣＭＯＳ回路を搭載して、低電圧高速
動作を実現したゲートアレイを提供する。 【解決手段】 横方向に２個設けられた低しきい値ｐチ
ャネルＭＯＳトランジスタＱ１、Ｑ２と横方向に２個設
けられた低しきい値ｎチャネルＭＯＳトランジスタＱ
３、Ｑ４を縦方向に配列し、前記ＭＯＳトランジスタＱ
１、Ｑ２の上隣に高しきい値ｐチャネルＭＯＳトランジ
スタＱ５、Ｑ６を配置し、前記ＭＯＳトランジスタＱ
３、Ｑ４の下隣に高しきい値ｎチャネルＭＯＳトランジ
スタＱ７、Ｑ８を配置した第１の基本セル３１を使用す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基本セルと呼ばれ
る数個〜数十個のトランジスタからなるセルをアレイと
してチップ上に配置し、該基本セル内のトランジスタを
配線で接続することにより所望の論理機能を実現可能と
したゲートアレイに関するものである。

【０００２】

【従来の技術】図３５の（ａ）は従来のゲートアレイの
基本セルの例を示す図、（ｂ）はその回路図である。Ｍ
１、Ｍ２はｐチャネルＭＯＳトランジスタ、Ｍ３、Ｍ４
はｎチャネルＭＯＳトランジスタである。また、１はｐ
型拡散領域、２はｎ型拡散領域、３はゲート等として機
能するポリシリコン、４はｎウエルである。これらトラ
ンジスタＭ１〜Ｍ４を用いて論理ゲートを構成する。図
３６の（ａ）は図３５に示した基本セルを用いて構成し
た２入力ＮＡＮＤを示す図、（ｂ）はその回路図であ
る。配線は１層メタル配線５で行われる。６はコンタク
トホール、ＶＤＤは実電源線、ＧＮＤは実グランド線、
Ａ１、Ａ２は入力ポート、Ｙは出力ポートである。通
常、ｐチャネルＭＯＳトランジスタＭ１、Ｍ２は互いに
同じゲート幅、しきい値であり、同様にｎチャネルＭＯ
ＳトランジスタＭ３、Ｍ４も互いに同じゲート幅、しき
い値である。

【０００３】図３７の（ａ）は別の従来のゲートアレイ
の基本セルの例を示す図、（ｂ）はその回路図であり、
本出願と同一出願人による特願平４−７２８５４号の図
１に示したゲートセルの基本セルである。これは、図３
５に示したゲートセルのｐチャネルＭＯＳトランジスタ
Ｍ１、Ｍ２側に同じｐチャネルのＭＯＳトランジスタＭ
９、Ｍ１０を設け、またｎチャネルＭＯＳトランジスタ
Ｍ３、Ｍ４側に同じｎチャネルのＭＯＳトランジスタＭ
５〜Ｍ８を設けたものである。本基本セルは、論理ゲー
トをトランジスタＭ１〜Ｍ４で構成し、メモリセルをト
ランジスタＭ９、Ｍ１０とＭ３〜Ｍ８から構成する。

【０００４】図３８は図３７の基本セルを用いて構成し
た２入力ＮＡＮＤの例を示すものであるが、トランジス
タＭ５〜Ｍ１０は使用されていない。よって、その回路
図は、前述した図３６の（ｂ）に示すものと同じにな
る。

【０００５】図３９の（ａ）は図３７の基本セルを用い
て構成した２ポートメモリセルを示す図、（ｂ）はその
回路図である。７は２層メタル配線、８はスルホール、
ＢＬ１、ＢＬ２はビット線、ＢＬ１Ｎ、ＢＬ２Ｎはその
ビット線ＢＬ１、ＢＬ２の反転ビット線、ＷＬ１、ＷＬ
２はワード線である。この例では、トランジスタＭ１、
Ｍ２のソース、ドレインは電源に固定されており、回路
を構成させるためには使用されていない。この従来例で
は、基本セル内のトランジスタは、ゲート幅については
回路を最適に構成するために様々な大きさに設定されて
いるが、しきい値はｐチャネル、ｎチャネルのＭＯＳト
ランジスタで各々同一の値に設定されている。

【０００６】このように、ゲートアレイは、基本セルと
呼ばれるセルを用いて論理回路を構成するため、トラン
ジスタを製造する工程まで終了したウエハは、種々のＬ
ＳＩで共通に使用することが可能であり、配線工程を個
々のＬＳＩでカスタマイズすることにより所望の論理の
ＬＳＩを実現可能である。

【０００７】通常のセルベースのＬＳＩでは、論理設計
終了下地および配線プロセスの期間が製造に必要である
が、ゲートアレイでは下地工程はＬＳＩの品種に係わり
なく進めることができる。したがって、論理設計終了ま
でにトランジスタ製造工程を終了しておけば、ＬＳＩの
プロセスに必要な期間は、上地工程のみであり、セルベ
ース等のＬＳＩに比べて開発期間を短縮できるという特
徴をもつ。

【０００８】ところで、近年各種の電子機器の携帯化の
要求に応えるべく、ＬＳＩの低消費電力化が進められて
いるが、その際最も効果の大きいのが、電源電圧を低下
させることである。しかし、従来の電源電圧に適するよ
うなトランジスタを用いたＬＳＩの電源電圧を低下させ
ると、遅延時間が大きく増大したり、プロセスのばらつ
きが大きな影響を与えるという問題がある。

【０００９】電源電圧を低下させながらも、動作速度の
低下を防ぎ、またプロセスばらつきの影響を小さくする
ためには、トランジスタのしきい値電圧を低下させるこ
とも一つの方法である。しかし、一般にトランジスタの
しきい値電圧を低下させると、トランジスタがオフして
いるときのリーク電流が増大し、特に携帯機器等の用途
では電池の寿命を縮めるものとして問題となる。

【００１０】これらの問題を解決する一つの技術とし
て、電子情報通信学会１９９４年全国大会講演論文集第
５分冊５−１９５頁に示されているＭＴ−ＣＭＯＳ（Mu
lti-Threshold CMOS）回路を例として、図４０に示す。
この図４０において、Ｍ１１、Ｍ１２は低しきい値のｐ
チャネルＭＯＳトランジスタ、Ｍ１３、Ｍ１４は低しき
い値のｎチャネルＭＯＳトランジスタ、Ｍ１５は高しき
い値のｐチャネルＭＯＳトランジスタ、Ｍ１６は高しき
い値のｎチャネルＭＯＳトランジスタである。論理回路
９（図の例は２入力ＮＡＮＤ）は低しきい値のトランジ
スタＭ１１〜Ｍ１４により構成されている。

【００１１】この論理回路９の電源は疑似電源線ＶＤＤ
Ｖに接続され、グランドは疑似グランド線ＧＮＤＶに接
続されている。高しきい値のｐチャネルＭＯＳトランジ
スタＭ１５のソース、ドレインに実電源線ＶＤＤ、疑似
電源線ＶＤＤＶがそれぞれ接続され、ゲートにはスリー
プ制御信号ＳＬが接続されている。また、高しきい値の
ｎチャネルＭＯＳトランジスタＭ１６のソース、ドレイ
ンに実グランド線ＧＮＤ、疑似グランド線ＧＮＤＶがそ
れぞれ接続され、ゲートにはスリープ制御信号ＳＬの反
転信号ＳＬＮが接続されいている。

【００１２】動作時は、スリープ制御信号ＳＬをローレ
ベルにする。これにより、高しきい値ＭＯＳトランジス
タＭ１５、Ｍ１６がオンし、疑似電源線ＶＤＤＶ、疑似
グランド線ＧＮＤＶがそれぞれ実電源線ＶＤＤ、実グラ
ンド線ＧＮＤとほぼ同電位となる。このとき、論理回路
９は、低しきい値電圧のトランジスタＭ１１〜Ｍ１４で
構成されているので、低電圧であっても高速に動作する
ことが可能である。

【００１３】また、スリープ時（スタンバイ時）には、
スリープ制御信号をハイレベルにして、高しきい値トラ
ンジスタＭ１５、Ｍ１６をオフにする。これにより、実
電源線ＶＤＤと実グランド線ＧＮＤＶとの間のリークパ
スを、オフ状態の高しきい値トランジスタＭ１５、Ｍ１
６で遮断し、リーク電流を低減させることができる。な
お、図４０の回路は、図４１の（ａ）に示すように、高
しきい値ｎチャネルＭＯＳトランジスタＭ１６を無くし
た構成、あるいは同図の（ｂ）に示すように高しきい値
ｐチャネルＭＯＳトランジスタＭ１５を無くした構成と
することもできる。

【００１４】以上のように、ＭＴ−ＣＭＯＳ回路は、電
源電圧が低い電圧範囲においても、低しきい値ＭＯＳト
ランジスタによる高速な論理動作と、高しきい値トラン
ジスタによるリーク電流の低減の双方を同時に実現可能
な回路構成である。

【００１５】また、実際にスタンダードセルを用いたレ
イアウトの手法として、前記文献に示された方法を図４
２に示す。高しきい値のｐチャネルＭＯＳトランジスタ
Ｍ１５およびｎチャネルＭＯＳトランジスタＭ１６を含
む電源セル１０をセル列の左右両端に配置し、その間に
低しきい値のトランジスタで構成される論理回路セル１
１、１２等を配置し、電源セル１０内で高しきい値ｐＭ
ＯＳトランジスタＭ１５のソース、ドレインにそれぞれ
実電源線ＶＤＤ、疑似電源線ＶＤＤＶを接続し、また、
高しきい値のｎチャネルＭＯＳトランジスタＭ１６のソ
ース、ドレインにそれぞれ実グランド線ＧＮＤ、疑似グ
ランド線ＧＮＤＶを接続している。論理セル１１、１２
内のＭＯＳトランジスタには、疑似電源線ＶＤＤＶ、疑
似グランド線ＧＮＤＶを介して給電される。

【００１６】ところで、ＬＳＩをこのようなＭＴ−ＣＭ
ＯＳ回路により構成した場合、スリープ時にはＦＦ（フ
リップフロップ）に記憶されているデータが破壊されて
しまうという問題が起こる。この問題を解決する一つの
方法が、電子通信情報学会１９９５年エレクトロニクス
ソサエティ大会講演論文集第２分冊２−２２０頁にし示
されている、balloon DFF と呼ばれる回路である。図４
３にこの回路の構成を示す。

【００１７】１３〜１６は低しきい値のトランジスタに
より構成されるインバータで、それらの電源端子やグラ
ンド端子は前記したそれぞれ疑似電源線ＶＤＤＶ、疑似
グランド線ＧＮＤＶに接続されている。１７、１８は高
しきい値のトランジスタで構成されるインバータで、そ
れらの電源端子やグランド端子はそれぞれ実電源線ＶＤ
Ｄ、実グランド線ＧＮＤに接続されているため、スリー
プ時にも、回路動作が可能である。１９〜２４は低しき
い値のトランジスタで構成されるＣＭＯＳトランスファ
ゲート、２５は高しきい値のトランジスタで構成される
ＣＭＯＳトランスファゲートであり、ＣＫはクロック信
号、ＣＫＮはクロック信号ＣＫの反転信号、ＤはＤＦＦ
の入力端子、ＱはＤＦＦの出力端子、ｂ１、ｂ２は制御
信号、ｂ１ｎ、ｂ２ｎは制御信号ｂ１、ｂ２の反転信号
である。信号ｂ１、ｂ２、ｂ１ｎ、ｂ２ｎはスリープ時
もその値を保持している必要がある。

【００１８】通常の動作時は、信号ｂ１、ｂ２を共にロ
ーレベルにすると、トランスファゲート２４、２５が共
にオフし、トランスファゲート２３がオンして、通常の
ＤＦＦ回路として動作する。スリープに入る場合には、
次のような制御を行う。

【００１９】（１）．まず、クロックＣＫをローレベル
に固定する。トランスファゲート１９、２２がオンし、
トランスファゲート２０、２１がオフするため、入力信
号Ｄはトランスファゲート２１で遮断され、それまでラ
ッチされていたデータはインバータ１５、１６、トラン
スファゲート２２、２３からなるラッチ回路でラッチさ
れる。

【００２０】（２）．次に、信号ｂ１をハイレベルにす
る。トランスファゲート２５がオンして上記のラッチさ
れているデータがインバータ１７、１８まで伝搬する。

【００２１】（３）．次に、信号ｂ２をハイレベル、ｂ
１をローレベルにすると、上記のデータがインバータ１
７、１８、トランスファゲート２４からなるラッチ回路
でラッチされる。それと同時に、トランスファゲート２
５がオフして、データの破壊が防止される。

【００２２】（４）．この後、スリープ信号ＳＬをハイ
レベルにすることにより、ＤＦＦ回路全体をスリープ状
態に遷移させる。

【００２３】（５）．このようなスリープ状態から動作
状態に遷移させるためには、スリープ信号ＳＬをローレ
ベルにする。

【００２４】（６）．まず、信号ｂ１、ｂ２を共にハイ
レベルにする。これにより、インバータ１７、１８、ト
ランスファゲート２４でラッチされていた上記データは
インバータ１５、１６を介してトランスファゲート２３
に到達する。

【００２５】（７）．次に、信号ｂ１、ｂ２を共にロー
レベルにすることにより、トランスファゲート２３がオ
ンし、データはインバータ１５、１６、トランスファゲ
ート２２、２３よりなるラッチ回路に保持される。ま
た、トランスファゲート２５はオフする。これにより、
スリープ前に保持されていたデータが出力端子Ｑに到達
し、スリープ前と同一の回路状態が再現される。

【００２６】（８）．最後に、クロックＣＫの入力を再
開させる。以上により、動作を再開する。

【００２７】

【発明が解決しようとする課題】このように、ＭＴ−Ｃ
ＭＯＳ技術は、低電圧高速回路技術として有望である
が、本回路をＬＳＩで実現するためには、同一チップ上
に高しきい値のＭＯＳトランジスタと低しきい値のＭＯ
Ｓトランジスタが搭載されている必要がある。しかし、
従来のＭＴ−ＣＭＯＳ技術は、自由に異なったしきい値
のトランジスタを搭載可能なセルベースあるいはフルカ
スタムのＬＳＩに適用されてきたため、開発期間が長い
という問題があった。

【００２８】一方、従来のゲートアレイでは、これまで
述べてきたように、ｐチャネルＭＯＳトランジスタ、ｎ
チャネルＭＯＳトランジスタともに、それぞれ同一のし
きい値のトランジスタが搭載されているのみであり、Ｍ
Ｔ−ＣＭＯＳ回路は実現されていなかった。すなわち、
ＭＴ−ＣＭＯＳ回路を用いたＬＳＩへのゲートアレイに
よる開発期間の短縮は行われていなかった。

【００２９】本発明は以上のような点に鑑みてなされた
ものであり、その目的とすることろは、ＭＴ−ＣＭＯＳ
回路を搭載して、低電圧高速動作を実現したゲートアレ
イを提供することにある。

【００３０】

【課題を解決するための手段】第１の発明のゲートアレ
イは、横方向に複数設けた低しきい値ｐチャネルＭＯＳ
トランジスタと横方向に複数設けた低しきい値ｎチャネ
ルＭＯＳトランジスタを縦方向に配列して低しきい値ト
ランジスタ群を形成し、横方向に複数設けた高しきい値
ｐチャネルＭＯＳトランジスタを前記低しきい値トラン
ジスタ群の上隣に配置し、横方向に複数設けた高しきい
値ｎチャネルＭＯＳトランジスタを前記低しきい値トラ
ンジスタ群の下隣に配置して第１の基本セルを構成し、
該第１の基本セルを構成要素とした。

【００３１】第２の発明のゲートアレイは、第１の発明
において、前記高しきい値ｎチャネルＭＯＳトランジス
タを削除して構成した。

【００３２】第３の発明のゲートアレイは、第１の発明
において、、前記高しきい値ｐチャネルＭＯＳトランジ
スタを削除して構成した。

【００３３】第４の発明のゲートアレイは、第１乃至第
３の発明において、前記高しきい値ｐチャネルＭＯＳト
ランジスタ、前記高しきい値ｎチャネルＭＯＳトランジ
スタのチャネル幅を、前記低しきい値トランジスタ群の
ＭＯＳトランジスタのそれより小さくした。

【００３４】第５の発明のゲートアレイは、横方向に複
数設けた低しきい値ｐチャネルＭＯＳトランジスタと横
方向に複数設けた低しきい値ｎチャネルＭＯＳトランジ
スタを縦方向に配列して低しきい値トランジスタ群を形
成し、共通の拡散領域に横方向に設けた高しきい値ｐチ
ャネルＭＯＳトランジスタと低しきい値ｐチャネルＭＯ
Ｓトランジスタを前記低しきい値トランジスタ群の上隣
に配置し、共通の拡散領域に横方向に設けた高しきい値
ｎチャネルＭＯＳトランジスタと低しきい値ｎチャネル
ＭＯＳトランジスタを前記低しきい値トランジスタ群の
下隣に配置して第２の基本セルを構成し、該第２の基本
セルを構成要素とした。

【００３５】第６の発明のゲートアレイは、第５の発明
において、前記共通の拡散領域に横方向に設けた高しき
い値ｎチャネルＭＯＳトランジスタと低しきい値ｎチャ
ネルＭＯＳトランジスタを削除して構成した。

【００３６】第７の発明のゲートアレイは、第５の発明
において、前記共通の拡散領域に横方向に設けた高しき
い値ｐチャネルＭＯＳトランジスタと低しきい値ｐチャ
ネルＭＯＳトランジスタを削除して構成した。

【００３７】第８の発明のゲートアレイは、第５乃至７
の発明において、前記共通の拡散領域に横方向に設けた
高しきい値ｎチャネルＭＯＳトランジスタと低しきい値
ｎチャネルＭＯＳトランジスタのチャネル幅、前記共通
の拡散領域に横方向に設けた高しきい値ｐチャネルＭＯ
Ｓトランジスタと低しきい値ｐチャネルＭＯＳトランジ
スタのチャネル幅を、前記低しきい値トランジスタ群の
ＭＯＳトランジスタのそれより小さくして構成した。

【００３８】第９の発明のゲートアレイは、第１乃至４
の発明の第１の基本セルと、第５乃至８の発明の第２の
基本セルとを具備し、前記第２の基本セルが途中に周期
的に配置されるよう、前記第１の基本セルと前記第２の
基本セルをアレイとして配置して構成した。

【００３９】第１０の発明のゲートアレイは、横方向に
複数設けられた低しきい値ｐチャネルＭＯＳトランジス
タと横方向に複数設けられた低しきい値ｎチャネルＭＯ
Ｓトランジスタを縦方向に配列して低しきい値トランジ
スタ群を形成し、横方向に複数設けた低しきい値のｐチ
ャネルＭＯＳトランジスタを前記低しきい値トランジス
タ群の上隣に配置し、横方向に複数設けた低しきい値の
ｎチャネルＭＯＳトランジスタを前記低しきい値トラン
ジスタ群の下隣に配置して第４の基本セルを構成し、該
第４の基本セルと第１乃至４の発明の第１の基本セルと
を具備し、前記第４の基本セルが途中に周期的に配置さ
れるよう、前記第１の基本セルと前記第４の基本セルを
アレイとして配置して構成した。

【００４０】第１１の発明のゲートアレイは、横方向に
複数設けられた高しきい値ｐチャネルＭＯＳトランジス
タと横方向に複数設けられた高しきい値ｎチャネルＭＯ
Ｓトランジスタを縦方向に配列して第３の基本セルを構
成し、第９の発明の第１、第２の基本セルの配列方向の
両端の少なくとも一方、あるいは該配列方向と直交する
方向の両端の少なく一方に前記第３の基本セルを配置
し、又は、第１０の発明の第１、第４の基本セルの配列
方向の両端の少なくとも一方、あるいは該配列方向と直
交する方向の両端の少なく一方に前記第３の基本セルを
配置することより構成した。

【００４１】第１２の発明のゲートアレイは、第１１の
発明において、低しきい値のＭＯＳトランジスタで構成
された低しきい値入出力バッファセルを周辺領域に配置
して構成した。

【００４２】第１３の発明のゲートアレイは、第１１の
発明において、低しきい値のＭＯＳトランジスタで構成
された低しきい値入出力バッファセルと、高しきい値の
ＭＯＳトランジスタで構成された高しきい値入出力バッ
ファセルとを周辺領域に配置して構成した。

【００４３】第１４の発明のゲートアレイは、第１１の
発明において、低しきい値のＭＯＳトランジスタと高し
きい値ＭＯＳトランジスタで構成された高／低しきい値
混在入出力バッファセルを周辺領域に配置して構成し
た。

【００４４】第１５の発明のゲートアレイは、第１、
４、５、８、又は９乃至１４の発明において、高電位側
実電源線、低電位側実電源線、高電位側疑似電源線、お
よび低電位側疑似電源線を設けて、前記高電位側実電源
線と前記高電位側疑似電源線との間に、前記第１又は第
２の基本セルの高しきい値ｐチャネルＭＯＳトランジス
タからなる高電位側電源制御回路を構成し、前記低電位
側実電源線と前記低電位側疑似電源線との間に、前記第
１又は第２の基本セルの高しきい値ｎチャネルＭＯＳト
ランジスタからなる低電位側電源制御回路を構成した。

【００４５】第１６の発明のゲートアレイは、第１５の
発明において、前記高電位側電源制御回路が、前記高し
きい値ｐチャネルＭＯＳトランジスタのソースを前記高
電位側実電源線に接続し、ドレインを前記高電位側疑似
電源線に接続し、ゲートを第１の制御端子に接続して構
成され、前記低電位側電源制御回路が、前記高しきい値
ｎチャネルＭＯＳトランジスタのソースを前記低電位側
実電源線に接続し、ドレインを前記低電位側疑似電源線
に接続し、ゲートを第２の制御端子に接続して構成され
ているようにした。

【００４６】第１７の発明のゲートアレイは、第２、
４、６、８、又は９乃至１４の発明において、高電位側
実電源線、低電位側実電源線、および高電位側疑似電源
線を設けて、前記高電位側実電源線と前記高電位側疑似
電源線との間に、前記第１又は第２の基本セルの高しき
い値ｐチャネルＭＯＳトランジスタからなる高電位側電
源制御回路を構成した。

【００４７】第１８の発明のゲートアレイは、第１７の
発明において、前記高電位側電源制御回路が、前記高し
きい値ｐチャネルＭＯＳトランジスタのソースを前記高
電位側実電源線に接続し、ドレインを前記高電位側疑似
電源線に接続し、ゲートを制御端子に接続して構成され
ているようにした。

【００４８】第１９の発明のゲートアレイは、第３、
４、７、８、又は９乃至１４の発明において、高電位側
実電源線、低電位側実電源線、および低電位側疑似電源
線を設けて、前記低電位側実電源線と前記低電位側疑似
電源線との間に、前記第１又は第２の基本セルの高しき
い値のｎチャネルＭＯＳトランジスタからなる低電位側
電源制御回路を構成した。

【００４９】第２０の発明のゲートアレイは、第１９の
発明において、前記低電位側電源制御回路が、前記高し
きい値ｎチャネルＭＯＳトランジスタのソースを前記低
電位側実電源線に接続しし、ドレインを前記低電位側疑
似電源線に接続し、ゲートを制御端子に接続して構成さ
れているようにした。

【００５０】第２０の発明のゲートアレイは、第１乃至
１４の発明において、高電位側実電源線、低電位側実電
源線を設けると共に、高電位側疑似電源線、および／又
は低電位側疑似電源線を設け、且つ前記低しきい値トラ
ンジスタ群で低しきい値論理ゲートを構成し、該低しき
い値論理ゲートの高電位側電源端子を高電位側疑似電源
線に接続すると共に低電位側電源端子を低電位側疑似電
源線に接続し、又は高電位側電源端子を高電位側実電源
線に接続すると共に低電位側電源端子を低電位側疑似電
源線に接続し、又は高電位側電源端子を高電位側疑似電
源線に接続すると共に低電位電源線を低電位実電源線に
接続して構成した。

【００５１】第２２の発明のゲートアレイは、第１、
４、５、８、又は９乃至１４の発明において、高電位側
実電源線、低電位側実電源線、高電位側疑似電源線、お
よび低電位側疑似電源線を設け、且つ前記第１又は第２
の基本セルの高しきい値ｐチャネルＭＯＳトランジスタ
と高しきい値ｎチャネルＭＯＳトランジスタにより高し
きい値論理ゲートを構成し、該高しきい値論理ゲートの
高電位側電源端子を高電位側疑似電源線に接続し、低電
位側電源端子を低電位側疑似電源線に接続して構成し
た。

【００５２】第２３の発明のゲートアレイは、第１、
４、５、８、又は９乃至１４の発明において、高電位側
実電源線、低電位側実電源線を設け、且つ前記第１又は
第２の基本セルの高しきい値ｐチャネルＭＯＳトランジ
スタと高しきい値ｎチャネルＭＯＳトランジスタにより
高しきい値論理ゲートを構成し、該高しきい値論理ゲー
トの高電位側電源端子を高電位側実電源線に接続し、低
電位側電源端子を低電位側実電源線に接続して構成し
た。

【００５３】第２４の発明のゲートアレイは、第１１乃
至１４の発明において、高電位側実電源線、低電位側実
電源線を設け、且つ前記第３の基本セルの高しきい値ｐ
チャネルＭＯＳトランジスタと高しきい値ｎチャネルＭ
ＯＳトランジスタにより高しきい値論理ゲートを構成
し、該高しきい値論理ゲートの高電位側電源端子を高電
位側実電源線に接続し、低電位側電源端子を低電位側実
電源線に接続して構成した。

【００５４】第２５の発明のゲートアレイは、第２３の
発明の高しきい値論理ゲートの出力端子に、第１５乃至
１８の発明の高電位側電源制御回路を接続し、又は第１
５、１６、１９又は２０の発明の低電位側電源制御回路
を接続して構成した。

【００５５】第２６の発明のゲートアレイは、第２４の
発明の高しきい値論理ゲートの出力端子に、第１５乃至
１８の発明の高電位側電源制御回路を接続し、又は第１
５、１６、１９又は２０の発明の低電位側電源制御回路
を接続して構成した。

【００５６】第２７の発明のゲートアレイは、高電位側
実電源線、低電位側実電源線、高電位側疑似電源線、及
び／又は低電位側疑似電源線を設け、第１２の発明の低
しきい値入出力バッファセルにおける低しきい値のＭＯ
Ｓトランジスタで低しきい値入力バッファ又は出力バッ
ファを構成し、該低しきい値入力バッファ又は出力バッ
ファの高電位側電源端子を高電位側疑似電源線に接続す
ると共に低電位側電源端子を低電位側疑似電源線に接続
し、又は高電位側電源端子を高電位側実電源線に接続す
ると共に低電位側電源端子を低電位側疑似電源線に接続
し、又は高電位側電源端子を高電位側疑似電源線に接続
すると共に低電位側電源端子を低電位実電源線に接続し
て構成した。

【００５７】第２８の発明のゲートアレイは、高電位側
実電源線、低電位側実電源線、高電位側疑似電源線、及
び／又は低電位側疑似電源線を設け、第１３の発明の低
しきい値入出力バッファセルにおける低しきい値のＭＯ
Ｓトランジスタで低しきい値入力バッファ又は出力バッ
ファを構成し、該低しきい値入力バッファ又は出力バッ
ファの高電位側電源端子を高電位側疑似電源線に接続す
ると共に低電位側電源端子を低電位側疑似電源線に接続
し、又は高電位側電源端子を高電位側実電源線に接続す
ると共に低電位側電源端子を低電位側疑似電源線に接続
し、又は高電位側電源端子を高電位側疑似電源線に接続
すると共に低電位側電源端子を低電位実電源線に接続
し、第１３の発明の高しきい値入出力バッファセルにけ
おる高しきい値のＭＯＳトランジスタで高しきい値入力
バッファ又は出力バッファを構成し、該高しきい値入力
バッファ又は出力バッファの高電位側電源端子を高電位
側実電源線に接続すると共に、低電位側電源端子を低電
位側実電源線に接続して構成した。

【００５８】第２９の発明のゲートアレイは、第１４の
発明の高／低しきい値混在入出力バッファセルで低しき
い値入力バッファ又は出力バッファ及び高しきい値入力
バッファ又は出力バッファを構成し、前記低しきい値入
力バッファ又は出力バッファの高電位側電源端子を高電
位側疑似電源線に接続すると共に低電位側電源端子を低
電位側疑似電源線に接続し、又は高電位側電源端子を高
電位側実電源線に接続すると共に低電位側電源端子を低
電位側疑似電源線に接続し、又は高電位側電源端子を高
電位側疑似電源線に接続すると共に低電位側電源端子を
低電位実電源線に接続し、前記高しきい値入力バッファ
又は出力バッファの高電位側電源端子を高電位側実電源
線に接続すると共に、低電位側電源端子を低電位側実電
源線に接続して構成した。

【００５９】第３０の発明のゲートアレイは、第１５、
１６、２５、又は２６の発明において、制御信号ととし
てＬＳＩチップの外部から印加される信号が、第２８又
は第２９の発明の高しきい値入力バッファ又は出力バッ
ファを介して伝達されるようにした。

【００６０】第３１の発明のゲートアレイは、第３０の
発明において、制御信号としてＬＳＩチップの外部から
印加される前記信号が、第１５、１６、２５、又は２６
の発明のゲートアレイにおける、前記高電位側電源制御
回路の制御信号、前記低電位側電源制御回路の制御信号
であるように構成した。

【００６１】

【発明の実施の形態】

［第１の実施の形態］図１は本発明の第１の実施の形態
のゲートアレイを示す図である。なお、前述した図３５
〜図４３におけるものと同一のものには同一の符号を付
してその詳しい説明は省略する。ここでは、チップ３０
上に第１の基本セル３１をアレイ状に配置し、その四辺
に入出力バッファセル３２を配置している。この入出力
バッファセル３２は、基本セルと同様、ＭＯＳトランジ
スタから構成されており、配線により論理ゲートを構成
し、入力バッファ又は出力バッファとして機能する。

【００６２】図２の（ａ）はその基本セル３１の構成を
示す図、（ｂ）はその基本セル３１の回路図である。Ｑ
１、Ｑ２は低しきい値ｐチャネルＭＯＳトランジスタ、
Ｑ３、Ｑ４は低しきい値ｎチャネルＭＯＳトランジス
タ、Ｑ５、Ｑ６は高しきい値ｐチャネルＭＯＳトランジ
スタ、Ｑ７、Ｑ８は高しきい値ｎチャネルＭＯＳトラン
ジスタである。このような基本セル３１をチップ３０上
に敷き詰めることにより、ゲートアレイを構成する。

【００６３】なお、一つの拡散層島のゲートの本数は図
に示した２本でなくて３本以上であってもよい。また、
高しきい値のＭＯＳトランジスタＱ５、Ｑ６やＱ７、Ｑ
８の拡散領域の縦の長さは、低しきい値ＭＯＳトランジ
スタＱ１〜Ｑ４のそれより小さくすることもできる。通
常、高しきい値のＭＯＳトランジスタの必要とされるチ
ャネル幅が小さいからであり、このように拡散領域を小
さくすることで、面積削減を図ることができる。

【００６４】図３の（ａ）は前記した第１の基本セル３
１を用いて構成した２入力ＮＡＮＤセル３３の構成を示
す図であり、（ｂ）はその回路図である。ここでは、低
しきい値のＭＯＳトランジスタＱ１〜Ｑ４を用いてＮＡ
ＮＤゲートを構成し、その電源端子を疑似電源線ＶＤＤ
Ｖに、グランド端子を疑似グランド線ＧＮＤＶに接続し
ている。

【００６５】図４の（ａ）は第１の基本セル３１を用い
て構成した電源セル３４の構成を示す図、（ｂ）はその
回路図である。ここでは、高しきい値ｐチャネルＭＯＳ
トランジスタＱ５、Ｑ６のソース、ドレインをそれぞれ
実電源線ＶＤＤ、疑似電源線ＶＤＤＶに接続し、ゲート
にはスリープ信号ＳＬを接続して、高電位側電源制御回
路３４Ｈを構成している。また、高しきい値ｎチャネル
ＭＯＳトランジスタＱ７、Ｑ８のソース、ドレインをそ
れぞれ実グランド線ＧＮＤ、疑似グランド線ＧＮＤＶに
接続し、ゲートにはスリープ信号ＳＬの反転信号ＳＬＮ
を接続して、低電位側電源制御回路３４Ｌを構成してい
る。

【００６６】図５は第１の基本セル３１を用いて、前述
した図４０で示したレイアウトの内容を実現したもので
ある。ここでは、論理セルとして、前述した２入力ＮＡ
ＮＤセル３３の他に、２入力ＮＯＲセル３５、インバー
タセル３６等を一列に配列している。そして、その左右
両端に前記した電源セル３４を配置することにより、疑
似電源線ＶＤＤＶ、疑似グランド線ＧＮＤＶに給電を行
っている。なお、この電源セル３４は左右端の一方のみ
に配置してもよい。

【００６７】このように本実施の形態のゲートアレイで
は、基本セル３１を低しきい値ｐチャネルＭＯＳトラン
ジスタＱ１、Ｑ２、低しきい値ｎチャネルＭＯＳトラン
ジスタＱ３、Ｑ４、高しきい値ｐチャネルＭＯＳトラン
ジスタＱ５、Ｑ６、高しきい値ｎチャネルＭＯＳトラン
ジスタＱ７、Ｑ８から構成しているので、低しきい値Ｍ
ＯＳトランジスタからなる論理セル３３、３５、３６等
と、高しきい値ＭＯＳトランジスタからなる電源セル３
４を効率良く搭載することができる。

【００６８】図６の（ａ）は、第１の基本セル３１を用
いて電源・論理セル３７を実現した例の構成を示す図、
（ｂ）はその回路図である。ここでは、単一の基本セル
３１内に、低きしい値ＭＯＳトランジスタＱ１〜Ｑ４の
部分で２入力ＮＡＮＤゲート３３Ａを構成し、高しきい
値ＭＯＳトランジスタＱ５〜Ｑ８の部分で電源制御回路
３４Ｈ、３４Ｌを構成したものである。これにより、従
来必要であった電源セルの面積を削減し、図５で示した
レイアウトよりも更に高密度にＭＴ−ＣＭＯＳ回路が搭
載可能となる。

【００６９】なお、これまでの図２、図５、図６に示し
た例において、高しきい値のＭＯＳトランジスタはｐチ
ャネル側、ｎチャネル側の双方で設けたが、いずれか一
方のみとしても良い。この場合、電源制御回路３４Ｈ、
３４Ｌは、それぞれ、電源側、グランド側の一方のみと
なる。ｎチャネルＭＯＳトランジスタＱ７、Ｑ８を削除
した基本セル３１’の例を図７、図８、図９に、ｐチャ
ネルＭＯＳトランジスタＱ５、Ｑ６を削除した基本セル
３１”の例を図１０、図１１、図１２に各々示す。図
７、図１０は図２に対応し、図８、図１１は図５に対応
し、図９、図１２は図６に対応している。

【００７０】図１３の（ａ）は、第１の基本セル３１の
高しきい値ＭＯＳトランジスタを用いて、２入力ＮＡＮ
Ｄセル３８を構成した例を示す図、（ｂ）はその回路図
である。ここでは、高しきい値ｐチャネルＭＯＳトラン
ジスタＱ５、Ｑ６と高しきい値ｎチャネルＭＯＳトラン
ジスタＱ７、Ｑ８により２入力ＮＡＮＤゲートを構成
し、その２入力ＮＡＮＤゲートの電源端子を実電源線Ｖ
ＤＤに、グランド端子を実グランド線ＧＮＤに接続して
いる。

【００７１】このように構成された２入力ＮＡＮＤセル
３８は、動作速度は低しきい値ＭＯＳトランジスタによ
って構成されたものに比べて低速になるものの、リーク
電流が小さいため、動作速度に余裕がある場合に本構成
をとることにより、回路全体のリーク電流を低減する効
果がある。また、スリープ信号ＳＬがハイレベル、その
反転信号ＳＬＮがローレベルとなってスリープ状態にな
った場合でも、実電源線ＶＤＤ、実グランド線ＧＮＤに
は電源が供給されているため、２入力ＮＡＮＤセル３８
は正常に動作する。したがって、スリープ状態において
も論理動作が必要であり、且つスリープ時のリーク電流
の低減が必要な場合に、本構成のように高しきい値ＭＯ
Ｓトランジスタで論理回路を構成することにより、所望
の動作や所望のリーク電流を達成することが可能とな
る。

【００７２】図１４の（ａ）も、第１の基本セル３１の
高しきい値ＭＯＳトランジスタを用いて構成した２入力
ＮＡＮＤセル３８’の例を示す図、（ｂ）はその回路図
である。高しきい値ｐチャネルＭＯＳトランジスタＱ
５、Ｑ６と高しきい値ｎチャネルＭＯＳトランジスタＱ
７、Ｑ８により２入力ＮＡＮＤゲートを構成し、その２
入力ＮＡＮＤゲートの電源端子を疑似電源線ＶＤＤＶ
に、グランド端子を疑似グランド線ＧＮＤＶに接続して
いる。

【００７３】このように構成された２入力ＮＡＮＤセル
３８’は、動作速度は低しきい値のＭＯＳトランジスタ
で構成されたものに比べて低速になるものの、リーク電
流が小さいため、動作速度に余裕がある場合において回
路全体のリーク電流を削減するために有効である。

【００７４】［第２の実施の形態］図１５は第２の実施
の形態のゲートアレイを示す図である。ここでは、チッ
プ３０上に第２の基本セル３９をアレイ状に配置し、そ
の四辺に入出力バッファセル３２を配置している。

【００７５】図１６の（ａ）はその基本セル３９の構造
を示す図、（ｂ）はその基本セル３９の回路図である。
Ｑ１〜Ｑ４、Ｑ６、Ｑ８は図２に示したものと同じであ
る。Ｑ９は低しきい値ｐチャネルＭＯＳトランジスタで
あって、高しきい値ｐチャネルＭＯＳトランジスタＱ６
とソース、ドレインのいずれかの拡散領域を共有してい
る。また、Ｑ１０は低しきい値ｎチャネルＭＯＳトラン
ジスタであって、高しきい値ｎチャネルＭＯＳトランジ
スタＱ８と、ソース、ドレインのいずれかの拡散領域を
共有している。

【００７６】この第２の基本セル３９を用いて２入力Ｎ
ＡＮＤ等の論理回路を実現する場合は、図２で示した第
１の基本セル３１と同様に実現可能である。その場合、
図３の（ａ）に示す内容と同様のレイアウトとする。図
３の（ａ）においては、ＭＯＳトランジスタがＱ１〜Ｑ
４のみ使用されているので、これらのＭＯＳトランジス
タが同一の位置に配置されている第２の基本セル３９に
適用可能となるためである。

【００７７】低しきい値ｐチャネルＭＯＳトランジスタ
Ｑ９と高しきい値ｐチャネルＭＯＳトランジスタＱ６を
含む拡散領域、低しきい値ｎチャネルＭＯＳトランジス
タＱ１０と高しきい値ｎチャネルＭＯＳトランジスタＱ
８を含む拡散領域の縦の長さは、低しきい値ｐチャネル
ＭＯＳトランジスタＱ１、Ｑ２の拡散領域や低しきい値
ｎチャネルＭＯＳトランジスタＱ３、Ｑ４を含む拡散領
域の縦の長さより小さくても良い。高しきい値トランジ
スタの必要とされるチャネル幅が小さいからである。こ
のように拡散領域を小さくすることにより、面積削減を
図ることができる。

【００７８】図１７の（ａ）は前記した第２の基本セル
３９を用いて実現した電源セル４０を示す図、（ｂ）は
その回路図である。ここでは、高しきい値ｐチャネルＭ
ＯＳトランジスタＱ６のソース、ドレインをそれぞれ実
電源線ＶＤＤ、疑似電源線ＶＤＤＶに接続し、ゲートを
スリープ信号ＳＬに接続して、高電位側電源制御回路４
０Ｈを構成している。低しきい値ｐチャネルＭＯＳトラ
ンジスタＱ９は、ソース、ドレイン、ゲートのすべてを
実電源線ＶＤＤに接続することにより、回路動作を行わ
せないようにしている。また、高しきい値ｎチャネルＭ
ＯＳトランジスタＱ８のソース、ドレインをそれぞれ実
グランド線ＧＮＤ、疑似グランド源線ＧＮＤＶに接続
し、ゲートをスリープ信号ＳＬの反転信号ＳＬＮに接続
して、低電位側電源制御回路４０Ｌを構成している。低
しきい値ｎチャネルＭＯＳトランジスタＱ１０は、ソー
ス、ドレイン、ゲートのすべてを実グランド線ＧＮＤに
接続することにより、回路動作を行わせないようにして
いる。

【００７９】このように第２の基本セル３９を用いて
も、電源セル４０として図１７に示すように配線するこ
とにより、前述した図５、図６に示したようなレイアウ
トの展開が可能となる。

【００８０】なお、以上の図１６、図１７に示した回路
において、高しきい値のＭＯＳトランジスタはｐチャネ
ル側、ｎチャネル側の双方に設けられていたが、いずれ
か一方のみに設けるようにすることもできる。この場
合、電源セル４０の電源制御回路は、それぞれ高電位側
電源制御回路４０Ｈ、あるいは低電位側電源制御回路４
０Ｌのみとなる。ｎチャネル側を削除した基本セル３
９’の例を、図１８、図１９に、ｐチャネル側を削除し
た基本セル３９”の例を図２０、図２１に示した。図１
８、図２０は図１６に対応し、図１９、図２１は図１７
に対応している。

【００８１】［第３の実施の形態］図２２は第３の実施
の形態のゲートアレイを示す図である。ここでは、チッ
プ３０上に前記した第１の基本セル３１と第２の基本セ
ル３９をあるセル数を単位に繰返しアレイ状に配置した
ものである。ここでは、第１の基本セル３１が２個繰返
されたら第２の基本セル３９を１個配列するようにした
ものである。なお、第２の基本セル４１の繰返し周期は
３以外であっても良い。

【００８２】図２３は図２０で説明した配置を使用して
構成したballoon DFF を示す図である。これは、図４１
に示したballoon DFF を本発明のゲートアレイを用いて
実現したものである。左から３番目および６番目を第２
の基本セル３９、その他を第１の基本セル３１としてレ
イアウトしたものである。このようにレイアウトするこ
とで、図２２のゲートアレイに搭載可能である。このゲ
ートアレイを使用すると、図４１の高しきい値のＭＯＳ
トランジスタからなるインバータ１８と低しきい値のＭ
ＯＳトランジスタからなるトランスファゲート２４を、
第２の基本セル３９内にレイアウトすることが可能で、
高密度にballoon DFF を実現することが可能である。

【００８３】この第３の実施の形態において、図１６に
示した第２の基本セル３８に代えて、図２４の（ａ）、
（ｂ）に示した第４の基本セル４１を使用しても良い。
この基本セル４１は、図１６の（ａ）に示した第２の基
本セル３９において、高しきい値ｐチャネルＭＯＳトラ
ンジスタＱ６を低しきい値ｐチャネルＭＯＳトランジス
タＱ１１に、高しきい値ｎチャネルＭＯＳトランジスタ
Ｑ８を低しきい値ｎチャネルＭＯＳトランジスタＱ１２
に各々代えたものである。

【００８４】このような基本セル４１を用いてballoon
DFF を構成するには、トランジスタＱ９、Ｑ１１のいず
れかとトランジスタＱ１０、Ｑ１２のいずれかを用いて
トランスファゲートを構成する。

【００８５】［第４の実施の形態］図２５は第４の実施
の形態のゲートアレイを示す図である。ここでは、チッ
プ３０上に、第１の基本セル３１と第２の基本セル３９
をあるセル数を単位に繰り返し配置し、その周辺に、第
３の基本セル４２を配置したものである。

【００８６】図２６の（ａ）はその第３の基本セル４２
を示す図、（ｂ）はその回路図である。この第３の基本
セル４２は、第１、第２の基本セル３１、３９の低しき
い値ｐチャネルＭＯＳトランジスタＱ１、Ｑ２よりしき
い値の絶対値が大きいｐチャネルＭＯＳトランジスタＱ
１３、Ｑ１４、低しきい値ｎチャネルＭＯＳトランジス
タＱ３、Ｑ４よりしきい値の絶対値が大きいｎチャネル
ＭＯＳトランジスタＱ１５、Ｑ１６より構成したもので
ある。

【００８７】図２７の（ａ）はこの第３の基本セル４２
を用いて電源セル４３を構成した図、（ｂ）はその回路
図である。ＭＯＳトランジスタ１３、１４のソースを実
電源線ＶＤＤに接続し、ドレインを疑似電源線ＶＤＤＶ
に接続し、ゲートをスリープ制御信号ＳＬに接続して、
高電位側電源制御回路４３Ｈを構成している。また、Ｍ
ＯＳトランジスタ１５、１６のソースを実グランド線Ｇ
ＮＤに接続し、ドレインを疑似グランド線ＧＮＤＶに接
続し、ゲートをスリープ制御信号ＳＬの反転信号ＳＬＮ
に接続し、低電位側電源制御回路４３Ｌを構成してい
る。

【００８８】図２８はこの第３の基本セル３９を電源セ
ル４３としたレイアウトの実現法を示す図である。実電
源線ＶＤＤ、実グランド線ＧＮＤ、スリープ制御信号Ｓ
Ｌ、その反転信号ＳＬＮを電源セル４３に入力し、この
電源セル４３から疑似電源線ＶＤＤＶ、疑似グランド線
ＧＮＤＶを出力し、２入力ＮＡＮＤセル３３、２入力Ｎ
ＯＲセル３４等の論理セルに給電している。このよう
に、前述した図４０に示した内容と同様なレイアウトが
可能となる。

【００８９】図２９の（ａ）は第３の基本セル４２を用
いて構成した制御用の第１バッファ４４Ａ、第２バッフ
ァ４４Ｂを示す図、（ｂ）はその回路図である。まず、
第１バッファ４４Ａは、基本セル４２のＭＯＳトランジ
スタＱ１３、Ｑ１４のソースを実電源線ＶＤＤに接続
し、ＭＯＳトランジスタＱ１５、Ｑ１６のソースを実グ
ランド線ＧＮＤに接続し、ＭＯＳトランジスタＱ１３〜
Ｑ１６のゲートをスリープ制御信号ＳＬの反転信号ＳＬ
Ｎに接続すると共に、ドレインを共通接続してスリープ
制御信号ＳＬ１の出力部とするよう構成されている。

【００９０】また、第２バッファ４４Ｂは、基本セル４
２のＭＯＳトランジスタＱ１３、Ｑ１４のソースを実電
源線ＶＤＤに接続し、ＭＯＳトランジスタＱ１５、Ｑ１
６のソースを実グランド線ＧＮＤに接続し、ＭＯＳトラ
ンジスタＱ１３〜Ｑ１６のゲートをスリープ制御信号Ｓ
Ｌに接続すると共に、ＭＯＳトランジスタＱ１３〜Ｑ１
６のドレインを共通接続してスリープ制御信号ＳＬ１の
反転信号ＳＬ１Ｎの出力部とするよう構成されている。

【００９１】ここでは、図３０に示すように、高しきい
値のＭＯＳトランジスタにより構成された第１、第２バ
ッファ４４Ａ、４４Ｂにスリープ制御信号ＳＬ、ＳＬＮ
を入力して、制御信号ＳＬ１、ＳＬ１Ｎを内部の電源セ
ル３４に供給する。

【００９２】通常、第１、第２バッファ４４Ａ、４４Ｂ
に入力する制御信号ＳＬ、ＳＬＮは、スリープ時、通常
動作時を通して１又は０の状態を保持している必要があ
る。しかし、これらの制御信号を疑似電源線ＶＤＤＶや
疑似グランド線ＧＮＤＶのいずれかに接続された論理回
路の出力から供給すると、スリープ時に値が不定となる
場合があり、このとき正常な動作ができない。一方、こ
れらの論理回路を低しきい値のＭＯＳトランジスタで構
成し、スリープ時にも給電される実電源線ＶＤＤ、実グ
ランド線ＧＮＤに接続すると、リーク電流が流れる点が
問題となる。

【００９３】したがって、これらの論理回路は、高しき
い値のＭＯＳトランジスタで構成し、電源端子やグラン
ド端子を実電源線、実グランド線に接続する必要があ
る。これらの条件を満足するには、図１３、図２９に示
したように、高しきい値のＭＯＳトランジスタを用いて
論理ゲートを構成し、電源端子、グランド端子を実電源
線、実グランド線に接続する必要がある。

【００９４】しかし、図３０に示すように構成すると、
スリープ時であっても電源セル３４の制御信号を得るこ
とができ、上記条件を満足し、スリープ動作を正常に行
うことができる。

【００９５】［第５の実施の形態］図３１〜図３３は第
５の実施の形態のゲートアレイを示す図である。これ
は、図２５に示した第４の実施の形態のゲートアレイと
類似しているが、周辺に配置された入出力バッファセル
に特徴を有する。

【００９６】図３１では、周辺に配置されている入出力
バッファセルは低しきい値のＭＯＳトランジスタで構成
した低しきい値入出力バッファセル４５である。また、
図３２では、入出力バッファセルは、低しきい値のＭＯ
Ｓトランジスタ構成した低しきい値の入出力バッファセ
ル４５と、高しきい値のＭＯＳトランジスタで構成した
高しきい値入出力バッファセル４６の２種類である。さ
らに、図３３では、入出力バッファセルは、高低２種類
のしきい値のＭＯＳトランジスタを配置した高／低しき
い値混在入出力バッファセル５０である。この図３３の
場合は、配線により、使用するＭＯＳトランジスタを選
択し、高しきい値又は低しきい値の入力バッファ又は出
力バッファにすることが可能である。

【００９７】図３４はこの実施の形態を適用して構成し
たＬＳＩの回路ブロックを示す図である。スリープ制御
信号ＳＬとその反転信号ＳＬＮ、balloon DFF の制御信
号ｂ１、ｂ１ｎ、ｂ２、ｂ２ｎはスリープ時においても
１又は０の値を保持しておく必要があるため、これらの
信号の伝搬する入力バッファや出力バッファ及び論理ゲ
ートの電源端子、グランド端子は実電源線ＶＤＤ、実グ
ランド線ＧＮＤに接続しておく必要がある。しかも、こ
れらのバッファやゲートを低しきい値のＭＯＳトランジ
スタで構成した場合は電源とグランドの間にリーク電流
が流れるため、高しきい値のＭＯＳトランジスタで構成
する必要がある。一方、通常のＬＳＩの入出力信号は、
スリープ時にその値を保持する必要はない。

【００９８】そこで、スリープ制御信号ＳＬとその反転
信号ＳＬＮ、balloon DFF の制御信号ｂ１、ｂ１ｎ、ｂ
２、ｂ２ｎは、ボンデンィグパッド４７から高しきい値
ＭＯＳトランジスタで構成された高しきい値入力バッフ
ァ４６Ａを介して、電源セル３４、４３やballoon DFF
の制御信号入力端子に接続する。一方、通常の入力信号
は、スリープ時においても、論理信号を保持しておく必
要がないので、ボンディングパッド４７から高速性能に
優れた低しきい値のＭＯＳトランジスタで構成された低
しきい値入力バッファ４５Ａを介して論理回路４９に入
力させる。出力信号についても、通常は論理信号を保持
しておく必要がないので、高速性能に優れた低しきい値
ＭＯＳトランジスタで構成された低しきい値出力バッフ
ァ４５Ｂを介してボンディングパッド４７へ接続する。
ただし、特に高速性能が必要ない場合には、低しきい値
入力バッファ４５Ａ、出力バッファ４５Ｂに代えて、高
しきい値のＭＯＳトランジスタで構成された入力バッフ
ァセル４６Ａ、出力バッファ４６Ｂ（この４６Ｂは図３
４では表示しない。）を用いても差し支えない。

【００９９】なお、高しきい値入力バッファおよび出力
バッファについては、電源端子およびグランド端子は、
それぞれ実電源線、実グランド線に接続する。これは、
前述したように、スリープ時に論理信号を保持するため
である。一方、低しきい値入力バッファおよび出力バッ
ファは、電源端子およびグランド端子につき、少なくと
もどちらか一方は、それぞれ疑似電源端子又は疑似グラ
ンド端子に接続する。こうすると、疑似電源端子と実電
源端子の間又は疑似グランド端子と実グランド端子の間
に接続される電源制御回路により、スリープ時にリーク
パスをカットすることができる。

【０１００】低しきい値入力バッファ４５Ａ、出力バッ
ファ４５Ｂ、並びに高しきい値入力バッファ４６Ａ、出
力バッファ４６Ｂとして、図３２に示したような低しき
い値入出力バッファセル４５、高しきい値入出力バッフ
ァセル４６を用いても、あるいは図３３に示したよう
な、高／低しきい値混在入出力バッファセル５０を用
い、配線により使用するＭＯＳトランジスタを選択し
て、低しきい値または高しきい値入力バッファあるいは
出力バッファとしてもよい。この図３３に示したものを
用いた場合には、任意の入出力バッファセルを、高しき
い値又は低しきい値の入力バッファまたは出力バッファ
にできるという利点がある。

【０１０１】

【発明の効果】以上から本発明によれば、予めチップ上
に搭載された高しきい値のＭＯＳトランジスタと低しき
い値のＭＯＳトランジスタを使用することにより、ＭＴ
−ＣＭＯＳ回路を効率的にゲートアイレに実現すること
ができ、開発期間の短いゲートアレイの特徴を生かし、
低電力高速度のＬＳＩを実現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のゲートアレイの
説明図である。

【図２】 第１の実施の形態のゲートアレイの要素とし
ての第１の基本セルの説明図である。

【図３】 第１の基本セルで構成した２入力ＮＡＮＤセ
ルの説明図である。

【図４】 第１の基本セルで構成した電源セルの説明図
である。

【図５】 第１の基本セルからなる論理セルと電源セル
を配列した説明図である。

【図６】 第１の基本セルで構成した電源・論理セルで
ある。

【図７】 図２の基本セルの変形例を示す説明図であ
る。

【図８】 図５の配列の変形例を示す説明図である。

【図９】 図６の電源・論理セルの変形例を示す説明図
である。

【図１０】 図２の基本セルの別の変形例を示す説明図
である。

【図１１】 図５の配列の別の変形例を示す説明図であ
る。

【図１２】 図６の電源・論理セルの別の変形例を示す
説明図である。

【図１３】 第１の基本セルで構成した別の２入力ＮＡ
ＮＤセルの説明図である。

【図１４】 図１３の２入力ＮＡＮＤセルの変形例を示
す説明図である。

【図１５】 本発明の第２の実施の形態のゲートアレイ
の説明図である。

【図１６】 第２の実施の形態のゲートアレイの要素と
しての第２の基本セルの説明図である。

【図１７】 第２の基本セルで構成した電源セルの説明
図である。

【図１８】 第２の基本セルの変形例を示す説明図であ
る。

【図１９】 図１６の電源セルの変形例を示す説明図で
ある。

【図２０】 第２の基本セルの別の変形例を示す説明図
である。

【図２１】 図１６の電源セルの別の変形例を示す説明
図である。

【図２２】 本発明の第３の実施の形態のゲートアレイ
の説明図である。

【図２３】 第３の実施の形態のゲートアレイの要素と
しての第１、第２の基本セルを使用してballoon DFF を
構成した説明図である。

【図２４】 第２の基本セルを改変した第４の基本セル
の説明図である。

【図２５】 本発明の第４の実施の形態のゲートアレイ
の説明図である。

【図２６】 第４の実施の形態のゲートアレイの要素と
しての第３の基本セルの説明図である。

【図２７】 第３の基本セルで構成した電源セルの説明
図である。

【図２８】 図２７の電源セルと論理セルを組み合せた
説明図である。

【図２９】 第３の基本セルで構成した第１、第２バッ
ファの説明図である。

【図３０】 図２９の第１、第２のバッファによりスリ
ープ制御信号を制御して内部に伝達するようにした回路
の説明図である。

【図３１】 第５の実施の形態のゲートアレイの説明図
である。

【図３２】 第５の実施の形態のゲートアレイの変形例
の説明図ある。

【図３３】 第５の実施の形態のゲートアレイの別の変
形例の説明図ある。

【図３４】 第５の実施の形態のゲートアレイの構成要
素としての第１、第２、第３の基本セルと、低しきい値
の入力バッファおよび出力バッファ並びに高しきい値の
入力バッファを使用した回路の説明図である。

【図３５】 従来のゲートアレイの要素としての基本セ
ルの説明図である。

【図３６】 図３５の基本セルにより構成した２入力Ｎ
ＡＮＤセルの説明図である。

【図３７】 従来の別の基本セルの説明図である。

【図３８】 図３７の基本セルにより構成した２入力Ｎ
ＡＮＤセルの説明図である。

【図３９】 図３７の基本セルにより構成した２ポート
メモリセルの説明図である。

【図４０】 従来のＭＴ−ＣＭＯＳ技術で構成した論理
回路（２入力ＮＡＮＤ回路）の回路図である。

【図４１】 図４０の回路の変形例を示す回路図であ
る。

【図４２】 従来のスタンダードセルを用いたレイアウ
トの説明図である。

【図４３】 従来のＭＴ−ＣＭＯＳ技術で構成したball
oon DFF の回路図である。

【符号の説明】

１：ｐ型拡散領域、２：ｎ型拡散領域、３：ポリシリコ
ン、４：ｎウエル、５：１層メタル配線、６：コンタク
トホール、７：２層メタル配線、８：スルホール、９：
論理回路（２入力ＮＡＮＤ回路）、１０：電源セル、１
１、１２：論理回路セル、１３〜１６：低しきい値ＭＯ
Ｓトランジスタで構成されたインバータ、１７、１８：
高しきい値ＭＯＳトランジスタで構成されたインバー
タ、１９〜２４：低しきい値ＭＯＳトランジスタで構成
されたトランスファゲート、２５：高しきい値ＭＯＳト
ランジスタで構成されたトランスファゲート、３０：チ
ップ、３１、３１’、３１”：第１の基本セル、３２：
入出力バッファセル、３３：２入力ＮＡＮＤセル、３
４：電源セル、３４Ｈ：高電位側電源制御回路、３４
Ｌ：低電位側電源制御回路、３５：２入力ＮＯＲセル、
３６：インバータセル、３７：電源・論理セル、３８、
３８’：２入力ＮＡＮＤセル、３９、３９’、３０”：
第２の基本セル、４０：電源セル、４０Ｈ：高電位側電
源制御回路、４０Ｌ：低電位側電源制御回路、４１：第
４の基本セル（低しきい値）、４２：第３の基本セル
（高しきい値）、４３：電源セル、４４Ａ、４４Ｂ：高
しきい値バッファ（インバータ）、４５：低しきい値入
出力バッファセル、、４５Ａ：低しきい値入力バッフ
ァ、４５Ｂ：低しきい値出力バッファ、４６：高しきい
値入出力バッファセル、４６Ａ：高しきい値入力バッフ
ァ、４６Ｂ：高しきい値出力バッファ（図示せず）、４
７：ボンディングパッド、４９：論理回路、５０：高／
低しきい値混在入出力バッファセル。

Claims (31)

【特許請求の範囲】
1. 【請求項１】横方向に複数設けた低しきい値ｐチャネル
   ＭＯＳトランジスタと横方向に複数設けた低しきい値ｎ
   チャネルＭＯＳトランジスタを縦方向に配列して低しき
   い値トランジスタ群を形成し、横方向に複数設けた高し
   きい値ｐチャネルＭＯＳトランジスタを前記低しきい値
   トランジスタ群の上隣に配置し、横方向に複数設けた高
   しきい値ｎチャネルＭＯＳトランジスタを前記低しきい
   値トランジスタ群の下隣に配置して第１の基本セルを構
   成し、該第１の基本セルを構成要素としたことを特徴と
   するゲートアレイ。
2. 【請求項２】請求項１に記載のゲートアレイにおいて、
   前記高しきい値ｎチャネルＭＯＳトランジスタを削除し
   たことを特徴とするゲートアレイ。
3. 【請求項３】請求項１に記載のゲートアレイにおいて、
   前記高しきい値ｐチャネルＭＯＳトランジスタを削除し
   たことを特徴とするゲートアレイ。
4. 【請求項４】前記請求項１乃至３に記載のゲートアレイ
   において、前記高しきい値ｐチャネルＭＯＳトランジス
   タ、前記高しきい値ｎチャネルＭＯＳトランジスタのチ
   ャネル幅を、前記低しきい値トランジスタ群のＭＯＳト
   ランジスタのそれより小さくしたことを特徴とするゲー
   トアレイ。
5. 【請求項５】横方向に複数設けた低しきい値ｐチャネル
   ＭＯＳトランジスタと横方向に複数設けた低しきい値ｎ
   チャネルＭＯＳトランジスタを縦方向に配列して低しき
   い値トランジスタ群を形成し、共通の拡散領域に横方向
   に設けた高しきい値ｐチャネルＭＯＳトランジスタと低
   しきい値ｐチャネルＭＯＳトランジスタを前記低しきい
   値トランジスタ群の上隣に配置し、共通の拡散領域に横
   方向に設けた高しきい値ｎチャネルＭＯＳトランジスタ
   と低しきい値ｎチャネルＭＯＳトランジスタを前記低し
   きい値トランジスタ群の下隣に配置して第２の基本セル
   を構成し、該第２の基本セルを構成要素としたことを特
   徴とするゲートアレイ。
6. 【請求項６】請求項５に記載のゲートアレイにおいて、
   前記共通の拡散領域に横方向に設けた高しきい値ｎチャ
   ネルＭＯＳトランジスタと低しきい値ｎチャネルＭＯＳ
   トランジスタを削除したことを特徴とするゲートアレ
   イ。
7. 【請求項７】請求項５に記載のゲートアレイにおいて、
   前記共通の拡散領域に横方向に設けた高しきい値ｐチャ
   ネルＭＯＳトランジスタと低しきい値ｐチャネルＭＯＳ
   トランジスタを削除したことを特徴とするゲートアレ
   イ。
8. 【請求項８】請求項５乃至７に記載のゲートアレイにお
   いて、前記共通の拡散領域に横方向に設けた高しきい値
   ｎチャネルＭＯＳトランジスタと低しきい値ｎチャネル
   ＭＯＳトランジスタのチャネル幅、前記共通の拡散領域
   に横方向に設けた高しきい値ｐチャネルＭＯＳトランジ
   スタと低しきい値ｐチャネルＭＯＳトランジスタのチャ
   ネル幅を、前記低しきい値トランジスタ群のＭＯＳトラ
   ンジスタのそれより小さくしたことを特徴とするゲート
   アレイ。
9. 【請求項９】請求項１乃至４に記載の第１の基本セル
   と、請求項５乃至８に記載の第２の基本セルとを具備
   し、前記第２の基本セルが途中に周期的に配置されるよ
   う、前記第１の基本セルと前記第２の基本セルをアレイ
   として配置したことを特徴とするゲートアレイ。
10. 【請求項１０】横方向に複数設けられた低しきい値ｐチ
    ャネルＭＯＳトランジスタと横方向に複数設けられた低
    しきい値ｎチャネルＭＯＳトランジスタを縦方向に配列
    して低しきい値トランジスタ群を形成し、横方向に複数
    設けた低しきい値のｐチャネルＭＯＳトランジスタを前
    記低しきい値トランジスタ群の上隣に配置し、横方向に
    複数設けた低しきい値のｎチャネルＭＯＳトランジスタ
    を前記低しきい値トランジスタ群の下隣に配置して第４
    の基本セルを構成し、 該第４の基本セルと前記請求項１乃至４記載の第１の基
    本セルとを具備し、前記第４の基本セルが途中に周期的
    に配置されるよう、前記第１の基本セルと前記第４の基
    本セルをアレイとして配置したことを特徴とするゲート
    アレイ。
11. 【請求項１１】横方向に複数設けられた高しきい値ｐチ
    ャネルＭＯＳトランジスタと横方向に複数設けられた高
    しきい値ｎチャネルＭＯＳトランジスタを縦方向に配列
    して第３の基本セルを構成し、 請求項９に記載の第１、第２の基本セルの配列方向の両
    端の少なくとも一方、あるいは該配列方向と直交する方
    向の両端の少なくとも一方に前記第３の基本セルを配置
    し、 又は、請求項１０に記載の第１、第４の基本セルの配列
    方向の両端の少なくとも一方、あるいは該配列方向と直
    交する方向の両端の少なくとも一方に前記第３の基本セ
    ルを配置したことを特徴とするゲートアレイ。
12. 【請求項１２】請求項１１に記載のゲートアレイにおい
    て、低しきい値のＭＯＳトランジスタで構成された低し
    きい値入出力バッファセルを周辺領域に配置したことを
    特徴とするゲートアレイ。
13. 【請求項１３】請求項１１に記載のゲートアレイにおい
    て、低しきい値のＭＯＳトランジスタで構成された低し
    きい値入出力バッファセルと、高しきい値のＭＯＳトラ
    ンジスタで構成された高しきい値入出力バッファセルと
    を周辺領域に配置したことを特徴とするゲートアレイ。
14. 【請求項１４】請求項１１に記載のゲートアレイにおい
    て、低しきい値のＭＯＳトランジスタと高しきい値ＭＯ
    Ｓトランジスタで構成された高／低しきい値混在入出力
    バッファセルを周辺領域に配置したことを特徴とするゲ
    ートアレイ。
15. 【請求項１５】請求項１、４、５、８、又は９乃至１４
    に記載のゲートアレイにおいて、高電位側実電源線、低
    電位側実電源線、高電位側疑似電源線、および低電位側
    疑似電源線を設けて、 前記高電位側実電源線と前記高電位側疑似電源線との間
    に、前記第１又は第２の基本セルの高しきい値ｐチャネ
    ルＭＯＳトランジスタからなる高電位側電源制御回路を
    構成し、 前記低電位側実電源線と前記低電位側疑似電源線との間
    に、前記第１又は第２の基本セルの高しきい値ｎチャネ
    ルＭＯＳトランジスタからなる低電位側電源制御回路を
    構成したことを構成したことを特徴とするゲートレイ。
16. 【請求項１６】請求項１５のゲートアレイにおいて、 前記高電位側電源制御回路が、前記高しきい値ｐチャネ
    ルＭＯＳトランジスタのソースを前記高電位側実電源線
    に接続し、ドレインを前記高電位側疑似電源線に接続
    し、ゲートを第１の制御端子に接続して構成され、 前記低電位側電源制御回路が、前記高しきい値ｎチャネ
    ルＭＯＳトランジスタのソースを前記低電位側実電源線
    に接続し、ドレインを前記低電位側疑似電源線に接続
    し、ゲートを第２の制御端子に接続して構成されている
    ことを特徴とするゲートアレイ。
17. 【請求項１７】請求項２、４、６、８、又は９乃至１４
    に記載のゲートアレイにおいて、高電位側実電源線、低
    電位側実電源線、および高電位側疑似電源線を設けて、 前記高電位側実電源線と前記高電位側疑似電源線との間
    に、前記第１又は第２の基本セルの高しきい値ｐチャネ
    ルＭＯＳトランジスタからなる高電位側電源制御回路を
    構成したことを特徴とするゲートレイ。
18. 【請求項１８】請求項１７のゲートアレイにおいて、前
    記高電位側電源制御回路が、前記高しきい値ｐチャネル
    ＭＯＳトランジスタのソースを前記高電位側実電源線に
    接続し、ドレインを前記高電位側疑似電源線に接続し、
    ゲートを制御端子に接続して構成されていることを特徴
    とするゲートアレイ。
19. 【請求項１９】請求項３、４、７、８、又は９乃至１４
    に記載のゲートアレイにおいて、高電位側実電源線、低
    電位側実電源線、および低電位側疑似電源線を設けて、 前記低電位側実電源線と前記低電位側疑似電源線との間
    に、前記第１又は第２の基本セルの高しきい値のｎチャ
    ネルＭＯＳトランジスタからなる低電位側電源制御回路
    を構成したことを特徴とするゲートアレイ。
20. 【請求項２０】請求項１９のゲートアレイにおいて、前
    記低電位側電源制御回路が、前記高しきい値ｎチャネル
    ＭＯＳトランジスタのソースを前記低電位側実電源線に
    接続し、ドレインを前記低電位側疑似電源線に接続し、
    ゲートを制御端子に接続して構成されていることを特徴
    とするゲートアレイ。
21. 【請求項２１】請求項１乃至１４のゲートアレイにおい
    て、高電位側実電源線、低電位側実電源線を設けると共
    に、高電位側疑似電源線、および／又は低電位側疑似電
    源線を設け、且つ前記低しきい値トランジスタ群で低し
    きい値論理ゲートを構成し、 該低しきい値論理ゲートの高電位側電源端子を高電位側
    疑似電源線に接続すると共に低電位側電源端子を低電位
    側疑似電源線に接続し、又は高電位側電源端子を高電位
    側実電源線に接続すると共に低電位側電源端子を低電位
    側疑似電源線に接続し、又は高電位側電源端子を高電位
    側疑似電源線に接続すると共に低電位電源線を低電位実
    電源線に接続したことを特徴とするゲートアレイ。
22. 【請求項２２】請求項１、４、５、８、又は９乃至１４
    に記載のゲートアレイにおいて、高電位側実電源線、低
    電位側実電源線、高電位側疑似電源線、および低電位側
    疑似電源線を設け、且つ前記第１又は第２の基本セルの
    高しきい値ｐチャネルＭＯＳトランジスタと高しきい値
    ｎチャネルＭＯＳトランジスタにより高しきい値論理ゲ
    ートを構成し、 該高しきい値論理ゲートの高電位側電源端子を高電位側
    疑似電源線に接続し、低電位側電源端子を低電位側疑似
    電源線に接続したことを特徴とするゲートアレイ。
23. 【請求項２３】請求項１、４、５、８、又は９乃至１４
    に記載のゲートアレイにおいて、高電位側実電源線、低
    電位側実電源線を設け、且つ前記第１又は第２の基本セ
    ルの高しきい値ｐチャネルＭＯＳトランジスタと高しき
    い値ｎチャネルＭＯＳトランジスタにより高しきい値論
    理ゲートを構成し、 該高しきい値論理ゲートの高電位側電源端子を高電位側
    実電源線に接続し、低電位側電源端子を低電位側実電源
    線に接続したことを特徴とするゲートアレイ。
24. 【請求項２４】請求項１１乃至１４に記載のゲートアレ
    イにおいて、高電位側実電源線、低電位側実電源線を設
    け、且つ前記第３の基本セルの高しきい値ｐチャネルＭ
    ＯＳトランジスタと高しきい値ｎチャネルＭＯＳトラン
    ジスタにより高しきい値論理ゲートを構成し、 該高しきい値論理ゲートの高電位側電源端子を高電位側
    実電源線に接続し、低電位側電源端子を低電位側実電源
    線に接続したことを特徴とするゲートアレイ。
25. 【請求項２５】請求項２３に記載の高しきい値論理ゲー
    トの出力端子に、請求項１５乃至１８に記載の高電位側
    電源制御回路を接続し、又は請求項１５、１６、１９又
    は２０に記載の低電位側電源制御回路を接続したことを
    特徴とするゲートアレイ。
26. 【請求項２６】請求項２４に記載の高しきい値論理ゲー
    トの出力端子に、請求項１５乃至１８に記載の高電位側
    電源制御回路を接続し、又は請求項１５、１６、１９又
    は２０に記載の低電位側電源制御回路を接続したことを
    特徴とするゲートアレイ。
27. 【請求項２７】高電位側実電源線、低電位側実電源線、
    高電位側疑似電源線、及び／又は低電位側疑似電源線を
    設け、 請求項１２に記載の低しきい値入出力バッファセルにお
    ける低しきい値のＭＯＳトランジスタで低しきい値入力
    バッファ又は出力バッファを構成し、 該低しきい値入力バッファ又は出力バッファの高電位側
    電源端子を高電位側疑似電源線に接続すると共に低電位
    側電源端子を低電位側疑似電源線に接続し、又は高電位
    側電源端子を高電位側実電源線に接続すると共に低電位
    側電源端子を低電位側疑似電源線に接続し、又は高電位
    側電源端子を高電位側疑似電源線に接続すると共に低電
    位側電源端子を低電位実電源線に接続したことを特徴と
    するゲートアレイ。
28. 【請求項２８】高電位側実電源線、低電位側実電源線、
    高電位側疑似電源線、及び／又は低電位側疑似電源線を
    設け、 請求項１３に記載の低しきい値入出力バッファセルにお
    ける低しきい値のＭＯＳトランジスタで低しきい値入力
    バッファ又は出力バッファを構成し、 該低しきい値入力バッファ又は出力バッファの高電位側
    電源端子を高電位側疑似電源線に接続すると共に低電位
    側電源端子を低電位側疑似電源線に接続し、又は高電位
    側電源端子を高電位側実電源線に接続すると共に低電位
    側電源端子を低電位側疑似電源線に接続し、又は高電位
    側電源端子を高電位側疑似電源線に接続すると共に低電
    位側電源端子を低電位実電源線に接続し、 請求項１３に記載の高しきい値入出力バッファセルにけ
    おる高しきい値のＭＯＳトランジスタで高しきい値入力
    バッファ又は出力バッファを構成し、 該高しきい値入力バッファ又は出力バッファの高電位側
    電源端子を高電位側実電源線に接続すると共に、低電位
    側電源端子を低電位側実電源線に接続したことを特徴と
    するゲートアレイ。
29. 【請求項２９】請求項１４に記載の高／低しきい値混在
    入出力バッファセルで低しきい値入力バッファ又は出力
    バッファ及び高しきい値入力バッファ又は出力バッファ
    を構成し、 前記低しきい値入力バッファ又は出力バッファの高電位
    側電源端子を高電位側疑似電源線に接続すると共に低電
    位側電源端子を低電位側疑似電源線に接続し、又は高電
    位側電源端子を高電位側実電源線に接続すると共に低電
    位側電源端子を低電位側疑似電源線に接続し、又は高電
    位側電源端子を高電位側疑似電源線に接続すると共に低
    電位側電源端子を低電位実電源線に接続し、 前記高しきい値入力バッファ又は出力バッファの高電位
    側電源端子を高電位側実電源線に接続すると共に、低電
    位側電源端子を低電位側実電源線に接続したことを特徴
    とするゲートアレイ。
30. 【請求項３０】請求項１５、１６、２５、又は２６記載
    のゲートアレイにおいて、制御信号ととしてＬＳＩチッ
    プの外部から印加される信号が、請求項２８又は２９に
    記載の高しきい値入力バッファを介して伝達されるよう
    にしたことを特徴とするゲートアレイ。
31. 【請求項３１】請求項３０において、制御信号としてＬ
    ＳＩチップの外部から印加される前記信号が、請求項１
    ５、１６、２５、又は２６に記載のゲートアレイにおけ
    る前記高電位側電源制御回路の制御信号、前記低電位側
    電源制御回路の制御信号であることを特徴とするゲート
    アレイ。