CN1728278A - 半导体装置的操作方法以及该半导体装置 - Google Patents

Abstract

在一个示范性实施例中，快速电路路径包括根据半导体装置的操作模式可控地操作于慢速、低亚阈值漏泄电流模式或快速、高亚阈值漏泄电流模式的反相器链。非快速电路路径包括操作于减小的亚阈值漏泄电流模式下而与半导体装置的操作模式无关的反相器链。

Description

半导体装置的操作方法以及该半导体装置

本发明要求2004年7月27日提交的韩国专利申请No.2004-58589和2004年9月2日提交的韩国专利申请No.2004-69786的优先权，其内容在此结合，作为参考。

背景技术

诸如DRAM和SRAM等典型的集成半导体装置是希望增加集成度同时减少电源电压。为完成这个目的，导通包括在该集成电路装置中的大量MOS晶体管的阈值电压(如栅极-源极电压)已被减少。然而，相应于电源电压的MOS晶体管的阈值电压的减少可能增加MOS晶体管的亚阈值(sub-threshold)漏泄电流。该亚阈值漏泄电流可以看成当MOS晶体管在截止状态时，漏流过该MOS晶体管的电流。

该漏泄电流问题对于包含在集成半导体装置中的COMS反相器链是显著的。在集成半导体装置中的许多电路器件包括一个或多个CMOS反相器链。为了防止该亚阈值漏泄电流，集成电路装置可以在备用模式或有源模式下操作。在有源模式下，该电路元件操作在它们的正常高速状态。在备用模式下，每个电路元件不但操作在减少漏泄电流的方式下，也以减小的操作速度进行操作。例如，在每个电路元件的CMOS反相器链中的一个或多个晶体管，在备用模式下，可能改变它们的衬底偏压(bulkbias)以减少亚阈值漏泄电流。

发明内容

本发明提供一种以更为智能的方式防止亚阈值漏泄电流的集成半导体装置和操作方法。认识到在集成半导体装置中的一个或多个电路元件的一些电路路径确定在给定操作期间所述装置的操作速度，这些电路根据操作模式被选择性地控制以减少亚阈值漏泄电流。此外，在给定操作期间不确定所述装置的操作速度的那些电路与操作模式无关地操作以减少亚阈值漏泄电流。

例如，在半导体存储装置中，本发明者已经认识到，在行有效操作期间，用于产生寻址存储阵列中的一行存储单元的字线使能信号的电路路径确定这个操作的操作速度，而相反，用于产生感测从存储阵列输出的数据的感测使能信号的电路路径不确定操作速度。因此，用于产生字线使能信号的电路路径例如包括根据操作模式选择性地减少亚阈值漏泄电流的反相器链。并且，用于产生感测使能信号的电路路径例如包括与操作模式无关地减少亚阈值漏泄电流的反相器链。

本发明还提供根据操作模式选择性受控以减少亚阈值漏泄电流的反相器链。在一个实施例中，反相器链包括多个串联连接的反相器，其中与反相器链的操作模式无关地，每个随后的反相器具有施加到其的、与施加到前一反相器的一组固定衬底偏压不同的一组固定衬底偏压。

附图说明

通过以下给出的详细描述和结合附图，本发明将会变得更易于理解，其中相同的元件由相同的参考标记表示，仅通过示例给出所述元件而不是对本发明的限定，其中：

图1示出了根据本发明的一个实施例可以选择性地减少亚阈值漏泄电流的CMOS反相器链；

图2示出了涉及已根据本发明的一个实施例被修改的存储装置的行有效操作的半导体存储装置的众所周知的部分；

图3示出了存储单元阵列的一部分和位线感测(sense)放大器；

图4示出在图2中的电路部分的行有效操作期间产生的信号定时的波形定时图；

图5示出具有减少亚阈值漏泄电流的反相器链的一个例子；

图6示出另一种可以选择性地减少亚阈值漏泄电流的反相器链；

图7示出了涉及已根据本发明的一个实施例被修改的存储装置的行预充电操作的半导体存储装置的众所周知的部分；

图8示出了在图7中的电路部分的行预充电操作期间产生的信号定时的波形定时图；

图9示出了涉及已根据本发明的一个实施例被修改的存储装置的读和写操作的半导体存储装置的众所周知的部分。

具体实施方式

将描述根据本发明的一个实施例的反相器链，接着描述结合反相器链的集成半导体装置。

反相器链

图1示出了根据本发明的一个实施例的CMOS反相器链。如图所示，第一-第四CMOS反相器10、12、14和16被串联在接收输入IN的第一反相器10和产生输出OUT的第四反相器16上。第一-第四反相器10、12、14和16中的每个均包括与NMOS晶体管串联的PMOS晶体管。

特别地，第一反相器10包括与第一NMOS晶体管MN1串联在第一高电势或电压VDD(例如3伏特)和低电势或电压线B之间的第一PMOS晶体管MP1。如下所详细描述地，该低电势线B可以承载第一低电势VSS(如地)或第二低电势VBB；其中第二低电势VBB小于第一低电势VSS。第一PMOS晶体管MP1的源极和衬底(bulk)连接在第一高电势VDD上，同时其栅极接收输入IN并且漏极连接在第一NMOS晶体管MN1的漏极上。在第一NMOS和PMOS晶体管MN1和MP1的漏极之间的公共连接点作为第一反相器10的输出。第一NMOS晶体管MN1的栅极也接收输入IN。因此，第一NMOS和PMOS晶体管MN1和MP1的栅极作为第一反相器10的输入。第一NMOS晶体管MN1的源极连接在低电势线B上，并且其衬底被偏压在第二低电势VBB。

第二反相器12包括与第二NMOS晶体管MN2串联在高电势或电压线A和第一低电势VSS之间的第二PMOS晶体管MP2。如下所详细描述地，高电势线A可以承载第一高电势VDD或第二高电势VPP；其中第二高电势VPP大于第一高电势VDD。第二NMOS晶体管MN2的源极和衬底连接于第一低电势VSS，同时其栅极接收第一反相器10的输出并且其漏极连接于第二PMOS晶体管MP2的漏极。第二NMOS和PMOS晶体管MN2和MP2的漏极之间的公共连接点作为第二反相器12的输出。第二PMOS晶体管MP2的栅极也接收第一反相器10的输出。因此，第二NMOS和PMOS晶体管MN2和MP2的栅极作为第二反相器12的输入。第二PMOS晶体管MP2的源极连接于高电势线A，并且衬底被偏压在第二高电势VPP。

第三反相器14包括与第三NMOS晶体管MN3串联连接在第一高电势VDD和低电势线B之间的第三PMOS晶体管MP3。第三PMOS晶体管MP3的源极和衬底连接于第一高电势VDD，同时其栅极接收第二反相器12的输出并且其漏极连接于第三NMOS晶体管MN3的漏极。第三NMOS和PMOS晶体管MN3和MP3的漏极之间的公共连接点作为第三反相器14的输出。第三NMOS晶体管MN3的栅极也接收第二反相器12的输出。因此，第三NMOS和PMOS晶体管MN3和MP3的栅极作为第三反相器14的输入。第三NMOS晶体管MN3的源极连接于低电势线B并且其衬底被偏压在第二低电势VBB。如将被理解的，第三反相器14具有与第一反相器10相同的结构，并且也以与第一反相器10相同的方式连接于第一高电势VDD和低电势线B之间。此外，第三反相器14具有与加载在第一反相器10上相同的固定衬底偏差。

第四反相器16包括与第四NMOS晶体管MN4串联地连接于高电势线A和第一低电势VSS之间的第四PMOS晶体管MP4。第四NMOS晶体管MN4的源极和衬底连接于第一低电势VSS，同时其栅极接收第三反相器14的输出并且其漏极连接于第四PMOS晶体管MP4的漏极。第四NMOS和PMOS晶体管MN4和MP4的漏极之间的公共连接点作为第四反相器16的输出。第四PMOS晶体管MP4的栅极也接收第三反相器14的输出。因此，第四NMOS和PMOS晶体管MN4和MP4的栅极作为第四反相器16的输入。第四PMOS晶体管MP4的源极连接于高电势线A并且其衬底被偏压在第二高电势VPP。如将被理解的，第四反相器16具有与第二反相器12相同的结构并且也以与第二反相器12相同的方式连接于第一低电势VSS和高电势线A之间。此外，第四反相器16具有与加载在第二反相器12上的相同的固定衬底偏压。此外还可以理解，虽然以四个反相器示出了反相器链，但是本发明不仅限于该数目的反相器。而是通过如下参考图1的反相器类型的描述和描绘，反相器链可以增加或减少，其中每个随后的反相器具有加载在其上的、与加载在其前一个反相器上的衬底偏压组不同的一组衬底偏压。

图1还示出连接在第二高电势VPP和高电势线A之间的第五PMOS晶体管MP5。第五PMOS晶体管MP5具有偏压于第二高电势VPP的衬底，并且第五PMOS晶体管MP5的栅极接收逆备用信号。因此，基于备用信号，第五PMOS晶体管选择性地加载第二高电势VPP给高电势线A。有些相同地，第六PMOS晶体管MP6连接在第一高电势VDD和高电势线A之间。第六PMOS晶体管MP6具有偏压于第一高电势VDD的衬底，并且第六PMOS晶体管MP6的栅极接收备用信号。因此，根据备用信号，第六PMOS晶体管选择性地将第一高电势VDD加载到高电势线A。

第五NMOS晶体管MN5和第六NMOS晶体管MN6也连接于低电势线B。第五NMOS晶体管MN5连接于第二低电势VBB和低电势线B之间。第五NMOS晶体管MN5具有偏压于第二低电势VBB的衬底，并且第五NMOS晶体管MN5的栅极接收备用信号。因此，根据备用信号，第五NMOS晶体管MN5选择性地将第二低电势VBB加载到低电势线B。第六NMOS晶体管MN6连接于第一低电势VSS和低电势线B之间。第六NMOS晶体管MN6具有偏压于第一低电势VSS的衬底，并且第六NMOS晶体管MN6的栅极接收逆备用信号。因此，根据备用信号，第六NMOS晶体管MN6选择性地将第一低电势VSS加载到低电势线B。

随后，将描述图1中所示的反相器链的操作。反相器链根据包含反相器链的集成半导体装置的操作，可以操作在有源模式或备用模式。下面将首先描述备用操作模式。在备用模式中，输入IN是诸如第一高电势VDD的逻辑高电压，并且备用信号为诸如第一高电势VDD的逻辑高电压。备用信号的高电势导致第五PMOS和NMOS晶体管MP5和MN5导通。因此，高电势线A承载第二高电势VPP并且低电势线B承载第二低电势VBB。

随着输入IN为第一高电势VDD，第一PMOS晶体管MP1截止并且第一NMOS晶体管导通。因此，第一反相器10的输出，以及因此，第二反相器12的输入被下拉至低电势线B上承载的电压-第二低电势VBB。因为第二低电势VBB被加载在第二NMOS晶体管MN2的栅极，所以第二NMOS晶体管截止。此外，因为在第二NMOS晶体管MN2的栅极上的第二低电势VBB小于在第二NMOS晶体管MN2的源极上的第一低电势VSS，所以与源极和栅极电压相等的情况相比第二NMOS晶体管MN2被进一步驱动为截止状态。结果，在第二NMOS晶体管MN2上的亚阈值漏泄电流被减小。

在第二PMOS晶体管MP2的栅极上的第二低电势VBB导通第二PMOS晶体管MP2，以使第二反相器12从高电势线A输出第二高电势电压VPP。因此，第三PMOS和NMOS晶体管MP3和MN3的栅极接收第二高电势电压VPP。该电压截止第三PMOS晶体管MP3并且导通第三NMOS晶体管MN3。因为在第三PMOS晶体管MP3的栅极上的第二高电势VPP大于在第三PMOS晶体管MP3的源极上的第一高电势VDD，所以与其源极和栅极电压相等的情况相比第三PMOS晶体管MP3被进一步驱动为截止状态。结果，在第二NMOS晶体管MN2上的亚阈值漏泄电流被减小。随着第三NMOS晶体管MN3导通，第三反相器14的输出，以及因此，第四反相器16的输入被下拉至第二低电势VBB。

随后，第四反相器16以与第二反相器12相同的方式操作，以使第二高电势VPP被输出并且流过第四NMOS晶体管MN4的漏泄电流被减小。

下面将描述有源操作模式。在有源模式下，输入IN为诸如第一低电势VSS的逻辑低电压，并且备用信号为诸如第一低电势VSS的逻辑低电压。备用信号的低电势导致第六PMOS和NMOS晶体管MP6和MN6导通。因此，高电势线A承载第一高电势VDD，以及低电势线B承载第一低电势VSS。

随着输入IN为第一低电势VSS，第一PMOS晶体管MP1被导通，并且第一NMOS晶体管被截止。因此，第一反相器10的输出，并且因此，第二反相器12的输入是高电势线A承载的电压-第一高电势VDD。因为高电势VDD被加载在第二PMOS晶体管MP2的栅极上，所以第二PMOS晶体管MP2截止。此外，因为在第二PMOS晶体管MP2的栅极上的第一高电势VDD与第二PMOS晶体管MP2的源极上的第一高电势VDD相等，所以与其栅极电压为第二高电压VPP相比，第二PMOS晶体管MP2容易受到更大的亚阈值漏泄。然而，与第二PMOS晶体管MP2在其栅极接收第二高电势VPP相比，第二PMOS晶体管MP2可以更快速地切换状态。同样，因为第二PMOS晶体管MP2的第二高电势VPP的衬底偏压大于在第二PMOS晶体管MP2的源极上的第一高电势VDD，所以第二PMOS晶体管MP2的导通阈值大于如果衬底偏压和源极电压相等的情况。因此，这样减少了亚阈值漏泄电流。

在第二NMOS晶体管MN2的栅极上的第一高电势VDD导通第二NMOS晶体管MN2，以使第二反相器12在低电势线B上输出第一低电势电压VSS。因此，第三PMOS和NMOS晶体管MP3和MN3的栅极接收第一低电势电压VSS。这样截止第三NMOS晶体管MN3并且导通第三PMOS晶体管MP3。因为在第三NMOS晶体管MN3的栅极上的第一低电势VSS和在第三NMOS晶体管MN3的源极上的第一低电势VSS相等，所以与其栅极电压为第二低电压VBB相比，第三NMOS晶体管MN3容易受到更大的亚阈值漏泄。然而，与第三NMOS晶体管MN3在其栅极接收第二低电势VBB相比，第三NMOS晶体管MN3可以更快地切换状态。同样，因为第三NMOS晶体管MN3的第二低电势VBB的衬底偏压小于在第三NMOS晶体管MN3的源极上的第一低电势VSS，所以第三NMOS晶体管MN3的导通阈值大于如果衬底偏压和源极电压相等的情况。因此，这样减小了亚阈值漏泄电流。

随后，第四反相器16以与第二反相器12相同的方式操作，以使第一低电势VSS被输出。

集成半导体装置

行有效操作

下面将描述根据本发明的一个实施例的集成半导体装置的部分。图2示出了用于已根据本发明的一个实施例被修改的行有效操作的半导体存储装置的众所周知的部分。如图所示，指令解码器20接收和解码指令，并且向输入缓冲器22和感测信号发生器24输出解码后的指令信号。指令可以为行有效指令，该指令指示字线或存储阵列28的线根据接收到的地址被激活或使能。输入缓冲器22缓冲接收到的地址，该地址指示根据解码后的指令信号激活字线或多个字线。行地址解码器26从缓冲器22接收地址输出。行地址解码器26解码地址以产生使能存储单元阵列28中的字线的字线使能信号WL。位线感测放大器(BLSA)30检测从存储单元阵列28寻址的数据。BLSA 30响应于位线感测使能信号PS而操作，所述位线感测使能信号PS是感测信号发生器24响应于解码后的指令信号PR产生的。

图3示出存储单元阵列28和BLSA 30的部分。特别地，图3示出了连接于BLSA 30相应部分的存储单元阵列28的一个存储单元32。存储单元32和相应BLSA 30的结构和操作是众所周知的，并且容易从图3所示的电路图中知道；因此，为了简练的原因，仅描述与本发明相关的操作。众所周知，在读取操作期间，当字线使能信号使能存取晶体管AT的字线WL以导通存取晶体管AT时，存储单元32输出存储在电容器C中的数据。随后，存储的电荷被读取到位线BL上，并且，通过电荷共享，读取到位棒线/BL(bit bar line)。位线BL和位棒线/BL之间的电荷之差被BLSA 30放大以检测数据；例如，从存储单元32中被读取。然而，BLSA 30是否操作以检测数据是依赖于感测信号发生器24输出的感测使能信号PS的。

如图所示，使能的NMOS晶体管N1连接在BLSA 30的内部节点和第一高电势VDD之间，并且在其栅极接收感测使能信号PS。同样，使能的PMOS晶体管P1连接在BLSA 30的内部节点和第一低电势VSS之间，并且其栅极接收逆感测使能信号/PS。如将被理解的，当感测使能信号PS为逻辑高值时，使能的NMOS和PMOS晶体管N1和P1导通以使BLSA 30的内部节点被分别拉到第一高和低电势VDD和VSS。因此，BLSA 30被使能以执行检测/放大操作。相反，当所述感测使能信号PS是逻辑低时，使能的NMOS和PMOS晶体管N1和P1截止以使BLSA 30不执行检测操作。

在行有效处理中，发明者已经认识到：与用于产生使能BLSA 30的感测使能信号PS的电路路径相比，产生字线使能信号WL的电路路径确定行有效处理的操作速度。因此，在字线使能信号产生路径中的电路元件已经被修改以使其中的一个反相器链或多个反相器链为第一反相器链I1。这是通过图2中的框I1图解描述的。如图所示，指令解码器20、输入缓冲器22和行地址解码器26包括一个或多个反相器链I1。第一反相器链I1是选择性可控的，以操作在更慢和更低亚阈值漏泄电流模式或更快和更高亚阈值漏泄电流模式。当字线在诸如行有效操作期间被使能时，第一反相器链I1可以被设置为更快模式，但是当字线没有被使能时，第一反相器链I1可以被设置为更慢模式。图1示出了可以作为第一反相器链I1使用的反相器链的一个例子。其他可以作为第一反相器链I1使用的反相器链的例子将参考图6在下文中描述。

相反地，不在字线使能信号产生路径内的位线感测放大器使能信号产生路径的电路元件；即，感测信号发生器24，已经被修改以使其中的一个反相器链或多个反相器链为第二反相器链I2。这通过图2中的框I2图解表示。第二反相器链I2操作在更慢、低亚阈值漏泄电流模式，而与半导体存储装置的操作模式无关。可以被用作第二反相器链I2的反相器链的例子将参考图5在下文中描述。

图4是图2中示出的、已经根据本发明的一个实施例被修改的电路部分的行有效操作期间产生的信号定时的波形定时图。图2中所示的电路部分的操作将参考图4被详细地描述。如图所示，指令解码器20接收行有效指令并且随后产生解码后的行有效指令信号PR。输入缓冲器22接收解码后的行有效指令信号PR并且输出缓冲于其中的地址RA。行地址解码器26解码地址RA并且在地址RA指示的一个字线或多个字线上输出字线使能信号WL。这样导通连接在使能的字线上的存取晶体管AT，并且与导通的存取晶体管AT相关的位和位棒线BL和/BL开始上述的电荷共享操作。

其间，感测信号发生器24响应于解码的行有效指令信号，产生感测使能信号PS，以使与位和位棒线BL和/BL相关的BLSA 30部分进行电荷共享操作。

因此，对于行有效操作，图2的集成半导体装置包括用于产生字线使能信号的字线使能信号产生路径，该路径包括指令解码器20、输入缓冲器22和行地址解码器26。该集成半导体装置还包括包含有指令解码器20和感测信号发生器24的位线感测放大器使能产生路径(也称为感测信号产生路径)。如图所示，在图4中，BLSA 30直到在充电操作开始之后的短时间后才需要被使能。因此，集成半导体装置在行有效操作期间的操作速度由字线使能产生路径的操作速度决定。位线感测放大器使能产生路径是无速度路径；即，可以具有更慢的操作速度。

已经认识到这一点，发明者已经修改了图2的众所周知的半导体集成电路，以使用在下文中参考图5详细描述的、可以更加缓慢操作的低功耗(即，低亚阈值漏泄电流)反相器链I2作为在感测信号发生器24中的一个反相器链或多个反相器链。

图5示出了具有减小的亚阈值漏泄电流的反相器链的一个例子。如图所示，反相器链包括一系列反相器40，在该例子中为四个，除了第一反相器40，其接收输入IN，和最后一个反相器40，其作为反相器链的输出OUT，其他反相器的输入均连接于前一反相器的输出。每个反相器40包括与NMOS晶体管NN1串联在第一高电势VDD和第一低电势VSS之间的PMOS晶体管PP1。第二高电势VPP被加载于PMOS晶体管PP1的衬底，并且第二低电势VBB被加载于NMOS晶体管NN1的衬底。因为PMOS晶体管PP1的第二高电势VPP的衬底偏压大于PMOS晶体管PP1的源极上的第一高电势VDD，所以PMOS晶体管PP1的导通阈值大于如果衬底偏压和源极电压相等的情况。因此，这样减小了亚阈值漏泄电流。此外，因为NMOS晶体管NN1的第二低电势VBB的衬底偏压小于NMOS晶体管NN1的源极上的第一低电势VSS，所以NMOS晶体管的导通阈值大于如果衬底偏压和源极电压相等的情况。因此，这样减小了亚阈值漏泄电流。

在一个可选择的实施例中，加载在NMOS晶体管NN1上的衬底偏压为第一低电势VSS，同时加载在PMOS晶体管PP1上的衬底偏压保持第二高电势VPP。在其他可选择的实施例中，加载在PMOS晶体管PP1上的衬底偏压为第一高电势VDD，同时加载在NMOS晶体管上的衬底偏压保持第二低电势VBB。

作为另一选择，图1和6的、固定设置在减少的亚阈值漏泄电流模式的每个反相器链均可以被用作第二反相器链I2。

如上参考图2讨论的，发明者已经修改了图2的电路，以使用诸如图1的反相器链的反相器链I1作为在字线使能信号产生路径中的反相器链。这样允许字线使能信号产生路径操作在与备用模式相比更高速的有源模式下。这里，有源模式是当接收到行有效指令时，并且备用模式是当没有接收到行有效指令时。因此，当不需要关于行有效指令的操作时，在字线使能信号产生路径中的亚阈值漏泄电流可以被减小，并且集成半导体装置的功率消耗也因此减小。然而，无论集成半导体装置的操作模式是什么，感测信号产生器24中的一个反相器链或多个反相器链操作相同。

代替图1的反相器链，任何允许选择性地减小亚阈值漏泄电流和/或选择性地增加反相器链的速度的反相器链均可以用作反相器链I1。例如，图6说明了另一个可以操作在有源模式和备用模式的反相器链。在有源模式下，诸如当接收到行有效指令时，与当反相器链操作在备用模式时相比，亚阈值漏泄电流不减小。然而，在有源模式下反相器链操作速度快于在备用模式下。

如图6所示，反相器链，仅用于解释，包括两个反相器50，第二反相器50的输入连接于第一反相器50的输出。如下将要理解的，反相器链的大小可以通过将反相器50添加到所述链上而被增加。第一反相器50在其输入端接收输入IN，并且第二反相器50的输出提供反相器链的输出OUT。

每个反相器50均包括与NMOS晶体管56串联连接在第一高电势VDD和第一低电势VSS之间的PMOS晶体管54。PMOS晶体管54的衬底被高电势线58上的电势偏置，并且NMOS晶体管55的衬底被低电势线60上的电势偏置。第一多路复用器62基于控制信号选择性地将第一或第二高电势VDD或VPP加载到高电势线58。第二多路复用器64基于控制信号选择性地将第一或第二低电势VSS或VBB加载到低电势线64。

随后描述图6的反相器链的操作。当应用于本发明时，控制信号可以为备用信号。因此，当备用信号表示备用模式时，第一和第二多路复用器62和64分别将第二高和低电势VPP和VBB加载在高和低电势线58和60上。这样，图6的反相器链将操作在与图5的反相器链相同的方式下。即，亚阈值漏泄电流将被减小，但是反相器链将操作的更慢。

在有源模式下，第一和第二多路复用器62和64分别将第一高和低电势VDD和VSS加载到高和低电势线58和60上。这样，与备用模式相比，亚阈值漏泄电流没有减小，但是反相器链操作的更快了。

如下所理解的，在图6的反相器链中，亚阈值漏泄电流和反相器链的速度可以根据反相器链的操作模式，或例如，包括反相器链的集成半导体装置或其电路元件的操作模式，通过选择性加载的衬底偏压而被控制。这样可以与其中与操作模式无关地施加相同的衬底偏压的图5的反相器链形成对照。

虽然已经在当半导体装置在备用模式下，将反相器链I1设置处于较慢的、减小的亚阈值漏泄电流操作模式下而描述了该实施例，但是可以看出当半导体装置在备用模式下时，该实施例允许选择性地设置反相器链I1处于减慢或加快的操作模式。

行预充电操作

下面，将描述根据本发明的一个实施例的集成半导体装置的另一个部分。图7示出用于已根据本发明的一个实施例被修改的行预充电操作的半导体存储装置的众所周知的部分。行预充电操作是当行预充电指令被施加给存储装置时，释放或禁止使能的一个字线或多个字线的操作。如图所示，指令解码器20接收和解码指令(即，行预充电指令)，并且输出解码后的指令信号给输入缓冲器22和感测信号发生器24。输入缓冲器22包括缓冲接收到的地址的低位部分(即，最低有效位)和高位部分(即，最高有效位)的低位地址输入缓冲器70和高位地址输入缓冲器72。行地址解码器26包括分别接收从低位和高位地址输入缓冲器70和72输出的低位和高位地址部分的低位地址解码器74和高位地址解码器76。低位地址解码器74将低位地址部分解码为第一字线驱动信号PXI，并且高位地址解码器76将高位地址部分解码为第二字线驱动信号WEI。随后，在行预充电操作期间，在地址解码器26中的字线驱动器78根据第一和第二字线驱动信号PXI和WEI，使一个或多个字线WL无效。

图7还示出了如图2中的存储单元阵列28、位线感测放大器30和感测信号发生器24。此外，图7示出了每对位和位棒线BL和/BL上的数据根据列选择信号CSL，以众所周知的方式，通过第一和第二发送晶体管T1和T2选择性地分别发送到各自的数据线DL和/DL对上。本领域的技术人员可以知道，仅一对位和位棒线和一对数据线被示出作为描述。然而，大量这样的对存在于存储装置中。

在行预充电操作中，发明者已经认识到用于使能字线以及因此禁止该字线的电路路径确定行预充电操作的操作速度。特别地，发明者已经认识到预充电操作主要依赖于第一字线驱动信号PXI。认识到这些，发明者将用于产生第一字线信号PXI的电路路径看作是快速路径，而产生第二字线驱动信号WEI的电路路径被认为是非快速路径。因此，在图7的实施例中，组成第一字线驱动信号路径(其是字线信号使能路径的一部分)的指令解码器20、低位地址输入缓冲器70和低位地址解码器74已经被修改，以使反相器链为诸如在图1或图6中的、允许选择性地减小亚阈值漏泄电流的反相器链I1。

相反，诸如高位地址输入缓冲器、高位地址解码器76和感测信号发生器的非快速路径的电路元件已经被修改，以包括减少亚阈值漏泄电流而与存储装置的操作模式无关的反相器链I2。例如，这些电路元件包括图5的反相器链。

图8是图7中所示的电路部分的行预充电操作期间产生的信号的定时的波形定时图。如图所示，指令解码器20接收行预充电指令并且随后产生解码后的行预充电指令信号PR。因为低位地址输入缓冲器70的操作比高位地址输入缓冲器72快，所以低位地址输入缓冲器70在高位地址输入缓冲器72输出高位地址部分RA_U之前输出低位地址部分RA_L。相同地，低位地址解码器74在高位地址解码器76解码高位地址部分RA_U并且产生第二字线驱动信号WEI之前解码低位地址部分RA_L并且产生第一字线驱动信号PXI。响应于第一字线驱动信号PXI和随后接收的第二字线驱动信号WEI，字线驱动器78如图8所示使一个或多个字线无效。

虽然已经在当半导体装置操作在备用模式下，将反相器链I1设置处于较慢的、减小的亚阈值漏泄电流操作模式下而描述了该实施例，但是可以理解该实施例允许在半导体装置操作在备用模式下时，选择性地将反相器链I1设置在更慢或更快操作模式。

读/写操作

下面，将描述根据本发明的一个实施例的集成半导体装置的另一部分。图9示出了用于读或写(读/写)操作的半导体存储装置的众所周知的部分。如图所示，指令解码器20接收并且解码指令(即，读或写指令PC)，并且输出解码后的指令信号给输入缓冲器22。输入缓冲器22缓冲接收到的用于寻址存储单元阵列的地址(即，行和/或列地址)。图9示出根据解码后的读/写指令PC，输入缓冲器22向列地址解码器80输出列地址CA。列地址解码器80将列地址解码，并且据此使能在一个或多个列选择线上的列选择信号CSL。即，列地址解码器80产生由解码后的列地址表示的列选择线上的列选择信号CSL。

如以上参考图7所描述的，来自BLSA30的每对位和位棒线BL和/BL上的数据根据在列选择线上接收的列选择信号CSL，选择性地通过第一和第二发送晶体管T1和T2，分别发送给各自的数据线DL和/DL对。为了便于描述和解释，图9中示出了一对位和位棒线BL和/BL以及一对数据线DL和/DL，但是本领域的技术人员可以理解在存储装置中存在大量的这样的对。

在写操作期间，发送给数据线DL和/DL的数据被数据线感测放大器(DLSA)82放大。放大后的数据通过众所周知的数据输出电路路径84(例如，包括一个输出缓冲器等)和数据输出驱动器86输出。在读操作期间，数据通过例如包括数据输入缓冲器(未示出)的数据输入电路路径88接收并且发送给数据线DL和/DL。

发明者已经认识到，在读操作期间涉及输出数据的电路元件是影响存储装置操作的快速路径。相反，发明者还认识到，在写操作期间数据占有的路径是非快速路径。这样，影响读操作速度的电路元件已经被修改，以使在这些电路元件中的反相器链是诸如图1或图6所示的反相器链I1的修改后的版本I1’。例如，关于图1的反相器链I1，反相器链I1已经通过固定加载于高和低电势线A和B上的电势被修改了。第一高电势VDD可以固定加载在高电势线A上，并且第一低电势VSS可以固定加载在低电势线B上，以使反相器链I1’操作在更快操作模式下。关于图6的反相器链I1，反相器链I1已经通过将加载在PMOS晶体管54的衬底偏压固定为VDD和将加载在NMOS晶体管56的衬底偏压固定为VSS被修改，以使反相器链I1’操作在更快操作模式下。如图9所示，指令解码器20、输入缓冲器22、列地址解码器80和数据输出电路路径84已经被修改以包含修改后的反相器链I1’。

此外，诸如数据输入电路路径88的非快速路径上的电路元件已经被修改以包括减小亚阈值漏泄电流的反相器链I2。例如，这些电路元件包括图5的反相器链。

结论

虽然关于作为集成半导体装置的存储装置的部分描述了本发明的实施例，但是可以理解本发明并不仅限于应用于多个存储装置或一个存储装置的这些部分。而是，当影响集成半导体装置的操作速度的电路路径和不影响集成半导体装置的操作速度的电路路径根据装置的不同操作被识别或确认时，快速路径可以被修改以包括可以根据装置的操作模式选择性地减小亚阈值漏泄电流的反相器链，并且非快速路径可以被修改以包括减小亚阈值漏泄电流而与装置的操作模式无关的反相器链。

尽管如此描述了本发明，但很显然可以以多种形式对其进行改变。这种改变不认为是脱离本发明的精神和范围，并且对于本领域技术人员而言很显然的所有这种修改被认为是包括在本发明的范围内。

Claims (27)

1.一种半导体存储器的操作方法，包括：

根据半导体存储器的操作模式，将衬底偏压选择性地加载到用于字线使能信号产生路径的至少第一反相器链；以及

与操作模式无关地，将相同的衬底偏压加载到用于位线感测放大器使能信号产生路径的至少第二反相器链。

2.如权利要求1所述的方法，其中操作模式包括有源操作模式和备用操作模式，在所述有源操作模式期间，字线使能信号产生路径产生字线使能信号；在所述备用操作模式期间，字线使能信号产生路径不产生字线使能信号。

3.如权利要求2所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压，以使第一反相器链在有源操作模式下比在备用操作模式下操作的更快速。

4.如权利要求2所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压，以使第一反相器链在备用操作模式下比在有源操作模式下具有更低的亚阈值漏泄电流。

5.如权利要求2所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压，以使在第二组中至少一个衬底偏压大于在第一组中的衬底偏压。

6.如权利要求5所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压，以使在第二组中至少一个衬底偏压小于第一组中的衬底偏压。

7.如权利要求2所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压，以使在第二组中至少有一个衬底偏压小于第一组中的衬底偏压。

8.如权利要求2所述的方法，其中：

选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下加载第二组衬底偏压；以及

该加载步骤加载第三组衬底偏压，在第二组和第三组中至少有一个衬底偏压是相同的。

9.如权利要求8所述的方法，其中第二组和第三组是相同的。

10.如权利要求2所述的方法，其中选择性地加载步骤在有源操作模式下加载第一组衬底偏压，并且在备用操作模式下选择性地加载第一和第二组衬底偏压的一个。

11.如权利要求1所述的方法，还包括：

利用第一反相器操作在字线使能信号产生路径中的指令解码器的一部分，该指令解码器解码外部接收的指令。

12.如权利要求1所述的方法，还包括：

使用第一反相器操作在字线使能信号产生路径中的地址缓冲器的一部分，该地址缓冲器缓冲外部接收的地址。

13.如权利要求1所述的方法，还包括：

使用第一反相器操作在字线使能信号产生路径中的地址解码器的一部分，该地址解码器解码地址。

14.如权利要求1所述的方法，还包括：

使用第二反相器操作位线感测放大器使能信号产生路径中的感测信号发生器的一部分，该感测信号发生器产生位线感测放大器使能信号。

15.一种半导体存储器的操作方法，包括：

在行有效模式期间，使用从第一反相器链产生的至少一个信号操作形成字线使能产生路径的至少一部分的至少一个电路；

在行有效模式期间，使用从第二反相器链产生的至少一个信号操作形成位线感测放大器使能信号产生路径的至少一部分的至少一个电路；以及

在行有效模式期间，向第二反相器链加载衬底偏压，以使在第二反相器链中的至少一个反相器具有一晶体管，该晶体管的衬底偏压与加载在该晶体管的源极上的电压不同。

16.一种半导体存储器操作方法，包括：

根据半导体存储器的操作模式，在字线使能信号产生路径中选择性地使用不同衬底偏压的反相器链；以及

与操作模式无关地，在位线感测放大器使能信号产生路径中使用具有相同衬底偏压的反相器链。

17.一种半导体存储装置，包括：

第一反相器链，根据半导体存储器的操作模式接收不同组的衬底偏压；

第二反相器链，与半导体存储器的操作模式无关地，接收相同组的衬底偏压；

字线使能信号产生路径，根据半导体存储器的操作模式产生字线使能信号，并且使用第一反相器链；以及

位线感测放大器使能信号产生路径，根据半导体存储器的操作模式产生位线感测放大器使能信号，并且使用第二反相器链。

18.如权利要求17所述的装置，其中

字线使能信号产生路径在有源模式期间产生字线使能信号，并且在备用模式期间不产生字线使能信号；以及

位线感测放大器使能信号产生路径在有源模式期间产生位线感测放大器使能信号，并且在备用模式期间不产生位线感测放大器使能信号。

19.一种半导体存储器的操作方法，包括：

将第一组固定的衬底偏压加载到在数据输出路径中使用的至少第一反相器链；以及

将第二组固定的衬底偏压加载到在数据输入路径中使用的至少第二反相器链，第二组衬底偏压中的至少一个大于第一组衬底偏压，并且第二组衬底偏压中的至少一个小于第一组衬底偏压。

20.一种反相器链，包括：

多个串联的反相器，每个随后的反相器具有与加载在前一反相器的一组衬底偏压不同的一组衬底偏压，加载在反相器上的衬底偏压是固定的。

21.如权利要求20所述的反相器链，其中串联的偶数的反相器具有施加到其的相同的第一组衬底偏压，并且串联的奇数的反相器具有施加到其的相同的第二组衬底偏压，第一组衬底偏压与第二组衬底偏压不同。

22.如权利要求20所述的反相器链，其中串联的每个反相器包括：

串联连接在高电势和低电势之间的PMOS晶体管和NMOS晶体管。

23.如权利要求22所述的反相器链，还包括：

第一电势控制电路，根据反相器链的操作模式，选择性地将第一和第二高电势加载在至少一个串联的反相器上；以及

第二电势控制电路，根据反相器链的操作模式，选择性地将第一和第二低电势加载在至少一个不同的串联反相器上。

24.如权利要求22所述的反相器链，其中：

随后的反相器具有加载在PMOS晶体管上的第一衬底偏压和加载在NMOS晶体管上的第二衬底偏压；以及

前一反相器具有加载在PMOS晶体管上的第三衬底偏压和加载在NMOS晶体管上的第四衬底偏压，第一衬底偏压大于第三衬底偏压，第三衬底偏压大于第二衬底偏压，并且第二衬底偏压大于第四衬底偏压。

25.如权利要求24所述的反相器链，还包括：

第一电势控制电路，根据反相器链的操作模式，选择性地向随后的反相器中的PMOS晶体管的源极提供第一和第三衬底偏压；以及

第二电势控制电路，根据反相器链的操作模式，选择性地向前一反相器中的NMOS晶体管提供第二和第四电势。

26.如权利要求25所述的反相器链，其中

第一电势控制电路在备用模式下提供第一衬底偏压，在有源模式下提供第三衬底偏压；以及

第二电势控制电路在有源模式下提供第二衬底偏压，在备用模式下提供第四衬底偏压。

27.一种具有多个串联的反相器的反相器链的操作方法，包括：

与反相器链的操作模式无关地，向随后的反相器加载与加载在前一反相器的一组固定衬底偏压不同的一组固定衬底偏压。

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