CN103456353A - 一种用于sram亚阈值地址解码器的驱动电路 - Google Patents

一种用于sram亚阈值地址解码器的驱动电路 Download PDF

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李冰
尚壮壮
赵霞
王刚
刘勇
董乾
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Abstract

本发明公开了一种用于SRAM亚阈值地址解码器的驱动电路，用于将地址解码器解码操作后的解码信号经过二次反向后传输至SRAM单元，包括两个反相器，所述两个反相器各包括一个PMOS晶体管和第一NMOS晶体管；本发明所设计的一种用于SRAM亚阈值地址解码器的驱动电路较之传统驱动电路在上升时间方面有明显减小，在下降时间方面相仿，本发明提出的驱动电路有更好的驱动效果。

Description

一种用于SRAM亚阈值地址解码器的驱动电路
技术领域
本发明涉及驱动电路，更具体地涉及一种用于SRAM亚阈值地址解码器的驱动电路。
背景技术
由于数字集成电路的功能越来越复杂，规模越来越大，片上集成的存储器已经成为数字电路系统中非常重要的一部分。近年来，静态随机存取存储器(SRAM)凭借着其供电即可保存数据，无需不断进行刷新的特点，成为片上存储器中不可或缺的重要组成部分，被广泛应用于系统级芯片(SOC)中。据国际半导体技术蓝图(ITRS)的预测，到2013年内存将占到SOC面积的90％，这将导致芯片的功耗越来越取决于SRAM的功耗，而降低功耗最为明显和有效的方式是尽可能降低电源电压。
然而，当系统电压或Vcc降至近亚阈值区域时，电路的驱动能力将会大大下降，势必将影响下一级的工作状态。对亚阈值SRAM设计而言，亚阈值 SRAM对地址解码器的驱动能力要求很高，但是电压过低会大大影响地址解码器的驱动能力，因而亚阈值地址解码器的设计将是面临的一大挑战。
一般而言，解决此问题的传统方法是采用反相器级联的方式增加驱动能力，即将M（为偶数）个反相器级联构成驱动电路，其中，反相器级联个数根据实际所要驱动的负载大小而定，且后一级反相器W/L的值相对于前一级反相器W/L的值根据实际所要驱动的负载大小进行N倍增加。如图1中所示，给出了M=2，N=2的情况：INV1的PMOS晶体管源端与电源电压Vcc相连接，PMOS晶体管漏端和NMOS晶体管的漏端相连接且接至输出信号B，NMOS晶体管的源端和地Vss相连接，PMOS晶体管的栅极和NMOS晶体管的栅极与输入信号A相连接；INV2的PMOS晶体管源端与电源电压Vcc相连接，PMOS晶体管漏端和NMOS晶体管的漏端相连接且接至输出信号C，NMOS晶体管的源端和地Vss相连接，PMOS晶体管的栅极和NMOS晶体管的栅极与前级反相器的输出B信号相连接；且INV2中W/L值是INV1中w/L值的2倍。
但是，此传统方法应用在亚阈值电路中时，一方面，驱动效果并不明显，很难满足亚阈值SRAM的设计；另一方面，采用较多反相器级联会增加管子的数量，使版图面积增加，反相器W/L值倍增也会带来版图面积的增加。   
因此，本发明的目的在于，为了解决上述问题，提供一种用于SRAM亚阈值地址解码器的驱动电路。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种用于SRAM亚阈值地址解码器的驱动电路。
本发明具体采用以下技术方案解决上述技术问题：本发明设计了一种用于SRAM亚阈值地址解码器的驱动电路，用于将地址解码器解码操作后的解码信号经过二次反向后传输至SRAM单元，包括两个反相器，所述两个反相器各包括一个PMOS晶体管和第一NMOS晶体管，其中：
地址解码器将解码信号传输至第一反相器中的第一PMOS晶体管的栅极和第一NMOS晶体管的栅极，所述第一PMOS晶体管的源端接第一电源电压，所述第一NMOS晶体管的源端接地，所述第一PMOS晶体管的漏端和第一NMOS晶体管的漏端用于共同输出第一逻辑电平反向信号；
所述第二反相器中第二PMOS晶体管的栅极和第二NMOS晶体管的栅极用于共同输入上述第一逻辑电平反向信号，所述第二PMOS晶体管的源端接第二电源电压，所述第二电源电压高于第一电源电压，第二NMOS晶体管的源端接地，所述第二PMOS晶体管的漏端和第二NMOS晶体管的漏端用于共同输出第二逻辑电平反向信号至SRAM单元的字线端；
所述SRAM单元根据接收到的第二逻辑电平反向信号进行相应的操作。
作为本发明的一种优化结构：所述第二电源电压比第一电源电压高出5%-50%。
作为本发明的一种优化结构：所述第一反相器和第二反相器具有相同的宽长比。
本发明与现有技术相比具有如下优点：
本发明所设计的一种用于SRAM亚阈值地址解码器的驱动电路较之传统驱动电路在上升时间方面有明显减小，在下降时间方面相仿，本发明提出的驱动电路有更好的驱动效果。
附图说明
图1为一种传统驱动电路的结构图；
图2为本发明所设计的一种用于SRAM亚阈值地址解码器的驱动电路的结构图；
图3为传统驱动电路和本发明所设计的驱动电路结合外围电路的仿真波形图。
图3中C1表示传统驱动电路的仿真波形，C2为本发明所设计的驱动电路的仿真波形；
图1和图2中Inc_Vcc定义为电源电压，INV定义为反相器，W/L定义为反相器的宽长比。
具体实施方式
下面结合附图对本发明作进一步的详细说明：
如图2所示，本发明设计了一种用于SRAM亚阈值地址解码器的驱动电路，用于将地址解码器解码操作后的解码信号经过二次反向后传输至SRAM单元，包括两个反相器，所述两个反相器各包括一个PMOS晶体管和第一NMOS晶体管，其中：
地址解码器将解码信号传输至第一反相器中的第一PMOS晶体管的栅极和第一NMOS晶体管的栅极，所述第一PMOS晶体管的源端接第一电源电压，所述第一NMOS晶体管的源端接地，所述第一PMOS晶体管的漏端和第一NMOS晶体管的漏端用于共同输出第一逻辑电平反向信号；
所述第二反相器中第二PMOS晶体管的栅极和第二NMOS晶体管的栅极用于共同输入上述第一逻辑电平反向信号，所述第二PMOS晶体管的源端接第二电源电压，所述第二电源电压高于第一电源电压，第二NMOS晶体管的源端接地，所述第二PMOS晶体管的漏端和第二NMOS晶体管的漏端用于共同输出第二逻辑电平反向信号至SRAM单元的字线端；
所述SRAM单元根据接收到的第二逻辑电平反向信号进行相应的操作。
作为本发明的一种优化结构：所述第二电源电压比第一电源电压高出5%-50%。
作为本发明的一种优化结构：所述第一反相器和第二反相器具有相同的宽长比。
再次结合图2，下面给出详细的驱动过程：
1）：A信号是经过地址解码器后的解码信号，此信号的电压峰值为Vcc，相对于亚阈值SRAM设计时，即为设计中所要求的设计电压；
2）：A信号经过INV1后，其逻辑电平信号反向，得到信号B，此时信号B的电压峰值仍为Vcc；
3）：B信号经过INV2后，由于INV2的电源电压为Inc_Vcc，则得到的C信号的电压峰值会增加20%，此时信号的驱动能力增强；
4)：增强后的C信号输入SRAM单元的字线中，SRAM单元进行相应的操作。
图3为传统驱动电路和本发明的驱动电路结合外围电路的仿真波形，其中两种驱动电路采用相同的外围电路。本仿真中，记C1表示传统驱动电路的仿真波形，C2为本发明驱动电路的仿真波形，由波形显示可知：本发明提出的驱动电路较之传统驱动电路在上升时间方面有明显减小，在下降时间方面相仿，本发明提出的驱动电路有更好的驱动效果。
以上所述提供了本发明的实施例及相应的仿真结果，描述驱动电路的特定实施例。当然，这仅是实施例，并不是对权利要求中所描述的本发明的限制。
尽管本发明此处具体化一个特定的例子示出和描述，然而本发明不限制于所示出的细节，因为在不偏离本发明的精神以及在权利要求的范围和等同范围内，可以作出多种改进和结构变化。因此，宽范围地并且如权利要求中所阐明的在某种意义上与本发明的范围一致地解释附加的权利要求是适当的。

Claims (3)

1.一种用于SRAM亚阈值地址解码器的驱动电路，用于将地址解码器解码操作后的解码信号经过二次反向后传输至SRAM单元，其特征在于，包括两个反相器，所述两个反相器各包括一个PMOS晶体管和第一NMOS晶体管，其中：
地址解码器将解码信号传输至第一反相器中的第一PMOS晶体管的栅极和第一NMOS晶体管的栅极，所述第一PMOS晶体管的源端接第一电源电压，所述第一NMOS晶体管的源端接地，所述第一PMOS晶体管的漏端和第一NMOS晶体管的漏端用于共同输出第一逻辑电平反向信号；
所述第二反相器中第二PMOS晶体管的栅极和第二NMOS晶体管的栅极用于共同输入上述第一逻辑电平反向信号，所述第二PMOS晶体管的源端接第二电源电压，所述第二电源电压高于第一电源电压，第二NMOS晶体管的源端接地，所述第二PMOS晶体管的漏端和第二NMOS晶体管的漏端用于共同输出第二逻辑电平反向信号至SRAM单元的字线端；
所述SRAM单元根据接收到的第二逻辑电平反向信号进行相应的操作。
2.根据权利要求1所述的一种用于SRAM亚阈值地址解码器的驱动电路，其特征在于，所述第二电源电压比第一电源电压高出5%-50%。
3.根据权利要求1或2所述的一种用于SRAM亚阈值地址解码器的驱动电路，其特征在于，所述第一反相器和第二反相器具有相同的宽长比。
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