CN102379037A - 使用顶部后钝化技术和底部结构技术的集成电路芯片 - Google Patents

使用顶部后钝化技术和底部结构技术的集成电路芯片 Download PDF

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05673—Rhodium [Rh] as principal constituent
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    • H01L2224/05676—Ruthenium [Ru] as principal constituent
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    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13099—Material
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13311—Tin [Sn] as principal constituent
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    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/4918—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

本发明揭示集成电路芯片和芯片封装，其包含所述集成电路芯片的顶部处的过钝化方案和所述集成电路芯片的底部处的底部方案，所述过钝化方案和底部方案使用顶部后钝化技术和底部结构技术。所述集成电路芯片可通过所述过钝化方案或所述底部方案连接到外部电路或结构，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。还描述相关的制造技术。

Description

使用顶部后钝化技术和底部结构技术的集成电路芯片
本申请案主张2009年3月30日申请的第61/164,473号美国临时申请案的优先权，所述美国临时申请案以全文引用的方式并入本文。
技术领域
本发明涉及集成电路芯片和芯片封装，且更特定来说，涉及针对电路芯片和封装的不同侧使用不同的互连方案的集成电路芯片和封装。
背景技术
半导体芯片可存在于许多电子装置中，且当今许多电子装置需要在高速和/或低功耗条件下运行。在传统的半导体制造中，芯片可使用芯片的经线接合的线或与焊垫接合的焊料球(由芯片的钝化层中的开口暴露)来与球栅格阵列(BGA)衬底连接。现代的电子系统、模块和/或电路板通常含有许多不同类型的芯片，例如中央处理单元(CPU)、数字信号处理器(DSP)、模拟芯片、动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、快闪存储器芯片和类似芯片。
每一芯片通常是使用不同类型和/或不同代的IC制造工艺技术来制造。举例来说，在一些笔记型个人计算机中，CPU芯片可能使用电源电压为1.2V的65nm IC工艺技术来制造，模拟芯片可能使用电源电压为3.3V的较老的0.25微米(250nm)IC工艺技术来制造，且DRAM芯片可能使用1.5V的90nm IC工艺技术来制造，且快闪存储器芯片可能使用电源电压为2.5V的0.18微米(180nm)IC工艺技术来制造。
每一不同类型的芯片可针对其供应电力需要不同的电压要求。举例来说，给定的DRAM芯片可能需要芯片上电压转换器来将3.3V转换为1.5V，而同时快闪存储器芯片可能需要芯片上电压转换器来将3.3V转换为2.5V。在单个系统中的多种供应电压的情况下，电压调节和转换可存在问题、较复杂且成本较高。
互连方案包含将IC连接到其它电路或系统组件的金属连接。此些互连方案已变得相对重要，且通过IC的进一步微型化而对电路性能(包含对芯片电压和调节)具有日益不利的影响。举例来说，金属互连的寄生电容和电阻随着尺寸变小而增加，这使芯片性能显著降级。在此方面极为关注的是沿着电力总线和接地总线的电压降和关键信号路径的RC延迟。通过使用较宽金属线来减少电阻的尝试导致这些线的较高电容。
为了解决此问题，一种方法已开发用于线的低电阻金属(例如铜)，同时在信号线之间使用低电介质材料。当前的实践是在钝化层下产生金属互连网络，然而此方法将互连网络限制为细线互连且存在与其相关联的高寄生电容和高线电阻率。后两种参数由于其相对高的值而使装置性能降级，此影响对于较高频率应用和对于例如用于时钟分配线的长互连线来说变得甚至更严重。而且，细线互连金属无法承载接地总线和电力总线通常需要的高电流值。
发明内容
本发明是针对在芯片或芯片封装的相应主要侧使用过钝化和底部互连方案(或“技术”)的集成电路芯片和芯片封装。
本发明的一方面是针对如下的芯片或芯片封装：在芯片或芯片封装的一侧包含一种互连方案且/或在芯片或芯片封装的另一侧包含另一种互连方案，例如在芯片顶部的过钝化方案和在同一芯片的底部的底部方案。集成电路芯片可通过所述过钝化方案或底部方案连接到外部电路或结构，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
本发明的另一方面是针对芯片上电压调节和/或转换装置和电路。
本发明的示范性实施例提供芯片，在芯片的钝化层处具有过钝化方案且在芯片的半导体衬底的背侧处具有底部方案。示范性实施例可包含用于芯片或芯片封装的任一侧(例如，芯片的顶部或芯片的底部(背侧))的后钝化方案。
本发明的示范性实施例可提供芯片上电压调节和/或转换装置或电路，其可将电力发送到需要不同电压特性的多个装置或电路单元(例如，子电路或电路部分)。
此外，示范性实施例可在由寄生效应带来的损失极小的情况下将电压或电力供应到一个或一个以上装置或电路单元。
另外的实施例可提供通过钝化层和借助沉积于钝化层上的粗导体将电力递送到一个或一个以上装置或电路单元。
实施例可进一步提供过钝化金属互连，其可将信号、电力和/或接地输出从至少一个内部电路或内部装置分配到至少一个其它内部电路或装置。示范性实施例可提供此条件而无需连接到ESD、驱动器或接收器电路。
实施例可进一步提供过钝化金属互连，其可将信号、电力和/或接地输出从至少一个内部电路或内部装置分配到至少一个其它内部电路或装置，和/或分配到外部(芯片的外部)电路，包含根据本发明的其它芯片和芯片封装。
从以下对说明性实施例的详细描述、附图和权利要求书的审阅中将更明了本发明的这些以及其它组件、步骤、特征、益处和优点。
附图说明
附图揭示本发明的说明性实施例。其不陈述所有实施例。可另外或替代地使用其它实施例。可省略可能显而易见或不必要的细节以节省空间或进行更有效的说明。相反，可在无需所揭示的所有细节的情况下实践一些实施例。当不同图中出现相同标号时，其指代相同或相似的组件或步骤。
当连同附图一起阅读时从以下描述内容可更完整地了解本发明的方面，附图应视为本质上说明性的而不是限制性的。附图不一定按比例绘制，而是着重于本发明的原理。
图1A是通过细线金属化连接到多个内部电路的现有技术电压调节器或转换器电路的示意性表示。
图1B是根据实施例的通过过钝化电力总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的示意性表示。
图1C和图1D是根据实施例的通过过钝化电力和接地总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或电压转换器的示意性表示。
图2A是通过细线金属化连接到多个内部电路的现有技术电压调节器或转换器电路的俯视图布局。
图2B是根据实施例的通过过钝化电力总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的俯视图布局。
图2C是根据实施例的通过过钝化电力和接地总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的俯视图布局。
图3A是通过细线金属化连接到多个内部电路的现有技术电压调节器或转换器电路的横截面表示。
图3B是根据实施例的通过过钝化电力总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的横截面表示。
图3C是根据实施例的通过过钝化电力和接地总线(两个经图案化电路金属层中的金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的横截面表示。
图3D是根据实施例的通过过钝化电力总线(金属线、迹线或平面)连接到多个内部电路的电压调节器或转换器电路的横截面表示。此图类似于图3B，不同的是在最底部过钝化金属层与钝化层之间提供额外的聚合物层。
图4是根据实施例的CMOS电压转换器电路的实例的示意性表示。
图5A是根据实施例的通过钝化层下的细线金属化结构连接的多个内部电路的示意性表示。
图5B是根据实施例的通过钝化层上的用以传输信号的厚和宽金属层连接的多个内部电路的示意性表示。
图5C展示根据实施例的可应用于图5B所示的内部电路21的反相器的电路图。
图5D展示根据实施例的可应用于图5B所示的内部电路21的内部驱动器的电路图。
图5E展示根据实施例的可应用于图5B所示的内部电路21的三态缓冲器的电路图。
图5F展示根据实施例的可应用于图5B所示的内部电路21的三态缓冲器的电路图，所述三态缓冲器连接到与存储器单元连接的读出放大器。
图5G展示根据实施例的可应用于图5B所示的内部电路21的门开关的电路图，所述门开关连接到与存储器单元连接的读出放大器。
图5H展示根据实施例的可应用于图5B所示的内部电路21的锁存器电路的电路图，所述锁存器电路连接到与存储器单元连接的读出放大器。
图5I展示根据实施例的可应用于图5B所示的内部电路21的门开关和内部驱动器的电路图，所述门开关和内部驱动器连接到与存储器单元连接的读出放大器。
图5J展示根据实施例的可应用于图5B所示的内部电路21的锁存器电路和内部驱动器的电路图，所述锁存器电路和内部驱动器连接到与存储器单元连接的读出放大器。
图5K是根据实施例的通过钝化层上的用以传输信号的厚和宽金属层连接的多个内部电路的示意性表示。
图5L展示根据实施例的可应用于图5K所示的内部电路21的内部接收器的电路图。
图5M展示根据实施例的可应用于图5K所示的内部电路21的三态缓冲器的电路图。
图5N展示根据实施例的可应用于图5K所示的内部电路21的三态缓冲器的电路图，所述三态缓冲器连接到与存储器单元连接的读出放大器。
图5O展示根据实施例的可应用于图5K所示的内部电路21的门开关的电路图，所述门开关连接到与存储器单元连接的读出放大器。
图5P展示根据实施例的可应用于图5K所示的内部电路21的锁存器电路的电路图，所述锁存器电路连接到与存储器单元连接的读出放大器。
图5Q展示根据实施例的可应用于图5K所示的内部电路21的门开关和内部接收器的电路图，所述门开关和内部接收器连接到与存储器单元连接的读出放大器。
图5R展示根据实施例的可应用于图5K所示的内部电路21的锁存器电路和内部接收器的电路图，所述锁存器电路和内部接收器连接到与存储器单元连接的读出放大器。
图5S是根据实施例的通过钝化层上的用以传输模拟信号的厚和宽金属层连接的多个内部电路的示意性表示。
图5T展示根据实施例的可应用于图5S所示的内部电路21的差分放大器的电路图。
图5U到图5Z展示根据实施例的具有在钝化层上的地址总线和数据总线的存储器芯片的示意性表示。
图6A是根据实施例的从内部电路到其它内部电路的信号分配的俯视图布局。
图6B是根据实施例的信号分配以及内部电路通过过钝化互连方案将信号发送到其它内部电路的俯视图布局，其不需要焊料凸块和芯片外电路。
图7A是根据实施例的从内部电路到其它内部电路的信号分配的横截面表示。
图7B是根据实施例的信号分配以及内部电路通过过钝化互连方案将信号发送到其它内部电路的横截面表示，其不需要焊料凸块和芯片外电路。
图7C是根据实施例的信号分配以及内部电路通过过钝化方案将信号发送到其它内部电路的横截面表示，其不需要焊料凸块和芯片外电路。两个过钝化方案包含两个金属层。
图7D是根据实施例的信号分配以及内部电路通过过钝化互连方案将信号发送到其它内部电路的横截面表示。此图类似于图7B，不同的是在钝化层与最底部过钝化金属层之间提供额外的聚合物层。
图8A是根据实施例的使用细线方案通过芯片外电路从内部电路到外部电路的信号分配的示意性表示。
图8B、图8D、图8E和图8F是根据实施例的通过过钝化金属和细线金属且通过芯片外电路传播到外部电路的在内部电路中产生的信号的示意性表示。
图8C是根据实施例的通过过钝化金属和细线金属且通过芯片外电路从外部电路传输到内部电路的信号的示意性表示。
图9A是根据实施例的使用细线方案通过芯片外电路从内部电路到外部电路的信号分配的俯视图布局。
图9B是根据实施例的通过钝化层上的厚和宽金属迹线、总线或平面连接到芯片外电路的多个内部电路的俯视图布局。
图9C是根据实施例的通过钝化层上的厚和宽金属迹线、总线或平面连接到芯片外电路的多个内部电路的俯视图布局，且芯片外电路包含两级级联芯片外驱动器421。
图9D是根据实施例的通过钝化层上的厚和宽金属迹线、总线或平面连接到芯片外电路的多个内部电路的俯视图布局，且芯片外电路包含四级级联芯片外驱动器42。
图10A是根据实施例的使用细线方案通过芯片外电路从内部电路到外部电路的信号分配的横截面表示。
图10B到图10E和图10G到图10I是根据实施例的通过厚和宽金属迹线、总线或平面连接到芯片外电路的多个内部电路的横截面表示。
图10F是根据实施例的通过钝化层下的金属迹线、总线或平面连接到芯片外电路的多个内部电路的横截面表示，其中线经线接合到钝化层上的经再定位的垫。
图11A是根据实施例的可应用于图8B所示的芯片外缓冲器42的芯片外驱动器电路的实例的示意性表示。
图11B是根据实施例的可应用于图8C所示的芯片外缓冲器42的芯片外接收器电路的实例的示意性表示。
图11C是根据实施例的可应用于图8B所示的芯片外缓冲器42的芯片外三态缓冲器的实例的示意性表示。
图11D是根据实施例的可应用于图8E所示的芯片外缓冲器42的芯片外驱动器电路的实例的示意性表示。
图11E是根据实施例的可应用于图8C所示的芯片外缓冲器42的芯片外三态缓冲器的实例的示意性表示。
图11F是根据实施例的可应用于图8B、图8C、图8E和图8F所示的芯片外ESD电路43的ESD连接的实例的示意性表示。
图11G是根据实施例的可应用于图8F所示的芯片外缓冲器42的四级级联芯片外驱动器电路的实例的示意性表示。
图11H是根据实施例的可应用于图8D所示的芯片外ESD电路43的两个ESD连接的实例的示意性表示。
图12A是根据实施例的外部电源向内部电路的分配的示意性表示。
图12B是根据实施例的外部电源通过过钝化金属向内部电路的分配的示意性表示。ESD保护电路连接到过钝化金属。
图12C是根据实施例的外部电源通过过钝化金属向内部电路的分配的示意性表示。内部电路的电力和接地节点连接到过钝化金属。ESD电路连接到过钝化金属。
图12D是根据实施例的外部电源和外部接地通过过钝化金属向内部电路的分配的示意性表示。一个以上ESD电路连接到过钝化金属。
图12E是根据实施例的可应用于图12B到图12D所示的ESD电路44或45的ESD电路的实例的示意性表示。
图13A是根据实施例的外部电源向内部电路的分配的俯视图布局。
图13B是根据实施例的外部电源通过过钝化金属向内部电路的分配的俯视图布局。ESD保护电路连接到过钝化金属。
图13C是根据实施例的外部电源和外部接地通过过钝化向内部电路的分配的俯视图布局。内部电路的电力和接地节点连接到过钝化金属。ESD电路连接到过钝化电力和接地迹线、总线或平面。
图14A是根据实施例的外部电源向内部电路的分配的横截面表示。
图14B是根据实施例的外部电源通过过钝化金属向内部电路的分配的横截面表示。ESD保护电路连接到过钝化金属。
图14C是根据实施例的外部电源和外部接地通过过钝化金属向内部电路的分配的横截面表示。内部电路的电力和接地节点连接到过钝化金属。电力线、迹线或平面在第二过钝化金属层中，而接地线、迹线或平面在第二过钝化金属层下方的第一过钝化金属层中。ESD保护电路连接到过钝化金属。
图14D是根据实施例的外部电源通过过钝化金属向内部电路的分配的横截面表示。ESD保护电路连接到过钝化金属。此图类似于图14B，不同的是额外的聚合物层形成于最底部过钝化金属层与钝化层之间。
图15A和图15B是根据实施例的起始材料的描绘。起始材料是晶片。本发明的过钝化方案将建置于晶片上。图15B与图15A不同的是具有位于由钝化层中的开口暴露的金属垫或迹线上的任选的金属盖。
图15C到图15L展示根据实施例的形成具有两个金属层的过钝化方案的工艺步骤，其中每一金属层由浮雕工艺形成。
图15M是展示根据实施例的在半导体晶片的钝化层处形成包含过钝化方案的半导体晶片的工艺的横截面图。
图16A到图16M展示根据实施例的形成具有两个金属层的过钝化方案的工艺步骤，其中第一过钝化金属层由双浮雕工艺形成，而第二过钝化金属层由单浮雕(浮雕)工艺形成。
图17A到图17J展示根据实施例的形成具有三个金属层的过钝化方案的工艺步骤。第一和第二过钝化金属层由合适的工艺形成，例如通过双浮雕工艺，而第三(最顶部)过钝化金属层由合适的工艺形成，例如通过单浮雕(浮雕)工艺。
图18A到图18I展示根据实施例的形成具有三个金属层的过钝化方案的工艺步骤。第一和第三过钝化金属层由合适的工艺形成，例如通过单浮雕(浮雕)工艺，而第二过钝化金属层由合适的工艺形成，例如通过双浮雕工艺。
图19A到图19I展示根据实施例的形成具有两个金属层的过钝化方案的工艺步骤。第一过钝化金属层由合适的工艺形成，例如通过双浮雕工艺，而第二(最顶部)过钝化金属层由合适的工艺形成，例如通过单浮雕(浮雕)工艺。
图20说明根据实施例的用于计算过钝化方案和细线方案中的金属线或迹线的每单位长度的电容的模型。
图21和图22展示根据实施例的可为PMOS晶体管或NMOS晶体管的MOS晶体管的俯视图。
图23A到图23M展示根据实施例的用于封装DRAM芯片的横截面图。
图23N展示根据实施例的用于DRAM芯片的芯片封装的俯视图。
图24A展示根据实施例的半导体晶片的横截面图。
图24B是展示根据实施例的使图24A所示的半导体晶片的硅衬底变薄的工艺的横截面图。
图24C是根据实施例的图24B所示的半导体晶片的横截面图，其包含半导体晶片的硅衬底中的穿硅通孔且包含穿硅通孔的侧壁上和硅衬底的背侧上的绝缘层。
图24D到图24H是展示根据实施例的形成图24B所示半导体晶片的硅衬底中的穿硅通孔和形成穿硅通孔的侧壁上和硅衬底的背侧上的绝缘层的工艺的横截面图。
图24I到图24N是展示根据实施例的形成图24B所示半导体晶片的硅衬底中的穿硅通孔和形成穿硅通孔的侧壁上和硅衬底的背侧上的绝缘层的另一工艺的横截面图。
图25A到图25L是展示根据实施例的用于在图24C所示半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图25M到图25T是根据实施例的半导体晶片的横截面图。
图25U、图25V和图25W是根据实施例的封装的横截面图。
图26A到图26G是展示根据实施例的用于在图24C所示半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图26H到图26K是根据实施例的半导体晶片的横截面图。
图27A到图27Q是展示根据实施例的用于在图24C所示半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图27R到图27T是根据实施例的半导体晶片的横截面图。
图28A到图28F是展示根据实施例的用于在图24C所示半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图28G到图28I是根据实施例的半导体晶片的横截面图。
图28J是根据实施例的芯片封装的横截面图。
图29A到图29T展示根据实施例的半导体芯片的简化电路图。
图30A到图30I是展示根据实施例的用于在半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图30J、图30K和图30L是展示根据实施例的用于形成在半导体晶片的钝化层处包含过钝化方案且在半导体晶片的背侧处包含底部方案的半导体晶片的工艺的横截面图。
图30M和图30N是根据实施例的用于形成在半导体晶片的硅衬底的作用侧处包含金属垫、凸块或迹线且在硅侧的背侧处包含底部方案的半导体晶片的工艺的横截面图。
图31A到图31G是展示根据实施例的用于在半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图31H和图31I是展示根据实施例的用于形成在半导体晶片的钝化层处包含过钝化方案且在半导体晶片的背侧处包含底部方案的半导体晶片的工艺的横截面图。
图31J是展示根据实施例的用于形成在半导体晶片的硅衬底的作用侧处包含金属垫、凸块或迹线且在硅侧的背侧处包含底部方案的半导体晶片的工艺的横截面图。
图32A到图32R是展示根据实施例的用于在半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图32S和图32T是展示根据实施例的用于形成在半导体晶片的硅衬底的作用侧处包含金属垫、凸块或迹线且在硅侧的背侧处包含底部方案的半导体晶片的工艺的横截面图。
图32U是展示根据实施例的用于形成半导体晶片的工艺的横截面图。
图33A到图33K是展示根据实施例的用于在半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图33L是展示根据实施例的图33K中说明的半导体晶片的横截面图，其中在半导体晶片的硅衬底的作用侧处具有过钝化方案。
图33M是展示根据实施例的图33K中说明的半导体晶片的横截面图，其中在半导体晶片的硅衬底的作用侧处具有金属垫、凸块或迹线。
图33N到图33S是展示根据实施例的用于在半导体晶片的背侧处形成底部结构技术的底部方案的工艺的横截面图。
图33T和图33U是根据实施例的半导体晶片的横截面图。
图33V展示根据实施例的半导体晶片的电容器的俯视图。
图33W展示根据实施例的沿着图33V中的点线A-A切割的横截面图。
图33X展示根据实施例的半导体晶片的电容器的俯视图。
图33Y展示根据实施例的沿着图33X中的点线A-A切割的横截面图。
图34A到图34G是展示根据实施例的在半导体晶片的钝化层处形成超级电容器、经图案化电路层、金属凸块或柱以及两个聚合物层的工艺的横截面图。
图35A到图35D是展示根据实施例的形成在半导体晶片的钝化层处包含过钝化方案且在半导体晶片的背侧处包含底部方案、离散电感器和离散电容器的半导体晶片的工艺的横截面图。
图36A到图36D是根据实施例的芯片封装模块的横截面图。
图37A到图37D和图38A到图38D是根据实施例的模块的横截面图。
图39A、图39H、图39I和图39J是各自展示根据实施例的高速缓冲存储器芯片和芯片的接口电路的电路图。
图39B和图39C展示根据实施例的高速缓冲存储器芯片中的芯片间电路的电路图。
图39D和图39E展示根据实施例的芯片中的芯片间电路的电路图。
图39F和图39G展示根据实施例的芯片中的芯片外缓冲器的电路图。
图40A到图40F展示根据实施例如何计算芯片的ESD单元的有效面积且界定由一个或一个以上ESD单元组成的ESD电路的大小。
图41展示根据实施例的包含衬底、射频(RF)模块和线接合堆叠存储器BGA封装的模块的横截面图。
图42A到图42O是展示根据实施例的用于形成芯片的工艺的横截面图。
图43A到图43E是展示根据实施例的用于形成半导体晶片的工艺的横截面图，所述半导体晶片经最终化以切割为多个高速缓冲存储器芯片。
图44A到图44C是展示根据实施例的用于接合图42N所示的芯片与图43D所示的半导体晶片的工艺的横截面图。
图45A和图45B是各自展示根据实施例的高速缓冲存储器芯片和芯片的接口电路的电路图。
图46A到图46N是展示根据实施例的用于形成半导体晶片的工艺的横截面图，所述半导体晶片经最终化以切割为多个高速缓冲存储器芯片。
图47A到图47C是展示根据实施例的用于形成处理器单元的工艺的横截面图。
图47D到图47F是展示根据实施例的用于形成处理器单元的工艺的横截面图。
图47G到图47I是展示根据实施例的用于形成处理器单元的工艺的横截面图。
图47J到图47L是展示根据实施例的用于形成处理器单元的工艺的横截面图。
图48A展示根据实施例的另一堆叠DRAM BGA封装1390。
图48B展示根据实施例的组装在图48A所示的堆叠DRAM BGA封装1390中的DRAM芯片1392的俯视图。
图48C和图48D展示根据实施例的组装在图48A所示的堆叠DRAM BGA封装1390中的各种类型DRAM芯片1392的沿着图48B中的切割线F-F′的横截面图，且再分配电路层1411主要由溅镀铝制成。
图48E和图48F展示根据实施例的组装在图48A所示的堆叠DRAM BGA封装1390中的各种类型DRAM芯片1392的沿着图48B中的切割线F-F′的横截面图，且再分配电路层1411主要由电镀铜或金制成。
图48G展示根据实施例的组装在图48A所示的堆叠DRAM BGA封装1390中的DRAM芯片1392的俯视图。
图48H和图48I展示根据实施例的放置、组装或并入在图48A所示的堆叠DRAMBGA封装1390中的各种类型DRAM芯片1392的沿着图48G中的切割线G-G′的横截面图，且再分配电路层1411主要由溅镀铝制成。
图48J和图48K展示根据实施例的组装在图48A所示的堆叠DRAM BGA封装1390中的各种类型DRAM芯片1392的沿着图48G中的切割线G-G′的横截面图，且再分配电路层1411主要由电镀铜或金制成。
虽然在附图中描绘特定实施例，但所属领域的技术人员将了解，所描绘的实施例是说明性的，且在本发明的范围内可设想和实践所展示的实施例以及本文描述的其它实施例的变型。
具体实施方式
现在论述说明性实施例。可另外或替代地使用其它实施例。可能省略了可为明显或不必要的细节以简洁或达到更有效的呈现。相反，即使没有所揭示的所有细节也可实践一些实施例。
本发明提供针对芯片或芯片封装的相应主要侧使用过钝化和底部互连方案(或“技术)的集成电路芯片和芯片封装。
本发明的一方面是针对如下的芯片或芯片封装：在芯片或芯片封装的一侧包含一种互连方案且/或在芯片或芯片封装的另一侧包含另一种互连方案，例如在芯片顶部的过钝化方案和在同一芯片的底部的底部方案。
本发明的另一方面是针对芯片上电压调节和/或转换装置和电路。此芯片上电压调节器和转换器可通过芯片上电力/接地总线来为位于IC芯片上不同位置的半导体装置提供恒定的电压源。电压可具备经最小化/减小的寄生损失、经最小化/减小的能量消耗和/或经最小化/减小的纹波效应。
图1A、图2A和图3A分别展示可用于论述本发明实施例的现有技术芯片结构的电路图、俯视图和横截面图。电压调节器或转换器电路41接收外部电力电压Vdd，输出电力电压Vcc，且使用钝化层5下的IC细线金属迹线6191和61将电力Vcc递送到内部电路20，包含21、22、23和24。IC细线金属迹线61包含若干片段618、6111、6121a、6121b、6121c和6141。细线金属迹线6191和61在钝化层5下。
下文描述本发明的示范性实施例。
第一实施例：具有电压调节器-转换器的过钝化电力/接地总线
图1B、图1C、图2B、图2C、图3B、图3C和图3D说明本发明的第一示范性实施例。图1B和图1C展示简化电路图，其中钝化层5上的金属迹线81和/或82连接电压调节器或转换器41和内部电路21、22、23和24以分配电力电压或接地参考电压，且点线5指示钝化层，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。图2B和图2C展示分别实现图1B和图1C所示电路的半导体芯片的俯视图，且粗迹线表示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。图3B和图3C展示分别实现图1B和图1C所示电路的半导体芯片的横截面图。图2B和图2C分别展示图3B和图3C所示半导体芯片的俯视图。图3B中所示的过钝化方案102包含聚合物层99和由经图案化电路层811提供的两个金属迹线81和81P，且聚合物层99中的开口9919在金属迹线81P的接触点8110上且使其暴露。图3C中所示的过钝化方案102包含由经图案化电路层812提供的金属迹线81、由经图案化电路层821提供的金属迹线82，和两个聚合物层98和99，且聚合物层99中的开口9929在经图案化电路层812的接触点8120上且使其暴露。图3D中所示的过钝化方案102包含两个聚合物层95和99以及由经图案化电路层811提供的两个金属迹线81和81P，且多个开口9519、9519′、9511、9512和9514在聚合物层95中，且聚合物层99中的开口9919在金属迹线81P的接触点8110上且使其暴露。
对于本发明的实施例，芯片上电压调节器或转换器电路41经配置以将电力发送到若干内部装置21、22、23和24(或电路)，且电压调节器或转换器电路41和内部装置21、22、23和24形成于同一IC芯片内的硅衬底1中和/或硅衬底1上。通过钝化层5中的开口511、512和514且借助于沉积在钝化层上的粗金属导体81，从电压调节器或转换器电路41输出的电力在极少的损失或寄生效应的情况下递送到若干装置或电路单元21、22、23和24。此设计的优点在于，遵从于经调节电源和粗金属导体，内部电路的负载处到下一电平的电压可控制在具有高精度的电压电平。当参考标号41是电压调节器时，电压调节器41的输出电压Vcc在所需电压电平的+10％与-10％内，且示范性地在所需电压电平的+5％与-5％内，其对与从电力金属迹线81P输入的外部电源Vdd连接的输入节点处的电压浪涌或较大波动不敏感。或者，电压调节器41可具有处于从电压调节器41输出的电压电平Vcc的输出节点和处于从外部电路供应的电压电平Vdd的输入节点，且电压电平Vdd减去电压电平Vcc的差与电压电平Vdd之比小于10％。因此，电路性能可改善。电压调节器41可具有1伏与10伏之间的输出，且示范性地在1伏与5伏之间。
在一些应用中，如果芯片需要不同于外部电源的电压电平Vdd的电压电平Vcc，那么可在芯片中安装电压转换器。参考标号41可指示电压转换器。除了电压调节电路外，在此情况下还需要芯片上电压转换器41来将外部电源的电压电平Vdd转换为芯片中需要的电压电平Vcc。转换器可输出比输入节点处的电压Vdd高的电压电平Vcc。或者，转换器可输出比输入节点处的电压Vdd低的电压电平Vcc。电压转换器可具有1伏与10伏之间的输出，且示范性地在1伏与5伏之间。当电压电平Vcc范围在0.6伏到3伏时，电压电平Vdd范围在3伏到5伏。当电压电平Vcc范围在0.6伏到2伏时，电压电平Vdd范围在2伏到3伏。举例来说，当电压电平Vcc为2.5伏时，电压电平Vdd为3.3伏。当电压电平Vcc为1.8伏时，电压电平Vdd为3.3伏。当电压电平Vcc为1.8伏时，电压电平Vdd为2.5伏。当电压电平Vcc为3.3伏时，电压电平Vdd为5伏。
图1B展示本发明的示范性实施例的电路示意图。如图示，电压调节器或转换器电路41接收来自外部电源的电压Vdd，且输出用于内部电路20(包含21、22、23和24)的电压Vcc。节点P处的输出电压Vcc分别分配到内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp，首先向上通过钝化层5中的钝化开口519′，接着通过钝化层5上的厚金属迹线81，接着向下通过钝化层5中的钝化开口511、512和514，且接着通过细线金属迹线61′到内部电路20：特定来说通过细线金属迹线61′的片段611到内部电路611；特定来说通过细线金属迹线61′的片段612a和612b到内部电路22；特定来说通过细线金属迹线61′的片段612a和612c到内部电路23；且通过细线金属迹线61′的片段614到内部电路24。
内部电路20(包含21、22、23和24)中的每一者至少包含PMOS晶体管，其具有连接到例如细线金属迹线61′的源极。内部电路20(包含21、22、23和24)中的每一者可包含NMOS晶体管，其物理沟道宽度与物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。或者，内部电路20(包含21、22、23和24)中的每一者可包含PMOS晶体管，其物理沟道宽度与物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到40或优选范围在例如约0.4到4。
图1B中的芯片结构可利用粗金属导体81作为电力/接地线、迹线或平面的载体。在此情况下，电压降和噪声减少很多，因为粗金属导体81具有比细线金属迹线低的电阻和电容。
在所有实施例中展示的内部电路或内部电路单元20例如包含两个NOR门22和24、一个NAND门23和一个内部电路21。内部电路20、21、22、23和24可为任一类型的IC电路，例如NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。NOR门22或24或者NAND门23具有三个输入节点Ui、Wi或Vi、一个输出节点Uo、Wo或Vo、一个Vcc节点Up、Wp或Vp以及一个Vss节点Us、Ws或Vs。内部电路21具有一个输入节点Xi、一个输出节点Xo、一个Vcc节点Tp以及一个Vss节点Ts。内部电路或内部电路单元20(包含21、22、23和24)中的每一者通常具有信号节点、电力节点和接地节点。
图2B和图3B分别提供图1B所示电路图的俯视图和横截面图。应注意，在图3B中，细线金属结构611、612、614、619和619′可由堆叠细线金属垫60和填充于通孔30′中的通孔插塞60′组成。上部通孔30′与下部通孔大体上对准；上部细线金属垫60与下部细线金属垫大体上对准；上部通孔插塞60与下部通孔插塞大体上对准。参见图1B、图2B和图3B，细线金属迹线或平面612包含多个部分612a、612b和612c，且用于局部电力分配。
钝化层5上的厚金属迹线或平面81用于全局电力分配且连接细线金属迹线或平面619′、611、612和614。图1B和图2B中所示的钝化层5上的厚金属迹线或平面81可由仅一个经图案化电路层811(如图3B所示)或多个经图案化电路层(未图示)组成。用以分配电力电压Vcc的经图案化电路层811(例如，电力平面、总线、迹线或线)是从图1B和图2B所示的粗迹线81的概念实现。当图2所示的钝化层5上的厚金属迹线或平面81由多个经图案化电路层组成时，例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层可位于相邻的经图案化电路层之间，分离所述经图案化电路层。例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层99可在由上文提到的聚合物层分离的经图案化电路层的最顶部层上、在钝化层(未图示)上，或在仅一个经图案化电路层811(如图3B和图3D所示)上。或者，例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层95可在钝化层与由上文提到的聚合物层(未图示)分离的经图案化电路层的最底部层之间，或在钝化层5与仅一个经图案化电路层811(如图3D所示)之间。聚合物层95可具有大于2微米的厚度，例如2与30微米之间。聚合物层95中的多个开口9519、9519′、9511、9512和9514分别与钝化层5中的开口519、519′、511、512和514大体上对准。聚合物层95中的开口9519、9519′、9511、9512和9514分别暴露由钝化层5中的开口519、519′、511、512和514暴露的垫(包含6190和6190′)。
聚合物层95中的一些开口9519和9519′具有下部部分，其宽度或横向尺寸小于钝化层5中分别与开口9519和9519′对准的开口519和519′的宽度或横向尺寸。聚合物层95覆盖垫6190和6190′的由钝化层5中的开口519和519′暴露的一部分。从俯视透视图看，开口519和519′的形状可为圆形、正方形、矩形或多边形。如果开口519和519′为圆形，那么开口519和519′可具有0.1与200微米、1与100微米或优选0.5与30微米之间的直径。如果开口519和519′为正方形的，那么开口519和519′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口519和519′是矩形的，那么开口519和519′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口519和519′是具有五个以上边的多边形，那么开口519和519′是具有0.1与200微米、0.5与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口519和519′具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在一情况下，开口519和519′具有30与100微米之间的宽度，其中聚合物层95中的开口9519和9519′的下部部分具有20与100微米之间的宽度。
聚合物层95中的一些开口9511、9512和9514具有下部部分，所述下部部分的宽度或横向尺寸大于钝化层5中分别与开口9511、9512和9514对准的开口511、512和514的宽度或横向尺寸。聚合物层95中的开口9511、9512和9514进一步靠近开口511、512和514而暴露钝化层5。从俯视透视图看，开口511、512和514的形状可为圆形、正方形、矩形或多边形。如果开口511、512和514为圆形，那么开口511、512和514可具有0.1与200微米、1与100微米或优选0.5与30微米之间的直径。如果开口511、512和514为正方形的，那么开口511、512和514可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口511、512和514是矩形的，那么开口511、512和514可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口511、512和514是具有五个以上边的多边形，那么开口511、512和514是具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口511、512和514具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在一情况下，开口511、512和514具有5与30微米之间的宽度，其中聚合物层95中的开口9511、9512和9514的下部部分具有20与100微米之间的宽度。
关于钝化层5中的开口519、519′、511、512和514以及聚合物层95中的开口9519、9519′、9511、9512和9514的先前描述可应用于15A到15L、16A到16M、17A到17J、18A到18I和19A到19I中所示的实施例。
构成钝化层5上的厚金属迹线或平面81的例如图3B和图3D中所示的811等经图案化电路层中的一者可包含粘合/势垒/种子层8111，和块传导金属层8112。形成经图案化电路层811的方法及其规范可遵循图15A到15M、16A到16M、17A到17J、18A到18I和19A到19I中所示的形成经图案化层801、802或803的方法及其规范。
在图1B、图2B和图3B中，外部电力在通过钝化层5中的开口519连接到钝化层5下的细线电路金属层619中的最顶部一者的金属垫6190的金属垫8110处供应电压电平Vdd，且输入到电压调节器或转换器电路41。电压调节器或转换器电路41通过细线电路金属层619′、厚的经图案化迹线或平面811和细线电路金属层611、612和614输出电力电压以供应内部电路21、22、23和24。细线电路层619、619′、611、612和614由例如氧化硅等薄膜绝缘层30分离。
虽然图3B展示仅一个用于分配经调节或转换的电力电压Vcc的经图案化电路层81，但其间沉积有一个或一个以上聚合物层的多个经图案化电路层可形成于钝化层5上且用以分配经调节或转换的电力电压Vcc。不同的经图案化电路层中的金属迹线或平面通过其间的聚合物层中的开口而连接。
图1A、图2A和图3A揭示处于电压电平Vdd的外部电源通过由钝化层5中的开口519暴露的垫6190且通过细线电路层619(包含堆叠细线金属垫和通孔)而输入电压调节器或转换器电路41。来自电压调节器或转换器电路41的处于电压电平Vcc的输出电力经分配以将电压Vcc仅通过IC细线互连61(包含片段6191′、618、6111、6121和6141)而供应到内部电路21、22、23和24。
在图1B、图2B、图3B和图3D中，将接地电压表示为Vss而不详细描述用于分配接地电压的电路示意图、布局和结构。图1C、图2C和图3C分别描述电路示意图、俯视图和横截面图，其展示钝化层5上的厚金属迹线或平面81和82，用于分配电源电压Vcc和接地参考电压Vss两者。分配接地参考电压Vss的结构82类似于上文提到的分配电源电压Vcc的结构81，不同的是通过厚金属迹线或平面82为电压调节器或转换器电路41和内部电路21、22、23和24提供共同接地电压Vss。这意味着外部接地节点Es可连接到电压调节器或转换器电路41的接地节点Rs且连接到内部电路21、22、23和24的内部接地节点Ts、Us、Vs、Ws。在图1C、图2C和图3C中，连接到处于电压电平Vss的外部电路的接地源的点Es：(1)通过钝化层5中的开口529连接到电压调节器或转换器电路41的接地节点Rs，且(2)通过钝化层5上的厚金属线、总线或迹线82、钝化层5中的开口521、522和524以及细线金属结构621、622(包含622a、622b和622c)和624而连接到内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。
图3C展示钝化层5上的两个经图案化电路层812和821，分别用于分配电力电压Vcc和接地参考电压Vss。用以分配接地参考电压Vss的例如接地平面、总线、迹线或线等经图案化电路层812和821中的底部一者821是从图1C和图2C所示的粗迹线82的概念实现。用以分配电力电压Vcc的例如电力平面、总线、迹线或线等经图案化电路层812和821中的顶部一者812是从图1C和图2C所示的粗迹线81的概念实现。具有2与30微米之间的厚度的例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层98分离经图案化电路层821和812。具有2与30微米之间的厚度的例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等另一聚合物层99覆盖顶部经图案化电路层812。或者，具有2与30微米之间的厚度的例如苯并环丁烷(BCB)、聚酰亚胺、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等另一聚合物层可提供与最底部经图案化电路层821与钝化层5之间，其描述为图3D所示的聚合物层95。在图1C、图2C和图3C中，用以分配接地参考电压Vss的在钝化层5上的接地平面、迹线或线82分别通过钝化层5中的开口521、522、524和529以及细线金属结构621、622、624和629连接到内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws和电压调节器或转换器电路41的接地节点Rs。用以分配电力电压Vcc的电力平面、迹线或线81或812分别通过聚合物层98中和钝化层5中的开口(未图示)以及通过细线金属结构611、612、614和619′连接到内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp(未图示)以及电压调节器或转换器电路41的输出节点P，如图3B中说明。
在图3B中，仅存在一个经图案化电路层811，其包含的一部分充当先前描述的在钝化层5上的递送从外部电路输入的电力电压的厚和宽金属迹线81P、电力总线或平面，且另一部分充当先前描述的在钝化层5上的递送从电压调节器或转换器电路41输出的电力电压的厚和宽金属迹线81、电力总线或平面。经图案化电路层811可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8111的种子层、粘合/势垒层和种子层上的电镀金属层8112。
参见图3B，关于用于形成经图案化电路层811的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在钝化层5的氮化硅层上和主要由铝或铜制成的接触垫6490(由钝化层5中的多个开口549、511、512和514暴露)上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8112，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8112下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8112下的粘合/势垒层。
在形成经图案化电路层811之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层811上或钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9949，从而暴露经图案化电路层811的接触垫8110。
参见图3B，对于在接触垫8110上形成金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9919暴露的接触垫8110上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有0.5与10微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有60与200微米之间的厚度的例如锡铅合金、锡银合金或锡银铜合金等含锡层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。随后金属凸块可经回流以成形为类似于球以用于倒装芯片组合件。金属凸块可连接到印刷电路板、陶瓷衬底或另一半导体芯片。
参见图3B，对于在接触垫8110上形成另一种类的金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9919暴露的接触垫8110上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有6与25微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。金属凸块可通过带自动接合(TAB)工艺连接到柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图3B，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由开口9919暴露的接触垫8110上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9919中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线接合到聚合物层99中的开口9919中的经无电电镀敷的金层上。
或者，参见图3B，可使用线接合工艺将金线接合到由聚合物层99中的开口9919暴露的经图案化电路层811的金层、铂层、钯层或钌层上。
参见图3D，在形成经图案化电路层811之前，可任选地通过合适的工艺形成聚合物层95，例如通过在钝化层5的氮化物层上和在接触垫6490上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层95中形成多个开口9519、9519′、9511、9512和9514，从而暴露由钝化层5中的开口519、519′、511、512和514暴露的多个接触垫6190。在形成聚合物层95之后，可在聚合物层95上和在由开口519、519′、511、512和514暴露的接触垫6190上形成经图案化电路层811。可在聚合物层95上和在由聚合物层95中的开口9519、9511、9512和9514暴露的接触垫6190上溅镀任一先前描述材料的粘合/势垒层。
构成钝化层5上的厚金属迹线或平面81和82的在图3C中所示的经图案化电路层812和821中的一者可包含粘合/势垒/种子层8111和块传导金属层8112。形成经图案化电路层812和821的方法及其规范可基于图15A到15L、16A到16M、17A到17J、18A到18I和19A到19I中所示的形成经图案化电路层801、802或803的方法及其规范。
在图3C中，用以递送接地电压的厚和宽金属迹线、总线或平面82可具有下部经图案化电路层，其在用以递送从电压调节器或转换器电路41输出的电力电压Vcc的厚和宽金属迹线、总线或平面81的上部经图案化电路层下方。或者，用以递送接地电压的厚和宽金属迹线、总线或平面82可具有上部经图案化电路层，其在用以递送从电压调节器或转换器电路41输出的电力电压Vcc的厚和宽金属迹线、总线或平面81的下部经图案化电路层上方。具有2与30微米之间的厚度的聚合物层可在上部与下部经图案化电路层之间。下部和上部经图案化电路层中的每一者可具有电镀铜层，其具有2与30微米之间的厚度。
参见图3C，在钝化层5上可存在多个经图案化电路层821和812，包含先前描述的接地总线或平面82以及位于接地总线或平面82上的用以递送从电压调节器或转换器电路41输出的电力电压的先前描述的电力总线或平面81。用于在钝化层5上和在由开口529、521、522和524暴露的接触垫6290上形成经图案化电路层821的工艺可认为是用于在钝化层5上和在由开口519、511、512和514暴露的接触垫6190上形成图3B所示的经图案化电路层811的工艺。经图案化电路层821可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8211的种子层、粘合/势垒层和种子层上的电镀金属层8212。经图案化电路层812可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8121的种子层、粘合/势垒层和种子层上的电镀金属层8122。
参见图3C，在形成经图案化电路层821之后，可通过合适的工艺形成聚合物层98，例如通过在经图案化电路层821上或钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层98中形成开口9829，从而暴露经图案化电路层821的接触垫。
参见图3C，关于用于形成经图案化电路层812的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层98上和在由聚合物层98中的开口9829暴露的经图案化层821的接触垫上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8122，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8122下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8122下的粘合/势垒层。
在形成经图案化电路层812之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层812上或聚合物层98上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9929，从而暴露经图案化电路层812的接触垫8120。
参见图3C，对于在接触垫8120上形成金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9929暴露的接触垫8120上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有0.5与10微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与1 0微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有60与200微米之间的厚度的例如锡铅合金、锡银合金或锡银铜合金等含锡层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。随后金属凸块可经回流以成形为类似于球。金属凸块可连接到印刷电路板、陶瓷衬底或另一半导体芯片。
参见图3C，对于在接触垫8120上形成另一种类的金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9929暴露的接触垫8120上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有6与25微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。金属凸块可通过带自动接合(TAB)工艺连接到柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图3C，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由层聚合物层99中的开口9929暴露的接触垫8120上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9929中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线接合到聚合物层99中的开口9929中的经无电电镀敷的金层上。
或者，参见图3C，可使用线接合工艺将金线接合到由聚合物层99中的开口9929暴露的经图案化电路层812的金层、铂层、钯层或钌层上。
或者，在形成经图案化电路层821之前，可任选地通过合适的工艺形成聚合物层，例如通过在钝化层5的氮化物层上和在接触垫6290上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层中形成多个开口，从而暴露由钝化层5中的开口529、521、522和524暴露的多个接触垫6290。在形成聚合物层之后，可在聚合物层上和在由开口529、521、522和524暴露的接触垫6290上形成经图案化电路层821。可在聚合物层上和在由聚合物层中的开口暴露的接触垫6290上溅镀任一先前描述材料的粘合/势垒层。
在一些应用中，用以传输数字信号或模拟信号的一些金属线、迹线或平面可提供在聚合物层98上且处于与电力迹线、总线或平面812相同的电平。或者，用以传输数字信号或模拟信号的一些金属线、迹线或平面可提供在钝化层5上且处于与接地迹线、总线或平面82相同的电平。存在如下描述的形成于钝化层5上的其它结构：(1)在用于高性能电路或高精度模拟电路的第一应用中，用以传输数字信号或模拟信号(未图示)的例如信号平面、总线、迹线或线等另一经图案化电路层可添加在电力线、总线或平面812与接地线、总线或平面821之间。分别在信号平面、总线、迹线或线上方和下方提供例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层(未图示)以分离信号平面、总线、迹线或线与电力迹线、总线或平面812，且分离信号平面、总线、迹线或线与接地迹线、总线或平面821；(2)在用于高电流或高精度电路的第二应用中，用以分配接地参考电压的例如接地平面、总线、迹线或线等另一经图案化电路层(未图示)可添加在电力迹线、总线或平面812上。电力迹线、总线或平面812夹在电力迹线、总线或平面812下方的接地迹线、总线或平面821与电力迹线、总线或平面812上方的新添加的接地迹线、总线或平面之间，因此形成钝化层5上的Vss/Vcc/Vss结构(堆叠是从底部到顶部)。在新添加的接地平面、总线、迹线或线与电力迹线、总线或平面812之间提供例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层。具有2与30微米之间的厚度的例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等封端聚合物层覆盖新添加的接地平面、总线、迹线或线；(3)在高电流或高精度电路的第三应用中，如果需要，那么基于Vss/Vcc/Vss结构的第二应用，可进一步在电力迹线、总线或平面81 2上方的顶部接地平面、总线、迹线或线(未图示)上形成用以分配电力电压的例如电力平面、总线、迹线或线等另一经图案化电路层(未图示)，从而在钝化层5上产生Vss/Vcc/Vss./Vcc结构(堆叠是从底部到顶部)。具有2与30微米之间的厚度的例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层提供于新添加的电力平面、总线、迹线或线与顶部接地迹线、总线或平面81之间。具有2与30微米之间的厚度的例如聚酰亚胺、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等封端聚合物层覆盖新添加的电力平面、总线、迹线或线。先前描述的结构为高电流电路、高精度模拟电路、高速电路、低功率电路、电力管理电路和高性能电路提供稳健的电源。
图4展示图1B、图1C、图2B、图2C、图3B、图3C和图3D中的电压调节器或转换器电路41的电路设计。此电路设计是用于通常用在现代DRAM设计中的电压调节器或转换器电路41，如1991年由约翰·威利父子出版社发行的“半导体存储器：设计、制造和应用手册(Semiconductor Memories：A handbook of Design，Manufacture andApplication)”第二版(B·普林斯)中描述。图4所示的电压调节器或转换器电路41提供电压调节功能和电压转换功能两者。外部电压Vdd可转换为在所需电压电平Vcc0下变化的输出电压Vcc，且Vcc与Vcc0之间的差与Vcc0之比小于10％，且优选小于5％。如在“现有技术”部分中论述，较多现代IC芯片需要芯片上转换器来将外部(系统、板、模块或卡电平)电源电压转换为芯片需要的电压电平。而且，例如DRAM芯片等一些芯片甚至在同一芯片上需要双倍或甚至三倍电压电平：例如，用于外围控制电路的3.3V，同时用于单元阵列区域中的存储器单元的1.5V。
图4中的电压调节器或转换器电路41包含两个电路块：电压参考产生器410和电流镜电路410′。电压参考产生器410在节点R处产生参考电压VR，其对节点4199处的外部电源电压Vdd的电压波动不敏感。Vdd也是参考电压产生器410的输入供应电压。电压参考产生器410包含两个分压器路径。一个路径包含串联连接的三个p沟道MOS晶体管4101、4103和4105，且另一路径包含串联连接的两个p沟道MOS晶体管4102和4104。MOS晶体管4103的漏极耦合到MOS晶体管4104的栅极的情况下，输出参考电压VR得到调节。当Vdd上升地波动时，节点G处的电压电平将上升，从而导致MOS晶体管4104的较弱接通。当MOS晶体管4104较弱地接通时，VR以较小范围下降或上升。类似地，当Vdd下降地波动时，VR以较小范围上升或下降。这解释了电压参考产生器410的电压调节行为。电压参考产生器410的输出用作电流镜电路410′的参考电压。电流镜电路410′提供具有处于所需恒定电平的电压且具有用于IC芯片的大电流能力的电源。电流镜电路410′还通过避免分压器路径中从Vdd到Vss的直接高电流路径而消除了可能的巨大功耗或浪费。p沟道MOS晶体管4109的漏极耦合到输出p沟道MOS晶体管4106的栅极且输出电压节点P耦合到参考电压镜p沟道MOS晶体管4110的栅极的情况下，输出电压Vcc得到调节，且因此输出电压电平Vcc可指定于所需电平。电导晶体管4112是具有连接到Vss的栅极的较小p沟道MOS晶体管，因此晶体管4112总是接通。电导晶体管4111是较大p沟道MOS，且其栅极由信号Φ控制。晶体管4111在内部电路或内部电路单元处于作用中循环时接通，从而导致由p沟道MOS晶体管4109和n沟道MOS晶体管4107提供的电流路径以及由p沟道MOS晶体管4110和n沟道MOS晶体管4108提供的电流路径的快速响应。晶体管4111的接通使由图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的例如21、22、23和24等内部电路需求的较大瞬态电流引起的输出供应Vcc弹跳最小。当内部电路或内部电路单元处于空闲循环时，晶体管4111断开以节省功耗。
第二实施例：用于内部电路的过钝化互连
第一实施例中描述的钝化层5上的粗迹线可替代地用作IC内部电路的互连以将信号从内部电路传输到另一内部电路或其它内部电路。在此应用中，钝化层上的粗金属导体用以将信号或数据从内部电路21的输出节点Xo传输到其它内部电路22、23和24的输入节点Ui、Vi和Wi，如图5B所示。当设计为例如在分离较长距离(例如，1mm或大于500微米的距离)的两个内部功能电路之间连接用于输入或输出数据信号、位信号或地址信号的一组类似节点的一束金属线或金属迹线(例如，同一芯片上的处理器单元与存储器单元之间的8、16、32、64、128、256、512或1024个数据(或地址)位连接)时，线或迹线常常称为总线，例如在存储器中使用的字总线或位总线。对于这些应用，本发明提供钝化层5上的远离下伏MOS装置的厚金属迹线、总线或平面83以如图5B所示连接多个内部电路21、22、23和24，且因此允许电信号在不干扰下伏MOS装置且不使信号完整性显著降级的情况下通过MOS装置。应注意，钝化层5上的厚金属迹线、总线或平面83并不通过与外部电路连接的任何芯片外输入/输出电路来连接内部电路21、22、23和24的节点，且并不一直连接到外部电路。由于先前描述的钝化层5上的厚金属迹线、总线或平面83可引起仅非常低的寄生电容，因此通过厚金属迹线、总线或平面83的信号将不会显著降级。这使得本发明非常适合于高速、低功率、高电流或低电压应用。在本发明的多数情况下，不需要额外的放大器、驱动器/接收器或中继器来帮助维持通过厚金属迹线、总线或平面83的信号的完整性。在本发明的一些情况下，和与外部电路连接的芯片外电路的大小相比具有较小大小的内部驱动器、内部接收器、内部三态缓冲器或中继器(包含MOS晶体管)是需要的，用来传输信号通过长路径，例如具有大于500微米或大于1000微米的长度的厚金属迹线、总线或平面83。
图5B、图6B和图7B展示本发明的第二示范性实施例。图5B展示简化电路图，其中钝化层5上的金属迹线、总线或平面83连接多个内部电路21、22、23和24以将来自内部电路21的输出节点Xo的信号传输到内部电路22、23和24的输入节点Ui、Vi和Wi。图6B展示实现图5B中所示电路的半导体芯片的俯视图。图7B展示实现图5B中所示电路的半导体芯片的横截面图。图6B展示图7B所示半导体芯片的俯视图，且例如信号平面、总线、迹线或线等用以将来自内部电路21的信号传输到内部电路22、23和24的经图案化电路层831是从图5B和图6B所示的粗迹线83的概念实现。图5B和图6B所示的粗迹线83指示形成于钝化层5上的过钝化方案102的迹线，且图5B所示的细迹线631、632(包含632a、632b和632c)和634和图6B所示的细迹线632a、632b和632c指示形成于钝化层5下方的迹线。
如图5B、图6B和图7B所示，内部电路21包含用以接收信号的输入节点Xi和用以将电信号输出到内部电路22、23和24的输出节点Xo。内部电路21可为逻辑门，例如反相器、NOR门、NAND门、OR门、AND门，或内部缓冲器(分别在图5C、图5D和图5E中展示的反相器、内部驱动器或内部三态缓冲器)。通过钝化层5上的粗金属方案83，内部逻辑电路22、23和24(两个NOR门22和24以及一个NAND门23)的输入节点Ui、Vi和Wi能够接收从内部电路21发送的数据或信号。输入节点Ui、Vi和Wi处的电压电平处于Vdd与Vss之间且具有非常小的降级，因为钝化层5上的互连金属迹线或总线83具有低电阻且产生低电容。应注意，在此设计中，厚金属迹线或总线83未连接到与例如ESD电路、芯片外驱动器、芯片外接收器或芯片外三态缓冲器电路等外部电路连接的芯片外电路，从而得到速度改善和功耗降低。
图5A、图6A和图7A说明内部电路21、22、23和24之间的连接。图5A、图6A和图7A中说明的技术依赖于钝化层5下方的细线金属迹线6311、6321、6341和638来将从内部电路21输出的数据传递到内部电路22、23和24，而不依赖于钝化层5上的任何经图案化电路层。
图5B和图6B揭示粗金属方案83建置于IC芯片的钝化层5上，且连接到内部电路21、22、23和24。图5A、图6A和图7A展示内部电路21通过钝化层5下方的细线金属结构的片段6311、638、6321a和6321b连接到NOR门22，通过钝化层5下方的细线金属结构的片段6311、638、6321a和6321c连接到NAND门23，且通过钝化层5下方的细线金属结构的片段6311、638和6341连接到另一NOR门24。在本发明中，细线金属结构的第二片段638由钝化层5上的粗金属导体83代替，如图5B和图6B所示。从内部电路21的输出节点(通常是内部电路21中的MOS晶体管的漏极)输出的信号可传递经过钝化层5下方的细线金属结构的片段631，随后经过钝化层5中的开口531，随后经过钝化层5上的互连方案83，随后经过钝化层5中的开口534，随后经过钝化层5下方的细线金属结构的片段634，且随后到达NOR门24的输入节点(通常是NOR门24中的MOS晶体管的栅极)。从内部电路21的输出节点(通常是内部电路21中的MOS晶体管的漏极)输出的信号可传递经过钝化层5下方的细线金属结构的片段631，随后经过钝化层5中的开口531，随后经过钝化层5上的互连方案83，随后经过钝化层5中的开口532，随后经过钝化层5下方的细线金属结构的片段632a和片段632b或632c，且随后到达NOR门22和NAND门23的输入节点(通常分别是NOR门22和NAND门23中的MOS晶体管的栅极)。
或者，当内部电路21是NOR门时，内部电路22、23和24可为NOR门、OR门、NAND门或AND门。当内部电路21是OR门时，内部电路22、23和24可为NOR门、OR门、NAND门或AND门。当内部电路21是NAND门时，内部电路22、23和24可为NOR门、OR门、NAND门或AND门。当内部电路21是AND门时，内部电路22、23和24可为NOR门、OR门、NAND门或AND门。当内部电路21中以漏极作为内部电路21的输出节点Xo的NMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的NMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。当内部电路21中以漏极作为内部电路21的输出节点Xo的NMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的PMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。当内部电路21中以漏极作为内部电路21的输出节点Xo的PMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的NMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。当内部电路21中以漏极作为内部电路21的输出节点Xo的PMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的PMOS晶体管具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。在先前描述的情况中，从内部电路21的输出节点Xo输出的信号可传递经过厚金属平面、总线、迹线或线83到达内部电路22、23和24，其中传递经过厚金属平面、总线、迹线或线83的电流的范围在例如约50微安到2微安，且优选范围在例如约100微安到1微安。图7B、图7C和图7D中所示的细线金属结构634、632和631可以多个电路层60和多个堆叠插塞60′形成，上部插塞60′与底部插塞60′对准。当电路层60以电镀铜形成时，堆叠插塞60′可以电镀铜形成。当电路层60以溅镀铝形成时，堆叠插塞60′可以化学气相沉积的钨形成。在钝化层5下方存在多个绝缘层30，且每一绝缘层30定位于电路层60中的相邻两者之间。由一种或一种以上无机材料制成的绝缘层30可包含厚度在0.01与2微米之间的氧化硅层，可包含厚度在0.01与2微米之间的氟掺杂硅酸盐玻璃(FSG)层，或可包含厚度在0.01与2微米之间的具有例如1.5与3.5之间的较低电介质常数的层，例如黑金刚石膜或含有氢、碳、氧和硅的材料。
图5B和图6B所示的钝化层5上的厚金属迹线或平面83可由仅一个经图案化电路层831(如图7B所示)或多个经图案化电路层831和832(如图7C所示)组成。在图7B中，用以传输信号的经图案化电路层831(例如，信号平面、总线、迹线或线)是从图5B和图6B所示的粗迹线83的概念实现。在图7C中，用以传输信号的经图案化电路层831和832(例如，信号平面、总线、迹线或线)是从图5B和图6B所示的粗迹线83的概念实现。当图5B和图6B所示的钝化层5上的厚金属迹线或平面83如图7C所示由多个经图案化电路层831和832组成时，例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、光环氧树脂SU-8、环氧基材料、弹性体或硅酮等聚合物层98可位于相邻的经图案化电路层831与832之间，分离所述经图案化电路层831和832。例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层99可在由上文提到的聚合物层98分离的经图案化电路层831和832的最顶部层832上、在钝化层5(如图7C所示)上，或在仅一个经图案化电路层831(如图7B和图7D所示)上。聚合物层99可具有2与30微米之间的厚度。应注意，聚合物层99中没有开口暴露经图案化电路层83 1或832，且经图案化电路层83 1或832不具有连接到外部电路的垫，如图7B、图7C和图7D所示。或者，例如聚酰亚胺(PI)、苯并环丁烷(BCB)、聚对二甲苯、环氧基材料、光环氧树脂SU-8、弹性体或硅酮等聚合物层95可在钝化层5与由上文提到的聚合物层98(针对图7C所示的结构)分离的经图案化电路层831和832的最底部层831之间，或在钝化层5与仅一个经图案化电路层831(如图7D所示)之间。聚合物层95可具有2与30微米的厚度。聚合物层95中的多个开口9519、9519′、9511、9512和9514分别与钝化层5中的开口519、519′、511、512和514大体上对准。聚合物层95中的开口9531、9532和9534分别暴露由钝化层5中的开口531、532和534暴露的垫。
聚合物层95中的开口9531、9532和9534具有下部部分，所述下部部分的宽度或横向尺寸大于钝化层5中分别与开口9531、9532和9534对准的开口531、532和534的宽度或横向尺寸。聚合物层95中的开口9531、9532和9534进一步靠近开口531、532和534而暴露钝化层5。从俯视透视图看，开口531、532和534的形状可为圆形、正方形、矩形或多边形。如果开口531、532和534为圆形，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的直径。如果开口531、532和534为正方形的，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口531、532和534是矩形的，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口531、532和534是具有五个以上边的多边形，那么开口531、532和534具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口531、532和534具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在一情况下，开口531、532和534具有0.1与30微米之间的宽度，其中聚合物层95中的开口9531、9532和9514的下部部分具有20与100微米之间的宽度。
构成钝化层5上的厚金属迹线或平面83的在图7B、图7C和图7D中所示的经图案化电路层831和832中的每一者可包含粘合/势垒/种子层8311、8311a、8311b或8321，和块传导金属层8112、8312a、8312b或8322。形成经图案化电路层831或832的方法及其规范可遵循图15A到15L、16A到16M、17A到17J、18A到18I和19A到19I中所示的形成经图案化层801、802或803的方法及其规范。
在图7B和图7D中，仅存在一个经图案化电路层831，包含用作先前描述的钝化层5上的厚和宽金属迹线83的部分。经图案化电路层831可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8311的种子层、粘合/势垒层和种子层上的电镀金属层8312。
参见图7B，关于用于形成经图案化电路层831的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在钝化层5的氮化硅层上和主要由铝或铜制成的接触垫6390(由钝化层5中的多个开口531、532和534暴露)上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8312，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与1 0微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8312下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8312下的粘合/势垒层。
在形成经图案化电路层831之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层831上和钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经旋涂的聚酰亚胺层历时30与240分钟之间的时间。在聚合物层99中未形成开口以暴露厚和宽金属迹线83。
参见图7D，在形成经图案化电路层831之前，可任选地通过合适的工艺形成聚合物层95，例如通过在钝化层5的氮化物层上和在由钝化层5中的开口531、532和534暴露的接触垫上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层95中形成多个开口9531、9532和9534，从而暴露由钝化层5中的开口531、532和533暴露的多个接触垫。在形成聚合物层95之后，可在聚合物层95上和在由开口531、532和533暴露的接触垫上形成经图案化电路层831。可在聚合物层95上和在由聚合物层95中的开口9531、9532和9534暴露的接触垫上溅镀任一先前描述材料的粘合/势垒层。
或者，参见图7C，在钝化层5上可存在多个经图案化电路层831和832，包含充当先前描述的厚和宽金属迹线83的部分。用于形成图7C所示的经图案化电路层831的工艺可认为是用于形成图10B所示的经图案化电路层831的工艺。经图案化电路层832可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8321的种子层、粘合/势垒层和种子层上的电镀金属层8322。
参见图7C，在形成经图案化电路层831之后，可通过合适的工艺形成聚合物层98，例如通过在经图案化电路层831上或钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层98中形成多个开口9831和9834，从而暴露经图案化电路层831的接触垫。
参见图7C，关于用于形成经图案化电路层832的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层98上和在由聚合物层98中的多个开口9831和9834暴露的经图案化层831的接触垫上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8322，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与1 0微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8322下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8322下的粘合/势垒层。
在形成经图案化电路层832之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层832上和聚合物层98上旋涂负光敏聚酰亚胺层(例如，酯类型)，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。
或者，参见图7C，在形成经图案化电路层831之前，可任选地通过合适的工艺形成如图7D中提到的聚合物层95，例如通过在钝化层5的氮化物层上和在由钝化层5中的开口531、532和534暴露的接触垫上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在如图7D提到的聚合物层95中形成多个开口9531、9532和9534，从而暴露由钝化层5中的开口531、532和533暴露的多个接触垫。在形成聚合物层95之后，可在聚合物层95上和在由开口531、532和533暴露的接触垫上形成经图案化电路层831。可在聚合物层95上和在由聚合物层95中的开口9531、9532和9534暴露的接触垫上溅镀任一先前描述材料的粘合/势垒层。
图7C类似于图7B，不同的是厚金属平面、总线或迹线83由两个经图案化电路层831和832组成；底部经图案化电路层由片段831a和831b组成。聚合物层98分离经图案化电路层831与经图案化电路层832。在图7C中，图7B中的厚金属平面、迹线或总线831由厚金属平面、迹线或总线831a、831b和832代替。参见图7C，从内部电路21的输出节点(通常是内部电路21中的MOS晶体管的漏极)输出的信号传递经过钝化层5下方的细线金属总线或迹线631，随后经过钝化层5中的开口531，随后经过钝化层5上的金属迹线或总线831b，(1)在第一路径中，随后向上经过聚合物层98中的开口9831，随后经过聚合物层98上的金属总线或迹线832，随后向下经过聚合物层98中的开口9834，随后经过钝化层831a上的金属迹线或总线831a，随后经过钝化层5中的开口534，随后经过钝化层5下方的细线金属结构634，且到达NOR门24的输入节点(通常是NOR门24中的MOS晶体管的栅极)；(2)在第二路径中，随后向下经过钝化层5中的开口532，随后经过钝化层5下方的细线金属互连方案632，且随后到达NOR门22和NAND门23的输入节点(通常是NOR门24和NAND门23的MOS晶体管的栅极)。
参见图5B、图6B、图7B、图7C和图7D，钝化层5上的金属迹线或总线83可连接到与外部电路连接的芯片外I/O电路，且因此厚金属迹线或总线83没有显著电压降或信号降级。图7B所示的过钝化方案102包含由经图案化电路层831提供的聚合物层99和金属迹线83。图7C所示的过钝化方案102包含两个聚合物层98和99以及由经图案化电路层831和832提供的金属迹线83，且聚合物层98中的开口9831和9834在经图案化电路层831上。图7D所示的过钝化方案102包含两个聚合物层95和99以及由经图案化电路层831提供的金属迹线83，且开口9531、9532和9534在聚合物层95中。
现在参见图5C到图5E，展示应用于内部电路21的内部缓冲器电路。图5B、图6B、图7B、图7C和图7D中所示的内部电路21可为图5C所示的内部反相器。在第一应用中，n沟道MOS 2101和p沟道MOS 2102的大小可以内部电路22、23和24中常用的大小来设计。MOS晶体管的大小界定为其物理沟道宽度与其物理沟道长度之比。n沟道MOS晶体管2101可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。p沟道MOS晶体管2102可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。在第一应用中，传递经过钝化层5上的厚金属迹线83且从内部电路21的节点Xo输出的电流可在50μA与2mA之间且优选在100μA与1mA之间的范围内。在第二应用中，对于反相器211的输出需要较大驱动电流，例如当负载内部电路22、23和24需要重负载时或当内部电路22、23和24位于远离内部电路21处时，从而需要互连金属线或迹线连接例如处于大于1mm或大于3mm的距离的内部电路21与内部电路22、23和24。在第二应用中，来自反相器211的电流输出高于来自常规内部电路的输出，且例如处于1mA或5mA或者在500μA与10mA之间且优选在700μA与2mA之间的范围内。因此，在第二应用中，n沟道MOS晶体管2101可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约1.5到30、且优选范围在例如约2.5到10。p沟道MOS晶体管2102可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约3到60、且优选范围在例如约5到20。
当图5C所示的反相器211应用于如图5B、图6B、图7B、图7C和图7D中所示的内部电路21时，充当内部电路21的输出节点Xo的n沟道MOS晶体管2101和p沟道MOS晶体管2102的漏极连接到钝化层5上的厚金属迹线或总线83、831或832，如图5B、图6B、图7B、图7C和图7D中所示。n沟道MOS晶体管2101和p沟道MOS晶体管2102的栅极充当内部电路21的输入节点Xi。
参见图5C，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D中所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P和p沟道MOS装置2102的源极。先前描述的电力平面、总线或迹线81、811或812可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C中所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs和n沟道MOS装置2101的源极。先前描述的接地平面、总线或迹线82或821可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
图5D和图5E分别展示内部驱动器212和内部三态输出缓冲器213。当图5D所示的内部驱动器212应用于如图5B、图6B、图7B、图7C和图7D所示的内部电路21时，充当内部电路21的输出节点Xo的n沟道MOS晶体管2103和p沟道MOS晶体管2104的漏极连接到钝化层5上的厚金属迹线或总线83、831或832。n沟道MOS晶体管2103′和p沟道MOS晶体管2104′的栅极充当内部电路21的输入节点Xi。n沟道MOS晶体管2103′和p沟道MOS晶体管2104′的漏极连接到n沟道MOS晶体管2103和p沟道MOS晶体管2104的栅极。
当图5E所示的内部三态输出缓冲器213应用于如图5B、图6B、图7B、图7C和图7D所示的内部电路21时，充当内部电路21的输出节点Xo的具有开关功能的n沟道MOS晶体管2107′和p沟道MOS晶体管2108′的漏极连接到如图5B、图6B、图7B、图7C和图7D所示的钝化层5上的厚金属迹线或总线83、831或832，所述开关功能由传输到n沟道MOS晶体管2107′的栅极的启用信号和传输到p沟道MOS晶体管2108′的栅极的启用(反)信号控制。n沟道MOS晶体管2107和p沟道MOS晶体管2108的栅极充当内部电路21的输入节点Xi。n沟道MOS晶体管2107和p沟道MOS晶体管2108的漏极分别连接到n沟道MOS晶体管2107′和p沟道MOS晶体管2108′的源极。
如图5D或5E所示的用以驱动信号经过后钝化金属迹线83且到达内部电路22、23和24的内部驱动器212或内部三态输出缓冲器213分别类似于将在以下图11A或图11D中论述的用以驱动外部电路的芯片外驱动器或芯片外三态输出缓冲器，不同的是(1)内部驱动器212或内部三态输出缓冲器213的输出节点Xo未连接到外部电路；(2)内部驱动器212或内部三态输出缓冲器213中的p-MOS晶体管中的最大者具有其物理沟道宽度与其物理沟道长度之比小于连接到外部电路的芯片外驱动器或芯片外三态输出缓冲器中的p-MOS晶体管中的最大者的所述比率。内部三态输出缓冲器21 3提供驱动能力和切换能力，且尤其有用于将存储器芯片中的数据信号或地址信号传输经过钝化层5上的厚金属线或迹线83，从而充当数据或地址总线。
在图5B中，当内部电路22、23和24需要重负载时或当内部电路22、23和24以大于1mm或大于3mm的距离远离内部电路21时，在内部电路21的输出节点Xo处可能需要相对大的驱动电流。为提供相对大的驱动电流，内部电路21可设计为图5D所示的内部驱动器212或图5E所示的内部三态输出缓冲器213。
在图5D和图5E中，n沟道MOS晶体管2103、2107和2107′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约1.5到30且优选范围在例如约2.5到10。p沟道MOS晶体管2104、2108和2108′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约3到60且优选范围在例如约5到20。在图5D中，n沟道MOS晶体管2103′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2，且p沟道MOS晶体管2104′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。参见图5B、图5D和图5E，内部驱动器212或内部三态缓冲器213可将从其输出节点Xo输出的信号驱动经过钝化层5上的厚金属迹线或总线83，到达内部电路22、23和24的输入节点Ui、Vi和Wi但不到达外部电路。由内部驱动器212或内部三态缓冲器213提供的传递经过钝化层5上的厚金属迹线或总线83且从内部电路21的节点Xo输出的电流可在500μA与10mA之间且优选在700μA与2mA之间。
参见图5D，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D中所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P和p沟道MOS装置2104和2104′的源极。先前描述的电力平面、总线或迹线81、811或812可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C中所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs和n沟道MOS装置2103和2103′的源极。先前描述的接地平面、总线或迹线82或821可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
参见图5E，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D中所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P和p沟道MOS装置2108的源极。先前描述的电力平面、总线或迹线81、811或812可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C中所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs和n沟道MOS装置2107的源极。先前描述的接地平面、总线或迹线82或821可含有在如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有在先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
或者，当内部电路21中以漏极作为内部电路21的输出节点Xo的NMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约1.5到30且优选范围在例如约2.5到10时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的NMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。当内部电路21中以漏极作为内部电路21的输出节点Xo的NMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约1.5到30且优选范围在例如约2.5到10时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的PMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。当内部电路21中以漏极作为内部电路21的输出节点Xo的PMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约3到60且优选范围在例如约5到20时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的NMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。当内部电路21中以漏极作为内部电路21的输出节点Xo的PMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约3到60且优选范围在例如约5到20时，内部电路22、23或24中以栅极作为内部电路22、23或24的输入节点Ui、Vi和Wi的PMOS晶体管具有的物理沟道宽度与物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。在先前描述的情况中，从内部电路21的输出节点Xo输出的信号可传递经过厚金属平面、总线、迹线或线83到达内部电路22、23和24，其中传递经过厚金属平面、总线、迹线或线83的电流的范围在例如约500微安到10微安，且优选范围在例如约700微安到2微安。
图5B所示的概念可应用于如图5F到图5J中说明的存储器芯片。
参见图5F，先前描述的三态输出缓冲器213用作图5B、图6B、图7B、图7C和图7D所示的内部电路21，且具有通过如图5B、图6B、图7B、图7C和图7D所示的上文提到的钝化层5上的厚金属平面、总线或迹线83、831或832而连接到放大器214的输出节点的输入节点Xi和连接到例如逻辑门等内部电路22、23和24的输出节点Xo，且内部电路22、23和24或者可为NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。半导体芯片可包含存储器阵列，其包含连接到字线、位线和位(反)线的多个存储器单元。每一对位线(例如2171)和位(反)线(例如2172)通过由CS1节点控制的n沟道MOS晶体管2123和2122的沟道连接到放大器中的一者(例如214)。当n沟道MOS晶体管2122和2123在非作用中循环中断开时，位线2171或位(反)线2172上的噪声无法传输到读出放大器214，也不会对读出放大器214有不利影响。
在此情况下，存储器单元215是静态随机存取存储器(SRAM)单元。或者，存储器单元215可为动态随机存取存储器(DRAM)单元、可擦除可编程只读存储器(EPROM)单元、电子可擦除可编程只读存储器(EEPROM)单元、快闪存储器单元、只读存储器(ROM)单元或磁性随机存取存储器(MRAM)单元，其通过如图5B、图6B、图7B、图7C和图7D所示的钝化层5上的厚金属迹线83、831或832连接到一个或一个以上逻辑门22、23和24。如图5F到图5J所示的读出放大器214、三态缓冲器213、通过门216、锁存存储器217或内部驱动器212可任选地设定于任一种存储器单元215与钝化层5上的厚金属迹线83、831或832之间。
在充当存储器单元215的SDRAM单元中，多个存储器单元215可以阵列布置。平行布置的多个位线2171和位(反)线2172分别连接到以列布置的存储器单元215的NMOS晶体管2120和2119的源极或漏极。平行且垂直于位线2171和位(反)线2172而布置的多个字线连接到以行布置的存储器单元215的NMOS晶体管2120和2119的栅极。存储器单元215进一步包含两个PMOS晶体管2116和2118以及两个NMOS晶体管2115和2117，且PMOS晶体管2116和NMOS晶体管2115的栅极以及PMOS晶体管2118和NMOS晶体管2117的漏极通过NMOS晶体管2120的沟道连接到位线2171，且PMOS晶体管2118和NMOS晶体管2117的栅极以及PMOS晶体管2116和NMOS晶体管2115的漏极通过NMOS晶体管2119的沟道连接到位(反)线2172。
读出放大器214(例如差分放大器)可通过位线2171和位(反)线2172耦合到以列布置的多个存储器单元215。读出放大器214包含两个PMOS晶体管2112和2114以及两个NMOS晶体管2111和2113，且PMOS晶体管2112和2114的栅极连接到NMOS晶体管2111和PMOS晶体管2112的漏极，且充当读出放大器214的输出节点的PMOS晶体管2114和NMOS晶体管2113的漏极连接到先前描述的三态缓冲器213中的PMOS晶体管2108和NMOS晶体管2107的栅极。NMOS晶体管2113的栅极连接到位线2171。NMOS晶体管2111的栅极连接到位(反)线2172。三态缓冲器213的描述和规范可参见上文在图5E中的说明。
参见图5F，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及三态输出缓冲器213的PMOS晶体管2108的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及三态输出缓冲器213的NMOS晶体管2107的源极。差分读出放大器214通过晶体管2121与Vss隔离，且由列选择信号(CS2)控制以节省功耗。晶体管21 21在未读取存储器单元215时断开。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
当存储器单元215处于其中NMOS晶体管2120和2119接通的“读取”操作中时，锁存于存储器单元215中的状态(例如位数据和位(反)数据)可分别通过NMOS晶体管2120和2119的沟道输出到位线2171和位(反)线2172。位数据和位(反)数据可分别通过位线2171和位(反)线2172传输到读出放大器214以初始地放大位数据和位(反)数据，从而导致位数据和位(反)数据具有所需的波形或电压电平。从放大器214输出的初始经放大的位数据或位(反)数据可传输到三态输出缓冲器213以进一步放大初始经放大的位数据或位(反)数据，但图5F仅展示从放大器214输出的初始经放大的位(反)数据传输到三态输出缓冲器213的输入节点Xi。从三态缓冲器输出的另外经放大的位(反)数据或位数据可通过如图5B、图6B、图7B、图7C和图7D所示的厚金属平面或总线83、831或832传输到内部电路22、23和24，但图5F仅展示另外经放大的位数据从三态输出缓冲器213输出。
位线2171和位(反)线2172可由仅在钝化层5下方的由溅镀铝或镶嵌铜制成的细线金属层提供。或者，位线2171和位(反)线2172可由钝化层5上方和钝化层5下方的互连结构提供，且在钝化层5下方的部分可包含具有0.01与2微米之间的厚度的溅镀铝层或镶嵌铜层，且在钝化层5上方的部分可包含具有2与20微米之间的厚度的电镀铜或电阻金。
在此情况下，图5B、图6B、图7B、图7C和图7D中所示的厚金属总线或迹线83、831或832可认为是位总线以传输从三态缓冲器213输出的具有4位宽度、8位宽度、16位宽度、32位宽度、64位宽度、128位宽度、256位宽度、512位宽度、1024位宽度、2048位宽度或4096位宽度的另外经放大的位数据或位(反)数据。因此，平行且在钝化层5上布置的4、8、16、32、64、128、256、512、1024、2048或4098位总线可将多个内部电路21(在此情况下为三态缓冲器213)的输出节点Xo连接到多个内部电路22、23和24，例如NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。
或者，如图5U所示，连接地址解码器205与多个内部电路25和26的输出的多个地址总线85可形成于钝化层5上，用以在“读取”操作期间将地址数据从内部电路25和26中的一者传输到地址解码器205，且内部电路25和26可为NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。地址解码器205连接到与存储器阵列中的多个存储器单元耦合的多个字线。参见图5F和图5U，字线2175中的一者连接到存储器单元115的NMOS晶体管2120和2119的栅极，将来自地址解码器205的信号传输到存储器单元，以控制保存在连接PMOS晶体管2118和NMOS晶体管2117的漏极与PMOS晶体管2116和NMOS晶体管2115的栅极的迹线中的数据位的逻辑电平以及保存在连接PMOS晶体管2116和NMOS晶体管2115的漏极与PMOS晶体管2118和NMOS晶体管2117的栅极的迹线中的位(反)数据的逻辑电平是否分别通过NMOS晶体管2120和2119的沟道传输到位线2171和位(反)线2172。读出放大器214接收位数据和位(反)数据且初始放大位(反)数据。从读出放大器214输出的初始经放大的位(反)数据可通过钝化层5下方的迹线2179传输到三态缓冲器213的PMOS晶体管2108和NMOS晶体管2107的栅极。两条迹线2177和2178连接地址解码器205与三态缓冲器213，将启用信号和启用(反)信号从地址解码器205传输到三态缓冲器213以控制先前描述的另外经放大的位信号是否从三态缓冲器213输出到钝化层5上的数据总线83。
或者可实现如下文描述的其它实施例。本专利申请案中的相同参考标号指示相同或相似元件。
参见图5B、图6B、图7B、图7C和图7D，内部电路21可为如图5G所示的通过门216。通过门216可包含NMOS晶体管2124，其具有通过钝化层5下方的迹线2180连接到地址解码器205的栅极，如图5V所示。在“读取”操作中，地址解码器205通过钝化层5上的多个地址总线85接收地址数据。地址解码器205通过迹线2180将读取启用数据输出到NMOS晶体管2124的栅极以控制NMOS晶体管2124是否接通或断开。当通过门216的NMOS晶体管2124接通时，从读出放大器214输出的初始经放大的位(反)数据可通过NMOS晶体管2124的沟道传输到钝化层5上的数据总线83、831或832。
参见图5B、图6B、图7B、图7C和图7D，内部电路21可为如图5H所示的锁存器电路217。锁存器电路217可临时存储从读出放大器214输出的数据。锁存器电路217包含两个PMOS晶体管2901和2902以及两个NMOS晶体管2903和2904。迹线2905连接PMOS晶体管2902和NMOS晶体管2904的栅极与PMOS晶体管2901和NMOS晶体管2903的漏极。迹线2906连接PMOS晶体管2901和NMOS晶体管2903的栅极与PMOS晶体管2902和NMOS晶体管2904的漏极。锁存器电路217可进一步包含两个NMOS晶体管2129和2130，其具有通过钝化层5下方的金属迹线2181和2182连接到地址解码器205的栅极，如图5W所示。在“读取”操作中，地址解码器205通过钝化层5上的多个地址总线85接收地址数据。地址解码器205通过迹线2181和2182将读取启用数据(RE1和RE2)输出到NMOS晶体管2129和2130的栅极以分别控制NMOS晶体管2129和2130是否接通或断开。当NMOS晶体管2129接通时，从读出放大器214输出的初始经放大的位(反)数据可通过NMOS晶体管2129的沟道传输到迹线2905。迹线2905锁存位(反)数据且迹线2906锁存位数据。当NMOS晶体管2130接通时，从锁存器电路217的迹线2906输出的位数据可通过NMOS晶体管2130的沟道传输到数据总线83、831或832。
参见图5H，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及锁存器电路217的PMOS晶体管2901和2902的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及锁存器电路217的NMOS晶体管2903和2904的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
然而，图5G中的通过门216和图5H中的锁存器电路217不提供大的驱动能力。为了驱动逻辑电路22、23和24的重负载，或为了将从通过电路216输出的位(反)数据或从锁存器电路217输出的位数据传输到处于远距离的逻辑电路22、23和24，内部电路21可包含先前描述的连接到通过门216的输出节点(如图5I所示)或连接到锁存器电路217的输出节点(如图5J所示)的内部驱动器212，以放大从通过电路216输出的位(反)数据或从锁存器电路217输出的位数据。参见图5I，从内部驱动器212输出的经放大的位(反)数据可通过如图5B、图6B、图7B、图7C和图7D所示的钝化层5上的数据总线83、831或832传输到内部电路22、23和24。参见图5J，从内部驱动器212输出的经放大的位数据可通过如图5B、图6B、图7B、图7C和图7D所示的钝化层5上的数据总线83、831或832传输到内部电路22、23和24。
参见图5I，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及内部驱动器212的PMOS晶体管2104′和2104的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及驱动器电路212的NMOS晶体管2103′和2103的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
参见图5J，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极、锁存器电路217的PMOS晶体管2901和2902的源极以及内部驱动器212的PMOS晶体管2104′和2104的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极、锁存器电路217的NMOS晶体管2903和2904的源极以及驱动器电路212的NMOS晶体管2103′和2103的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
或者，参见图5K，内部电路24的输出节点Wo通过钝化层5上的厚金属平面、总线、迹线或线83′连接到内部电路21、22和23的输入节点Xi、Ui和Vi。内部电路24(例如NOR门)可通过钝化层5下方的细线金属结构634′、随后通过钝化层5中的开口534′、随后通过钝化层5上的厚金属平面、线或迹线83′、随后通过钝化层5中的另一开口531′且随后通过钝化层5下方的细线金属结构631′，将来自其输出节点Wo的信号或数据发送到内部电路21(例如图5L所示的接收器212′、图5M所示的三态输入缓冲器213′或其它内部电路)的输入节点Xi′。除此之外，从内部电路24的输出节点Wo输出的信号或数据也可通过钝化层5下方的细线金属结构634′、随后通过钝化层5中的开口534′、随后通过钝化层5上的厚金属平面、线或迹线83′、随后通过钝化层5中的另一开口532′、随后通过钝化层5下方的细线金属结构632a′和632b′传输到内部电路22(例如NOR门)的输入节点Ui。除此之外，从NOR门24的输出节点Wo输出的信号或数据也可通过钝化层5下方的细线金属结构634′、随后通过钝化层5中的开口534′、随后通过钝化层5上的厚金属平面、线或迹线83′、随后通过钝化层5中的另一开口532′、随后通过钝化层5下方的细线金属结构632a′和632c′传输到内部电路23(例如NAND门)的输入节点Vi。
细线金属结构634′632′和631′可以堆叠金属插塞形成，其具有分别如图7B、图7C和图7D所示的细线金属结构634、632和631的类似结构。内部电路21、22和23可在其输入节点Xi′、Ui和Vi处接收从内部电路24的输出节点Wo输出的信号，且可通过钝化层5下方的金属迹线将来自其输出节点Xo′、Uo和Vo的信号输出到其它内部电路。
提供先前描述厚金属迹线、线或平面83的图7B到图7D所示的钝化层5上的结构也可应用于形成图5K中说明的厚金属迹线、线或平面83′。图7B到图7D中说明的聚合物层99、98和95以及电路金属层831和832的所有组合可应用于图5K中说明的钝化层5上的一个或一个以上聚合物层和一个或一个以上电路金属层的组合。
在一情况下，内部电路21可为如图5L所示的内部接收器212′或如图5M所示的内部输入三态缓冲器213′。参见图5K和图5L，内部接收器212′可接收传递经过钝化层5上的厚金属迹线或总线83的信号，且随后可通过钝化层5下方的金属迹线将来自其输出节点Xo′的经放大信号输出到其它内部电路但不输出到外部电路。参见图5K和图5M，内部输入三态缓冲器213′可接收传递经过钝化层5上的厚金属迹线或总线83的信号，且随后可通过钝化层5下方的金属迹线将来自其输出节点Xo′的经放大信号输出到其它内部电路但不输出到外部电路。
图5L中的内部接收器212′具有与图5D中的内部驱动器212类似的电路设计。在图5D和图5L中，相同参考标号指示具有相同特性的相同元件。图5M中的内部输入三态缓冲器213′具有与图5E中的内部输出三态缓冲器213类似的电路设计。在图5E和图5M中，相同参考标号指示具有相同特性的相同元件。
内部接收器212′或内部三态输入缓冲器213′的输出节点Xo′未连接到外部电路，但连接到钝化层5下方的内部电路。内部三态输入缓冲器213′提供放大能力和切换能力，且尤其有用于放大已传递经过钝化层5上的充当数据或地址总线的厚金属线或迹线83′的数据信号或地址信号。
在图5K中，当连接到内部电路21的输出节点Xo′的内部电路需要重负载时，或当内部电路24以大于1mm或大于3mm的距离远离内部电路21时，在内部电路21的输出节点Xo′处需要相对大的输出电流。为了提供相对大的输出电流，内部电路21可设计为图5L所示的内部接收器212′或图5M所示的内部三态输入缓冲器213′。
参见图5K，从内部电路24输出的信号可传输到内部电路21的n沟道MOS晶体管，且所述n沟道MOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2。或者，从内部电路24输出的信号可传输到内部电路21的p沟道MOS晶体管，且所述p沟道MOS晶体管2102可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。在此应用中，从内部电路24输出且传输经过钝化层5上的厚金属迹线83′的电流电平例如在50μA与2mA之间且优选在100μA与1mA之间的范围内。
在图5L和图5M中，n沟道MOS晶体管2103、2107和2107′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约1.5到30且优选范围在例如约2.5到10。p沟道MOS晶体管2104、2108和2108′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约3到60且优选范围在例如约5到20。在图5L中，n沟道MOS晶体管2103′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.1到20、范围在例如约0.1到10或优选范围在例如约0.2到2，且p沟道MOS晶体管2104′可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约0.2到40、范围在例如约0.2到20或优选范围在例如约0.4到4。参见图5K、图5L和图5M，内部接收器212或内部三态输入缓冲器213可接收从内部电路24的输出节点Wo输出且传输经过钝化层5上的厚金属迹线或总线83′但不传输到外部电路的信号。由内部驱动器212或内部三态缓冲器213提供的传递经过钝化层5上的厚金属迹线或线83′且输入内部电路21的节点Xi′的电流可在500μA与10mA之间且优选在700μA与2mA之间。
图5K所示的概念可应用于如图5N到图5R中说明的存储器芯片。存储器芯片包含可认为是图5F中说明的存储器单元和读出放大器的存储器215和读出放大器214。在图5F和图5N到图5R中，相同参考标号指示相同元件。
参见图5N，先前描述的三态输入缓冲器213′用作图5K所示的内部电路21，且具有连接到位(反)线2172的输出节点Xo′和通过上文提到的钝化层5上的厚金属平面、总线或迹线83′而连接到例如逻辑门等内部电路22、23和24的输入节点Xi′，且内部电路24或者可为NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。
在此情况下，存储器单元215是静态随机存取存储器(SRAM)单元。或者，存储器单元215可为动态随机存取存储器(DRAM)单元、可擦除可编程只读存储器(EPROM)单元、电子可擦除可编程只读存储器(EEPROM)单元、快闪存储器单元、只读存储器(ROM)单元或磁性随机存取存储器(MRAM)单元，其通过钝化层5上的厚金属迹线83′连接到逻辑门24的输出节点Wo。如图5N到图5R所示的三态输入缓冲器213′、通过门216′、锁存存储器217′或内部接收器212′可任选地设定于任一种实例存储器单元215与钝化层5上的厚金属迹线83′之间。
参见图5N，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及三态输入缓冲器213′的PMOS晶体管2108的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及三态输入缓冲器213′的NMOS晶体管2107的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
参见图5N，当存储器单元215处于“写入”操作中时，位信号可从内部电路24的输出节点Wo通过钝化层5上的厚金属线、迹线或平面83′传输到三态输入缓冲器213′的输入节点Xi′，即，PMOS晶体管2108和NMOS晶体管2107的栅极。具有所需波形或电压电平的经放大的位(反)信号可从三态输入缓冲器213′的输出节点Xo′(即，PMOS晶体管2108′的源极或NMOS晶体管2107′的源极)输出到位(反)线2172。在NMOS晶体管2122和2119接通的情况下，位(反)线上的位(反)信号可保存于连接PMOS晶体管2118和NMOS晶体管2117的栅极与PMOS晶体管2116和NMOS晶体管2115的源极的迹线上，且位信号可保存于连接PMOS晶体管2116和NMOS晶体管2115的栅极与PMOS晶体管2118和NMOS晶体管2117的源极的迹线上。
在此情况下，厚金属总线或迹线83′可认为是位总线以传输从三态缓冲器213输出的具有4位宽度、8位宽度、16位宽度、32位宽度、64位宽度、128位宽度、256位宽度、512位宽度、1024位宽度、2048位宽度或4096位宽度的待写入的位数据或位(反)数据。因此，平行且在钝化层5上布置的4、8、16、32、64、128、256、512、1024、2048或4098位总线可将多个内部电路21(在此情况下为三态输入缓冲器213′)的输入节点Xi′连接到多个内部电路24的多个输出节点，所述内部电路24例如NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。
或者，如图5X所示，连接地址解码器205与多个内部电路25和26的输出的多个地址总线85可形成于钝化层5上，用以在“写入”操作期间将地址数据从内部电路25和26中的一者传输到地址解码器205，且内部电路25和26可为NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS晶体管、双极CMOS晶体管或双极电路。地址解码器205连接到与存储器阵列中的多个存储器单元耦合的多个字线。参见图5N和图5X，字线2175中的一者连接到存储器单元115的NMOS晶体管2120和2119的栅极，将来自地址解码器205的信号传输到存储器单元，以控制保存在连接PMOS晶体管2118和NMOS晶体管2117的漏极与PMOS晶体管2116和NMOS晶体管2115的栅极的迹线中的位线2171上的数据位的逻辑电平以及保存在连接PMOS晶体管2116和NMOS晶体管2115的漏极与PMOS晶体管2118和NMOS晶体管2117的栅极的迹线中的位(反)线2172上的位(反)数据的逻辑电平是否分别通过NMOS晶体管2120和2119的沟道传输到位线2171和位(反)线2172。两条迹线2177′和2178′连接地址解码器205与三态缓冲器213′，将启用信号和启用(反)信号从地址解码器205传输到三态缓冲器213′以控制经放大的位(反)信号是否从三态输入缓冲器213′输出到位(反)线2172。
或者可实现如下文描述的其它实施例。本专利申请案中的相同参考标号指示相同或相似元件。
参见图5K，内部电路21可为如图5O所示的通过门216′。通过门216′可包含NMOS晶体管2124′，其具有通过钝化层5下方的迹线2180′连接到地址解码器205的栅极，如图5Y所示。在“写入”操作中，地址解码器205通过钝化层5上的多个地址总线85接收地址数据。地址解码器205通过迹线2180′将写入启用数据输出到NMOS晶体管2124′的栅极以控制NMOS晶体管2124′是否接通或断开。当通过门216′的NMOS晶体管2124′接通时，经由厚金属线、迹线或平面83′传输的位数据可通过NMOS晶体管2124′的沟道从通过门216′输出到位线2171。
参见图5K，内部电路21可为如图5P所示的锁存器电路217′。锁存器电路217′可临时存储经由厚金属线、迹线或平面83′传输的数据。锁存器电路217′包含两个PMOS晶体管2901′和2902′以及两个NMOS晶体管2903′和2904′。迹线2905′连接PMOS晶体管2902′和NMOS晶体管2904′的栅极与PMOS晶体管2901′和NMOS晶体管2903′的漏极。迹线2906′连接PMOS晶体管2901′和NMOS晶体管2903′的栅极与PMOS晶体管2902′和NMOS晶体管2904′的漏极。锁存器电路217′可进一步包含两个NMOS晶体管2129′和2130′，其具有通过钝化层5下方的金属迹线2181′和2182′连接到地址解码器205的栅极，如图5Z所示。在“写入”操作中，地址解码器205通过钝化层5上的多个地址总线85接收从内部电路25或26的输出节点Ao或Bo输出的地址数据。地址解码器205通过迹线2181′和2182′将写入启用数据(WE1和WE2)输出到NMOS晶体管2129′和2130′的栅极以分别控制NMOS晶体管2129′和2130′是否接通或断开。当NMOS晶体管2130′接通时，通过钝化层5上的厚金属线、迹线或平面83′从内部电路24输出的位(反)数据可通过NMOS晶体管2130′的沟道锁存于迹线2906′中，且位数据锁存于迹线2905′中。当NMOS晶体管2129′接通时，锁存于迹线2905′中的位数据可通过NMOS晶体管2129′的沟道输出到位线2171。
参见图5P，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及锁存器电路217的PMOS晶体管2901′和2902′的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及锁存器电路217的NMOS晶体管2903′和2904′的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
然而，图5O中的通过门216′和图5P中的锁存器电路217′可能不提供足够的敏感性来在“写入”操作中检测通过门216′或锁存器电路217′的输入节点处的弱电压变化。为了放大在长距离上经由厚金属线、迹线或平面83′传输且从逻辑电路24输出的信号的电压电平，内部电路21可包含连接到通过门216′的输入节点(如图5Q所示)或连接到锁存器电路217′的输入节点(如图5R所示)的先前描述的内部接收器212′，以放大输入到通过门216′或锁存器电路217′的位数据。参见图5Q和图5R，内部接收器212′的输入节点如图5K所示通过厚金属线、迹线或平面83′连接到内部电路24的输出节点Wo。
参见图5Q，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极以及内部接收器212′的PMOS晶体管2104′和2104的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极以及接收器电路212′的NMOS晶体管2103′和2103的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
参见图5R，电压调节器或转换器电路41的节点P可通过钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812而连接到存储器单元215的PMOS晶体管2116和2118的源极、读出放大器214的PMOS晶体管2112和2114的源极、锁存器电路217′的PMOS晶体管2901′和2902′的源极以及内部接收器212′的PMOS晶体管2104′和2104的源极。先前描述的电力平面、总线或迹线81、811或812可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。电压调节器或转换器电路41的节点Rs可通过钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821而连接到存储器单元215的NMOS晶体管2115和2117的源极、读出放大器214的NMOS晶体管2111和2113的源极、锁存器电路217′的NMOS晶体管2903′和2904′的源极以及内部接收器212′的NMOS晶体管2103′和2103的源极。先前描述的接地平面、总线或迹线82或821可含有处于如图7B到图7D所示的厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层。或者，如图7B到图7D所示的厚和宽信号迹线、总线或平面83可含有处于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
参见图5S，钝化层5上的厚金属线、迹线或平面83的另一重要应用可用以输送精确的模拟信号。厚金属线、迹线或平面83具有每单位长度低电阻和电容的特性，且因此提供模拟信号的低信号失真。图5S展示其中过钝化金属总线、迹线或线83连接多个模拟电路21、22、23和24的电路设计。设计类似于图5B，不同的是内部电路21、22、23和24是模拟电路或包含模拟电路和数字电路的混合模式电路。钝化层5上的厚金属总线、迹线或线83连接模拟电路21、22、23和24。从模拟电路21的输出节点Yo输出的模拟信号可通过钝化层5下方的细线金属结构631、随后通过钝化层5上的厚金属总线、迹线或平面83且随后通过钝化层5下方的细线金属结构632a和632b，传输到内部电路22的输入节点Ui′。从模拟电路21的输出节点Yo输出的模拟信号可通过钝化层5下方的细线金属结构631、随后通过钝化层5上的厚金属总线、迹线或平面83且随后通过钝化层5下方的细线金属结构632a和632c，传输到内部电路23的输入节点Vi′。从模拟电路21的输出节点Yo输出的模拟信号可通过钝化层5下方的细线金属结构631、随后通过钝化层5上的厚金属总线、迹线或平面83且随后通过钝化层5下方的细线金属结构634，传输到内部电路24的输入节点Wi′。
模拟电路21、22、23和24可为运算放大器、放大器、前置放大器、功率放大器、模/数(A/D)转换器、数/模(D/A)转换器、脉冲再成形电路、开关电容滤波器、RC滤波器或其它种类的模拟电路。图5T展示其中图5S中的内部电路21是输出节点Yo连接到钝化层5上的金属互连线或迹线83的运算放大器218的情况。运算放大器218是基于CMOS技术来设计，参见1987年由新泽西州Prentice-Hall公司出版的“CMOS数字电路技术(CMOS Digital Circuit Technology)”(M·Shoji)。差分模拟信号随后可输入到运算放大器218中提供且具有两个n-MOS晶体管2125和2127以及两个p-MOS晶体管2126和2128的差分电路219的两个输入节点Yi+和Yi-，且输入节点Yi+和Yi-分别连接到p-MOS晶体管2128和2126的栅极。p-MOS晶体管2126和2128的源极连接到p-MOS晶体管2132的漏极，其由节点2138处由电阻器2134的电阻确定的电压所控制。在n沟道MOS晶体管2127和p沟道MOS晶体管2128的漏极处差分电路219的输出连接到n沟道MOS晶体管2135的栅极且连接到电容器2133的顶部电极21331。输出节点Yo位于电容器2133的底部电极21332、n沟道MOS晶体管2135的漏极和p沟道MOS晶体管2136的漏极。p-MOS晶体管2136由节点2138处由电阻器2134的电阻确定的电压所控制。因此，输出节点Yo处的电压由n-MOS晶体管2135接通的程度以及差分电路219的输出控制。电容器2133常用于模拟电路，且通常通过合适的工艺形成，例如通过MOS电容器(使用多晶硅栅极和硅衬底作为电容器2133的两个电极)或多晶硅到多晶硅电容器(使用第一多晶硅和第二多晶硅作为电容器2133的两个电极)。电容器2133可具有减少从输入节点Yi+和Yi-输入的噪声的功能。电阻器2134也常用于模拟电路，且通常是通过硅衬底中的具有1015-1017/cm3(例如n阱或p阱)或1019-1021/cm3(例如N+扩散或P+扩散)的掺杂密度的掺杂杂质的扩散区域和/或掺杂杂质的多晶硅来提供。图5T所示的电路可输出成比例地放大输入电压Yi+和Yi-的差分值的电压Yo。
图5B到图5Z中说明的厚金属总线、迹线或平面83和83′可通过形成图7B到图7D所示的电路金属层831和/或832以及聚合物层95、98和/或99或者通过形成图15A到图21K所示的电路金属层801和/或802以及聚合物层95、97、98和/或99来实现。
在图5B、图5K、图5S、图7B、图7C和图7D中，钝化层5上的厚金属迹线、总线或平面83可用以输送输入到内部电路21、22、23或24或从内部电路21、22、23或24输出的信号。在图5K、图5S、图5U和图5V到图5Z中，点线5指示钝化层，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。
第三实施例：完整架构
根据本发明的用于形成粗金属导体的方案或技术可为IC芯片提供其它优点。举例来说，钝化层5上的金属迹线、总线或平面83或83′可包含金、铜、银、钯、铑、铂、镍、铝或焊料；各种接触结构，例如焊料凸块、焊料垫、焊料球、金凸块、金垫、Pd垫、铝垫或线接合垫，可形成于金属迹线、总线或平面83上以容易地将IC芯片连接到外部电容。IC芯片可连接到外部电路且与外部电路通信。当信号传输到外部电路或组件时，需要某种芯片外电路来(1)驱动外部电路、寄生效应或组件的大电流负载，(2)检测来自外部电路或组件的带噪声信号，和(3)防止内部电路被来自外部电路或组件的浪涌电刺激损坏。
图8B、图9B和图10B描绘根据本发明第三示范性实施例的示意性架构。图8B展示根据本发明第三示范性实施例的电路图。图9B展示实现图8B的电路图的俯视图。图10B展示实现图8B的电路图的横截面图。
参见图8B、图9B和图10B，芯片外缓冲器42通过金属迹线、总线或平面83连接到内部电路21的输出节点Xo和内部电路22、23和24的输入节点Ui、Vi和Wi。用于连接到例如印刷电路板、球栅格阵列(BGA)衬底、柔性衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底等外部电路的金属凸块89可形成于经再分配的金属迹线83r的接触点8310上。接触点8310可通过经再分配的金属迹线83r连接到由钝化层5中的开口539暴露的原始垫6390，且从俯视透视图看接触点8310的位置不同于原始垫6390的位置。原始垫6390连接到芯片外缓冲器42和芯片外ESD电路43。信号可从内部电路21通过厚金属总线、迹线或平面83、随后通过芯片外缓冲器42且随后通过厚金属总线、迹线或平面83r传输到外部电路；信号可从外部电路通过厚金属迹线、总线或平面83r、随后通过芯片外缓冲器42且随后通过厚金属总线、迹线或平面83传输到内部电路22、23和/或24；信号可从内部电路21通过厚金属总线、迹线或平面83传输到内部电路22、23和/或24。将芯片外缓冲器42连接到内部电路24的钝化层5上的金属迹线83的总长度可在250微米与2.5毫米之间，优选在500与1毫米之间，且优选在1000与8000微米之间。
从俯视透视图看，开口531、532、534和539′的形状可为圆形、正方形、矩形或多边形。如果开口531、532、534和539′为圆形，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的直径。如果开口531、532和534为正方形的，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口531、532和534是矩形的，那么开口531、532和534可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口531、532和534是具有五个以上边的多边形，那么开口531、532和534具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口531、532和534具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在一情况下，开口531、532和534具有0.1与30微米之间的宽度，其中聚合物层95中的开口9531、9532和9514的下部部分具有20与100微米之间的宽度。
或者，参见图8C，元件42可为芯片外接收器。芯片外接收器42通过厚金属总线、迹线或平面83连接到内部电路21、22、23和24的输入节点。
或者，参见图8G，元件42可为芯片外驱动器。芯片外驱动器42通过厚金属总线、迹线或平面83仅连接到内部电路21、22、23和24的输出节点。
图8B和图8C展示简化电路图，其中钝化层5上的厚金属迹线83连接芯片外缓冲器42(例如外部驱动器或外部接收器)和内部电路21、22、23和24。图9B展示实现图8B和图8C所示电路的半导体芯片的俯视图，且图9B所示的粗迹线83和83r表示形成于钝化层5上的迹线，且图9B所示的细迹线69、632a、632b和632c表示形成于钝化层5下的迹线。图10B展示实现图8B和图8C所示电路的半导体芯片的横截面图。图9B展示图10B所示半导体芯片的俯视图。图8B、图9B、图10B、图10C、图10D和图10E展示使用钝化层5下的细线IC金属结构639、639′、631、632、634和69和钝化层5上的粗金属迹线83、831、832和83r的两个层级的本发明电路架构，其中考虑了内部和外部电路连接的整体芯片设计。
参见图8B、图9B和图10B，内部电路21可通过钝化层5上的厚金属总线、迹线或平面83将信号输出到其它内部电路22、23和24，如图5B到图5J和图5S到图5T中描述，且除此之外，内部电路21可依序通过钝化层5下的细线金属迹线631、钝化层5上的厚金属迹线83、钝化层5下的细线金属迹线639′、芯片外缓冲器42(例如外部驱动器)、钝化层5下的细线金属迹线69、钝化层5上的经再分配的迹线83r和经再分配的迹线83r上的金属凸块89将信号输出到外部电路。
参见图8C、图9B和图10B，从内部电路24输出的信号可通过钝化层5上的厚金属总线、迹线或平面83′传输到内部电路21，如图5K到图5R描述，且除此之外，从外部电路输出的信号可通过金属凸块89、经再分配的迹线83r、钝化层5下的细线金属迹线69、芯片外缓冲器42(例如外部接收器)、钝化层5下的细线金属迹线639′、钝化层5上的厚金属总线、迹线或平面83′和钝化层5下的细线金属迹线631′传输到内部电路21。从内部电路24输出的信号可通过钝化层5上的厚金属总线、迹线或平面83′传输到内部电路22，如图5K到图5R描述，且除此之外，从外部电路输出的信号可通过金属凸块89、经再分配的迹线83r、钝化层5下的细线金属迹线69、芯片外缓冲器42(例如外部接收器)、钝化层5下的细线金属迹线639′、钝化层5上的厚金属总线、迹线或平面83′、钝化层5下的细线金属迹线632a′和632b′传输到内部电路22。从内部电路24输出的信号可通过钝化层5上的厚金属总线、迹线或平面83′传输到内部电路23，如图5K到图5R描述，且除此之外，从外部电路输出的信号可通过金属凸块89、经再分配的迹线83r、钝化层5下的细线金属迹线69、芯片外缓冲器42(例如外部接收器)、钝化层5下的细线金属迹线639′、钝化层5上的厚金属总线、迹线或平面83′、钝化层5下的细线金属迹线632a′和632c′传输到内部电路23。
在此实施例中，参见图8B和图8C，在内部方案200中通过钝化层5上的厚金属总线、迹线或平面83或83′传输的信号可通过芯片外电路40传输到外部电路(未图示)或从外部电路(未图示)传输，芯片外电路40包含芯片外缓冲器42(例如外部驱动器或接收器)和芯片外ESD(静电放电)电路43。芯片外ESD电路43通过钝化层5下的迹线69与芯片外缓冲器42并联连接。经再分配的金属迹线83r可用于再分配图10B中的IC细线金属(I/O)垫6390，其经再分配到不同的位置，例如图10B中的过钝化金属垫8310，从而导致容易通过金属凸块89或通过接合于垫8310上的经线接合的线而连接到外部电路，例如另一半导体芯片、球栅格阵列(BGA)衬底或陶瓷衬底，使用金到金接合技术或使用金到锡接合技术通过优选包含具有7与25微米之间厚度的金层的金属凸块89连接到柔性衬底，或者经由各向异性导电膜(ACF)或各向异性导电膏ACP通过优选包含具有7与25微米之间厚度的金层的金属凸块89连接到玻璃衬底。经再分配的金属线、迹线或平面83r可在形成过钝化互连方案83期间形成。
参见图11F，图8B和图8C中的用于连接到外部电路的芯片外电路40可包含由两个二极管4331和4332组成的芯片外ESD电路43，和芯片外缓冲器42。
在第一方面中，芯片外缓冲器42可为应用于图8B所示电路架构的如图11A所示的芯片外驱动器421，其具有通过厚和宽电路迹线83连接到内部电路20的输入节点F和与芯片外ESD电路43并联连接到金属凸块89的输出节点E。图11A展示两级级联芯片外驱动器421(CMOS级联驱动器)的实例。级联驱动器可包含若干级反相器。芯片外驱动器421可包含两个反相器421′和421″，且反相器421′由NMOS装置4201和PMOS装置4202组成，且反相器421″由NMOS装置4203和PMOS装置4204组成。PMOS装置4202和NMOS装置4201的栅极用作输入节点F，且PMOS装置4204和NMOS装置4203的漏极用作输出节点E。PMOS装置4202和NMOS装置4201的漏极连接到PMOS装置4204和NMOS装置4203的栅极。
参见图11A，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P与PMOS装置4202和4204的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10D所示。或者，如图10B到图10D和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与NMOS装置4201和4203的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10E和图10G所示。或者，如图10B到图10E和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
图11A中的芯片外驱动器的第一级421′是具有NMOS装置4201和PMOS装置4202的反相器，NMOS装置4201具有的其物理沟道宽度与其物理沟道长度之比大于内部电路20中连接到芯片外驱动器421的输入节点F的所有NMOS装置的所述比率，且PMOS装置4202具有的其物理沟道宽度与其物理沟道长度之比大于内部电路20中连接到芯片外驱动器421的输入节点F的所有PMOS装置的所述比率。NMOS晶体管4203可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约20到20,000且优选范围在例如约30到300。PMOS晶体管4204可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约40到40,000且优选范围在例如约60到600。芯片外驱动器421的输出电流与芯片外驱动器的每一级中使用的晶体管的级数和大小(W/L，MOS晶体管的沟道宽度与长度比，更精确地说，MOS有效沟道宽度与有效沟道长度比)成比例。芯片外驱动器421可输出5mA与5A之间且优选10mA与100mA之间的驱动电流。
假定图11A所示的芯片外驱动器421应用于图8B所示的用于电力管理芯片的电路架构，则芯片外驱动器421的NMOS晶体管4203可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2,000到200,000，且优选范围在例如约2,000到20,000。PMOS晶体管4204可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4,000到400,000，且优选范围在例如约4,000到40,000。芯片外驱动器421可输出500mA与50A之间且优选500mA与5A之间的驱动电流。
在第二方面中，芯片外缓冲器42可为应用于图8C所示电路架构的如图11B所示的芯片外接收器422，其具有通过厚和宽电路迹线83连接到内部电路21、22和23的输入节点F和与芯片外ESD电路43并联连接到金属凸块89的输出节点E。图11B展示两级级联芯片外接收器422(CMOS级联接收器)的实例。芯片外接收器422可通过金属凸块89接收来自外部电路的信号，且通过厚和宽迹线或总线83′将经放大信号输出到内部电路21、22和23。芯片外接收器422的靠近外部电路的第一级422′是具有NMOS装置4205和PMOS装置4206的反相器，其大小经设计以检测带噪声的外部信号。第一级在点E处接收来自外部电路或组件的带噪声信号，例如来自另一芯片的信号。芯片外接收器422的第二级422″也是反相器，不同的是其通过合适的工艺形成，例如通过较大大小的NMOS装置4207和PMOS装置4208。反相器的第二级用以为内部电路恢复带噪声外部信号的完整性。PMOS装置4205和NMOS装置4206的栅极用作输入节点E，且PMOS装置4208和NMOS装置4207的漏极用作输出节点F。PMOS装置4206和NMOS装置4205的漏极连接到PMOS装置4208和NMOS装置4207的栅极。
参见图11B，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P与PMOS装置4206和4208的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10D和图10G所示。或者，如图10B到图10D和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与NMOS装置4205和4207的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10E和图10G所示。或者，如图10B到图10E和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
图11B中的芯片外接收器的第一级422′是具有NMOS装置4205和PMOS装置4206的反相器，NMOS装置4205具有的其物理沟道宽度与其物理沟道长度之比大于内部电路20中连接到芯片外接收器422的输入节点F的所有NMOS装置的所述比率，且PMOS装置4206具有的其物理沟道宽度与其物理沟道长度之比大于内部电路20中连接到芯片外接收器422的输出节点F的所有PMOS装置的所述比率。NMOS晶体管4207可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约10到20,000且优选范围在例如约10到300。PMOS晶体管4208可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约20到40,000且优选范围在例如约20到600。芯片外接收器422可输出2mA与5A之间且优选3mA与100mA之间的驱动电流。
假定图11B所示的芯片外接收器422应用于图8C所示的用于电力管理芯片的电路架构，则芯片外接收器422的NMOS晶体管4207可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约10到20,000，且优选范围在例如约10到300。PMOS晶体管4208可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约20到40,000，且优选范围在例如约20到600。芯片外接收器422可输出150mA与50A之间且优选150mA与5A之间的驱动电流。
在第三方面中，芯片外缓冲器42可为应用于图8B所示电路架构的如图11C所示的三态缓冲器423，其具有通过厚和宽电路迹线83连接到内部电路20的输入节点F和与芯片外ESD电路43并联连接到金属凸块89的输出节点E。图11C展示芯片外三态缓冲器423的实例；作为芯片外驱动器，IC芯片中的共同设计允许多个逻辑门驱动同一输出，例如总线。充当芯片外驱动器的三态缓冲器423可包含两个PMOS装置4210和4212以及两个NMOS装置4209和4211。PMOS装置4210和NMOS装置4209的栅极用作输入节点F，且PMOS装置4212和NMOS装置4211的漏极用作输出节点E。PMOS装置4210的漏极连接到PMOS装置4212的源极。NMOS装置4209的漏极连接到NMOS装置4211的源极。三态缓冲器423可具有切换功能，其由传输到NMOS装置4211的栅极的启用信号和传输到PMOS装置4212的栅极的启用(反)信号控制。图11C中的芯片外三态缓冲器可视为门控反相器。当启用信号En为高(
Figure BPA00001445472500561
为低)时，芯片外三态缓冲器将信号输出到外部电路。当信号En设定于低(
Figure BPA00001445472500571
为高)时，没有信号将输出到外部电路。芯片外三态缓冲器423经设定以驱动外部数据总线。
参见图11C，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P与PMOS装置4210的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10D和图10G所示。或者，如图10B到图10D和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与NMOS装置4209的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10E和图10G所示。或者，如图10B到图10E和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
NMOS装置4209和4211可具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约20到20,000且优选范围在例如约30到300。PMOS晶体管4210和4212可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约40到40,000且优选范围在例如约60到600。三态缓冲器423可输出5mA与5A之间且优选10mA与100mA之间的驱动电流。
假定图11A所示的三态缓冲器423应用于图8B所示的用于电力管理芯片的电路架构，则三态缓冲器423的NMOS晶体管4209和4211可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2,000到200,000，且优选范围在例如约2,000到20,000。PMOS晶体管4210和4212可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4,000到400,000，且优选范围在例如约4,000到40,000。三态缓冲器423可输出500mA与50A之间且优选500mA与5A之间的驱动电流。
在第四方面中，芯片外缓冲器42可为应用于图8C所示电路架构的如图11E所示的三态缓冲器423，其具有通过厚和宽电路迹线83′连接到内部电路21、22和23的输出节点F和与芯片外ESD电路43并联连接到金属凸块89的输入节点E。图11E展示作为芯片外接收器的芯片外三态缓冲器423的实例。充当芯片外接收器的三态缓冲器423可包含两个PMOS装置4210和4212以及两个NMOS装置4209和4211。PMOS装置4210和NMOS装置4209的栅极用作输入节点E，且PMOS装置4212和NMOS装置4211的漏极用作输出节点F。PMOS装置4210的漏极连接到PMOS装置4212的源极。NMOS装置4209的漏极连接到NMOS装置4211的源极。三态缓冲器423可具有切换功能，其由传输到NMOS装置4211的栅极的启用信号和传输到PMOS装置4212的栅极的启用(反)信号控制。当启用信号En为高(
Figure BPA00001445472500581
为低)时，芯片外三态缓冲器将信号输出到内部电路20。当信号En设定于低(
Figure BPA00001445472500582
为高)时，没有信号将输出到内部电路20。
参见图11E，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可连接电压调节器或转换器电路41的节点P与PMOS装置4210的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10D和图10G所示。或者，如图10B到图10D和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与NMOS装置4209的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831和/或832上的经图案化电路层，如图10B到图10E和图10G所示。或者，如图10B到图10E和图10G所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
NMOS晶体管4209和4211可具有的其物理沟道宽度与其物理沟道长度之比的范围在例如约20到20,000且优选范围在例如约30到300。PMOS晶体管4210和4212可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约40到40,000且优选范围在例如约60到600。三态缓冲器423可输出5mA与5A之间且优选10mA与100mA之间的驱动电流。
假定图11E所示的三态缓冲器423应用于图8C所示的用于电力管理芯片的电路架构，则三态缓冲器423的NMOS晶体管4209和4211可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2,000到200,000，且优选范围在例如约2,000到20,000。PMOS晶体管4210和4212可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4,000到400,000，且优选范围在例如约4,000到40,000。三态缓冲器423可输出500mA与50A之间且优选500mA与5A之间的驱动电流。
可存在各种芯片外输入和输出缓冲器。以上实例是针对CMOS电平信号。如果外部信号是晶体管-晶体管逻辑(TTL)电平，那么需要CMOS/TTL缓冲器。如果外部信号是发射极耦合逻辑(ECL)电平，那么需要CMOS/ECL接口缓冲器。一个或一个以上级的反相器可添加在内部电路20与充当芯片外驱动器(如图11C所示)或芯片外接收器(如图11E所示)的芯片外三态缓冲器423之间。
在第五方面中，芯片外缓冲器42可为应用于图8B所示电路架构的如图11D所示的芯片外驱动器421，其由第一层级反相器421′和第二层级反相器421″组成，且第一层级反相器421′串联连接到第二层级反相器421″，且第二层级反相器421″彼此并联连接到第一层级反相器421′。图8E展示应用于图8C所示的电路架构的图11D的外驱动器421的电路图。图9C展示实现图8E的电路图的俯视透视图。图10H展示实现图8E的电路图的芯片结构。芯片外驱动器421具有通过厚和宽电路迹线83连接到内部电路20的输入节点F和与芯片外ESD电路43并联连接到金属凸块89的输出节点E。第一层级反相器421′中的PMOS装置和NMOS装置的栅极充当输入节点F，且第二层级反相器421″中的PMOS装置和NMOS装置的漏极充当输出节点E。第一层级反相器421′中的PMOS装置和NMOS装置的漏极通过钝化层5上的厚和宽金属迹线或总线83s连接到第二层级反相器421″中的PMOS装置和NMOS装置的栅极。第二层级反相器421″中的PMOS装置和NMOS装置的漏极通过钝化层5上的厚和宽金属迹线或总线83r连接到金属凸块89。形成于具有2与30微米之间的厚度的例如聚酰亚胺等聚合物层95上的经图案化电路层831可由厚和宽金属迹线或总线83r、83s和83组成，即，厚和宽金属迹线或总线83r、83s和83可同时形成，如图10H所示。
或者，多个经图案化电路层和多个聚合物层可形成于钝化层5上，聚合物层中的一者位于经图案化电路层中的相邻两者之间。厚和宽金属迹线或总线83s可形成于经图案化电路层中的下部一者中，且厚和宽金属迹线或总线83s可形成于经图案化电路层中的上部一者中和厚和宽金属迹线或总线83s上。厚和宽金属迹线或总线83可具有位于经图案化电路层中的下部一者中的一部分和位于经图案化电路层中的上部一者中的另一部分。
参见图11D，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可将电压调节器或转换器电路41的节点P连接到第一层级反相器421′中的PMOS装置的源极和第二层级反相器421″中的PMOS装置的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831上的经图案化电路层，如图10H所示。或者，如图10H所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs、第一层级反相器421′中的NMOS装置的源极和第二层级反相器421″中的NMOS装置的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831上的经图案化电路层，如图10H所示。或者，如图10H所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
第二层级反相器421″中的NMOS晶体管中的每一者可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约20到20,000且优选范围在例如约30到300，比第一层级反相器421′中的NMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数。第二层级反相器421″中的PMOS晶体管中的每一者可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约40到40,000且优选范围在例如约60到600，比第一层级反相器421′中的PMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数。芯片外驱动器421可通过金属凸块89将5mA与5A之间且优选10mA与100mA之间的驱动电流输出到外部电路。
假定图11D所示的芯片外驱动器421应用于图8B所示的用于电力管理芯片的电路架构，则第二层级反相器421″中的NMOS晶体管中的每一者可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2,000到200,000，且优选范围在例如约2,000到20,000。第二层级反相器421″中的PMOS晶体管中的每一者可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4,000到400,000，且优选范围在例如约4,000到40,000。芯片外驱动器421可通过金属凸块89将500mA与50A之间且优选500mA与5A之间的驱动电流输出到外部电路。
在第六方面中，芯片外缓冲器42可为应用于图8B所示电路架构的如图11G所示的芯片外驱动器421，其由第一层级反相器421′、第二层级反相器421″、第三层级反相器421″′和第四层级反相器421″′组成，且第一层级反相器421′串联连接到第二层级反相器421″，第二层级反相器421″串联连接到第三层级反相器421″′，且第三层级反相器421′串联连接到第四层级反相器421″″。图8F展示应用于图8C所示的电路架构的图11G的外驱动器421的电路图。图9D展示实现图8F的电路图的俯视透视图。图10I展示实现图8F的电路图的芯片结构。芯片外驱动器421具有通过厚和宽电路迹线83连接到内部电路20的输入节点F和与芯片外ESD电路43并联连接到金属凸块89的输出节点E。第一层级反相器421′中的PMOS装置和NMOS装置的栅极充当输入节点F，且第四层级反相器421″″中的PMOS装置和NMOS装置的漏极充当输出节点E。第一层级反相器421′中的PMOS装置和NMOS装置的漏极通过钝化层5下的细线金属迹线或总线连接到第二层级反相器421″中的PMOS装置和NMOS装置的栅极。第二层级反相器421″中的PMOS装置和NMOS装置的漏极通过钝化层5下的细线金属迹线或总线连接到第三层级反相器421″′中的PMOS装置和NMOS装置的栅极。第三层级反相器421″′中的PMOS装置和NMOS装置的漏极通过钝化层5下的细线金属迹线或总线连接到第四层级反相器421″″中的PMOS装置和NMOS装置的栅极。第四层级反相器421″″中的PMOS装置和NMOS装置的漏极通过钝化层5上的厚和宽金属迹线或总线83r连接到金属凸块89。形成于具有2与30微米之间的厚度的例如聚酰亚胺等聚合物层95上的经图案化电路层831可由厚和宽金属迹线或总线83r和83组成，即，厚和宽金属迹线或总线83r和83可同时形成，如图10I所示。
参见图11G，钝化层5上的如图1B、图1C、图2B、图2C、图3B、图3C和图3D所示的先前描述的电力平面、总线或迹线81、811或812可将电压调节器或转换器电路41的节点P连接到第一层级反相器421′中的PMOS装置的源极、第二层级反相器421″中的PMOS装置的源极、第三层级反相器421″′中的PMOS装置的源极和第四层级反相器421″″中的PMOS装置的源极。先前描述的电力平面、总线或迹线81、811或812可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831上的经图案化电路层，如图10I所示。或者，如图10I所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的电力平面、总线或迹线81的经图案化电路层上的经图案化电路层。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs、第一层级反相器421′中的NMOS装置的源极、第二层级反相器421″中的NMOS装置的源极、第三层级反相器421″′中的NMOS装置的源极和第四层级反相器421″″中的NMOS装置的源极。先前描述的接地平面、总线或迹线82或821可含有位于厚和宽信号迹线、总线或平面83的经图案化电路层831上的经图案化电路层，如图10I所示。或者，如图10I所示的厚和宽信号迹线、总线或平面83可含有位于先前描述的接地平面、总线或迹线82的经图案化电路层上的经图案化电路层。
第四层级反相器421″″中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度的比率比第三层级反相器421″′中的NMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数，第三层级反相器421″′中的NMOS晶体管的所述比率比第二层级反相器421″中的NMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数，第二层级反相器421″中的NMOS晶体管的所述比率比第一层级反相器421′中的NMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数。第四层级反相器421″″中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度的比率比第三层级反相器421″′中的PMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数，第三层级反相器421″′中的PMOS晶体管的所述比率比第二层级反相器421″中的PMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数，第二层级反相器421″中的PMOS晶体管的所述比率比第一层级反相器421′中的PMOS晶体管的所述比率大1.5倍与5倍之间，且优选大自然指数的倍数。芯片外驱动器421可通过金属凸块89将5mA与5A之间且优选10mA与100mA之间的驱动电流输出到外部电路。
第四层级反相器421″″中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约20到20,000且优选范围在例如约30到300。第四层级反相器421″″中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约40到40,000且优选范围在例如约60到600。第三层级反相器421″′中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约7到7,000且优选范围在例如约10到100。第三层级反相器421″′中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约13到13,000且优选范围在例如约20到200。第二层级反相器421″中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2到2,000且优选范围在例如约3到30。第二层级反相器421″中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4到4,000且优选范围在例如约6到70。
假定图11D所示的芯片外驱动器421应用于图8B所示的用于电力管理芯片的电路架构，则第四层级反相器421″″中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约2,000到200,000，且优选范围在例如约2,000到20,000。第四层级反相器421″″中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约4,000到400,000，且优选范围在例如约4,000到40,000。第三层级反相器421″′中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约700到70,000，且优选范围在例如约700到7,000。第三层级反相器421″′中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约1,300到130,000，且优选范围在例如约1,300到13,000。第二层级反相器421″中的NMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约230到23,000，且优选范围在例如约230到2,300。第二层级反相器421″中的PMOS晶体管可具有其物理沟道宽度与其物理沟道长度之比的范围在例如约400到40,000，且优选范围在例如约400到4,000。芯片外驱动器421可通过金属凸块89将500mA与50A之间且优选500mA与5A之间的驱动电流输出到外部电路。
参见图8B、图8C、图8E和图8F，芯片外缓冲器42与芯片外ESD电路43并联连接到金属凸块89。芯片外ESD电路43的细节可参见图11F。芯片外ESD电路43由两个反向偏置二极管4331和4332组成，且节点E连接到二极管4332的阳极、二极管4331的阴极、芯片外缓冲器42(例如图11A、图11D或图11G的芯片外驱动器421、图11B的芯片外接收器422或者图11C或图11E的三态缓冲器423)，和金属凸块89。二极管433 1在外部电压与接地电压Vss之间反向偏置，且二极管4332在外部电压与电力电压Vdd或Vcc之间反向偏置。
参见图11F，外部电力电压Vdd可通过钝化层5上的电力总线或平面提供到二极管4332的阴极。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与二极管4331的阴极。
因此，节点E处的电压可箝位于从外部电路输入的电力电压Vdd与接地电压Vss之间或电力电压Vdd与接地电压Vss之间。当节点E处的电压突然超过电力电压Vdd时，电流将从节点E通过二极管4332排放到外部电路。当节点E处的电压急剧下降到接地电压Vss以下时，电流将从外部电路通过二极管4331流动到节点E。
或者，图8B、图8C、图8E和图8F中的电路图中的节点E可由多个芯片外ESD电路43保护，可参见图11H。举例来说，参见图8D，将芯片外驱动器42连接到金属凸块89的节点E可由多个芯片外ESD电路43保护。芯片外ESD电路43中的每一者由两个反向偏置二极管4331和4332组成，且节点E连接到二极管4332的阳极、二极管4331的阴极、芯片外缓冲器42(例如图11A、图11D或图11G的芯片外驱动器421、图11B的芯片外接收器422或者图11C或图11E的三态缓冲器423)，和金属凸块89。二极管4331在外部电压与接地电压Vss之间反向偏置，且二极管4332在外部电压与电力电压Vdd或Vcc之间反向偏置。
参见图11H，外部电力电压Vdd可通过钝化层5上的电力总线或平面提供到二极管4332的阴极。钝化层5上的如图1C、图2C和图3C所示的先前描述的接地平面、总线或迹线82或821可连接电压调节器或转换器电路41的节点Rs与二极管4331的阴极。
因此，节点E处的电压可箝位于从外部电路输入的电力电压Vdd与接地电压Vss之间。当节点E处的电压突然超过电力电压Vdd时，电流将从节点E通过二极管4332排放到外部电路。当节点E处的电压急剧下降到接地电压Vss以下时，电流将从外部电路通过二极管4331流动到节点E。
在图10B、图10D、图10G、图10H和图10I中，钝化层5上存在仅一个经图案化电路层831，包含充当先前描述的厚和宽金属迹线83的一部分和充当先前描述的厚和宽金属迹线83r的另一部分。经图案化电路层831可含有粘合/势垒层、粘合/势垒层上的种子层，和构成底部层8311的种子层、粘合/势垒层和种子层上的电镀金属层8312。
参见图10B，关于用于形成经图案化电路层831的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在钝化层5的氮化硅层上和主要由铝或铜制成的接触垫6390(由钝化层5中的多个开口539、539′、531、532和534暴露)上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层83 12，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8312下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8312下的粘合/势垒层。
在形成经图案化电路层831之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层831上和钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)，暴露旋涂的光敏聚酰亚胺层，显影经暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9939，从而暴露经图案化层831的接触点8310。
如图10B和图10D所示的在聚合物层99上和在由开口9939暴露的接触点8310上形成金属凸块89的工艺可认为是如图15M说明的在聚合物层98上和在由开口980暴露的区801a上形成金属凸块89的工艺。如图10B和图10D所示的金属凸块89的规范可认为是如图15M中说明的金属凸块89的规范。
金属凸块89可用以通过带自动接合(TAB)工艺连接到印刷电路板、陶瓷衬底、另一半导体芯片、柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图10B，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由开口9939暴露的接触垫8310上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9939中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线或铜线接合到聚合物层99中的开口9939中的经无电电镀敷的金层上。
或者，参见图10B，可使用线接合工艺将金线或铜线接合到由聚合物层99中的开口9939暴露的经图案化电路层831的金层、铂层、钯层或钌层上。
或者，参见图10C，在钝化层5上可存在多个经图案化电路层831和832，包含充当先前描述的厚和宽金属迹线83的一部分和充当先前描述的厚和宽金属迹线83r的另一部分。用于形成图10C所示的经图案化电路层831的工艺可认为是用于形成图10B所示的经图案化电路层831的工艺。经图案化电路层832可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8321的种子层、粘合/势垒层和种子层上的电镀金属层8322。
参见图10C，在形成经图案化电路层831之后，可通过合适的工艺形成聚合物层98，例如通过在经图案化电路层831上或钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层98中形成多个开口9831、9834和9839，从而暴露经图案化电路层831的多个接触垫。
参见图10C，关于用于形成经图案化电路层832的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层98上和在由聚合物层98中的多个开口9839、9831和9834暴露的经图案化电路层831的接触垫上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8322，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8322下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8322下的粘合/势垒层。
在形成经图案化电路层832之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层832上和聚合物层98上旋涂负光敏聚酰亚胺层(例如，酯类型)，暴露旋涂的光敏聚酰亚胺层，显影经暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9939′，从而暴露经图案化层832的接触点8320。
如图10C和图10E所示的在聚合物层99上和在由开口9939′暴露的接触点8320上形成金属凸块89的工艺可认为是如图15M说明的在聚合物层98上和在由开口980暴露的区801a上形成金属凸块89的工艺。如图10C和图10E所示的金属凸块89的规范可认为是如图15M中说明的金属凸块89的规范。
图10C和图10E所示的金属凸块89可用以通过带自动接合(TAB)工艺连接到印刷电路板、陶瓷衬底、另一半导体芯片、柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图10C，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由层聚合物层99中的开口9939′暴露的接触点8320上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9939′中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线或铜线接合到聚合物层99中的开口9939′中的经无电电镀敷的金层上。
或者，参见图10C，可使用线接合工艺将金线或铜线接合到由聚合物层99中的开口9939′暴露的经图案化电路层832的金层、铂层、钯层或钌层上。
参见图10D和图10E，在形成经图案化电路层831之前，可任选地通过合适的工艺形成聚合物层95，例如通过在钝化层5的氮化物层上和在接触垫6390上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层95中形成多个开口9539、9539′、9531、9532和9534，从而暴露由钝化层5中的开口539、539′、531、532和533暴露的多个接触垫6390。在形成聚合物层95之后，可在聚合物层95上和在由开口539、539′、531、532和533暴露的接触垫6390上形成经图案化电路层831。可在聚合物层95上和在由聚合物层95中的开口9539、9539′、9531、9532和9534暴露的接触垫6390上溅镀任一先前描述材料的粘合/势垒层。
或者，参见图10F，芯片外缓冲器42(例如图11A、图11D或图11E的芯片外驱动器、图11B的芯片外接收器或者图11C或图11E的三态缓冲器)可通过钝化层5下的细线金属迹线638但不通过钝化层5上的任何迹线或总线连接到内部电路20。钝化层5上可存在仅一个经图案化电路层831，其包含充当先前描述的厚和宽金属迹线83r的一部分。从俯视透视图看用于线接合到其的先前描述的厚和宽金属迹线83r的接触点8310的位置不同于由钝化层5中的开口539暴露的接触垫的位置。用于形成经图案化电路层831的过程可认为是用于形成图10B所示经图案化电路层831的过程。用于形成聚合物层99的过程可认为是用于形成图10B所示聚合物层99的过程。
参见图10F，可使用线接合工艺将金线或铜线接合到由聚合物层99中的开口9939暴露的经图案化电路层831的金层、铂层、钯层或钌层上。
作为替代，参见图10F，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由聚合物层99中的开口9939暴露的接触点8310上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9939中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线或铜线接合到聚合物层99中的开口9939中的经无电电镀敷的金层上。
参见图10G到图10I，可使用线接合工艺将金线或铜线接合到由聚合物层99中的开口9939暴露的经图案化电路层831的金层、铂层、钯层或钌层上。
作为替代，参见图10G到图10I，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由聚合物层99中的开口9939暴露的接触点8310上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9939中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线接合到聚合物层99中的开口9939中的经无电电镀敷的金层上。
图8B到图8F、图9B到图9B和图10B到图10I中所示的电路可用于快闪存储器芯片、DRAM存储器芯片或SRAM存储器芯片中。使用再分配层83r的I/O垫再定位尤其有用于具有快闪、DRAM或SRAM存储器芯片的堆叠封装。DRAM芯片的I/O垫通常大致沿着芯片的中心线设计，且无法用于堆叠封装。再分配层83r将中心垫再定位到芯片的外围以用于堆叠封装中的线接合。图10F和图10G展示具体实例，其中接合在接触点8310上的线经由总线的厚和宽金属迹线83r连接到由钝化层5中的开口539暴露的原始垫6390。在图8B、图9B、图10B到图10G中，在对存储器芯片的应用中，SRAM单元或快闪存储器单元或DRAM单元连接到内部电路21的输入节点Xi，内部电路21例如为读出放大器、图5F的内部三态缓冲器213、图5G的通过电路216、图5H的锁存器电路217、图5I所示的通过电路216和内部驱动器212的电路，或图5J所示的锁存器电路217和内部驱动器212的电路。各种详细内部电路21和将存储器单元连接到内部电路21的方法可参见图5F到图5J所示。参见图8B、图8D到图8F、图9B到图9D和图10B到图10I，SRAM单元或快闪单元或DRAM单元以如下方式连接到外部电路：(1)通过图5F到图5J的读出放大器214；(2)通过图5F的内部三态缓冲器21 3、图5G的通过电路216、图5H的锁存器电路217、图5I所示的通过电路216和内部驱动器212的电路或图5J所示的锁存器电路217和内部驱动器212的电路；(3)通过由合适工艺形成的第一细线结构，例如通过堆叠通孔和金属631；(4)向上通过第一钝化开口531；(5)对于图10G，还通过第一聚合物开口9531；(6)对于图10F，通过钝化层5下的细线金属638；同时对于图10G，通过钝化层5上的一个或一个以上金属层中的过钝化金属线、迹线或平面83；(7)对于图10G，向下通过第二聚合物开口9539′(8)通过第二钝化开口539′；(9)通过连接到芯片外缓冲器42的输入的由合适工艺形成的细线金属结构，例如通过堆叠通孔和金属垫639′；(10)通过连接到芯片外ESD电路43且连接到堆叠细线金属通孔和金属垫639的芯片外缓冲器42的输出；(11)通过钝化开口539；(12)对于图10G，还通过第三聚合物开口9539；以及(13)通过过钝化再分配金属线或迹线或平面83r；(14)通过由聚合物开口9939暴露的过钝化金属垫8310；(15)通过接触点8310上的接合线89′或金属凸块89。
应注意如图10G中，可存在位于再分配金属层83r下方或上方的聚合物层。再分配金属线、迹线或平面83r可由合适工艺形成，例如通过具有1.5μm与30μm之间(示范性为2μm与10μm之间)的范围内的厚度的(电镀或无电电镀敷)金层；或通过具有2μm与100μm之间(示范性为3μm与20μm之间)的范围内的厚度的(电镀)铜层，铜层上的Ni封端层(0.5μm与5μm之间的厚度)，以及Ni封端层上的Au或Pd或Ru的组合金属层(0.05μm与5μm之间的厚度)。在过钝化金属垫8310的金、钯、铂或钌层的表面上执行线接合。
参见图8B到图8F、图9B到图9D、图10B到图10E和图10G到图10I，从俯视透视图看钝化层5中的开口531、532、534和539′的形状可为圆形、正方形、矩形或多边形。如果开口531、532、534、539和539′为圆形，那么开口531、532、534、539和539′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的直径。如果开口531、532、534、539和539′为正方形的，那么开口531、532、534、539和539′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口531、532、534、539和539′是矩形的，那么开口531、532、534、539和539′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口531、532、534、539和539′是具有五个以上边的多边形，那么开口531、532、534、539和539′具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口531、532、534、539和539′具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在图10C到图10E、图10G、图10H和图10I所示的情况下，开口531、532、534、539和539′具有0.1与30微米之间的宽度，其中聚合物层95中的开口9531、9532、9534、9539和9539′的下部部分具有20与100微米之间的宽度。聚合物层95中的开口9531、9532和9534具有下部部分，所述下部部分的宽度或横向尺寸大于钝化层5中分别与开口9531、9532和9534对准的开口531、532和534的宽度或横向尺寸。聚合物层95中的开口9531、9532和9534进一步靠近开口531、532和534而暴露钝化层5。聚合物层95覆盖由钝化层5中的开口539和539′暴露的接触垫的外围区，但聚合物层95中的开口9539和9539′暴露由钝化层5中的开口539和539′暴露的接触垫的中心区。钝化层5中的开口539和539′的宽度或横向尺寸分别大于开口9539和9539′的宽度或横向尺寸。
在图8A到图8F中，点线5指示钝化层，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。在图9A到图9D中，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。图10A中所示的过钝化方案102包含聚合物层99、由经图案化电路层831提供的金属迹线83r和金属凸块89，且聚合物层99中的开口9939在金属迹线83r的接触点8310上，且金属凸块89在开口9939中、接触点8310上和聚合物层99上。图10B中所示的过钝化方案102包含聚合物层99、由经图案化电路层831提供的金属迹线83和83r以及金属凸块89，且聚合物层99中的开口9939在金属迹线83r的接触点8310上，且金属凸块89在开口9939中、接触点8310上和聚合物层99上。图10C中所示的过钝化方案102包含聚合物层98和99、由经图案化电路层831和832提供的金属迹线83和83r以及金属凸块89，且聚合物层99中的开口9939′在金属迹线83r的接触点8320上，且金属凸块89在开口9939′中、接触点8320上和聚合物层99上。图10D中所示的过钝化方案102包含聚合物层95和99、由经图案化电路层831提供的金属迹线83和83r以及金属凸块89，且开口9539、9539′、9531、9532和9534在聚合物层95中，且聚合物层99中的开口9939在金属迹线83r的接触点8320上，且金属凸块89在开口9939中、接触点8320上和聚合物层99上。图10E中所示的过钝化方案102包含聚合物层95、98和99、由经图案化电路层831和832提供的金属迹线83和83r以及金属凸块89，且开口9539、9539′、9531、9532和9534在聚合物层95中，且聚合物层98中的开口9831、9834和9839在经图案化电路层831上，且聚合物层99中的开口9939′在金属迹线83r的接触点8320上，且金属凸块89在开口9939′中、接触点8320上和聚合物层99上。图10F中所示的过钝化方案102包含聚合物层99和由经图案化电路层831提供的金属迹线83r，且聚合物层99中的开口9939在金属迹线83r的接触点8310上且使其暴露。图10G到图10I中所示的过钝化方案102包含聚合物层95和99以及由经图案化电路层831提供的金属迹线83和83r，且开口9539、9539′、9531、9532和9534在聚合物层95中，且聚合物层99中的开口9939在金属迹线83r的接触点8310上且使其暴露。
第四实施例：电力/接地总线设计架构
在先前描述的本发明的第一实施例中，将外部电源Vdd提供到电压调节器或转换器电路41，且电压调节器或转换器电路41将电源Vcc输出到内部电路20。或者，外部电源Vdd可从外部电路输入到内部电路20(包含21、22、23和24)，其中需要ESD保护电路44来防止电压或电流浪涌损坏内部电路20。 ESD电路44与内部电路21、22、23和24并联连接。在图1B、图1C、图2B、图2C、图3B、图3C和图3D中的第一实施例中，ESD电路也可添加且与电压调节器或转换器电路41和与内部电路21、22、23和24并联连接。举例来说，图1D所示的电路除了ESD电路44外还含有图1C的电路。ESD电路44包含连接到递送外部电力电压Vdd的厚和宽电力总线或平面81P的电力节点Dp，和连接到厚和宽接地总线或平面82的接地节点Dg。厚和宽电力总线或平面81P连接ESD电路44的电力节点Dp与电压调节器或转换器电路41的电力节点。厚和宽接地总线或平面82连接ESD电路44的接地节点Dg与电压调节器或转换器电路41的接地节点Rs。图1D的电路中的ESD电路44可为如图12E所示的反向偏置二极管4333，其具有连接到厚和宽接地总线或平面82的阳极和连接到厚和宽电力总线或平面81P的阴极。图1D中的元件可认为是图1 C中由与图1D中所述元件相同参考标号指示的元件。
图12B展示包含钝化层5上的厚和宽电力总线或平面81P的电路图，其连接ESD电路44与内部电路20。图13B展示实现图12B的电路图的俯视图，且图13B所示的粗线表示钝化层上的厚和宽金属迹线或总线，且图13B所示的细线表示钝化层下的细金属迹线。图14B展示实现图12B的电路图的横截面图。在图12B中，外部电源电压Vdd在节点Ep处输入，且通过钝化层5上的厚和宽电力总线或平面81P、通过钝化开口511、512和514且通过钝化层5下的电力细线金属迹线611、612和614分配到Vdd节点、内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp。ESD电路44的电力节点Dp通过细线金属迹线或总线649且通过钝化层5中的开口549连接到厚和宽金属迹线、总线或平面81P(电力总线)。厚和宽电力总线81P可连接到内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp，所述内部电路21、22、23和24可包含NOR门、NAND门、AND门、OR门、运算放大器、加法器、乘法器、双工器、多路复用器、A/D转换器、D/A转换器、CMOS装置、双极CMOS装置、双极电路、SRAM单元、DRAM单元、非易失性存储器单元、快闪存储器单元、EPROM单元、ROM单元、磁性RAM(MRAM)或读出放大器。钝化层5上的图12B所示的上文提到的电力总线81P可连接到内部电路20或先前描述的四个实施例中具备对电力电压Vdd的接入的其它电路的电力节点。图12B的电路中的ESD电路44可为如图12E所示的反向偏置二极管4333，其具有连接到接地的阳极和连接到厚和宽电力总线或平面81P的阴极。
在图14B中，钝化层5上存在仅一个经图案化电路层811，包含充当先前描述的厚和宽金属迹线81P(电力总线或平面)的一部分。经图案化电路层811可含有粘合/势垒层、粘合/势垒层上的种子层，和构成底部层8111的种子层、粘合/势垒层和种子层上的电镀金属层8112。
参见图14B，关于用于形成经图案化电路层811的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在钝化层5的氮化硅层上和主要由铝或铜制成的接触垫6490(由钝化层5中的多个开口549、511、512和514暴露)上溅镀具有1 000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8112，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8112下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8112下的粘合/势垒层。
在形成经图案化电路层811之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层811上和钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)，暴露旋涂的光敏聚酰亚胺层，显影经暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9949，从而暴露经图案化层811的接触垫8110。
参见图14B，对于在接触垫8110上形成金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9949暴露的接触垫8110上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有0.5与10微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有60与200微米之间的厚度的例如锡铅合金、锡银合金或锡银铜合金等含锡层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。随后金属凸块可经回流以成形为类似于球以用于倒装芯片组合件。金属凸块可连接到印刷电路板、陶瓷衬底或另一半导体芯片。
参见图14B，对于在接触垫8110上形成另一种类的金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9949暴露的接触垫8110上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有6与25微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。金属凸块可通过带自动接合(TAB)工艺连接到柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图14B，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由开口9949暴露的接触垫8110上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9949中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线接合到聚合物层99中的开口9949中的经无电电镀敷的金层上。
或者，参见图14B，可使用线接合工艺将金线接合到由聚合物层99中的开口9949暴露的经图案化电路层811的金层、铂层、钯层或钌层上。
参见图14D，在形成经图案化电路层811之前，可任选地通过合适的工艺形成聚合物层95，例如通过在钝化层5的氮化物层上和在接触垫6490上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层95中形成多个开口9549、9511、9512和9514，从而暴露由钝化层5中的开口549、511、512和514暴露的多个接触垫6490。在形成聚合物层95之后，可在聚合物层95上和在由开口549、511、512和514暴露的接触垫6490上形成经图案化电路层811。可在聚合物层95上和在由聚合物层95中的开口9549、9511、9512和9514暴露的接触垫6490上溅镀任一先前描述材料的粘合/势垒层。
除了图12B中的电力Vdd连接外，图12C还展示接地Vss连接。图13C展示实现图12C的电路图的俯视图，且图13C所示的粗线表示钝化层上的厚和宽金属迹线或总线，且图13C所示的细线表示钝化层下的细金属迹线。图14C展示实现图12C的电路图的横截面图。在图12C中，外部接地Vss在节点Eg处输入，且通过钝化层5上的厚和宽金属迹线、总线或平面82(接地总线或平面)、通过钝化层5中的开口521、522和524且通过钝化层5下的细线金属迹线621、622和624提供到内部电路21、22、23和24的Vss节点Ts、Us、Vs和Ws。厚和宽接地总线或平面82通过钝化层5中的开口549′且通过钝化层5下的细线接地金属总线649′连接到ESD电路44的Vss节点Dg。钝化层5上的图12C所示的上文提到的电力总线81P可连接到内部电路20或先前描述的四个实施例中具备对电力电压Vdd的接入的其它电路的电力节点。钝化层5上的图12C所示的上文提到的接地总线82可连接到内部电路20或先前描述的四个实施例中具备对接地电压Vss的接入的其它电路的接地节点。图12C的电路中的ESD电路44可为如图12E所示的反向偏置二极管4333，其具有连接到厚和宽接地总线或平面82的阳极和连接到厚和宽电力总线或平面81P的阴极。
参见图14C，在钝化层5上可存在多个经图案化电路层821和812，包含先前描述的接地总线或平面82以及位于接地总线或平面82上的先前描述的电力总线或平面81P。用于在钝化层5上和在由开口549′、521、522和524暴露的接触垫6490′上形成经图案化电路层821的工艺可认为是用于在钝化层5上和在由开口549、511、512和514暴露的接触垫6490上形成图14B所示的经图案化电路层811的工艺。经图案化电路层821可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8211的种子层、粘合/势垒层和种子层上的电镀金属层8212。经图案化电路层812可含有粘合/势垒层、粘合/势垒层上的种子层，以及构成底部层8121的种子层、粘合/势垒层和种子层上的电镀金属层8122。
参见图14C，在形成经图案化电路层821之后，可通过合适的工艺形成聚合物层98，例如通过在经图案化电路层821上或钝化层5的氮化物层上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层98中形成开口9849′，从而暴露经图案化电路层821的接触垫。
参见图14C，关于用于形成经图案化电路层812的工艺，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层98上和在由聚合物层98中的开口9849′暴露的经图案化电路层821的接触垫上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1 000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层，或通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属层8122，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层且随后在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层，通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层，或通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有2与30微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8122下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属层8122下的粘合/势垒层。
在形成经图案化电路层812之后，可通过合适的工艺形成聚合物层99，例如通过在经图案化电路层812上或聚合物层98上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层99中形成开口9949′，从而暴露经图案化电路层812的接触垫8120。
参见图14C，对于在接触垫8120上形成金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9949′暴露的接触垫8120上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层、溅镀具有1000与6000埃之间的厚度的例如铬层等含铬层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的铜层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的铜层上电镀具有0.5与10微米之间的厚度的铜层、在光致抗蚀剂层中的开口中的电镀铜层上电镀具有0.5与10微米之间的厚度的镍层且随后在光致抗蚀剂层中的开口中的电镀镍层上电镀具有60与200微米之间的厚度的例如锡铅合金、锡银合金或锡银铜合金等含锡层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。随后金属凸块可经回流以成形为类似于球。金属凸块可连接到印刷电路板、陶瓷衬底或另一半导体芯片。
参见图14C，对于在接触垫8120上形成另一种类的金属凸块，可通过合适的工艺来形成粘合/势垒层，例如通过在聚合物层99上和由开口9949′暴露的接触垫8120上溅镀具有1000与6000埃之间的厚度的例如钛层或钛钨合金层等含钛层，或溅镀具有1000与6000埃之间的厚度的例如钽层或氮化钽层等含钽层。随后，可通过合适的工艺形成种子层，例如通过在任一先前描述材料的粘合/势垒层上溅镀具有200与3000埃之间的厚度的金层。随后，可在种子层上形成光致抗蚀剂层，光致抗蚀剂层中的多个开口暴露种子层。随后，可通过合适的工艺形成金属凸块，例如通过在充当由光致抗蚀剂层中的开口暴露的种子层的金层上电镀具有6与25微米之间的厚度的金层。随后，可移除光致抗蚀剂层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的种子层。随后，使用湿式蚀刻工艺或使用干式蚀刻工艺移除不在金属凸块下的粘合/势垒层。金属凸块可通过带自动接合(TAB)工艺连接到柔性衬底，或经由各向异性导电膜或膏(ACF或ACP)连接到玻璃衬底。
或者，参见图14C，具有0.05与2微米之间的厚度的镍层可无电电镀敷在由层聚合物层99中的开口9949′暴露的接触垫8120上，且具有0.05与2微米之间的厚度的金层、铂层、钯层或钌层可无电电镀敷在聚合物层99中的开口9949′中的经无电电镀敷的镍层上。随后，可使用线接合工艺将金线接合到聚合物层99中的开口9949′中的经无电电镀敷的金层上。
或者，参见图14C，可使用线接合工艺将金线接合到由聚合物层99中的开口9949′暴露的经图案化电路层812的金层、铂层、钯层或钌层上。
或者，在形成经图案化电路层821之前，可任选地通过合适的工艺形成聚合物层，例如通过在钝化层5的氮化物层上和在接触垫6490′上旋涂负光敏聚酰亚胺层(例如，酯类型)、暴露旋涂的光敏聚酰亚胺层、显影暴露的聚酰亚胺层，且随后在氮气或不含氧的气氛中在265与285℃之间的温度下固化经显影的聚酰亚胺层历时30与240分钟之间的时间。因此，可在聚合物层中形成多个开口，从而暴露由钝化层5中的开口549′、521、522和524暴露的多个接触垫6490′。在形成聚合物层之后，可在聚合物层上和在由开口549′、521、522和524暴露的接触垫6490′上形成经图案化电路层821。可在聚合物层上和在由聚合物层中的开口暴露的接触垫6490′上溅镀任一先前描述材料的粘合/势垒层。
或者，先前描述的电力总线或平面81P和先前描述的接地总线或平面82可连接到两个ESD电路44和45，如图12D所示。先前描述的电力总线或平面81P可连接内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp与ESD电路44和45的电力节点Dp和Dp′。先前描述的接地总线或平面82可连接内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws与ESD电路44和45的接地节点Dg和Dg′。钝化层5上的在图12D中所示的上文提到的电力总线81P可连接到内部电路20或先前描述的四个实施例中具备对电力电压Vdd的接入的其它电路的电力节点。钝化层5上的在图12D中所示的上文提到的接地总线82可连接到内部电路20或先前描述的四个实施例中具备对接地电压Vss的接入的其它电路的接地节点。图12D的电路中的ESD电路44和45中的每一者可为如图12E所示的反向偏置二极管4333，其具有连接到厚和宽接地总线或平面82的阳极和连接到厚和宽电力总线或平面81P的阴极。
参见图12B到图12D、图13B、图13C和图14B到图14D，从俯视透视图看钝化层5中的开口511、512、514、521、522、524、549和549′的形状可为圆形、正方形、矩形或多边形。如果开口511、512、514、521、522、524、549和549′为圆形，那么开口511、512、514、521、522、524、549和549′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的直径。如果开口511、512、514、521、522、524、549和549′为正方形的，那么开口511、512、514、521、522、524、549和549′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度。如果开口511、512、514、521、522、524、549和549′是矩形的，那么开口511、512、514、521、522、524、549和549′可具有0.1与200微米、1与100微米或优选0.1与30微米之间的宽度，以及1微米与1厘米之间的长度。如果开口511、512、514、521、522、524、549和549′是具有五个以上边的多边形，那么开口511、512、514、521、522、524、549和549′具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大对角线长度。或者，开口511、512、514、521、522、524、549和549′具有0.1与200微米、1与100微米或优选0.1与30微米之间的最大横向尺寸。在图14D所示的情况下，开口511、512、514和549具有0.1与30微米之间的宽度，其中聚合物层95中的开口9511、9512、9514和9549的下部部分具有20与100微米之间的宽度。聚合物层95中的开口9511、9512和9514具有下部部分，所述下部部分的宽度或横向尺寸大于钝化层5中分别与开口9511、9512和9514对准的开口511、512和514的宽度或横向尺寸。聚合物层95中的开口9511、9512和9514进一步靠近开口511、512和514而暴露钝化层5。聚合物层95覆盖由钝化层5中的开口549暴露的接触垫的外围区，但聚合物层95中的开口9549暴露由钝化层5中的开口549暴露的接触垫的中心区。钝化层5中的开口549的宽度或横向尺寸大于开口9549的宽度或横向尺寸。
在图12B到图12D中，点线5指示钝化层，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。在图13B和图13C中，粗迹线指示形成于钝化层5上的过钝化方案102的迹线，且细迹线指示形成于钝化层5下的迹线。图14B中所示的过钝化方案102包含聚合物层99和由经图案化电路层811提供的金属迹线81P，且聚合物层99中的开口9949在金属迹线81P的接触点8110上且使其暴露。图14C中所示的过钝化方案102包含聚合物层98和99、由经图案化电路层812提供的金属迹线81P以及由经图案化电路层821提供的金属迹线82，且聚合物层98中的开口9849′在金属迹线82上，且聚合物层99中的开口9949′在经图案化电路层812的接触点8120上且使其暴露。图14D中所示的过钝化方案102包含聚合物层95和99以及由经图案化电路层811提供的金属迹线81P，且聚合物层95中的开口9549、9511、9512和9514在聚合物层95中，且聚合物层99中的开口9949在金属迹线81P的接触点8110上且使其暴露。
过钝化方案的形成
本发明示范性实施例中的过钝化方案的主要特征是各自具有大于1微米、例如2与200微米之间且优选2与30微米之间的厚度的厚金属层，以及各自具有大于2微米、例如2与300微米之间且优选2与30微米之间的厚度的厚电介质层。
图15C到图15H展示可应用于本发明中所有实施例的用以在钝化层5上和聚合物层95上制造经图案化电路层的浮雕工艺。图15I到图15J展示可应用于本发明中所有实施例的用以在经图案化电路层801上和聚合物层98上制造经图案化电路层802的浮雕工艺。图15C到图15G和图16A到图16K展示可应用于本发明中所有实施例的用以在钝化层5上制造一个或一个以上经图案化电路层801和802的双浮雕工艺。聚合物层95可提供于经图案化电路层801下方和钝化层5上方。聚合物层98可提供于经图案化层801与802之间和钝化层5上方。聚合物层19可提供于经图案化电路层802上方和钝化层5上方。图15A到图15M和图16A到图16M是基于第三实施例中的图10E的结构，且用作实例以说明本发明中所有实施例的用于形成过钝化方案的方法。换句话说，以下段落中描述的方法和指定的规范可应用于本发明中的所有金属迹线、总线或平面81、81P、82、83、83′和85以及所有金属层811、821、831、812和832。
图15A展示用于过钝化工艺的起始材料。过钝化工艺在晶片10上开始，晶片10在顶部后钝化技术的过钝化方案形成于晶片10上之后经最终化以切割为若干芯片。
半导体晶片10包含如下元件：
参考标号1指示通常为硅衬底的衬底，其具有600与1000埃之间、50微米与1毫米之间或75与250微米之间的厚度。所述硅衬底可为本征、p型或n型硅衬底。对于高性能芯片，可使用SiGe或绝缘体上硅(SOI)衬底。SiGe衬底包含硅衬底的表面上的外延层。SOI衬底包含硅衬底上的绝缘层(示范性为氧化硅)，和形成于绝缘层上的Si或SiGe外延层。
参考标号2指示衬底1中和/或衬底1上的装置层，通常为半导体装置。半导体装置包含MOS晶体管2′，其为n-MOS或p-MOS晶体管。MOS晶体管包含栅极(通常为多晶硅、多晶硅化钨、硅化钨、硅化钛、硅化钴或硅酸盐栅极)、源极和漏极。其它装置是双极晶体管、DMOS(扩散MOS)、LDMOS(横向扩散MOS)、CCD(电荷耦合装置)、CMOS传感器、光敏二极管、电阻器(由多晶硅层或硅衬底中的扩散区域形成)。装置形成各种电路，例如CMOS电路、NMOS电路、PMOS电路、BiCMOS电路、CMOS传感器电路、DMOS功率电路或LDMOS电路。层包含所有实施例中的内部电路20(包含21、22、23和24)、第一实施例中的电压调节器或转换器电路41、第三实施例中的芯片外电路40(包含42和43)以及第四实施例中的ESD电路44。
参考标号6指示细线方案，包含细线电介质层30中的细线金属层60和通孔30′中的细线通孔插塞60′。细线方案6包含本发明所有实施例中的细线金属迹线：(1)第一实施例的611、612、614、619、619′、621、622、624和629；(2)第二实施例的631、632和634；(3)第三实施例的631、632、634、639、639′、6391、6391′、6311、6321和6341；(4)第四实施例的611、612、614、649、621、622、624和649′。细线金属层60可为铝或铜层，或更具体来说为溅镀铝层或镶嵌铜层。细线金属层60可为：(1)所有细线金属层为铝层，(2)所有细线金属层为铜层，(3)底部层为铝层且顶部层为铜层，或(4)底部层为铜层且顶部层为铝层。细线金属层60可具有0.05与2微米之间且优选0.2与1微米之间的厚度，其中线或迹线的水平设计规则(宽度)小于1微米，例如0.05与0.95微米之间，或大于20纳米，例如20纳米与15微米之间且优选20纳米与2微米之间。铝层通常通过合适的工艺形成，例如通过物理气相沉积(PVD)方法，例如溅镀方法，且随后通过沉积具有0.1与4微米之间且优选0.3与2微米之间的厚度的光致抗蚀剂层来图案化，随后是湿式或干式蚀刻，示范性地为干式等离子蚀刻(通常含有氟等离子)。作为选择，粘合/势垒(Ti、TiW、TiN或以上金属的复合层)可添加在铝层下方，且/或抗反射层(TiN)也可添加在铝层上方。通孔30′任选地填充有毯覆CVD钨沉积物，随后是钨金属层的化学气相沉积(CMP)以形成通孔插塞60′。铜层通常由合适的工艺形成，例如通过包含如下电镀工艺的镶嵌工艺形成：(1)沉积铜扩散势垒层(例如具有0.05与0.25μm之间的厚度的氧氮化物或氮化物层)；(2)通过PECVD、旋涂和/或高密度等离子(HDP)CVD方法沉积具有0.1与2.5μm之间且示范性地0.3与1.5μm之间的厚度的电介质层30；(3)通过沉积具有0.1与4μm之间且优选0.3与2μm之间的厚度的光致抗蚀剂层，随后暴露且显影光致抗蚀剂层以形成开口和/或沟槽且随后剥落光致抗蚀剂层来图案化电介质层30；(4)通过溅镀和/或CVD方法沉积粘合/势垒层和电镀种子层。粘合/势垒层包含Ta、TaN、TiN、Ti或TiW或由合适工艺形成的复合层，例如通过以上材料。形成于粘合/势垒层上的电镀种子层通常是由合适工艺形成的铜层，例如通过溅镀Cu或CVD铜或CVD铜随后溅镀Cu；(5)在电镀种子层上电镀铜层达到小于1微米、例如0.05与1微米之间且优选0.2与1微米之间的厚度；(6)通过抛光(示范性地为化学机械抛光CMP)晶片直到下伏于粘合/势垒层的电介质层暴露来移除不在电介质层30的开口或沟槽中的电镀铜层、电镀种子层和粘合/势垒层。仅开口或沟槽中的金属在CMP之后保留；且保留的金属用作连接两个邻近金属层60的金属导体(线、迹线和/或平面)或通孔插塞60′。作为另一替代，与一个电镀工艺、一个CMP工艺同时地使用双镶嵌工艺来形成金属通孔插塞和金属迹线、线或平面。在双镶嵌工艺中应用两个光刻工艺和两个电介质沉积工艺。双镶嵌工艺在以上单镶嵌工艺中的图案化电介质层的步骤(3)与沉积金属层的步骤(4)之间添加了沉积和图案化另一电介质层的更多工艺步骤。电介质层30由合适的工艺形成，例如通过CVD(化学气相沉积)、PECVD(等离子增强CVD)、高密度等离子(HDP)CVD或旋涂方法。电介质层30的材料包含氧化硅、氮化硅、氧氮化硅、PECVD TEOS、旋涂玻璃(SOG、基于硅酸盐或基于硅氧烷)、氟硅酸盐玻璃(FSG)或低K电介质材料(例如黑金刚石(由应用材料公司(AppliedMaterial，Inc.)的机器生产)或ULK CORAL(由诺发公司(Novellus Inc.)的机器生产)或SiLK(IBM公司)低k电介质)的层。PECVD氧化硅或PECVD TEOS或HDP氧化物具有3.5与4.5之间的电介质常数K；PECVD FSG或HDP FSG具有3.0与3.5之间的K值，且低K电介质材料具有1.5与3.0之间的K值。例如黑金刚石等低K电介质材料是多孔的，且包含氢和碳以及硅和氧，通式是HwCxSiyOz。细线电介质层30通常包含无机材料。电介质层30可具有0.05与2微米之间的厚度。电介质层30中的通孔30′由合适工艺形成，例如通过关于光致抗蚀剂图案化的湿式和/或干式蚀刻，示范性地为干式蚀刻。干式蚀刻物质包含氟等离子。
参考标号5指示钝化层。钝化层5在本发明中起到非常重要的作用。钝化层5是绝缘保护层，其防止组装和封装期间的机械和化学损坏。除了防止机械刮擦以外，其还防止例如钠等移动离子和例如金或铜等过渡金属渗透到下伏的IC装置中。其还保护下伏的装置和互连(金属和电介质)不受湿气渗透或其它污染物的影响。钝化层5可由合适工艺形成，例如通过化学气相沉积(CVD)方法，且通常具有大于0.2微米、例如0.3与1.5微米之间或0.4与0.8微米之间的厚度。
钝化层5可由一个或一个以上无机层组成。举例来说，钝化层5可为氧化物层与氧化物层上的氮化物层的复合层，所述氧化物层例如氧化硅层或氧碳化硅(SiOC)层，其具有小于1.5微米、例如0.1与1微米且优选0.3与0.7微米之间的厚度，所述氮化物层例如氮化硅层、氧氮化硅层或碳氮化硅(SiCN)层，其具有小于1.5微米、例如0.25与1.2微米且优选0.35与1微米之间的厚度。或者，钝化层5可为氮化硅、氧氮化硅层或碳氮化硅(SiCN)的单层，其具有小于1.5微米、例如0.2与1.5微米且优选0.3与1微米之间的厚度。在示范性情况下，钝化层5包含半导体晶片10的最顶部无机层，且半导体晶片10的最顶部无机层可为具有大于0.2微米、例如0.2与1.5微米之间的厚度的氮化硅层，或具有大于0.2微米、例如0.2与1.5微米之间的厚度的氧化硅层。或者，钝化层5可为以下各层的复合层：具有小于1微米、例如0.05与0.35微米之间且优选0.1与0.2微米之间的厚度的氧氮化物层，氧氮化物层上的具有小于1.2微米、例如0.2与1.2微米之间且优选0.3与0.6微米之间的厚度的第一氧化物层，第一氧化物层上的具有小于1.2微米、例如0.2与1.2微米之间且优选0.3与0.5微米之间的厚度的氮化物层(例如氮化硅层)，以及氮化物层上的具有小于1.2微米、例如0.2与1.2微米之间且优选0.3与0.6微米之间的厚度的第二氧化物层。第一和第二氧化物层可为PECVD氧化硅、PETEOS氧化物或高密度等离子(HDP)氧化物。
针对衬底1、装置层2、细线金属方案6、电介质层30和钝化层5的以上描述和规范可应用于本发明中的所有实施例。
开口50通过蚀刻工艺(例如湿式蚀刻工艺或干式蚀刻工艺)形成于钝化层5中。开口50的规范及其形成工艺可应用于本发明中的开口511、512、514、519、519′、521、522、524、529、531、532、534、534′、531′、532′、539、539′、549、549′、559和559′。开口50的宽度可大于0.1微米，例如0.1与200微米之间、1与100微米之间、0.5与30微米之间或5与30微米之间。从俯视图看开口50的形状可为圆，且圆形开口50的直径可大于0.1微米，例如0.1与30微米之间或30与200微米之间。或者，从俯视图看开口50的形状可为正方形，且正方形开口50的宽度可大于0.1微米，例如0.1与30微米之间或30与200微米之间。或者，从俯视图看开口50的形状可为多边形，例如六边形或八边形，且多边形开口50可具有大于0.1微米，例如0.1与30微米之间或30与200微米之间的宽度。或者，从俯视图看开口50的形状可为矩形，且矩形开口50可具有大于0.1微米，例如0.1与30微米之间或30与200微米之间的较短宽度。用于内部电路20(包含21、22、23和24)的钝化层5中的开口531、532、534、531′、532′、534′、511、512和514的宽度可大于0.1微米，例如0.1与100微米之间且优选0.1与30微米之间。用于电压调节器或转换器电路41的开口519、519′和529、用于芯片外缓冲器42和芯片外ESD电路43的开口539和539′以及用于ESD电路44的开口549、549′、559和559′可具有比开口531、532、534、511、512和514的宽度大的宽度，在1与150微米之间且优选5与100微米之间的范围内。或者，用于电压调节器或转换器电路41的开口519、519′和529、用于芯片外缓冲器42和芯片外ESD电路43的开口539和539′以及用于ESD电路44的开口549、549′、559和559′可具有比开口531、532和534的宽度大的宽度，在0.1与30微米之间的范围内。钝化层5中的开口50在细线金属层60的多个金属垫或迹线600的多个区上且使其暴露，且金属垫或迹线600的区在开口50的底部处。金属垫或迹线600可包含铝或电镀铜。
晶片10可使用不同代的IC工艺技术来制造，例如1μm、0.8μm、0.6μm、0.5μm、0.35μm、0.25μm、0.18μm、0.25μm、0.13μm、90nm、65nm、45nm、35nm或25nm技术，其由MOS晶体管2′的栅极长度或有效沟道长度界定。可使用光刻工艺来处理晶片10。光刻工艺可包含附图、暴露和显影光致抗蚀剂。用以处理晶片10的光致抗蚀剂具有0.1与4微米之间的厚度。可使用步进器或扫描器(例如，5X步进器或扫描器)来暴露光致抗蚀剂。5X表示当光束从光掩模(通常由石英制成)投影到晶片上时光掩模上的尺寸在晶片上减少，且光掩模上的特征的尺寸是晶片上的尺寸的5倍。扫描器在高级代的IC工艺技术中使用，且通常具有4X尺寸减少以改善分辨率。在步进器或扫描器中使用的光束的波长可为436nm(g线)、365nm(i线)、248nm(深紫外线DUV)、193nm(DUV)或157nm(DUV)或13.5nm(极远UV、EUV)。还使用高指数浸没光刻来实现晶片10中的细线特征。
晶片10优选在10类或更高(例如1类)的净室中处理。10类净室允许最大的每立方英尺微粒数目：大于1μm的1个、大于0.5μm的10个、大于0.3μm的30个、大于0.2μm的75个、大于0.1μm的350个，而1类净室允许最大的每立方英尺微粒数目：大于0.5μm的1个、大于0.3μm的3个、大于0.2μm的7个、大于0.1μm的35个。
当铜用作细线金属层60且由钝化层5中的开口50暴露时，包含661、662、664、669和669′的金属盖66优选用以保护经暴露的铜垫或迹线不受腐蚀，如图15B所示。具有0.4与3微米之间的厚度的金属盖66包含含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)、金层、Ti层、TiW层、Ta层、TaN层或Ni层。如果金属盖66是含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)，那么具有0.01与0.7微米之间的厚度的势垒层形成于铝盖66与铜垫或迹线之间，且势垒层包含Ti、TiW、TiN、Ta、TaN、Cr或Ni。举例来说，具有0.01与0.7微米之间的厚度的势垒层可形成于由开口50暴露的铜垫或迹线上，且具有0.4与3微米之间的厚度的含铝层形成于势垒层上，且势垒层可由钛、钛钨合金、氮化钛、钽、氮化钽、铬或难熔金属合金制成，且含铝层可为铝层、铝铜合金层或Al-Si-Cu合金层。具有金属盖66的晶片或芯片可用作本发明所有实施例中的选择。
图15C到图15K展示在图15A或图15B所示的晶片10上制造过钝化方案102的工艺步骤。图15C到图15K所示的工艺步骤用以形成例如图10E所示的结构，其具有两个过钝化金属层且具有用于互连内部电路20与芯片外电路40的完整设计架构。此实例展示两个过钝化金属层，其中可使用图15C到图15K中描述的相同或相似方法以及相同或相似规范来在钝化层5上形成一个金属层、三个金属层、四个金属层或更多金属层。换句话说，以下描述和规范适用于本发明中的所有实施例。
参见图15K，过钝化方案102可形成于图15A或图15B中描述的晶片10上。过钝化方案102包含过钝化金属80和过钝化聚合物或绝缘体90。过钝化金属80包含一个、两个、三个、四个或更多金属层。在包含两个金属层的实例中，过钝化金属80包含第一金属层801和第二金属层802。金属层801的规范及其形成工艺可适用于本发明中的金属层811、821和831，且金属层802的规范及其形成工艺可适用于本发明中的金属层812和832。
在过钝化金属层80中使用的金属主要是铜、金、银、钯、铑、铂、钌和镍。过钝化金属方案80中的金属线、迹线或平面通常包含成堆叠的复合金属层。图15K中的横截面展示过钝化金属层80中的每一者中的两个复合层8001和8002，其可应用分别作为经图案化电路层811的两个复合层8111和8112、分别作为经图案化电路层821的两个复合层8211和8212、分别作为经图案化电路层812的两个复合层8121和8122、分别作为经图案化电路层831的两个复合层8311和8312和分别作为经图案化电路层832的两个复合层8321和8322。
每一过钝化金属层80的底部层是粘合/势垒/种子层8001(包含8011和8021)，包含粘合/势垒层(未图示)和粘合/势垒层上的种子层(未图示)。粘合/势垒/种子层8001(包含8011和8021)的规范及其形成工艺可应用于粘合/势垒/种子层8111、8121、8211、8311和8321。每一过钝化金属层80的顶部层是块体金属层8002，包含8012和8022。块体金属层8002(包含8012和8022)的规范及其形成工艺可应用于块体金属层8112、8122、8212、8312和8322。
粘合/势垒/种子层8001的底部处的粘合/势垒层的材料可为Ti(钛)、W、Co、Ni、TiN(氮化钛)、TiW(钛钨合金)、V、Cr(铬)、Cu、CrCu、Ta(钽)、TaN(氮化钽)或以上材料的合金或复合层。粘合/势垒层可由合适的工艺形成，例如通过电镀、无电电镀敷、化学气相沉积(CVD)或PVD(例如溅镀或蒸发)，示范性地通过例如金属溅镀工艺等PVD(物理气相沉积)来沉积。粘合/势垒层的厚度小于1微米，例如在0.02与0.8微米之间且优选在0.05与0.5微米之间。
举例来说，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛钨合金层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的铬层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钽层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铝制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钽层。
举例来说，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛钨合金层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的铬层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钽层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在由聚合物层95中的开口950暴露的主要由铜制成的垫上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钽层。
举例来说，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛钨合金层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钛层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的铬层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钽层。或者，粘合/势垒/种子层8011的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层95上和在铜垫上的金属盖66的由聚合物层95中的开口950暴露的含铝层(例如铝层、铝铜合金层或Al-Si-Cu合金层)上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钽层。
举例来说，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛层。或者，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钛钨合金层。或者，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钛层。或者，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的铬层。或者，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的氮化钽层。或者，粘合/势垒/种子层8021的底部处的粘合/势垒层可由合适的工艺形成，例如通过在聚合物层98上和在由聚合物层98中的开口980暴露的导电块体层8012的金层上溅镀具有0.02与0.8微米之间且优选0.05与0.5微米之间的厚度的钽层。
举例来说，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的多个开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钛层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。或者，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钛钨合金层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。或者，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钛层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。或者，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的铬层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。或者，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钽层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。或者，可通过合适的工艺，例如通过在聚合物层98上以及在传导块体层8012的由聚合物层98中的开口980暴露的铜层上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钽层，来形成粘附/势垒/种子层8021的底部处的粘附/势垒层。
通常通过合适的工艺，例如通过电镀、无电电镀、CVC或PVD(例如，溅镀)，典型通过例如金属溅镀工艺等PVD沉积，来形成粘附/势垒/种子层8001的顶部处的种子层以用于后续电镀工艺。用于种子层的材料可为Au、Cu、Ag、Ni、Pd、Rh、Pt或Ru，其通常由与形成于后续电镀工艺中的传导块体金属相同的材料制成。种子层的材料随形成于种子层上的经电镀金属层的材料而变。当将把金层电镀于种子层上时，金是种子层的优选材料。当将把铜层电镀于种子层上时，铜是种子层的优选材料。电镀的种子层的厚度在0.05μm与1.2μm之间，典型在0.05μm与0.8μm之间。
举例来说，当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钛层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钛钨合金层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钛钨合金层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钛层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在氮化钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的铬层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在铬层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钽层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在氮化钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钽层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的金层来形成粘附/势垒/种子层8001的顶部处的种子层。
举例来说，当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm，且优选在0.05μm与0.5μm之间的厚度的钛层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钛钨合金层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钛钨合金层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钛层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在氮化钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的铬层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在铬层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的氮化钽层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在氮化钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。当通过合适的工艺，例如通过溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的钽层来形成粘附/势垒/种子层8001的底部处的粘附/势垒层时，可通过合适的工艺，例如通过在钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的铜层来形成粘附/势垒/种子层8001的顶部处的种子层。
传导块体层8002经形成以用于低电阻传导，通常通过合适的工艺来形成，例如通过电镀，且其厚度在2μm与100μm之间，典型在3μm与20μm之间。通过合适的工艺(例如，通过包含电镀工艺或无电电镀工艺的工艺)形成的传导块体层8002的金属材料包含Au、Cu、Ag、Ni、Pd、Rh、Pt或Ru。
举例来说，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由金制成的种子层上电镀具有在2μm与100μm之间，且优选在3μm与20μm之间的厚度的金层来形成传导块体层8002。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在2μm与100μm之间，且优选在3μm与20μm之间的厚度的铜层来形成传导块体层8002。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在1.5μm与90μm，且优选在2.5μm与10μm之间的厚度的铜层，并接着在铜层上电镀具有在0.5μm与10μm之间的厚度的金层来形成传导块体层8002，且所述铜层和所述金层的厚度在2μm与100μm之间，且优选在3μm与20μm之间。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在3μm与20μm，且优选在3μm与15μm之间的厚度的铜层，并接着在铜层上电镀具有在0.5μm与5μm之间，且优选在1μm与3μm之间的厚度的镍层，并接着在镍层上电镀具有在0.03μm与0.5μm之间，且优选在0.05μm与0.1μm之间的厚度的金层来形成传导块体层8002。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在3μm与20μm，且优选在3μm与15μm之间的厚度的铜层，并接着在铜层上电镀具有在0.5μm与5μm之间，且优选在1μm与3μm之间的厚度的镍层，并接着在镍层上无电电镀具有在0.03μm与0.5μm之间，且优选在0.05μm与0.1μm之间的厚度的金层来形成传导块体层8002。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在3μm与20μm，且优选在3μm与15μm之间的厚度的铜层，并接着在铜层上电镀具有在0.5μm与5μm之间，且优选在1μm与3μm之间的厚度的镍层，并接着在镍层上电镀具有在0.03μm与0.5μm之间，且优选在0.05μm与0.1μm之间的厚度的钯层来形成传导块体层8002。或者，可通过合适的工艺，例如通过在粘附/势垒/种子层8001的顶部处的由铜制成的种子层上电镀具有在3μm与20μm，且优选在3μm与15μm之间的厚度的铜层，并接着在铜层上电镀具有在0.5μm与5μm之间，且优选在1μm与3μm之间的厚度的镍层，并接着在镍层上无电电镀具有在0.03μm与0.5μm之间，且优选在0.05μm与0.1μm之间的厚度的钯层来形成传导块体层8002。
作为一选项，添加用于保护或扩散势垒目的的盖/势垒金属层(未图示)。可通过合适的工艺，例如通过电镀、无电电镀、DVD或PVD溅镀金属，典型通过电镀沉积来形成盖/势垒层。盖/势垒层的厚度范围在0.05μm与5μm之间，典型在0.5μm与3μm之间。盖/势垒层可为Ni、Co或V层。作为另一选项，组装-接触层(未图示)位于传导块体金属层8002与盖/势垒层(未图示)上方，以用于组装或封装目的，尤其用于过钝化金属80的最上金属层(在一个或一个以上金属层中，其中在两个邻近的金属层之间具有聚合物电介质)。
最上聚合物层99中的开口990(包含第一实施例中的9919和9929，第三实施例中的9939和9939′，第四实施例中的9949和9949′)暴露最上过钝化金属层的接触点8000(包含第一实施例中的接触点8110和8120、第三实施例中的接触点8310和8320，和第四实施例中的接触点8110和8120)。组装-接触金属层是可线接合和/或焊料可润湿的，以用于线接合、金连接、焊料球安装和/或焊料连接。组装-接触金属层可为Au、Ag、Pt、Pd、Rh或Ru。结合到由聚合物开口900暴露的组装-接触金属层的可为接合线、焊料球(焊料球安装)、金属球(金属球安装)、其它衬底或芯片上的金属凸块、其它衬底或芯片上的金凸块、其它衬底或芯片上的金属柱、其它衬底或芯片上的铜柱。
过钝化金属线、迹线或平面可为(作为一些实例)以下堆叠中的一者(从底部到顶部)：(1)TiW/经溅镀的种子Au/经电镀的Au，(2)Ti/经溅镀的种子Au/经电镀的Au，(3)Ta/经溅镀的种子Au/经电镀的Au，(4)Cr/经溅镀的种子Cu/经电镀的Cu，(5)TiW/经溅镀的种子Cu/经电镀的Cu，(6)Ta/经溅镀的种子Cu/经电镀的Cu，(7)Ti/经溅镀的种子Cu/经电镀的Cu，(8)Cr、TiW、Ti或Ta/经溅镀的种子Cu/经电镀的Cu/经电镀的Ni，(9)Cr、TiW、Ti或Ta/经溅镀的种子Cu/经电镀的Cu/经电镀的Ni/经电镀的Au、Ag、Pt、Pd、Rh或Ru，(10)Cr、TiW、Ti或Ta/经溅镀的种子Cu/经电镀的Cu/经电镀的Ni/无电电镀的Au、Ag、Pt、Pd、Rh或Ru。过钝化金属层80中的每一者具有在2μm与150μm之间，典型在3μm与20μm之间的厚度，且过钝化金属线或迹线的水平设计规则(宽度)在1μm与200μm之间，典型在2μm与50μm之间。过钝化金属平面也是示范性的，尤其用于电力或接地平面，且具有大于200μm的宽度。两个邻近的金属线、迹线和/或平面之间的最小空间在1μm与500μm之间，典型在2μm与150μm之间。
在本发明的一些应用中，金属线、迹线或平面仅可包含具有在2μm与6μm之间，典型在3μm与5μm之间的厚度的经溅镀的铝，其中任选的粘附/势垒层(包含Ti、TiW、TiN、Ta或TaN层)位于铝层下方。
参看图15L，作为一选项，接触结构89可形成于过钝化金属方案80的由开口990暴露的接触点8000上。接触结构89可为金属凸块、焊料凸块、焊料球、金凸块、铜凸块、金属垫、焊料垫、金垫、金属柱、焊料柱、金柱或铜柱。接触结构89可包含金属层891和89c。位于金属层89c下方的金属层891包含Au、Ti、TiW、TiN、Cr、Cu、CrCu、Ta、TaN、Ni、NiV、V或Co层，或以上材料的复合层。接触结构89的示范性堆叠(包含金属层891和89c)从底部到顶部为(1)Ti/Au垫(Au层厚度1μm到10μm)，(2)TiW/Au垫(Au层厚度1μm到10μm)，(3)Ni/Au垫(Ni层厚度0.5μm到10μm，Au层厚度0.2μm到10μm)，(4)Ti/Au凸块(Au层厚度7μm到40μm)，(5)TiW/Au凸块(Au层厚度7μm到40μm)，(6)Ni/Au凸块(Ni层厚度0.5μm到10μm，Au层厚度7μm到40μm)，(7)Ti、TiW或Cr/Cu/Ni/Au垫(铜层厚度0.1μm到10μm，Au层厚度0.2μm到10μm)，(8)Ti、TiW、Cr、CrCu或NiV/Cu/Ni/Au凸块(铜层厚度0.1μm到10μm，Au层厚度7μm到40μm)，(9)Ti、TiW、Cr、CrCu或NiV/Cu/Ni/焊料垫(铜层厚度0.1μm到10μm，焊料层厚度0.2μm到30μm)，(10)Ti、TiW、Cr、CrCu或NiV/Cu/Ni/焊料凸块或焊料球(铜层厚度0.1到10μm，焊料层厚度10μm到500μm)，(11)Ti、TiW、Cr、CrCu或NiV/Cu柱(铜层厚度10μm到300μm)，(11)Ti、TiW、Cr、CrCu或NiV/Cu柱/Ni(铜层厚度10μm到300μm)，(12)Ti、TiW、Cr、CrCu或NiV/Cu柱/Ni/焊料(铜层厚度10μm到300μm，焊料层厚度1μm到20μm)，(13)Ti、TiW、Cr、CrCu或NiV/Cu柱/Ni/焊料(铜层厚度10μm到300μm，焊料层厚度20μm到100μm)。组装方法可为线接合、TAB接合、玻璃上芯片(COG)、板上芯片(COB)、BGA衬底上的倒装芯片、膜上芯片(COF)、芯片上芯片堆叠互连、Si衬底上芯片堆叠互连等。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的含钛层，例如钛层或钛钨合金层，随后在含钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的由金制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在1μm与10μm之间的厚度的金层，随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从金层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于金层下方的种子层，且随后用干式蚀刻方法或湿式蚀刻方法来移除未位于金层下方的含钛层。关于湿式蚀刻方法，可用含碘溶液(例如，含碘化钾的溶液)来蚀刻金种子层。当含钛层为钛层时，可用含氟化氢的溶液来湿式蚀刻钛层。当含钛层为钛钨合金层时，可用含过氧化氢的溶液来湿式蚀刻钛钨合金层。关于干式蚀刻方法，可用离子研磨工艺或用Ar溅镀蚀刻工艺来移除金种子层，且用含氯等离子体蚀刻工艺或用RIE工艺来蚀刻含钛层。因此，金属层891可由含钛层、含钛层上的由金制成的种子层形成，且金属层89c可由金属层891的种子层上的金形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的含钛层，例如钛层或钛钨合金层，随后在含钛层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在1μm与10μm之间，且优选在1μm与5μm之间的厚度的铜层，随后在所述开口中的铜层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50μm与150μm之间，且优选在80μm与130μm之间的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金，随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的含钛层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层。当含钛层为钛层时，可用含氟化氢的溶液来湿式蚀刻钛层。当含钛层为钛钨合金层时，可用含过氧化氢的溶液来湿式蚀刻钛钨合金层。关于干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层，且用含氯等离子体蚀刻工艺或用RIE工艺来蚀刻含钛层。因此，金属层891可由含钛层、含钛层上的由铜制成的种子层形成，且金属层89c可由种子层上的铜层、铜层上的镍层和镍层上的含锡层形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的铬层，随后在铬层上溅镀具有在0.05μm与1.2μm，且优选在0.05μm与0.8μm之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在1μm与10μm之间，且优选在1μm与5μm之间的厚度的铜层，随后在所述开口中的铜层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50μm与150μm之间，且优选在80μm与130μm的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金，随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的铬层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层，且可用含铁氰化钾的溶液来蚀刻铬层。关于所述干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层。因此，金属层891可由铬层、铬层上的由铜制成的种子层形成，且金属层89c可由种子层上的铜层、铜层上的镍层和镍层上的含锡层形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的含钽层，例如钽层或氮化钽层，随后在含钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200 PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在1μm与10μm之间，且优选在1μm与5μm之间的厚度的铜层，随后在所述开口中的铜层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50微米与150微米之间，且优选在80微米与130微米的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金，随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的含钽层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层。关于所述干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层。因此，金属层891可由含钽层、含钽层上的由铜制成的种子层形成，且金属层89c可由种子层上的铜层、铜层上的镍层和镍层上的含锡层形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02微米与0.8微米，且优选在0.05微米与0.5微米之间的厚度的含钛层，例如钛层或钛钨合金层，随后在含钛层上溅镀具有在0.05微米与1.2微米之间，且优选在0.05微米与0.8微米之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50μm与150μm之间，且优选在80μm与130μm的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金。随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的含钛层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层。当含钛层为钛层时，可用含氟化氢的溶液来湿式蚀刻钛层。当含钛层为钛钨合金层时，可用含过氧化氢的溶液来湿式蚀刻钛钨合金层。关于干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层，且用含氯等离子体蚀刻工艺或用RIE工艺来蚀刻含钛层。因此，金属层891可由含钛层、含钛层上的由铜制成的种子层形成，且金属层89c可由种子层上的镍层和镍层上的含锡层形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的铬层，随后在铬层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50μm与150μm之间，且优选在80μm与130μm的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金。随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的铬层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层，且可用含铁氰化钾的溶液来蚀刻铬层。关于所述干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层。因此，金属层891可由铬层、铬层上的由铜制成的种子层形成，且金属层89c可由种子层上的镍层和镍层上的含锡层形成。
举例来说，可通过合适的工艺来形成接触结构89，例如，通过在聚合物层99上，且在由开口990暴露的铜、镍或金的接触点8000上溅镀具有在0.02μm与0.8μm之间，且优选在0.05μm与0.5μm之间的厚度的含钽层，例如钽层或氮化钽层，随后在含钽层上溅镀具有在0.05μm与1.2μm之间，且优选在0.05μm与0.8μm之间的厚度的由铜制成的种子层，随后在种子层上旋转涂覆光致抗蚀剂层，例如正型光致抗蚀剂层，随后使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363 nm到367 nm的波长的I线中的至少两者照射光致抗蚀剂层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光致抗蚀剂层，随后显影所暴露的光致抗蚀剂层，所显影的光致抗蚀剂层中的开口经由接触点8000暴露种子层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中移除残余的聚合物材料或其它污染物，随后在由光致抗蚀剂层中的开口暴露的种子层上电镀具有在0.5μm与5μm之间，且优选在0.5μm与1μm之间的厚度的镍层，随后在所述开口中的镍层上电镀具有在50μm与150μm之间，且优选在80μm与130μm的厚度的含锡层，例如锡铅合金、锡银合金或锡银铜合金，随后使用具有酰胺的有机溶液来移除所显影的光致抗蚀剂层，随后使用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层和从含锡层中移除残余的聚合物材料或其它污染物，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的种子层，随后用干式蚀刻方法或湿式蚀刻方法来移除未位于铜层下方的含钽层，且随后回流所述含锡层。关于所述湿式蚀刻方法，可用含NH4OH的溶液来蚀刻铜种子层。关于所述干式蚀刻方法，可用Ar溅镀蚀刻工艺来移除铜种子层。因此，金属层891可由含钽层、含钽层上的由铜制成的种子层形成，且金属层89c可由种子层上的镍层和镍层上的含锡层形成。
存在过钝化方案8的另一重要特征：将聚合物材料用作位于过钝化金属层80上方、下方或之间的电介质或绝缘层90。参看图15K，聚合物层90的使用(包含本发明的所有实施例中的95、98和99)提供制造厚于2μm的电介质层的可能性。聚合物层90的厚度可在2μm与100μm之间，且优选在3μm与30μm之间。用于过钝化方案102中的聚合物层90可为聚酰亚胺(PI)、苯并环丁烷(BCB)、弹性体(例如，硅酮)、聚对二甲苯、基于环氧树脂的材料(例如，由瑞士的莱嫩斯市的Sotec微系统提供的photoepoxySU-8)。用于印刷电路板工业中的焊料掩模材料可用作盖层99(位于所有过钝化金属层80上方的最上聚合物层)。光敏聚酰亚胺可用作聚合物层90(包含本发明的所有实施例中的95、98和99)。此外，聚合物层90(包含本发明的所有实施例中的95、98和99)可为非离子的聚酰亚胺，例如基于醚的聚酰亚胺，由日本的旭化工(Asahi Chemical)提供的PIMELTM。铜未扩散或穿透通过非离子的聚酰亚胺，因此，允许具有铜与聚酰亚胺之间的直接接触。在非离子的聚酰亚胺的情况下，过钝化金属方案80中的铜线或迹线或平面之间的间距可紧密达1μm，即两个金属迹线或平面之间的间距可为较大的1μm。此外，对于通信、迹线或平面来说不需要铜层上的保护盖，例如镍层。
现在参看图15K，形成聚合物层90中的开口900以用于不同的过钝化金属层80之间的互连，或用于连接到下伏的细线金属层60，或用于连接到外部电路。聚合物开口900(包含950、980和990)包含(1)第一实施例中的9919、9929、9829、9519、9519′、9511、9512和9514；(2)第二实施例中的9831、9834、9531、9532和9534；(3)第三实施例中的9939、9939′、9839、9831、9834、9539、9539′、9531、9532和9534；以及(4)第四实施例中的9949、9949′、9849′、9511、9512、9514和9549。聚合物层90的材料可为光敏的或非光敏的。对于光敏的聚合物层90，通过曝光和显影来界定和图案化聚合物开口900。而对于非光敏的聚合物层90，则通过以下操作来界定开口900：首先在聚合物层上涂覆光致抗蚀剂层；暴露并显影光致抗蚀剂以在光致抗蚀剂中产生开口；湿式或干式蚀刻由光致抗蚀剂开口暴露的聚合物层；在聚合物层90中产生开口900；以及随后剥离光致抗蚀剂。聚合物层开口900的宽度可在2μm与1,000μm之间，典型在5μm与200μm之间。在一些设计中，可以大于1,000μm的尺寸较大程度地移除聚合物层90。可以圆形、圆拐角正方形、矩形或多边形来设计开口900。
聚合物层95位于钝化层5与最下过钝化金属层801之间。穿过聚合物层95中的开口950，信号、电力(Vdd或Vcc)和/或接地(Vss)在细线金属方案6与过钝化金属方案80之间通过。用于在聚合物层95中形成开口950的工艺可应用于(1)用于在图3D中在聚合物层95中形成开口9519、9519′、9511、9512和9514的工艺；(2)用于在图7D中在聚合物层95中形成开口9531、9532和9534的工艺；(3)用于在图10D、图10E、图10G、图10H和图10I中在聚合物层95中形成开口9539、9539′、9531、9532和9534的工艺；或(4)用于在图14D中在聚合物层95中形成开口9549、9511、9512和9514的工艺。用于内部电路20(包含21、22、23和24)的分别与钝化开口531、532、534、511、512和514对准的聚合物开口9531.9532、9534、9511、9512和9514的宽度在1μm与300μm之间，典型在3μm与100μm之间。用于电压调节器或转换器电路41的分别与开口519和519′对准的开口9519和9519′的宽度、用于芯片外电路40(包含42和43)的分别与开口539和539′对准的开口9539和9539′的宽度，或用于ESD电路44的分别与开口549对准的开口9549的宽度可大于开口9531、9532、9534、9511、9512和9514的宽度，在5微米与1,000微米之间，典型在10微米与200微米之间的范围内。应注意，两种类型的聚合物开口950的堆叠式通孔位于钝化开口50上方。在第一种类型的堆叠式通孔中，聚合物开口(例如，图10E中所示的开口9531)具有大于图10E中所示的下伏钝化开口531的宽度的宽度。开口9531除了暴露接触垫6390外，还暴露钝化层5的邻近于由开口531暴露的接触垫6390的上表面。在此情况下，可形成较小的钝化开口531；因此可形成最上细线金属层60的较小接触垫。此类型的堆叠式通孔允许最上细线金属层60的较高的路由密度。在第二种类型的堆叠式通孔中，聚合物开口(例如，图10E中所示的开口9539)小于图10E中所示的下伏钝化开口539。聚合物层95覆盖接触垫6390的由开口539暴露的外围区和钝化层5，聚合物层95中的开口9531暴露接触垫6390的由开口539暴露的中心区。在此类型中，聚合物层95覆盖钝化开口的侧壁。聚合物开口的侧壁提供和缓的，比钝化开口侧壁的斜坡好的斜坡，且产生用于粘附/势垒/种子层8011的后续金属溅镀的较佳的台阶覆盖。较佳的粘附/势垒金属台阶覆盖对于芯片的可靠性来说是重要的，因为其防止出现金属间化合物(IMC)。
聚合物层98中的开口980位于两个过钝化金属层801与802之间。用于在聚合物层98中形成开口980的工艺可应用于(1)用于在图3C中在聚合物层98中形成开口9829的工艺；(2)用于在图7C中在聚合物层98中形成开口9831和9834的工艺；(3)用于在图10C和图10E中在聚合物层98中形成开口9831、9834和9839的工艺；或(4)用于在图14C中在聚合物层98中形成开口9849′的工艺。用于内部电路20(包含21、22、23和24)的聚合物开口9831和9834的宽度在1μm与300μm之间，典型在3μm与100μm之间。用于电压调节器或转换器电路41的聚合物开口9829的宽度、用于芯片外电路40(包含42和43)的聚合物开口9839的宽度，或用于ESD电路44的聚合物开口9849′的宽度可大于开口9831和9834的宽度，在5μm与1,000μm之间，典型在10μm与200μm之间的范围内。
盖聚合物层99中的开口990暴露最上金属层802的接触点8000以用于连接到外部电路或用于芯片测试中的探针接触。用于在聚合物层99中形成开口990的工艺可应用于(1)用于在图3B和图3D中在聚合物层99中形成开口9919的工艺；(2)用于在图3C中在聚合物层99中形成开口9929的工艺；(3)用于在图10B、图10D、图10F、图10G、图10H和图10I中在聚合物层99中形成开口9939的工艺；(4)用于在图10C和图10E中在聚合物层99中形成开口9939′的工艺；(5)用于在图14B和图14D中在聚合物层99中形成开口9949的工艺；或(6)用于在图14C中在聚合物层99中形成开口9949′的工艺。在盖聚合物层99中没有用于内部电路20(包含21、22、23和24)连接到外部电路的开口。用于电压调节器或转换器电路41的聚合物开口9919和9929的宽度、用于芯片外电路40(包含42和43)的聚合物开口9939和9939′的宽度，或用于ESD电路44的聚合物开口9949和9949′的宽度可在5μm与1,000μm之间，典型在10μm与200μm之间的范围内。
过钝化方案102的过钝化金属层80中的信号、电力或接地激励被经由细线方案6递送到内部电路20、电压调节器或转换器电路41、芯片外电路40或ESD电路44。图15A中所示的细线金属631、632、634、639和639′可由堆叠式通孔塞60′构成，且优选的是，上方的一者可直接位于下方的一者上方。或者，细线金属632可包含图15A中以及本发明的所有实施例中所示的局部细线金属层632c。
用于制造过钝化方案102的光刻法显著不同于常规IC工艺的光刻法。类似地，过钝化光刻法工艺包含涂覆、暴露和显影光致抗蚀剂。两种类型的光致抗蚀剂用于形成过钝化方案8：(1)液态光致抗蚀剂，其通过合适的工艺形成，例如通过一个或多个旋转涂覆或印刷。所述液态光致抗蚀剂具有在3μm与60μm之间，典型在5μm与40μm的厚度；(2)干膜光致抗蚀剂，其通过合适的工艺形成，例如通过层压方法。干膜光致抗蚀剂具有在30μm与300μm之间，典型在50μm与150μm之间的厚度。光致抗蚀剂可为正型或负型，典型为正型厚光致抗蚀剂以用于更好的分辨率。如果聚合物为光敏的，则用于光致抗蚀剂的相同的光刻法工艺可应用于图案化聚合物。对准器或1X步进器暴露光致抗蚀剂。1X意味着在光束从光掩模投射到晶片上时，光掩模(通常由石英或玻璃制成)上的尺寸在晶片上缩减，且光掩模上的特征的尺寸与晶片上的尺寸相同。用于对准器或1X步进器中的光束的波长可为436nm(g线)、397nm(h线)、365nm(i线)、g/h线(g线和h线的组合)，或g/h/i线(g线、h线和i线的组合)。g/h线或g/h/i线1X步进器(或1X对准器)为厚光致抗蚀剂或厚光敏聚合物暴露提供较强光强。
由于钝化层5保护下伏MOS晶体管和细线方案6免受湿气、钠或其它移动离子、金、铜或其它过渡金属的穿透，所以可在具有10级或较不苛刻的环境(例如，100级)的净室中处理晶片上的过钝化方案102。100级的净室允许每立方英尺最大数目的颗粒：1个大于5μm，10个大于1μm，100个大于0.5μm，300个大于0.3μm，750个大于0.2μm，3500个大于0.1μm。
装置层2包含所有实施例中的内部电路20(包含21、22、23和24)、第一实施例中的电压调节器或转换器电路41、第三实施例中的芯片外电路40(包含42和43)，和第四实施例中的ESD电路44。
本发明的所有实施例中的内部电路或内部电路单元20(包含21、22、23和24)被界定为其信号节点不连接到外部(芯片外部)电路的电路。如果内部电路或内部电路单元20的信号需要连接到外部电路，则其在连接到外部电路之前必须首先穿过芯片外电路，例如ESD电路、芯片外驱动器或芯片外接收器和/或其它芯片外I/O电路。在其它界定中，内部电路或内部电路单元20不包含芯片外电路。本发明中的内部电路或内部电路单元20(包含21、22、23和24)除了“或非”门和“与非”门之外可为反相器、“与”门、“或”门、SRAM单元、DRAM单元、非易失性存储器单元、快闪存储器单元、EPROM单元、ROM单元、磁性RAM(MRAM)单元、读出放大器、运算放大器、加法器、多路复用器、双工器、乘法器、A/D转换器、D/A转换器，或其它CMOS、BiCMOS，和/或双极电路、模拟电路、CMOS传感器单元，或光敏二极管。
另外，内部电路或内部电路单元20可由其峰值输入或输出电流来界定，或其可被界定为其MOS晶体管大小，如在第三实施例中所论述。芯片外电路40(包含芯片外缓冲器42和芯片外ESD电路43)也可由其峰值输入或输出电流来界定，或经界定为其MOS晶体管大小，同样如在第三实施例中所论述。对内部电路20和芯片外电路40的界定适用于本发明中的所有其它实施例。
在一种情况下，MOS装置的栅极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的另一栅极。在另一种情况下，MOS装置的栅极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的源极。在另一种情况下，MOS装置的栅极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的漏极。在另一种情况下，MOS装置的源极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的另一源极。在另一种情况下，MOS装置的源极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的漏极。在另一种情况下，MOS装置的漏极可经由钝化层5上的上文提及的厚且宽金属迹线、总线或平面81、81P、82、83、83′或85而连接到另一MOS装置的另一漏极。
在以下段落中，在本发明中的示范性实施例的过钝化方案102中和细线方案6中的金属线或金属迹线80、60之间描述并比较特征尺寸和电特性：
(1).金属线、金属迹线的厚度：过钝化金属层80中的每一者具有在2μm与150μm之间，典型在3μm与20μm之间的厚度，而细线金属层60中的每一者具有在0.05μm与2μm之间，典型在0.2μm与1μm之间的厚度。对于用本发明中的实施例所设计的IC芯片，过钝化金属线或金属迹线的厚度厚于任何细线金属线或金属迹线的厚度，其中厚度比在2与250之间，典型在4与20之间的范围内。
(2)电介质层的厚度：过钝化电介质(通常为有机材料，例如聚合物)层90中的每一者具有在2μm与150μm之间，典型在3μm与30μm之间的厚度，而细线电介质(通常为无机材料，例如氧化物或氮化物)层30中的每一者具有在0.05μm与2μm之间，典型在0.2μm与1μm之间的厚度。对于用本发明中的实施例设计的IC芯片，过钝化电介质层90(由两个相邻的金属层分离)的厚度厚于任何细线电介质层30(由两个相邻的金属层分离)的厚度，其中厚度比在2与250之间，典型在4与20之间的范围内。
(3).金属线或金属迹线的薄层电阻和电阻：金属线或金属迹线的薄层电阻是通过将金属电阻率除以金属厚度来计算的。铜(5μm厚)过钝化金属线或迹线的薄层电阻为约4毫欧每平方，而对于金(4μm厚)过钝化金属线或迹线为约5.5毫欧每平方。过钝化金属线或迹线或平面的薄层电阻在0.1毫欧每平方与10毫欧每平方之间，典型在1毫欧每平方与7毫欧每平方之间的范围内。经溅镀的铝(0.8μm厚)细线金属线或迹线的薄层电阻为约35毫欧每平方，而对于镶嵌铜(0.9μm厚)细线金属线为约20毫欧每平方。细线金属线或迹线或平面的薄层电阻在10毫欧每平方与400毫欧每平方之间，典型在15毫欧每平方与100毫欧每平方之间的范围内。金属线或迹线的每单位长度电阻是通过将薄层电阻除以其宽度来计算的。过钝化金属线或迹线的水平设计规则(宽度)在1μm与200μm之间，典型在2μm与50μm之间，而线或迹线的水平设计规则(宽度)在20纳米与15微米之间，典型在20纳米与2微米之间。过钝化金属线或迹线的每毫米电阻在每毫米长度2毫欧与每毫米长度5毫欧之间，典型在每毫米长度50毫欧与每毫米长度2.5毫欧之间。细线金属线或迹线的每毫米电阻在每毫米长度1欧与每毫米长度3,000欧之间，典型在每毫米长度500毫欧与每毫米长度500欧之间。对于用本发明中的实施例设计的IC芯片，过钝化金属线或金属迹线的每单位长度电阻小于任何细线金属线或金属迹线的每单位长度电阻，其中每单位长度电阻的比率(细线比过钝化)在3与250之间，典型在10与30之间的范围内。
(4).金属线或金属迹线的每单位长度电容：每单位长度电容与电介质类型、厚度和金属线宽度、间距和厚度以及水平和垂直方向上的环绕金属有关。聚酰亚胺的介电常数为约3.3；BCB的介电常数为约2.5。图20展示典型的过钝化金属线或迹线802x的实例，其中两个相邻的金属线或迹线802y和802z位于同一金属层802上的两侧上，且金属线或迹线801w位于金属层802下方的金属层801上，金属层801和金属层802被聚合物层98分离。类似地，图20展示典型的细线金属线或迹线602x的实例，其中两个相邻的金属线或迹线602y和602z位于同一金属层602上的两侧上，且金属线或迹线601w位于金属层602下方的金属层601上，金属层601和金属层602被电介质层30分离。典型的金属线或迹线802x、602x的典型的每单位长度电容包含三个成分：1)板电容，Cxw(pF/mm)，其为金属宽度与电介质厚度纵横比的函数，2)耦合电容，Ccx(＝Cxy+Cxz)，其为金属厚度与金属间距纵横比的函数，以及3)边缘电容，Cfx(＝Cf1+Cfr)，其为金属厚度、间距和电介质厚度的函数。过钝化金属线或迹线的每毫米电容在每毫米长度0.1pF(微微法拉)与每毫米长度2pF之间，典型在每毫米长度0.3pF与每毫米长度1.5pF之间。细线金属线或迹线的每毫米电容在每毫米长度0.2pF与每毫米长度4pF之间，典型在每毫米长度0.4pF与每毫米长度2pF之间。对于用本发明中的实施例设计的IC芯片，过钝化金属线或金属迹线的每单位长度电容小于任何细线金属线或金属迹线的每单位长度电容，其中每单位长度电容的比率(细线比过钝化)在1.5与20之间，典型在2与10之间的范围内。图20中所示的过钝化方案102包含聚合物层95、98和99、经图案化的电路层801和802，以及金属凸块89，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层98中的开口980位于经图案化的电路层801上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，且金属凸块89位于开口990中，金属垫8000上和聚合物层99上。
(5).金属线或金属迹线的RC常数：金属线或金属迹线上的信号传播时间是通过RC延迟来计算。基于前两段(3)和(4)的描述，过钝化金属线或迹线中的RC延迟在每毫米长度0.003ps与10ps(微微秒)之间，典型在每毫米长度0.25ps与2ps(微微秒)之间的范围内；而细线金属线或迹线中的RC延迟在每毫米长度10ps与2,000ps(微微秒)之间，典型在每毫米长度40ps与500ps(微微秒)之间的范围内。对于用本发明中的实施例设计的IC芯片，过钝化金属线或金属迹线的每单位长度RC传播时间小于任何细线金属线或金属迹线的每单位长度RC传播时间，其中每单位长度RC传播延迟时间的比率(细线比过钝化)在5与500之间，典型在10与30之间的范围内。
图15C到图15K展示用以在图15A或图15B中所示的晶片10上形成过钝化方案102的工艺步骤。通过合适的工艺，例如通过浮雕工艺(与钝化层5下方的镶嵌铜工艺形成对比)来形成过钝化金属层80中的每一者。
参看图15C，聚合物层95可形成于晶片10的钝化层5上。如果聚合物层95呈液体形式，则其可通过旋转涂覆或印刷而沉积。如果聚合物层95为干膜，则通过合适的工艺，例如通过层压方法来形成干膜。对于光敏聚合物，通过对准器或1X步进器穿过光掩模的光来暴露聚合物层95。聚合物层95中的多个开口950位于金属垫或迹线600的由开口50暴露的区上方，并暴露所述区。如果聚合物为非光敏的，则需要使用光致抗蚀剂的光刻法工艺来图案化开口950。在涂覆光致抗蚀剂之前，可任选地在聚合物开口蚀刻期间以缓慢的差动蚀刻速率将硬掩模(例如，氧化硅层(未图示))沉积于聚合物层95上。作为一替代方案，也可通过合适的工艺，例如通过使用具有经图案化的孔的金属丝网的丝网印刷方法来形成经图案化的聚合物层95(即，具有开口950的聚合物层)。在丝网印刷方法中不需要曝光和显影。如果聚合物层95为干膜，则作为另一替代方案，孔可在干膜薄层被层压于晶片上之前形成于所述薄层中。在此替代方案中不需要曝光和显影。
举例来说，可通过合适的工艺来形成聚合物层95，例如通过在钝化层5上且在由钝化层5中的开口50暴露的金属垫或迹线600上旋转涂覆具有在6微米与50微米之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，随后使用1X步进器或1X接触式对准器来暴露经烘焙的聚酰亚胺层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射经烘焙的聚酰亚胺层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的聚酰亚胺层，随后显影所暴露的聚酰亚胺层以在所暴露的聚酰亚胺层中形成多个开口，从而暴露金属垫迹线600。随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3微米与25微米之间的厚度，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从金属垫或迹线600的由聚酰亚胺层中的开口暴露的上表面中移除残余的聚合材料或其它污染物，使得聚合物层95可被图案化为在聚合物层95中具有暴露金属垫或迹线600的开口950。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间。
位于最下方经图案化的金属层801与钝化层5之间的聚合物层95将钝化层5的表面平面化，且将过钝化金属方案80与下伏细线金属方案6去耦，从而产生较高的电性能。在一些应用中，可省略聚合物层95以用于节省成本。应注意，开口950与钝化开口50对准。还应注意，聚合物开口950可大于或小于钝化开口50。作为一替代方案，关于图15A中的晶片10，在钝化层5中没有开口，接下来将聚合物层95旋转涂覆于钝化层5上，随后在聚合物层95中形成暴露钝化层5的开口950，且随后在钝化层5中形成位于开口950下方的开口50，从而暴露细线金属方案6的金属垫。在此选项中，聚合物开口950与钝化层5中的开口50具有大致相同的大小。
图15D到图15H展示用以形成经图案化的金属层801的浮雕工艺。参看图15D，在形成图15C中所说明的聚合物层95后，通过使用物理气相沉积(PVD)工艺(例如，溅镀工艺或蒸镀工艺)，将粘附/势垒/种子层8011形成于聚合物层95上和金属垫或迹线600的由聚合物层95中的开口950暴露的区上。粘附/势垒/种子层8011包含聚合物层95上和金属垫或迹线600的由开口950暴露的区上的粘附/势垒层，以及粘附/势垒层上的种子层。粘附/势垒层的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述的材料的复合物，且种子层的材料可包括铜、镍、铝、金、银、铂或钯。
举例来说，当通过合适的工艺，例如通过在聚合物层95上和金属垫或迹线600的由开口950暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间且优选在0.02微米与0.8微米之间的厚度的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒/种子层8011的粘附/势垒层时，可通过合适的工艺，例如通过在含钛层上溅镀具有小于1微米，例如在0.005微米与0.7微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成粘附/势垒/种子层8011的种子层。
或者，当通过合适的工艺，例如通过在聚合物层95上和金属垫或迹线600的由开口950暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.02微米与0.8微米之间的厚度的含钽层，例如钽或氮化钽单层，来形成粘附/势垒/种子层8011的粘附/势垒层时，可通过合适的工艺，例如通过在含钽层上溅镀具有小于1微米，例如在0.005微米与0.7微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成粘附/势垒/种子层8011的种子层。
或者，当通过合适的工艺，例如通过在聚合物层95上和金属垫或迹线600的由开口950暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.02微米与0.8微米之间的厚度的含铬层，例如铬层单层，来形成粘附/势垒/种子层8011的粘附/势垒层时，可通过合适的工艺，例如通过在含铬层上溅镀具有小于1微米，例如在0.005微米与0.7微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成粘附/势垒/种子层8011的种子层。
参看图15E，在形成图15D中所说明的粘附/势垒/种子层8011之后，光致抗蚀剂层71形成于粘附/势垒/种子层8011的种子层上，且光致抗蚀剂层71中的多个开口710暴露粘附/势垒/种子层8011的种子层。开口710界定将在后续工艺中形成的金属线、迹线或平面，以及聚合物开口950和钝化开口50中的接触件。接触件位于所暴露的细线金属垫或迹线600上方并与其连接。
举例来说，可通过合适的工艺来形成光致抗蚀剂层71，例如通过在粘附/势垒/种子层8011的种子层上旋转涂覆正型光敏聚合物层，随后使用1X步进器或1X接触式对准器来暴露光敏聚合物层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光敏聚合物层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光敏聚合物层，随后显影所暴露的聚合物层，且随后用O2等离子体或含有200 PPM以下的氟和氧的等离子体从种子层中移除残余的聚合材料或其它污染物，使得光致抗蚀剂层71可被图案化为具有暴露粘附/势垒/种子层8011的种子层的开口710。
参看图15F，可通过包含电镀工艺和/或无电电镀工艺的工艺将块体金属层8012形成于粘附/势垒/种子层8011的由光致抗蚀剂层71中的开口710暴露的种子层上以及开口710中。块体金属层8012可具有大于2微米的厚度，例如在2微米与100微米之间，且优选在3微米与20微米之间，且分别大于粘附/势垒/种子层8011的厚度和细线金属层60中的每一者的厚度。块体金属层8012可具有大于1微米的宽度，例如在5微米与150微米之间，且优选在5微米与50微米之间，且大于细线金属层60中的每一者的宽度。
具有大于2微米，例如在2微米与200微米之间，在2微米与50微米之间，或在2微米与30微米之间的厚度的块体金属层8012可为金、铜、银、铝、钯、铂、铑、钌、铼或镍的单层，或由先前描述的金属制成的复合层。
举例来说，块体金属层8012可由单一金属层构成，通过合适的工艺，例如，通过在开口710中以及粘附/势垒/种子层8011的由开口710暴露的种子层(优选为先前描述的金层)上电镀金层到大于2微米，例如在2微米与50微米之间，且优选在2微米与30微米之间的厚度，来形成所述单一金属层。
或者，块体金属层8012可由单一金属层构成，通过合适的工艺，例如，通过在开口710中以及粘附/势垒/种子层8011的由开口710暴露的种子层(优选为先前描述的铜层)上电镀铜层到大于2微米，例如在2微米与200微米之间，且优选在2微米与30微米之间的厚度，来形成所述单一金属层。
或者，块体金属层8012可由单一金属层构成，通过合适的工艺，例如，通过在开口710中以及粘附/势垒/种子层8011的由开口710暴露的种子层(优选为先前描述的铜层或镍层)上电镀镍层到大于2微米，例如在2微米与100微米之间，且优选在2微米与30微米之间的厚度，来形成所述单一金属层。
或者，块体金属层8012可由双金属层构成，通过合适的工艺，例如，通过在开口710中以及粘附/势垒/种子层8011的由开口710暴露的种子层(优选为先前描述的铜层)上电镀铜层到大于2微米，例如在2微米与30微米之间，且优选在3微米与15微米之间的厚度，且随后在开口710中以及在开口710中的经电镀的铜层上电镀或无电电镀金层到大于0.5微米，例如在0.05微米与10微米之间，且优选在0.5微米与1微米之间的厚度，来形成所述双金属层。
或者，块体金属层8012可由三个金属层构成，通过合适的工艺，例如，通过在开口710中以及粘附/势垒/种子层8011的由开口710暴露的种子层(优选为先前描述的铜层)上电镀铜层到大于2微米，例如在2微米与30微米之间，且优选在3微米与15微米之间的厚度，随后在开口710中以及在开口710中的经电镀的铜层上电镀或无电电镀镍层到大于0.5微米，例如在0.5微米与5微米之间，且优选在1微米与3微米之间的厚度，且随后在开口710中以及在开口710中的经电镀的或无电电镀的镍层上电镀或无电电镀金层、钯层或铂层到大于0.03微米，例如在0.03微米与0.5微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
可任选地通过合适的工艺，例如通过在块体金属层8012上进行电镀或无电电镀而形成盖/势垒层(未图示)。还作为一选项，还可通过电镀或无电电镀而在块体金属层8012和盖/势垒层上进一步形成组装/接触层(未图示)。组装/接触层可为具有在0.01微米于5微米之间的厚度的金层、钯层或钌层。
接下来，参看图15G，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层71。然而，来自光致抗蚀剂层71的某些残余物可遗留在块体金属层8012上以及粘附/势垒/种子层8011的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从块体金属层8012中以及从粘附/势垒/种子层8011的种子层中移除残余物。
参看图15H，随后通过自对准的湿式蚀刻和/或干式蚀刻来移除未位于块体金属层8012下方的粘附/势垒/种子层8011。在湿式蚀刻移除未位于块体金属层8012下方的底部金属层8011的情况下，形成底切8011′，其中底部金属层8011的侧壁从块体金属层8012的侧壁凹进。当使用各向异性干式蚀刻来移除未位于块体金属层8012下方的底部金属层8011时，不存在底切8011′。
举例来说，当粘附/势垒/种子层8011的种子层为金层时，可使用例如含有碘化钾的溶液的含碘溶液、使用离子研磨工艺或使用Ar溅镀蚀刻工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的种子层为铜层时，可使用含有NH4OH的溶液或使用Ar溅镀蚀刻工艺来对其进行蚀刻。
举例来说，当粘附/势垒/种子层8011的粘附/势垒层为钛钨合金层时，可使用含有过氧化氢的溶液、使用含氯等离子体蚀刻工艺或使用RIE工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的粘附/势垒层为钛层时，可使用含有氟化氢的溶液、使用含氯等离子体蚀刻工艺或使用RIE工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的粘附/势垒层为铬层时，可使用含有铁氰化钾的溶液来对其进行时刻。
因此，由金属层8011和8012构成的经图案化的电路层801可形成于聚合物层95上以及金属垫或迹线600的由开口950暴露的区上，且可穿过开口50和950连接到细线金属层60。或者，可省略聚合物层95，即，粘附/势垒/种子层8011的粘附/势垒/种子层可形成于钝化层5上以及金属垫或迹线600的由钝化层5中的开口50暴露的区上。在图15H中所说明的步骤后，可任选地通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
图15H中所示的过钝化方案102包含聚合物层95和经图案化的电路层801，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方。
图15I和图15J展示使用图15C到图15H中所说明的上文提及的工艺来形成额外聚合物层98和经图案化的电路层802的工艺。首先，在图15H中所说明的步骤之后，聚合物层98形成于聚合物层95上以及经图案化的电路层801的块体金属层8012上，且聚合物层98中的多个开口980位于经图案化的电路层801的块体金属层8012的多个区上方，并暴露所述区。接下来，粘附/势垒/种子层8021的粘附/势垒层形成于聚合物层98上以及块体金属层8012的由开口980暴露的区上。接下来，粘附/势垒/种子层8021的种子层可形成于粘附/势垒/种子层8021的粘附/势垒层上。接下来，光致抗蚀剂层形成于粘附/势垒/种子层8021的种子层上，且光致抗蚀剂层中的多个开口暴露粘附/势垒/种子层8021的种子层。接下来，块体金属层8022形成于粘附/势垒/种子层8021的由光致抗蚀剂层中的开口暴露的种子层上。接下来，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层。接下来，移除未位于块体金属层8022下方的粘附/势垒/种子层8021。如图15I到图15L中所示的聚合物层98、粘附/势垒/种子层8021和块体金属层8022的规格可分别认为是如图15C到图15H中所说明的聚合物层95、粘附/势垒/种子层8011和块体金属层8012的规格。如图15I到图15J中所示的形成聚合物层98的工艺可认为是如图15C到图15H中所说明的形成聚合物层95的工艺。如图15I到图15J中所示的形成粘附/势垒/种子层8021的工艺可认为是如图15C到图15H中所说明的形成粘附/势垒/种子层8011的工艺。如图15I到图15J中所示的形成块体金属层8022的工艺可认为是如图15C到图15H中所说明的形成块体金属层8012的工艺。可针对在经图案化的电路层802上方以及在聚合物层98上方形成一个或一个以上聚合物层以及一个或一个以上经图案化的电路层而重复图15I和图15J中所说明的工艺。
参看图15K，在如图15J中所说明的移除未位于块体金属层8022下方的粘附/势垒/种子层8021之后，聚合物层99可形成于经图案化的电路层802的块体金属层8022上以及未由经图案化的电路层802覆盖的聚合物层98上。聚合物层99中的多个开口990(仅展示其中的一者)可位于经图案化的电路层802的块体金属层8022的多个接触点8000(仅展示其中的一者)上方，并暴露接触点8000。在某些应用中，举例来说，在用于最上方经图案化的电路层802的金过钝化金属系统中，可任选地省略聚合物层99。图15K中所示的过钝化方案102包含聚合物层95、98和99，以及经图案化的电路层801和802，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层98中的开口980位于经图案化的电路层801上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，并暴露接触点8000。
在形成图15K中所示的顶部后钝化技术的过钝化方案102之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。从半导体晶片10切割出的半导体芯片的接触点8000可用于通过以下各者连接到外部电路：(1)线接合工艺的线(例如，金线、铝线或铜线)；(2)其它衬底(例如，硅芯片、硅衬底、陶瓷衬底、有机衬底、BGA衬底、柔性衬底、柔性带或玻璃衬底)上的凸块(例如，金凸块、铜凸块、焊料凸块、镍凸块或其它金属凸块)。衬底上的凸块具有大于1微米，例如在1微米与30微米，且优选在5微米与20微米之间的高度；(3)其它衬底(例如，硅芯片、硅衬底、陶瓷衬底、有机衬底、BGA衬底、柔性衬底、柔性带或玻璃衬底)上的柱(例如，金柱、铜柱、焊料柱或其它金属柱)。衬底上的柱具有大于10微米，例如在10微米与200微米之间，且优选在30微米与120微米之间的高度；(4)引线框的金属引线的端子或柔性带上的凸块(例如，金凸块、铜凸块、焊料凸块、镍凸块或其它金属凸块)。金属引线上的凸块具有大于1微米，例如在1微米与30微米之间，且优选在5微米与20微米之间的高度。
或者，参看图15L，在形成图15K中所示的结构之后，接触结构89可形成于接触点8000上方以用于连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。接触结构89可为(1)通过合适的工艺，例如通过电镀或丝网印刷形成的焊料垫(具有在0.1微米与30微米之间，且优选在1微米与10微米之间的厚度)或焊料凸块(具有大于8微米，例如在10微米与200微米之间，且优选在30微米与120微米之间的高度)。需要焊料回流工艺以形成球形焊料球。焊料垫或凸块89可包含高铅焊料(PbSn，其中Pb成分大于85％的重量百分比)、铅锡共晶软焊料(PbSn，其中～37％的Pb重量百分比和～63％的Sn重量百分比)、包含SnAg或SnCuAg、铋或铟的无铅焊料；(2)通过合适的工艺，例如通过电镀形成的金垫(具有在0.1微米与10微米之间，且优选在1微米与5微米之间的厚度)或金凸块(具有大于5微米，例如在5微米与40微米，且优选在10微米与20微米之间的高度)；(3)通过合适的工艺，例如通过球安装形成的金属球。金属球可为焊料球、具有Ni层的表面涂层的铜球，或具有Ni层和焊料层的表面涂层的铜球，或具有Ni层和金层的表面涂层的铜球。金属球的直径在10微米与500微米之间，且优选在50微米与300微米之间。金属球可直接安装在由聚合物开口990暴露的接触点8000上，或安装在金属层891上。经形成用于金属球的金属层891可包含Ti/Ni、Ti/Cu/Ni、TiW/Ni、TiW/Cu/Ni、Ti/Ni/Au、Ti/Cu/Ni/Au、TiW/Ni/Au、TiW/Cu/Ni/Au、Ti/Cu/Ni/Pd、TiW/Cu/Ni/Pd、Cr/CrCu、NiV/Cu、NiV/Cu、NiV/Au、Ni/Au、Ni/Pd的复合层，所有层是从底部到顶部。在金属球安装之后，通常需要焊料回流工艺。在形成接触结构89之后，可通过裸片切割工艺将晶片10切割成多个个别的半导体芯片以用于封装或组装以连接到外部电路。组装方法可为线接合(到外部有机、陶瓷、玻璃或硅衬底上的垫，或到引线框的引线或柔性带)、TAB接合、带-芯片-载体封装(TCP)、玻璃上芯片(COG)、板上芯片(COB)、膜上芯片(COF)、BGA衬底上的倒装芯片、皮线上芯片、芯片上芯片堆叠互连，或Si衬底上芯片堆叠互连。
图15L中所示的过钝化方案102包含聚合物层95、98和99、经图案化的电路层801和802，以及接触结构89，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层98中的开口980位于经图案化的电路层801上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，且接触结构89位于开口990中、接触点8000上以及聚合物层99上。
图15M是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，在图15A以及图15C到图15H中所说明的步骤之后，聚合物层98形成于聚合物层95上以及经图案化的电路层801的块体金属层8012上，且聚合物层98中的多个开口980位于先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的多个区801a上方，并暴露所述区。接下来，金属层89a可形成于聚合物层98上以及先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上。接下来，金属层89b可形成于金属层89a上。金属层89a的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述的材料的复合物，且金属层89b的材料可包括铜、镍、铝、金、银、铂或钯。可通过合适的工艺，例如通过物理气相沉积(PVD)工艺(例如，溅镀工艺或蒸镀工艺)来形成金属层89a和89b。金属层89a可具有小于1微米，例如在0.02微米与0.5微米之间，且优选在0.1微米与0.2微米之间的厚度，且金属层89b可具有小于1微米，例如在0.05微米与0.5微米之间，且优选在0.08微米与0.15微米之间的厚度。
举例来说，当通过合适的工艺，例如通过在聚合物层98上和在先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上溅镀具有小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的厚度的含钛层，例如钛钨合金、钛或氮化钛单层，来形成金属层89a时，可通过合适的工艺，例如通过在含钛层上溅镀具有小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
或者，当通过合适的工艺，例如通过在聚合物层98上和在先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上溅镀具有小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的厚度的含钽层，例如钽或氮化钽单层，来形成金属层89a时，可通过合适的工艺，例如通过在含钽层上溅镀具有小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
或者，当通过合适的工艺，例如通过在聚合物层98上和在先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上溅镀具有小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的厚度的铬层，例如铬层单层，来形成金属层89a时，可通过合适的工艺，例如通过在含铬层上溅镀具有小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
在形成金属层89b之后，光致抗蚀剂层可形成于金属层89b上，且光致抗蚀剂层中的多个开口位于先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上方，并暴露所述区。接下来，可通过包含电镀工艺的工艺将金属层89c形成于由光致抗蚀剂层中的开口暴露的金属层89b上。金属层89c可具有大于3微米，例如在3微米与200微米之间，且优选在5微米与100微米之间的厚度，且分别大于金属层89b的厚度、金属层89a的厚度和细线金属层60中的每一者的厚度。金属层89c可具有大于1微米，例如在5微米与200微米之间，且优选在5微米与50微米之间的宽度，且大于细线金属层60中的每一者的宽度。金属层89c可包含铜、金、镍、铝、银、钯、焊料或先前描述的材料的复合物。
举例来说，金属层89c可由单一金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于3微米，例如在10微米与150微米之间，且优选在20微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属层89c可由单一金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的金层89b)上电镀金层到大于3微米，例如在5微米与150微米之间，且优选在10微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属层89c可由单一金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的铜层或镍层89b)上电镀镍层到大于3微米，例如在10微米与150微米之间，且优选在20微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属层89c可由单一金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的铜层或镍层89b)上电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到大于5微米，例如在5微米与200微米之间，且优选在10微米与150微米之间的厚度，来形成所述单一金属层。
或者，金属层89c可由三个金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于1微米，例如在3微米与150微米之间，且优选在5微米与100微米之间的厚度，接下来在光致抗蚀剂层中的开口中的经电镀的铜层上电镀或无电电镀镍层到大于1微米，例如在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在光致抗蚀剂层中的开口中的经电镀的或无电电镀的镍层上电镀或无电电镀金层或钯层到大于0.005微米，例如在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述三个金属层。
或者，金属层89c可由三个金属层构成，通过合适的工艺，例如，通过在由光致抗蚀剂层中的开口暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于1微米，例如在5微米与150微米之间，且优选在10微米与100微米之间的厚度，接下来在光致抗蚀剂层中的开口中的经电镀的铜层上电镀或无电电镀镍层到大于1微米，例如在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在光致抗蚀剂层中的开口中的经电镀的或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到大于1微米，例如在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述三个金属层。
在形成金属层89c后，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层。接下来，通过蚀刻工艺移除未位于金属层89c下方的金属层89b，且随后通过蚀刻工艺移除未位于金属层89c下方的金属层89a。如图15M中所示的移除未位于金属层89c下方的金属层89b的工艺可认为是如图15H中所说明的移除未位于块体金属层8012下方的粘附/势垒/种子层8011的种子层的工艺。如图15M中所示的移除未位于金属层89c下方的金属层89a的工艺可认为是图15H中所说明的移除未位于块体金属层8012下方的粘附/势垒/种子层8011的粘附/势垒层的工艺。
因此，由金属层89a、89b和89c提供的金属凸块89可形成于聚合物层98上以及先前描述的各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的由开口980暴露的区801a上。金属凸块89的金属层89c可用于通过将所述金属层89c与外部电路接合而连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。在移除未位于金属层89c下方的金属层89a之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
图15M中所示的过钝化方案102包含聚合物层95和98，以及经图案化的电路层801和金属凸块89，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层98中的开口980位于经图案化的电路层801的接触点801a上方，且金属凸块89位于开口980中、接触点801a上以及聚合物层98上。
图15C到图15K中所示的浮雕工艺描述通过合适的工艺，例如通过用于在仅一个光致抗蚀剂层中的开口中电镀金属层的仅一个光致抗蚀剂图案化工艺来形成金属层。此类型的工艺为单浮雕工艺，其意味着在移除未位于经电镀的金属层下方的粘附/势垒/种子层之前所述工艺包含一个且仅一个光刻工艺。可实施双浮雕工艺以通过使用仅一个粘附/势垒/种子层来电镀具有不同图案的金属层而形成金属迹线和金属迹线上的通孔塞，同时在移除未位于经电镀的金属层下方的粘附/势垒/种子层之前执行两个光刻工艺。执行第一个光刻工艺是为了界定金属迹线的图案，而执行第二个光刻工艺是为了界定通孔塞的图案。图15C到图15G以及图16A到图16D展示用以在图15A或图15B中所示的晶片10上形成过钝化方案的双浮雕工艺。双浮雕工艺具有与图15C到图15G中所示的步骤相同的前面步骤。图16A到图16D的步骤跟在图15C到图15G的步骤之后以用于双浮雕工艺。在图15G中，剥离光致抗蚀剂层71，从而留下暴露于环境的未位于块体金属层8012下方的粘附/势垒/种子层8011。图16A到图16M展示通过使用双浮雕工艺来形成金属层801和通孔塞898、使用单一浮雕来形成金属层802，且使用单一浮雕来形成金属凸块89的用以形成本发明中的所有实施例的过钝化方案的实例。
参看图16A，执行第一光刻和电镀工艺以形成第一金属层801，其可认为是图15D到图15G中所说明的步骤，且随后在粘附/势垒/种子层8011的种子层上以及在块体金属层8012上沉积并图案化第二光致抗蚀剂层72。应注意，光致抗蚀剂层72中的开口720暴露块体金属层8012；光致抗蚀剂层72中的开口720′暴露粘附/势垒/种子层8011的种子层。
举例来说，可通过合适的工艺来形成光致抗蚀剂层72，例如通过在粘附/势垒/种子层8011的种子层上以及在经电镀的块体金属层8012上旋转涂覆正型光敏聚合物层，随后使用1X步进器或1X接触式对准器来暴露光敏聚合物层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光敏聚合物层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光敏聚合物层，随后显影所暴露的聚合物层，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中以及从块体金属层8012中移除残余的聚合材料或其它污染物，使得光致抗蚀剂层72可被图案化为具有分别暴露块体金属层8012和粘附/势垒/种子层8011的种子层的开口720和720′。
参看图16B，由于未移除粘附/势垒/种子层8011的种子层，所以可执行第二电镀工艺以形成通孔塞898。应注意，粘附/势垒/种子层8011的种子层上的金属件898′还形成于低于通孔塞898的水平面处。金属件898′可用于封装目的。金属件898′可比块体金属层8012薄或厚。其可用于较高密度的互连(在较薄的情况下)，或用于较低电阻的互连(在较厚的情况下)。
通孔塞898和金属件898′的材料可为金或铜。举例来说，可通过合适的工艺，例如通过在块体金属层8012的由开口720暴露的金层上以及在粘附/势垒/种子层8011的由开口720′暴露的由金制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的金层，来形成通孔塞898或金属件898′。或者，可通过合适的工艺，例如通过在块体金属层8012的由开口720暴露的铜层上以及在粘附/势垒/种子层8011的由开口720′暴露的由铜制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的铜层，来形成通孔塞898或金属件898′。
参看图16C，随后使用具有酰胺的有机溶液来移除第二光致抗蚀剂72，从而暴露通孔塞898、未位于通孔塞898下方的块体金属层8012、未位于块体金属层8012下方的粘附/势垒/种子层8011的种子层，和金属件898′。然而，来自光致抗蚀剂层72的某些残余物可遗留在块体金属层8012上以及粘附/势垒/种子层8011的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从粘附/势垒/种子层8011的种子层中以及从块体金属层8012中移除残余物。
参看图16D，随后通过湿式蚀刻和/或干式蚀刻来移除未位于块体金属层8012下方和未位于金属件898′下方的粘附/势垒/种子层8011。在湿式蚀刻移除未位于经电镀的金属层8012下方和未位于经电镀的金属层898下方的底部金属层8011的情况下，形成底切8011′，其中底部金属层8011的侧壁从经电镀的金属层8012的侧壁凹进，且其中底部金属层8011的侧壁从经电镀的金属层898′的侧壁凹进。当使用各向异性干式蚀刻来移除未位于经电镀的金属层8012下方和未位于经电镀的金属层898′下方的底部金属层8011时，不存在底切8011′。
举例来说，当粘附/势垒/种子层8011的种子层为金层时，可使用例如含有碘化钾的溶液的含碘溶液、使用离子研磨工艺或使用Ar溅镀蚀刻工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的种子层为铜层时，可使用含有NH4OH的溶液或使用Ar溅镀蚀刻工艺来对其进行蚀刻。
举例来说，当粘附/势垒/种子层8011的粘附/势垒层为钛钨合金层时，可使用含有过氧化氢的溶液、使用含氯等离子体蚀刻工艺或使用RIE工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的粘附/势垒层为钛层时，可使用含有氟化氢的溶液、使用含氯等离子体蚀刻工艺或使用RIE工艺来对其进行蚀刻。或者，当粘附/势垒/种子层8011的粘附/势垒层为铬层时，可使用含有铁氰化钾的溶液来对其进行时刻。
参看图16E，在通孔塞898上、在金属件898′上、在金属层801上以及在所暴露的第一聚合物层95上沉积第二聚合物层98。可通过合适的工艺，例如通过旋转涂覆工艺、层压工艺或丝网印刷工艺，来形成第二聚合物层98。
举例来说，可通过合适的工艺来形成聚合物层98，例如通过在通孔塞898上、在金属件898′上、在块体金属层8012上以及在所暴露的聚合物层95上旋转涂覆具有在6μm与50μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，且随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3μm与25μm之间的厚度。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间。
参看图16F，使用抛光或机械抛光工艺，且优选使用化学机械抛光(CMP)工艺将第二聚合物层98的表面平面化，从而暴露通孔塞898。聚合物层98在经平面化后可具有在5微米与50微米之间的厚度。
图16G到图16K展示使用与图15D到图15H中所描述的单一浮雕工艺相同的单一浮雕工艺来形成第二过钝化金属层802的工艺步骤，即典型通过在第二聚合物层98上以及在所暴露的通孔塞898上进行溅镀而形成粘附/势垒/种子层8021，随后在粘附/势垒/种子层8021上形成光致抗蚀剂层73，在光致抗蚀剂层73中形成暴露粘附/势垒/种子层8021的种子层的开口730，随后在由开口730暴露的种子层上形成块体传导金属层8022，随后移除光致抗蚀剂层73，随后移除未位于块体传导金属层8022下方的粘附/势垒/种子层8021。图16G到图16K中所示的粘附/势垒/种子层8021和块体传导金属层8022的规格分别可认为是图15D到图15K中所说明的粘附/势垒/种子层8011和块体金属层8012的规格。图16G到图16K中所示的形成粘附/势垒/种子层8021的工艺可认为是图15D到图15K中所说明的形成粘附/势垒/种子层8011的工艺。图16G到图16K中所示的形成块体传导金属层8022的工艺可认为是图15D到图15K中所说明的形成块体金属层8012的工艺。
参看图16L，随后形成并图案化聚合物层99以完成二金属层过钝化方案。图16L中所示的过钝化方案102包含聚合物层95、98和99、经图案化的电路层801和802、通孔塞898、以及金属件898′，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，并暴露接触点8000。在图16L中所说明的步骤后，可任选地通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，参看图16M，在图16L中所说明的步骤之后，可在所暴露的接触点8000上形成图15L或图15M中所说明的接触结构89以用于组装和/或封装目的。图16M中所示的接触结构89的规格可认为是图15L或图15M中所说明的接触结构89的规格。图16M中所示的形成接触结构89的工艺可认为是图15L或图15M中所说明的形成接触结构89的工艺。作为一替代方案，可重复图15D到图15G以及图16A到图16D中的用于形成第一金属层801和第一通孔塞898的双浮雕工艺，以在聚合物层98上以及在通孔塞898上形成额外的金属层(未图示)，以及在额外的金属层上形成额外的通孔塞(未图示)。在此替代方案中，额外的通孔塞可使用线接合工艺与经线接合的线结合，使用球安装工艺与焊料凸块结合，或使用TAB工艺与柔性衬底结合。图16A到图16M中的描述和规格可应用于在本发明中的钝化层5上方形成厚且宽的电力金属迹线、总线或平面81、应用于在本发明中的钝化层5上方形成厚且宽的接地金属迹线、总线或平面82、应用于在本发明中的钝化层5上方形成厚且宽的电力金属迹线、总线或平面81P，以及应用于在本发明中的钝化层5上方形成厚且宽的信号金属迹线、总线或平面83、83′或85。
在形成图16M中所示的顶部后钝化技术的过钝化方案之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。图16M中所示的过钝化方案102包含聚合物层95、98和99、经图案化的电路层801和802、通孔塞898、金属件898′以及金属凸块89，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，且金属凸块89位于开口990中、在接触点8000上以及在聚合物层99上。
图17A到图17J展示用以形成具有三个金属层801、802和803的过钝化方案102的工艺步骤。通过合适的工艺，例如通过双浮雕工艺来形成金属层801和802，而通过合适的工艺，例如通过单一浮雕工艺来形成金属层803。第一双浮雕工艺用于形成如图15D到图15G和图16A到图16D中所描述的第一金属层801和第一通孔塞898。第一金属间聚合物层98经形成并经平面化以暴露图16E到图16F的工艺步骤中所示的第一通孔塞898。在通过合适的工艺，例如通过双浮雕金属工艺来形成第一通孔塞898和金属件898′，且在暴露第一通孔塞898的情况下形成金属间电介质聚合物层98时，图17A与图16J的步骤相同。图17A中的第一金属层801和第一通孔塞898的设计与图16J中的设计略有不同，以容纳额外的金属层。图17A中的用于形成底部金属层8021的工艺可认为是图15D中的用于形成底部金属层8011或图16G中的用于形成底部金属层8021的工艺；图17A中的用于形成金属层8022的工艺可认为是图15E中的用于形成金属层8012或图16H到图16J中的用于形成金属层8022的工艺。图17A到图17J中所示的粘附/势垒/种子层8021和块体传导金属层8022的规格可分别认为是图15D到图15K中所说明的粘附/势垒/种子层8011和块体金属层8012的规格。
现在参看图17B，随后沉积并图案化第二光致抗蚀剂层74以在块体传导金属层8022上方形成开口740，和/或任选地直接在第二粘附/势垒/种子层8021的种子层上形成开口740′。
举例来说，可通过合适的工艺来形成光致抗蚀剂层74，例如通过在粘附/势垒/种子层8021的种子层上以及在块体传导金属层8022上旋转涂覆正型光敏聚合物层，随后使用1X步进器或1X接触式对准器来暴露光敏聚合物层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光敏聚合物层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光敏聚合物层，随后显影所暴露的聚合物层，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中以及从块体传导金属层8022中移除残余的聚合材料或其它污染物，使得光致抗蚀剂层74可被图案化为具有分别暴露块体传导金属层8022和粘附/势垒/种子层8021的种子层的开口740和740′。
参看图17C，在光致抗蚀剂开口740和740′中电镀第二通孔塞层，以形成第二通孔塞897和第二金属件897′。可如针对第一金属件989′所描述来使用第二金属件897′。通孔塞897和金属件897′的材料可为金或铜。举例来说，可通过合适的工艺，例如通过在块体传导金属层8022的由开口740暴露的金层上以及在粘附/势垒/种子层8021的由开口740′暴露的由金制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的金层，来形成通孔塞897和金属件897′。或者，可通过合适的工艺，例如通过在块体传导金属层8022的由开口740暴露的铜层上以及在粘附/势垒/种子层8021的由开口740′暴露的由铜制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的铜层，来形成通孔塞897和金属件897′。
参看图17D，随后使用具有酰胺的有机溶液来剥离第二光致抗蚀剂层74。然而，来自光致抗蚀剂层74的某些残余物可遗留在块体传导金属层8022上以及粘附/势垒/种子层8021的种子层上。随后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从金属层8022中以及从种子层中移除残余物。
或者，在块体传导金属层8022形成于粘附/势垒/种子层8021的由图16I中所说明的开口730暴露的种子层上时，在不移除光致抗蚀剂层73的情况下，图17B中所示的光致抗蚀剂层74可形成于光致抗蚀剂层73上以及块体传导金属层8022上。光致抗蚀剂层74中的开口740分别暴露块体传导金属层8022，以用于界定通孔塞897的图案。用于形成通孔塞897的工艺可认为是以上揭示内容。最后，使用具有酰胺的有机溶液来移除光致抗蚀剂层73和74。然而，来自光致抗蚀剂层73和74的某些残余物可遗留在块体传导金属层8022上、通孔塞897上以及粘附/势垒/种子层8021的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从粘附/势垒/种子层8021的种子层中、从通孔塞897中以及从块体传导金属层8022中移除残余物。接下来，可移除未位于块体传导金属层8022下方的粘附/势垒/种子层8021，如以上描述所提及。
参看图17E，移除未位于第二块体传导金属层8022下方以及未位于第二金属件987′下方的第二粘附/势垒/种子层8021。如图17E中所示的移除未位于第二块体传导金属层8022下方以及未位于第二金属件897′下方的第二粘附/势垒/种子层8021的工艺可认为是如图16D中所说明的移除未位于第一块体传导金属层8012下方以及未位于金属件898′下方的第一粘附/势垒/种子层8011的工艺。
参看图17F到图17G，随后沉积并平面化第二金属间电介质聚合物层97以暴露第二通孔塞897。聚合物层97的材料可为聚酰亚胺(PI)，苯并环丁烷(BCB)、聚氨酯、环氧树脂、基于聚对二甲苯的聚合物、焊料掩模材料、弹性体、硅酮或多孔电介质材料。图17F中的用于形成聚合物层97的工艺可认为是图16E中的用于形成聚合物层98的工艺；图17G中的用于平面化聚合物层97的工艺可认为是图16F中的用于平面化聚合物层98的工艺。
举例来说，可通过合适的工艺来形成聚合物层97，例如通过在所暴露的块体传导金属层8022上、在通孔塞897上、在金属件897′上，以及在所暴露的聚合物层98上旋转涂覆具有在10μm与120μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在5μm与60μm之间的厚度，且随后对聚合物层97的上表面进行抛光或机械抛光，典型进行化学机械抛光，以裸露通孔塞897并将其上表面平面化。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间。
图17H和图17I展示使用单一浮雕工艺以通过首先沉积粘附/势垒/种子层8031、沉积并图案化光致抗蚀剂层、电镀块体传导金属层8032、剥离光致抗蚀剂层并自对准地蚀刻粘附/势垒/种子层8031，来形成第三个金属层803。图17H到图17I中所示的粘附/势垒/种子层8031和块体传导金属层8032的规格可分别认为是图15D到图15H中所说明的粘附/势垒/种子层8011和块体金属层8012的规格。图17H到图17I中所示的形成粘附/势垒/种子层8031的工艺可认为是图15D到图15H中所说明的形成粘附/势垒/种子层8011的工艺。图17H到图17I中所示的形成块体传导金属层8032的工艺可认为是图15D到图15H中所说明的形成块体金属层8012的工艺。
图17J展示通过将聚合物层99形成于所暴露的聚合物层97上以及第三个金属层803上而完成的结构，且聚合物层99中的开口990暴露接触点8000以用于互连到外部电路。可通过合适的工艺，例如通过旋转涂覆工艺、层压工艺或丝网印刷工艺，来形成聚合物层99。聚合物层99可包含聚酰亚胺(PI)，苯并环丁烷(BCB)、聚氨酯、环氧树脂、基于聚对二甲苯的聚合物、焊料掩模材料、弹性体、硅酮或多孔电介质材料。
举例来说，可通过合适的工艺来形成聚合物层99，例如通过在所暴露的聚合物层97上以及在块体传导金属层8032上旋转涂覆具有在6μm与50μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙经旋转涂覆的聚酰亚胺层，随后使用1X步进器或1X接触式对准器来暴露经烘焙的聚酰亚胺层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射经烘焙的聚酰亚胺层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的聚酰亚胺层，随后显影所暴露的聚酰亚胺层以在所暴露的聚酰亚胺层中形成暴露接触点8000的聚酰亚胺开口，随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3μm与25μm之间的厚度，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从由聚酰亚胺开口暴露的接触点8000中移除残余的聚合材料或其它污染物，使得聚合物层99可被图案化为在聚合物层99中具有暴露金属垫8000的开口990。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间。
接触点8000可用于经由线接合工艺、焊料接合工艺或带自动化接合(TAB)工艺而连接到外部电路，且外部电路可为另一半导体芯片、包含具有在30微米与200微米之间的厚度的聚合物层且不包含具有玻璃纤维的任何聚合物层的柔性衬底、玻璃衬底、包含陶瓷材料作为电路层之间的绝缘层的陶瓷衬底、硅衬底、有机衬底、印刷电路板(PCB)或球栅格阵列(BGA)衬底。
在形成图17J中所示的顶部后钝化技术的过钝化方案之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。图17J中所示的过钝化方案102包含聚合物层95、97、98和99、经图案化的电路层801、802和803，通孔塞897和898，以及金属件897′和898′，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层99中的开口990位于经图案化的电路层803的接触点8000上方，并暴露接触点8000。
图18A到图18I展示用以形成具有三个金属层801、802和803的过钝化方案的工艺步骤的另一替代方案。通过合适的工艺，例如通过双浮雕工艺来形成金属层801和803，而通过合适的工艺，例如通过双浮雕工艺来形成金属层802。
参看图18A，第一单一浮雕工艺用于形成如图15D到图15H中所描述的第一金属层801。接下来，第一金属间聚合物层98经沉积且经图案化为具有暴露第一金属层801的开口980，如图15I的工艺步骤中所示。当通过合适的工艺，例如通过单一浮雕金属工艺来形成第一金属层801和第一金属间电介质聚合物层98，且金属间电介质聚合物层98经沉积且经图案化为具有暴露第一金属层801的开口980时，图18A是与图15I相同的工艺步骤。图18A中的第一金属层801和第一金属间聚合物开口980的设计与图15I中的设计略有不同，以容纳额外的金属层。图18B到图18G中的工艺步骤展示用以形成第二金属层802和通孔塞897的双浮雕工艺。图18A到图18I中所示的聚合物层95、金属层801和聚合物层98的规格可分别认为是图15C到图15K中所说明的聚合物层95、金属层801和聚合物层98的规格。图18A中所示的形成聚合物层95的工艺可认为是图15C到图15K中所说明的聚合物层95。图18A中所示的形成金属层801的工艺可认为是图15C到图15K中所说明的金属层801。图18A中所示的形成聚合物层98的工艺可认为是图15C到图15K中所说明的聚合物层98。
参看图18B，第二粘附/势垒/种子层8021沉积于聚合物层98上以及由开口980暴露的第一金属层801上。图18B到图18I中所示的第二粘附/势垒/种子层8021的规格可认为是图15J到图15K中所说明的第二粘附/势垒/种子层8021的规格。图18B中所示的形成第二粘附/势垒/种子层8021的工艺可认为是图15J到图15K中所说明的形成第二粘附/势垒/种子层8021的工艺。
参看图18C，光致抗蚀剂层73，例如正型光致抗蚀剂层，沉积于第二粘附/势垒/种子层8021的种子层上。接下来，用曝光和显影工艺来图案化光致抗蚀剂层73以在光致抗蚀剂层73中形成暴露第二粘附/势垒/种子层8021的种子层的开口730。在曝光期间，可以使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层73。
举例来说，可通过合适的工艺来形成光致抗蚀剂层73，例如通过在第二粘附/势垒/种子层8021的种子层上旋转涂覆正型光敏聚合物层，随后使用1X步进器或1X接触式对准器来暴露光敏聚合物层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光敏聚合物层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光敏聚合物层，随后显影所暴露的聚合物层，且随后用O2等离子体或含有200 PPM以下的氟和氧的等离子体从种子层中移除残余的聚合材料或其它污染物，使得光致抗蚀剂层73可被图案化为在光致抗蚀剂层73中具有暴露种子层的开口730。
接下来，可在由开口730暴露的种子层上方电镀和/或无电电镀块体传导层8022。块体传导层8022可以是金、铜、银、钯、铂、铑、钌、铼或镍的单层，或者由先前描述的金属制成的复合层。图18C到图18I中所示的块体传导金属层8022的规格可认为是图15F到图15K中所说明的块体金属层8012的规格。图18C到图18I中所示的形成块体传导金属层8022的工艺可认为是图15F到图15K中所说明的形成块体金属层8012的工艺。
参看图18D，随后使用具有酰胺的有机溶液来剥离光致抗蚀剂层73。然而，来自光致抗蚀剂层73的某些残余物可遗留在块体传导金属层8022上以及粘附/势垒/种子层8021的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从粘附/势垒/种子层8021的种子层中以及从块体传导金属层8022中移除残余物。
参看图18E，随后沉积并图案化光致抗蚀剂层74以在第二块体传导金属层8022上方形成开口740，和/或任选地直接在第二粘附/势垒/种子层8021的种子层上形成开口740′。举例来说，可通过合适的工艺来形成光致抗蚀剂层74，例如通过在粘附/势垒/种子层8021的种子层上以及在块体传导金属层8022上旋转涂覆正型光敏聚合物层，随后使用1X步进器或1X接触式对准器来暴露光敏聚合物层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射光敏聚合物层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射光敏聚合物层，随后显影所暴露的聚合物层，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层中以及从块体传导金属层8022中移除残余的聚合材料或其它污染物，使得光致抗蚀剂层74可被图案化为具有分别暴露块体传导金属层8022和粘附/势垒/种子层8021的种子层的开口740和740′。
接下来，在光致抗蚀剂开口740和740′中电镀通孔塞层以形成通孔塞897和金属件897′。可如图16D中针对金属件898′所描述来使用金属件897′。
通孔塞897和金属件897′的材料可为金或铜。举例来说，可通过合适的工艺，例如通过在块体传导金属层8022的由开口740暴露的金层上以及在粘附/势垒/种子层8021的由开口740′暴露的由金制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的金层，来形成通孔塞897和金属件897′。或者，可通过合适的工艺，例如通过在块体传导金属层8022的由开口740暴露的铜层上以及在粘附/势垒/种子层8021的由开口740′暴露的由铜制成的种子层上电镀具有在1μm与100μm之间，且优选在2μm与30μm之间的厚度的铜层，来形成通孔塞897和金属件897′。
参看图18F，随后使用具有酰胺的有机溶液来剥离光致抗蚀剂层74。然而，来自光致抗蚀剂层74的某些残余物可遗留在所暴露的块体传导金属层8022上、通孔塞897上、金属件897′上以及粘附/势垒/种子层8021的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从种子层中、从通孔塞897中、从金属件897′中以及从块体传导金属层8022中移除残余物。
或者，在块体传导金属层8022形成于粘附/势垒/种子层8021的由图18C中所说明的开口730暴露的种子层上时，在不移除光致抗蚀剂层73的情况下，图18E中所示的光致抗蚀剂层74可形成于光致抗蚀剂层73上以及块体传导金属层8022上。光致抗蚀剂层74中的开口740分别暴露块体传导金属层8022，以用于界定通孔塞897的图案。用于形成通孔塞897的工艺可认为是以上揭示内容。最后，使用具有酰胺的有机溶液来移除光致抗蚀剂层73和74。然而，来自光致抗蚀剂层73和74的某些残余物可遗留在块体传导金属层8022上、通孔塞897上以及粘附/势垒/种子层8021的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从粘附/势垒/种子层8021的种子层中、从通孔塞897中以及从块体传导金属层8022中移除残余物。接下来，可移除未位于块体传导金属层8022下方的粘附/势垒/种子层8021，如以上描述所提及。
参看图18G，可移除未位于块体传导金属层8022下方以及未位于金属件897′下方的粘附/势垒/种子层8021。如图18G中所示的移除未位于块体传导金属层8022下方以及未位于第二金属件897′下方的粘附/势垒/种子层8021的工艺可认为是如图16D中所说明的移除未位于块体传导金属层8012下方以及未位于金属件898′下方的粘附/势垒/种子层8011的工艺。
参看图18H，随后沉积并平面化第二金属间电介质聚合物层97以暴露第二通孔塞897。聚合物层97的材料可为聚酰亚胺(PI)，苯并环丁烷(BCB)、聚氨酯、环氧树脂、基于聚对二甲苯的聚合物、焊料掩模材料、弹性体、硅酮或多孔电介质材料。
举例来说，可通过合适的工艺来形成聚合物层97，例如通过在所暴露的块体传导金属层8022上、在通孔塞897上、在金属件897′上，以及在所暴露的聚合物层98上旋转涂覆具有在10μm与120μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙经旋转涂覆的聚酰亚胺层，随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在5μm与60μm之间的厚度，且随后对聚合物层97的上表面进行抛光或机械抛光，典型进行化学机械抛光，以裸露通孔塞897并平面化其上表面。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所烘焙的聚酰亚胺层并持续20分钟与150分钟之间的时间。
图18I展示通过合适的工艺，例如通过图17H到图17I中所描述的单一浮雕工艺而首先形成第三个金属层803而完成的结构。接下来，将聚合物层99旋转涂覆于经图案化的电路层803上，且在聚合物层99中形成开口990以暴露接触点8000以用于互连到外部电路。图18I中所示的粘附/势垒/种子层8031和块体传导金属层8032的规格可分别认为是图15D到图15K中所说明的粘附/势垒/种子层8011和块体金属层8012的规格。图18I中所示的形成粘附/势垒/种子层8031的工艺可认为是图15D到图15H中所说明的形成粘附/势垒/种子层8011的工艺。图18I中所示的形成块体传导金属层8032的工艺可认为是图15D到图15H中所说明的形成块体金属层8012的工艺。图18I中所示的聚合物层99的规格可认为是图17J中所说明的聚合物层99的规格。图18I中所示的形成聚合物层99的工艺可认为是图17J中所说明的形成聚合物层99和开口990的工艺。
接触点8000可用于经由线接合工艺、焊料接合工艺或带自动化接合(TAB)工艺而连接到外部电路，且外部电路可为另一半导体芯片、包含具有在30微米与200微米之间的厚度的聚合物层且不包含具有玻璃纤维的任何聚合物层的柔性衬底、玻璃衬底、包含陶瓷材料作为电路层之间的绝缘层的陶瓷衬底、硅衬底、有机衬底、印刷电路板(PCB)或球栅格阵列(BGA)衬底。
在形成图18I中所示的顶部后钝化技术的过钝化方案之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。图18I中所示的过钝化方案102包含聚合物层95、97、98和99，经图案化的电路层801、802和803、通孔塞897，以及金属件897′，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层98中的开口980位于经图案化的电路层801上方，且聚合物层99中的开口990位于经图案化的电路层803的接触点8000上方，并暴露接触点8000。
图19A到图19H展示用以形成具有两个金属层801和802的过钝化方案的工艺步骤的另一替代方案。通过合适的工艺，例如通过双浮雕工艺来形成金属层801，而通过合适的工艺，例如通过单一浮雕工艺来形成金属层802。
参看图19A，在完成图15C到图15G以及图16A到图16F的用于形成聚合物层95、开口950、金属层801、通孔塞898、金属件898′和聚合物层98的工艺步骤之后，可在聚合物层98上形成聚合物层97，在聚合物层97中形成暴露通孔塞898的多个开口970。聚合物层97的材料可为聚酰亚胺(PI)，苯并环丁烷(BCB)、聚氨酯、环氧树脂、基于聚对二甲苯的聚合物、焊料掩模材料、弹性体、硅酮或多孔电介质材料。
举例来说，可通过合适的工艺来形成聚合物层97，例如通过在聚合物层98上以及在所暴露的通孔塞898上旋转涂覆具有在6μm与50μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，随后使用1X步进器或1X接触式对准器来暴露经烘焙的聚酰亚胺层，其中具有范围从例如约434 nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射经烘焙的聚酰亚胺层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的聚酰亚胺层，随后显影所暴露的聚酰亚胺层以在所暴露的聚酰亚胺层中形成暴露通孔塞898的聚酰亚胺开口，随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3μm与25 μm之间的厚度，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从通孔塞898的由聚酰亚胺开口暴露的上表面中移除残余的聚合材料或其它污染物，使得聚合物层97可被图案化为在开口970中具有暴露通孔塞898的开口970。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间。[0051]参看图19B，在聚合物层97上以及在由开口970暴露的通孔塞898上沉积(典型通过溅镀)粘附/势垒/种子层8021。或者，可通过合适的工艺，例如通过包含气相沉积方法、蒸镀方法、CVD方法、无电电镀方法或PVD方法的工艺，来形成粘附/势垒/种子层8021。图19B到图19I中所示的粘附/势垒/种子层8021的规格可认为是图15D到图15K中所说明的第二粘附/势垒/种子层8011的规格。图19B中所示的形成粘附/势垒/种子层8021的工艺可认为是图15D到图15K中所说明的形成粘附/势垒/种子层8011的工艺。
参看图19C，光致抗蚀剂层73，例如正型光致抗蚀剂层，形成于粘附/势垒/种子层8021上。接下来，用曝光和显影工艺来图案化光致抗蚀剂层73以在光致抗蚀剂层73中形成暴露粘附/势垒/种子层8021的开口730。在曝光期间，可使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层730。图19C中所示的形成光致抗蚀剂层73以及光致抗蚀剂层73中的开口730的工艺可认为是图18C中所说明的形成光致抗蚀剂层73以及光致抗蚀剂层73中的开口730的工艺。
参看图19D，可在由开口730暴露的粘附/势垒/种子层8021上方电镀和/或无电电镀块体传导金属层8022。块体传导层8022可以是金、铜、银、钯、铂、铑、钌、铼或镍的单层，或者由先前描述的金属制成的复合层。图19D到图19I中所示的块体传导金属层8022的规格可认为是图15F到图15K中所说明的块体金属层8012的规格。图19D中所示的形成块体传导金属层8022的工艺可认为是图15F到图15K中所说明的形成块体金属层8012的工艺。
参看图19E，在形成块体传导金属层8022之后，可使用具有酰胺的有机溶液来移除大多数光致抗蚀剂层73。然而，来自光致抗蚀剂层73的某些残余物可遗留在块体传导金属层8022上以及粘附/势垒/种子层8021的种子层上。其后，可用例如O2等离子体或含有200PPM以下的氟和氧的等离子体的等离子体从金属层8022中以及从种子层中移除残余物。
参看图19F，使用干式蚀刻方法或湿式蚀刻方法来移除未位于块体传导金属层8022下方的粘附/势垒/种子层8021。关于湿式蚀刻方法，当粘附/势垒/种子层8021的种子层为金层时，可用含碘溶液，例如含碘化钾的溶液对其进行蚀刻；当粘附/势垒/种子层8021的种子层为铜层时，可用含NH4OH的溶液对其进行蚀刻；当粘附/势垒/种子层8021的粘附/势垒层为钛钨合金层时，可用含过氧化氢的溶液对其进行蚀刻；当粘附/势垒/种子层8021的粘附/势垒层为钛层时，可用含氟化氢的溶液对其进行蚀刻；当粘附/势垒/种子层8021的粘附/势垒层为铬层时，可用含铁氰化钾的溶液对其进行蚀刻。关于干式蚀刻方法，当粘附/势垒/种子层8021的种子层为金层时，可用离子研磨工艺或用Ar溅镀蚀刻工艺将其移除；当粘附/势垒/种子层8021的粘附/势垒层为钛层或钛钨合金层时，可用含氯的等离子体蚀刻工艺或用RIE工艺对其进行蚀刻。通常，干式蚀刻方法来蚀刻未位于块体传导金属层8022下方的粘附/势垒/种子层8021可包含化学等离子体蚀刻工艺、溅镀蚀刻工艺(例如，氩溅镀工艺)，或化学气相蚀刻工艺。
因此，第二金属层802可形成于聚合物层97上以及由开口970暴露的通孔塞898上，且第二金属层802形成为具有粘附/势垒/种子层8021和粘附/势垒/种子层8021上的块体传导金属层8022。
参看图19G，聚合物层99经由旋转涂覆工艺而形成于所暴露的聚合物层97上和块体金属层8022上。参看图19H，使用曝光和显影工艺来图案化聚合物层99以在聚合物层99中形成暴露接触点8000的开口990。或者，可通过合适的工艺，例如通过层压工艺或丝网印刷工艺，来形成聚合物层99。聚合物层99可包含聚酰亚胺(PI)，苯并环丁烷(BCB)、聚氨酯、环氧树脂、基于聚对二甲苯的聚合物、焊料掩模材料、弹性体、硅酮或多孔电介质材料。
举例来说，可通过合适的工艺来形成聚合物层99，例如通过在所暴露的聚合物层97上以及在块体传导金属层8022上旋转涂覆具有在6μm与50μm之间的厚度的含有酯类型前驱体的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，随后使用1X步进器或1X接触式对准器来暴露经烘焙的聚酰亚胺层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射经烘焙的聚酰亚胺层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的聚酰亚胺层，随后显影所暴露的聚酰亚胺层以在所暴露的聚酰亚胺层中形成暴露接触点8000的聚酰亚胺开口，随后在氮环境中或在无氧环境中在290℃与400℃之间的峰值温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3μm与25μm之间的厚度，且随后用O2等离子体或含有200 PPM以下的氟和氧的等离子体从由聚酰亚胺开口暴露的接触点8000中移除残余的聚合材料或其它污染物，使得聚合物层99可被图案化为在聚合物层99中具有暴露金属垫8000的开口990。或者，在氮环境中或在无氧环境中在150℃与290℃之间，且优选在260℃与280℃之间的温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间。
在形成图19H中所示的顶部后钝化技术的过钝化方案之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。图19H中的将接触点8000连接到外部电路的方法可认为是图15K中的将接触点8000连接到外部电路的方法。外部电路可为另一半导体芯片、包含具有在30μm与200μm之间的厚度的聚合物层(例如，聚酰亚胺)且不包含具有玻璃纤维的任何聚合物层的柔性衬底、玻璃衬底、包含陶瓷材料作为电路层之间的绝缘层的陶瓷衬底、硅衬底、有机衬底、印刷电路板(PCB)或球栅格阵列(BGA)衬底。举例来说，参看图19I，经由线接合工艺，线89′(例如，金线、铜线或铝线)可接合到从晶片10中切割出的半导体芯片的接触点8000。
或者，图15L或图15M中所说明的接触结构89可形成于由开口990暴露的接触点8000上。在接触结构89形成于图19H中所示的晶片10的接触点8000上之后，可将晶片10切片为多个个别的半导体芯片。图19H中所示的过钝化方案102包含聚合物层95、97、98和99，经图案化的电路层801和802、通孔塞898，以及金属件898′，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层97中的开口970位于通孔塞898上方，且聚合物层99中的开口990位于经图案化的电路层802的接触点8000上方，并暴露接触点8000。
图21和图22展示可为PMOS晶体管或NMOS晶体管的MOS晶体管的俯视图。参看图21，晶体管包含有效区200、硅衬底1中或上方的扩散区、硅衬底1上和有效区200周围的场氧化物区202、场氧化物区202上并跨越有效区200的栅极204，以及有效区200与栅极204之间的栅极氧化物(未图示)。可将有效区200界定为栅极204的一侧处的源极206，和栅极204的另一侧处的漏极208。栅极204的材料可为多晶硅、金属硅化物或以上材料的复合层，且金属硅化物可为NiSi、CoS、TiSi2或WSi。或者，栅极204的材料可为金属，例如W、WN、TiN、Ta、TaN、Mo或以上材料的合金或复合层。栅极氧化物的材料可为氧化硅或高k氧化物，例如含Hf氧化物。含Hf氧化物可为HfO2、HfSiON或HfSiO。本发明中的先前描述的物理沟道宽度和物理沟道长度可在图21中界定。将参考标记W界定为晶体管的物理沟道宽度、栅极204的跨越扩散区200的长度；将参考标记L界定为晶体管的物理沟道长度、栅极204的在扩散区200上方的宽度。
参看图22，或者，晶体管可包含具有在一个或一个以上扩散区200上方的多个部分2041-204n的栅极204。将参考标记W1-Wn界定为栅极204的每一部分2041-204n的物理沟道宽度、栅极204的跨越扩散区200的每一部分2041-204n的长度；将参考标记L界定为栅极204的部分2041-204n中的一者的物理沟道长度、栅极204的在扩散区200上方的部分2041-204n中的一者的宽度。在此情况下，晶体管的物理沟道宽度W是栅极204的每一部分2041-204n的物理沟道宽度W1-Wn的总和，且晶体管的物理沟道长度L是栅极204的部分2041-204n中的一者的物理沟道长度L。
图23A到图23M展示用于使用上文所描述的工艺来封装DRAM芯片的横截面图，且图23A到图23M中所示的由与指示先前描述的元件的参考数字相同的参考数字指示的元件可认为是上文关于其的描述。参看图23A，DRAM晶片10包含多个存储器单元(未图示)、多个芯片外电路，和硅衬底1中或上的多个内部电路20。DRAM晶片10可包含硅衬底1上方的电熔丝25和激光熔丝26，且电熔丝25和激光熔丝26连接到硅衬底1上方的细线金属层30。电熔丝25由具有在200埃与2,000埃之间的厚度的多晶硅层251以及多晶硅层251上的具有在1,000埃与3,000埃之间的厚度的金属硅化物层252构成。金属硅化物层252可含有钛、钴、镍或钨。未熔断条件下的电熔丝25可具有在1欧姆/平方与15欧姆/平方之间的薄层电阻。在电熔丝25上和/或下方可存在具有小于3的介电常数的含氧化物的绝缘层。激光熔丝26可含有铜、铝或多晶硅。钝化层5中的开口526形成于激光熔丝26上方，并暴露激光熔丝26上方的氧化硅层。
接下来，可执行晶片级的电测试工艺，以检验好裸片、不可修复的坏裸片和可修复的坏裸片。接下来，可执行激光修复可修复的坏裸片的步骤。在激光修复可修复的坏裸片的步骤中，可通过激光熔断激光熔丝26，使得连接到激光熔丝26的两端的金属迹线变为开路，如图23B中所示，因此，可修复的坏裸片有可能成为好裸片。
接下来，参看图23C，聚合物层95可形成于钝化层5上、激光熔丝26上的氧化硅层上，以及激光熔丝26的熔断部分上，其中聚合物层95中的多个开口950暴露由钝化层5中的多个开口50暴露的多个接触垫600，例如铝垫或铜垫。形成聚合物层95的步骤可认为是如图15C中所示的在钝化层5上形成聚合物层95的步骤。
接下来，参看图23D，粘附/势垒/种子层8011形成于聚合物层95上以及接触垫600上，其可认为是如图15D中所示的在聚合物层95上以及在接触垫600上形成粘附/势垒/种子层8011的步骤。接下来参看图23E，光致抗蚀剂层71形成于粘附/势垒/种子层8011上，其中光致抗蚀剂层71中的多个开口710暴露粘附/势垒/种子层8011的种子层，其可认为是如图15E中所示的在粘附/势垒/种子层8011上形成光致抗蚀剂层71的步骤。接下来，参看图23F，块体传导层8012形成于由光致抗蚀剂层71中的开口710暴露的粘附/势垒/种子层8011上方，其可认为是如图15F中所示的在粘附/势垒/种子层8011上形成块体传导层8012的步骤。接下来，参看图23G，从粘附/势垒/种子层8011的种子层中移除光致抗蚀剂层71，其可认为是如图15G中所示的移除光致抗蚀剂层71的步骤。接下来，参看图23H，移除未位于块体传导层8012下方的粘附/势垒/种子层8011，其可认为是如图15H中所示的移除未位于块体传导层8012下方的粘附/势垒/种子层8011的步骤。因此，经图案化的电路层801可形成为具有粘附/势垒/种子层8011和粘附/势垒/种子层8011上方的块体传导层8012。经图案化的电路层801可具有连接多个内部电路20而不经由聚合物层99中的开口连接到外部电路的左边部分，和用于重新定位目的而容易经由聚合物层99中的开口990将芯片外电路40连接到外部电路的右边部分。
接下来，参看图23I，聚合物层99可形成于经图案化的电路层801上以及聚合物层95上，其中聚合物层99中的多个开口990暴露经图案化的电路层801的多个接触点8000。在经图案化的电路层801上以及在聚合物层95上形成聚合物层99的步骤可认为是如图15K中所示的在经图案化的电路层802上以及在聚合物层98上形成聚合物层99的步骤。经图案化的电路层801可具有：连接多个内部电路20而不经由聚合物层99中的开口连接到外部电路的左边部分，且所有左边部分由聚合物层99覆盖；和用于重新定位目的而容易经由聚合物层99中的开口990将芯片外电路40连接到外部电路的右边部分。
接下来，参看图23J，可任选地执行晶片级的另一电测试工艺，以检验好裸片、不可修复的坏裸片和可修复的坏裸片。接下来，可执行E熔丝修复可修复的坏裸片的步骤。在E熔丝修复可修复的坏裸片的步骤中，在0.05安培与2安培之间的电流通过电熔丝25并持续50微秒与1,800微秒之间的时间，且优选的是，在0.1安培与1安培之间的电流通过电熔丝25并持续100微秒与900微秒之间的时间，从而导致电熔丝25熔断。此时，电熔丝25具有使电流仅通过其多晶硅层251而不使电流通过其金属硅化物层252的部分。因此，可修复的坏裸片有可能成为好裸片。熔断的电熔丝25可具有在100欧姆/平方与10,000欧姆/平方之间的薄层电阻。在E熔丝修复可修复的坏裸片的步骤之后，可任选地执行晶片级的另一电测试工艺，以检验好裸片、不可修复的坏裸片和可修复的坏裸片。
接下来，如图23K中所示，可使用机械切割工艺或使用激光切割工艺将DRAM晶片10切割成多个DRAM芯片10′。可丢弃不可修复的坏裸片而不在以下工艺中封装。图23K中所示的过钝化方案102包含经图案化的电路层801和聚合物层95和99，且聚合物层95中的开口950位于金属垫或迹线600的由钝化层5中的开口50暴露的区上方，且聚合物层99中的开口990位于经图案化的金属层801的接触点8000上方，并暴露接触点8000。
接下来，参看图23L，DRAM芯片10′中的一者可经由黏合剂材料11(例如，银环氧树脂)而安装到印刷电路板(PCB)13、球栅格阵列(BGA)衬底。接下来，线89′，例如金线、铜线或铝线可球结合在由聚合物层99中的开口990暴露的接触点8000上，并楔形结合于印刷电路板13的接触点15上。接下来，聚合物材料，例如基于环氧树脂的材料可模制于印刷电路板(PCB)13上方，从而封围线89′和DRAM芯片10′。接下来，可使用机械切割工艺将印刷电路板(PCB)13单一化为多个部分。接下来，含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球19可球安装到经单一化的印刷电路板(PCB)13的底部表面上。
或者，多个DRAM芯片10′可堆叠于印刷电路板(PCB)13上方，如图23M中所示。DRAM芯片10′中的底部一者可经由黏合剂材料11(例如，银环氧树脂)而首先安装到印刷电路板(PCB)13、球栅格阵列(BGA)衬底。接下来，线89′，例如金线、铜线或铝线可球结合在DRAM芯片10′中的底部一者的由聚合物层99中的开口990暴露的接触点8000上，并楔形结合于印刷电路板13的接触点15上。接下来，堆凸块，例如硅或铜，可经由黏合剂材料11(例如，银环氧树脂)而粘附到DRAM芯片10′中的底部一者的顶表面。接下来，DRAM芯片10′中的顶部一者可经由黏合剂材料11(例如，银环氧树脂)而安装到堆凸块19。接下来，线89′，例如金线、铜线或铝线可球结合在DRAM芯片10′中的顶部一者的由聚合物层99中的开口990暴露的接触点8000上，并楔形结合于印刷电路板13的接触点15上。印刷电路板(PCB)13的仅一个接触垫15可经由两个经线接合的线89′而连接到顶部和底部芯片10′的两个接触点8000。
参看图23N，其展示DRAM芯片10′的芯片封装的俯视图，且参看图23A到图23M，由钝化层5中的开口暴露的原始垫600在DRAM芯片10′的中心线上对准，且经由钝化层5上方的经图案化的电路层801而连接到原始垫600的经重新定位的垫8000靠近DRAM芯片10′的边缘而布置，从而导致经重新定位的垫8000可容易通过线89′被线接合。
在如图21L和图21M中所示封装了一个或一个以上DRAM芯片10′之后，可执行电测试工艺以初始检验好封装、不可修复的坏封装和可修复的坏封装。可通过先前描述的E熔丝修复工艺来修复初始检验的可修复的坏封装。接下来，可执行另一电测试工艺以检查经修复的封装是否良好。接下来，可对初始检验的好封装和经修复的好封装进行强化试验。接下来，可执行另一电测试工艺以检查经强化试验的封装是否持续良好。
或者，可在执行如图23A到图23M中所示的封装DRAM芯片10′的工艺时封装其它芯片，例如快闪存储器芯片、SRAM芯片或逻辑芯片。
以上描述聚焦于顶部后钝化技术，即，过钝化方案102可形成于硅衬底1的作用侧处的钝化层5上方。图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U、图5V到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K展示各种类型的过钝化方案102形成于硅衬底1的作用侧处的钝化层5上方。以下描述聚焦于底部结构技术，即，底部方案103可形成于经薄化的硅衬底1的背面1a处。本说明书中的具有相同参考数字的元件可彼此参考。
图24A展示半导体晶片10中的硅衬底1和上文所描述的其它元件，且硅衬底1具有在600微米与1000微米之间、在50微米与1毫米之间或在75微米与250微米之间的厚度t1。或者，可用其它半导体衬底，例如硅-锗(SiGe)衬底或砷化镓(GaAs)衬底，来取代硅衬底1。
参看图24B，翻转半导体晶片10，且随后通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a，将硅衬底1薄化为在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。或者，可在先前描述的薄化硅衬底1的步骤之后执行先前描述的翻转半导体晶片10的步骤，以执行以下工艺。
接下来，参看图24C，多个穿硅通孔(TSV)11a、11b、11c、11d和11e形成于经薄化的硅衬底1中和至少一个电介质层30中，从而暴露细线金属层60和632c的区60a，且绝缘层3形成于经薄化的硅衬底1的背面1a上以及穿硅通孔11a、11b、11c、11d和11e的侧壁上。穿硅通孔11a、11b、11c、11d和11e完全穿透通过经薄化的硅衬底1和电介质层30。穿硅通孔11a、11b、11c、11d和11e可具有在5微米与100微米之间或在3微米与50微米之间的直径或宽度W1，和在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的深度。绝缘层3例如可包含例如氮化硅层的氮化物层、例如聚酰亚胺层的聚合物层、苯并环丁烷层或聚苯并噁唑层、氧氮化硅层、碳氮化硅(SiCN)层、氧碳化硅(SiOC)层或氧化硅层。
图24D到图24H为展示根据本发明的形成穿硅通孔11a、11b、11c、11d和11e和绝缘层3的工艺的横截面图。参看图24D，在图24B中所说明的步骤之后，将光致抗蚀剂层28旋转涂覆或层压于经薄化的硅衬底1的背面1a上，且使用曝光工艺和显影工艺将多个环状开口28a形成于光致抗蚀剂层28中，从而暴露经薄化的硅衬底1的背面1a。图24E是展示光致抗蚀剂层28中的环状开口28a的示意性俯视图。接下来，参看图24F，通过干式蚀刻(例如，使用各向异性反应离子蚀刻)经薄化的硅衬底1和位于光致抗蚀剂层28中的环状开口28下方的电介质层30，各自具有在1微米与20微米之间的横向宽度W2的多个穿硅环状开口11g形成于经薄化的硅衬底1中和至少一个电介质层30中，从而完全穿透通过经薄化的硅衬底1和电介质层30。接下来，如图24G中所示，移除光致抗蚀剂层28。接下来，参看图24H，具有在0.5微米与20微米之间或在0.01微与5微米之间的厚度t3的绝缘层3(例如聚合物层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层、氮化硅层、氧化硅层、氧氮化硅层、氧碳化硅(SiOC)层或碳氮化硅(SiCN)层)形成于穿硅环状开口11g中以及经薄化的硅衬底1的背面1a上。接下来，使用干式蚀刻工艺，例如基于氟和碳的各向异性反应离子蚀刻，来移除由穿硅环状开口11g中的绝缘层3环绕的经薄化的硅衬底1的多个部分，且因此穿硅通孔11a、11b、11c、11d和11e形成于经薄化的硅衬底1中和至少一个电介质层30中，从而暴露细线金属层60和632c的区60a，如图24C中所示，且绝缘层3形成于经薄化的硅衬底1的背面1a上以及穿硅通孔11a、11b、11c、11d和11e的侧壁上。
图24I到图24N为展示根据本发明的形成穿硅通孔11a、11b、11c、11d和11e和绝缘层3的另一工艺的横截面图。参看图24I，具有在0.3微米与40微米之间的厚度t4的蚀刻终止层3a，例如氮化硅层、氧化硅层或聚合物层，形成于经薄化的硅衬底1的背面1a上。举例来说，可通过合适的工艺，例如通过使用化学机械沉积(CVD)工艺在经薄化的硅衬底1的背面1a上沉积具有在0.2微米与1.2微米之间的厚度的氮化硅层或碳氮化硅层，来形成蚀刻终止层3a。或者，可通过合适的工艺，例如通过使用化学机械沉积(CVD)工艺在经薄化的硅衬底1的背面1a上沉积具有在0.2微米与1.2微米之间的厚度的氧化硅层或氧碳化硅层，且随后使用化学机械沉积(CVD)工艺在氧化硅层或氧碳化硅层上沉积具有在0.2微米与1.2微米之间的厚度的氮化硅层或碳氮化硅层，来形成蚀刻终止层3a。或者，可通过合适的工艺，例如通过使用化学机械沉积(CVD)工艺在经薄化的硅衬底1的底部背面1a上沉积具有在0.2微米与1.2微米之间的厚度的氮化硅层，且随后在氮化硅层或碳氮化硅层上涂覆具有在2微米与30微米之间的厚度的聚合物层，来形成蚀刻终止层3a。
参看图24J，在图24I中所说明的步骤之后，将光致抗蚀剂层54旋转涂覆或层压于蚀刻终止层3a上，且使用曝光工艺和显影工艺将多个开口54a形成于光致抗蚀剂层54中并暴露蚀刻终止层3a。接下来，参看图24K，通过干式蚀刻(例如，使用基于氟和碳的各向异性反应离子蚀刻)蚀刻终止层3a、经薄化的硅衬底1和位于光致抗蚀剂层54中的开口54a下方的电介质层30，穿硅通孔11a、11b、11c、11d和11e形成于经薄化的硅衬底1中和至少一个电介质层30中，从而完全穿透通过蚀刻终止层3a、经薄化的硅衬底1和电介质层30，且暴露细线金属层60和632c的区60a。接下来，如图24L中所示，移除光致抗蚀剂层28。接下来，参看图24M，具有在0.1微米与10微米之间的厚度t5的绝缘层3b(例如聚合物层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层、氮化硅层、氧化硅层、氧氮化硅层、氧碳化硅(SiOC)层或碳氮化硅(SiCN)层)形成于穿硅通孔11a、11b、11c、11d和11e的侧壁上、蚀刻终止层3a上以及细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的区60a上。接下来，参看图24N，使用干式蚀刻工艺，例如各向异性反应离子蚀刻，来移除形成于蚀刻终止层3a上以及细线金属层60和632c的区60a上的绝缘层3b。因此，经由穿硅通孔11a、11b、11c、11d和11e而暴露细线金属层60和632c的区60a，且蚀刻终止层3a具有由绝缘层3b裸露的上表面。蚀刻终止层3a和绝缘层3b构成绝缘层3。
为了简易描述，可通过如图24D到图24H中所说明而制成的绝缘层3，或如图24I到图24N中所说明而制成的由蚀刻终止层3a和绝缘层3b构成的绝缘层3，来参考以下工艺中所示的绝缘层3。
图25A到图25L是展示根据本发明的用于在半导体晶片的背面处形成底部结构技术的底部方案103的工艺的横截面图。参看图25A，在形成绝缘层3和穿硅通孔11a、11b、11c、11d和11e之后，金属层4可形成于绝缘层3上、细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的区60a上，以及穿硅通孔11a、11b、11c、11d和11e中。可通过合适的工艺，例如通过在绝缘层3上、在穿硅通孔11a、11b、11c、11d和11e中，以及在细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的区60a上沉积粘附/势垒层4a，且随后在粘附/势垒层4a上沉积种子层4b，来形成金属层4。
可通过合适的工艺，例如通过在绝缘层3上、在穿硅通孔11a、11b、11c、11d和11e的侧壁处，以及在细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的铝层、经电镀的铜层、氮化钽层、氮化钛层、钽层或钛层上溅镀或化学气相沉积(CVD)具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的含钛层，例如氮化钛层、钛层或钛钨合金层，来形成金属层4的底部处的粘附/势垒层4a。或者，可通过合适的工艺，例如通过在绝缘层3上、在穿硅通孔11a、11b、11c、11d和11e的侧壁处，以及在细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的铝层、经电镀的铜层、氮化钽层、氮化钛层、钽层或钛层上溅镀或化学气相沉积具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的含铬层，例如铬层，来形成金属层4的底部处的粘附/势垒层4a。或者，可通过合适的工艺，例如通过在绝缘层3上、在穿硅通孔11a、11b、11c、11d和11e的侧壁处，以及在细线金属层60和632c的由穿硅通孔11a、11b、11c、11d和11e暴露的铝层、经电镀的铜层、氮化钽层、氮化钛层、钽层或钛层上溅镀或化学气相沉积具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的含钽层，例如钽层或氮化钽层，来形成金属层4的底部处的粘附/势垒层4a。
可通过合适的工艺，例如通过在任何先前描述的材料的粘附/势垒层4a上溅镀或化学气相沉积具有小于1微米，例如在0.005微米与1微米之间，且优选在0.05微米与0.5微米之间的厚度的铜层、铝层、镍层或银层，来形成金属层4的顶部处的种子层4b。或者，可通过合适的工艺，例如通过在任何先前描述的材料的粘附/势垒层4a上溅镀或化学气相沉积具有小于1微米，例如在0.005微米与0.5微米之间，且优选在0.05微米与0.2微米之间的厚度的金层，来形成金属层4的顶部处的种子层4b。
参看图25B，在形成金属层4后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在金属层4的种子层4b上形成具有大于1.5微米，例如在5微米与50微米之间，且优选在10微米与25微米之间的厚度的光致抗蚀剂层29，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层29图案化，以在光致抗蚀剂层29中形成暴露金属层4的种子层4b的多个开口29a，如图25C中所示。在曝光期间，可使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层29。
举例来说，可通过合适的工艺，例如通过在金属层4的种子层4a上旋转涂覆具有在5微米与30微米之间，且优选在10微米与25微米之间的厚度的正型光敏聚合物，随后使用1X步进器或接触式对准器以G线、H线和I线中的至少两者来暴露光敏聚合物层，且G线具有范围从例如约434nm到438nm的波长，H线具有范围从例如约403nm到407nm的波长，且I线具有范围从例如约363nm到367nm的波长，随后通过在光致抗蚀剂层29上喷涂并搅拌显影剂，或通过将光致抗蚀剂层29浸没于显影剂中，而显影所暴露的聚合物层，且随后使用去离子的晶片来清洁半导体晶片，且通过旋转半导体晶片而使半导体晶片干燥。显影后，通过使用O2等离子体或含有200PPM以下的氟和氧的等离子体，进行从金属层4的种子层4b中移除残余的聚合物材料或其它污染物的除渣工艺。通过这些工艺，可将光致抗蚀剂层29图案化成具有暴露金属层4的种子层4b的开口29a。
接下来，参看图25D，可通过包括电镀工艺在内的工艺，在开口29a中且在金属层4的由开口29a暴露的种子层4b上形成块体金属层9。块体金属层9可具有大于1微米，例如在1微米与50微米之间、在2微米与20微米之间，或在5微米与150微米之间，且分别大于种子层4b的厚度、粘附/势垒层4a的厚度以及细线金属层60中的每一者的厚度的厚度。块体金属层9可包含铜、金、镍、铝、银、钯、焊料或先前描述的材料的复合物。
举例来说，块体金属层9可由单一金属层构成，可通过合适的工艺，例如通过使用含有CuSO4、Cu(CN)2或CuHPO4的电镀溶液在开口29a中以及在由开口29a暴露的种子层4b，优选是先前描述的铜层4b上电镀铜层到在1微米与50微米之间、在2微米与20微米之间或在5微米与150微米之间的厚度，来形成所述单一金属层。
或者，块体金属层9可由单一金属层构成，可通过合适的工艺，例如通过在开口29a中以及在由开口29a暴露的优选通过合适的工艺形成的种子层4b(例如通过先前描述的铝层或铜层4b)上电镀铝层到在1微米与50微米之间、在2微米与20微米之间或在5微米与150微米之间的厚度，来形成所述单一金属层。
或者，块体金属层9可由单一金属层构成，可通过合适的工艺，例如通过使用含有在1克每升(g/l)与20g/l之间，且优选在5g/l与15g/l之间的金和在10g/l与120g/l之间，且优选在30g/l与90g/l之间的亚硫酸盐离子的电镀溶液在开口29a中以及在由开口29a暴露的种子层4b，优选是先前描述的金层4b上电镀金层到在0.5微米与30微米之间、在1微米与10微米之间或在5微米与150微米之间的厚度，来形成所述单一金属层。所述电镀溶液可进一步包含将变成亚硫酸钠金(Na3Au(SO3)2)的溶液的钠离子，或可进一步包含将变成亚硫酸金铵((NH4)3[Au(SO3)2])的溶液的铵离子。下文描述电镀金层的操作参数：
1.先前描述的电镀溶液可在30℃与70℃之间，且优选在45℃与65℃之间的温度下，以在金属层4的由开口29a暴露的种子层4b上电镀金层。
2.先前描述的电镀溶液可用于经由使用具有在1mA/cm2与10mA/cm2之间，且优选在4mA/cm2与6mA/cm2之间的电流密度的电流在金属层4的由开口29a暴露的种子层4b上电镀金层。
3.先前描述的电镀溶液可具有在6与9之间，且优选在7与8.5之间的pH值，以在金属层4的由开口29a暴露的种子层4b上电镀金层。
或者，金属层9可由双金属层构成，可通过合适的工艺，例如通过使用先前描述的用于电镀铜的电镀溶液，在开口29a中且在种子层4b，优选在先前描述的铜层4b上电镀铜层到在1微米与50微米之间、在2微米与20微米之间，或在5微米与150微米之间的厚度，且随后使用含有NiSO4或胺基磺酸镍或Ni(NH2SO3)2的电镀溶液在开口29a中以及在开口29a中的经电镀的铜层上电镀镍层、块体金属层9的顶部金属层到在1微米与15微米，且优选在2微米与10微米之间的厚度，或使用含有Ni或胺基磺酸镍或NaPO2H2(次磷酸钠)的无电电镀溶液在开口29a中以及在开口29a中的经电镀的铜层上电镀镍层、块体金属层9的顶部金属层到在1微米与15微米，且优选在2微米与10微米之间的厚度，来形成所述双金属层。
或者，块体金属层9可由单一金属层构成，可通过合适的工艺，例如通过使用先前描述的用于电镀镍的电镀溶液在开口29a中以及在由开口29a暴露的优选通过合适的工艺形成的种子层4b(例如通过先前描述的铜层或镍层4b)上电镀镍层到在1微米与50微米之间、在2微米与20微米之间或在5微米与150微米之间的厚度，来形成所述单一金属层。
或者，金属层9可由三个金属层构成，可通过合适的工艺，例如通过使用先前描述的用于电镀铜的电镀溶液，在开口29a中且在种子层4b，优选在先前描述的铜层4b上电镀铜层126到在1微米与50微米之间、在2微米与20微米之间，或在5微米与150微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀镍的电镀溶液在开口29a中以及在开口29a中的经电镀的铜层上无电电镀镍层127到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀金的电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的镍层上电镀金层128、块体金属层9的顶部金属层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，或使用含有金盐(例如，AuNaSO3或AuCN)和还原剂(例如，苯或苯基)的无电电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的镍层上无电电镀金层128到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属层9可由三个金属层构成，可通过合适的工艺，例如通过使用先前描述的用于电镀铜的电镀溶液，在开口29a中且在种子层4b，优选在先前描述的铜层4b上电镀铜层126到在1微米与50微米之间、在2微米与20微米之间，或在5微米与150微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀镍的电镀溶液在开口29a中以及在开口29a中的经电镀的铜层上无电电镀镍层127到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用含有钯和铵的电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的镍层上电镀钯层128、块体金属层9的顶部金属层到在0.005微米与5微米之间，且优选在0.05微米与1微米之间的厚度，或使用含有钯、铵和还原剂(例如，联氨)的无电电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的镍层上无电电镀钯层128、块体金属层9的顶部金属层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属层9可由四个金属层构成，可通过合适的工艺，例如通过使用先前描述的用于电镀铜的电镀溶液，在开口29a中且在种子层4b，优选在先前描述的铜层4b上电镀铜层到在1微米与50微米之间、在2微米与20微米之间，或在5微米与150微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀镍的电镀溶液在开口29a中以及在开口29a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀钯的电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的镍层上无电电镀钯层到在0.005微米与5微米之间，且优选在0.05微米与1微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀金的电镀溶液在开口29a中以及在开口29a中的经电镀或无电电镀的钯层上电镀或无电电镀金层、块体金属层9的顶部金属层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述四个金属层。
参看图25E，在形成块体金属层9后，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层29。来自光致抗蚀剂层29的一些残余物可遗留在未位于块体金属层9下方的金属层4上。随后，可用等离子体，例如O2等离子体或含有200PPM以下的氟和氧的等离子体从金属层4中移除残余物。
接下来，参看图25F，通过蚀刻未位于块体金属层9下方的种子层4b，且随后蚀刻未位于块体金属层9下方的粘附/势垒层4a，来移除未位于块体金属层9下方的金属层4。
在一种情况下，随后可通过干式蚀刻方法来移除未位于金属层9下方的种子层4b和粘附/势垒层4a。关于干式蚀刻方法，可随后通过Ar溅镀蚀刻工艺来移除未位于块体金属层9下方的种子层4b和粘附/势垒层4a两者；或者，可随后通过反应离子蚀刻(RIE)工艺来移除未位于块体金属层9下方的种子层4b和粘附/势垒层4a两者；或者，可通过Ar溅镀蚀刻工艺来移除未位于块体金属层9下方的种子层4b，且随后可通过反应离子蚀刻(RIE)工艺来移除未位于金属层9下方的粘附/势垒层4a。
在另一种情况下，随后可通过湿式蚀刻方法来移除未位于金属层9下方的种子层4b和粘附/势垒层4a。关于湿式蚀刻方法，当种子层4b为铜层时，可使用含有NH4OH的溶液或使用含有H2SO4的溶液对其进行蚀刻；当种子层4b为金层时，可使用含碘溶液，例如含有碘化钾的溶液对其进行蚀刻；当粘附/势垒层4a为钛钨合金层时，可使用含有过氧化氢的溶液或使用含有NH4OH和过氧化氢的溶液对其进行蚀刻；当粘附/势垒层4a为钛层时，可使用含有过氧化氢的溶液或使用含有NH4OH和过氧化氢的溶液对其进行蚀刻；当粘附/势垒层4a为铬层时，可使用含有铁氰化钾的溶液对其进行蚀刻。
在另一种情况下，可用含有NH4OH的溶液或含有H2SO4的溶液来移除未位于块体金属层9下方的种子层4b，例如铜，且随后可通过反应离子蚀刻(RIE)工艺或Ar溅镀蚀刻工艺来移除未位于块体金属层9下方的粘附/势垒层210。
在另一种情况下，可用含碘溶液(例如，含有碘化钾的溶液)来移除未位于块体金属层9下方的种子层4b，例如金，且随后可通过反应离子蚀刻(RIE)工艺或Ar溅镀蚀刻工艺来移除未位于块体金属层9下方的粘附/势垒层4a。
在蚀刻了未位于块体金属层9下方的粘附/势垒层4a之后，由金属层4和9提供的多个互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上以及经薄化的硅衬底1的背面1a处，且块体金属层9的侧壁未被金属层4覆盖。
参看图25G，在图25F中所说明的步骤之后，使用包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包括硬化工艺在内的工艺，在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上以及在绝缘层3上形成聚合物层14，且聚合物层14中的开口14a位于先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的区上方，并暴露所述区。聚合物层14具有大于2微米，例如在3微米与25微米之间且优选在5微米与15微米之间的厚度。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
在一种情况下，可通过合适的工艺来形成聚合物层14，例如通过在绝缘层3上以及在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上旋转涂覆具有在6微米与50微米之间的厚度的负型光敏聚酰亚胺层，随后烘焙所述经旋转涂覆的聚酰亚胺层，随后使用1X步进器或1X接触式对准器来暴露经烘焙的聚酰亚胺层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363nm到367nm的波长的I线中的至少两者照射经烘焙的聚酰亚胺层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的聚酰亚胺层，随后显影所暴露的聚酰亚胺层以形成暴露块体金属层9的开口，随后在氮环境中或在无氧环境中在180℃与400℃之间、在180℃与250℃之间、在250℃与290℃之间、在290℃与400℃之间或在200℃与390℃之间的温度下固化或加热所显影的聚酰亚胺层并持续20分钟与150分钟之间的时间，经固化的聚酰亚胺层具有在3微米与25微米之间的厚度，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从所暴露的块体金属层9中移除残余的聚合材料或其它污染物。以此方式，可在绝缘层3上以及在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14，且聚合物层14中所形成的开口14a暴露先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的区。
在另一种情况下，可通过合适的工艺来形成聚合物层14，例如通过在绝缘层3上以及在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上旋转涂覆具有在3微米与25微米之间的厚度的正型光敏聚苯并噁唑层，随后烘焙所述经旋转涂覆的聚苯并噁唑层。随后使用1X步进器或1X接触对准器来暴露经烘焙的苯并噁唑层，其中具有范围从例如约434nm到438nm的波长的G线、具有范围从例如约403nm到407nm的波长的H线，和具有范围从例如约363 nm到367 nm的波长的I线中的至少两者照射经烘焙的苯并噁唑层，即G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经烘焙的苯并噁唑层，随后显影所暴露的苯并噁唑层以形成暴露块体金属层9的开口，随后在氮环境中或在无氧环境中在150℃与250℃之间，且优选在180℃与250℃之间，或在200℃与400℃之间，且优选在250℃与350℃之间的温度下固化或加热所显影的苯并噁唑层并持续5分钟与180分钟之间，且优选在30分钟与120分钟之间的时间，经固化的苯并噁唑层具有在3μm与25μm之间的厚度，且随后用O2等离子体或含有200PPM以下的氟和氧的等离子体从所暴露的块体金属层9中移除残余的聚合材料或其它污染物。以此方式，可在绝缘层3上以及在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14，且聚合物层14中所形成的开口14a暴露先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的区。
接下来，参看图25H，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层14上和先前描述的各种金属层9的铜、金、铝、镍或钯的最上层的由开口14a暴露的区上形成具有小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的厚度的粘附/势垒层16，且随后可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层16上形成具有小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的厚度的种子层18。粘附/势垒层16的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述的材料的复合物，且种子层18的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当通过合适的工艺，例如通过在聚合物层14上和先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口14a暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的厚度的含钛层，例如钛钨合金、钛或氮化钛的单层，来形成粘附/势垒层16时，可通过合适的工艺，例如通过在含钛层上溅镀具有小于1微米，例如在0.005微米与0.5微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过溅镀复合层(所述复合层包含在聚合物层14上和先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口14a暴露的区上的具有在0.01微米与0.15微米之间的厚度的钛层，以及在钛层上的具有在0.1微米与0.35微米之间的厚度的钛钨合金层)来形成粘附/势垒层16时，可通过合适的工艺，例如通过在钛钨合金层上溅镀具有小于1微米，例如在0.005微米与0.5微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过在聚合物层14上和先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口14a暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的厚度的含钽层，例如钽或氮化钽的单层，来形成粘附/势垒层16时，可通过合适的工艺，例如通过在含钽层上溅镀具有小于1微米，例如在0.005微米与0.5微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过在聚合物层14上和先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口14a暴露的区上溅镀具有小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的厚度的含铬层，例如铬层的单层，来形成粘附/势垒层16时，可通过合适的工艺，例如通过在含铬层上溅镀具有小于1微米，例如在0.005微米与0.5微米之间，且优选在0.05微米与0.2微米之间的厚度的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
参看图25I，在形成种子层18后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在先前描述的任何材料的种子层18上形成具有大于5微米，例如在10微米与150微米之间，且优选在15微米与50微米之间的厚度的光致抗蚀剂层31，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层31图案化，以在光致抗蚀剂层31中形成暴露先前描述的任何材料的种子层18的开口31a。在曝光期间，可使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层3 1。
举例来说，可通过合适的工艺来形成光致抗蚀剂层31，例如通过在先前描述的任何材料的种子层18上旋转涂覆具有大于5微米，例如在10微米与150微米之间，且优选在15微米与50微米之间的厚度的正型光敏聚合物，随后使用1X步进器或接触式对准器以G线、H线和I线中的至少两者来暴露光敏聚合物层，且G线具有范围从例如约434nm到438nm的波长，H线具有范围从例如约403nm到407nm的波长，且I线具有范围从例如约363nm到367nm的波长，随后通过在光致抗蚀剂层31上喷涂并搅拌显影剂，或通过将光致抗蚀剂层31浸没于显影剂中，而显影所暴露的聚合物层，且随后使用去离子的晶片来清洁半导体晶片，且通过旋转半导体晶片而使半导体晶片干燥。在显影后，通过使用O2等离子体或含有200PPM以下的氟和氧的等离子体，进行从种子层18中移除残余的聚合物材料或其它污染物的除渣工艺。通过这些工艺，可将光致抗蚀剂层31图案化成具有暴露种子层18的开口31a。
参看图25J，在图25I中所说明的步骤之后，金属凸块或支柱27可形成于由开口31a暴露的先前描述的任何材料的种子层18上以及开口31a中。金属凸块或支柱27可具有大于5微米的厚度，例如在5微米与150微米之间，且优选在10微米与100微米之间，且分别大于种子层18的厚度、粘附/势垒/种子层16的厚度和细线金属层60中的每一者的厚度。金属凸块或支柱27可具有大于1微米的宽度，例如在5微米与150微米之间，且优选在5微米与50微米之间，且大于细线金属层60中的每一者的宽度。金属凸块或支柱27的材料可包含铜、金、镍、铝、银、焊料、铂或先前描述的材料的复合物。金属凸块或支柱27可用于与外部电路结合，外部电路例如为球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
举例来说，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的金的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的金层18上电镀金层到在5微米与30微米之间，且优选在10微米与25微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的镍的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层或镍层18上电镀镍层到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层18的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀溶液或无电电镀溶液，在开口31a中且在开口31a中的经电镀的铜层上电镀或无电电镀金层到在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀的铜层上电镀或无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀或无电电镀的镍层上电镀或无电电镀金层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由四个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀或无电电镀的钯层上电镀或无电电镀金层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述四个金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，且随后在开口31a中以及在开口31a中的经电镀的铜层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的镍的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层或镍层18上电镀镍层到在5微米与150微米之间，且优选在10微米与60微米之间的厚度，且随后在开口31a中以及在开口31a中的经电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在开口31a中以及在开口31a中的经电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口31a中且在由开口31a暴露的种子层18，优选是先前描述的铜层18上电镀铜层到在1微米与10微米之间，且优选在3微米与8微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口31a中以及在开口31a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在开口31a中以及在开口31a中的经电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在30微米与250微米之间，且优选在50微米与150微米之间的厚度，来形成所述三个金属层。
接下来，参看图25K，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层31。来自光致抗蚀剂层31的一些残余物可遗留在未位于金属凸块或支柱27下方的种子层18上。随后，可用等离子体，例如O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层18中移除残余物。接下来，参看图25L，移除未位于金属凸块或支柱27下方的种子层18，且随后移除未位于金属凸块或支柱27下方的粘附/势垒层16。
在一种情况下，随后可通过干式蚀刻方法移除未位于金属凸块或支柱27下方的种子层18和粘附/势垒层16。关于干式蚀刻法，可随后通过Ar溅镀蚀刻工艺来移除未位于金属凸块或支柱27下方的种子层18和粘附/势垒层16两者；或者，可随后通过反应离子蚀刻(RIE)工艺来移除未位于金属凸块或支柱27下方的种子层18和粘附/势垒层16两者；或者，可通过Ar溅镀蚀刻工艺来移除未位于金属凸块或支柱27下方的种子层18，随后可通过反应离子蚀刻(RIE)工艺来移除未位于金属凸块或支柱27下方的粘附/势垒层16。
在另一种情况下，随后可通过湿式蚀刻方法来移除未位于金属凸块或支柱27下方的种子层18和粘附/势垒层16。关于湿式蚀刻方法，当种子层18为铜层时，可使用含有NH4OH的溶液或使用含有H2SO4的溶液对其进行蚀刻；当种子层18为金层时，可使用含碘溶液，例如含有碘化钾的溶液对其进行蚀刻；当粘附/势垒层16为钛钨合金层时，可使用含有过氧化氢的溶液或使用含有NH4OH和过氧化氢的溶液对其进行蚀刻；当粘附/势垒层16为钛层时，可使用含有过氧化氢的溶液或使用含有NH4OH和过氧化氢的溶液对其进行蚀刻；当粘附/势垒层16为铬层时，可使用含有铁氰化钾的溶液对其进行蚀刻。
在另一种情况下，可用含有NH4OH的溶液或含有H2SO4的溶液来移除未位于金属凸块或支柱27下方的种子层18，例如铜，且随后可通过反应离子蚀刻(RIE)工艺或Ar溅镀蚀刻工艺来移除未位于金属凸块或支柱27下方的粘附/势垒层16。
在另一种情况下，可用含碘溶液(例如，含有碘化钾的溶液)来移除未位于金属凸块或支柱27下方的种子层18，例如金，且随后可通过反应离子蚀刻(RIE)工艺或Ar溅镀蚀刻工艺来移除未位于金属凸块或支柱27下方的粘附/势垒层16。
在使用湿式蚀刻工艺移除未位于金属凸块或支柱27下方的粘附/势垒层16的情况下，在金属凸块或支柱27下方形成悬于粘附/势垒层16之上的底切。位于金属凸块或支柱27下方的粘附/势垒层16具有从金属凸块或支柱27的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离d1在0.3微米与2微米之间。
因此，如图25L中所示，在经薄化的硅衬底1的背面1a处的底部方案103形成为具有绝缘层3、由金属层4和9提供的互连结构88、聚合物层14、金属层16和18以及金属凸块或支柱27，且聚合物层14中的开口14a位于互连结构88上方。在图25L中所说明的步骤之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图25L中所说明的步骤之后，在以下步骤是与倒置图一起说明以用于简单解释的情况下，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1的作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的每一者。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的任一者的工艺可在图24B、图24C以及图25A到图25L中所说明的步骤之前执行。在图24B、图24C以及图25A到图25L中所说明的步骤之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在进行了裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。半导体芯片包含底部方案103，且底部方案103包含位于经薄化的硅衬底1的背面1a上以及穿硅通孔11a、11b、11c、11d和11e中的绝缘层3、位于经薄化的硅衬底1的背面1a处、穿硅通孔11a、11b、11c、11d和11e中以及绝缘层3上的互连结构88、位于经薄化的硅衬底1的背面1a处、互连结构88上以及绝缘层3上的聚合物层14、位于经薄化的硅衬底1的背面1a处、互连结构88上以及绝缘层3上的金属凸块或支柱27、位于块体金属层9与金属凸块或支柱27之间的粘附/势垒层16，以及位于粘附/势垒层16与金属凸块或支柱27之间的种子层18。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24、将芯片外缓冲器42连接到金属凸块或支柱27，且将内部电路21、22、23和24连接到金属凸块或支柱27。芯片外ESD(静电放电)电路43可通过细线金属迹线639连接到芯片外缓冲器42，并通过细线金属迹线639连接到互连结构88。
图25M是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在开口531、532、534、539和539′中且在金属迹线或垫600的由开口531、534、539和539′暴露的区600a上形成助焊剂32。接下来，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，包含互连结构88、聚合物层14和金属凸块或支柱27的结构可形成于穿硅通孔11a、11b、11c、11d和11e中和经薄化的硅衬底1的背面1a处，所述步骤可认为是图15A到图25L中所说明的步骤。因此，可在经薄化的硅衬底1的背面1a处形成与图25L中所示的底部方案103相同的底部方案103。
在形成图25M中所示的结构后，移除助焊剂32。接下来，在以下步骤是与倒置图一起说明以用于简单解释目的的情况下，可在经薄化的硅衬底1的作用侧处的钝化层5上方另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的钝化方案102中的每一者。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，和/或通过图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的一者而连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图25N是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，由两个金属层32和34构成的多个金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属层32形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539暴露的区600a上，且金属层34形成于金属层32上，且金属层34未被金属层32覆盖。
金属垫、凸块或迹线34a具有大于1微米，例如在1微米与20微米之间或在5微米与60微米之间的厚度，和大于金属迹线或垫600的宽度且大于3微米，例如在5微米与60微米之间的宽度，且金属迹线或垫600可具有小于1微米，例如在0.05微米与0.95微米之间的宽度。金属垫、凸块或迹线34a可用于通过将金属垫、凸块或迹线34a接合到第一外部电路或通过将金线或铜线线接合到金属垫、凸块或迹线34a和第一外部电路而连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
举例来说，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05位于与0.5微米之间的厚度的粘附/势垒层32，例如钛层、钛钨合金层、氮化钛层、钽层或氮化钽层，接下来，在粘附/势垒层32上溅镀具有在0.5微米与10微米之间，且优选在1微米与5微米之间的厚度的含铝层34，例如铝层或铝铜合金层，接下来，在含铝层34上形成经图案化的光致抗蚀剂层，接下来，蚀刻未位于经图案化的光致抗蚀剂层下方的含铝层34，接下来，蚀刻未位于经图案化的光致抗蚀剂层下方的粘附/势垒层32，且随后移除未经图案化的光致抗蚀剂层。因此，由粘附/势垒层32和含铝层34提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的含铝层34可用于通过将金线或铜线线接合到含铝层34和第一外部电路，或通过将含铝层34与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
或者，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05位于与0.5微米之间的厚度的粘附/势垒层32，例如钛层、钛钨合金层、氮化钛层、钽层或氮化钽层，接下来，在粘附/势垒层32上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的金种子层(未图示)，接下来，在金种子层上形成经图案化的光致抗蚀剂层，且经图案化的光致抗蚀剂层中的多个开口暴露金种子层的多个区，接下来，在由经图案化的光致抗蚀剂层中的开口暴露的金种子层上电镀具有大于1微米，例如在1微米与25微米之间，且优选在2微米与10微米之间的金层34，接下来，蚀刻未位于金层34下方的金种子层，接下来，蚀刻未位于金层34下方的粘附/势垒层32。因此，由粘附/势垒层32、金种子层和金层34提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的金层34可用于通过将金线或铜线线接合到金层34和第一外部电路，或通过将金层34与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
或者，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上无电电镀在1微米与10微米之间，且优选在2微米与8微米之间的厚度的镍层32，且随后在镍层32上无电电镀具有在200埃与2微米之间，且优选在500埃与5,000埃之间的厚度的金层或钯层。因此，由镍层32和金属层34提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的金属层34可用于通过将金线或铜线线接合到金属层34和第一外部电路，或通过将金属层34与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
或者，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05位于与0.5微米之间的厚度的粘附/势垒层32，例如钛层、钛钨合金层、氮化钛层、铬层、钽层或氮化钽层，接下来，在粘附/势垒层32上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的铜种子层(未图示)，接下来，在铜种子层上形成经图案化的光致抗蚀剂层，且经图案化的光致抗蚀剂层中的多个开口暴露铜种子层的多个区，接下来，在铜种子层的由经图案化的光致抗蚀剂层中的开口暴露的区上电镀具有大于1微米，例如在1微米与100微米之间，且优选在5微米与60微米之间的铜层34，接下来，蚀刻未位于铜层34下方的铜种子层，接下来，蚀刻未位于铜层34下方的粘附/势垒层32。因此，由粘附/势垒层32、铜种子层和铜层34提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的铜层34可用于通过将金线或铜线线接合到铜层34和第一外部电路，或通过将铜层34与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
或者，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、53 2、534、539和539′暴露的区600a上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05位于与0.5微米之间的厚度的粘附/势垒层32，例如钛层、钛钨合金层、氮化钛层、铬层、钽层或氮化钽层，接下来，在粘附/势垒层32上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的铜种子层(未图示)，接下来，在铜种子层上形成经图案化的光致抗蚀剂层，且经图案化的光致抗蚀剂层中的多个开口暴露铜种子层的多个区，接下来，在铜种子层的由经图案化的光致抗蚀剂层中的开口暴露的区上电镀具有大于1微米，例如在1微米与100微米之间，且优选在5微米与60微米之间的铜层34，接下来，在经图案化的光致抗蚀剂层中的开口中的铜层34上电镀或无电电镀具有在0.5微米与8微米之间，且优选在1微米与5微米之间的厚度的镍层(未图示)，接下来，在经图案化的光致抗蚀剂层中的开口中的经电镀或无电电镀的镍层上电镀或无电电镀具有在0.1微米与10微米之间，且优选在0.5微米与5微米之间的厚度的金层(未图示)，接下来，移除光致抗蚀剂层，接下来，蚀刻未位于铜层34下方的铜种子层，且随后，蚀刻未位于铜层34下方的粘附/势垒层32。因此，由粘附/势垒层32、铜种子层、铜层34、经电镀或无电电镀的镍层和经电镀或无电电镀的金层提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的经电镀或无电电镀的金层可用于通过将金线或铜线线接合到经电镀或无电电镀的金层和第一外部电路，或通过将经电镀或无电电镀的金层与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
或者，可通过合适的工艺，例如通过包含以下操作的工艺来形成金属垫、凸块或迹线34a：在钝化层5上以及在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05位于与0.5微米之间的厚度的粘附/势垒层32，例如钛层、钛钨合金层、氮化钛层、铬层、钽层或氮化钽层，接下来，在粘附/势垒层32上溅镀具有小于1微米，例如在0.005微米与0.8微米之间，且优选在0.05微米与0.5微米之间的厚度的铜种子层(未图示)，接下来，在铜种子层上形成经图案化的光致抗蚀剂层，且经图案化的光致抗蚀剂层中的多个开口暴露铜种子层的多个区，接下来，在铜种子层的由经图案化的光致抗蚀剂层中的开口暴露的区上电镀具有大于1微米，例如在1微米与100微米之间，且优选在5微米与60微米之间的铜层34，接下来，在经图案化的光致抗蚀剂层中的开口中的铜层34上电镀或无电电镀具有在0.5微米与8微米之间，且优选在1微米与5微米之间的厚度的镍层(未图示)，接下来，在经图案化的光致抗蚀剂层中的开口中的经电镀或无电电镀的镍层上电镀具有在1微米与150微米之间，且优选在5微米与60微米之间的厚度的含锡层(未图示)，例如，锡铅合金层、锡银合金层或锡银铜合金层，接下来，移除光致抗蚀剂层，接下来，蚀刻未位于铜层34下方的铜种子层，且随后，蚀刻未位于铜层34下方的粘附/势垒层32。因此，由粘附/势垒层32、铜种子层、铜层34、经电镀或无电电镀的镍层和经电镀的含锡层提供的金属垫、凸块或迹线34a可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上。金属垫、凸块或迹线34a的经电镀的含锡层可用于通过将经电镀的含锡层与第一外部电路的金层或锡合金层接合，而连接到第一外部电路。
在形成金属垫、凸块或迹线34a后，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，可在经薄化的硅衬底1的背面1a处形成聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，所述步骤可认为是图25G到图25L中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25L中所示的底部方案103相同的底部方案103。或者，在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27之后执行。
在形成图25N中所示的结构后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过金属垫、凸块或迹线34a而连接到第一外部电路，且通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图25O是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的开口980位于经图案化的电路层801的金属层8012的接触点801a上方并暴露所述接触点，所述工艺可认为是图15I中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801和聚合物层98一起形成。接下来，可在开口980中且在金属层8012的由开口980暴露的接触点801a上形成助焊剂32。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，可在经薄化的硅衬底1的背面1a处形成聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，所述步骤可认为是图25G到图25L中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25L中所示的底部方案103相同的底部方案103。或者，形成经图案化的电路层801、聚合物层98和助焊剂32的步骤可在图24B、24C以及图25A到图25L中所说明的步骤之后执行。
在形成图25O中所示的结构后，移除助焊剂32。其后，可使用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。从半导体晶片10切割出的半导体芯片可通过以下方式连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底：将金线或铜线线接合到过钝化方案102的经图案化的电路层801的金、铜或铝接触点801a并线接合到第一外部电路；或将过钝化方案102的经图案化的电路层801的接触点801a与第一外部电路的金层或锡合金层焊接，且从半导体晶片10切割出的半导体芯片通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图25P是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。在执行图24B、图24C以及图25A到图25F中所说明的步骤之后，聚合物层14形成于块体金属层9上以及绝缘层3上，且聚合物层14中的多个开口14a位于块体金属层9的多个区上并暴露所述区，所述步骤可认为是图25G中所说明的步骤。接下来，粘附/势垒层1 6形成于聚合物层14上以及块体金属层9的由开口14a暴露的区上，且随后种子层18形成于粘附/势垒层16上，所述步骤可认为是图25H中所说明的步骤。接下来，可在种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的多个开口31a暴露种子层18，所述步骤可认为是与图25I中所说明的步骤。接下来，多个金属凸块或支柱27形成于开口31a中以及由开口31a暴露的种子层18上，所述步骤可认为是图25J中所说明的步骤。接下来，移除光致抗蚀剂层31，所述步骤认为是图25K中所说明的步骤。随后，移除未位于金属凸块或支柱27下方的种子层18，且随后移除未位于金属凸块或支柱27下方的粘附/阻挡层16，所述步骤可认为是图25L中所说明的步骤。因此，由金属层4和9提供的互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中以及经薄化的硅衬底1的背面1a处，且金属凸块或支柱27可形成于互连结构88上方以及经薄化的硅衬底1的背面1a处。互连结构88可将芯片外缓冲器42连接到内部电路21、22、23和24，并可将金属凸块或支柱27连接到芯片外缓冲器42，以及内部电路21、22、23和24。因此，图25P中所示的在经薄化的硅衬底1的背面1a处的底部方案103与绝缘层3、由金属层4和9提供的互连结构88、聚合物层14、金属层16和18以及金属凸块或支柱27一起形成，且聚合物层14中的开口14a位于互连结构88上方。在形成图25P中所示的结构之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在形成图25P中所示的结构后，在以下步骤是与倒置图一起说明以用于简单解释的情况下，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1的作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的每一者。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的任一者的工艺可在图24B、图24C以及图25A到图25L中所说明的步骤之前执行。在执行图24B、图24C以及图25A到图25L中所说明的步骤之后，执行图25P中所说明的步骤。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，且半导体芯片的底部方案103的金属凸块或支柱27可通过底部方案103的互连结构88而连接到内部电路21、22、23和24。
图25Q是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在开口531、532、534、539和539′中且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成助焊剂32。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底11中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1 a处，所述步骤可认为是图25P中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25P中所示的底部方案103相同的底部方案103。
在形成图25Q中所示的结构后，移除助焊剂32。接下来，在以下步骤是与倒置图一起说明以用于简单解释目的的情况下，可在经薄化的硅衬底1的作用侧处的钝化层5上方另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的每一者。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，和/或通过图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的一者而连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图25R是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成金属垫、凸块或迹线34a，所述工艺可认为是图25N中说明的工艺。图25R中所示的金属垫、凸块或迹线34a的规格可认为是图25N中所说明的金属垫、凸块或迹线34a的规格。在形成金属垫、凸块或迹线34a后，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25P中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25P中所示的底部方案103相同的底部方案103。或者，在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27之后执行。
在形成图25R中所示的结构后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过金属垫、凸块或迹线34a而连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图25S是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的开口980位于经图案化的电路层801的金属层8012的接触点801a上方并暴露所述接触点，所述工艺可认为是图15I中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801和聚合物层98一起形成。接下来，可在开口980中且在金属层8012的由开口980暴露的接触点801a上形成助焊剂32。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25P中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25P中所示的底部方案103相同的底部方案103。或者，形成经图案化的电路层801和聚合物层98的步骤可在形成金属凸块或支柱27之后执行。
在形成图25S中所示的结构后，可移除助焊剂32。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过以下方式连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底：将金线或铜线线接合到过钝化方案102的经图案化的电路层801的金、铜或铝接触点801a并线接合到第一外部电路；或将过钝化方案102的经图案化的电路层801的接触点801a与第一外部电路的金层或锡合金层焊接，且半导体芯片可通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图25T是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980位于经图案化的电路层801的金属层8012的多个接触点801a上方并暴露所述接触点，所述工艺可认为是图15M中说明的工艺。接下来，可在聚合物层98上且在金属层8012的由开口980暴露的接触点801a上形成由金属层89a、89b和89c提供的多个金属凸块89，所述工艺可认为是图15M中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801、聚合物层98和金属凸块89一起形成。在形成金属凸块89后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25P中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25P中所示的底部方案103相同的底部方案103。或者，形成经图案化的电路层801、聚合物层98、金属层89a和金属凸块89的步骤可在形成金属凸块或支柱27之后执行。
在形成图25T中所示的结构后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过过钝化方案102的金属凸块89而连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。经图案化的电路层801将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块89连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图25U是展示可通过合适的工艺，例如通过以下步骤形成的封装的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980位于经图案化的电路层801的金属层8012的多个接触点801a上方并暴露所述接触点，所述工艺可认为是图15M中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801和聚合物层98一起形成。接下来，可在开口980中且在金属层8012的由开口980暴露的接触点801a上形成助焊剂。
在形成助焊剂后，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，聚合物层14可形成于互连结构88的块体金属层9上以及绝缘层3上，且聚合物层14中的多个开口14a位于块体金属层9的多个区上方并暴露所述区，所述步骤可认为是图25G中所说明的步骤。因此，经薄化的硅衬底1的背面1a处的底部方案103可与绝缘层3、由金属层4和9提供的互连结构88，以及聚合物层14一起形成，且聚合物层14中的开口14a位于互连结构88上方。接下来，移除助焊剂以暴露出金属层8012的由开口980暴露的接触点801a。
或者，图24B中所说明的步骤可在形成经图案化的电路层801和聚合物层98的步骤之前执行。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，包含互连结构88、聚合物层14和聚合物层14中的开口14a的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25A到图25G中所说明的步骤。接下来，可在开口14a中以及在块体金属层9的由开口14a暴露的区上形成助焊剂。接下来，经图案化的电路层801、聚合物层98以及聚合物层98中的开口980可形成于经薄化的硅衬底1的作用侧处，所述步骤可认为是图15D到图15I中所说明的步骤。接下来，移除助焊剂以暴露出金属层8012的由开口980暴露的接触点801a。
在移除助焊剂之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。其后，可使用线接合工艺将多个经线接合的线129(例如，经线接合的金线或经线接合的铜线)接合到从半导体晶片10切割出的半导体芯片的方案102和103中。举例来说，经线接合的线129可为与块体金属层9的由开口14a暴露的金、铜、铝或钯区以及金属层8012的由开口980暴露的金、铜、铝或钯区801a球接合的经线接合的金线。或者，经线接合的线129可为与块体金属层9的由开口14a暴露的金、铜、铝或钯区以及金属层8012的由开口980暴露的金、铜、铝或钯区801a球接合的经线接合的铜线。
图25V是展示可通过合适的工艺，例如通过以下步骤形成的封装的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980位于经图案化的电路层801的金属层8012的多个接触点801a上方并暴露所述接触点，所述工艺可认为是图15I中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801和聚合物层98一起形成。接下来，可在开口980中且在金属层8012的由开口980暴露的接触点801a上形成助熔剂。
在形成助熔剂后，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在变薄的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25P中所说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图25P中所示的底部方案103相同的底部方案103。接下来，移除助焊剂以暴露出金属层8012的由开口980暴露的接触点801a。
在移除助焊剂之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，可通过将例如金线或铜线等多个线129线接合到过钝化方案102的金属层8012的区801a和第一外部电路，而将半导体芯片连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并且可通过将底部方案103的金属凸块或支柱27与第二外部电路接合，而将半导体芯片连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
举例来说，使用线接合工艺，经线接合的线1 29可为与金属层8012的由开口980暴露的金、铜、铝或钯的区801a球接合的经线接合的金线。或者，使用线接合工艺，经线接合的线129可为与金属层8012的由开口980暴露的金、铜、铝或钯的区801a球接合的经线接合的铜线。
或者，图24B中所说明的步骤可在形成经图案化的电路层801和聚合物层98的步骤之前执行。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，包含聚合物层14、开口14a和金属凸块或支柱27的结构可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25P中所说明的步骤。接下来，经图案化的电路层801、聚合物层98以及聚合物层98中的开口980可形成于经薄化的硅衬底1的作用侧处，所述步骤可认为是图15D到图15I中所说明的步骤。接下来，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。其后，使用线接合工艺，经线接合的线129(例如，经线接合的金线或经线接合的铜线)可接合到金属层8012的由半导体芯片的开口980暴露的区801a上。
图25W是展示可通过合适的工艺，例如通过以下步骤形成的封装的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980位于经图案化的电路层801的金属层8012的多个接触点801a上方并暴露所述接触点，所述工艺可认为是图15M中所说明的工艺。接下来，可在聚合物层98上且在金属层8012的由开口980暴露的接触点801a上形成由金属层89a、89b和89c提供的多个金属凸块89，所述步骤可认为是图15M中所说明的步骤。因此，过钝化方案102可在变薄的硅衬底1的作用侧处与经图案化的电路层801、聚合物层98和金属凸块89一起形成。
在形成金属凸块89后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11 a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，聚合物层14可形成于互连结构88的块体金属层9上以及绝缘层3上，且聚合物层14中的多个开口14a位于块体金属层9的多个区上方并暴露所述区，所述步骤可认为是图25G中所说明的步骤。因此，经薄化的硅衬底1的背面1a处的底部方案103可与绝缘层3、由金属层4和9提供的互连结构88，以及聚合物层14一起形成，且聚合物层14中的开口14a位于互连结构88上方。在形成底部方案103之后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，可通过将过钝化方案102的金属凸块89与第一外部电路接合，而将半导体芯片连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并且可通过将多个线129(例如，金线或铜线)线接合到底部方案103的块体金属层9和第二外部电路，而将半导体芯片连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
举例来说，使用线接合工艺，经线接合的线129可为与块体金属层9的由开口14a暴露的金、铜、铝或钯的区球接合的经线接合的金线。或者，使用线接合工艺，经线接合的线129可为与块体金属层9的由开口14a暴露的金、铜、铝或钯的区球接合的经线接合的铜线。
或者，图24B中所说明的步骤可在形成经图案化的电路层801、聚合物层98和金属凸块89的步骤之前执行。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，所述步骤可认为是图25A到图25F中所说明的步骤。接下来，聚合物层14和聚合物层14中的开口14a可形成于经薄化的硅衬底1的背面1a处，所述步骤可认为是图25G中所说明的步骤。接下来，可在开口14a中以及在块体金属层9的由开口14a暴露的区上形成助焊剂。接下来，包含经图案化的电路层801、聚合物层98和金属凸块89的结构可形成于经薄化的硅衬底1的作用侧处，所述步骤可认为是图15D到图15H以及图15M中所说明的步骤。接下来，移除助焊剂。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，使用线接合工艺，经线接合的线129(例如，经线接合的金线或经线接合的铜线)可接合到块体金属层9的由半导体芯片的聚合物层14中的开口14a暴露的区上。
图26A到图26G是展示根据本发明的用于在半导体晶片的背面处形成底部结构技术的底部方案103的工艺的横截面图。参看图26A，在图24B、图24C和图25A到图25D中说明的步骤后，可通过旋转涂覆工艺、丝网印刷工艺、层压工艺或喷涂工艺，在光致抗蚀剂层29上以及先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上形成具有例如在1微米与200微米之间，且优选在2微米与150微米之间的厚度的光致抗蚀剂层51，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，使用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成多个开口51a，从而暴露出先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的多个区9a。举例来说，在曝光工艺期间，可以使用1X步进器或1X接触式对准器来暴露光致抗蚀剂层51。开口51a中的每一者具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间的所要宽度W3。
举例来说，可通过合适的工艺来形成聚合物层51，例如通过在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上以及在光致抗蚀剂层29上旋转涂覆具有在1微米与200微米之间，且优选在2微米与150微米之间的厚度的正型光敏聚合物层，随后使用1X步进器或接触式对准器以G线、H线和I线中的至少两者来暴露光敏聚合物层，且G线具有范围从例如约434nm到438nm的波长，H线具有范围从例如约403nm到407nm的波长，且I线具有范围从例如约363nm到367nm的波长，随后通过在半导体晶片10上喷涂并搅拌显影剂，或通过将半导体晶片10浸没于显影剂中，而显影所暴露的聚合物层，且随后使用去离子的晶片来清洁半导体晶片10，且通过旋转半导体晶片10而使半导体晶片10干燥。在显影后，通过使用O2等离子体或含有200PPM以下的氟和氧的等离子体，进行从块体金属层9中移除残余的聚合物材料或其它污染物的除渣工艺。通过这些工艺，可将光致抗蚀剂层51图案化成具有暴露先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的区9a的开口51a。
参看图26B，在图26A中所说明的步骤之后，可在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上形成具有大于1微米的厚度的金属凸块或支柱27。金属凸块或支柱27的材料可包含金、镍、锡、焊料、钯、铜、铝或先前描述的材料的复合物。
举例来说，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的金的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀金层到在1微米与30微米之间，且优选在1微米与25微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的钯的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀钯层到在1微米与30微米之间，且优选在1微米与25微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由单一金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的镍的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀镍层到在1微米与100微米之间，且优选在5微米与60微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上电镀或无电电镀金层到在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在10微米与150微米之间，且优选在20微米与100微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上电镀或无电电镀钯层到在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由双金属层构成，可由通过合适的工艺，例如通过使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液，在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀金层到在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由双金属层构成，可由通过合适的工艺，例如通过使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液，在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与10微米之间，且优选在0.05微米与1微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与150微米之间，且优选在10微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液，在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀金层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与150微米之间，且优选在10微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液，在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由四个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与150微米之间，且优选在10微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的钯的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，且随后使用先前描述的用于电镀或无电电镀块体金属层9的金的电镀或无电电镀溶液，在开口51a中以及在开口51a中的经电镀或无电电镀的钯层上电镀或无电电镀金层到在0.005微米与1微米之间，且优选在0.05微米与0.1微米之间的厚度，来形成所述四个金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与1 50微米之间，且优选在10微米与100微米之间的厚度，且随后在开口51a中以及在开口51a中的经电镀的铜层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与250微米之间，且优选在10微米与100微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的镍的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀镍层到在5微米与150微米之间，且优选在10微米与60微米之间的厚度，且随后在开口51a中以及在开口51a中的经电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与250微米之间，且优选在10微米与100微米之间的厚度，来形成所述双金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与150微米之间，且优选在10微米与100微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由三个金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在1微米与10微米之间，且优选在3微米与8微米之间的厚度，接下来，使用先前描述的用于电镀或无电电镀块体金属层9的镍的电镀或无电电镀溶液在开口51a中以及在开口51a中的经电镀的铜层上无电电镀镍层到在1微米与15微米之间，且优选在2微米与10微米之间的厚度，且随后在开口51a中以及在开口51a中的经电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在30微米与250微米之间，且优选在50微米与150微米之间的厚度，来形成所述三个金属层。
或者，金属凸块或支柱27可由双金属层构成，通过合适的工艺，例如通过使用先前描述的用于电镀块体金属层9的铜的电镀溶液，在开口51a中且在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上电镀铜层到在5微米与150微米之间，且优选在10微米与100微米之间的厚度，且随后在开口51a中以及在开口51a中的经电镀的铜层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间，且优选在10微米与50微米之间的厚度，来形成所述双金属层。
参看图26C，在形成金属凸块或支柱27后，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层29和51。来自光致抗蚀剂层29和51的一些残余物可能遗留在金属层4的种子层4b上、块体金属层9上以及金属凸块或支柱27上。随后，可用等离子体，例如O2等离子体或含有200PPM以下的氟和氧的等离子体从种子层4b、从块体金属层9和从金属凸块或支柱27中移除残余物。
因此，在移除光致抗蚀剂层29和51后，金属凸块或支柱27可形成于块体金属层9上。金属凸块或支柱27中的每一者具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间并大于细线金属层60中的每一者的宽度的宽度W3，且具有大于1微米，例如在1微米与300微米之间、在5微米与250微米之间、在10微米与100微米之间或在5微米与50微米之间的高度H1。位于相邻的两个金属凸块或支柱27之间的间距P1可在10微米与50微米之间或在50微米与200微米之间。金属凸块或支柱27可用于与外部电路接合，外部电路例如为半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、柔性衬底、金属衬底、玻璃衬底或陶瓷衬底。
或者，可通过以下步骤来执行用于在块体金属层9上形成金属凸块或支柱27的另一工艺。参看图26D，在图24B、24C和图25A到图25D中所说明的步骤之后，可使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层29。在移除光致抗蚀剂层29后，可通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺在先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上以及金属层4的种子层4b上形成图26A中所说明的光致抗蚀剂层51。接下来，使用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成开口51a，从而暴露出先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的区9a。开口51a中的每一者具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间的宽度W3。图26D中所示的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺可认为是图26A中所说明的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺。
参看图26E，在图26D中所说明的步骤之后，图26B中所说明的金属凸块或支柱27形成于开口51a中以及先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层的由开口51a暴露的区9a上，所述步骤可认为是图26B中所说明的步骤。图26E中所示的金属凸块或支柱27的规格可认为是图26B中所说明的金属凸块或支柱27的规格。在形成如图26E中所说明的金属凸块或支柱27之后，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层51。因此，在移除光致抗蚀剂层51后，可在块体金属层9上形成金属凸块或支柱27。
参看图26F，当在块体金属层9上形成金属凸块或支柱27之后，通过移除未位于块体金属层9下方的种子层4b，且随后移除未位于块体金属层9下方的粘附/势垒层4a，而移除未位于块体金属层9下方的金属层4。图26F中所示的移除未位于块体金属层9下方的种子层4b以及未位于块体金属层9下方的粘附/势垒层4a的工艺可认为是图25F中所说明的移除未位于块体金属层9下方的种子层4b以及未位于块体金属层9下方的粘附/势垒层4a的工艺。
因此，由金属层4和9提供的互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上以及经薄化的硅衬底1的背面1a处，且块体金属层9的侧壁未被金属层4的粘附/势垒层4a和种子层4b覆盖。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24、将芯片外缓冲器42连接到金属凸块或支柱27，且将内部电路21、22、23和24连接到金属凸块或支柱27。芯片外ESD电路43通过细线金属迹线639而连接到芯片外缓冲器42，且通过互连结构88而连接到金属凸块或支柱27。
接下来，参看图26G，在互连结构88的先前描述的各种块体金属层9的铜、金、铝、镍或钯的最上层上、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成聚合物层14，并在聚合物层14中形成多个开口14a，以裸露金属凸块或支柱27的上表面和侧壁。因此，经薄化的硅衬底1的背面1a处的底部方案103可与绝缘层3、由金属层4和9提供的互连结构88，以及聚合物层14一起形成，且聚合物层14中的开口14a位于互连结构88上方。在图26G中所说明的步骤后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图26G中所说明的步骤之后，在以下步骤是与倒置图一起说明以用于简单解释的情况下，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1的作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的每一者。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的任一者的工艺可在图24B、图24C、图25A到图25D以及图26A到图26G中所说明的步骤之前执行。在图24B、图24C、图25A到图25D以及图26A到图26G中所说明的步骤后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。半导体芯片包含底部方案103，且底部方案103包含位于经薄化的硅衬底1的背面1a上以及穿硅通孔11a、11b、11c、11d和11e中的绝缘层3、位于经薄化的硅衬底1的背面1a处、穿硅通孔11a、11b、11c、11d和11e中以及绝缘层3上的互连结构88、位于经薄化的硅衬底1的背面1a处、互连结构88上以及绝缘层3上的聚合物层14，以及位于经薄化的硅衬底1的背面1a处和互连结构88上的金属凸块或支柱27。
图26H是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在开口531、532、534、539和539′中且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成助焊剂32。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且金属凸块或支柱27可形成于互连结构88上，所述步骤可认为是图25A到图25D以及图26A到图26F中所说明的步骤。接下来，聚合物层14形成于互连结构88上、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且开口14a形成于聚合物层14中，以裸露金属凸块或支柱27的上表面和侧壁。因此，在经薄化的硅衬底1的背面1a处可形成与图26G中所示的底部方案103相同的底部方案103。
在形成图26H中所示的结构后，移除助焊剂32。接下来，在以下步骤是与倒置图一起说明以用于简单解释目的的情况下，可在经薄化的硅衬底1的作用侧处的钝化层5上方另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的每一者。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27而连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，和/或通过图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中所说明的过钝化方案102中的一者而连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图26I是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成金属垫、凸块或迹线34a，所述工艺可认为是图25N中说明的工艺。图26I中所示的金属垫、凸块或迹线34a的规格可认为是图25N中所说明的金属垫、凸块或迹线34a的规格。在形成金属垫、凸块或迹线34a后，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且金属凸块或支柱27可形成于互连结构88上，所述步骤可认为是图25A到图25D以及图26A到图26F中所说明的步骤。接下来，聚合物层14形成于互连结构88上、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且开口14a形成于聚合物层14中，以裸露金属凸块或支柱27的上表面和侧壁。因此，在经薄化的硅衬底1的背面1a处可形成与图26G中所示的底部方案103相同的底部方案103。或者，在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成聚合物层14后执行。
在形成图26I中所示的结构后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过金属垫、凸块或迹线34a而连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图26J是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，可在钝化层5上且在金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，所述步骤可认为是图15D到图15H中说明的步骤。接下来，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的开口980位于经图案化的电路层801的金属层8012的接触点801a上方并暴露所述接触点，所述工艺可认为是图15I中所说明的工艺。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801和聚合物层98一起形成。接下来，可在开口980中且在金属层8012的由开口980暴露的接触点801a上形成助焊剂32。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且金属凸块或支柱27可形成于互连结构88上，所述步骤可认为是图25A到图25D以及图26A到图26F中所说明的步骤。接下来，聚合物层14形成于互连结构88上、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且开口14a形成于聚合物层14中，以裸露金属凸块或支柱27的上表面和侧壁。因此，在经薄化的硅衬底1的背面1a处可形成与图26G中所示的底部方案103相同的底部方案103。或者，形成经图案化的电路层801和聚合物层98的步骤可在形成聚合物层14之后执行。
在形成图26J中所示的结构后，移除助焊剂32。其后，可通过裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在裸片切割工艺之后，可封装从半导体晶片10切割出的半导体芯片以进行芯片封装。在芯片封装中，半导体芯片可通过以下方式连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底：将金线或铜线线接合到经图案化的电路层801的金、铜或铝接触点801a并线接合到第一外部电路；或将经图案化的电路层801的接触点801a与第一外部电路的金层或锡合金层焊接，且半导体芯片可通过底部方案103的金属凸块或支柱27而连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图26K是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中所说明的半导体晶片10在钝化层5中包括多个开口531、532、534、539和539′，以暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′位于金属迹线或垫600的区600a上方，且金属迹线或垫600的区600a位于开口531、532、534、539和539′的底部处。接下来，由粘附/势垒/种子层8011构成的经图案化的电路层801以及金属层8012可形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上，且多个金属凸块或支柱141可形成于经图案化的电路层801的金属层8012的金、铜、镍、铝或钯的多个区上。粘附/势垒/种子层8011形成于钝化层5上以及金属迹线或垫600的由开口531、532、534、539和539′暴露的区600a上，且金属层8012形成于粘附/势垒/种子层8011上。在形成金属凸块或支柱141之后，聚合物层98可形成于经图案化的电路层801的金属层8012上以及钝化层5上，且多个开口980形成于聚合物层98中以裸露金属凸块或支柱141的上表面和侧壁。因此，过钝化方案102可在经薄化的硅衬底1的作用侧处与经图案化的电路层801、金属凸块或支柱141和聚合物层98一起形成。接下来，可执行图24B中所说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，所述步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。接下来，互连结构88可形成于穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且金属凸块或支柱27可形成于互连结构88上，所述步骤可认为是图25A到图25D以及图26A到图26F中所说明的步骤。接下来，聚合物层14形成于互连结构88上、绝缘层3上，以及经薄化的硅衬底1的背面1a处，且开口14a形成于聚合物层14中，以裸露金属凸块或支柱27的上表面和侧壁。因此，在经薄化的硅衬底1的背面1a处可形成与图26G中所示的底部方案103相同的底部方案103。或者，形成经图案化的电路层801、金属凸块或支柱141和聚合物层98的步骤可在形成聚合物层14之后执行。
金属凸块或支柱141具有大于3微米，例如在5微米与100微米之间的宽度，和大于1微米，例如在5微米与150微米之间或在10微米与100微米之间的高度。金属凸块或支柱141的材料可包含金、铜、镍、铝、钯、焊料或先前描述的材料的复合物。金属凸块或支柱141可用于与外部电路接合，外部电路例如为印刷电路板、柔性衬底、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
金属凸块或支柱141可例如由单一金属层构成，通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与100微米之间、在10微米与150微米之间或在20微米与100微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱141可由单一金属层构成，通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀金层到在1微米与30微米之间、在10微米与25微米之间或在3微米与50微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱141可由单一金属层构成，通过合适的工艺，例如通过在金属层801 2的金、铜、镍、铝或钯的区上电镀钯层到在1微米与30微米之间、在10微米与25微米之间或在3微米与50微米之间的厚度，来形成所述单一金属层。
或者，金属凸块或支柱141可由单一金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀镍层到在5微米与100微米之间且优选在10微米与60微米之间的厚度而形成。
或者，金属凸块或支柱141可由双金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与100微米之间、在10微米与150微米之间或在20微米与100微米之间的厚度，且随后在电镀的铜层上电镀或无电电镀金层或钯层到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属凸块或支柱141可由双金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在电镀或无电电镀的镍层上电镀或无电电镀金层或钯层到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属凸块或支柱141可由三个金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，接下来在电镀的铜层上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在电镀或无电电镀的镍层上电镀或无电电镀金层或钯层到在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的厚度而形成。
或者，金属凸块或支柱141可由四个金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，接下来在电镀的铜层上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，接着在电镀或无电电镀的镍层上电镀或无电电镀钯层到在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的厚度，且随后在电镀或无电电镀的钯层上电镀或无电电镀金层到在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的厚度而形成。
或者，金属凸块或支柱141可由双金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，且随后在电镀的铜层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间且优选在10微米与50微米之间的厚度而形成。
或者，金属凸块或支柱141可由双金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀镍层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，且随后在电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与250微米之间且优选在10微米与100微米之间的厚度而形成。
或者，金属凸块或支柱141可由三个金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，接下来在电镀的铜层上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间且优选在10微米与50微米之间的厚度而形成。
或者，金属凸块或支柱141可由三个金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在1微米与10微米之间且优选在3微米与8微米之间的厚度，接下来在电镀的铜层上电镀或无电电镀镍层到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在电镀或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在30微米与250微米之间且优选在50微米与150微米之间的厚度而形成。
或者，金属凸块或支柱141可由双金属层构成，其是通过合适的工艺，例如通过在金属层8012的金、铜、镍、铝或钯的区上电镀铜层到在5微米与150微米之间且优选在10微米与100微米之间的厚度，且随后在电镀的铜层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到在5微米与100微米之间且优选在10微米与50微米之间的厚度而形成。
在形成图26K中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过过钝化方案102的金属凸块或支柱141连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并且可通过底部方案103的金属凸块或支柱27连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。在经薄化的硅衬底1的作用侧处由金属层8011和8012构成的经图案化的电路层801将芯片外缓冲器42连接到内部电路21、22、23和24，并通过金属凸块或支柱141将芯片外缓冲器42和内部电路21、22、23和24连接到第一外部电路。在经薄化的硅衬底1的背面1a处由金属层4和9提供的互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并通过金属凸块或支柱27将芯片外缓冲器42以及内部电路21、22、23和24连接到第二外部电路。芯片外ESD电路43可通过细线金属迹线639连接到经图案化的电路层801，并通过细线金属迹线639连接到互连结构88。
图27A到图27Q是展示用于在根据本发明的半导体晶片的背面处形成底部结构技术的底部方案103的工艺的横截面图。参看图27A，在图24B、图24C和图25A到图25D中说明的步骤后，可通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在光致抗蚀剂层29上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成厚度大于1微米，例如在1微米与120微米之间且优选在5微米与50微米之间的光致抗蚀剂层51，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，利用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成多个开口51b，从而暴露出先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的多个区9a。在曝光工艺期间，可以使用1X步进器或1X接触对准器来曝光光致抗蚀剂层51。每一开口51b的宽度W4都在3微米与10微米之间或在10微米与30微米之间。图27A中所示的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51b的工艺可认为是图26A中说明的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺。
接下来，参看图27B，可以在开口51b中和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上形成多个通孔塞58。通孔塞58的材料可包含金、镍、锡、钯、银、铝、铜或先前描述材料的复合物。
举例来说，通孔塞58可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀铜层，达到在1微米与100微米之间且优选在2微米与30微米之间的厚度而形成。
或者，通孔塞58可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀或无电电镀块体金属层9的金的电镀液或无电电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀或无电电镀金层，达到在1微米与100微米之间且优选在2微米与30微米之间的厚度而形成。
或者，通孔塞58可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀或无电电镀块体金属层9的钯的电镀液或无电电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀或无电电镀钯层，达到在1微米与100微米之间且优选在2微米与30微米之间的厚度而形成。
或者，通孔塞58可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀或无电电镀块体金属层9的镍的电镀液或无电电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀或无电电镀镍层，达到在1微米与100微米之间且优选在2微米与30微米之间的厚度而形成。
或者，通孔塞58可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀铜层，达到在1微米与100微米之间且优选在2微米与30微米之间的厚度，且随后在开口51b中且在开口51b中的电镀的铜层上电镀或无电电镀金层或钯层，达到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，通孔塞58可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀或无电电镀块体金属层9的镍的电镀液或无电电镀液，在开口51b中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上电镀或无电电镀镍层，达到在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在开口51b中且在开口51b中的电镀或无电电镀的镍层上电镀或无电电镀金层或钯层，达到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
参看图27C，在形成通孔塞58后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29和51。光致抗蚀剂层29和51的一些残余物可能保留在块体金属层9上和通孔塞58上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除块体金属层9和通孔塞58上的残余物。因此，在移除光致抗蚀剂层29和51后，通孔塞58可形成于块体金属层9上。每一通孔塞58的宽度W4可在3微米与10微米之间或在10微米与30微米之间，且高度在1微米与100微米之间且优选在2微米与30微米之间。
或者，可通过以下步骤执行用于在块体金属层9上形成通孔塞58的另一工艺。参看图27D，在图24B、24C和图25A到图25D中说明的步骤中，可以使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29。在移除光致抗蚀剂层29后，可通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在金属层4的种子层4b上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成厚度在1微米与120微米之间且优选在5微米与50微米之间的先前描述的光致抗蚀剂层51。接下来，利用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成多个开口51b，从而暴露出先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的区9a。图27D中所示的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51b的工艺可认为是图26A中说明的形成光致抗蚀剂层5 1以及光致抗蚀剂层51中的开口51a的工艺。
参看图27E，在图27D中说明的步骤后，在开口51b中和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上形成图27B中说明的通孔塞58。图27E中所示在开口51b中和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的区9a上形成通孔塞58的工艺可认为是图27B中说明的在开口51b中和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51b所暴露的区9a上形成通孔塞58的工艺。图27E中所示通孔塞58的规格可认为是图27B中说明的通孔塞58的规格。在形成通孔塞58后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层51。因此，在移除光致抗蚀剂层51后，通孔塞58可形成于块体金属层9上。
参看图27F，在块体金属层9上形成通孔塞58后，用蚀刻法移除不在块体金属层9下方的金属层4。图27F中所示的移除不在块体金属层9下方的金属层4的工艺可认为是图25F中说明的移除不在块体金属层9下方的金属层4的工艺。因此，可以在经薄化的硅衬底1中且在经薄化的硅衬底1的背面1a处形成由金属层4和块体金属层9提供的多个互连结构88，且块体金属层9的侧壁未被金属层4覆盖。互连结构88可将芯片外缓冲器42连接到内部电路21、22、23和24，并将芯片外缓冲器42连接到通孔塞58。
接下来，参看图27G，可通过旋转涂覆工艺、层压工艺或丝网印刷工艺在绝缘层3上、通孔塞58上且在块体金属层9上形成聚合物层142，封闭通孔塞58和块体金属层9。聚合物层142的厚度t6在10微米与200微米之间且优选在15微米与50微米之间。聚合物层142的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
举例来说，可通过合适的工艺，例如通过在绝缘层3上、通孔塞58上且在块体金属层9上旋转涂覆厚度在20微米与400微米之间且优选在30微米与100微米之间的含酯型前体的负型光敏性聚酰亚胺层，随后烘烤旋转涂覆的聚酰亚胺层，且接着在在180℃与400℃之间、在180℃与250℃之间、在250℃与290℃之间、在290℃与400℃之间或在200℃与390℃之间的温度下，在氮气环境中或在无氧环境中将经过烘烤的聚酰亚胺层固化或加热在20分钟与150分钟之间的时间(所述固化的聚酰亚胺层的厚度在10微米与200微米之间且优选在15微米与50微米之间)，来形成聚合物层142。以此方式，可在绝缘层3上、通孔塞58上且在块体金属层9上形成聚合物层142，并封闭通孔塞58和块体金属层9。
参看图27H，在形成聚合物层142后，使用抛光或机械抛光工艺，且优选使用化学机械抛光(CMP)工艺使聚合物层142的表面平面化，从而暴露出通孔塞58。经过平面化后，聚合物层142的厚度t7可在7微米与80微米之间且优选在10微米与30微米之间。通孔塞58的上表面58a可与聚合物层142的上表面142a实质上共面。
接下来，参看图27I，可通过物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层142的上表面142a上且在通孔塞58的上表面58a上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层64，且随后可通过物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层64上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层65。粘附/势垒层64的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层65的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当在聚合物层142的上表面142a上且在通孔塞58的上表面58a上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层64时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当通过合适的工艺，例如通过溅镀包含在聚合物层142的上表面142a上且在通孔塞58的上表面58a上的厚度在0.01微米与0.15微米之间的钛层以及在钛层上的厚度在0.1微米与0.35微米之间的钛钨合金层的复合层，来形成粘附/势垒层64时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当在聚合物层142的上表面142a上且在通孔塞58的上表面58a上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层64时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当在聚合物层142的上表面142a上且在通孔塞58的上表面58a上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成粘附/势垒层64时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
参看图27J，在形成种子层65后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在先前描述任何材料的种子层65上形成厚度大于1微米，例如在5微米与50微米之间且优选在10微米与25微米之间的光致抗蚀剂层67，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层67图案化，以在光致抗蚀剂层67中形成多个开口67a，从而暴露出先前描述任何材料的种子层65。在曝光工艺期间，可以使用1X步进器或1X接触对准器来曝光光致抗蚀剂层67。
举例来说，可通过合适的工艺，例如通过在种子层65上旋转涂覆厚度在5微米与50微米之间且优选在10微米与25微米之间的正型光敏性聚合物层，随后使用1X步进器或接触对准器，用G线、H线和I线(G线的波长范围为例如约434nm到438nm，H线的波长范围为例如约403nm到407nm且I线的波长范围为例如约363nm到367nm)中至少两者使光敏性聚合物层曝光，接着通过在半导体晶片10上喷涂并搅拌显影剂，或通过将半导体晶片10浸入显影剂中，来使曝光的聚合物层显影，且接着使用去离子的晶片清洁半导体晶片10，并通过旋转半导体晶片10使半导体晶片10干燥，由此形成光致抗蚀剂层67。显影后，通过使用O2等离子体或含有低于200PPM的氟以及氧的等离子体，执行移除种子层65上残留的聚合物材料或其它污染物的除渣工艺。利用这些工艺，可将光致抗蚀剂层67图案化成具有开口67a，从而暴露出种子层65。
接下来，参看图27K，可在开口67a中且在开口67a所暴露的先前描述任何材料的种子层65上电镀厚度大于1微米，例如在1微米与50微米之间且优选在2微米与20微米之间的金属层68。金属层68可以是金、铜、银、钯、铂、铑、钌、铼或镍单层，或者由先前描述的金属构成的复合层。
举例来说，金属层68可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的金的电镀液，在开口67a中且在开口67a所暴露的种子层65(优选先前描述的金层65)上电镀金层，达到在1微米与50微米之间且优选在2微米与20微米之间的厚度而形成。
或者，金属层68可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a中且在由开口67a暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与20微米之间的厚度而形成。
或者，金属层68可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的钯的电镀液，在开口67a中且在种子层65(优选先前描述的钯层65)上电镀钯层，达到在1微米与50微米之间且优选在2微米与20微米之间的厚度而形成。
或者，金属层68可由单一金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的镍的电镀液，在开口67a中且在开口67a所暴露的种子层65(优选先前描述的铜层或镍层65)上电镀镍层，达到在1微米与50微米之间且优选在2微米与20微米之间的厚度而形成。
或者，金属层68可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a中且在开口67a所暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与1 5微米之间的厚度，且随后使用先前描述用于电镀或无电电镀块体金属层9的金的电镀液或无电电镀液，在开口67a中且在开口67a中电镀的铜层上电镀或无电电镀金层，达到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属层68可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a中且在开口67a所暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与15微米之间的厚度，且随后使用先前描述用于电镀或无电电镀块体金属层9的钯的电镀液或无电电镀液，在开口67a中且在开口67a中电镀的铜层上电镀或无电电镀钯层，达到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属层68可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a所暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与15微米之间的厚度，且随后使用先前描述用于电镀或无电电镀块体金属层9的镍的电镀液或无电电镀液，在开口67a中且在开口67a中电镀的铜层上电镀或无电电镀镍层，达到在1微米与15微米之间且优选在2微米与5微米之间的厚度而形成。
或者，金属层68可由双金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的镍的电镀液，在开口67a中且在开口67a所暴露的种子层65(优选先前描述的铜层或镍层65)上电镀镍层，达到在1微米与50微米之间且优选在2微米与15微米之间的厚度，且随后在开口67a中且在开口67a中电镀的镍层上电镀或无电电镀金层或钯层，达到在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属层68可由三个金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a所暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与15微米之间的厚度，接下来使用先前描述用于电镀或无电电镀块体金属层9的镍的电镀液或无电电镀液，在开口67a中且在开口67a中电镀的铜层上电镀或无电电镀镍层，达到在1微米与15微米之间且优选在2微米与5微米之间的厚度，且随后使用先前描述用于电镀或无电电镀块体金属层9的金的电镀液或无电电镀液，在开口67a中且在开口67a中电镀或无电电镀的镍层上电镀或无电电镀金层，达到在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的厚度而形成。
或者，金属层68可由三个金属层构成，其是通过合适的工艺，例如通过使用先前描述用于电镀块体金属层9的铜的电镀液，在开口67a所暴露的种子层65(优选先前描述的铜层65)上电镀铜层，达到在1微米与50微米之间且优选在2微米与15微米之间的厚度，接下来使用先前描述用于电镀或无电电镀块体金属层9的镍的电镀液或无电电镀液，在开口67a中且在开口67a中电镀的铜层上电镀或无电电镀镍层，达到在1微米与15微米之间且优选在2微米与5微米之间的厚度，且随后使用先前描述用于电镀或无电电镀块体金属层9的钯的电镀液或无电电镀液，在开口67a中且在开口67a中电镀或无电电镀的镍层上电镀或无电电镀钯层，达到在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的厚度而形成。
参看图27L，在形成形成金属层68后，可使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层67。光致抗蚀剂层67的一些残余物可能保留在金属层68上和不在金属层68下方的种子层65上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除金属层68和种子层65上的残余物。
接下来，参看图27M，随后用蚀刻法移除不在金属层68下方的种子层65和粘附/势垒层64。在一种情形中，随后可通过干式蚀刻法移除不在金属层68下方的种子层65和粘附/势垒层65。对于干式蚀刻法，可随后通过Ar溅镀蚀刻工艺移除不在金属层68下方的种子层65和粘附/势垒层64；或者，可随后通过反应离子蚀刻(RIE)工艺移除不在金属层68下方的种子层65和粘附/势垒层64；或者，可通过Ar溅镀蚀刻工艺移除不在金属层68下方的种子层65，且随后可通过反应离子蚀刻(RIE)工艺移除不在金属层68下方的粘附/势垒层64。在另一种情形中，可随后通过湿式蚀刻法移除不在金属层68下方的种子层65和粘附/势垒层64。对于湿式蚀刻法，当种子层65是铜层时，可用含有NH4OH的溶液或含有H2SO4的溶液对其执行蚀刻；当粘附/势垒层64是钛钨合金层时，可用含有过氧化氢的溶液或含有NH4OH和过氧化氢的溶液对其执行蚀刻；当粘附/势垒层64是钛层时，可用含有氟化氢的溶液或含有NH4OH和过氧化氢的溶液对其执行蚀刻；当粘附/势垒层64是铬层时，可用含有铁氰化钾的溶液对其执行蚀刻。在另一种情形中，可用含有NH4OH的溶液或含有H2SO4的溶液移除不在金属层68下方的种子层65(例如铜)，且随后可通过反应离子蚀刻(RIE)工艺移除不在金属层68下方的粘附/势垒层64。在另一种情形中，可用含有NH4OH的溶液或含有H2SO4的溶液移除不在金属层68下方的种子层65(例如铜)，且随后可通过Ar溅镀蚀刻工艺移除不在金属层68下方的粘附/势垒层64。
接下来，参看图27N，可通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在聚合物层142的上表面142a上且在先前描述各种金属层68的金、铜、镍或钯的最上层上形成聚合物层14，且聚合物层14中的多个开口14a在先前描述各种金属层68的金、铜、镍或钯的最上层的多个区上，并暴露出这些区。聚合物层14的厚度大于2微米，例如在3微米与50微米之间且优选在5微米与25微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
在一种情形中，可通过合适的工艺，例如通过在聚合物层142的上表面142a上且在先前描述各种金属层68的金、铜、镍或钯的最上层上旋转涂覆厚度在6微米与100微米之间的负型光敏性聚酰亚胺层；随后烘烤旋转涂覆的聚酰亚胺层；接着使用1X步进器或1X接触对准器，用波长范围为例如约434nm到438nm的G线、波长范围为例如约403nm到407nm的H线和波长范围为例如约363nm到367nm的I线中至少两者照射经过烘烤的聚酰亚胺层(也就是说，用G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经过烘烤的聚酰亚胺层)，来使经过烘烤的聚酰亚胺层曝光；接着使曝光的聚酰亚胺层显影，以形成暴露金属层68的多个开口；随后在在180℃与400℃之间、在180℃与250℃之间、在250℃与290℃之间、在290℃与400℃之间或在200℃与390℃之间的温度下，在氮气环境中或在无氧环境中将显影的聚酰亚胺层固化或加热在20分钟与150分钟之间的时间(所述固化的聚酰亚胺层的厚度在3微米与50微米之间)；且接着用O2等离子体或含有低于200PPM的氟以及氧的等离子体移除开口14a所暴露的金属层68的残留聚合物材料或其它污染物，由此形成聚合物层14。以此方式，可在聚合物层142的上表面142a上且在先前描述各种金属层68的金、铜、镍或钯的最上层上形成聚合物层14，且聚合物层14中形成的开口14a将暴露先前描述各种金属层68的金、铜、镍或钯的最上层的区。
在另一种情形中，可通过合适的工艺，例如通过在聚合物层142的上表面142a上且在先前描述各种金属层68的金、铜、镍或钯的最上层上旋转涂覆厚度在3微米与50微米之间的正型光敏性聚苯并噁唑层；随后烘烤旋转涂覆的聚苯并噁唑层；接着使用1X步进器或1X接触对准器，用波长范围为例如约434nm到438nm的G线、波长范围为例如约403nm到407nm的H线和波长范围为例如约363nm到367nm的I线中至少两者照射经过烘烤的聚苯并噁唑层(也就是说，用G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经过烘烤的聚苯并噁唑层)，来使经过烘烤的聚苯并噁唑层曝光；接着使曝光的聚苯并噁唑层显影，以形成暴露金属层68的多个开口；随后在在150℃与250℃之间且优选在180℃与250℃之间，或在200℃与400℃之间且优选在250℃与350℃之间的温度下，在氮气环境中或在无氧环境中将显影的聚苯并噁唑层固化或加热在5分钟与180分钟之间且优选在30分钟与120分钟之间的时间(所述固化的聚苯并噁唑层的厚度在3微米与50微米之间)；且接着用O2等离子体或含有低于200PPM的氟以及氧的等离子体移除开口14a所暴露的金属层68的残留聚合物材料或其它污染物，由此形成聚合物层14。以此方式，可在聚合物层142的上表面142a上且在先前描述各种金属层68的金、铜、镍或钯的最上层上形成聚合物层14，且聚合物层14中形成的开口14a将暴露先前描述各种金属层68的金、铜、镍或钯的最上层的区。
接下来，参看图27O，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层16，且随后可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层16上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层18。粘附/势垒层16的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层18的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层16时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过溅镀包含在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上厚度在0.01微米与0.15微米之间的钛层以及在钛层上厚度在0.1微米与0.35微米之间的钛钨合金层的复合层，来形成粘附/势垒层16时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层16时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成粘附/势垒层16时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
参看图27P，在图27O中说明的步骤后，可在先前描述任何材料的种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的多个开口31a将暴露先前描述任何材料的种子层18，这一步骤可认为是图25I中说明的步骤。接下来，可在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成多个金属凸块或支柱27。图27P中所示在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺可认为是图25J中说明的在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺。图27P中所示金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。
接下来，参看图27Q，移除光致抗蚀剂层31，这一步骤可认为是图25K中说明的步骤。随后，移除不在金属凸块或支柱27下方的种子层18，且接着移除不在金属凸块或支柱27下方的粘附/势垒层16，这一步骤可认为是图25L中说明的步骤。因此，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3；由金属层4和9提供的互连结构88；通孔塞58；聚合物层14和142；金属层16、18、64、65和68；以及金属凸块或支柱27形成，且聚合物层14中的开口14a在金属层68上。在图27Q中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图27Q中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1的作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图24B、图24C、图25A到图25D和图27A到图27Q中说明的步骤之前执行。在图24B、图24C、图25A到图25D和图27A到图27Q中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。半导体芯片的金属凸块或支柱27可通过金属层68、通孔塞58和块体金属层9连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。可在半导体芯片经薄化的硅衬底1的背面1a处形成由金属层4、块体金属层9、通孔塞58、粘附/势垒层64、种子层65和金属层68所提供的多个互连结构，且这些互连结构可将芯片外缓冲器42连接到内部电路21、22、23和24，并且可通过金属凸块或支柱27将芯片外缓冲器42以及内部电路21、22、23和24连接到外部电路。
图27R是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在开口531、532、534、539和539′中且在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成助焊剂32。接着，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上且在经薄化的硅衬底1的背面1a处形成互连结构88，并且可在互连结构88上且在经薄化的硅衬底1的背面1a处形成通孔塞58，这些步骤可认为是图25A到图25D和图27A到图27F中说明的步骤。随后，可在经薄化的硅衬底1的背面1a处形成聚合物层142和14、粘附/势垒层16和64、种子层18和65、金属层68和金属凸块或支柱27，这些步骤可认为是图27G到图27Q中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图27Q中所示底部方案103相同的底部方案103。
在形成图27R中所示的结构后，移除助焊剂32。接下来，通过借助倒置图的简要解释说明的以下步骤，可在经薄化的硅衬底1的作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，和/或通过图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的一者连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图27S是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上以及金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成金属垫、凸块或迹线34a，这一工艺可认为是图25N中说明的工艺。图27S中所示金属垫、凸块或迹线34a的规格可认为是图25N中说明的金属垫、凸块或迹线34a的规格。在形成金属垫、凸块或迹线34a后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。随后，可在穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上且在经薄化的硅衬底1的背面1a处形成互连结构88，并且可在互连结构88上且在经薄化的硅衬底1的背面1a处形成通孔塞58，这些步骤可认为是图25A到图25D和图27A到图27F中说明的步骤。接下来，可在经薄化的硅衬底1的背面1a处形成聚合物层142和14、粘附/势垒层16和64、种子层18和65、金属层68和金属凸块或支柱27，这些步骤可认为是图27G到图27Q中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图27Q中所示底部方案103相同的底部方案103。或者，在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27后执行。
在形成图27S中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过金属垫、凸块或迹线34a连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图27T是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上且在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，这些步骤可认为是图15D到图15H中说明的步骤。随后，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在经图案化的电路层801的金属层8012的多个接触点801a上并暴露这些接触点，这一工艺可认为是图15M中说明的工艺。接下来，可在聚合物层98上以及金属层8012由开口980所暴露的接触点801a上形成由金属层89a、89b和89c提供的多个金属凸块89，这一工艺可认为是图1 5M中说明的工艺。因此，过钝化方案102可由经图案化的电路层801、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。在形成金属凸块89后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。随后，可在穿硅通孔11a、11b、11c、11d和11e中、绝缘层3上且在经薄化的硅衬底1的背面1a处形成互连结构88，并且可在互连结构88上且在经薄化的硅衬底1的背面1a处形成通孔塞58，这些步骤可认为是图25A到图25D和图27A到图27F中说明的步骤。接下来，可在经薄化的硅衬底1的背面1a处形成聚合物层142和14、粘附/势垒层16和64、种子层18和65、金属层68和金属凸块或支柱27，这些步骤可认为是图27G到图27Q中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图27Q中所示底部方案103相同的底部方案103。或者，形成经图案化的电路层801、聚合物层98、金属层89a和金属凸块89的步骤可在形成金属凸块或支柱27之后执行。
在形成图27T中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过过钝化方案102的金属凸块89连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
图28A到图28F是展示用于在根据本发明的半导体晶片的背面处形成底部结构技术的底部方案103的工艺的横截面图。参看图28A，在图24B、图24C和图25A到图25F中说明的步骤后，可通过使用化学气相沉积(CVD)工艺，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成厚度t8大于0.1微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的绝缘层46。绝缘层46可以是氧化硅、氧氮化硅或氮化硅(例如Si3N4)单层；由先前描述材料构成的复合层。
举例来说，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上的绝缘层46可以是厚度大于0.2微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的无机层，例如氧化硅层、氧氮化硅层或氮化硅层。或者，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上的绝缘层46可以是厚度大于0.2微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的绝缘氮化物层，例如氮化硅层或氧氮化硅层。或者，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上的绝缘层46可以是厚度大于0.2微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的氧化物层，例如氧化硅层或氧氮化硅层。或者，绝缘层46可由双层构成，所述双层包含：在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上的厚度大于0.2微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的绝缘氮化物层，例如氮化硅层或氧氮化硅层；以及在绝缘氮化物层上的厚度大于0.2微米，例如在0.2微米与1.5微米之间且优选在0.3微米与1微米之间的氧化物层，例如氧化硅层或氧氮化硅层。
参看图28B，在形成绝缘层46后，可使用包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺的工艺，在绝缘层46上形成聚合物层14，且聚合物层14中的多个开口14a将暴露在块体金属层9上的绝缘层46的多个区。聚合物层14的厚度在3微米与50微米之间且优选在5微米与25微米之间，且聚合物层14可为苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂单层。图28B中所示的形成聚合物层14以及聚合物层14中的开口14a的工艺可认为是图25G中说明的形成聚合物层14以及聚合物层14中的开口14a的工艺。
参看图28C，在图28B中说明的步骤后，可用例如增强型等离子体蚀刻法等干式蚀刻法，移除绝缘层46由开口14a所暴露的区。因此，聚合物层14中的开口14a在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层多个区上，并暴露这些区。
接下来，参看图28D，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层14上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层16，且随后可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层16上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层18。粘附/势垒层16的材料可包含钛、钛钨合金、氮化钛、铬、钽或氮化钽，且种子层18的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当在聚合物层14上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层16时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过溅镀包含在聚合物层14上和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上厚度在0.01微米与0.1 5微米之间的钛层，以及在钛层上厚度在0.1微米与0.35微米之间的钛钨合金层的复合层，来形成粘附/势垒层16时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层14上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层16时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层14上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成粘附/势垒层16时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
参看图28E，在图28D中说明的步骤后，可在种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的多个开口31a将暴露种子层18，这一步骤可认为是图25I中说明的步骤。接下来，可在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成多个金属凸块或支柱27。图28E中所示在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺可认为是图25J中说明的在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺。图28E中所示金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。
接下来，参看图28F，移除光致抗蚀剂层31，这一步骤可认为是图25K中说明的步骤。随后，移除不在金属凸块或支柱27下方的种子层18，且接着移除不在金属凸块或支柱27下方的粘附/势垒层16，这一步骤可认为是图25L中说明的步骤。因此，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3、由金属层4和9提供的互连结构88、绝缘层46、聚合物层14、金属层16和18以及金属凸块或支柱27形成，且聚合物层14中的开口14a在互连结构88上。在图28F中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图28F中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图24B、图24C、图25A到图25F和图28A到图28F中说明的步骤之前执行。在图24B、图24C、图25A到图25F和图28A到图28F中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。由金属层4和9所提供的互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。芯片外ESD电路43通过细线金属迹线639连接到芯片外缓冲器42。
图28G是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在开口531、532、534、539和539′中以及金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成助焊剂32。接着，可执行图24B中说明的步骤。随后，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，这些步骤可认为是图25A到图25F中说明的步骤。随后，可在经薄化的硅衬底1的背面1a处形成绝缘层46、聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，这些步骤可认为是图28A到图28F中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图28F中所示底部方案103相同的底部方案103。
在形成图28G中所示的结构后，移除助焊剂32。接下来，通过借助倒置图的简要解释说明的以下步骤，可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过底部方案103的金属凸块或支柱27连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，和/或通过图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的一者连接到第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图28H是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上以及金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成金属垫、凸块或迹线34a，这一工艺可认为是图25N中说明的工艺。图28H中所示金属垫、凸块或迹线34a的规格可认为是图25N中说明的金属垫、凸块或迹线34a的规格。在形成金属垫、凸块或迹线34a后，可执行图24B中说明的步骤。随后，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，这些步骤可认为是图25A到图25F中说明的步骤。随后，可在经薄化的硅衬底1的背面1a处形成绝缘层46、聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，这些步骤可认为是图28A到图28F中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图28F中所示底部方案103相同的底部方案103。或者，在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27后执行。
在形成图28H中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过金属垫、凸块或迹线34a连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图28I是展示可通过合适的工艺，例如通过以下步骤形成的半导体晶片的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上且在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，这些步骤可认为是图15D到图15H中说明的步骤。随后，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在经图案化的电路层801的金属层8012的多个接触点801a上并暴露这些接触点，这一工艺可认为是图15M中说明的工艺。接下来，可在聚合物层98上以及金属层8012由开口980所暴露的接触点801a上形成由金属层89a、89b和89c提供的多个金属凸块89，这一工艺可认为是图15M中说明的工艺。因此，过钝化方案102可由经图案化的电路层801、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。在形成金属凸块89后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。接下来，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，这些步骤可认为是图25A到图25F中说明的步骤。随后，可在经薄化的硅衬底1的背面1a处形成绝缘层46、聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，这些步骤可认为是图28A到图28F中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图28F中所示底部方案103相同的底部方案103。或者，形成经图案化的电路层801、聚合物层98、金属层89a和金属凸块89的步骤可在形成金属凸块或支柱27之后执行。
在形成图28I中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，半导体芯片可通过过钝化方案102的金属凸块89连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并通过底部方案103的金属凸块或支柱27连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。互连结构88将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块或支柱27连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。经图案化的电路层801将芯片外缓冲器42连接到内部电路21、22、23和24，并将金属凸块89连接到芯片外缓冲器42、芯片外ESD电路43以及内部电路21、22、23和24。
图28J是展示可通过合适的工艺，例如通过以下步骤形成的封装的横截面图。首先，图24A中说明的半导体晶片10在钝化层5中包含多个开口531、532、534、539和539′，由此暴露出金属迹线或垫600的多个区600a。开口531、532、534、539和539′在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口531、532、534、539和539′的底部。接下来，可在钝化层5上且在金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成由粘附/势垒/种子层8011和金属层8012构成的经图案化的电路层801，这些步骤可认为是图15D到图15H中说明的步骤。随后，在经图案化的电路层801的金属层8012上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在经图案化的电路层801的金属层8012的多个接触点801a上并暴露这些接触点，这一工艺可认为是图15I中说明的工艺。因此，过钝化方案102可由经图案化的电路层801和聚合物层98在经薄化的硅衬底1的作用侧处形成。接下来，可在开口980中且在金属层8012由开口980所暴露的接触点801a上形成助焊剂。
在形成助焊剂后，可执行图24B中说明的步骤。接下来，可在经薄化的硅衬底1中形成穿硅通孔11a、11b、11c、11d和11e，并在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中说明的步骤。随后，可在穿硅通孔11a、11b、11c、11d和11e中且在经薄化的硅衬底1的背面1a处形成互连结构88，这些步骤可认为是图25A到图25F中说明的步骤。随后，可在经薄化的硅衬底1的背面1a处形成绝缘层46、聚合物层14、粘附/势垒层16、种子层18和金属凸块或支柱27，这些步骤可认为是图28A到图28F中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图28F中所示底部方案103相同的底部方案103。接下来，移除助焊剂以暴露出金属层8012由开口980所暴露的接触点801a。
在移除助焊剂后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，可通过将例如金线或铜线等多个线129线接合到过钝化方案102的金属层8012的区801a和第一外部电路，将半导体芯片连接到第一外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底，并且可通过将底部方案103的金属凸块或支柱27与第二外部电路接合，将半导体芯片连接到第二外部电路，例如印刷电路板、球栅格阵列(BGA)衬底、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。举例来说，线接合的线129可为与开口980所暴露的金属层8012的金、铜、铝或钯的区801a球接合的经线接合的金线。或者，线接合的线129可为与开口980所暴露的金属层8012的金、铜、铝或钯的区801a球接合的经线接合的铜线。
图29A到图29T展示半导体芯片的简化的电路图，其中两条虚线表示半导体芯片的钝化层5以及半导体芯片的经薄化的硅衬底1的背面1a，粗迹线表示在钝化层5上形成和在背面1a下形成的金属结构，且细迹线表示在钝化层5与硅衬底1之间的金属迹线。
图29A是由图1C得到。半导体芯片包含在钝化层5上的电力互连件81和81P，例如电力总线、电力迹线或电力线；在钝化层5上的接地互连件82，例如接地总线、接地迹线或接地线；在钝化层5与经薄化的硅衬底1的背面1a之间的电压调节器或转换器电路41；在钝化层5与经薄化的硅衬底1的背面1a之间的多个内部电路21、22、23和24；在钝化层5与经薄化的硅衬底1的背面1a之间的多个细线金属迹线611、612a、612b、612c、614、619、619′、621、622a、622b、622c、624和629；在钝化层5中的多个开口511、512、514、519、519′、521、522、524和529；在经薄化的硅衬底1中的多个穿硅通孔11a、11b、11c、11d、11e和11f；在经薄化的硅衬底1的背面1a处的多个互连结构88；在经薄化的硅衬底1的背面1a处的电感器36；和在经薄化的硅衬底1的背面1a处的电容器87。为了改进半导体芯片中调节电源电压Vcc的调节器的功能，提供的电感器36和电容器87可并入电压调节器或转换器电路41中。图29A中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29A中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29A中所示形成穿硅通孔11a、11b、11c、11d、11e和11f的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
电力互连件81P可连接电压调节器或转换器41的电力节点，以递送由例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底等外部电路输入的电源电压Vdd。电力互连件81可连接电压调节器或转换器电路41的节点P以及内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp，以分配经过调节或转换的电源电压Vcc。接地互连件82可连接电压调节器或转换器电路41的接地节点Rs以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws，以分配接地参考电压Vss。
在经薄化的硅衬底1的背面1a处的互连结构88包含接地互连件88a，例如接地总线、接地迹线或接地线，用以递送接地参考电压Vss；电力互连件88b，例如电力总线、电力迹线或电力线，用以递送由外部电路输入的电源电压Vdd；和电力互连件88c，例如电力总线、电力迹线或电力线，用以递送由电压调节器或转换器电路41的节点P输出的经过调节或转换的电源电压Vcc。
接地互连件88a可连接到在经薄化的硅衬底1的背面1a下形成的电容器87的端子；通过穿硅通孔11b和细线金属迹线629连接到电压调节器或转换器电路41的接地节点Rs；通过穿硅通孔11b、11c、11d和11e以及细线金属迹线629、621、622a和624连接到接地互连件82；并通过穿硅通孔11c、11d和11e以及细线金属迹线621、622b、622c和624连接到内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。
电力互连件88b可通过穿硅通孔11a和细线金属迹线619连接到在钝化层5上的电力互连件81P；通过穿硅通孔11a和细线金属迹线619连接到电压调节器或转换器电路41的电力节点；并连接到在经薄化的硅衬底1的背面1a下形成的电感器36的端子。
电力互连件88c可通过穿硅通孔11f和细线金属迹线619′连接到电力互连件81；通过通孔11f和细线金属迹线619′连接到电压调节器或转换器电路41的节点P；连接到电感器36的另一端子；并连接到电容器87的另一端子。
图29B是由图29A和图1D得到。除图29A的结构外，电力互连件88b还可通过穿硅通孔11h并通过细线金属迹线649进一步连接到ESD电路44的节点Dp，如图29B中所示。电力互连件81P可通过钝化层5中的开口549并通过细线金属迹线649进一步连接到ESD电路44的节点Dp。接地互连件88a可通过穿硅通孔11g并通过细线金属迹线649′进一步连接到ESD电路44的节点Dg。接地互连件82可通过钝化层5中的开口549′并通过细线金属迹线649′进一步连接到ESD电路44的节点Dg。图29B中所示形成穿硅通孔11a、11b、11c、11d、11e、11f、11g和11h的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
图29C是由图1B得到。互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。互连结构88是接地互连件，例如接地总线、接地迹线或接地线，用以递送接地电压Vss，并通过穿硅通孔11连接到接地节点Rs、Ts、Us、Vs和Ws。图29C中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29C中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29C中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
图29D是由图12B得到。互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。电容器87可使用图32A到图32N、图33A到图33K、图33N到图33U、图33V和图33W、图33X和图33Y或图35A到图35D中说明的步骤提供于经薄化的硅衬底1的背面1a处。互连结构88包含接地互连件88a，例如接地总线、接地迹线或接地线；和电力互连件88b，例如电力总线、电力迹线或电力线。用于递送接地电压Vss的接地互连件88a可连接到ESD电路44的节点；通过穿硅通孔11连接到接地节点Ts、Us、Vs和Ws；并连接到电容器87的端子。用于递送由例如球栅格阵列(BGA)衬底、印刷电路板、另一半导体芯片、金属衬底、玻璃衬底或陶瓷衬底等外部电路输入的电源电压Vdd的电力互连件88b可连接到在钝化层5上的电力互连件81P，并通过穿硅通孔11和细线金属迹线649连接到ESD电路44的节点Dp。电力互连件88b也可连接到电容器87的另一端子。图29D中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29D中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29D中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29E，包含接地互连件88a和电力互连件88b的互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。图12C中所示在钝化层5上的金属迹线、总线或平面82可用在经薄化的硅衬底1的背面1a处的例如接地总线、接地迹线或接地线等接地互连件88a替换，且图12C中所示在钝化层5上的电力总线81P可用在经薄化的硅衬底1的背面1a处的例如电力总线、电力迹线或电力线等电力互连件88b替换。电容器87可使用图32A到图32N、图33A到图33K、图33N到图33U、图33V和图33W、图33X和图33Y或图35A到图35D中说明的步骤提供于经薄化的硅衬底1的背面1a处。用于递送接地电压Vss的接地互连件88a可通过穿硅通孔11连接到ESD电路44的节点Dg以及接地节点Ts、Us、Vs和Ws。接地互连件88a也可连接到电容器87的端子。用于递送由例如球栅格阵列(BGA)衬底、印刷电路板、另一半导体芯片、金属衬底、玻璃衬底或陶瓷衬底等外部电路输入的电源电压Vdd的电力互连件88b可通过穿硅通孔11连接到ESD电路44的节点Dp以及电力节点Tp、Up、Vp和Wp。电力互连件88b也可连接到电容器87的另一端子。图29E中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29E中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29E中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29F，包含接地互连件88a和电力互连件88b的互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。图12D中所示在钝化层5上的金属迹线、总线或平面82可用在经薄化的硅衬底1的背面1a处的例如接地总线、接地迹线或接地线等接地互连件88a替换，且图12D中所示在钝化层5上的电力金属迹线、总线或平面81可用在经薄化的硅衬底1的背面1a处的例如电力总线、电力迹线或电力线等电力互连件88b替换。电容器87可使用图32A到图32N、图33A到图33K、图33N到图33U、图33V和图33W、图33X和图33Y或图35A到图35D中说明的步骤提供于经薄化的硅衬底1的背面1a处。用于递送接地电压Vss的接地互连件88a可通过穿硅通孔11连接到ESD电路44和45的节点Dg和Dg′以及接地节点Ts、Us、Vs和Ws。接地互连件88a也可连接到电容器87的端子。用于递送由例如球栅格阵列(BGA)衬底、印刷电路板、另一半导体芯片、金属衬底、玻璃衬底或陶瓷衬底等外部电路输入的电源电压Vdd的电力互连件88b可通过穿硅通孔11连接到ESD电路44和45的节点Dp和Dp′以及电力节点Tp、Up、Vp和Wp。电力互连件88b也可连接到电容器87的另一端子。图29F中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29F中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29F中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29G、图29H或图29K，包含两个金属互连件88c和88d的互连结构88可提供于经薄化的硅衬底1的背面1a处和经薄化的硅衬底1中的穿硅通孔11中。图8B、图8C或图8F中所示在钝化层5上的金属迹线、总线或平面83可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88c替换，且图8B、图8C或图8F中所示在钝化层5上的重分配的金属迹线83r可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88d替换。先前描述的金属凸块或支柱27可提供于金属互连件88d上。通过钝化层5中的一个开口50连接到芯片外ESD电路43的节点的先前描述的电力互连件81P(例如电力总线、电力迹线或电力线)可使用先前描述的顶部后钝化技术提供于钝化层5上。通过钝化层5中另一开口50连接到芯片外ESD电路43另一节点的先前描述的接地互连件82(例如接地总线、接地迹线或接地线)可使用先前描述的顶部后钝化技术提供于钝化层5上。图29G、图29H或图29K中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格，且图29G、图29H或图29K中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29G、图29H或图29K中说明的金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格，且图29G、图29H或图29K中所示形成金属凸块或支柱27的工艺可认为是图25G到图25L中说明的形成金属凸块或支柱27的工艺。图29G、图29H或图29K中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29I，包含两个金属互连件88c和88d的互连结构88可提供于经薄化的硅衬底1的背面1a处和经薄化的硅衬底1中的穿硅通孔11中。图8D中所示在钝化层5上的金属迹线、总线或平面83可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88c替换，且图8D中所示在钝化层5上的重分配的金属迹线83r可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88d替换。先前描述金属凸块或支柱27可提供于金属互连件88d上。通过钝化层5中的两个开口50连接到两个芯片外ESD电路43的两个节点的先前描述的电力互连件81P(例如电力总线、电力迹线或电力线)可使用先前描述的顶部后钝化技术提供于钝化层5上。通过钝化层5中另外两个开口50连接到两个芯片外ESD电路43另外两个节点的先前描述的接地互连件82(例如接地总线、接地迹线或接地线)可使用先前描述的顶部后钝化技术提供于钝化层5上。图29I中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格，且图29I中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29I中说明的金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格，且图29I中所示形成金属凸块或支柱27的工艺可认为是图25G到图25L中说明的形成金属凸块或支柱27的工艺。图29I中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29J，包含三个金属互连件88c、88d和88e的互连结构88可提供于经薄化的硅衬底1的背面1a处和经薄化的硅衬底1中的穿硅通孔11中。图8E中所示在钝化层5上的金属迹线、总线或平面83可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88c替换，图8E中所示在钝化层5上的重分配的金属迹线83r可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88d替换，且图8E中所示在钝化层5上的金属迹线、总线或平面83s可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88e替换先前描述金属凸块或支柱27可提供于金属互连件88d上。通过钝化层5中的一个开口50连接到芯片外ESD电路43的节点的先前描述的电力互连件81P(例如电力总线、电力迹线或电力线)可使用先前描述的顶部后钝化技术提供于钝化层5上。通过钝化层5中另一开口50连接到芯片外ESD电路43另一节点的先前描述的接地互连件82(例如接地总线、接地迹线或接地线)可使用先前描述的顶部后钝化技术提供于钝化层5上。图29J中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格，且图29J中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29J中说明的金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格，且图29J中所示形成金属凸块或支柱27的工艺可认为是图25G到图25L中说明的形成金属凸块或支柱27的工艺。图29J中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29L或图29M，互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。图5B或图5S中所示在钝化层5上的金属迹线、总线或平面83可用在经薄化的硅衬底1的背面1a处的互连结构88替换。互连结构88(例如金属互连件、金属迹线或金属线)可通过穿硅通孔11连接到金属互连件631、632和634，例如金属总线或金属迹线。图29L或图29M中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29L或图29M中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29L或图29M中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29N，互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔11中。图5K中所示在钝化层5上的金属迹线、总线或平面83′可用在经薄化的硅衬底1的背面1a处的互连结构88替换。互连结构88(例如金属互连件、金属迹线或金属线)可通过穿硅通孔11连接到金属互连件631′、632′和634′，例如金属总线或金属迹线。图29N中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29N中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29N中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
参看图29O、图29P、图29Q、图29R、图29S或图29T，包含两个金属互连件88f和88g的互连结构88可提供于经薄化的硅衬底1的背面1a处且在经薄化的硅衬底1中的穿硅通孔1 1中。图5U、图5V、图5W、图5X、图5Y或图5Z中所示在钝化层5上的金属迹线、总线或平面83可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88f替换，且图5U、图5V、图5W、图5X、图5Y或图5Z中所示在钝化层5上的地址总线85可用在经薄化的硅衬底1的背面1a处的例如金属迹线或金属线等金属互连件88g替换。图29O、图29P、图29Q、图29R、图29S或图29T中说明的互连结构88的规格可认为是图25A到图25F中说明的互连结构88的规格。图29O、图29P、图29Q、图29R、图29S或图29T中所示形成互连结构88的工艺可认为是图25A到图25F中说明的形成互连结构88的工艺。图29O、图29P、图29Q、图29R、图29S或图29T中所示形成穿硅通孔11的工艺可认为是图24C到图24H或图24I到图24N中说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。
在下文中，将介绍图30A到图30F中说明的用于形成图29A和图29B中说明的电感器36和接地迹线88a的工艺。图30A是展示半导体晶片10中的硅衬底1和上述其它元件的示意图，且硅衬底1的厚度t1在600微米与1000微米之间、在50微米与1毫米之间或在75微米与250微米之间。或者，可利用其它半导体衬底，例如硅锗(SiGe)衬底或砷化镓(GaAs)衬底，替换硅衬底1。
参看图30B，图30A中所说明的半导体晶片10的硅衬底1是通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a而薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成多个穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的多个区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。穿硅通孔11a、11d、11e和11f完全穿透通过经薄化的硅衬底1和电介质层30。图30B中所示在经薄化的硅衬底1中且在电介质层30中形成穿硅通孔11f以及在穿硅通孔11f的侧壁上形成绝缘层3的工艺可认为是图24C到图24H或图24I到图24N中说明的在经薄化的硅衬底1中和电介质层30中形成穿硅通孔11a、11b、11c、11d和11e以及在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3的工艺。接下来，可在穿硅通孔11a、11d、11e和11f中且在绝缘层3上形成由粘附/势垒层4a和种子层4b构成的金属层4，这一步骤可认为是图25A中说明的步骤。
在形成金属层4的种子层4b后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在金属层4的种子层4b上形成厚度在5微米与50微米之间且优选在10微米与25微米之间的光致抗蚀剂层29，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层29图案化，以在光致抗蚀剂层29中形成开口29a和线圈形开口29b，从而暴露出金属层4的种子层4b。在曝光工艺期间，可以使用1X步进器或1X接触对准器来曝光光致抗蚀剂层29。图30B中所示在种子层4b上形成光致抗蚀剂层29、在光致抗蚀剂层29中形成开口29a以及在光致抗蚀剂层29中形成线圈形开口29b的工艺可认为是图25B到图25C中说明的在种子层4b上形成光致抗蚀剂层29以及在光致抗蚀剂层29中形成开口29a的工艺。
接下来，参看图30C，可通过包含电镀工艺的工艺，在开口29a和29b中且在开口29a和29b所暴露的金属层4的种子层4b上形成块体金属层9。图30C中所示在开口29a和29b中且在开口29a和29b所暴露的金属层4的种子层4b上形成块体金属层9的工艺可认为是图25D中说明的在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9的工艺。图30C中所示块体金属层9的规格可认为是图25D中所说明的块体金属层9的规格。
参看图30D，在图30C中说明的步骤后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29。光致抗蚀剂层29的一些残余物可能保留在块体金属层9上和金属层4的种子层4b上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除块体金属层9和金属层4的种子层4b上的残余物。
参看图30E，在图30D中说明的步骤后，通过蚀刻不在块体金属层9下方的种子层4b，且随后蚀刻不在块体金属层9下方的粘附/势垒层4a，来移除不在块体金属层9下方的金属层4。图30E中所示移除不在块体金属层9下方的种子层4b以及移除不在块体金属层9下方的粘附/势垒层4a的工艺可认为是图25F中说明的移除不在块体金属层9下方的种子层4b以及移除不在块体金属层9下方的粘附/势垒层4a的工艺。
因此，在绝缘层3上且在经薄化的硅衬底1的背面1a处形成线圈36和金属互连件88a。在经薄化的硅衬底1的背面1a处由金属层4和9提供的线圈36具有第一接触点36a，其通过穿硅通孔11f中的块体金属层9且通过细线金属结构619′连接到电压调节器或转换器电路41的节点P；以及第二接触点36b，其通过穿硅通孔11a中的块体金属层9且通过细线金属结构619连接到电压调节器或转换器电路41的电力节点。图30F展示线圈36的俯视图。线圈36可用于电感器。金属互连件88a可由金属层4和9提供于经薄化的硅衬底1的背面1a处，并且可将内部电路22和23连接到内部电路24。内部电路22和23可通过金属互连件88a以及细线金属迹线622和624连接到内部电路24。
在图30E中说明的步骤后，可使用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，在半导体芯片的块体金属层9上未形成用于将线圈36或金属互连件88a连接到外部电路的金属凸块或线接合的线。
或者，在芯片封装中，存在线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的块体金属层9上，用于将线圈36连接到第一外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底；且存在另一线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的金属互连件88a的区上，用于将金属互连件88a连接到第一外部电路或第二外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
或者，在芯片封装中，存在第一线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的块体金属层9上，用于将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd；且存在第二线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的块体金属层9上，用于将线圈36的接触点36a连接到第一外部电路或第二外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第一外部电路或第二外部电路。存在第三线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的块体金属层9上，用于将金属互连件88a连接到第一外部电路或第二外部电路的接地总线或平面。
或者，在芯片封装中，存在第一金属凸块，例如金凸块、铜凸块、镍凸块或焊料凸块，其在半导体芯片的块体金属层9上，用于将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd；且存在第二金属凸块，例如金凸块、铜凸块、镍凸块或焊料凸块，其在半导体芯片的块体金属层9上，用于将线圈36的接触点36a连接到第一外部电路或第二外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第一外部电路或第二外部电路。存在第三金属凸块，例如金凸块、铜凸块、镍凸块或焊料凸块，其在半导体芯片的块体金属层9上，用于将金属互连件88a连接到第一外部电路或第二外部电路的接地总线或平面。
在下文中，图30G、30H和30I将展示用于在半导体晶片10的块体金属层9上形成多个金属凸块或支柱27的工艺，这些金属凸块或支柱27用于将线圈36连接到第一外部电路和/或第二外部电路并将金属互连件88a连接到第一外部电路或第二外部电路。
参看图30G，在图30E中说明的步骤后，可在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14，且聚合物层14中的多个开口14a在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的多个区上，并暴露这些区，这一步骤可认为是图25G中说明的步骤。聚合物层14的厚度大于2微米，例如在3微米与50微米之间且优选在5微米与25微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图30H，可在聚合物层14上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a所暴露的区上形成粘附/势垒层16，且随后可在粘附/势垒层16上形成种子层18，这一步骤可认为是图25H中说明的步骤。随后，可在种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的多个开口31a暴露种子层18，这一步骤可认为是图25I中说明的步骤。接下来，可在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27。图30H中所示在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺可认为是图25J中说明的在开口31a所暴露的先前描述任何材料的种子层18上和开口31a中形成金属凸块或支柱27的工艺。图30H中所示金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。
接下来，参看图30I，可移除光致抗蚀剂层31，这一步骤可认为是图25K中说明的步骤。随后，可移除不在金属凸块或支柱27下方的种子层18，且接着可移除不在金属凸块或支柱27下方的粘附/势垒层16，这一步骤可认为是图25L中说明的步骤。因此，金属凸块或支柱27形成于在块体金属层9上并与块体金属层9连接，且在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3、线圈36、金属互连件88a、金属层16和18、金属凸块或支柱27和聚合物层14形成，且聚合物层14中的开口14a在块体金属层9上。
在形成图30I中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。或者，在形成图30I中所示的结构后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图30B到图30E和图30G到图30I中说明的步骤之前执行，在图30B到图30E和图30G到图30I中说明的步骤之后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，连接到半导体芯片的块体金属层9的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的块体金属层9的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路或第二外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路或第二外部电路。连接到半导体芯片的块体金属层9的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路或第二外部电路的接地总线或平面。
图30J、图30K和图30L展示用于形成根据本发明的半导体晶片的工艺。参看图30J，图30A中说明的半导体晶片10在钝化层5中包含多个开口519、519′、521、522和524，由此暴露金属迹线或垫600的多个区600a，并且可在开口519、519′、521、522和524中且在金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成助焊剂32。开口519、519′、521、522和524在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口519、519′、521、522和524的底部。
参看图30K，在形成助焊剂32后，通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含线圈36、金属互连件88a、聚合物层14和金属凸块或支柱27的结构，这些步骤可认为是图30B到图30E和图30G到图30I中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图30I中所示底部方案103相同的底部方案103。
参看图30L，在形成图30K中所示的结构后，移除助焊剂32。接下来，使用图15D到图15H中所说明的步骤，可在钝化层5上且在金属迹线或垫600由开口519和519′暴露的区600a上形成由粘附/势垒/种子层8121和金属层8122构成的多个经图案化的电路层812，且可在钝化层5上且在金属迹线或垫600由开口521、522和524暴露的区600a上形成由粘附/势垒/种子层8211和金属层8212构成的经图案化的电路层821。接下来，在经图案化的电路层812的金属层8122上、经图案化的电路层821的金属层8212上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在金属层8122和8212的多个接触点上并暴露出这些接触点，这个步骤可认为是图15I中所说明的步骤。随后，在聚合物层98上以及开口980所暴露的金属层8122和8212的接触点上形成由三个金属层89a、89b和89c提供的多个金属凸块89。因此，过钝化方案102是由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。或者，可在经薄化的硅衬底1作用侧处的钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。
举例来说，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上的金属层89a可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层，其可为含钛层，例如钛层、钛钨合金层或氮化钛层；含钽层，例如钽层或氮化钽层；或含铬层，例如铬层。在粘附/势垒层89a上的金属层89b可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的铜种子层。在铜种子层89b上且在开口980所暴露的金属层8122和8212的接触点上的金属层89c可为厚度大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的电镀的铜层。电镀的铜层89c的侧壁没有被粘附/势垒层89a和铜种子层89b覆盖。
或者，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上的金属层89a可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层，其可为含钛层，例如钛层、钛钨合金层或氮化钛层；含钽层，例如钽层或氮化钽层；或含铬层，例如铬层。在粘附/势垒层89a上的金属层89b可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的金种子层。在金种子层89b上且在开口980所暴露的金属层8122和8212的接触点上的金属层89c可为厚度大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的电镀的金层。电镀的金层89c的侧壁没有被粘附/势垒层89a和金种子层89b覆盖。
或者，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上的金属层89a可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层，其可为含钛层，例如钛层、钛钨合金层或氮化钛层；含钽层，例如钽层或氮化钽层；或含铬层，例如铬层。在粘附/势垒层89a上的金属层89b可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的铜种子层。在铜种子层89b上且在开口980所暴露的金属层8122和8212的接触点上的金属层89c可为厚度大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的电镀的镍层。电镀的镍层89c的侧壁没有被粘附/势垒层89a和铜种子层89b覆盖。
或者，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上的金属层89a可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层，其可为含钛层，例如钛层、钛钨合金层或氮化钛层；含钽层，例如钽层或氮化钽层；或含铬层，例如铬层。在粘附/势垒层89a上的金属层89b可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的铜种子层。金属层89c可为三个金属层，其包含在铜种子层89b上且在开口980所暴露的金属层8122和8212的接触点上的厚度大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的电镀的铜层；在电镀的铜层上且在开口980所暴露的金属层8122和8212的接触点上的厚度大于1微米，例如在1微米与15微米之间且优选在2微米与10微米之间的电镀或无电电镀的镍层；和在电镀或无电电镀的镍层上且在开口980所暴露的金属层8122和8212的接触点上的厚度在0.005微米与1微米之间且优选在0.05微米与0.1微米之间的电镀或无电电镀的金层。金属层89c的侧壁没有被粘附/势垒层89a和铜种子层89b覆盖。
或者，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上的金属层89a可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层，其可为含钛层，例如钛层、钛钨合金层或氮化钛层；含钽层，例如钽层或氮化钽层；或含铬层，例如铬层。在粘附/势垒层89a上的金属层89b可为厚度小于1微米，例如在0.005微米与0.9微米之间且优选在0.05微米与0.5微米之间的铜种子层。金属层89c可为三个金属层，其包含在铜种子层89b上且在开口980所暴露的金属层8122和8212的接触点上的厚度大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的电镀的铜层；在电镀的铜层上且在开口980所暴露的金属层8122和8212的接触点上的厚度大于1微米，例如在1微米与15微米之间且优选在2微米与10微米之间的电镀或无电电镀的镍层；和在电镀或无电电镀的镍层上且在开口980所暴露的金属层8122和8212的接触点上的厚度大于5微米，例如在5微米与150微米之间且优选在10微米与100微米之间的焊料凸块，其可为锡铅合金、锡银合金或锡银铜合金的含铋凸块、含铟凸块或含锡凸块。金属层89c的侧壁没有被粘附/势垒层89a和铜种子层89b覆盖。
在形成图30L中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，连接到半导体芯片的块体金属层9的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的块体金属层9的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的块体金属层9的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路的接地总线或平面。连接半导体芯片的金属迹线、总线或平面81和的第一金属凸块89可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第二金属凸块89可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的金属迹线、总线或平面81P的第一金属凸块89可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接半导体芯片的金属迹线、总线或平面81的第二金属凸块89可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第三金属凸块89可连接到第一外部电路的接地总线或平面。连接到半导体芯片的块体金属层9的第一金属凸块或支柱27可将线圈36的接触点36a连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的块体金属层9的第二金属凸块或支柱27可将金属互连件88a连接到第二外部电路的接地总线或平面。
图30M和图30N展示用于形成根据本发明的半导体晶片的工艺。参看图30M，图30A中说明的半导体晶片10在钝化层5中包含多个开口519、519′、521、522和524，由此暴露出金属迹线或垫600的多个区600a，且可在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成由两个金属层32和34提供的多个金属垫、凸块或迹线34a，这些步骤可认为是图25N中说明的步骤。开口519、519′、521、522和524在金属迹线或垫600的区600a上，且金属迹线或垫600的区600a在开口519、519′、521、522和524的底部。
参看图30N，在形成金属垫、凸块或迹线34a后，通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含线圈36、金属互连件88a、聚合物层14和金属凸块或支柱27的结构，这些步骤可认为是图30B到图30E和图30G到图30I中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图30I中所示底部方案103相同的底部方案103。或者，在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27后执行。
在形成图30N中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，连接到半导体芯片的块体金属层9的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的块体金属层9的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的块体金属层9的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路的接地总线或平面。连接半导体芯片的细线金属迹线619′的第一金属垫、凸块或迹线34a可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第二金属垫、凸块或迹线34a可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的细线金属迹线619的第一金属垫、凸块或迹线34a可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的细线金属迹线619′的第二金属垫、凸块或迹线34a可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第三金属垫、凸块或迹线34a可连接到第一外部电路的接地总线或平面。连接到半导体芯片的块体金属层9的第一金属凸块或支柱27可将线圈36的接触点36a连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的块体金属层9的第二金属凸块或支柱27可将金属互连件88a连接到第二外部电路的接地总线或平面。
在下文中，图31A到图31F将展示用于在半导体晶片10的块体金属层9上形成多个金属凸块或支柱27的工艺，这些金属凸块或支柱27用于将线圈36连接到第一外部电路和/或第二外部电路并将金属互连件88a连接到第一外部电路或第二外部电路。
参看图31A，在图30B和图30C中说明的步骤后，可通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在光致抗蚀剂层29上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成厚度大于1微米，例如在1微米与200微米之间且优选在2微米与150微米之间的光致抗蚀剂层51，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，利用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成多个开口51a，从而暴露出先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的多个区。在曝光工艺期间，可使用1X步进器或1X接触对准器来曝光光致抗蚀剂层51。三个开口51a各自具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间的宽度W3。图31A中所示的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺可认为是图26A中说明的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺。
参看图31B，在图31A中说明的步骤后，在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区上形成厚度大于1微米的金属凸块或支柱27。三个金属凸块或支柱27的材料可包含金、镍、锡、焊料、钯、铜、铝或先前描述材料的复合物。图31B中所示在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区上形成金属凸块或支柱27的工艺可认为是图26B中说明的在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区9a上形成金属凸块或支柱27的工艺。图31B中所示金属凸块或支柱27的规格可认为是图26B中说明的金属凸块或支柱27的规格。
参看图31C，在形成金属凸块或支柱27后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29和51。光致抗蚀剂层29和51的一些残余物可能保留在金属层4的种子层4b上、块体金属层9上以及金属凸块或支柱27上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除金属层4的种子层4b、块体金属层9和金属凸块或支柱27上的残余物。
因此，在移除光致抗蚀剂层29和51后，在块体金属层9上形成金属凸块或支柱27，并与块体金属层9接触。金属凸块或支柱27各自具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间并大于各细线金属层60的宽度W3，且具有大于1微米，例如在1微米与300微米之间、在5微米与250微米之间、在10微米与100微米之间或在5微米与50微米之间的高度H1。
或者，可通过以下步骤执行用于在块体金属层9上形成金属凸块或支柱27的另一工艺。参看图31D，在图30B到图30D中说明的步骤后，可通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在金属层4的种子层4b上形成图31A中说明的光致抗蚀剂层51。接下来，利用曝光和显影工艺将光致抗蚀剂层51图案化，以在光致抗蚀剂层51中形成多个开口51a，从而暴露出先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的区。开口51a各自具有大于5微米，例如在10微米与30微米之间、在20微米与50微米之间或在50微米与150微米之间的宽度W3。图31D中所示的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺可认为是图26A中说明的形成光致抗蚀剂层51以及光致抗蚀剂层51中的开口51a的工艺。
参看图31E，在图31D中说明的步骤后，在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区上形成厚度大于1微米的金属凸块或支柱27。金属凸块或支柱27的材料可包含金、镍、锡、焊料、钯、铜、铝或先前描述材料的复合物。图31E中所示在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区上形成金属凸块或支柱27的工艺可认为是图26B中说明的在开口51a中且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口51a所暴露的区9a上形成金属凸块或支柱27的工艺。图3 1E中所示金属凸块或支柱27的规格可认为是图26B中说明的金属凸块或支柱27的规格。
在如图31E中所说明形成金属凸块或支柱27后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层51。因此，在移除光致抗蚀剂层51后，可在块体金属层9上形成金属凸块或支柱27。
参看图31F，在移除光致抗蚀剂层29和51后，通过蚀刻不在块体金属层9下方的种子层4b，且随后蚀刻不在块体金属层9下方的粘附/势垒层4a，来移除不在块体金属层9下方的金属层4。图3 1F中所示移除不在块体金属层9下方的种子层4b以及不在块体金属层9下方的粘附/势垒层4a的工艺可认为是图25F中说明的移除不在块体金属层9下方的种子层4b以及不在块体金属层9下方的粘附/势垒层4a的工艺。
因此，在绝缘层3上且在经薄化的硅衬底1的背面1a处形成线圈36和金属互连件88a，且在块体金属层9上直接形成三个金属凸块或支柱27。图31F中所示线圈36和金属互连件88a的规格可分别认为是图30E中所示线圈36和金属互连件88a的规格。图30F展示图31F中所示线圈36的俯视图。在块体金属层9上的金属凸块或支柱27可用于将线圈36连接到第一外部电路和/或第二外部电路，并将金属互连件88a连接到第一外部电路或第二外部电路。
参看图31G，在图31F中说明的步骤后，在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成聚合物层14，并在聚合物层14中形成多个开口14a，以裸露金属凸块或支柱27的上表面和侧壁。因此，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3、线圈36、金属互连件88a、聚合物层14和金属凸块或支柱27形成，且聚合物层14中的开口14a在块体金属层9上。在图31G中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图31G中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图30B、图30C和图31A到图31G中说明的步骤之前执行。在图30B、图30C和图31A到图31G中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，在半导体芯片的块体金属层9上的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。在半导体芯片的块体金属层9上的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路或第二外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路或第二外部电路。在半导体芯片的块体金属层9上的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路或第二外部电路的接地总线或平面。
图31H和图31I是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。参看图31H，图30J中所说明的半导体晶片10的硅衬底1是通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a而薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含线圈36、金属互连件88a、聚合物层14和金属凸块或支柱27的结构，这些步骤可认为是图30B、图30C和图31A到图31G中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图31G中所示底部方案103相同的底部方案103。
参看图31I，在形成图31H中所示的结构后，移除助焊剂32。接下来，使用图15D到图15H中所说明的步骤，可在钝化层5上以及金属迹线或垫600由开口519和519′暴露的区600a上形成由粘附/势垒/种子层8121和金属层8122构成的多个经图案化的电路层812，且可在钝化层5上以及金属迹线或垫600由开口521、522和524暴露的区600a上形成由粘附/势垒/种子层8211和金属层8212构成的经图案化的电路层821。接下来，在经图案化的电路层812的金属层8122上、在经图案化的电路层821的金属层8212上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在金属层8122和8212的多个接触点上并暴露出这些接触点，这个步骤可认为是图15I中所说明的步骤。接下来，在聚合物层98上以及开口980所暴露的金属层8122和8212的接触点上形成由三个金属层89a、89b和89c提供的多个金属凸块89，这个步骤可认为是图30L中所说明的步骤。图31I中所示金属凸块89的规格可认为是图30L中所说明的金属凸块89的规格。因此，过钝化方案102是由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。或者，可在经薄化的硅衬底1作用侧处的钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。
在形成图31I中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，在半导体芯片的块体金属层9上的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。在半导体芯片的块体金属层9上的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。在半导体芯片的块体金属层9上的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路的接地总线或平面。连接半导体芯片的金属迹线、总线或平面81的第一金属凸块89可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第二金属凸块89可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的金属迹线、总线或平面81P的第一金属凸块89可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接半导体芯片的金属迹线、总线或平面81的第二金属凸块89可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第三金属凸块89可连接到第一外部电路的接地总线或平面。在半导体芯片的块体金属层9上的第一金属凸块或支柱27可将线圈36的接触点36a连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。在半导体芯片的块体金属层9上的第二金属凸块或支柱27可将金属互连件88a连接到第二外部电路的接地总线或平面。
图31J是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。首先，通过机械研磨或化学机械抛光(CMP)图30M中所说明的半导体晶片10的硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含线圈36、金属互连件88a、聚合物层14和金属凸块或支柱27的结构，这些步骤可认为是图30B、图30C和图31A到图31G中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图31G中所示底部方案103相同的底部方案103。或者，在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成聚合物层14后执行。
在形成图31J中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，在半导体芯片的块体金属层9上的第一金属凸块或支柱27可将线圈36的接触点36b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。在半导体芯片的块体金属层9上的第二金属凸块或支柱27可将线圈36的接触点36a连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。在半导体芯片的块体金属层9上的第三金属凸块或支柱27可将金属互连件88a连接到第一外部电路的接地总线或平面。连接半导体芯片的细线金属迹线619′的第一金属垫、凸块或迹线34a可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第二金属垫、凸块或迹线34a可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的细线金属迹线619的第一金属垫、凸块或迹线34a可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的细线金属迹线619′的第二金属垫、凸块或迹线34a可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第三金属垫、凸块或迹线34a可连接到第一外部电路的接地总线或平面。在半导体芯片的块体金属层9上的第一金属凸块或支柱27可将线圈36的接触点36a连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。在半导体芯片的块体金属层9上的第二金属凸块或支柱27可将金属互连件88a连接到第二外部电路的接地总线或平面。
在下文中，将介绍图32A到图32N中说明的用于形成图29A、图29B和图29D中的电容器87的工艺。参看图32A，图30A中所说明的半导体晶片10的硅衬底1是通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a而薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成多个穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的多个区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。穿硅通孔11a、11d、11e和11f完全穿透通过经薄化的硅衬底1和电介质层30。图32A中所示在经薄化的硅衬底1中且在电介质层30中形成穿硅通孔11f以及在穿硅通孔11f的侧壁上形成绝缘层3的工艺可认为是图24C到图24H或图24I到图24N中说明的在经薄化的硅衬底1中且在电介质层30中形成穿硅通孔11a、11b、11c、11d和11e以及在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3的工艺。接下来，可在穿硅通孔11a、11d、11e和11f中且在绝缘层3上形成由粘附/势垒层4a和种子层4b构成的金属层4，这一步骤可认为是图25A中说明的步骤。
在形成金属层4的种子层4b后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在金属层4的种子层4b上形成厚度大于1.5微米，例如在5微米与50微米之间且优选在10微米与25微米之间的光致抗蚀剂层29，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层29图案化，以在光致抗蚀剂层29中形成多个开口29a，从而暴露出金属层4的种子层4b。在曝光工艺期间，可以使用1X步进器或1X接触对准器来曝光光致抗蚀剂层29。图32A中所示在种子层4b上形成光致抗蚀剂层29以及在光致抗蚀剂层29中形成开口29a的工艺可认为是图25B到图25C中说明的在种子层4b上形成光致抗蚀剂层29以及在光致抗蚀剂层29中形成开口29a的工艺。
接下来，参看图32B，可通过包含电镀工艺的工艺，在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9。图32B中所示在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9的工艺可认为是图25D中说明的在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9的工艺。图32B中所示块体金属层9的规格可认为是图25D中所说明的块体金属层9的规格。
参看图32C，在图32B中说明的步骤后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29。光致抗蚀剂层29的一些残余物可能保留在块体金属层9上和金属层4的种子层4b上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除块体金属层9和金属层4的种子层4b上的残余物。
参看图32D，在图32C中说明的步骤后，通过蚀刻不在块体金属层9下方的种子层4b，且随后蚀刻不在块体金属层9下方的粘附/势垒层4a，来移除不在块体金属层9下方的金属层4。图32D中所示移除不在块体金属层9下方的种子层4b以及移除不在块体金属层9下方的粘附/势垒层4a的工艺可认为是图25F中说明的移除不在块体金属层9下方的种子层4b以及移除不在块体金属层9下方的粘附/势垒层4a的工艺。
接下来，参看图32E，通过化学气相沉积(CVD)工艺，在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在不在金属层4和9下方的绝缘层3上形成电介质层85。电介质层85可为二氧化钛(TiO2)、五氧化钽(Ta2O5)、氮化硅(Si3N4)、二氧化硅(SiO2)或聚合物单层，或者为由先前描述材料制成的复合层。电介质层85的厚度t8大于10埃，例如在10埃与50埃之间、在50埃与1,000埃之间或在100埃与10,000埃之间。
接下来，参看图32F，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在电介质层85上形成光致抗蚀剂层86，例如正型光致抗蚀剂层或负型光致抗蚀剂层。随后，利用曝光和显影工艺将光致抗蚀剂层86图案化，且在曝光工艺期间，可使用1X步进器或1X接触对准器曝光光致抗蚀剂层86。接下来，参看图32G，用例如增强型等离子体蚀刻法等干式蚀刻法移除不在光致抗蚀剂层86下方的电介质层85。
接着，参看图32H，使用无机溶液或使用含有酰胺的有机溶液来移除光致抗蚀剂层86。光致抗蚀剂层86的一些残余物可能保留在块体金属层9上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除块体金属层9上的残余物。
参看图32I，在移除聚合物层86后，通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在绝缘层3上、在电介质层85上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14，且在聚合物层14中的多个开口14a将暴露电介质层85和块体金属层9。聚合物层14的厚度可大于2微米，例如在3微米与50微米之间且优选在5微米与25微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。图32I中所示形成聚合物层14以及聚合物层14中的开口14a的工艺可认为是图25G中说明的形成聚合物层14以及聚合物层14中的开口14a的工艺。
接下来，参看图32J，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层14上、在由开口14a所暴露的先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在由开口14a所暴露的电介质层85上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层64，且随后可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层64上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层65。粘附/势垒层64的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层65的材料可包含铜、镍、铝、金、铂、银或钯。
举例来说，当在聚合物层14上、在开口14a所暴露的先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在开口14a所暴露的电介质层85上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层64时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当通过合适的工艺，例如通过溅镀包含在聚合物层14上、在由开口14a所暴露的先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在开口14a所暴露的电介质层85上厚度在0.01微米与0.15微米之间的钛层的复合层，以及在钛层上厚度在0.1微米与0.35微米之间的钛钨合金层)，来形成粘附/势垒层64时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当在聚合物层14上、在开口14a所暴露的先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在开口14a所暴露的电介质层85上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层64时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
或者，当在聚合物层14上、在开口14a所暴露的先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上且在开口14a所暴露的电介质层85上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成粘附/势垒层64时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层65。
参看图32K，在形成种子层65后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在由先前描述任意材料构成的种子层65上形成厚度大于1微米，例如在5微米与50微米之间且优选在10微米与25微米之间的光致抗蚀剂层67，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层67图案化，以在光致抗蚀剂层67中形成两个开口67a，从而暴露出先前描述任何材料的种子层65。图32K中所示形成光致抗蚀剂层67以及在光致抗蚀剂层67中形成两个开口67a的工艺可认为是图27J中说明的形成光致抗蚀剂层67以及在光致抗蚀剂层67中形成开口67a的工艺。
接下来，参看图32L，可在两个开口67a中且在两个开口67a所暴露的先前描述任何材料的种子层65上电镀厚度大于1微米，例如在1微米与50微米之间且优选在2微米与20微米之间的金属层68。金属层68可以是金、铜、银、钯、铂、铑、钌、铼或镍单层，或者由先前描述的金属构成的复合层。形成图32L中所示的金属层68的工艺可认为是形成图27K中所说明的金属层68的工艺。图32L中所示金属层68的规格可认为是图27K中所说明的金属层68的规格。
参看图32M，在形成金属层68后，可使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层67。光致抗蚀剂层67的一些残余物可能保留在金属层68上和不在金属层68下方的种子层65上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除金属层68和种子层65上的残余物。
接下来，参看图32N，随后用蚀刻法移除不在金属层68下方的种子层65和粘附/势垒层64，这一步骤可认为是图27M中说明的步骤。因此，可在半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处形成电容器87和金属互连件88b。在经薄化的硅衬底1的背面1a处的金属互连件88b可由金属层9和68提供或由金属层9提供。金属互连件88b可通过穿硅通孔11a中的块体金属层9且通过细线金属结构619连接到电压调节器或转换器电路41，且可连接到先前描述的电感器36。
在经薄化的硅衬底1的背面1a处的电容器87可由下部板87a、在下部板87a上的上部板87b以及在下部板87a与上部板87b之间的电介质层85构成。由金属层4和块体金属层9构成的下部板87a可通过在穿硅通孔11f中的块体金属层9且通过细线金属迹线619′连接到电压调节器或转换器电路41。由粘附/势垒层64、种子层65和金属层68构成的上部板87b可通过在穿硅通孔11d中的块体金属层9且通过细线金属迹线622连接到内部电路22和23，且通过在穿硅通孔11e中的块体金属层9并通过细线金属迹线624连接到内部电路24。
在图32N中，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3、电容器87、金属互连件88b、聚合物层14和电介质层85形成，且聚合物层14中的开口14a在块体金属层9上。
在形成图32N中所示的结构后，可使用裸片切割工艺，将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，在半导体芯片的金属层68上未形成用于将电容器87或金属互连件88b连接到外部电路的金属凸块或线接合的线。
或者，在芯片封装中，存在第一线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的金属互连件88b的金属层68上，用于将金属互连件88b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd；且存在第二线接合的线，例如金线接合的线或铜线接合的线，其接合于半导体芯片的金属层68上，用于将电容器87连接到第一外部电路的接地总线或平面或者第二外部电路的接地总线或平面，所述第一外部电路或第二外部电路例如为印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。
或者，在芯片封装中，存在第一金属凸块，例如金凸块、铜凸块、镍凸块或焊料凸块，其连接到半导体芯片的金属互连件88b的金属层68，用于将金属互连件88b连接到第一外部电路(例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd；且存在第二金属凸块，例如金凸块、铜凸块、镍凸块或焊料凸块，其连接到半导体芯片的金属层68，用于将电容器87连接到第一外部电路的接地总线或平面或者第二外部电路的接地总线或平面，所述第一外部电路或第二外部电路例如为印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。
在下文中，图32O到图32R将展示用于在半导体晶片10的金属层68上形成两个金属凸块或支柱27的工艺，这两个金属凸块或支柱27用于将金属互连件88b连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底；并将电容器87连接到第一外部电路或第二外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。
参看图32O，在图32N中说明的步骤后，可通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层上形成聚合物层143，且聚合物层143中的两个开口143a在先前描述各种金属层68的金、铜、镍或钯的最上层的两个区上，并暴露出这些区。聚合物层143的厚度大于2微米，例如在3微米与50微米之间且优选在5微米与25微米之间。聚合物层143的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。图32O中所示形成聚合物层143以及聚合物层143中的两个开口143a的工艺可认为是图27N中说明的形成聚合物层14以及聚合物层14中的开口14a的工艺。图32O中所示的聚合物层143的规格可认为是图27N中所说明的聚合物层14的规格。
接下来，参看图32P，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层143上且在先前描述各种金属层68的金、铜、镍或钯的最上层由两个开口143a所暴露的两个区上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层16，且随后可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层16上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层18。粘附/势垒层16的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层18的材料可包含铜、镍、铝、金、银、铂或钯。图32P中所示在聚合物层143上且在先前描述各种金属层68的金、铜、镍或钯的最上层由两个开口143a所暴露的两个区上形成粘附/势垒层16以及在粘附/势垒层16上形成种子层18的工艺可认为是图27O中说明的在聚合物层14上且在先前描述各种金属层68的金、铜、镍或钯的最上层由开口14a所暴露的区上形成粘附/势垒层16以及在粘附/势垒层16上形成种子层18的工艺。图32P中所示粘附/势垒层16和种子层18的规格可分别认为是图27O中说明的粘附/势垒层16和种子层18的规格。
参看图32Q，在图32P中说明的步骤后，可在先前描述任何材料的种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的两个开口31a将暴露先前描述任何材料的种子层18，这一步骤可认为是图25I中说明的步骤。接下来，可在两个开口31a所暴露的先前描述任何材料的种子层18上且在两个开口31a中形成两个金属凸块或支柱27。图32Q中所示在两个开口31a所暴露的先前描述任何材料的种子层18上且在两个开口31a中形成两个金属凸块或支柱27的工艺可认为是图25J中说明的在开口31a所暴露的先前描述任何材料的种子层18上且在开口31a中形成金属凸块或支柱27的工艺。图32Q中所示两个金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。
接下来，参看图32R，移除光致抗蚀剂层31，这一步骤可认为是图25K中说明的步骤。随后，移除不在两个金属凸块或支柱27下方的种子层18，且接着移除不在两个金属凸块或支柱27下方的粘附/势垒层16，这一步骤可认为是图25L中说明的步骤。因此，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3、电容器87、金属互连件88b、聚合物层14和143、电介质层85、金属层16和18以及金属凸块或支柱27形成，且聚合物层14中的开口14a在块体金属层9上，且聚合物层143中的开口143a在块体金属层68上。在图32R中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图32R中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图32A到图32R中说明的步骤之前执行。在图32A到图32R中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，连接到半导体芯片的金属互连件88b的金属层68的第一金属凸块或支柱27可将金属互连件88b和先前描述的电感器36连接到第一外部电路的电力总线或平面，以接收来自外部电路的外部电源电压Vdd，且连接到半导体芯片的金属层68的第二金属凸块或支柱27可将电容器87连接到第一外部电路或第二外部电路的接地总线或平面。
图32S和图32T是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。参看图32S，图30J中所说明的半导体晶片10的硅衬底1是通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a而薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含电容器87、金属互连件88b、两个金属凸块或支柱27以及聚合物层14和143的结构，这些步骤可认为是图32A到图32R中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图32R中所示底部方案103相同的底部方案103。
参看图32T，在形成图32S中所示的结构后，移除助焊剂32。接下来，使用图15D到图1 5H中所说明的步骤，可在钝化层5上以及金属迹线或垫600由开口519和519′暴露的区600a上形成由粘附/势垒/种子层8121和金属层8122构成的多个经图案化的电路层812，且可在钝化层5上以及金属迹线或垫600由开口521、522和524暴露的区600a上形成由粘附/势垒/种子层8211和金属层8212构成的经图案化的电路层821。接下来，在经图案化的电路层812的金属层8122上、在经图案化的电路层821的金属层8212上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在金属层8122和8212的多个接触点上并暴露出这些接触点，这个步骤可认为是图15I中所说明的步骤。随后，在聚合物层98上以及开口980所暴露的金属层8122和8212的接触点上形成由三个金属层89a、89b和89c提供的多个金属凸块89，这个步骤可认为是图30L中所说明的步骤。图32T中所示金属凸块89的规格可认为是图30L中所说明的金属凸块89的规格。因此，过钝化方案102是由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。或者，可在经薄化的硅衬底1作用侧处的钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。
在形成图32T中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，连接到半导体芯片的金属互连件88b的金属层68的第一金属凸块或支柱27可将金属互连件88b和先前描述的电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd，且连接到半导体芯片的金属层68的第二金属凸块或支柱27可将电容器87连接到第一外部电路的接地总线或平面。连接半导体芯片的金属迹线、总线或平面81的第一金属凸块89可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第二金属凸块89可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的金属迹线、总线或平面81P的第一金属凸块89可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接半导体芯片的金属迹线、总线或平面81的第二金属凸块89可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的接地平面、总线或迹线82的多个第三金属凸块89可连接到第一外部电路的接地总线或平面。连接到半导体芯片的金属层68的金属凸块或支柱27可将电容器87连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面。
图32U是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。首先，通过机械研磨或化学机械抛光(CMP)图30M中所说明的半导体晶片10的硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含电容器87、金属互连件88b、两个金属凸块或支柱27以及聚合物层14和143的结构，这些步骤可认为是图32A到图32R中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图32R中所示底部方案103相同的底部方案103。或者，在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成两个金属凸块或支柱27后执行。
在形成图32U中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，连接到半导体芯片的金属互连件88b的金属层68的第一金属凸块或支柱27可将金属互连件88b和先前描述的电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd，且连接到半导体芯片的金属层68的第二金属凸块或支柱27可将电容器87连接到第一外部电路的接地总线或平面。连接半导体芯片的细线金属迹线619′的第一金属垫、凸块或迹线34a可连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第二金属垫、凸块或迹线34a可连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，连接到半导体芯片的细线金属迹线619的第一金属垫、凸块或迹线34a可连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。连接到半导体芯片的细线金属迹线619′的第二金属垫、凸块或迹线34a可连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。连接到半导体芯片的细线金属迹线621、622和624的多个第三金属垫、凸块或迹线34a可连接到第一外部电路的接地总线或平面。连接到半导体芯片的金属层68的金属凸块或支柱27可将电容器87连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面。
在下文中，将介绍图33A到图33Y中说明的用于形成图29A、图29B和图29D中的电容器87的另一工艺。参看图33A，图30A中所说明的半导体晶片10的硅衬底1是通过机械研磨或化学机械抛光(CMP)硅衬底1的背面1a而薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成多个穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的多个区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。穿硅通孔11a、11d、11e和11f完全穿透通过经薄化的硅衬底1和电介质层30。图33A中所示在经薄化的硅衬底1中且在电介质层30中形成穿硅通孔11f以及在穿硅通孔11f的侧壁上形成绝缘层3的工艺可认为是图24C到图24H或图24I到图24N中说明的在经薄化的硅衬底1中且在电介质层30中形成穿硅通孔11a、11b、11c、11d和11e以及在穿硅通孔11a、11b、11c、11d和11e的侧壁上形成绝缘层3的工艺。接下来，可在穿硅通孔11a、11d、11e和11f中、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成由粘附/势垒层4a和种子层4b构成的金属层4，这一步骤可认为是图25A中说明的步骤。
在形成金属层4后，在金属层4的种子层4b上形成阳极91和阴极92。阳极91的材料可包含聚苯胺、活性碳、石墨、聚吡咯、碳纳米管、NiCo合金或RuO2。或者，阳极91可为包含在金属层4的种子层4b上的镍层以及在镍层上表面和侧壁上的碳层的复合层。阴极92的材料可包含聚苯胺、活性碳、石墨、碳纳米管或聚吡咯。举例来说，当阳极91为NiCo合金时，阴极92可为活性碳或碳纳米管。或者，阳极91和阴极92可为多孔的。阳极91的厚度t9大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间，且宽度d2大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间。阴极92的厚度t10大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间，且宽度d3大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间。
参看图33B，在形成阳极91和阴极92后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在金属层4的种子层4b上、阳极91上且在阴极92上形成厚度大于1.5微米，例如在5微米与50微米之间且优选在10微米与25微米之间的光致抗蚀剂层29，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层29图案化，以在光致抗蚀剂层29中形成多个开口29a，从而暴露出金属层4的种子层4b。在曝光工艺期间，可使用1X步进器或1X接触对准器来曝光光致抗蚀剂层29。图33B中所示在金属层4的种子层4b上、阳极91上且在阴极92上形成光致抗蚀剂层29以及在光致抗蚀剂层29中形成开口29a的工艺可认为是图25B到图25C中说明的在种子层4b上形成光致抗蚀剂层29以及在光致抗蚀剂层29中形成开口29a的工艺。
接下来，参看图33C，可通过包含电镀工艺的工艺，在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9。图33C中所示在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9的工艺可认为是图25D中说明的在开口29a中且在开口29a所暴露的金属层4的种子层4b上形成块体金属层9的工艺。图33C中所示块体金属层9的规格可认为是图25D中所说明的块体金属层9的规格。
参看图33D，在图33C中说明的步骤后，可使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层29。光致抗蚀剂层29的一些残余物可能保留在块体金属层9上、在阳极91上、在阴极92上以及不在块体金属层9、阳极91和阴极92下方的金属层4的种子层4b上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体移除块体金属层9、阳极91、阴极92和金属层4的种子层4b上的残余物。
接下来，参看图33E，通过蚀刻不在块体金属层9、阳极91和阴极92下方的种子层4b，且随后蚀刻不在块体金属层9、阳极91和阴极92下方的粘附/势垒层4a，来移除不在块体金属层9、阳极91和阴极92下方的金属层4。图33E中所示移除不在块体金属层9、阳极91和阴极92下方的种子层4b以及移除不在块体金属层9、阳极91和阴极92下方的粘附/势垒层4a的工艺可认为是图25F中说明的移除不在块体金属层9下方的种子层4b以及移除不在块体金属层9下方的粘附/势垒层4a的工艺。
因此，在绝缘层3上且在经薄化的硅衬底1的背面1a处形成阳极91和阴极92，并在绝缘层3上且在经薄化的硅衬底1的背面1a处形成由金属层4和9提供的先前描述的金属迹线88a、88b和88c。图33F是图33E的俯视图。参看图33E和图33F，阴极92具有延伸到阳极91的多个平行线124之间的间隙中的多个平行线125。阳极91通过金属迹线88c连接到电压调节器或转换器电路41的节点P和先前描述的电感器36。阴极92通过金属迹线88a连接到电压调节器或转换器电路41的接地节点Rs以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。阴极92和阳极91的相邻线124与125之间的水平空间d4可大于0.1微米，例如在0.1微米与10微米之间且优选在1微米与5微米之间。
参看图33G，在图33E中说明的步骤后，可通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14。聚合物层14中的开口14b将暴露阳极91和阴极92，且阳极91和阴极92在绝缘层3上且在开口14b中。聚合物层14的厚度可大于2微米，例如在3微米与25微米之间且优选在5微米与15微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。图33G中所示形成聚合物层14以及聚合物层14中的开口14b的工艺可认为是图25G中说明的形成聚合物层14以及聚合物层14中的开口14a的工艺。
图33I是图33H的俯视图。参看图33H和图33I，含有聚合物和例如Li+、Ni+或Cu+等金属离子的胶态电解质93形成于聚合物层14中的开口14b中、开口14b所暴露的绝缘层3上且在平行线124与125之间的间隙中，并覆盖阳极91和阴极92的上表面。在形成胶态电解质93后，可在绝缘层3上且在聚合物层14中的开口14b中形成包含阳极91、阴极92和胶态电解质93的超级电容器87。在经薄化的硅衬底1的背面1a处的超级电容器87具有在在0.01微法拉与100微法拉之间的范围内的电容，且具有在每平方米在0.1微法拉与10微法拉(μF/mm2)之间的范围内的储能能力。由图33I中所示的粗线封闭的超级电容器87的面积在在0.1平方米与10平方米之间的范围内。或者，胶态电解质93可以用含有聚合物和例如Li+、Ni+或Cu+等金属离子的液态电解质替代。电容器87是可逆充电和放电的。
参看图33J，聚合物133是通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺形成于聚合物层14上，且覆盖胶态电解质93。聚合物层133的厚度可大于2微米，例如在3微米与25微米之间且优选在5微米与15微米之间。聚合物层133的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
参看图33K，聚合物层133的上表面可任选通过化学机械抛光(CMP)工艺或机械抛光工艺抛光，从而使聚合物层133具有与聚合物层14的上表面14s实质上共面的上表面133s。因此，在经薄化的硅衬底1的背面1a处形成底部方案103，且其包含绝缘层3；由阳极91、阴极92和胶态电解质93构成的电容器87；金属迹线88a、88b和88c；以及聚合物层14和133，且聚合物层14中的开口14b在绝缘层3上。
在图33K中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中的每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
图33L是展示图33K中说明的在经薄化的硅衬底1作用侧处的钝化层5上具有过钝化方案102的半导体晶片10的横截面图，半导体晶片10可通过合适的工艺，例如通过以下步骤形成。在图33K中说明的步骤后，首先在钝化层5中形成多个开口519、519′、521、522和524，以暴露金属迹线或垫600的多个区600a。开口519、519′、521、522和524在区600a上，且区600a在开口519、519′、521、522和524的底部。接下来，使用图15D到图15H中所说明的步骤，可在钝化层5上以及金属迹线或垫600由开口519和519′暴露的区600a上形成由粘附/势垒/种子层8121和金属层8122构成的多个经图案化的电路层812，且可在钝化层5上以及金属迹线或垫600由开口521、522和524暴露的区600a上形成由粘附/势垒/种子层8211和金属层8212构成的经图案化的电路层821。随后，在经图案化的电路层812的金属层8122上、在经图案化的电路层821的金属层8212上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在金属层8122和8212的多个接触点上并暴露出这些接触点，这个步骤可认为是图15I中所说明的步骤。接下来，在聚合物层98上以及开口980所暴露的金属层8122和8212的接触点上形成由三个金属层89a、89b和89c提供的多个金属凸块89，这个步骤可认为是图30L中所说明的步骤。图33L中所示金属凸块89的规格可认为是图30L中所说明的金属凸块89的规格。因此，过钝化方案102是由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成。
在形成图33L中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，第一金属凸块89可将半导体芯片的金属迹线、总线或平面81P连接到外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自外部电路的外部电源电压Vdd，且可通过在经薄化的硅衬底1的作用侧处的金属迹线、总线或平面81P并通过细线金属迹线619连接到在经薄化的硅衬底1的背面1a处的金属迹线88b以及电压调节器或转换器电路41。第二金属凸块89可将半导体芯片的金属迹线、总线或平面81连接到外部电路，以将经过调节或转换的电源电压Vcc输出给外部电路，且可通过在经薄化的硅衬底1的作用侧处的金属迹线、总线或平面81并通过细线金属迹线619′连接到在经薄化的硅衬底1的背面1a处的金属迹线88c以及电压调节器或转换器电路41。多个第三金属凸块89可将半导体芯片的接地平面、总线或迹线82连接到外部电路的接地总线或平面，且可通过在经薄化的硅衬底1的作用侧处的接地平面、总线或迹线82连接到在经薄化的硅衬底1的背面1a处的金属迹线88a以及内部电路21、22、23和24。
图33M是展示图33K中说明的在经薄化的硅衬底1的作用侧处具有金属垫、凸块或迹线的半导体晶片10的横截面图，半导体晶片10可通过合适的工艺，例如通过以下步骤形成。在图33K中说明的步骤后，首先在钝化层5中形成多个开口519、519′、521、522和524，以暴露金属迹线或垫600的多个区600a。开口519、519′、521、522和524在区600a上，且区600a在开口519、519′、521、522和524的底部。接下来，可在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成由两个金属层32和34提供的多个金属垫、凸块或迹线34a。图33M中所示在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成金属垫、凸块或迹线34a的工艺可认为是图25N中说明的在钝化层5上以及金属迹线或垫600由开口531、532、534、539和539′所暴露的区600a上形成金属垫、凸块或迹线34a的工艺。图33M中所示金属垫、凸块或迹线34a的规格可认为是图25N中说明的金属垫、凸块或迹线34a的规格。
在形成图33M中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，第一金属垫、凸块或迹线34a可将半导体芯片的细线金属迹线619连接到外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自外部电路的外部电源电压Vdd，且可通过细线金属迹线619连接到在经薄化的硅衬底1的背面1a处的金属迹线88b以及电压调节器或转换器电路41。第二金属垫、凸块或迹线34a可将半导体芯片的细线金属迹线619′连接到外部电路，以将经过调节或转换的电源电压Vcc输出给外部电路，且可通过细线金属迹线619′连接到在经薄化的硅衬底1的背面1a处的金属迹线88c以及电压调节器或转换器电路41。多个第三金属垫、凸块或迹线34a可将半导体芯片的细线金属迹线621、622和624连接到外部电路的接地总线或平面，且可通过细线金属迹线621、622和624连接到在经薄化的硅衬底1的背面1a处的金属迹线88a。
图33N到图33S展示在半导体晶片10的经薄化的硅衬底1的背面1a处形成图33E中说明的超级电容器87和多个金属凸块或支柱27的工艺。
参看图33N，在图33E中说明的步骤后，可通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在绝缘层3上且在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14。聚合物层14中的开口14a在金属迹线88b的先前描述各种块体金属层9的铜、金、铝、镍或钯最上层的区上并暴露这一区，聚合物层14中的开口14c在金属迹线88a的先前描述各种块体金属层9的铜、金、铝、镍或钯最上层的区上并暴露这一区，且聚合物层14中的开口14d在金属迹线88c的先前描述各种块体金属层9的铜、金、铝、镍或钯最上层的区上并暴露这一区。聚合物层14中的开口14b将暴露阳极91和阴极92，且阳极91和阴极92在开口14b中且在绝缘层3上。聚合物层14的厚度可大于2微米，例如在3微米与25微米之间且优选在5微米与15微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。图33N中所示的形成聚合物层14以及聚合物层14中的开口14a、14b、14c和14d的工艺可认为是图25G中说明的形成聚合物层14以及聚合物层14中的开口14a的工艺。
图33P是图33O的俯视图。参看图33O和图33P，含有聚合物和例如Li+、Ni+或Cu+等金属离子的胶态电解质93形成于聚合物层14中的开口14b中、在开口14b所暴露的绝缘层3上且在平行线124与125之间的间隙中，并覆盖阳极91和阴极92的上表面。在形成胶态电解质93后，可在绝缘层3上且在聚合物层14中的开口14b中形成包含阳极91、阴极92和胶态电解质93的超级电容器87。在经薄化的硅衬底1的背面1a处的超级电容器87具有在在0.01微法拉与100微法拉之间的范围内的电容，且具有在每平方米在0.1微法拉与10微法拉(μF/mm2)之间的范围内的储能能力。由图33P中所示的粗线封闭的超级电容器87的面积在在0.1平方米与10平方米之间的范围内。或者，胶态电解质93可以用含有聚合物和例如Li+、Ni+或Cu+等金属离子的液态电解质替代。电容器87是可逆充电和放电的。
接下来，参看图33Q，通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在聚合物层14上形成聚合物层133，并覆盖胶态电解质93，且聚合物层133中的多个开口133a在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区上，并暴露这些区。聚合物层133的厚度大于2微米，例如在3微米与25微米之间且优选在5微米与15微米之间。聚合物层133的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
在一种情形中，可通过合适的工艺，例如通过在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区上、在聚合物层14上且在胶态电解质93上旋转涂覆厚度在6微米与50微米之间的负型光敏性聚酰亚胺层；随后烘烤旋转涂覆的聚酰亚胺层；接着使用1X步进器或1X接触对准器，用波长范围为例如约434nm到438nm的G线、波长范围为例如约403nm到407nm的H线和波长范围为例如约363nm到367nm的I线中至少两者照射经过烘烤的聚酰亚胺层(也就是说，用G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经过烘烤的聚酰亚胺层)，来使经过烘烤的聚酰亚胺层曝光；接着使曝光的聚酰亚胺层显影，以形成暴露块体金属层9由开口14a、14c和14d所暴露的区的多个开口；随后在在100℃与150℃之间的温度下，在氮气环境中或在无氧环境中将显影的聚酰亚胺层固化或加热在20分钟与150分钟之间的时间(所述固化的聚酰亚胺层的厚度在3微米与25微米之间)；且接着用O2等离子体或含有低于200PPM的氟以及氧的等离子体移除金属迹线130的块体金属层9的残留聚合物材料或其它污染物，由此形成聚合物层133。以此方式，在聚合物层14上形成聚合物层133并覆盖胶态电解质93，且聚合物层133中形成的开口133a将暴露先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区。或者，可使用紫外线固化或加热显影的聚酰亚胺层。
在一种情形中，可通过合适的工艺，例如通过在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区上、在聚合物层14上且在胶态电解质93上旋转涂覆厚度在3微米与25微米之间的正型光敏性聚苯并噁唑层；随后烘烤旋转涂覆的聚苯并噁唑层；接着使用1X步进器或1X接触对准器，用波长范围为例如约434nm到438nm的G线、波长范围为例如约403nm到407nm的H线和波长范围为例如约363nm到367nm的I线中至少两者照射经过烘烤的聚苯并噁唑层(也就是说，用G线和H线、G线和I线、H线和I线，或G线、H线和I线照射经过烘烤的聚苯并噁唑层)，来使经过烘烤的聚苯并噁唑层曝光；接着使曝光的聚苯并噁唑层显影，以形成暴露块体金属层9由开口14a、14c和14d所暴露的区的多个开口；随后在在100℃与150℃之间的温度下，在氮气环境中或在无氧环境中将显影的聚苯并噁唑层固化或加热在5分钟与180分钟之间且优选在30分钟与120分钟之间的时间(所述固化的聚苯并噁唑层的厚度在3微米与25微米之间)；且接着用O2等离子体或含有低于200PPM的氟以及氧的等离子体移除金属迹线130的块体金属层9的残留聚合物材料或其它污染物，由此形成聚合物层133。以此方式，在聚合物层14上形成聚合物层133并覆盖胶态电解质93，且聚合物层133中形成的开口133a将暴露先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区。或者，可使用紫外线固化或加热显影的聚苯并噁唑层。
参看图33R，在图33Q中说明的步骤后，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在聚合物层133上、聚合物层14上且在块体金属层9由开口14a、14c和14d所暴露的区上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层16。接下来，可通过使用物理气相沉积(PVD)工艺，俩如溅镀工艺或蒸镀工艺，在粘附/势垒层16上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层18。粘附/势垒层16的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层18的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当在聚合物层133上、在聚合物层14上且在块体金属层9由开口14a、14c和14d所暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层16时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当通过合适的工艺，例如通过溅镀包含在聚合物层133上、聚合物层14上且在块体金属层9由开口14a、14c和14d所暴露的区上厚度在0.01微米与0.15微米之间的钛层，以及在钛层上厚度在0.1微米与0.35微米之间的钛钨合金层的复合层，来形成粘附/势垒层16时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层133上、在聚合物层14上且在块体金属层9由开口14a、14c和14d所暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层16时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
或者，当在聚合物层133上、在聚合物层14上且在块体金属层9由开口14a、14c和14d所暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成粘附/势垒层16时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18。
在形成种子层18后，可在先前描述任何材料的种子层18上形成光致抗蚀剂层31，且光致抗蚀剂层31中的多个开口31a将暴露先前描述任何材料的种子层18，这一步骤可认为是图25I中说明的步骤。开口31a在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层由开口14a、14c和14d所暴露的区上。接下来，可在开口31a所暴露的先前描述任何材料的种子层18上以及开口31a中形成金属凸块或支柱27。图33R中所示在开口31a所暴露的先前描述任何材料的种子层18上以及开口31a中形成金属凸块或支柱27的工艺可认为是图25J中说明的在开口31a所暴露的先前描述任何材料的种子层18上以及开口31a中形成金属凸块或支柱27的工艺。图33R中所示金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。
接下来，参看图33S，移除光致抗蚀剂层31，这一步骤可认为是图25K中说明的步骤。随后，移除不在金属凸块或支柱27下方的种子层18，且接着移除不在金属凸块或支柱27下方的粘附/势垒层16，这一步骤可认为是图25L中说明的步骤。因此，在经薄化的硅衬底1的背面1a处的底部方案103是由绝缘层3；由阳极91、阴极92和胶态电解质93构成的电容器87；金属迹线88a、88b和88c；聚合物层14和133；金属层16和18；以及金属凸块或支柱27形成，且聚合物层14中的开口14a、14c和14d在块体金属层9上，聚合物层14中的开口14b在绝缘层3上且聚合物层133中的开口133a在块体金属层9上。在图33S中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在图33S中说明的步骤后，通过借助倒置图的简要解释说明的以下步骤，在钝化层5中形成多个开口50，以暴露出金属迹线或垫600，且随后可在经薄化的硅衬底1作用侧处的钝化层5上另外形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中每一者。其后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
或者，在钝化层5上形成图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H和图20中说明的过钝化方案102中任一者的工艺可在图33A到图33E和图33N到图33S中说明的步骤之前执行。在图33A到图33E和图33N到图33S中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。
在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。在芯片封装中，例如，第一金属凸块或支柱27可将半导体芯片的金属迹线88b和先前描述电感器36连接到外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自外部电路的外部电源电压Vdd，且可通过金属迹线88b连接到先前描述的电感器36和电压调节器或转换器电路41。第二金属凸块或支柱27可将半导体芯片的金属迹线88c连接到外部电路，以将经过调节或转换的电源电压Vcc输出给外部电路。第二金属凸块或支柱27可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，并通过金属迹线88c连接到先前描述的电感器36和电容器87的阳极91。第三金属凸块或支柱27可将半导体芯片的金属迹线88a和电容器87连接到外部电路的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24。
图33T是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。首先，通过机械研磨或化学机械抛光(CMP)图30J中所说明的半导体晶片10的硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含电容器87、金属互连件88a、88b和88c、金属凸块或支柱27以及聚合物层14和143的结构，这些步骤可认为是图33A到图33E和图33N到图33S中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图33S中所示底部方案103相同的底部方案103。
在形成图33T中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，移除由半导体晶片10切割得到的半导体芯片的助焊剂32，且随后将半导体芯片封装成芯片封装。在芯片封装中，半导体芯片的底部方案103的金属凸块或支柱27可连接到第一外部电路，例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底，且多个线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)可与金属迹线或垫600的铜或铝由开口519、519′、521、522和524所暴露的区600a接合。线接合的线可将金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a连接到第一外部电路或第二外部电路，例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底。
在芯片封装中，例如，第一金属凸块或支柱27可将半导体芯片的金属迹线88b、电压调节器或转换器电路41和先前描述的电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd，且第一金属凸块或支柱27通过金属迹线88b和细线金属迹线619连接到电压调节器或转换器电路41。第二金属凸块或支柱27可将半导体芯片的金属迹线88c连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。第二金属凸块或支柱27可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，并通过金属迹线88c连接到先前描述的电感器36和电容器87的阳极91。第三金属凸块或支柱27可将半导体芯片的金属迹线88a、电容器87以及内部电路21、22、23和24连接到第一外部电路的接地总线或平面，且第三金属凸块或支柱27通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24。第一线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)与金属迹线或垫600的铜或铝由开口519′所暴露的区600a接合，并将半导体芯片的细线金属迹线619′和电压调节器或转换器电路41连接到第一外部电路或第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以输出经过调节或转换的电源电压Vcc。多个第二线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)与金属迹线或垫600的铜或铝由开口521、522和524所暴露的区600a接合，并将半导体芯片的细线金属迹线621、622和624以及内部电路21、22、23和24连接到第一外部电路或第二外部电路的接地总线或平面。
或者，在芯片封装中，第一线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)与金属迹线或垫600的铜或铝由开口519所暴露的区600a接合，并将半导体芯片的细线金属迹线619和电压调节器或转换器电路41连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。第二线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)与金属迹线或垫600的铜或铝由开口519′所暴露的区600a接合，并将细线金属迹线619′和电压调节器或转换器电路41连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。多个第三线接合的线(例如金线接合的线、铝线接合的线或铜线接合的线)与金属迹线或垫600的铜或铝由开口521、522和524所暴露的区600a接合，并将半导体芯片的细线金属迹线621、622和624以及内部电路21、22、23和24连接到第一外部电路的接地总线或平面。第一金属凸块或支柱27可将半导体芯片的金属迹线88a和电容器87连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24。第二金属凸块或支柱27可将半导体芯片的金属迹线88c连接到第二外部电路，以将经过调节或转换的电源电压Vcc输出给第二外部电路。第二金属凸块或支柱27可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，并通过金属迹线88c连接到先前描述的电感器36和电容器87的阳极91。
图33U是展示用于形成半导体晶片的工艺的横截面图，所述半导体晶片可通过合适的工艺，例如通过以下步骤形成。首先，通过机械研磨或化学机械抛光(CMP)图30M中所说明的半导体晶片10的硅衬底1的背面1a，将硅衬底1薄化到在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中和至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。随后，可在穿硅通孔11a、11d、11e和11f中且在经薄化的硅衬底1的背面1a处形成包含电容器87、金属互连件88a、88b和88c、金属凸块或支柱27以及聚合物层14和143的结构，这些步骤可认为是图33A到图33E和图33N到图33S中说明的步骤。因此，在经薄化的硅衬底1的背面1a处可形成与图33S中所示底部方案103相同的底部方案103。或者，在钝化层5上以及金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上形成金属垫、凸块或迹线34a的步骤可在形成金属凸块或支柱27后执行。
在形成图33U中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，第一金属凸块或支柱27可将半导体芯片的金属迹线88b和先前描述电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd，且可通过金属迹线88b和细线金属迹线619连接到电压调节器或转换器电路41。第二金属凸块或支柱27可将半导体芯片的金属迹线88c连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。第二金属凸块或支柱27可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，并通过金属迹线88c连接到先前描述的电感器36和电容器87的阳极91。第三金属凸块或支柱27可将半导体芯片的金属迹线88a和电容器87连接到第一外部电路的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24。通过将第一金属垫、凸块或迹线34a接合到第二外部电路，或通过将金线、铝线或铜线线接合到第一金属垫、凸块或迹线34a和第二外部电路，第一金属垫、凸块或迹线34a和细线金属迹线619′可将半导体芯片的电压调节器或转换器电路41连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。通过将多个第二金属垫、凸块或迹线34a接合到第二外部电路的接地总线或平面，或通过将多个金线、多个铝线或多个铜线线接合到第二金属垫、凸块或迹线34a和第二外部电路的接地总线或平面，第二金属垫、凸块或迹线34a以及细线金属迹线621、622和624可将半导体芯片的内部电路21、22、23和24连接到第二外部电路的接地总线或平面。
或者，在芯片封装中，通过将第一金属垫、凸块或迹线34a接合到第一外部电路，或通过将金线、铝线或铜线线接合到第一金属垫、凸块或迹线34a和第一外部电路，第一金属垫、凸块或迹线34a和细线金属迹线619可将半导体芯片的电压调节器或转换器电路41连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。通过将第二金属垫、凸块或迹线34a接合到第一外部电路，或通过将金线、铝线或铜线线接合到第二金属垫、凸块或迹线34a和第一外部电路，第二金属垫、凸块或迹线34a和细线金属迹线619′可将半导体芯片的电压调节器或转换器电路41连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。通过将多个第三金属垫、凸块或迹线34a接合到第一外部电路的接地总线或平面，或通过将多个金线、多个铝线或多个铜线线接合到第三金属垫、凸块或迹线34a和第一外部电路的接地总线或平面，第三金属垫、凸块或迹线34a以及细线金属迹线621、622和624可将半导体芯片的内部电路21、22、23和24连接到第一外部电路的接地总线或平面。第一金属凸块或支柱27可将半导体芯片的金属迹线88a和电容器87连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24。第二金属凸块或支柱27可将半导体芯片的金属迹线88c连接到第二外部电路，以将经过调节或转换的电源电压Vcc输出给第二外部电路。第二金属凸块或支柱27可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，并通过金属迹线88c连接到先前描述的电感器36和电容器87的阳极91。
图33V展示另一类电容器87的俯视图，且图33W展示沿图33V中的虚线A-A切割的横截面图。参看图33V和图33W，电容器87形成于半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处。可在半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处形成由金属层4和块体金属层9提供的屏蔽环123，用于容纳电容器87的胶态电解质93。或者，形成于半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处的屏蔽环123可为聚合物层，例如聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或环氧树脂层；或为无机层，例如氧化硅层、氧氮化硅层或氮化硅层。屏蔽环123的厚度大于电容器87的阳极91的厚度且大于电容器87的阴极92的厚度，且其上表面高于电容器87的阳极91的上表面且高于电容器87的阴极92的上表面。阳极91和阴极92都在屏蔽环123中的胶态电解质93中。聚合物层14形成于胶态电解质93上、屏蔽环123上、块体金属层9上且在绝缘层3上，并覆盖胶态电解质93和屏蔽环123。
电容器87的阳极91连接到金属迹线88c的块体金属层9，且电容器87的阴极92连接到金属迹线88a的块体金属层9。电容器87的阳极91可通过细线金属迹线619′和金属迹线88c连接到电压调节器或转换器电路41和先前描述的电感器36。电容器87的阴极92可通过细线金属迹线621和金属迹线88a连接到内部电路21，通过细线金属迹线622和金属迹线88a连接到内部电路22和23，且通过细线金属迹线622和624以及金属迹线88a连接到内部电路24。
可在块体金属层9上且在经薄化的硅衬底1的背面1a处形成两个金属凸块或支柱27。左边的一个金属凸块或支柱27可通过金属迹线88b、通过穿硅通孔11a中的块体金属层9且通过细线金属结构619连接到电压调节器或转换器电路41，并通过金属迹线88b连接到先前描述的电感器36。右边的一个金属凸块或支柱27可通过穿硅通孔11e中的块体金属层9、通过细线金属迹线621、622和624且通过金属迹线88a连接到内部电路21，通过穿硅通孔11e中的块体金属层9且通过细线金属迹线622和624连接到内部电路22和23，且通过穿硅通孔11e中的块体金属层9并通过细线金属迹线624连接到内部电路24。
在图33W中，底部方案103形成于经薄化的硅衬底1的背面1a处，且其包含绝缘层3；由阳极91、阴极92和胶态电解质93构成的电容器87；金属迹线88b；屏蔽环123；聚合物层14；金属层16和18；以及金属凸块或支柱27，且聚合物层14中的开口14a在块体金属层9上。过钝化方案102由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成，且聚合物层98中的开口980在经图案化的电路层812和821之下。
图33V和图33W中所示阳极91、阴极92和胶态电解质93的规格可分别认为是图33A到图33U中说明的阳极91、阴极92和胶态电解质93的规格。图33W中所示金属凸块或支柱27的规格可认为是图25G到图25L和图33N到图33U中说明的金属凸块或支柱27的规格。图33V和图33W中所示形成用于容纳胶态电解质93的屏蔽环123的工艺可认为是图33A到图33E中说明的用于形成金属层4和块体金属层9的工艺。图33V和图33W中由与指示图33A到图33U中的元件的元件符号相同的元件符号所指示的元件与图33A到图33U中所说明的元件具有相同材料和规格。
在形成图33V和图33W中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，左边的一个金属凸块或支柱27可将半导体芯片的金属迹线88b和先前描述电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。右边的一个金属凸块或支柱27可通过细线金属迹线622和624并通过穿硅通孔11e中的块体金属层9将半导体芯片的电容器87的阴极92和金属迹线88a连接到第一外部电路的接地总线或平面，且可通过细线金属迹线624并通过穿硅通孔11e中的块体金属层9将半导体芯片的内部电路21、22、23和24连接到第一外部电路的接地总线或平面。第一金属凸块89可将半导体芯片的金属迹线、总线或平面81连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。多个第二金属凸块89可将半导体芯片的接地平面、总线或迹线82连接到第二外电路的接地总线或平面。
或者，在芯片封装中，第一金属凸块89可将半导体芯片的金属迹线、总线或平面81P和电压调节器或转换器电路41连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。第二金属凸块89可将半导体芯片的金属迹线、总线或平面81连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。多个第三金属凸块89可将半导体芯片的接地平面、总线或迹线82连接到第一外部电路的接地总线或平面。右边的一个金属凸块或支柱27可通过细线金属迹线622和624并通过穿硅通孔11e中的块体金属层9将半导体芯片的电容器87的阴极92和金属迹线88a连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面，且可通过细线金属迹线624并通过穿硅通孔11e中的块体金属层9将半导体芯片的内部电路21、22、23和24连接到第二外部电路的接地总线或平面。
图33X展示另一类电容器87的俯视图，且图33Y展示沿图33X中的虚线A-A切割的横截面图。参看图33X和图33Y，电容器87形成于半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处。可在半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处形成由金属层4和块体金属层9提供的屏蔽环123，用于容纳电容器87的胶态电解质93。或者，形成于半导体晶片10的绝缘层3上且在经薄化的硅衬底1的背面1a处的屏蔽环123可为聚合物层，例如聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或环氧树脂层；或为无机层，例如氧化硅层、氧氮化硅层或氮化硅层。屏蔽环123的厚度大于电容器87的阳极91的厚度且大于电容器87的阴极92的厚度，且其上表面高于电容器87的阳极91的上表面且高于电容器87的阴极92的上表面。电容器87的阳极91在穿硅通孔11f中，在经薄化的硅衬底1的背面1a处且在屏蔽环123中的胶态电解质93中。电容器87的阴极92在穿硅通孔11d中，在经薄化的硅衬底1的背面1a处且在屏蔽环123中的胶态电解质93中。聚合物层14形成于胶态电解质93上、屏蔽环123上、块体金属层9上且在绝缘层3上，并覆盖胶态电解质93和屏蔽环123。
电容器87的阳极91可通过细线金属迹线619′连接到电压调节器或转换器电路41和先前描述的电感器36。电容器87的阴极92可通过细线金属迹线621连接到内部电路21，通过细线金属迹线622连接到内部电路22和23，并通过细线金属迹线622和624连接到内部电路24。
两个金属凸块或支柱27形成于块体金属层9上且在经薄化的硅衬底1的背面1a处，并连接块体金属层9。左边一个金属凸块或支柱27可通过金属迹线88b、通过穿硅通孔11a中的块体金属层9且通过细线金属结构619连接到电压调节器或转换器电路41，并通过金属迹线88b连接到先前描述的电感器36。右边的一个金属凸块或支柱27可通过穿硅通孔11e中的块体金属层9以及细线金属迹线621、622和624连接到内部电路21，通过穿硅通孔11e中的块体金属层9以及细线金属迹线622和624连接到内部电路22和23，通过穿硅通孔11e中的块体金属层9以及细线金属迹线624连接到内部电路24，并通过穿硅通孔11e中的块体金属层9以及细线金属迹线624连接到电容器87的阴极92。
在图33Y中，底部方案103形成于经薄化的硅衬底1的背面1a处，且其包含绝缘层3；由阳极91、阴极92和胶态电解质93构成的电容器87；金属迹线88b；屏蔽环123；聚合物层14；金属层16和18；以及金属凸块或支柱27，且聚合物层14中的开口14a在块体金属层9上。过钝化方案102由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成，且聚合物层98中的开口980在经图案化的电路层812和821之下。
图33X和图33Y中所示阳极91、阴极92和胶态电解质93的规格可分别认为是图33A到图33U中说明的阳极91、阴极92和胶态电解质93的规格。图33Y中所示金属凸块或支柱27的规格可认为是图25G到图25L和图33N到图33U中说明的金属凸块或支柱27的规格。图33X和图33Y中所示形成用于容纳胶态电解质93的屏蔽环123的工艺可认为是图33A到图33E中说明的用于形成金属层4和块体金属层9的工艺。图33X和图33Y中由与指示图33A到图33U中的元件的元件符号相同的元件符号所指示的元件与图33A到图33U中所说明的元件具有相同材料和规格。
在形成图33X和图33Y中所示的结构后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，左边的一个金属凸块或支柱27可将半导体芯片的金属迹线88b和先前描述的电感器36连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的电力总线或平面，以接收来自第一外部电路的外部电源电压Vdd。右边的一个金属凸块或支柱27可通过穿硅通孔11e中的块体金属层并通过细线金属迹线624将半导体芯片的电容器87的阴极92以及内部电路21、22、23和24连接到第一外部电路的接地总线或平面。第一金属凸块89可将半导体芯片的金属迹线、总线或平面81连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路。多个第二金属凸块89可将半导体芯片的接地平面、总线或迹线82连接到第二外电路的接地总线或平面。
或者，在芯片封装中，第一金属凸块89可将半导体芯片的金属迹线、总线或平面81P和电压调节器或转换器电路41连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd。第二金属凸块89可将半导体芯片的金属迹线、总线或平面81连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路。多个第三金属凸块89可将半导体芯片的接地平面、总线或迹线82连接到第一外部电路的接地总线或平面。右边的一个金属凸块或支柱27可通过穿硅通孔11e中的块体金属层9并通过细线金属迹线624将半导体芯片的电容器87的阴极92以及内部电路24连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面。
图34A到图34G展示在图33T中说明的半导体晶片10的经薄化的硅衬底1的作用侧处形成超级电容器87a、经图案化的电路层801、多个金属凸块或支柱89以及两个聚合物层98和99的工艺。
参看图34A，在形成图33T中所示的结构后，移除助焊剂32。接下来，可在钝化层5上且在金属迹线或垫600由钝化层5中的开口519、519′、521、522和524所暴露的区600a上形成粘附/势垒/种子层8011。粘附/势垒/种子层8011可通过合适的工艺形成，例如通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在钝化层5上且在金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上沉积厚度小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的粘附/势垒层8011a，且随后通过使用使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸镀工艺，在粘附/势垒层8011a上沉积厚度小于1微米，例如在0.005微米与0.5微米之间且优选在0.05微米与0.2微米之间的种子层8011b来形成。粘附层/势垒层8011a的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层8011b的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当在钝化层5上且在金属迹线或垫600由钝化层5中的开口519、519′、521、522和524所暴露的区600a上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层8011a时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.5微米之间且优选在0.05微米与0.2微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层8011b。
或者，当通过合适的工艺，例如通过溅镀包含在钝化层5上且在金属迹线或垫600由开口519、519′、521、522和524所暴露的区600a上的厚度在0.01微米与0.15微米之间的钛层以及在钛层上的厚度在0.1微米与0.35微米之间的钛钨合金层的复合层，来形成粘附/势垒层8011a时，可在钛钨合金层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.5微米之间且优选在0.05微米与0.2微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层8011b。
或者，当在钝化层5上且在金属迹线或垫600由钝化层5中的开口519、519′、521、522和524所暴露的区600a上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层8011a时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.5微米之间且优选在0.05微米与0.2微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层8011b。
或者，当在钝化层5上且在金属迹线或垫600由钝化层5中的开口519、519′、521、522和524所暴露的区600a上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.8微米之间且优选在0.05微米与0.5微米之间的含铬层，例如铬层单层，来形成粘附/势垒层801 1a时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.005微米与0.5微米之间且优选在0.05微米与0.2微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层8011b。
在形成粘附/势垒/种子层8011后，可在粘附/势垒/种子层8011的种子层8011b上形成阳极91a和阴极92a。阳极91a的材料可包含聚苯胺、活性碳、石墨、聚吡咯、碳纳米管、NiCo合金或RuO2。或者，阳极91a可为包含在种子层8011b上的镍层以及在镍层上表面和侧壁上的碳层的复合层。阴极92a的材料可包含聚苯胺、活性碳、石墨、碳纳米管或聚吡咯。举例来说，当阳极91a为NiCo合金时，阴极92a可为活性碳或碳纳米管。或者，阳极91a和阴极92a可为多孔的。阳极91a的厚度大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间，且宽度大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间。阴极92a的厚度大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间，且宽度大于1微米，例如在1微米与20微米之间且优选在2微米与10微米之间。
在形成阳极91a和阴极92a后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层8011b上、在阳极91a上且在阴极92a上形成厚度大于3微米，例如在3微米与110微米之间且优选在5微米与25微米之间的光致抗蚀剂层71，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层71图案化，以在光致抗蚀剂层71中形成多个开口710，从而暴露出种子层8011b。
随后，可通过包含电镀工艺和/或无电电镀工艺的工艺在粘附/势垒/种子层8011的由光致抗蚀剂层71中的开口710暴露的种子层8011b上以及开口710中形成块体金属层8012。块体金属层8012的厚度可大于2微米，例如在2微米与100微米之间且优选在3微米与20微米之间，且分别大于种子层8011b的厚度、粘附/势垒/种子层8011a的厚度以及细线金属层60中的每一者的厚度。块体金属层8012的宽度可大于1微米，例如在5微米与150微米之间且优选在5微米与50微米之间，且大于细线金属层60中的每一者的宽度。块体金属层8012的材料可包含金、铜、银、铝、钯、铂、铑、钌、铼、镍或先前描述材料的复合物。图34A中所示在粘附/势垒/种子层8011的由光致抗蚀剂层71中的开口710所暴露的种子层8011b上且在开口710中形成块体金属层8012的工艺可认为是图15F中说明的在粘附/势垒/种子层8011的由光致抗蚀剂层71中的开口710所暴露的种子层上且在开口710中形成块体金属层8012的工艺。图34A中所示块体金属层8012的规格可认为是图15F中所说明的块体金属层8012的规格。
参看图34B，在形成块体金属层8012后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层71。接下来，通过蚀刻不在块体金属层8012、阳极91a和阴极92a下方的种子层8011b，且随后蚀刻不在块体金属层8012、阳极91a和阴极92a下方的粘附/势垒层8011a，来移除不在块体金属层8012、阳极91a和阴极92a下方的粘附/势垒/种子层8011。图34B中所示的蚀刻不在块体金属层8012、阳极91a和阴极92a下方的粘附/势垒/种子层8011的种子层8011b的工艺可认为是图15H中说明的蚀刻不在块体金属层8012下方的粘附/势垒/种子层8011的种子层的工艺。图34B中所示的蚀刻不在块体金属层8012、阳极91a和阴极92a下方的粘附/势垒/种子层8011的粘附/势垒层8011a的工艺可认为是图15H中说明的蚀刻不在块体金属层8012下方的粘附/势垒/种子层8011的粘附/势垒层的工艺。
因此，阳极91a和阴极92a可形成于钝化层5上且在经薄化的硅衬底1的作用侧处，且由粘附/势垒/种子层8011和块体金属层8012构成的经图案化的电路层801可形成于钝化层5上且在经薄化的硅衬底1的作用侧处。经图案化的电路层801包含在钝化层5上且在经薄化的硅衬底1的作用侧处的多个金属迹线81、81P和82，且金属迹线81、81P和82是由粘附/势垒/种子层8011和块体金属层8012提供。金属迹线81可通过钝化层5中的开口519′并通过细线金属迹线619′连接到电压调节器或转换器电路41，并连接到内部电路21、22、23和24的多个电力节点。金属迹线81P可通过钝化层5中的开口519并通过细线金属迹线619连接到电压调节器或转换器电路41。金属迹线82可连接到电压调节器或转换器电路41；连接到内部电路21的接地节点；通过钝化层5中的开口522并通过细线金属迹线622连接到内部电路22的接地节点；通过钝化层5中的开口522并通过细线金属迹线622连接到内部电路23的接地节点；且通过钝化层5中的开口524并通过细线金属迹线624连接到内部电路24的接地节点。金属迹线81P和82可任选连接到先前描述的ESD防护电路44，其可进一步如图29B中所提及。
参看图34C，在图34B中说明的步骤后，可通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在钝化层5上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层上形成聚合物层98。聚合物层98中的多个开口980在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层的多个区上，并暴露这些区。聚合物层98中的开口980a将暴露阳极91a和阴极92a，且阳极91a和阴极92a在开口980a中且在钝化层5上。聚合物层98的厚度可大于2微米，例如在2微米与30微米之间，并大于细线电介质层30中每一者的厚度。聚合物层98的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
图34D是图34C的俯视图。参看图34C和图34D，阴极92a具有延伸到阳极91a的多个平行线124a之间的间隙中的多个平行线125a。阴极92a和阳极91a的相邻线124a与125a之间的水平空间可大于0.1微米，例如在0.1微米与10微米之间且优选在1微米与5微米之间。阳极91a通过金属迹线81连接到电压调节器或转换器电路41的节点P。阴极92a通过金属迹线82连接到电压调节器或转换器电路41的接地节点Rs以及内电路21、22、23和24的接地节点Ts、Us、Vs和Ws。
在形成聚合物层98以及聚合物层98中的开口980和980a后，在聚合物层98中的开口980a中、在开口980a所暴露的钝化层5上且在平行线124a与125a之间的间隙中形成含有聚合物以及例如Li+、Ni+或Cu+等金属离子的胶态电解质93a，并覆盖阳极91a和阴极92a的上表面。
在形成胶态电解质93a后，可在钝化层5上且在聚合物层98中的开口980a中形成包含阳极91a、阴极92a和胶态电解质93a的超级电容器87a。在经薄化的硅衬底1的作用侧处的超级电容器87a具有在在0.01微法拉与100微法拉之间的范围内的电容，且具有在每平方米在0.1微法拉与10微法拉(μF/mm2)之间的范围内的储能能力。由图34D中所示的粗线封闭的超级电容器87的面积在在0.1平方米与10平方米之间的范围内。或者，胶态电解质93a可以用含有聚合物和例如Li+、Ni+或Cu+等金属离子的液态电解质替代。电容器87a是可逆充电和放电的。金属迹线81可将超级电容器87a的阳极91a连接到电压调节器或转换器电路41并连接到内部电路21、22、23和24的电力节点，且金属迹线82可将超级电容器87a的阴极92a连接到电压调节器或转换器电路41并连接到内部电路21、22、23和24的接地节点。
接下来，参看图34E，通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含固化工艺的工艺，在聚合物层98上形成聚合物层99，并覆盖超级电容器87a的胶态电解质93a，且聚合物层99中的多个开口990在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由聚合物层98中的开口980所暴露的区上，并暴露这些区。聚合物层990的厚度可大于2微米，例如在2微米与30微米之间，并大于细线电介质层30中每一者的厚度。聚合物层99的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图34F，金属层89a可形成于聚合物层99上、聚合物层98上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980所暴露的多个区上。随后，金属层89b可形成于金属层89a上。金属层89a的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且金属层89b的材料可包含铜、镍、铝、金、银、铂或钯。可通过合适的工艺，例如通过物理气相沉积(PVD)工艺(例如，溅镀工艺或蒸镀工艺)来形成金属层89a和89b。金属层89a的厚度可小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间，且金属层89b的厚度可小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间。
举例来说，当在聚合物层99上、聚合物层98上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成金属层89a时，可在含钛层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
或者，当在聚合物层99上、聚合物层98上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980暴露的区上，通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含钽层，例如钽或氮化钽单层，来形成金属层89a时，可在含钽层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
或者，当在聚合物层99上、聚合物层98上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980暴露的区上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的含铬层，例如铬层单层，来形成金属层89a时，可在含铬层上通过合适的工艺，例如通过溅镀厚度小于1微米，例如在0.05微米与0.5微米之间、在0.08微米与0.15微米之间、在0.1微米与1微米之间或在0.2微米与0.5微米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成金属层89b。
在形成金属层89b之后，光致抗蚀剂层71a可形成于金属层89b上，且光致抗蚀剂层71a中的多个开口71b位于先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980暴露的区上，并暴露金属层89b。接下来，可通过包含电镀工艺的工艺在由开口71b暴露的金属层89b上且在开口71b中形成金属层89c。金属层89c的厚度可大于3微米，例如在3微米与200微米之间且优选在5微米与100微米之间，且分别大于金属层89b的厚度、金属层89a的厚度和细线金属层60中的每一者的厚度。金属层89c的宽度可大于1微米，例如在5微米与200微米之间且优选在5微米与50微米之间，且大于细线金属层60中的每一者的宽度。金属层89c可包含铜、金、镍、铝、银、钯、焊料或先前描述材料的复合物。
举例来说，金属层89c可由单一金属层构成，其是通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于3微米，例如在10微米与150微米之间且优选在20微米与100微米之间的厚度而形成。
或者，金属层89c可由单一金属层构成，其是通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的金层89b)上电镀金层到大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的厚度而形成。
或者，金属层89c可由单一金属层构成，其是通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的铜层或镍层89b)上电镀镍层到大于3微米，例如在5微米与150微米之间且优选在10微米与100微米之间的厚度而形成。
或者，金属层89c可由单一金属层构成，其是通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的铜层或镍层89b)上电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到大于5微米，例如在5微米与200微米之间且优选在10微米与150微米之间的厚度而形成。
或者，金属层89c可由三个金属层构成，其通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于1微米，例如在3微米与150微米之间且优选在5微米与100微米之间的厚度，接下来在开口71b中且在开口71b中的电镀的铜层上电镀或无电电镀镍层到大于1微米，例如在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在开口71b中且在开口71b中电镀的或无电电镀的镍层上电镀或无电电镀金层或钯层到大于0.005微米，例如在0.005微米与10微米之间且优选在0.05微米与1微米之间的厚度而形成。
或者，金属层89c可由三个金属层构成，其是通过合适的工艺，例如，通过在开口71b中且在开口71b暴露的金属层89b(优选为先前描述的铜层89b)上电镀铜层到大于1微米，例如在5微米与150微米之间且优选在10微米与100微米之间的厚度，接下来在开口71b中且在开口71b中的电镀的铜层上电镀或无电电镀镍层到大于1微米，例如在1微米与15微米之间且优选在2微米与10微米之间的厚度，且随后在开口71b中且在开口71b中电镀的或无电电镀的镍层上电镀或无电电镀焊料层(例如，锡铅合金、锡银合金或锡银铜合金的含铋层、含铟层或含锡层)到大于1微米，例如在5微米与100微米之间且优选在10微米与50微米之间的厚度而形成。
参看图34G，在如图34F中所示形成金属层89c后，使用无机溶液或使用含酰胺的有机溶液移除光致抗蚀剂层71a。接下来，通过蚀刻工艺移除不在金属层89c下方的金属层89b，且随后通过蚀刻工艺移除不在金属层89c下方的金属层89a。图34G中所示移除不在金属层89c下方的金属层89b的工艺可认为是图15H中说明的移除不在块体金属层8012下方的粘附/势垒/种子层8011的种子层的工艺。图34G中所示移除不在金属层89c下方的金属层89a的工艺可认为是图15H中所说明的移除不在块体金属层8012下方的粘附/势垒/种子层8011的粘附/势垒层的工艺。
因此，由金属层89a、89b和89c提供的金属凸块或支柱89可形成于聚合物层98和99上且在先前描述各种块体金属层8012的金、铜、银、铝、钯、铂、铑、钌、铼或镍的最上层由开口980暴露的区上。可以使用金属凸块或支柱89的金属层89c，通过将金属层89c与外部电路接合而连接到外部电路，例如球栅格阵列(BGA)衬底、印刷电路板、半导体芯片、金属衬底、玻璃衬底或陶瓷衬底。
在图34G中，底部方案103形成于在经薄化的硅衬底1的背面1a处，且包含绝缘层3；由阳极91、阴极92和胶态电解质93构成的电容器87；金属迹线88a、88b和88c；以及聚合物层14和133，且聚合物层14中的开口14a、14c和14d在块体金属层9下方，聚合物层14中的开口14b在绝缘层3下方，且聚合物层133中的开口133a在块体金属层9下方。过钝化方案102是以由经图案化的电路层801提供的金属迹线81、81P和82；由阳极91a、阴极92a和胶态电解质93a构成的电容器87a；聚合物层98和99；以及金属凸块89形成于经薄化的硅衬底1的作用侧处，且聚合物层98中的开口980在经图案化的电路层801上，聚合物层中的开口980a在钝化层5上，且聚合物层99中的开口990在经图案化的电路层801上。
在图34G中说明的步骤后，可利用裸片切割工艺将半导体晶片10切割成多个个别的半导体芯片。在执行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，例如，金属凸块或支柱27中的一者可将半导体芯片的金属迹线88b连接到第一外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd，且可通过金属迹线88b、通过穿硅通孔11a中的块体金属层9并通过细线金属迹线619连接到电压调节器或转换器电路41。金属凸块或支柱27中的另一者可将半导体芯片的金属迹线88c连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路，并且可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，且通过金属迹线88c连接到电容器87的阳极91。金属凸块或支柱27中的另一者可将半导体芯片的金属迹线88a和电容器87连接到第一外部电路的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。金属凸块或支柱89中的一者可将半导体芯片的金属迹线81连接到第二外部电路(例如印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以将经过调节或转换的电源电压Vcc输出给第二外部电路，并且可通过金属迹线81和细线金属迹线619′连接到电压调节器或转换器电路41，且通过金属迹线81连接到电容器87a的阳极91a以及内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp。金属凸块或支柱89中的另一者可将半导体芯片的接地平面、总线或迹线82连接到第二外部电路的接地总线或平面，且可通过金属迹线82连接到电容器87a的阴极92a以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。
或者，在芯片封装中，金属凸块或支柱89中的一者可将半导体芯片的金属迹线81P连接到第一外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)，以接收来自第一外部电路的外部电源电压Vdd，且可通过金属迹线81P和细线金属迹线619连接到电压调节器或转换器电路41。金属凸块或支柱89中的另一者可将半导体芯片的金属迹线81连接到第一外部电路，以将经过调节或转换的电源电压Vcc输出给第一外部电路，并且可通过金属迹线81和细线金属迹线619′连接到电压调节器或转换器电路41，且通过金属迹线81连接到电容器87a的阳极91a以及内部电路21、22、23和24的电力节点Tp、Up、Vp和Wp。金属凸块或支柱89中的另一者可将半导体芯片的接地平面、总线或迹线82连接到第一外部电路的接地总线或平面，且可通过金属迹线82连接到电容器87a的阴极92a以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。金属凸块或支柱27中的一者可将半导体芯片的金属迹线88a和电容器87连接到第二外部电路(例如半导体芯片、印刷电路板、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)的接地总线或平面，且可通过金属迹线88a连接到电容器87的阴极92以及内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。金属凸块或支柱27中的另一者可将半导体芯片的金属迹线88c连接到第二外部电路，以将经过调节或转换的电源电压Vcc输出给第二外部电路，并且可通过金属迹线88c和细线金属迹线619′连接到电压调节器或转换器电路41，且通过金属迹线88c连接到电容器87的阳极91。
然而，先前描述的电感器36和先前描述的电容器87可为离散的装置。在下文中，将介绍图35A到图35D中所示的用于将离散电感器36和离散电容器87连接到半导体晶片10的工艺。离散电感器36可用于图29A和图29B中所示的电感器36，且离散电容器87可用于图29A、图29B和图29D中所示的电容器87。
参看图35A，通过机械研磨或化学机械抛光(CMP)图30A中所说明的半导体晶片10的硅衬底1的背面1a而使硅衬底1变薄为在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。接下来，可在经薄化的硅衬底1中且在至少一个电介质层30中形成穿硅通孔11a、11d、11e和11f，从而暴露出细线金属层60的区60a，且接着可在经薄化的硅衬底1的背面1a上且在穿硅通孔11a、11d、11e和11f的侧壁上形成绝缘层3，这些步骤可认为是图24C到图24H或图24I到图24N中所说明的步骤。穿硅通孔11a、11d、11e和11f完全穿透通过经薄化的硅衬底1和电介质层30。接下来，可在穿硅通孔11a、11d、11e和11f中、在绝缘层3上且在经薄化的硅衬底1的背面1a处形成由金属层4和9所提供的互连结构88，这些步骤可认为是图25A到图25F中所说明的步骤。互连结构88包含多个金属迹线88a、88b和88c。
参看图35B，在图35A中所说明的步骤之后，通过包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包括硬化工艺在内的工艺，在绝缘层3上和先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层上形成聚合物层14，且聚合物层14中的多个开口14a在先前描述各种块体金属层9的铜、金、铝、镍或钯的最上层的多个区之上，并暴露出这些区。聚合物层14的厚度可大于3微米，例如在3微米与50微米之间且优选在5微米与25微米之间。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。图35B中所示的形成聚合物层14和聚合物层14中的开口14a的工艺可认为是图25G中所说明的形成聚合物层14和聚合物层14中的开口14a的工艺。
参看图35C，在图35B中所说明的步骤之后，使用图15D到图15H中所说明的步骤，可在钝化层5上且在金属迹线或垫600由开口519和519′暴露的区600a上形成由粘附/势垒/种子层8121和金属层8122构成的多个经图案化的电路层812，且可在钝化层5上且在金属迹线或垫600由开口521、522和524暴露的区600a上形成由粘附/势垒/种子层8211和金属层8212构成的经图案化的电路层821。接下来，在经图案化的电路层812的金属层8122上、在经图案化的电路层812的金属层8212上且在钝化层5上形成聚合物层98，且聚合物层98中的多个开口980在金属层8122和8212的多个接触点之上并暴露出这些接触点，这个步骤可认为是图15I中所说明的步骤。接下来，在聚合物层98上且在开口980所暴露的金属层8122和8212的接触点上形成由三层金属层89a、89b和89c提供的多个金属凸块89，这个步骤可认为是图30L中所说明的步骤。或者，可在图35A和图35B中所说明的步骤之前执行形成经图案化的电路层812和821、聚合物层98和金属凸块89的步骤。图35C中所示金属凸块89的规格可认为是图30L中所说明的金属凸块89的规格。因此，可在经薄化的硅衬底1的作用侧处钝化层5之上形成经图案化的电路层812和821、聚合物层98和金属凸块89。
参看图35D，可通过厚度大于1微米(例如，在10微米与250微米之间)的多个金属凸块144将离散电感器36和离散电容器87连接到由开口14a暴露的块体金属层9，金属凸块144例如焊料球或凸块、金凸块、铜凸块、银凸块、铝凸块或镍凸块。因此，经薄化的硅衬底1的背面1a处的底部方案103由绝缘层3、由金属层4和9提供的金属迹线88a、88b和88c、离散电感器36、离散电容器87、金属凸块144和聚合物层14形成，且聚合层14中的开口14a在块体金属层9之上。过钝化方案102由经图案化的电路层812和821、聚合物层98和金属凸块89在经薄化的硅衬底1的作用侧处形成，且聚合物层98中的开口980在经图案化的电路层812和821之下。在形成图35D中所示的结构之后，可利用裸片切割工艺将半导体晶片10切割成多个独立的半导体芯片。在进行了裸片切割工艺后，可将由半导体晶片10切割得到的半导体芯片封装成芯片封装。
在芯片封装中，半导体芯片在经薄化的硅衬底1的背面1a处的离散电感器36可通过金属迹线88b和88c、通过穿硅通孔11f和11a中的块体金属层9且通过细线金属迹线619和619′而连接到半导体芯片的电压调节器或转换器电路41。半导体芯片在经薄化的硅衬底1的背面1a处的离散电容器87可通过金属迹线88c、通过穿硅通孔11f中的块体金属层9且通过细线金属迹线619′而连接至半导体芯片的电压调节器或转换器电路41，通过金属迹线88c而连接到离散电感器36，通过金属迹线88a且通过细线金属迹线621而连接至内部电路21，通过金属迹线88a、通过穿硅通过11d中的块体金属层9且通过细线金属迹线622而连接至内部电路22和23，且通过金属迹线88a、通过穿硅通孔11e中的块体金属层9且通过细线金属迹线624而连接至内部电路24。金属凸块89中的一者可将半导体芯片在经薄化的硅衬底1的作用侧处的金属迹线81P连接到外部电路(例如，印刷电路板、半导体芯片、球栅格阵列(BGA)衬底、金属衬底、玻璃衬底或陶瓷衬底)以接收来自外部电路的外部电源电压Vdd，且可通过半导体芯片在经薄化的硅衬底1的作用侧处的金属迹线81P且通过半导体芯片的细线金属迹线619而连接到半导体芯片在经薄化的硅衬底1的背面1a处的金属迹线88b和离散电感器36和半导体芯片的电压调节器或转换器电路41。金属凸块89中的另一者可将半导体芯片在经薄化的硅衬底1的作用侧处的金属迹线81连接到外部电路以将经调节或经转换的电源电压Vcc输出给外部电路，且可通过半导体芯片在经薄化的硅衬底1的作用侧处的金属迹线81且通过半导体芯片的细线金属迹线619′而连接到半导体芯片在经薄化的硅衬底1的背面1a处的金属迹线88c和离散电感器36和半导体芯片的电压调节器或转换器电路41。金属凸块89中的其它两个凸块可将半导体芯片在经薄化的硅衬底1的作用侧处的接地平面、总线或迹线82连接到外部电路的接地总线或平面，且可通过经薄化的硅衬底1的作用侧处的接地平面、总线或迹线82而连接到半导体芯片在经薄化的硅衬底1的背面1a处的金属迹线88a和半导体芯片的内部电路21、22、23和24的接地节点Ts、Us、Vs和Ws。
参看图36A，芯片封装模块118含有球栅格阵列(BGA)衬底110、在BGA衬底110的顶面上的两个芯片封装57和84、在BGA衬底110的顶面上的离散电容器112，以及在BGA衬底110的底面上的多个焊料球111a。离散电容器112可通过多个焊料球111d而设置在BGA衬底110上并连接到BGA衬底110。芯片封装模块118的BGA衬底110可通过焊料球111a而设置在衬底上并连接到衬底，例如印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。焊料球111a和111d可包含铋、铟、锡铅合金、锡银合金或锡银铜合金。
芯片封装84含有以下各者：球栅格阵列(BGA)衬底113；两个动态随机存取存储器(DRAM)芯片104，其在BGA衬底113的顶面之上；两个快闪存储器芯片114，其在DRAM芯片104之上且在BGA衬底113之上；专用集成电路(ASIC)芯片115，其在快闪存储器芯片114中上面的快闪存储器芯片上、在DRAM芯片104之上且在BGA衬底113之上；多个焊料球111c，其在BGA衬底113的底面上且含有铋、铟、锡铅合金、锡银合金或锡银铜合金；多个经线接合的线119，例如金线、铜线或铝线，其将芯片104、114和115中的一者连接到芯片104、114和115中的另一者或连接到BGA衬底113；和模塑料116，例如聚合物或基于环氧树脂的材料，其在BGA衬底113的顶面上、在经线接合的线119上且在芯片104、114和115上，囊封芯片104、114和115以及经线接合的线119。芯片封装84的BGA衬底113可通过焊料球111c而设置在BGA衬底110上并连接到BGA衬底110。
图36A中所示的线5指示先前描述的钝化层。DRAM芯片104和快闪存储器芯片114各自含有先前描述的硅衬底1、IC结构6a、先前描述的钝化层5以及先前描述的过钝化方案102的组合，且所述组合可认为是图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K中的一者，且如这些图中所示，在硅衬底1之上且在钝化层5之下的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43和44、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。关于芯片104和114，过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
可通过使用厚度在1微米与50微米之间的胶材料(例如，聚合物或基于环氧树脂的材料)膜135将DRAM芯片104中下面的芯片的硅衬底1粘附到BGA衬底113的顶面，将DRAM芯片104中下面的芯片安装到BGA衬底113上。可通过使用另一个胶材料膜135将DRAM芯片104中上面的芯片的硅衬底1粘附到DRAM芯片104中下面的芯片的过钝化方案102，将DRAM芯片104中上面的芯片安装到DRAM芯片104中下面的芯片上。可通过使用另一个胶材料膜135将快闪存储器芯片114中下面的芯片的硅衬底1粘附到DRAM芯片104中上面的芯片的过钝化方案102，将快闪存储器芯片114中下面的芯片安装到DRAM芯片104中上面的芯片上。可通过使用另一个胶材料膜135将快闪存储器芯片114中上面的芯片的硅衬底1粘附到快闪存储器芯片114中下面的芯片的过钝化方案102，将快闪存储器芯片114中上面的芯片安装到快闪存储器芯片114中下面的芯片上。可通过使用另一个胶材料膜135将ASIC芯片115粘附到快闪存储器芯片114中上面的芯片的过钝化方案102，将ASIC芯片115安装到快闪存储器芯片114中上面的芯片上。
DRAM芯片104中上面的芯片的右边部分悬于DRAM芯片104中下面的芯片之上，且DRAM芯片104中下面的芯片的左边部分不在DRAM芯片104中上面的芯片正下方。DRAM芯片104中上面的芯片的左侧壁从DRAM芯片104中下面的芯片的左侧壁凹进。快闪存储器芯片114中下面的芯片的右边部分悬于DRAM芯片104中上面的芯片之上，且DRAM芯片104中上面的芯片的左边部分不在快闪存储器芯片114中下面的芯片正下方。快闪存储器芯片114中下面的芯片的左侧壁从DRAM芯片104中上面的芯片的左侧壁凹进。快闪存储器芯片114中上面的芯片的右边部分悬于快闪存储器芯片114中下面的芯片之上，且快闪存储器芯片114中下面的芯片的左边部分不在快闪存储器芯片114中上面的芯片正下方。快闪存储器芯片114中上面的芯片的左侧壁从快闪存储器芯片114中下面的芯片的左侧壁凹进。
经线接合的线119中的一者(例如)可接合在以下各者上以将芯片104和114中的一者连接到芯片104和114中的另一者、连接到芯片115或连接到BGA衬底113：过钝化方案102中的经图案化的电路层801的块体金属层8012、过钝化方案102中的经图案化的电路层802的块体金属层8022、过钝化方案102中的经图案化的电路层803的块体金属层8032、过钝化方案102中的金属迹线81、过钝化方案102中的金属迹线81P、过钝化方案102中的金属迹线82、过钝化方案102中的金属迹线83、过钝化方案102中的金属迹线83′、过钝化方案102中的金属迹线83r，或过钝化方案102中的金属迹线85。
芯片封装57含有：球栅格阵列(BGA)衬底117；芯片101，其在BGA衬底117的顶面上；存储器芯片100，例如动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片，其在芯片101之上且在BGA衬底117之上；多个焊料球111b，其在BGA衬底117的底面上并含有铋、铟、锡铅合金、锡银合金或锡银铜合金；超级离散电容器94，其在芯片101之上且在BGA衬底117之上；超级离散电感器95，其在芯片101之上且在BGA衬底117之上；多个经线接合的线119a，例如金线、铜线或铝线，其将芯片101连接到BGA衬底117；以及模塑料120，例如聚合物或基于环氧树脂的材料，其在BGA衬底117的顶面上、在经线接合的线119a上、在芯片100和101上、在超级离散电容器94上且在超级离散电感器95上，囊封芯片100和101、经线接合的线119a、超级离散电容器94和超级离散电感器95。芯片封装57的BGA衬底117可通过焊料球111b而设置在BGA衬底110上并连接到BGA衬底110。
芯片101可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构设计的中央处理单元(CPU)芯片，例如ARM、强ARM或MIP；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；全球定位系统(GPS)芯片；蓝牙芯片；无线局域网(WLAN)芯片；包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何基带电路块的芯片上系统(SOC)；包含基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包含基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包含基带电路块和无线局域网(WLAN)电路块但不包含任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块和无线局域网(WLAN)电路块但不包含任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包含图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片101可为包含以下各电路块的芯片：中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、蓝牙电路块、全球定位系统(GPS)电路块，和/或无线局域网(WLAN)电路块。芯片101、图形处理单元(GPU)芯片，或芯片101中的图形处理单元(GPU)电路块可以是针对2D或3D视频显示器而设计的，且可通过经线接合的线119a、BGA衬底117和110以及焊料球111a和111b而连接到3D视频显示器，例如3D电视(3D TV)或3D视频游戏播放器。
芯片101含有先前描述的硅衬底1、IC结构6a、先前描述的钝化层5以及先前描述的过钝化方案102的组合，且所述组合可认为是图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K中的一者，且如这些图中所示，在硅衬底1之上且在钝化层5之下的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43和44、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。关于芯片101，过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
超级离散电容器94和超级离散电感器95可通过包含铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111e而设置在芯片101的过钝化方案102的先前描述的经图案化的电路层上并连接到芯片101的过钝化方案102的先前描述的经图案化的电路层。举例来说，用于将离散电容器94和离散电感器95安装在芯片101的过钝化方案102上的工艺可通过以下步骤来执行：在芯片101的过钝化方案102中的经图案化的电路层801、802或803或金属迹线81、81P、82、83、83′83r或85的由最上聚合物层中的开口任选地暴露的多个接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将离散电容器94和离散电感器95安装到焊料膏上；且接着对焊料膏回流或加热以形成将离散电容器94和离散电感器95接合到芯片101的固体焊料球111e。
可通过使用另一个胶材料膜135将芯片101的硅衬底1粘附到BGA衬底117的顶面，将芯片101安装到BGA衬底117上。存储器芯片100可通过多个金属球、凸块或柱132(例如，铜凸块或铜柱、焊料球或凸块、镍凸块或镍柱或金凸块或金柱)而设置在芯片101的过钝化方案102中的经图案化的电路层上并连接到芯片101的过钝化方案102中的经图案化的电路层，金属球、凸块或柱132的厚度大于5微米，例如在10微米与100微米之间或在50微米与200微米之间，且邻近金属球、凸块或柱132之间的间距可大于10微米，例如在10微米与100微米之间。底填料107(例如，聚合物)填充于芯片101与存储器芯片100之间的间隙中且封闭金属球、凸块或柱132。
对于将存储器芯片100安装到芯片101上的工艺，原先可在存储器芯片100上形成金属球、凸块或柱132，且接着可使金属球、凸块或柱132与芯片101的过钝化方案102中的经图案化的电路层801、802或803或金属迹线81、81P、82、83、83′、83r或85的由最上聚合物层中的开口任选地暴露的多个接触点接合。举例来说，用于将存储器芯片100安装到芯片101中的工艺可通过以下步骤来执行：在芯片101的过钝化方案102中的经图案化的电路层801、802或803或金属迹线81、81P、82、83、83′、83r或85的由最上聚合物层中的开口任选地暴露的接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在存储器芯片101上执行的金属球、凸块或柱132安装到焊料膏上；且接着对焊料膏回流或加热以形成将金属球、凸块或柱132接合到芯片101的固体焊料。或者，如图8A到图8F、图10A到图10E、图15L、图15M、图16M和图20中所示，原先可由芯片101的过钝化方案102的先前描述的金属凸块89提供金属球、凸块或柱132，且接着可使金属球、凸块或柱132与存储器芯片100接合。
经线接合的线119a中的一者(例如)可接合在以下各者上以将芯片101连接到BGA衬底117：过钝化方案102中的经图案化的电路层801的块体金属层8012、过钝化方案102中的经图案化的电路层802的块体金属层8022、过钝化方案102中的经图案化的电路层803的块体金属层8032、过钝化方案102中的金属迹线81、过钝化方案102中的金属迹线81P、过钝化方案102中的金属迹线82、过钝化方案102中的金属迹线83、过钝化方案102中的金属迹线83′、过钝化方案102中的金属迹线83r，或过钝化方案102中的金属迹线85。
对于低电力消耗设计，可在存储器芯片100与芯片101之间设置宽比特且小驱动器接口电路109。芯片101具有连接到存储器芯片100的多个输入/输出(I/O)垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和芯片101中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。存储器芯片100具有连接到芯片101的多个I/O垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和存储器芯片100中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。芯片101与存储器芯片100之间的数据宽度可大于27，例如27、28、29、210或211。
此外，对于低电力消耗设计，可提供绿色电力供应电路108(例如，调节器)，其中使用焊料球111e将超级离散电容器94和超级离散电感器95设置于芯片101上。
可(例如)通过合适的工艺来形成芯片封装57，例如通过将原先在多个存储器芯片100上形成的金属球、凸块或柱132接合到完工后被切割成多个芯片101的晶片10的过钝化方案102(例如，图15H、图15K、图16L、图17J、图18I或图19H中所示)中的经图案化的电路层801、802或803的由最上聚合物层中的开口任选地暴露的多个接触点上；接下来使底填料107流入晶片10与多个存储器芯片100之间的间隙中，从而封闭金属球、凸块或柱132；接下来，使用表面贴装技术(SMT)通过焊料球111e将多个离散电容器94和多个离散电感器95接合到晶片10的过钝化方案102(例如，图15H、图15K、图16L、图17J、图18I或图19H中所示)中的经图案化的电路层801、802或803的由最上聚合物层中的开口任选地暴露的多个接触点上；接下来切割晶片10以单切出包含芯片100和101、离散电容器94和离散电感器95的多个堆叠单元；接下来，通过使用胶材料膜135将芯片101粘附到BGA衬底117的顶面来将堆叠单元安装到BGA衬底117的顶面上；接下来，通过线接合工艺将线119a接合到芯片101和BGA衬底117；接下来，在BGA衬底117的顶面上、在线119a上、在芯片100和101上、在离散电容器94上且在离散电感器95上形成模塑料120，从而囊封芯片100和101、线119a、离散电容器94和离散电感器95；且接着通过植球工艺在BGA衬底117的底面上形成焊料球111b。
参看图36B，芯片封装模块118a含有球栅格阵列(BGA)衬底110、在BGA衬底110的顶面上的芯片封装57a、在BGA衬底110的顶面上的图36A中所说明的芯片封装84、在BGA衬底110的顶面之上的离散电容器112，和在BGA衬底110的底面上的多个焊料球111a。离散电容器112可通过多个焊料球111d而设置在BGA衬底110上并连接到BGA衬底110。芯片封装模块118a的BGA衬底110可通过焊料球111a而设置在衬底上并连接到衬底，例如印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。焊料球111a和111d可包含铋、铟、锡铅合金、锡银合金或锡银铜合金。图36B中所说明的芯片封装84的规格可认为是图36A中所说明的芯片封装84的规格，且图36B中所示的形成芯片封装84的工艺可认为是图36A中所说明的形成芯片封装84的工艺。图36B中所示的线5指示先前描述的钝化层，且图36B中所示的线1a指示经薄化的硅衬底1的先前描述的背面。
芯片封装57a含有：球栅格阵列(BGA)衬底117；芯片101a，其在BGA衬底117的顶面上；存储器芯片100，例如动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片，其在芯片101a之上且在BGA衬底117之上；多个焊料球111b，其在BGA衬底117的底面上并含有铋、铟、锡铅合金、锡银合金或锡银铜合金；超级离散电容器94，其在芯片101a之上且在BGA衬底117之上；超级离散电感器95，其在芯片101a之上且在BGA衬底117之上；和模塑料120，例如聚合物或基于环氧树脂的材料，其在BGA衬底117的顶面上、在芯片100和101a上、在离散电容器94上且在离散电感器95上，囊封芯片100和101a、离散电容器94和离散电感器95。芯片封装57a的BGA衬底117可通过焊料球111b而设置在BGA衬底110上并连接到BGA衬底110。
芯片101a可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构设计的中央处理单元(CPU)芯片，例如ARM、强ARM或MIP；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；全球定位系统(GPS)芯片；蓝牙芯片；无线局域网(WLAN)芯片；包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何基带电路块的芯片上系统(SOC)；包含基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包含基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包含基带电路块和无线局域网(WLAN)电路块但不包含任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块和无线局域网(WLAN)电路块但不包含任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包含图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片101a可为包含以下各电路块的芯片：中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、蓝牙电路块、全球定位系统(GPS)电路块，和/或无线局域网(WLAN)电路块。芯片101a、图形处理单元(GPU)芯片，或芯片101a中的图形处理单元(GPU)电路块可以是针对2D或3D视频显示器而设计的，且可通过BGA衬底117和110以及焊料球111a和111b而连接到3D视频显示器，例如3D电视(3D TV)或3D视频游戏播放器。
芯片101a含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、先前描述的过钝化方案102、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图36B中，关于芯片101a，过钝化方案102形成于经薄化的硅衬底1的作用侧处的钝化层5上，且底部方案103形成于经薄化的硅衬底1的背面1a处。关于芯片101a，提供用于图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中的先前描述的通孔11a、11b、11c、11d、11e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图36B中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图36B中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于芯片101a，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6且通过金属凸块或支柱27而连接到BGA衬底117，且过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
芯片101a可通过芯片101a的底部方案103的金属凸块或支柱27而设置在BGA衬底117上并连接到BGA衬底117。底填料107a(例如，聚合物)填充于芯片101a与BGA衬底117的顶面之间的间隙中且封闭金属凸块或支柱27。超级离散电容器94和超级离散电感器95可通过包含铋、铟、锡银合金、锡银铜合金或锡铅合金的多个焊料球111e而连接到芯片101a的过钝化方案102中的先前描述的经图案化的电路层。存储器芯片100可通过多个金属球、凸块或柱132(例如，铜凸块或铜柱、焊料球或凸块、镍凸块或镍柱或金凸块或金柱)而连接到芯片101a的过钝化方案102中的经图案化的电路层，金属球、凸块或柱132的厚度大于5微米，例如在10微米与100微米之间或在50微米与200微米之间，且邻近金属球、凸块或柱132之间的间距可大于10微米，例如在10微米与100微米之间。原先可在存储器芯片100上形成金属球、凸块或柱132，且接着将金属球、凸块或柱132与芯片101a接合。或者，如图25T、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中所示，原先可由芯片101a的过钝化方案102的先前描述的金属凸块89提供金属球、凸块或柱132，且接着可使金属球、凸块或柱132与存储器芯片100接合。底填料107(例如，聚合物)填充于芯片101a存储器芯片100之间的间隙中且封闭金属球、凸块或柱132。
对于低电力消耗设计，可在存储器芯片100与芯片101a之间设置宽比特且小驱动器接口电路109。芯片101a具有连接到存储器芯片100的多个输入/输出(I/O)垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和芯片101a中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。存储器芯片100具有连接到芯片101a的多个I/O垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和存储器芯片100中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。芯片101a与存储器芯片100之间的数据宽度可大于27，例如27、28、29、210或211。
此外，对于低电力消耗设计，可提供绿色电力供应电路108(例如，调节器)，其中使用焊料球111e将超级离散电容器94和超级离散电感器95设置于芯片101a上。
可(例如)通过合适的工艺来形成芯片封装57a，例如通过将原先在多个存储器芯片100上形成的金属球、凸块或柱132接合到完工后被切割成多个芯片101a的晶片10的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980任选地暴露的多个接触点上；接下来使底填料107流入晶片10与多个存储器芯片100之间的间隙中，从而封闭金属球、凸块或柱132；接下来，使用表面贴装技术(SMT)通过焊料球111e将多个离散电容器94和多个离散电感器95接合到晶片10的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980暴露的接触点上；接下来切割晶片10以单切出包含芯片100和101a、离散电容器94和离散电感器95的多个堆叠单元；接下来，通过将芯片101a的底部方案103的金属凸块或支柱27接合到BGA衬底117的顶面上来将堆叠单元安装到BGA衬底117的顶面上；接下来使底填料107a流入芯片101a与BGA衬底117之间的间隙中，从而封闭金属凸块或支柱27；接下来，在BGA衬底117的顶面上、在芯片100和101a上、在离散电容器94上且在离散电感器95上形成模塑料120，从而囊封芯片100和101a、离散电容器94和离散电感器95；且接着通过植球工艺在BGA衬底117的底面上形成焊料球111b。
参看图36C，芯片封装模块118b含有球栅格阵列(BGA)衬底110、在BGA衬底110的顶面上的堆叠单元136、在BGA衬底110的顶面上的芯片封装84a、在BGA衬底110的顶面之上的离散电容器112，和在BGA衬底110的底面上的多个焊料球111a。离散电容器112可通过多个焊料球111d而设置在BGA衬底110上并连接到BGA衬底110。芯片封装模块118b的BGA衬底110可通过焊料球111a而设置在衬底上并连接到衬底，例如印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。焊料球111a和111d可包含铋、铟、锡铅合金、锡银合金或锡银铜合金。
芯片封装84a含有以下各者：球栅格阵列(BGA)衬底113；两个动态随机存取存储器(DRAM)芯片140，其在BGA衬底113的顶面之上；两个快闪存储器芯片150，其在DRAM芯片140之上且在BGA衬底113之上；专用集成电路(ASIC)芯片115，其在快闪存储器芯片150中上面的快闪存储器芯片上、在DRAM芯片140之上且在BGA衬底113之上；多个焊料球111c，其在BGA衬底113的底面上且含有铋、铟、锡铅合金、锡银合金或锡银铜合金；和模塑料116，例如聚合物或基于环氧树脂的材料，其在BGA衬底113的顶面上，囊封芯片140、150和115。芯片封装84a的BGA衬底113可通过焊料球111c而设置在BGA衬底110上并连接到BGA衬底110。
图36C中所示的线5指示先前描述的钝化层，且图36C中所示的线1a指示经薄化的硅衬底1的先前描述的背面。DRAM芯片140和快闪存储器芯片150各自含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、先前描述的过钝化方案102、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图36C中，关于芯片140和150，过钝化方案102形成于经薄化的硅衬底1的作用侧处的钝化层5上，且底部方案103形成于经薄化的硅衬底1的背面1a处。关于芯片140和150，提供用于图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中的先前描述的通孔11a、11b、11c、11d、11e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图36C中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图36C中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于芯片140和150，金属凸块或支柱27中的两个邻近金属凸块或支柱27之间的间距可大于10微米，例如在10微米与100微米之间。关于芯片140和150，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6，且过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
可(例如)通过合适工艺(例如，通过以下步骤)来形成芯片封装84a。首先，可将原先在DRAM芯片140(上面的DRAM芯片)上形成的金属凸块或支柱27接合到完工后被切割成多个DRAM芯片140(下面的DRAM芯片)的晶片的过钝化方案102的多个接触点上，所述接触点(例如)可为由聚合物层98中的开口980暴露的经图案化的电路层801的多个接触点801a，如图25S或图26J中所示。接下来，可将原先在快闪存储器芯片150(下面的快闪存储器芯片)上形成的金属凸块或支柱27接合到DRAM芯片140(上面的DRAM芯片)的过钝化方案102的多个接触点上，所述接触点(例如)可为由聚合物层98中的开口980暴露的经图案化的电路层801的多个接触点801a，如图25S或图26J中所示。接下来，可将原先在快闪存储器芯片150(上面的快闪存储器芯片)上形成的金属凸块或支柱27接合到快闪存储器芯片150(下面的快闪存储器芯片)的过钝化方案102的多个接触点上，所述接触点(例如)可为由聚合物层98中的开口980暴露的经图案化的电路层801的多个接触点801a，如图25S或图26J中所示。接下来，可通过以下步骤用含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111f来将ASIC芯片115接合到快闪存储器芯片150(上面的快闪存储器芯片)的过钝化方案102的多个接触点上，所述接触点(例如)可为由聚合物层98中的开口980暴露的经图案化的电路层801的多个接触点801a，如图25S或图26J中所示，以下步骤为：在快闪存储器芯片150(上面的快闪存储器芯片)的过钝化方案102的接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接下来，将在ASIC芯片115上执行的厚度在10微米与300微米之间的多个金属凸块(例如，含锡凸块，例如锡铅合金、锡银合金或锡银铜合金)或厚度在10微米与100微米之间的铜柱安装到焊料膏上；和接着对焊料膏回流或加热以形成将ASIC芯片115接合到上面的快闪存储器芯片150的接触点的固体焊料球111f。接下来，可切割晶片以单切出包含两个DRAM芯片140、两个快闪存储器芯片150和ASIC芯片115的多个堆叠单元。接下来，可在BGA衬底113上设置原先在单切出的堆叠单元中的一者中的DRAM芯片140(下面的DRAM芯片)上形成的金属凸块或支柱27。接下来，可在BGA衬底113的顶面上形成模塑料116，从而囊封两个DRAM芯片140、两个快闪存储器芯片150和ASIC芯片115，且使模塑料116流入下面的DRAM芯片140与BGA衬底113之间的间隙中、流入上面的DRAM芯片140与下面的DRAM芯片140之间的间隙中、流入下面的快闪存储器芯片150与上面的DRAM芯片140之间的间隙中、流入上面的快闪存储器芯片150与下面的快闪存储器芯片150之间的间隙中，且流入ASIC芯片115与上面的快闪存储器芯片150之间的间隙中，从而封闭金属凸块或支柱27和焊料球111f。接下来，可在BGA衬底113的底面上形成焊料球111c。
堆叠单元136含有存储器芯片100a(例如，动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片)、在存储器芯片100a上的芯片101b、在存储器芯片100a上的超级离散电容器94，和在存储器芯片100a上的超级离散电感器95。
芯片101b可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构设计的中央处理单元(CPU)芯片，例如ARM、强ARM或MIP；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；全球定位系统(GPS)芯片；蓝牙芯片；无线局域网(WLAN)芯片；包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何基带电路块的芯片上系统(SOC)；包含基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包含基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包含基带电路块和无线局域网(WLAN)电路块但不包含任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块和无线局域网(WLAN)电路块但不包含任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包含图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片101b可为包含以下各电路块的芯片：中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、蓝牙电路块、全球定位系统(GPS)电路块，和/或无线局域网(WLAN)电路块。芯片101b、图形处理单元(GPU)芯片，或芯片101b中的图形处理单元(GPU)电路块可以是针对2D或3D视频显示器而设计的，且可通过BGA衬底110和焊料球111a而连接到3D视频显示器，例如3D电视(3D TV)或3D视频游戏播放器。
存储器芯片100a含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、先前描述的过钝化方案102、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图36C中，关于存储器芯片100a，过钝化方案102形成于经薄化的硅衬底1的作用侧处的钝化层5上，且底部方案103形成于经薄化的硅衬底1的背面1a处。关于存储器芯片100a，提供用于图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中的先前描述的通孔11a、11b、11c、11d、11e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图36C中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图36C中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于存储器芯片100a，金属凸块或支柱27中的两个邻近金属凸块或支柱27之间的间距可大于10微米，例如在10微米与100微米之间。关于存储器芯片100a，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6且通过金属凸块或支柱27而连接到BGA衬底110，且过钝化方案102的金属层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
堆叠单元136可通过存储器芯片100a的底部方案103的金属凸块或支柱27而设置于BGA衬底110上，且堆叠单元136的存储器芯片100a可通过金属凸块或支柱27而设置于BGA衬底110上并连接到BGA衬底110。举例来说，用于将堆叠单元136的存储器芯片100a安装到BGA衬底110的顶面上的工艺可通过以下步骤来执行：在BGA衬底110的多个接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接下来，将在存储器芯片100a上执行的金属凸块或支柱27安装到焊料膏上；且接着对焊料膏回流或加热以形成将金属凸块或支柱27接合到BGA衬底110的接触点的固体焊料。底填料107b(例如，聚合物)填充于存储器芯片100a与BGA衬底110的顶面之间的间隙中且封闭金属凸块或支柱27。
超级离散电容器94和超级离散电感器95可通过包含铋、铟、锡银合金、锡银铜合金或锡铅合金的多个焊料球111e而设置于存储器芯片100a的过钝化方案102中的先前描述的经图案化的电路层并连接到存储器芯片100a的过钝化方案102中的先前描述的经图案化的电路层。举例来说，用于将离散电容器94和离散电感器95安装在存储器芯片100a的过钝化方案102上的工艺可通过以下步骤来执行：在存储器芯片100a的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980暴露的多个接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将离散电容器94和离散电感器95安装到焊料膏上；且接着对焊料膏回流或加热以形成将离散电容器94和离散电感器95接合到存储器芯片100a的固体焊料球111e。
芯片101b含有先前描述的硅衬底1、IC结构6a、先前描述的钝化层5以及先前描述的过钝化方案102的组合，且所述组合可认为是图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K中的一者，且如这些图中所示，在硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43和44、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。关于芯片101b，过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6，且通过在存储器芯片100a或芯片101b上执行的金属凸块89而连接到存储器芯片100a的过钝化方案102的经图案化的电路层。
芯片101b可通过在芯片101b或存储器芯片100a上执行的金属凸块89而设置于存储器芯片100a上并连接到存储器芯片100a。举例来说，用于将芯片101b安装在存储器芯片100a上的工艺可通过以下步骤来执行：在存储器芯片100a的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980暴露的多个接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在芯片101b上执行的金属凸块89(例如，图10A、图10B、图10C、图10D、图10E或图15M中所示)安装到焊料膏上；且接着对焊料膏回流或加热以形成将芯片101b接合到存储器芯片100a的固体焊料球。或者，用于将芯片101b安装到存储器芯片100a上的工艺可通过以下步骤来执行：在芯片101b的过钝化方案102中的经图案化的电路层801、802或803或金属迹线81、81P、82、83、83′、83r或85的由最上聚合物层中的开口任选地暴露的多个接触点上对含有锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在存储器芯片100a上执行的金属凸块89(例如，图25T、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中所示)安装到焊料膏上；且接着对焊料膏回流或加热以形成将芯片101b接合到存储器芯片100a的固体焊料球。底填料106(例如，聚合物)可填充于存储器芯片100a与芯片101b之间的间隙中，从而囊封在存储器芯片100a或芯片101b上执行的金属凸块89。
对于低电力消耗设计，可在存储器芯片100a与芯片101b之间设置宽比特且小驱动器接口电路109。芯片101b具有连接到存储器芯片100a的多个I/O垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和芯片101b中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。存储器芯片100a具有连接到芯片101b的多个I/O垫，且I/O垫中的每一者不连接到ESD防护电路或连接到较小ESD防护电路和存储器芯片100a中的驱动器或接收器，且驱动器的输出电容在0.01pF与10pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1
pF与1pF之间且优选在0.01pF与1pF之间，且接收器的输入电容在0.01pF与20pF之间、优选在0.1pF与10pF之间、优选在0.1pF与5pF之间、优选在0.1pF与3pF之间、优选在0.1pF与2pF之间、优选在0.1pF与1pF之间且优选在0.01pF与1pF之间。芯片101b与存储器芯片100a之间的数据宽度可大于27，例如27、28、29、210或211。
此外，对于低电力消耗设计，可提供绿色电力供应电路(例如，调节器)，其中使用焊料球111e将超级离散电容器94和超级离散电感器95设置于存储器芯片100a上。
可(例如)通过合适的工艺来形成堆叠单元136，例如通过将原先在多个芯片101b上形成的金属凸块89接合到完工后被切割成多个存储器芯片100a的晶片10的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980任选地暴露的多个接触点上；接下来使底填料106流入晶片10与多个芯片101b之间的间隙中，从而封闭金属凸块89；接下来，使用表面贴装技术(SMT)通过焊料球111e将多个离散电容器94和多个离散电感器95接合到晶片10的过钝化方案102(例如，图25S或图26J中所示)中的经图案化的电路层801的由聚合物层98中的开口980暴露的接触点上；且接着切割晶片10以单切出包含芯片100a和101b、离散电容器94和离散电感器95的多个堆叠单元136。
参看图36D，芯片封装模块118c含有球栅格阵列(BGA)衬底110、在BGA衬底110的顶面上的在图36B中所说明的芯片封装57a、在BGA衬底110的顶面上的在图36C中所说明的芯片封装84a、在BGA衬底110的顶面之上的离散电容器112，和在BGA衬底110的底面上的多个焊料球111a。离散电容器112可通过多个焊料球111d而设置在BGA衬底110上并连接到BGA衬底110。芯片封装模块118c的BGA衬底110可通过焊料球111a而设置在衬底上并连接到衬底，例如印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。图36D中所说明的芯片封装57a的规格可认为是图36B中所说明的芯片封装57a的规格，且图36D中所示的形成芯片封装57a的工艺可认为是图36B中所说明的形成芯片封装57a的工艺。图36D中所说明的芯片封装84a的规格可认为是图36C中所说明的芯片封装84a的规格，且图36D中所示的形成芯片封装84a的工艺可认为是图36C中所说明的形成芯片封装84a的工艺。芯片封装57a的BGA衬底117可通过焊料球111b而设置在BGA衬底110上并连接到BGA衬底110。芯片封装84a的BGA衬底113可通过焊料球111c而设置在BGA衬底110上并连接到BGA衬底110。焊料球111a、111b、111c和111d可包含铋、铟、锡铅合金、锡银合金或锡银铜合金。图36D中所示的线5指示在经薄化的硅衬底1处的先前描述的钝化层，且图36D中所示的线1a指示经薄化的硅衬底1的先前描述的背面。
参看图37A，模块137含有：衬底301；经线接合的堆叠式存储器球栅格阵列(BGA)封装138，其设置在衬底301的顶面上；堆叠式动态随机存取存储器(DRAM)球栅格阵列(BGA)封装139，其设置在衬底301的顶面上；处理器单元303，其设置在衬底301的顶面上；离散装置305，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料球111g而设置在衬底301的背面上；两个连接器307和309，其连接到衬底301；射频(RF)模块325，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料球111m而设置在衬底301的背面上；多个外围装置或通信装置(未图示)，例如蓝牙芯片或无线通信装置，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料球而设置在衬底301的顶面和/或背面上；以及多个电力供应装置(未图示)，例如电力管理芯片，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料球而设置在衬底301的顶面和/或背面上。
衬底301可含有基于环氧树脂的聚合物，例如BT环氧树脂。离散装置305可为离散电容器或离散电感器，且可通过焊料球111g而连接到衬底301。或者，离散装置305可通过焊料球111g而设置在衬底301的顶面上。将经线接合的堆叠式存储器BGA封装138用作大容量存储器，且将堆叠式DRAM BGA封装139用作主存储器。
RF模块325可通过焊料球111m而连接到衬底301。RF模块325(成并排多芯片模块(MCM)形式)可包含：球栅格阵列(BGA)衬底327，其通过焊料球111m而设置在衬底301的背面上；射频(RF)芯片328a，其通过使用胶材料而设置在BGA衬底327上；射频(RF)芯片328b，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111n而设置在BGA衬底327上；以及两个离散组件329a和329b，其通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料球111o而设置在BGA衬底327上。可通过将多个线接合的线119c(例如，金线或铜线)接合到RF芯片328a且接合到BGA衬底327，来将RF芯片328a连接到BGA衬底327。RF芯片328b可通过焊料球111n而连接到BGA衬底327。离散组件329a(例如，离散电容器、离散电感器或离散电阻器)可通过焊料球111o而连接到BGA衬底327。离散组件329b(例如，离散电容器、离散电感器或离散电阻器)可通过焊料球111o而连接到BGA衬底327。RF芯片328a和328b可包含射频(RF)功率放大器、射频(RF)收发器、射频(RF)激励放大器、平衡不平衡转换电路、表面声波(SAW)滤波器、滤波器、耦合器，和/或绝缘体。
RF模块325用于传输或接收RF(语音和/或数据)信号以进行无线LAN(WLAN)通信和/或移动电话通信，例如3G CDMA(码分多址)或TDMA GSM(时分多址全球移动通信系统)。
连接器307可连接到衬底(例如，印刷电路板(PCB))上的元件的外部电路以进行电力供应或获得外部信号。连接器307可为通用串行总线(USB)(例如，USB 2.0或USB 3.0)、高清晰度多媒体接口(HDMI)、显示端口(DisplayPort)或IEEE 1394。或者，连接器307可为光学连接器，例如光峰(Light Peak)。连接器307可连接到充电器、3D视频游戏播放器，或3D视频显示器(例如，3D电视(3D TV))。连接器309可连接到显示器，例如平板显示器、液晶显示器(LCD)或3D显示器。
经线接合的堆叠式存储器BGA封装138含有：球栅格阵列(BGA)衬底113a；多个存储器芯片104a、104b、104c和104d，其在BGA衬底113a的顶面上；多个焊料球111h，其在BGA衬底113a的底面上并含有铋、铟、锡铅合金、锡银合金或锡银铜合金；多个经线接合的线119b，例如金线、铜线或铝线，其将存储器芯片104a、104b、104c和104d中的一者连接到存储器芯片104a、104b、104c和104d中的另一者或连接到BGA衬底113a；以及模塑料116，例如聚合物或基于环氧树脂的材料，其在BGA衬底113a的顶面上、在经线接合的线119b上且在存储器芯片104a、104b、104c和104d上，囊封经线接合的线119b和存储器芯片104a、104b、104c和104d。经线接合的堆叠式存储器BGA封装138可通过在BGA衬底113a的底面上形成的焊料球111h而设置在衬底301上并连接到衬底301。BGA衬底113a可含有基于环氧树脂的聚合物，例如BT环氧树脂。存储器芯片104a、104b、104c和104d中的每一者可为快闪存储器芯片或动态随机存取存储器(DRAM)芯片。存储器芯片104a、104b、104c和104d中的每一者的存储器大小可大于512K比特，例如在512K比特与256G比特之间。
存储器芯片104a、104b、104c和104d各自含有先前描述的硅衬底1、IC结构6a、先前描述的钝化层5以及先前描述的过钝化方案102的组合，且所述组合可认为是图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图1 5H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K中的一者，且如这些图中所示，在硅衬底1之上且在钝化层5之下的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43和44、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。关于存储器芯片104a、104b、104c和104d，过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。图37A中所示的线5指示先前描述的钝化层。
可通过使用厚度在1微米与50微米之间的胶材料(例如，聚合物或基于环氧树脂的材料)膜135将存储器芯片104a的硅衬底1粘附到BGA衬底113a的顶面，将存储器芯片104a安装到BGA衬底113a上。可通过使用另一个胶材料膜135将存储器芯片104b的硅衬底1粘附到存储器芯片104a的过钝化方案102，将存储器芯片104b安装到存储器芯片104a上。可通过使用另一个胶材料膜135将存储器芯片104c的硅衬底1粘附到存储器芯片104b的过钝化方案102，将存储器芯片104c安装到存储器芯片104b上。可通过使用另一个胶材料膜135将存储器芯片104d的硅衬底1粘附到存储器芯片104c的过钝化方案102，将存储器芯片104d安装到存储器芯片104c上。
存储器芯片104b的右边部分悬于存储器芯片104a之上，且存储器芯片104a的左边部分不在存储器芯片104b正下方。存储器芯片104b的左侧壁从存储器芯片104a的左侧壁凹进。存储器芯片104c的右边部分悬于存储器芯片104b之上，且存储器芯片104b的左边部分不在存储器芯片104c正下方。存储器芯片104c的左侧壁从存储器芯片104b的左侧壁凹进。存储器芯片104d的右边部分悬于存储器芯片104c之上，且存储器芯片104c的左边部分不在存储器芯片104d正下方。存储器芯片104d的左侧壁从存储器芯片104c的左侧壁凹进。
存储器芯片104a、104b、104c和104d可通过经线接合的线119b而连接到BGA衬底113a，且通过经线接合的线119b、BGA衬底113a和焊料球111h而连接到衬底301。
经线接合的堆叠式存储器BGA封装138含有四个存储器芯片104a、104b、104c和104d。或者，经线接合的堆叠式存储器BGA封装138可含有四个以上的存储器芯片。举例来说，可将其它四个存储器芯片堆叠在四个存储器芯片104a、104b、104c和104d之上，且可通过经接合的线(例如，经接合的线119b)将其它四个存储器芯片彼此连接、连接到四个存储器芯片104a、104b、104c和104d，和/或连接到BGA衬底113a。因此，在BGA衬底113a上可设置八个堆叠式存储器芯片。或者，可将其它八个存储器芯片堆叠在八个堆叠式存储器芯片之上，且通过经接合的线(例如，经线接合的线119b)将其它八个存储器芯片彼此连接、连接到八个存储器芯片或连接到BGA衬底113a。因此，在BGA衬底113a上可设置十六个堆叠式存储器芯片。如上文所提及，在BGA衬底113a之上可设置多个堆叠式存储器芯片，例如4个到16个堆叠式存储器芯片。
经线接合的线119b中的一者(例如)可接合在以下各者上以将存储器芯片104a、104b、104c和104d中的一者连接到存储器芯片104a、104b、104c和104d中的另一者或连接到BGA衬底113a：过钝化方案102中的经图案化的电路层801的块体金属层8012、过钝化方案102中的经图案化的电路层802的块体金属层8022、过钝化方案102中的经图案化的电路层803的块体金属层8032、过钝化方案102中的金属迹线81、过钝化方案102中的金属迹线81P、过钝化方案102中的金属迹线82、过钝化方案102中的金属迹线83、过钝化方案102中的金属迹线83′、过钝化方案102中的金属迹线83r，或过钝化方案102中的金属迹线85。
堆叠式DRAM BGA封装139含有：球栅格阵列(BGA)衬底113b；多个动态随机存取存储器(DRAM)芯片140、140a、140b和140c，其在BGA衬底113b的顶面之上；多个焊料球111k，其在BGA衬底113b的底面上并含有铋、铟、锡铅合金、锡银合金或锡银铜合金；以及模塑料116a，例如聚合物或基于环氧树脂的材料，其在BGA衬底113b的顶面上且在DRAM芯片140c上，囊封DRAM芯片140、140a、140b和140c。堆叠式DRAM BGA封装139可通过焊料球111k而设置在衬底301上并连接到衬底301。BGA衬底113b可含有基于环氧树脂的聚合物，例如BT环氧树脂。DRAM芯片140、140a、104b和104c中的每一者的存储器大小可大于512K比特，例如在512K比特与256G比特之间。
DRAM芯片140含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、先前描述的过钝化方案102、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图37A中，关于DRAM芯片140，过钝化方案102形成于经薄化的硅衬底1的作用侧处的钝化层5上，且底部方案103形成于经薄化的硅衬底1的背面1a处。关于DRAM芯片140，提供用于图25S、图25T、图26J、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中的先前描述的通孔11a、11b、11c、11d、1e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图37A中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图37A中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于DRAM芯片140，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6，且过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
DRAM芯片140可通过DRAM芯片140的金属凸块或支柱27而设置在BGA衬底113b上且连接到BGA衬底113b，且可在DRAM芯片140与BGA衬底113b之间的间隙中任选地形成电介质(例如，聚合物、聚酰亚胺、苯并环丁烷、聚苯并噁唑、底填料或二氧化硅)层401，从而囊封金属凸块或支柱27。举例来说，用于将DRAM芯片140安装到BGA衬底113b上的工艺可通过以下步骤来执行：在BGA衬底113b的多个接触点上对含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在DRAM芯片140上执行的金属凸块或支柱27安装到焊料膏上；且接着对焊料膏回流或加热以形成将金属凸块或支柱27接合到BGA衬底113b的接触点的固体焊料球，其含有铋、铟、锡铅合金、锡银合金或锡银铜合金。
DRAM芯片140a含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、包含金属凸块89的先前描述的过钝化方案102、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25T、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y和图34G中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图37A中，关于DRAM芯片140a，过钝化方案102形成于经薄化的硅衬底1的作用侧处的钝化层5上，且底部方案103形成于经薄化的硅衬底1的背面1a处。关于DRAM芯片140a，提供用于图25T、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中的先前描述的通孔11a、11b、11c、11d、11e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图37A中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图37A中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于DRAM芯片140a，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6，且过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
DRAM芯片140a可通过DRAM芯片140a的金属凸块或支柱27而设置在DRAM芯片140上并连接到DRAM芯片140，且可在DRAM芯片140与140a之间的间隙中任选地形成电介质的另一层401，从而囊封金属凸块或支柱27。举例来说，用于将DRAM芯片140a安装到DRAM芯片140上的工艺可通过以下步骤来执行：在DRAM芯片140的过钝化方案102中的经图案化的电路层801的由最上聚合物层中的开口任选地暴露的多个接触点上对含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在DRAM芯片140a上执行的金属凸块或支柱27安装到焊料膏上；且接着对焊料膏回流或加热以形成将金属凸块或支柱27接合到DRAM芯片140的过钝化方案102中的经图案化的电路层的接触点的固体焊料球，其含有铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，用于将DRAM芯片140a安装到DRAM芯片140上的工艺可通过将在DRAM芯片140a上执行的金属凸块或支柱27与在DRAM芯片140上执行的金属凸块89(例如，图25T、图26K、图27T、图28I、图30L、图31I、图32T、图33W、图33Y或图34G中所示)接合来执行。
DRAM芯片140b含有先前描述的经薄化的硅衬底1、IC结构6a、先前描述的钝化层5、先前描述的金属垫、凸块或迹线34a、多个穿硅通孔11以及包含金属凸块或支柱27的先前描述的底部方案103的组合，且所述组合可认为是图25N、图25R、图26I、图27S、图28H、图30N、图31J、图32U和图33U中的一者，且如这些图中所示，在经薄化的硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。关于DRAM芯片140b，金属垫、凸块或迹线34a是形成于经薄化的硅衬底1的作用侧处，且底部方案103是形成于经薄化的硅衬底1的背面1a处。关于DRAM芯片140b，提供用于图25N、图25R、图26I、图27S、图28H、图30N、图31J、图32U或图33U中的先前描述的通孔11a、11b、11c、11d、11e和/或11f的穿硅通孔11形成于经薄化的硅衬底1中，且图37A中所说明的穿硅通孔11的规格可认为是图24B到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e的规格，且图37A中所示的形成穿硅通孔11的工艺可认为是图24B到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e的工艺。关于DRAM芯片140b，底部方案103的金属层可通过穿硅通孔11中的块体金属层9而连接到IC结构6a的细线方案6，且金属垫、凸块或迹线34a可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
可通过DRAM芯片140a的金属凸块或支柱27且通过DRAM芯片140b的金属垫、凸块或迹线34a，通过将金属垫、凸块或迹线34a接合到金属凸块或支柱27上将DRAM芯片140b安装到DRAM芯片140a上并连接到DRAM芯片140a。可在DRAM芯片140a与140b之间的间隙中任选地形成电介质的另一层401，从而囊封金属凸块或支柱27和金属垫、凸块或迹线34a。
DRAM芯片140c含有先前描述的硅衬底1、IC结构6a、先前描述的钝化层5和先前描述的过钝化方案102的组合，且所述组合可认为是图1B到图1D、图3B到图3D、图5B、图5K、图5S、图5U到图5Z、图7B到图7D、图8A到图8F、图10A到图10I、图12B到图12D、图14B到图14D、图15H、图15K到图15M、图16L、图16M、图17J、图18I、图19H、图20和图23K中的一者，且如这些图中所示，在硅衬底1与钝化层5之间的IC结构6a可包含先前描述的内部电路21、22、23和24、先前描述的电压调节器或转换器电路41、先前描述的芯片外缓冲器42、先前描述的ESD电路43和44、先前描述的电介质层30、先前描述的通孔30′、包含细线金属层60和细线通孔塞60′的先前描述的细线方案6等等。在图37A中，关于DRAM芯片140c，过钝化方案102形成于硅衬底1的作用侧处钝化层5之下。关于DRAM芯片140c，过钝化方案102的经图案化的电路层可通过钝化层5中的开口而连接到IC结构6a的细线方案6。
DRAM芯片140c可通过DRAM芯片140b的金属凸块或支柱27而设置在DRAM芯片140b上并连接到DRAM芯片140b，且可在DRAM芯片140b与140c之间的间隙中任选地形成电介质的另一层401，从而囊封金属凸块或支柱27。举例来说，用于将DRAM芯片140c安装到DRAM芯片140b上的工艺可通过以下步骤来执行：在DRAM芯片140c的过钝化方案102中的多个接触点上对含有铋、铟、锡铅合金、锡银合金或锡银铜合金的焊料膏进行丝网印刷；接着将在DRAM芯片140b上执行的金属凸块或支柱27与焊料膏接合；且接着对焊料膏回流或加热以形成将金属凸块或支柱27接合到DRAM芯片140c的接触点的固体焊料球，其含有铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，用于将DRAM芯片140c安装到DRAM芯片140b上的工艺可通过将由DRAM芯片140c的过钝化方案102提供的金属凸块89(可参看图8A到图8F、图10A到图10E、图15L、图15M、图16M和图20)接合到DRAM芯片140b的金属凸块或支柱27上来执行。
DRAM芯片140c可通过由DRAM芯片140b、140a和140提供的穿硅通孔11中的块体金属层9且通过由DRAM芯片140b、140a和140提供的金属凸块或支柱27而连接到BGA衬底113b。DRAM芯片140b可通过由DRAM芯片140a和140提供的穿硅通孔11中的块体金属层9且通过由DRAM芯片140a和140提供的金属凸块或支柱27而连接到BGA衬底113b。DRAM芯片140a可通过由DRAM芯片140提供的穿硅通孔11中的块体金属层9且通过由DRAM芯片140提供的金属凸块或支柱27而连接到BGA衬底113b。
堆叠式DRAM BGA封装139含有四个DRAM芯片140、140a、140b和140c。或者，堆叠式DRAM BGA封装139可含有四个以上的DRAM芯片。举例来说，可将其它四个DRAM芯片堆叠在四个DRAM芯片140、140a、140b和140c之上，且可通过邻近两个DRAM芯片之间的金属互连件将其它四个DRAM芯片彼此连接、连接到四个DRAM芯片140、140a、140b和140c且连接到BGA衬底113b，金属互连件例如先前描述的金属凸块或支柱27、先前描述的金属凸块89、厚度在5微米与50微米之间或在10微米与100微米之间的铜凸块、厚度在5微米与50微米之间或在10微米与100微米之间的镍凸块、厚度在5微米与30微米之间或在10微米与100微米之间的金凸块、厚度在5微米与50微米之间或在10微米与200微米之间的焊料凸块，或下文所提及的微凸块317。因此，在BGA衬底113b上可设置八个堆叠式DRAM芯片。或者，可将其它八个DRAM芯片堆叠在八个堆叠式DRAM芯片之上，且可通过邻近两个DRAM芯片之间的金属互连件将其它八个DRAM芯片彼此连接、连接到八个DRAM芯片且连接到BGA衬底113b，金属互连件例如先前描述的金属凸块或支柱27、先前描述的金属凸块89、厚度在5微米与50微米之间或在10微米与100微米之间的铜凸块、厚度在5微米与50微米之间或在10微米与100微米之间的镍凸块、厚度在5微米与30微米之间或在10微米与100微米之间的金凸块、厚度在5微米与50微米之间或在10微米与200微米之间的焊料凸块，或下文所提及的微凸块317。因此，在BGA衬底113b上可设置十六个堆叠式DRAM芯片。如上文所提及，在BGA衬底113b之上可设置多个堆叠式DRAM芯片，例如4个到16个堆叠式DRAM芯片。
BGA衬底113b可由具有穿硅通孔的硅衬底来替换，且DRAM芯片140可通过DRAM芯片140的金属凸块或支柱27而设置在硅衬底上并连接到硅衬底。或者，BGA衬底113b可由具有通孔的玻璃衬底来替换，且DRAM芯片140可通过DRAM芯片140的金属凸块或支柱27而设置在玻璃衬底上并连接到玻璃衬底。或者，BGA衬底113b可由具有绝缘材料的金属衬底来替换，且DRAM芯片140可通过DRAM芯片140的金属凸块或支柱27而设置在金属衬底上并连接到金属衬底。或者，BGA衬底113b可由陶瓷衬底来替换，且DRAM芯片140可通过DRAM芯片140的金属凸块或支柱27而设置在陶瓷衬底上并连接到陶瓷衬底。先前描述的硅衬底、玻璃衬底、金属衬底或陶瓷衬底可通过焊料球11 1k而设置在衬底301上并连接到衬底301。
处理器单元303可含有高速缓冲存储器芯片311、在高速缓冲存储器芯片311上的芯片313、在芯片313上的高速缓冲存储器芯片321，以及在高速缓冲存储器芯片321上的热扩散器或散热片315。高速缓冲存储器芯片311可包含具有多个金属凸块或支柱27的底部方案103，且高速缓冲存储器芯片311可通过凸块或支柱27而设置在衬底301上并连接到衬底301。底填料107c(例如，聚合物)可填充于高速缓冲存储器芯片311与衬底301之间的间隙中且封闭金属凸块或支柱27。
芯片313可通过多个微凸块317而设置在高速缓冲存储器芯片311上并连接到高速缓冲存储器芯片311，微凸块317的厚度大于5微米，例如在5微米与100微米之间，且优选在10微米与60微米之间。邻近的两个微凸块317之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。微凸块317可处在高速缓冲存储器芯片311的金属垫600b与芯片313的金属垫600c之间，且高速缓冲存储器芯片311的金属垫600b可通过微凸块317而连接到芯片313的金属垫600c。举例来说，微凸块317中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个镍层和在两个镍层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，微凸块317中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个铜层和在两个铜层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，微凸块317中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个铜层、在两个铜层之间的各自厚度大于2微米(例如，在2微米与20微米之间)的两个镍层，以及在两个镍层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。不具有填料的底填料107d(例如，聚合物)填充于高速缓冲存储器芯片311与芯片313之间的间隙中，且封闭微凸块317。
高速缓冲存储器芯片321可通过多个微凸块317a而设置在芯片313上并连接到芯片313，微凸块317的厚度大于5微米，例如在5微米与100微米之间，且优选在10微米与60微米之间。邻近的两个微凸块317a之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。微凸块317a中的每一者可处在高速缓冲存储器芯片321的金属垫600d与芯片313的底部方案103的接触点之间，且高速缓冲存储器芯片321的金属垫600d可通过微凸块317a而连接到芯片313的底部方案103的接触点。举例来说，微凸块317a中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个镍层和在两个镍层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，微凸块317a中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个铜层和在两个铜层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。或者，微凸块317a中的每一者可包含各自厚度大于2微米(例如，在2微米与20微米之间)的两个铜层、在两个铜层之间的各自厚度大于2微米(例如，在2微米与20微米之间)的两个镍层，以及在两个镍层之间的厚度大于1微米(例如，在1微米与30微米之间)的焊料，焊料包含锑、铋、铟、锡铅合金、锡银合金或锡银铜合金。不具有填料的底填料107e(例如，聚合物)填充于芯片313与高速缓冲存储器芯片321之间的间隙中，且封闭微凸块317a。
可通过使用厚度在1微米与50微米之间的胶材料(例如，聚合物或基于环氧树脂的材料)膜319将热扩散器或散热片315粘附到高速缓冲存储器芯片321来将热扩散器或散热片315安装到高速缓冲存储器芯片321上。
或者，参看图38A，图37A中所示的衬底301可由球栅格阵列(BGA)衬底302来替换。含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111z可设置在BGA衬底302的背面上。焊料球111z中的每一者的宽度大于焊料球111h和111k中的每一者的宽度。图38A中所示的模块137设计有焊料球111z以代替图37A中所示的连接器307和309来与外部电路连接，也就是，图38A中所示的模块137可通过焊料球111z而连接到充电器、3D视频游戏播放器、3D视频显示器(例如，3D电视(3D TV))，或显示器(例如，平板显示器、液晶显示器(LCD)或3D显示器)。由与指示图37A中的元件的元件符号相同的元件符号所指示的在图38A中的元件与图37A中所说明的元件具有相同材料和规格。
图37B展示模块137的另一个实例。除了在芯片313上未设置高速缓冲存储器芯片321且使用胶材料膜319将热扩散器或散热片315安装到芯片313上之外，图37B中所示的模块137与图37A中所示的模块类似。由与指示图37A中的元件的元件符号相同的元件符号所指示的在图38B中的元件与图37A中所说明的元件具有相同材料和规格。
或者，参看图38B，图37B中所示的衬底301可由球栅格阵列(BGA)衬底302来替换。含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111z可设置在BGA衬底302的背面上。焊料球111z中的每一者的宽度大于焊料球111h和111k中的每一者的宽度。图38B中所示的模块137设计有焊料球111Z以代替图37B中所示的连接器307和309来与外部电路连接，也就是，图38B中所示的模块137可通过焊料球111z而连接到充电器、3D视频游戏播放器、3D视频显示器(例如，3D电视(3D TV))，或显示器(例如，平板显示器、液晶显示器(LCD)或3D显示器)。由与指示图37A和图37B中的元件的元件符号相同的元件符号所指示的在图38B中的元件与图37A和图37B中所说明的元件具有相同材料和规格。
图37C展示模块137的另一个实例。除了以下情况之外，图37C中所示的模块137与图37B中所示的模块类似：通过使用胶材料319a将高速缓冲存储器芯片311粘附到衬底301的顶面上来将高速缓冲存储器芯片311安装到衬底301上，通过将两根线119c(例如，金线或铜线)线接合到高速缓冲存储器芯片311的测试金属垫600s和600t且线接合到衬底301来将高速缓冲存储器芯片311连接到衬底301，且在衬底301上形成模塑料323，从而囊封经线接合的线119c以及芯片311、313和321。热扩散器或散热片315的表面315a由模塑料323裸露且与模塑料323的顶面323a实质上共面。胶材料319a可为厚度在1微米与50微米之间的聚合物或基于环氧树脂的材料。模塑料323可为聚合物或基于环氧树脂的材料。由与指示图37A和图37B中的元件的元件符号相同的元件符号所指示的在图37C中的元件与图37A和图37B中所说明的元件具有相同材料和规格。
或者，参看图38C，图37C中所示的衬底301可由球栅格阵列(BGA)衬底302来替换。含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111z可设置在BGA衬底302的背面上。焊料球111z中的每一者的宽度大于焊料球111h和111k中的每一者的宽度。图38C中所示的模块137设计有焊料球111z以代替图37C中所示的连接器307和309来与外部电路连接，也就是，图38C中所示的模块137可通过焊料球111Z而连接到充电器、3D视频游戏播放器、3D视频显示器(例如，3D电视(3D TV))，或显示器(例如，平板显示器、液晶显示器(LCD)或3D显示器)。由与指示图37A、图37B和图37C中的元件的元件符号相同的元件符号所指示的在图38C中的元件与图37A、图37B和图37C中所说明的元件具有相同材料和规格。
图37D展示模块137的另一个实例。除了以下情况之外，图37D中所示的模块137与图37A中所示的模块类似：通过使用胶材料319a将高速缓冲存储器芯片311粘附到衬底301的顶面上来将高速缓冲存储器芯片311安装到衬底301上，通过将两根线119c(例如，金线或铜线)线接合到高速缓冲存储器芯片311的测试金属垫600s和600t且线接合到衬底301来将高速缓冲存储器芯片311连接到衬底301，且在衬底301上形成模塑料323，从而囊封经线接合的线119c以及芯片311、313和321。热扩散器或散热片315的表面315a由模塑料323裸露且与模塑料323的顶面323a实质上共面。胶材料319a可为厚度在1微米与50微米之间的聚合物或基于环氧树脂的材料。模塑料323可为聚合物或基于环氧树脂的材料。由与指示图37A中的元件的元件符号相同的元件符号所指示的在图37D中的元件与图37A中所说明的元件具有相同材料和规格。
或者，参看图38D，图37D中所示的衬底301可由球栅格阵列(BGA)衬底302来替换。含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111z可设置在BGA衬底302的背面上。焊料球111z中的每一者的宽度大于焊料球111h和111k中的每一者的宽度。图38D中所示的模块137设计有焊料球111z以代替图37D中所示的连接器307和309来与外部电路连接，也就是，图38D中所示的模块137可通过焊料球111Z而连接到充电器、3D视频游戏播放器、3D视频显示器(例如，3D电视(3D TV))，或显示器(例如，平板显示器、液晶显示器(LCD)或3D显示器)。由与指示图37A和图37D中的元件的元件符号相同的元件符号所指示的在图38D中的元件与图37A和图37D中所说明的元件具有相同材料和规格。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或图38D中所示的芯片313可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构设计的中央处理单元(CPU)芯片，例如ARM、强ARM或MIP；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；全球定位系统(GPS)芯片；蓝牙芯片；包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何基带电路块的芯片上系统(SOC)；包含基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包含基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包含基带电路块和无线局域网(WLAN)电路块但不包含任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块和无线局域网(WLAN)电路块但不包含任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包含图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，图37A、图37B、图37C、图37D、图38A、图38B、图38C或图38D中所示的芯片313可为包含以下各电路块的芯片：中央处理单元(CPU)电路块、蓝牙电路块、全球定位系统(GPS)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块，和/或无线局域网(WLAN)电路块。芯片313、图形处理单元(GPU)芯片，或芯片313中的图形处理单元(GPU)电路块可以是针对2D或3D视频显示器而设计的，且可通过微凸块317、高速缓冲存储器芯片311、衬底301的金属迹线以及连接器307(如图37A、图37B、图37C或图37D中所示)或通过微凸块317、高速缓冲存储器芯片311、BGA衬底302的金属迹线以及焊料球111z(如图38A、图38B、图38C或图38D中所示)而连接到3D视频显示器，例如3D电视(3D TV)或3D视频游戏播放器。
参看图41，图37A、图37B、图37C、图37D、图38A、图38B、图38C或图38D中所示的RF模块325可由图41中所示的射频(RF)模块325来替换。RF模块325设计成方形扁平无引线(QFN)封装，且包含：具有裸片焊盘580a和引线580b的引线框架；通过银环氧树脂、聚酰亚胺或丙烯酸酯的粘合剂材料581a而附接到裸片焊盘580a的射频(RF)芯片328a；通过银环氧树脂、聚酰亚胺或丙烯酸酯的粘合剂材料581b而附接到RF芯片328a的射频(RF)芯片328b；将RF芯片328a和328b连接到引线580b的多个经线接合的线119c，例如金线或铜线；以及环氧树脂或聚酰亚胺的囊封材料582，其含有在引线框架上且在RF芯片328a和328b的侧壁处形成的碳或玻璃填料，从而囊封经接合的线119c。引线580b布置在裸片焊盘580a外围周围。RF芯片328a和328b可包含射频(RF)功率放大器、射频(RF)收发器、射频(RF)激励放大器、平衡不平衡转换电路、表面声波(SAW)滤波器、滤波器、耦合器，和/或绝缘体。RF模块325可通过含有铋、铟、锡铅合金、锡银合金或锡银铜合金的多个焊料球111m而设置在衬底301或302的背面上并连接到衬底301或302的背面。或者，RF模块325可通过焊料球111m而设置在衬底301或302的顶面上并连接到衬底301或302的顶面。焊料球111m形成于引线580b与衬底301或302之间。RF模块325用于传输或接收RF(语音和/或数据)信号以进行无线LAN(WLAN)通信和/或移动电话通信，例如3G CDMA(码分多址)或TDMA GSM(时分多址全球移动通信系统)。
图39A为展示图37A、图37B、图38A或图38B中所示的高速缓冲存储器芯片311和芯片313的接口电路的电路图的实例。高速缓冲存储器芯片311包含两个芯片间电路20a和20b、两个内部电路20c和20d、两个芯片外电路40a和40b，以及两个测试接口电路333a和333b。芯片313包含两个芯片间电路20e和20f、两个内部电路20g和20h、两个芯片外电路40c和40d，以及两个测试接口电路333c和333d。高速缓冲存储器芯片311通过微凸块317而连接到芯片313且通过金属凸块或支柱27而连接到衬底301或BGA衬底302。
参看图39A，高速缓冲存储器芯片311的芯片间电路20a包含芯片间缓冲器701a和芯片间ESD(静电放电)电路701b。芯片间缓冲器701a具有第一节点FN1和第二节点SN1，且芯片间ESD电路701b具有连接到第一节点FN1的节点En。芯片间缓冲器701a可为芯片间接收器，所述芯片间接收器可为由NMOS晶体管751a和PMOS晶体管751b构成的反相器，且NMOS晶体管751a和PMOS晶体管751b的栅极充当为芯片间缓冲器701a的第一节点FN1的输入节点，且NMOS晶体管751a和PMOS晶体管751b的漏极充当为芯片间缓冲器701a的第二节点SN1的输出节点。
或者，芯片间缓冲器701a可为包含反相器的若干个级的多级级联芯片间接收器。举例来说，参看图39B，芯片间缓冲器701a可为两级级联芯片间接收器。两级级联芯片间接收器的第一个级424a为由NMOS晶体管751a和PMOS晶体管751b构成的反相器，且两级级联芯片间接收器的第二个级424b(最后一个级)也是反相器，除了其是通过合适的工艺(例如)由较大尺寸的NMOS晶体管751c和PMOS晶体管751d形成之外。NMOS晶体管751a和PMOS晶体管751b的栅极充当为芯片间缓冲器701a的第一节点FN1的输入节点。NMOS晶体管751c和PMOS晶体管751d的漏极充当为芯片间缓冲器701a的第二节点SN1的输出节点。NMOS晶体管751a和PMOS晶体管751b的漏极连接到NMOS晶体管751c和PMOS晶体管751d的栅极。
参看图39A，高速缓冲存储器芯片311的芯片间电路20b包含芯片间缓冲器702a和芯片间ESD(静电放电)电路702b。芯片间缓冲器702a具有第一节点FN2和第二节点SN2，且芯片间ESD电路702b具有连接到第二节点SN2的节点En。芯片间缓冲器702a可为芯片间驱动器，所述芯片间驱动器可为由NMOS晶体管752a和PMOS晶体管752b构成的反相器，且NMOS晶体管752a和PMOS晶体管752b的栅极充当为芯片间缓冲器702a的第一节点FN2的输入节点，且NMOS晶体管752a和PMOS晶体管752b的漏极充当为芯片间缓冲器702a的第二节点SN2的输出节点。
或者，芯片间缓冲器702a可为包含反相器的若干个级的多级级联芯片间驱动器。举例来说，参看图39C，芯片间缓冲器702a可为两级级联芯片间驱动器。两级级联芯片间驱动器的第一个级425a为由NMOS晶体管752c和PMOS晶体管752d构成的反相器，且两级级联芯片间驱动器的第二个级425b(最后一个级)为由NMOS晶体管752a和PMOS晶体管752b构成的反相器。NMOS晶体管752c和PMOS晶体管752d的栅极充当为芯片间缓冲器702a的第一节点FN2的输入节点。NMOS晶体管752a和PMOS晶体管752b的漏极充当为芯片间缓冲器702a的第二节点SN2的输出节点。NMOS晶体管752c和PMOS晶体管752d的漏极连接到NMOS晶体管752a和PMOS晶体管752b的栅极。
参看图39A，芯片313的芯片间电路20e包含芯片间缓冲器703a和芯片间ESD(静电放电)电路703b。芯片间缓冲器703a具有第一节点FN3和第二节点SN3，且芯片间ESD电路703b具有连接到第二节点SN3的节点En。芯片间缓冲器703a可为芯片间驱动器，所述芯片间驱动器可为由NMOS晶体管753a和PMOS晶体管753b构成的反相器，且NMOS晶体管753a和PMOS晶体管753b的栅极充当为芯片间缓冲器703a的第一节点FN3的输入节点，且NMOS晶体管753a和PMOS晶体管753b的漏极充当为芯片间缓冲器703a的第二节点SN3的输出节点。
或者，芯片间缓冲器703a可为包含反相器的若干个级的多级级联芯片间驱动器。举例来说，参看图39D，芯片间缓冲器703a可为两级级联芯片间驱动器。两级级联芯片间驱动器的第一个级426a为由NMOS晶体管753c和PMOS晶体管753d构成的反相器，且两级级联芯片间驱动器的第二个级426b(最后一个级)为由NMOS晶体管753a和PMOS晶体管753b构成的反相器。NMOS晶体管753c和PMOS晶体管753d的栅极充当为芯片间缓冲器703a的第一节点FN3的输入节点。NMOS晶体管753a和PMOS晶体管753b的漏极充当为芯片间缓冲器703a的第二节点SN3的输出节点。NMOS晶体管753c和PMOS晶体管753d的漏极连接到NMOS晶体管753a和PMOS晶体管753b的栅极。
参看图39A，芯片313的芯片间电路20f包含芯片间缓冲器704a和芯片间ESD(静电放电)电路704b。芯片间缓冲器704a具有第一节点FN4和第二节点SN4，且芯片间ESD电路704b具有连接到第一节点FN4的节点En。芯片间缓冲器704a可为芯片间接收器，所述芯片间接收器可为由NMOS晶体管754a和PMOS晶体管754b构成的反相器，且NMOS晶体管754a和PMOS晶体管754b的栅极充当为芯片间缓冲器704a的第一节点FN4的输入节点，且NMOS晶体管754a和PMOS晶体管754b的漏极充当为芯片间缓冲器704a的第二节点SN4的输出节点。
或者，芯片间缓冲器704a可为包含反相器的若干个级的多级级联芯片间接收器。举例来说，参看图39E，芯片间缓冲器704a可为两级级联芯片间接收器。两级级联芯片间接收器的第一个级427a为由NMOS晶体管754a和PMOS晶体管754b构成的反相器，且两级级联芯片间接收器的第二个级427b(最后一个级)为由NMOS晶体管754c和PMOS晶体管754d构成的反相器。NMOS晶体管754a和PMOS晶体管754b的栅极充当为芯片间缓冲器704a的第一节点FN4的输入节点。NMOS晶体管754c和PMOS晶体管754d的栅极充当为芯片间缓冲器704a的第二节点SN4的输出节点。NMOS晶体管754a和PMOS晶体管754b的漏极连接到NMOS晶体管754c和PMOS晶体管754d的栅极。
参看图39A，高速缓冲存储器芯片311的芯片外电路40a包含芯片外缓冲器42a和芯片外ESD(静电放电)电路43a。芯片外缓冲器42a具有第一节点FN5和第二节点SN5，且芯片间ESD电路43a具有连接到第一节点FN5的节点En。芯片外缓冲器42a可为芯片外接收器，所述芯片外接收器可为由NMOS晶体管4205和PMOS晶体管4206构成的反相器，且NMOS晶体管4205和PMOS晶体管4206的栅极充当为芯片外缓冲器42a的第一节点FN5的输入节点，且NMOS晶体管4205和PMOS晶体管4206的漏极充当为芯片外缓冲器42a的第二节点SN5的输出节点。
或者，芯片外缓冲器42a可为包含反相器的若干个级的多级级联芯片外接收器。举例来说，芯片外缓冲器42a可为图11B中所示的两级级联芯片外接收器422。图11B中所示的两级级联芯片外接收器422的第一个级422′为由NMOS晶体管4205和PMOS晶体管4206构成的反相器，且图11B中所示的两级级联芯片外接收器422的第二个级422″(最后一个级)也是反相器，除了其是通过合适的工艺(例如)由较大尺寸的NMOS晶体管4207和PMOS晶体管4208形成之外。在图11B中，由NMOS晶体管4205和PMOS晶体管4206的栅极服务的输入节点E可为图39A中所示的芯片外缓冲器42a的第一节点FN5，且由NMOS晶体管4207和PMOS晶体管4208的漏极服务的输出节点F可为图39A中所示的芯片外缓冲器42a的第二节点SN5。
参看图39A，高速缓冲存储器芯片311的芯片外电路40b包含芯片外缓冲器42b和芯片外ESD(静电放电)电路43b。芯片外缓冲器42b具有第一节点FN6和第二节点SN6，且芯片外ESD电路43b具有连接到第二节点SN6的节点En。芯片外缓冲器42b可为芯片外驱动器，所述芯片外驱动器可为由NMOS晶体管4203和PMOS晶体管4204构成的反相器，且NMOS晶体管4203和PMOS晶体管4204的栅极充当为芯片外缓冲器42b的第一节点FN6的输入节点，且NMOS晶体管4203和PMOS晶体管4204的漏极充当为芯片外缓冲器42b的第二节点SN6的输出节点。
或者，芯片外缓冲器42b可为包含反相器的若干个级的多级级联芯片外驱动器。举例来说，芯片外缓冲器42b可为图11A中所示的两级级联芯片外驱动器421。图11A中所示的两级级联芯片间驱动器421的第一个级421′为由NMOS晶体管4201和PMOS晶体管4202构成的反相器，且图11A中所示的两级级联芯片间驱动器421的第二个级421″(最后一个级)也是反相器，除了其是通过合适的工艺(例如)由较大尺寸的NMOS晶体管4203和PMOS晶体管4204形成之外。在图11A中，由NMOS晶体管4201和PMOS晶体管4202的栅极服务的输入节点F可为图39A中所示的芯片外缓冲器42b的第一节点FN6，且由NMOS晶体管4203和PMOS晶体管4204的漏极服务的输出节点E可为图39A中所示的芯片外缓冲器42b的第二节点SN6。
参看图39A，芯片313的芯片外电路40c包含芯片外缓冲器42c和芯片外ESD(静电放电)电路43c。芯片外缓冲器42c具有第一节点FN7和第二节点SN7，且芯片外ESD电路43c具有连接到第二节点SN7的节点En。芯片外缓冲器42c可为芯片外驱动器，所述芯片外驱动器可为由NMOS晶体管4203a和PMOS晶体管4204a构成的反相器，且NMOS晶体管4203a和PMOS晶体管4204a的栅极充当为芯片外缓冲器42c的第一节点FN7的输入节点，且NMOS晶体管4203a和PMOS晶体管4204a的漏极充当为芯片外缓冲器42c的第二节点SN7的输出节点。
或者，芯片外缓冲器42c可为包含反相器的若干个级的多级级联芯片外驱动器。举例来说，参看图39F，芯片外缓冲器42c可为两级级联芯片外驱动器。两级级联芯片外驱动器的第一个级427a为由NMOS晶体管4201a和PMOS晶体管4202a构成的反相器，且两级级联芯片外驱动器的第二个级427b(最后一个级)也是反相器，除了其是通过合适的工艺(例如)由较大尺寸的NMOS晶体管4203a和PMOS晶体管4204b形成之外。NMOS晶体管4201a和PMOS晶体管4202a的栅极充当为芯片外缓冲器42c的第一节点FN7的输入节点。NMOS晶体管4203a和PMOS晶体管4204a的漏极充当为芯片外缓冲器42c的第二节点SN7的输出节点。NMOS晶体管4201a和PMOS晶体管4202a的漏极连接到NMOS晶体管4203a和PMOS晶体管4204a的栅极。
参看图39A，芯片313的芯片外电路40d包含芯片外缓冲器42d和芯片外ESD(静电放电)电路43d。芯片外缓冲器42d具有第一节点FN8和第二节点SN8，且芯片外ESD电路43d具有连接到第一节点FN8的节点En。芯片外缓冲器42d可为芯片外接收器，所述芯片外接收器可为由NMOS晶体管4205a和PMOS晶体管4206a构成的反相器，且NMOS晶体管4205a和PMOS晶体管4206a的栅极充当为芯片外缓冲器42d的第一节点FN8的输入节点，且NMOS晶体管4205a和PMOS晶体管4206a的漏极充当为芯片外缓冲器42d的第二节点SN8的输出节点。
或者，芯片外缓冲器42d可为包含反相器的若干个级的多级级联芯片外接收器。举例来说，参看图39G，芯片外缓冲器42d可为两级级联芯片外接收器。两级级联芯片外接收器的第一个级428a为由NMOS晶体管4205a和PMOS晶体管4206a构成的反相器，且两级级联芯片外接收器的第二个级428b(最后一个级)也是反相器，除了其是通过合适的工艺(例如)由较大尺寸的NMOS晶体管4207a和PMOS晶体管4208a形成之外。NMOS晶体管4205a和PMOS晶体管4206a的栅极充当为芯片外缓冲器42d的第一节点FN8的输入节点。NMOS晶体管4207a和PMOS晶体管4208a的漏极充当为芯片外缓冲器42d的第二节点SN8的输出节点。NMOS晶体管4205a和PMOS晶体管4206a的漏极连接到NMOS晶体管4207a和PMOS晶体管4208a的栅极。
图39H为展示图37A、图37B、图38A或图38B中所示的高速缓冲存储器芯片311和芯片313的接口电路的电路图的另一个实例。除了以下情况之外，图39H中所示的电路图与图39A中所示的电路图类似：芯片间缓冲器701a、702a、703a和704a设计有各自包含三态驱动器和三态接收器的芯片间三态缓冲器以代替芯片间接收器和驱动器，且芯片外缓冲器42a、42b、42c和42d设计有各自包含三态驱动器和三态接收器的芯片外三态缓冲器以代替芯片外接收器和驱动器。在图39H中，高速缓冲存储器芯片311的芯片间缓冲器701a可为具有充当芯片间缓冲器701a的第一节点FN1的第一I/O(输入/输出)节点且具有充当芯片间缓冲器701a的第二节点SN1的第二I/O节点的芯片间三态缓冲器。高速缓冲存储器芯片311的芯片间缓冲器702a可为具有充当芯片间缓冲器702a的第一节点FN2的第一I/O节点且具有充当芯片间缓冲器702a的第二节点SN2的第二I/O节点的芯片间三态缓冲器。芯片313的芯片间缓冲器703a可为具有充当芯片间缓冲器703a的第一节点FN3的第一I/O节点且具有充当芯片间缓冲器703a的第二节点SN3的第二I/O节点的芯片间三态缓冲器。芯片313的芯片间缓冲器704a可为具有充当芯片间缓冲器704a的第一节点FN4的第一I/O节点且具有充当芯片间缓冲器704a的第二节点SN4的第二I/O节点的芯片间三态缓冲器。高速缓冲存储器芯片311的芯片外缓冲器42a可为具有充当芯片外缓冲器42a的第一节点FN5的第一I/O节点且具有充当芯片外缓冲器42a的第二节点SN5的第二I/O节点的芯片外三态缓冲器。高速缓冲存储器芯片311的芯片外缓冲器42b可为具有充当芯片外缓冲器42b的第一节点FN6的第一I/O节点且具有充当芯片外缓冲器42b的第二节点SN6的第二I/O节点的芯片外三态缓冲器。芯片313的芯片外缓冲器42c可为具有充当芯片外缓冲器42c的第一节点FN7的第一I/O节点且具有充当芯片外缓冲器42c的第二节点SN7的第二I/O节点的芯片外三态缓冲器。芯片313的芯片外缓冲器42d可为具有充当芯片外缓冲器42d的第一节点FN8的第一I/O节点且具有充当芯片外缓冲器42d的第二节点SN8的第二I/O节点的芯片外三态缓冲器。
参看图39A和图39H，内部电路20c、20d、20g和20h中的每一者可为“或非”门、“与非”门、“与”门、“或”门、运算放大器、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非易失性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、读出放大器、模拟转数字(A/D)转换器、数字转模拟(D/A)转换器、反相器、加法器、多路复用器、双工器、乘法器、互补金属氧化物半导体(CMOS)装置、双极CMOS装置、双极电路，或模拟电路。内部电路20c、20d、20g和20h中的每一者可包含物理沟道宽度与物理沟道长度的比的范围在(例如)约0.1到20、(例如)约0.1到10或(例如)约0.2到2中的NMOS晶体管。或者，内部电路20c、20d、20g和20h中的每一者可包含物理沟道宽度与物理沟道长度的比的范围在(例如)约0.2到40、(例如)约0.2到40或(例如)约0.4到4中的PMOS晶体管。芯片间ESD电路701b、702b、703b和704b中的每一者以及芯片外ESD电路43a、43b、43c和43d中的每一者可包含各自由两个反向偏置的二极管或由一个POMS晶体管和一个NMOS晶体管构成的一个或一个以上ESD(静电放电)单元。
芯片间缓冲器701a的第一节点FN1可连接到芯片间ESD电路701b的节点En、通过高速缓冲存储器311的金属互连线640b而连接到测试接口电路333a的第一端子F1、通过金属互连线640b而连接到高速缓冲存储器芯片311的左金属垫600b(包含铝或电镀铜)，以及通过金属互连线640b和左金属垫600b而连接到左微凸块317。芯片间缓冲器701a的第二节点SN1可通过高速缓冲存储器芯片311的金属互连线640a而连接到内部电路20c。
芯片间缓冲器702a的第一节点FN2可通过高速缓冲存储器芯片311的金属互连线640c而连接到内部电路20d。芯片间缓冲器702a的第二节点SN2可连接到芯片间ESD电路702b的节点En、通过高速缓冲存储器芯片311的金属互连线640d而连接到测试接口电路333b的第一端子F2、通过金属互连线640d而连接到高速缓冲存储器芯片311的右金属垫600b(包含铝或电镀铜)，以及通过金属互连线640d和右金属垫600b而连接到右微凸块317。
芯片间缓冲器703a的第一节点FN3可通过芯片313的金属互连线640e而连接到内部电路20g。芯片间缓冲器703a的第二节点SN3可连接到芯片间ESD电路703b的节点En、通过芯片313的金属互连线640f而连接到测试接口电路333c的第一端子F3、通过金属互连线640f而连接到芯片313的左金属垫600c(包含铝或电镀铜)、通过金属互连线640f和左金属垫600c而连接到左微凸块317，以及通过芯片313的金属互连线604f、芯片313的左金属垫600c、左微凸块317、高速缓冲存储器芯片311的左金属垫600b以及高速缓冲存储器芯片311的金属互连线640b而连接到高速缓冲存储器芯片311的芯片间缓冲器701a的第一节点FN1。
芯片间缓冲器704a的第一节点FN4可连接到芯片间ESD电路704b的节点En、通过芯片313的金属互连线640h而连接到测试接口电路333d的第一端子F4、通过金属互连线640h而连接到芯片313的右金属垫600c(包含铝或电镀铜)、通过金属互连线640h和右金属垫600c而连接到右微凸块317，以及通过芯片313的金属互连线640h、芯片313的右金属垫600c、右微凸块317、高速缓冲存储器芯片311的右金属垫600b以及高速缓冲存储器芯片311的金属互连线640d而连接到高速缓冲存储器芯片311的芯片间缓冲器702a的第二节点SN2。芯片间缓冲器704a的第二节点SN4可通过高速缓冲存储器芯片313的金属互连线640g而连接到内部电路20h。
芯片外缓冲器42a的第一节点FN5可连接到芯片外ESD电路43a的节点En、通过高速缓冲存储器芯片311的金属互连线640j而连接到高速缓冲存储器芯片311的测试金属垫600t(包含铝或电镀铜)、通过金属互连线640j而连接到高速缓冲存储器芯片311的金属垫886，以及通过金属互连线640j和金属垫886而连接到左金属凸块或支柱27。左金属凸块或支柱27可设置在图37A或图37B中所示的衬底301或图38A或图38B中所示的BGA衬底302上并连接到衬底301或BGA衬底302，且芯片外缓冲器42a的第一节点FN5可通过金属互连线640j、金属垫886以及左金属凸块或支柱27而连接到衬底301或BGA衬底302。芯片外缓冲器42a的第二节点SN5可通过高速缓冲存储器芯片311的金属互连线640i而连接到测试接口电路333a的第二端子S1。
芯片外缓冲器42b的第一节点FN6可通过高速缓冲存储器芯片311的金属互连线640k而连接到测试接口电路333b的第二端子S2。芯片外缓冲器42b的第二节点SN6可连接到芯片外ESD电路43b、通过高速缓冲存储器芯片311的金属互连线640m而连接到高速缓冲存储器芯片311的测试金属垫600s(包含铝或电镀铜)、通过金属互连线640m而连接到高速缓冲存储器芯片311的金属垫887，以及通过金属互连线640m和金属垫887而连接到右金属凸块或支柱27。右金属凸块或支柱27可设置在图37A或图37B中所示的衬底301或图38A或图38B中所示的BGA衬底302上并连接到衬底301或BGA衬底302，且芯片外缓冲器42b的第二节点SN6可通过金属互连线640m、金属垫887以及右金属凸块或支柱27而连接到衬底301或BGA衬底302。
芯片外缓冲器42c的第一节点FN7可通过芯片313的金属互连线640n而连接到测试接口电路333c的第二端子S3。芯片外缓冲器42c的第二节点SN7可连接到芯片外ESD电路43c且通过芯片313的金属互连线640p而连接到芯片313的测试金属垫600w(包含铝或电镀铜)。
芯片外缓冲器42d的第一节点FN8可连接到芯片外ESD电路43d且通过芯片313的金属互连线640r而连接到芯片313的测试金属垫600x(包含铝或电镀铜)。芯片外缓冲器42d的第二节点SN8可通过芯片313的金属互连线640q而连接到测试接口电路333d的第二端子S4。
图39I为展示图37C、图37D、图38C或图38D中所示的高速缓冲存储器芯片311和芯片313的接口电路的电路图的实例。除了高速缓冲存储器芯片311是通过经线接合的线119c而非金属凸块或支柱27而连接到衬底301或BGA衬底302之外，图39I中所示的电路图与图39A中所示的电路图类似。由与指示图39A中的元件的元件符号相同的元件符号所指示的在图39I中的元件与图39A中所说明的元件具有相同材料和规格。
图39J为展示图37C、图37D、图38C或图38D中所示的高速缓冲存储器芯片311和芯片313的接口电路的电路图的另一个实例。除了高速缓冲存储器芯片311是通过经线接合的线119c而非金属凸块或支柱27而连接到衬底301或BGA衬底302之外，图39J中所示的电路图与图39H中所示的电路图类似。由与指示图39H中的元件的元件符号相同的元件符号所指示的在图39J中的元件与图39H中所说明的元件具有相同材料和规格。
在图37A到图37D、图38A到图38D、图39A和图39H到39J中，高速缓冲存储器芯片311的存储器大小可大于10兆字节，例如在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间。举例来说，高速缓冲存储器芯片311可为存储器大小大于10兆字节(例如，在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间)的动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片，或同步动态随机存取存储器(SDRAM)芯片。在芯片313与高速缓冲存储器芯片311之间使用纯并行通信。芯片313与高速缓冲存储器芯片311之间的数据比特宽度等于或大于512，且优选等于或大于1024。高速缓冲存储器芯片311具有用于测试高速缓冲存储器芯片311的测试金属垫600s和600t。
在图37A、图37D、图38A和图38D中，由于两个高速缓冲存储器芯片311和321分别设置在芯片313的两个相反侧面上，因此处理器单元303在芯片313与由高速缓冲存储器芯片311和321提供的高速缓冲存储器之间具有双倍的比特宽度。高速缓冲存储器芯片321的存储器大小可大于10兆字节，例如在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间。举例来说，高速缓冲存储器芯片321可为存储器大小大于10兆字节(例如，在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间)的动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片，或同步动态随机存取存储器(SDRAM)芯片。在芯片313与高速缓冲存储器芯片321之间使用纯并行通信。芯片313与高速缓冲存储器芯片321之间的数据比特宽度等于或大于512，且优选等于或大于1024。高速缓冲存储器芯片321具有用于测试高速缓冲存储器芯片321的两个测试金属垫600y和600z。
参看图39A和图39H到图39J，在芯片313与高速缓冲存储器芯片311之间存在极小负载。小芯片间缓冲器701a或702a(例如，芯片间驱动器、芯片间接收器或芯片间三态缓冲器)设计得正好像内部缓冲器(分别例如，内部驱动器、内部接收器或内部三态缓冲器)一样，用于高速缓冲存储器芯片311内的长互连，也就是，所述长互连将高速缓冲存储器芯片311内相隔长距离的多个晶体管连接起来。小芯片间缓冲器703a或704a(例如，芯片间驱动器、芯片间接收器或芯片间三态缓冲器)设计得正好像内部缓冲器(分别例如，内部驱动器、内部接收器或内部三态缓冲器)一样，用于芯片313内的长互连，也就是，所述长互连将芯片313内相隔长距离的多个晶体管连接起来。小芯片间缓冲器701a、702a、703a和704a是设计成在芯片313和高速缓冲存储器芯片311上，用于芯片313与高速缓冲存储器芯片311之间的信号、时钟、电力或接地连接。高速缓冲存储器芯片311上包含芯片间缓冲器701a和702a的芯片间缓冲器的数目等于或大于512，且优选等于或大于1024。芯片313上包含芯片间缓冲器703a和704a的芯片间缓冲器的数目等于或大于512，且优选等于或大于1024。
大芯片外缓冲器42a、42b、42c和42d(例如，芯片外驱动器、芯片外接收器或芯片外三态缓冲器)是设计成在芯片313和高速缓冲存储器芯片311上，用于进行电路测试和/或到外部电路(例如，衬底301或BGA衬底302)的信号、时钟、电力或接地连接，且外部电路为不在芯片313或高速缓冲存储器芯片311上的电路，且电路测试是(i)在从晶片将芯片311或313切割出或切片出之前执行的晶片级测试或(ii)在芯片311与313彼此结合之后的封装级测试(最终测试)。
测试接口电路333a、333b、333c和333d是设计成在芯片313和高速缓冲存储器芯片311上。如从芯片间缓冲器701a或704a所看，图39A或图39I中所示的测试接口电路333a或333d的第一端子F1或F4处的输出电容小于2pF，典型小于1pF或小于0.2pF。图39A或图39I中所示的测试接口电路333a或333d的第一端子F1或F4处的输出负载电容小于2pF，典型小于1pF或小于0.2pF。如从芯片间缓冲器702a或703a所看，图39A或图39I中所示的测试接口电路333b或333c的第一端子F2或F3处的输入电容小于2pF，典型小于1pF或小于0.2pF。图39A或图39I中所示的测试接口电路333b或333c的第一端子F2或F3处的输入负载电容小于2pF，典型小于1pF或小于0.2pF。如从芯片间缓冲器701a、702a、703a或704a所看，图39H或图39J中所示的测试接口电路333a、333b、333c或333d的第一端子F1、F2、F3或F4处的输入或输出电容小于2pF，典型小于1pF或小于0.2pF。图39H或图39J中所示的测试接口电路333a、333b、333c或333d的第一端子F1、F2、F3或F4处的输入或输出负载电容小于2pF，典型小于1pF或小于0.2pF。测试接口电路333a、333b、333c和333d中的每一者可为扫描测试电路，且扫描测试电路可在从晶片将芯片311或313切割出或切片出之前的晶片级测试处或在芯片311与313彼此结合之后的封装级测试(最终测试)处执行，且扫描测试电路是用以通过输入扫描输入信号或输出扫描输出信号来测试触发器。
小芯片间ESD电路701b、702b、703b和704b是用于芯片313与高速缓冲存储器芯片311之间的小芯片间缓冲器701a、702a、703a和704a，用于在芯片封装或组合件制造过程期间进行静电充电防护。或者，芯片313与高速缓冲存储器芯片311之间的小芯片间缓冲器701a、702a、703a和704a可能不需要ESD电路，也就是，可省略芯片间ESD电路701b、702b、703b和704b。换句话说，没有ESD电路连接到金属互连线640b、640d、640f和640h。
大芯片外缓冲器42a、42b、42c和42d所需要的大芯片外ESD电路43a、43b、43c和43d是设计在芯片313和高速缓冲存储器芯片311上，用于进行电路测试和/或到外部电路(例如，衬底301或BGA衬底302)的信号、时钟、电力或接地连接，且外部电路为不在芯片313和高速缓冲存储器芯片311上的电路，且电路测试是(i)在从晶片将芯片311或313切割出或切片出之前执行的晶片级测试或(ii)在芯片311与313彼此结合之后的封装级测试(最终测试)。大芯片外ESD电路43a、43b、43c和43d是用于在电路测试(例如，晶片级测试或封装级测试(最终测试))期间进行静电充电防护。
芯片间ESD电路701b、702b、703b或704b的大小可被界定为芯片间ESD电路701b、702b、703b或704b的负载或电容，且芯片外ESD电路43a、43b、43c或43d的大小可被界定为芯片外ESD电路43a、43b、43c或43d的负载或电容。在一种情况下，小芯片间ESD电路701b、702b、703b和704b中的每一者的大小(负载或电容)小于2pF(皮可法拉)(例如，在0.01pF与2pF之间)，典型小于0.5pF(例如，在0.01pF与0.5pF之间)，且大芯片外ESD电路43a、43b、43c和43d中的每一者的大小(负载或电容)大于2pF(例如，在2pF与100pF之间)，典型大于5pF(例如，在5pF与100pF之间)。在另一种情况下，小芯片间ESD电路701b、702b、703b和704b中的每一者的大小(负载或电容)小于1pF，例如在0.01pF与1pF之间，且大芯片外ESD电路43a、43b、43c和43d中的每一者的大小(负载或电容)大于1pF，例如在1pF与100pF之间。
或者，小芯片间ESD电路701b、702b、703b或704b的大小或大芯片外ESD电路43a、43b、43c或43d的大小可界定如下。ESD(静电放电)电路(例如，芯片间ESD电路701b、702b、703b或704b或者芯片外ESD电路43a、43b、43c或43d)可包含一个或一个以上ESD单元，且所述ESD单元中的每一者可包含P+作用区和N+作用区，所述N+作用区连接到P+作用区且连接到芯片的I/O(输入/输出)金属垫或测试金属垫，例如图39A、图39H、图39I或图39J中所示的金属垫600b、600c、600t、600s、600w或600x，且P+作用区的区域加上N+作用区的区域等于ESD单元中的每一者的作用区域。ESD单元的总作用区域等于ESD电路的作用区域。如果ESD电路仅由一个ESD单元构成，那么ESD电路的作用区域等于仅一个ESD单元的作用区域。如果ESD电路由多个ESD单元构成，那么ESD电路的作用区域等于并联连接的ESD单元的总作用区域。ESD电路的作用区域可用以界定ESD电路的大小。图40A到图40F展示如何计算芯片的ESD单元的作用区域以及界定由一个或一个以上ESD单元构成的ESD电路的大小。参看图40A，芯片的静电放电(ESD)单元743可由两个反向偏置的二极管4331和4332构成。图40C展示图40A中所示的ESD单元743的横截面图，且图40D为从图40C中所示的p型硅衬底1的顶面Z-Z′得到的展示ESD单元743的外形的俯视透视图。参看图40C和图40D，ESD单元743包含两个P+作用区757a和757b以及两个N+作用区758a和758b。P+作用区757a是在p型硅衬底1中的N井755中，且N+作用区758a是在p型硅衬底1中。P+作用区757a通过芯片的金属互连线753a而连接到芯片的I/O金属垫或测试金属垫，例如，图39A、图39H、图39I或图39J中所示的高速缓冲存储器芯片311的金属垫600b、600t或600s或者芯片313的金属垫600c、600w或600x。N+作用区758a通过金属互连线753a而连接到P+作用区757a且连接到芯片的I/O金属垫或测试金属垫。金属互连线753a包含由以下各者提供的一部分：p型硅衬底1之上的多个细线金属层60、形成于P+作用区757a的接触区754a上的第一通孔塞60′，以及形成于N+作用区758a的接触区754b上的第二通孔塞60′。P+作用区757b是在p型硅衬底1中，且N+作用区758b是在p型硅衬底1中的N井755中。P+作用区757b通过金属互连线753b而连接到接地总线，且N+作用区758b通过金属互连线735c而连接到电力总线。金属互连线753b含有由以下各者提供的一部分：p型硅衬底1之上的细线金属层60以及形成于P+作用区757b的接触区754c上的通孔塞60′。金属互连线753c含有由以下各者提供的一部分：p型硅衬底1之上的细线金属层60以及形成于N+作用区758b的接触区754d上的通孔塞60′。
参看图40D，从俯视图看，连接到芯片的I/O金属垫或测试金属垫的P+作用区757a具有由p型硅衬底1中的场效氧化物752封闭的区域AR1。从俯视图看，连接到芯片的I/O金属垫或测试金属垫的N+作用区758a具有由p型硅衬底1中的场效氧化物752封闭的区域AR2。ESD单元743的作用区域等于区域AR1加上区域AR2。
或者，参看图40B，芯片的ESD单元743可由PMOS晶体管681和NMOS晶体管682构成。图40E展示图40B中所示的ESD单元743的横截面图，且图40F为从图40E中所示的p型硅衬底1的顶面Z-Z′得到的展示ESD单元743的外形的俯视透视图。参看图40B、图40E和图40F，ESD单元743的PMOS晶体管681包含栅极751a以及在栅极751a的两个相反侧面处的两个P+作用区757a和757c，且ESD单元743的NMOS晶体管682包含栅极751b以及在栅极751b的两个相反侧面处的两个N+作用区758a和758c。P+作用区757a是在p型硅衬底1中的N井755中，且N+作用区758a是在p型硅衬底1中。P+作用区757a通过芯片的金属互连线753a而连接到芯片的I/O金属垫或测试金属垫，例如，图39A、图39H、图39I或图39J中所示的高速缓冲存储器芯片311的金属垫600b、600t或600s或者芯片313的金属垫600c、600w或600x，且N+作用区758a通过金属互连线753a而连接到P+作用区757a且连接到芯片的I/O金属垫或测试金属垫。金属互连线753a含有由以下各者提供的一部分：p型硅衬底1之上的多个细线金属层60、形成于P+作用区757a的接触区754a上的第一通孔塞60′，以及形成于N+作用区758a的接触区754b上的第二通孔塞60′。P+作用区757b是在p型硅衬底1中，且N+作用区758b是在p型硅衬底1中的N井755中。P+作用区757c是在p型硅衬底1中的N井755中，且N+作用区758c是在p型硅衬底1中。N+作用区758c通过芯片的金属互连线753b而连接到芯片的接地总线且通过互连线753b而连接到P+作用区757b，且P+作用区757b通过金属互连线753b而连接到接地总线。P+作用区757c通过芯片的金属互连线753c而连接到芯片的电力总线且通过互连线753c而连接到N+作用区758b，且N+作用区758b通过金属互连线753c而连接到电力总线。金属互连线753b含有由以下各者提供的一部分：p型硅衬底1之上的细线金属层60、形成于P+作用区757b的接触区754c上的第一通孔塞60′，以及形成于N+作用区758c的接触区754e上的第二通孔塞60′。金属互连线753c含有由以下各者提供的一部分：p型硅衬底1之上的细线金属层60、形成于N+作用区758b的接触区754d上的第一通孔塞60′，以及形成于P+作用区757c的接触区754f上的第二通孔塞60′。栅极751a具有通过金属互连线753c而连接到芯片的电力总线且连接到接触区754d和754f的接触区754g。栅极751b具有通过金属互连线753b而连接到芯片的接地总线且连接到接触区754c和754e的接触区754h。
参看图40F，从俯视图看，连接到芯片的I/O金属垫或测试金属垫的P+作用区757a具有由栅极751a的侧壁748界定的边界以及场效氧化物752与P+作用区757a之间的边界封闭的区域AR3。从俯视图看，连接到芯片的I/O金属垫或测试金属垫的N+作用区758a具有由栅极751b的侧壁749界定的边界以及场效氧化物752与N+作用区758a之间的边界封闭的区域AR4。ESD单元743的作用区域等于区域AR3加上区域AR4。
基于图40A到图40F中所说明的先前描述的定义或计算，可计算ESD电路的ESD单元中的每一者的作用区域，且ESD单元的总作用区域等于ESD电路的作用区域。如果ESD电路仅由一个ESD单元构成，那么ESD电路的作用区域等于仅一个ESD单元的作用区域。如果ESD电路由多个ESD单元构成，那么ESD电路的作用区域等于并联连接的ESD单元的总作用区域。
因此，可计算芯片间ESD电路701b、702b、703b和704b中的每一者的作用区域以及芯片外ESD电路43a、43b、43c和43d中的每一者的作用区域。举例来说，小芯片间ESD电路701b、702b、703b或704b的作用区域可小于1300平方毫米(例如，在6.5平方毫米与1300平方毫米之间)，典型小于325平方毫米(例如，在6.5平方毫米与325平方毫米之间)，且大芯片外ESD电路43a、43b、43c或43d的作用区域可大于1300平方毫米(例如，在1300平方毫米与65000平方毫米之间)，典型大于3250平方毫米(例如，在3250平方毫米与65000平方毫米之间)。或者，小芯片间ESD电路701b、702b、703b或704b的作用区域可小于650平方毫米，且大芯片外ESD电路43a、43b、43c或43d的作用区域可大于650平方毫米。
高速缓冲存储器芯片311的大芯片外ESD电路43a的大小(被界定为大芯片外ESD电路43a中的一个或一个以上ESD单元的总作用区域或大芯片外ESD电路43a的负载或电容)可比高速缓冲存储器芯片311的小芯片间ESD电路701b的大小(被界定为小芯片间ESD电路701b中的一个或一个以上ESD单元的总作用区域或小芯片间ESD电路701b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
高速缓冲存储器芯片311的大芯片外ESD电路43b的大小(被界定为大芯片外ESD电路43b中的一个或一个以上ESD单元的总作用区或大芯片外ESD电路43b的负载或电容)可比高速缓冲存储器芯片311的小芯片间ESD电路702b的大小(被界定为小芯片间ESD电路702b中的一个或一个以上ESD单元的总作用区或小芯片间ESD电路702b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
芯片313的大芯片外ESD电路43c的大小(被界定为大芯片外ESD电路43c中的一个或一个以上ESD单元的总作用区或大芯片外ESD电路43c的负载或电容)可比芯片313的小芯片间ESD电路703b的大小(被界定为小芯片间ESD电路703b中的一个或一个以上ESD单元的总作用区或小芯片间ESD电路703b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
芯片313的大芯片外ESD电路43d的大小(被界定为大芯片外ESD电路43d中的一个或一个以上ESD单元的总作用区或大芯片外ESD电路43d的负载或电容)可比芯片313的小芯片间ESD电路704b的大小(被界定为小芯片间ESD电路704b中的一个或一个以上ESD单元的总作用区或小芯片间ESD电路704b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
图39A或图39I中所示的芯片间缓冲器702a或703a的大小可由芯片间缓冲器702a或703a的负载表征。参看图39A或图39I，芯片间缓冲器702a或703a的负载为芯片间缓冲器702a或703a的总等效电容负载，且芯片间缓冲器702a或703a设计为某大小以驱动等于以下电容的负载：电容Ca1加上电容Ca2加上电容Ca3加上电容Cg1加上电容Cg2加上电容Cb1加上电容Cb2加上电容Cb3。电容Ca1为芯片间缓冲器702a或703a与芯片311或313上的金属垫600b或600c之间的金属互连线640d或640f的电容。电容Ca2为对应于芯片311或313上的芯片间缓冲器702a或703a的金属垫600b或600c的电容。电容Ca3为对应于芯片311或313上的芯片间702a或703a的寄生电容。电容Cg1为微凸块317的电容。电容Cg2为高速缓冲存储器芯片311与芯片313之间的间隙中的寄生电容。电容Cb1为芯片间缓冲器704a或701a与芯片313或311上的金属垫600c或600b之间的金属互连线640h或640b的电容。电容Cb2为对应于芯片313或311上的芯片间缓冲器704a或701a的金属垫600c或600b的电容。电容Cb3为对应于芯片313或311上的芯片间缓冲器704a或701a的寄生电容。
因此，可界定图39A或图39I中所示的芯片间缓冲器702a或703a的负载。芯片间缓冲器702a或703a的负载(例如，图39C或图39D中所示的两级级联芯片间驱动器的最后一级反相器425b或426b的负载，其中NMOS晶体管752a或753a以及PMOS晶体管752b或753b的漏极连接到金属垫600b或600c)可小于2pF(例如，在2pF与0.001pF之间)，典型小于1pF或小于0.3pF。对于大于1GHz的时钟速率或信号频率，图39A或图39I中所示的芯片间缓冲器702a或703a的负载或大小可小于0.1pF，例如在0.1pF与0.001pF之间。
图39H或图39J中所示的芯片间缓冲器701a、702a、703a或704a的大小可由芯片间缓冲器701a、702a、703a或704a的负载表征。参看图39H或图39J，芯片间缓冲器701a、702a、703a或704a的负载为芯片间缓冲器701a、702a、703a或704a的总等效电容负载，且芯片间缓冲器701a、702a、703a或704a设计为某大小以驱动等于以下电容的负载：电容Ca1加上电容Ca2加上电容Ca3加上电容Cg1加上电容Cg2加上电容Cb1加上电容Cb2加上电容Cb3。电容Ca1为芯片间缓冲器701a、702a、703a或704a与芯片311或313上的金属垫600b或600c之间的金属互连线640b、640d、640f或640h的电容。电容Ca2为对应于芯片311或313上的芯片间缓冲器701a、702a、703a或704a的金属垫600b或600c的电容。电容Ca3为对应于芯片311或313上的芯片间701a、702a、703a或704a的寄生电容。电容Cg1为微凸块317的电容。电容Cg2为高速缓冲存储器芯片311与芯片313之间的间隙中的寄生电容。电容Cb1为芯片间缓冲器703a、704a、701a或702a与芯片313或311上的金属垫600c或600b之间的金属互连线640f、640h、640b或640d的电容。电容Cb2为对应于芯片313或311上的芯片间缓冲器703a、704a、701a或702a的金属垫600c或600b的电容。电容Cb3为对应于芯片313或311上的芯片间缓冲器703a、704a、701a或702a的寄生电容。
因此，可界定图39H或图39J中所示的芯片间缓冲器701a、702a、703a或704a的负载。芯片间缓冲器701a、702a、703a或704a的负载(例如，多级级联三态缓冲器的最后一级三态驱动器的负载，其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫600b或600c)可小于2pF(例如，在2pF与0.001pF之间)，典型小于1pF或小于0.3pF。对于大于1GHz的时钟速率或信号频率，图39H或图39J中所示的芯片间缓冲器701a、702a、703a或704a的负载或大小可小于0.1pF，例如在0.1pF与0.001pF之间。
图39A或图39H中所示的芯片外缓冲器42b的大小可由芯片外缓冲器42b的负载表征。参看图39A或图39H，芯片外缓冲器42b的负载为芯片外缓冲器42b的总等效电容负载，且芯片外缓冲器42b设计为某大小以驱动等于以下电容的负载：电容Ca1加上电容Ca2加上电容Ca3加上电容Ca4加上电容Ca5加上电容Cxy。电容Ca1为在芯片外缓冲器42b与高速缓冲存储器芯片311上的金属垫600s之间且在芯片外缓冲器42b与高速缓冲存储器芯片311上的金属垫887之间的金属互连线640m的电容。电容Ca2为对应于高速缓冲存储器芯片311上的芯片外缓冲器42b的金属垫600s的电容。电容Ca3为对应于高速缓冲存储器芯片311上的芯片外缓冲器42b的金属垫887的电容。电容Ca4为对应于高速缓冲存储器芯片311上的芯片外缓冲器42b的寄生电容。电容Ca5为从芯片外缓冲器42b到金属垫600s和从芯片外缓冲器42b到金属垫887的寄生电容。电容Cxz可为测试装置的电容和在晶片级测试过程期间测试装置中的寄生电容，但在与外部电路(例如，衬底301或302)接合之后，电容Cxz可包含金属凸块或支柱27的电容，加上从金属凸块或支柱27到衬底301或302上的另一个芯片或被动装置的互连中的寄生电容，加上衬底301或302中的金属互连线的电容，加上衬底301或302上的另一个芯片或被动装置的电容，加上对应于衬底301或302上的另一个芯片或被动装置的寄生电容。
因此，可界定图39A或图39H中所示的芯片外缓冲器42b的负载。芯片外缓冲器42b的负载(例如，多级级联芯片间驱动器的最后一级驱动器的负载，其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫600s和887)可大于2pF(例如，在2pF与100pF之间)，典型大于5pF或大于10pF。图39A或图39H中所示的芯片外缓冲器42b的负载比图39A或图39H中所示的芯片间缓冲器702a的负载大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39I或图39J中所示的芯片外缓冲器42b的大小可由芯片外缓冲器42b的负载表征。参看图39I或图39J，芯片外缓冲器42b的负载为芯片外缓冲器42b的总等效电容负载，且芯片外缓冲器42b设计为某大小以驱动等于以下电容的负载：电容Ca1加上电容Ca2加上电容Ca3加上电容Ca4加上电容Cxz。电容Ca1为在芯片外缓冲器42b与高速缓冲存储器芯片311上的金属垫600s之间的金属互连线640m的电容。电容Ca2为对应于高速缓冲存储器芯片311上的芯片外缓冲器42b的金属垫600s的电容。电容Ca3为对应于高速缓冲存储器芯片311上的芯片外缓冲器42b的寄生电容。电容Ca4为从芯片外缓冲器42b到金属垫600s的寄生电容。电容Cxz可为测试装置的电容和在晶片级测试过程期间测试装置中的寄生电容，但在与外部电路(例如，衬底301或302)接合之后，电容Cxz可包含经线接合的线119c的电容，加上从经线接合的线119c到衬底301或302上的另一个芯片或被动装置的互连中的寄生电容，加上衬底301或302中的金属互连线的电容，加上衬底301或302上的另一个芯片或被动装置的电容，加上对应于衬底301或302上的另一个芯片或被动装置的寄生电容。
因此，可界定图39I或图39J中所示的芯片外缓冲器42b的负载。芯片外缓冲器42b的负载(例如，多级级联芯片间驱动器的最后一级驱动器的负载，其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫600s)可大于2pF(例如，在2pF与100pF之间)，典型大于5pF或大于10pF。图39I或图39J中所示的芯片外缓冲器42b的负载比图39I或图39J中所示的芯片间缓冲器702a的负载大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39A、图39H、图39I或图39J中所示的芯片外缓冲器42c的大小可由芯片外缓冲器42c的负载表征。参看图39A、图39H、图39I或图39J，芯片外缓冲器42c的负载为芯片外缓冲器42c的总等效电容负载，且芯片外缓冲器42c设计为某大小以驱动等于以下电容的负载：电容Ca1加上电容Ca2加上电容Ca3加上电容Ca4加上电容Cxz。电容Ca1为在芯片外缓冲器42c与芯片313上的金属垫600w之间的金属互连线640p的电容。电容Ca2为对应于芯片313上的芯片外缓冲器42c的金属垫600w的电容。电容Ca3为对应于芯片313上的芯片外缓冲器42c的寄生电容。电容Ca4为从芯片外缓冲器42c到金属垫600w的寄生电容。电容Cxz可为测试装置的电容和在晶片级测试过程期间测试装置的寄生电容。
因此，可界定图39A、图39H、图39I或图39J中所示的芯片外缓冲器42c的负载。芯片外缓冲器42c的负载(例如，多级级联芯片间驱动器的最后一级驱动器的负载，其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫600w)可大于2pF(例如，在2pF与100pF之间)，典型大于5pF或大于10pF。图39A、图39H、图39I或图39J中所示的芯片外缓冲器42c的负载比图39A、图39H、图39I或图39J中所示的芯片间缓冲器703a的负载大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39A、图39H、图39I或图39J中所示的芯片间缓冲器702a或703a的大小可由芯片间缓冲器702a或703a的峰值驱动电流表征，且图39A、图39H、图39I或图39J中所示的芯片外缓冲器42b或42c的大小可由芯片外缓冲器42b或42c的峰值驱动电流表征。芯片外缓冲器42b或42c的峰值驱动电流比芯片间缓冲器702a或703a的峰值驱动电流大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
举例来说，关于图39A或图39I中所示的芯片间缓冲器702a，当PMOS晶体管752b接通且NMOS晶体管752a切断时，由芯片间缓冲器702a驱动的先前描述的负载充电以充电电流。当NMOS晶体管752a接通且PMOS晶体管752b切断时，由芯片间缓冲器702a驱动的负载先前描述的负载放电以放电电流。NMOS晶体管752a或PMOS晶体管752b的峰值充电或放电电流(偏压电压的函数)可用以界定芯片间缓冲器702a的峰值驱动电流。关于图39A或图39I中所示的芯片外缓冲器42b，当PMOS晶体管4204接通且NMOS晶体管4203切断时，由芯片外缓冲器42b驱动的先前描述的负载充电以充电电流。当NMOS晶体管4203接通且PMOS晶体管4204切断时，由芯片外缓冲器42b驱动的先前描述的负载放电以放电电流。NMOS晶体管4203或PMOS晶体管4204的峰值充电或放电电流(偏压电压的函数)可用以界定芯片外缓冲器42b的峰值驱动电流。芯片外缓冲器42b的峰值驱动电流比芯片间缓冲器702a的峰值驱动电流大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39A、图39H、图39I或图39J中所示的芯片间缓冲器702a或703a的大小可由芯片间缓冲器702a或703a的最后一级驱动器中的晶体管的接通电阻表征，且图39A、图39H、图39I或图39J中所示的芯片外缓冲器42b或42c的大小可由芯片外缓冲器42b或42c的最后一级驱动器中的晶体管的接通电阻表征。芯片外缓冲器42b或42c的接通电阻比芯片间缓冲器702a或703a的接通电阻大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
举例来说，关于图39A或图39I中所示的芯片间缓冲器702a，当PMOS晶体管752b接通且NMOS晶体管752a切断时，由芯片间缓冲器702a驱动的先前描述的负载充电，且PMOS晶体管752b等效于具有接通电阻的电阻器。当NMOS晶体管752a接通且PMOS晶体管752b切断时，由芯片间缓冲器702a驱动的先前描述的负载放电，且NMOS晶体管752a等效于电阻为接通电阻的电阻器。NMOS晶体管752a或PMOS晶体管752b的接通电阻(偏压电压的函数)可用以表征芯片间缓冲器702a的大小。关于图39A或图39I中所示的芯片外缓冲器42b，当PMOS晶体管4204接通且NMOS晶体管4203切断时，由芯片外缓冲器42b驱动的先前描述的负载充电，且PMOS晶体管4204等效于具有接通电阻的电阻器。当NMOS晶体管4203接通且PMOS晶体管4204切断时，由芯片外缓冲器42b驱动的先前描述的负载放电，且NMOS晶体管4203等效于具有接通电阻的电阻器。NMOS晶体管4203或PMOS晶体管4204的接通电阻(偏压电压的函数)可用以表征芯片外缓冲器42b的大小。
图39A或图39I中所示的芯片间缓冲器702a的大小可由NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管752a和PMOS晶体管752b的漏极通过金属互连线640d而连接到高速缓冲存储器芯片311的金属垫600b。如果芯片间缓冲器702a为图39C中所示的两级级联芯片间驱动器，那么芯片间缓冲器702a的大小可由最后一级驱动器425b中的NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管752a和PMOS晶体管752b的漏极通过金属互连线640d而连接到高速缓冲存储器芯片311的金属垫600b。NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管752a的物理沟道宽度与物理沟道长度的比可在1与50之间，典型在1与20之间，且PMOS晶体管752b的物理沟道宽度与物理沟道长度的比可在1与100之间，典型在1与40之间。
图39A或图39I中所示的芯片间缓冲器703a的大小可由NMOS晶体管753a或PMOS晶体管753b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管753a和PMOS晶体管753b的漏极通过金属互连线640f而连接到芯片313的金属垫600c。如果芯片间缓冲器703a为图39D中所示的两级级联芯片间驱动器，那么芯片间缓冲器703a的大小可由最后一级驱动器426b中的NMOS晶体管753a或PMOS晶体管753b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管753a和PMOS晶体管753b的漏极通过金属互连线640f而连接到芯片313的金属垫600c。NMOS晶体管753a或PMOS晶体管753b的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管753a的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且PMOS晶体管753b的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。
图39A或图39I中所示的芯片外缓冲器42b的大小可由NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203和PMOS晶体管4204的漏极通过金属互连线640m而连接到高速缓冲存储器芯片311的金属垫600s或887。如果芯片外缓冲器42b为图11A中所示的两级级联芯片外驱动器421，那么芯片外缓冲器42b的大小可由最后一级驱动器421″中的NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203和PMOS晶体管4204的漏极通过金属互连线640m而连接到高速缓冲存储器芯片311的金属垫600s或887。NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管4203的物理沟道宽度与物理沟道长度的比可大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)。PMOS晶体管4204的物理沟道宽度与物理沟道长度的比可大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。NMOS晶体管4203的物理沟道宽度与物理沟道长度的比可比NMOS晶体管752a的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。PMOS晶体管4204的物理沟道宽度与物理沟道长度的比可比PMOS晶体管752b的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39A或图39I中所示的芯片外缓冲器42c的大小可由NMOS晶体管4203a或PMOS晶体管4204a的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203a和PMOS晶体管4204a的漏极通过金属互连线640p而连接到芯片313的金属垫600w。如果芯片外缓冲器42c为图39F中所示的两级级联芯片外驱动器，那么芯片外缓冲器42c的大小可由最后一级驱动器427b中的NMOS晶体管4203a或PMOS晶体管4204a的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203a和PMOS晶体管4204a的漏极通过金属互连线640p而连接到芯片313的金属垫600w。NMOS晶体管4203a或PMOS晶体管4204a的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管4203a的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)。PMOS晶体管4204a的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。NMOS晶体管4203a的物理沟道宽度与物理沟道长度的比可比NMOS晶体管753a的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。PMOS晶体管4204a的物理沟道宽度与物理沟道长度的比可比PMOS晶体管753b的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39H或图39J中所示的芯片间缓冲器701a或702a的大小可由芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640b或640d而连接到高速缓冲存储器芯片311的金属垫600b，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。如果芯片间缓冲器701a或702a为多级三态缓冲器，那么芯片间缓冲器701a或702a的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640b或640d而连接到高速缓冲存储器芯片311的金属垫600b，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。
图39H或图39J中所示的芯片间缓冲器703a或704a的大小可由芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640f或640h而连接到芯片313的金属垫600c，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。如果芯片间缓冲器703a或704a为多级三态缓冲器，那么芯片间缓冲器703a或704a的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640f或640h而连接到芯片313的金属垫600c，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。
图39H或图39J中所示的芯片外缓冲器42a或42b的大小可由芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640j或640m而连接到高速缓冲存储器芯片311的金属垫600t或600s，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。如果芯片外缓冲器42a或42b为多级三态缓冲器，那么芯片外缓冲器42a或42b的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640j或640m而连接到高速缓冲存储器芯片311的金属垫600t或600s，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。图39H或图39J中所示的芯片外三态缓冲器42a或42b的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比可比图39H或图39J中所示的芯片间三态缓冲器701a或702a的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。图39H或图39J中所示的芯片外三态缓冲器42a或42b的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比可比图39H或图39J中所示的芯片间三态缓冲器701a或702a的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图39H或图39J中所示的芯片外缓冲器42c或42d的大小可由芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640p或640r而连接到芯片313的金属垫600w或600x，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。如果芯片外缓冲器42c或42d为多级三态缓冲器，那么芯片外缓冲器42c或42d的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640p或640r而连接到芯片313的金属垫600w或600x，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。图39H或图39J中所示的芯片外三态缓冲器42c或42d的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比可比图39H或图39J中所示的芯片间三态缓冲器703a或704a的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。图39H或图39J中所示的芯片外三态缓冲器42c或42d的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比可比图39H或图39J中所示的芯片间三态缓冲器703a或704a的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图42A到图42O为展示用于形成图37A、图37D、图38A、图38D、图39A、图39H、图39I或图39J中所示的芯片313的工艺的横截面图。参看图42A，半导体晶片1 0a(例如，硅晶片)具备硅衬底1、在硅衬底1中和/或之上的包含先前描述的芯片外缓冲器42c和先前描述的芯片外ESD电路43c的先前描述的芯片外电路40c、在硅衬底1中和/或之上的包含先前描述的芯片外缓冲器42d和先前描述的芯片外ESD电路43d的先前描述的芯片外电路40d、在硅衬底1中和/或之上的先前描述的芯片间电路20e和20f、在硅衬底1中和/或之上的先前描述的内部电路20g和20h、在硅衬底1之上的多个电介质层30、在硅衬底1之上的多个细线金属层60、在电介质层30的通孔30′中的多个通孔塞60′，以及在细线金属层60之上、在电介质层30之上、在芯片外电路40c和40d之上、在芯片间电路20e和20f之上且在内部电路20g和20h之上的绝缘层5，也就是，钝化层。
半导体晶片10a具有先前描述的金属垫600c、600w和600x。金属垫600c、600w和600x由钝化层5之下的最上细线金属层60提供，且包含铝、铝铜合金或电镀铜。金属垫600c、600w和600x中的每一者的厚度可在0.5微米与3微米之间或在20纳米与1.5微米之间，且宽度小于1微米，例如在0.2微米与0.95微米之间。钝化层5中的多个开口50在金属垫600c、600w和600x之上并暴露出所述金属垫，且金属垫600c、600w和600x在开口50的底部处。开口50中的每一者的宽度可在10微米与100微米之间，且优选在20微米与60微米之间。
硅衬底1的厚度t1在600微米与1000微米之间、在50微米与1毫米之间或在75微米与250微米之间。或者，硅衬底1可由其它半导体衬底来替换，例如硅-锗(SiGe)衬底或砷化镓(GaAs)衬底。电介质层30分别插入于邻近的细线金属层60之间，且邻近的细线金属层60是通过电介质层30内部的通孔塞60′而互连。电介质层30可通过合适的工艺来形成，例如，通过CVD(化学气相沉积)工艺、PECVD(等离子体增强CVD)工艺、高密度等离子体(HDP)CVD工艺或旋转涂覆方法。电介质层30的材料可包含氧化硅、氮化硅、氧氮化硅、氧碳化硅(SiOC)或碳氮化硅(SiCN)。电介质层30中的每一者可由一个或一个以上无机层构成，且厚度可在0.1微米与1.5微米之间。举例来说，电介质层30中的每一者可包含氧氮化硅层或碳氮化硅层和在所述氧氮化硅层或碳氮化硅层上的氧化硅层或氧碳化硅层。或者，电介质层30中的每一者可包含厚度在0.02微米与1.2微米之间的氧化物层(例如，氧化硅层)和在氧化物层上的厚度在0.02微米与1.2微米之间的氮化物层(例如，氮化硅层)。
细线金属层60中的每一者的厚度在20纳米与1.5微米之间，且优选在100纳米与1微米之间。细线金属层60中的每一者可包含宽度小于1微米(例如，在0.05微米与0.95微米之间)的金属迹线。细线金属层60的材料可包含电镀铜、铝、铝铜合金或先前描述的材料的复合物。
举例来说，细线金属层60中的每一者可包含：在电介质层30中的一者中的电镀铜层，其厚度在20纳米与1.5微米之间且优选在100纳米与1微米之间；在电镀铜层的底面和侧壁处的粘附/势垒/种子层，例如氮化钛层、钛钨合金层、氮化钽层、钛层或钽层；以及在电镀铜层与粘附/势垒层之间的铜种子层。铜种子层处在电镀铜层的底面和侧壁处且与电镀铜层的底面和侧壁接触。电镀铜层、铜种子层和粘附/势垒层可通过合适的工艺来形成，例如通过包含电镀工艺、溅镀工艺和化学机械抛光(CMP)工艺的镶嵌或双重镶嵌工艺。
或者，细线金属层60中的每一者可包含在电介质层30中的一者的顶面上的粘附/势垒层、在粘附/势垒层的顶面上的厚度在20纳米与1.5微米之间且优选在100纳米与1微米之间的溅镀铝或铝铜合金层，以及在溅镀铝或铝铜合金层的顶面上的抗反射层。溅镀铝或铝铜合金层、粘附/势垒层和抗反射层可通过合适的工艺来形成，例如通过包含溅镀工艺和蚀刻工艺的工艺。溅镀铝或铝铜合金层的侧壁未由粘附/势垒层和抗反射层覆盖。粘附/势垒层和抗反射层可为钛层、氮化钛层或钛钨层。
半导体晶片10a具有各自包含由细线金属层60和通孔塞60′提供的一部分的先前描述的金属互连线640e、640f、640g、640h、640n、640p、640q和640r，但金属互连线640e和640g未展示于图42A到图42O中。半导体晶片10a还包含先前描述的测试接口电路333c和333d(图42A到图42O中未示)。金属互连线640e可将芯片间电路20e与内部电路20g连接，且金属互连线640g可将芯片间电路20f与内部电路20h连接。芯片间电路20e可通过金属互连线640f而连接到金属垫600c中的一者且连接到测试接口电路333c。芯片间电路20f可通过金属互连线640h而连接到金属垫600c中的另一者且连接到测试接口电路333d。金属互连线640n可将芯片外缓冲器42c与测试接口电路333c连接，且金属互连线640q可将芯片外缓冲器42d与测试接口电路333d连接。芯片外缓冲器42c可通过金属互连线640p而连接到芯片外ESD电路43c且连接到测试金属垫600w。芯片外缓冲器42d可通过金属互连线640r而连接到芯片外ESD电路43d且连接到测试金属垫600x。
钝化层5可保护芯片间电路20e和20f、内部电路20g和20h、芯片外电路40c和40d以及细线金属层60使其免遭湿气和外来离子污染物损害。换句话说，可防止移动离子(例如，钠离子)、过渡金属(例如，金、银和铜)和杂质穿透通过钝化层5而到达芯片间电路20e和20f、内部电路20g和20h、芯片外电路40c和40d以及细线金属层60。
钝化层5可通过合适的工艺来形成，例如通过化学气相沉积(CVD)方法，且厚度通常大于0.2微米，例如在0.3微米与1.5微米之间。钝化层5通常由氧化硅(例如，SiO2)、氮化硅(例如，Si3N4)、氧氮化硅(例如，SiON)、氧碳化硅(SiOC)、PSG(磷硅玻璃)、碳氮化硅(例如，SiCN)或先前描述的材料的复合物制成。
钝化层5可由一个或一个以上无机层构成。举例来说，钝化层5可为厚度在0.2微米与1.2微米之间的氧化物层(例如，氧化硅或氧碳化硅(SiOC))与在氧化物层上的厚度在0.2微米与1.2微米之间的氮化物层(例如，氮化硅、氧氮化硅或碳氮化硅(SiCN))的复合层。或者，钝化层5可为厚度在0.2微米与1.2微米之间的氮化硅、氧氮化硅或碳氮化硅(SiCN)的单层。在示范性情况下，钝化层5包含半导体晶片10a的最上无机层，且半导体晶片10a的最上无机层可为厚度大于0.2微米(例如，在0.2微米与1.5微米之间)的氮化硅层。
参看图42B，在提供图42A中所示的半导体晶片10a之后，可在开口50中且在由开口50暴露的金属垫600c、600w和600x上形成助焊剂或绝缘材料33。接下来，参看图42C，其中为简化解释起见而以倒置图来说明步骤，通过机械研磨或化学机械抛光(CMP)半导体晶片10a的硅衬底1的背面1a来使硅衬底1变薄为在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。
接下来，参看图42D，其中为简化解释起见而以倒置图来说明步骤，在经薄化的硅衬底1中且在至少一个电介质层30中形成多个穿硅通孔11(图42D到42N中仅展示其中的两个)，从而暴露出细线金属层60的区60a，且在经薄化的硅衬底1的背面1a上且在穿硅通孔11的侧壁上形成绝缘层3。穿硅通孔11完全穿透通过经薄化的硅衬底1和电介质层30。穿硅通孔11中的每一者可具有在5微米与100微米之间或在3微米与50微米之间的直径或宽度W1，和在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的深度。绝缘层3(例如)可包含例如氮化硅层的氮化物层、例如聚酰亚胺层的聚合物层、苯并环丁烷层或聚苯并嗯唑层、氧氮化硅层、碳氮化硅(SiCN)层、氧碳化硅(SiOC)层或氧化硅层。图42D中所示的形成穿硅通孔11和绝缘层3的工艺可认为是图24D到图24H或图24I到图24N中所说明的形成穿硅通孔11a、11b、11c、11d和11e和绝缘层3的工艺。图42D中所示的绝缘层3的规格可认为是图24D到图24H或图24I到图24N中所说明的绝缘层3的规格。
接下来，参看图42E，其中为简化解释起见而以倒置图来说明步骤，可在穿硅通孔11中、在绝缘层3上、在细线金属层60的区60a上且在经薄化的硅衬底1的背面1a处形成由两个金属层4和9提供的互连结构88，且金属层4由在绝缘层3上、在穿硅通孔11中且在细线金属层60的由穿硅通孔11暴露的区60a上的粘附/势垒层4a和在粘附/势垒层4a上的种子层4b构成。金属层9的侧壁未由金属层4覆盖。图42E中所示的形成互连结构88的工艺可认为是图25A到图25F中所说明的形成互连结构88的工艺。图42E中所示的包含粘附/势垒层4a和种子层4b的金属层4的规格可认为是图25A中所说明的包含粘附/势垒层4a和种子层4b的金属层4的规格。图42E中所示的金属层9的规格可认为是图25D中所说明的金属层9的规格。
接下来，参看图42F，其中为简化解释起见而以倒置图来说明步骤，使用包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含硬化工艺在内的工艺，在金属层9上、在绝缘层3上且在互连结构88的侧壁处形成聚合物层14。聚合物层14中的两个开口14a在金属层9的两个区之上且暴露出所述两个区。聚合物层14的厚度大于2微米，例如在3微米与25微米之间，且优选在5微米与15微米之间，大于电介质层30中的每一者的厚度，且大于钝化层5的厚度。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图42G，其中为简化解释起见而以倒置图来说明步骤，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在聚合物层14上且在金属层9的由开口14a所暴露的区上形成厚度小于1微米，例如在1钠米与300钠米之间且优选在1.5钠米与100钠米之间的粘附/势垒层16z，且接着可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在粘附/势垒层16z上形成厚度小于1微米，例如在20钠米与500钠米之间且优选在35钠米与300钠米之间的种子层18z。粘附/势垒层16z的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述的材料的复合物，且种子层18z的材料可包含铜、镍、铝、金、银、铂或钯。
举例来说，当通过合适的工艺，例如通过在聚合物层14上且在金属层9的由开口14a暴露的区上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层16z时，可通过合适的工艺，例如通过在含钛层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18z。
或者，当通过合适的工艺，例如通过在聚合物层14上且在金属层9的由开口14a暴露的区上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层16z时，可通过合适的工艺，例如通过在含钽层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层18z。
在形成种子层18z之后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层18z上形成厚度大于1微米，例如在1微米与60微米之间的光致抗蚀剂层31，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层31图案化，以在光致抗蚀剂层31中形成多个开口31a，从而暴露出种子层18z。在曝光工艺期间，可使用1X步进器或1X接触式对准器来对光致抗蚀剂层31曝光。
接下来，通过使用电镀工艺在由开口31a所暴露的任何先前描述的材料的种子层18z上且在开口31a中形成金属层27y，且接着通过使用电镀工艺在开口31a中的金属层27y上形成焊料层27z。金属层27y和焊料层27z中的每一者的厚度大于1微米，例如在1微米与30微米之间，且优选在2微米与20微米之间或在5微米与25微米之间，大于种子层18z的厚度，且大于粘附/势垒层16z的厚度。金属层27y的材料包含铜和/或镍，且焊料层27z的材料包含铋、铟、锑、锡、锡-铅合金、锡-银合金或锡-银-铜合金。焊料层27z可用以与高速缓冲存储器芯片321接合。
举例来说，可通过合适的工艺，例如通过在由开口31a暴露的种子层18z，优选为先前描述的铜层18z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属铜层，来形成金属层27y，且可通过使用电镀工艺在单一金属铜层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡-铅合金、锡-银合金或锡-银-铜合金的焊料层27z。
或者，可通过合适的工艺，例如通过在由开口31a暴露的种子层18z，优选为先前描述的铜层或镍层18z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属镍层，来形成金属层27y，且可通过使用电镀工艺在单一金属镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层27z。
或者，可通过合适的工艺，例如通过在由开口31a暴露的种子层18z，优选为先前描述的铜层18z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的铜层，且接着在电镀铜层上电镀厚度大于0.2微米，例如在0.3微米与6微米之间且优选在1微米与3微米之间的镍层，来形成金属层27y。可通过使用电镀工艺在金属层27y的电镀镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层27z。
接下来，参看图42H，其中为简化解释起见而以倒置图来说明步骤，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层31。来自光致抗蚀剂层31的一些残余物可留在不在金属层27y之下的种子层18z上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体从种子层18z移除残余物。接下来，移除不在金属层27y之下的种子层18z，且接着移除不在金属层27y之下的粘附/势垒层16z。
举例来说，可通过干式蚀刻工艺，例如Ar溅镀蚀刻工艺、反应离子蚀刻(RIE)工艺或离子研磨工艺，来移除不在金属层27y之下的种子层18z和不在金属层27y之下的粘附/势垒层16z。
或者，可通过湿式蚀刻工艺来移除不在金属层27y之下的种子层18z和不在金属层27y之下的粘附/势垒层16z。当种子层18z为铜层时，可用含NH4OH的溶液或用含H2SO4的溶液对其进行蚀刻。当粘附/势垒层16z为钛钨合金层时，可用含过氧化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。当粘附/势垒层16z为钛层时，可用含氟化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。
在使用湿式蚀刻工艺来移除不在金属层27y之下的种子层18z的情况下，在金属层27y之下形成悬于种子层18z之上的底切。金属层27y之下的种子层18z具有从金属层27y的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离在0.1微米与2微米之间。
因此，如图42H中所示，在经薄化的硅衬底1的背面1a处的底部方案103由以下各者形成：绝缘层3、聚合物层14、由金属层4和9提供的互连结构88，以及由粘附/势垒层16z、种子层18z、金属层27y和焊料层27z提供的多个微凸块317c，也就是金属凸块。微凸块317c中的每一者的高度大于2微米，例如在2微米与70微米之间且优选在5微米与50微米之间，且宽度或直径大于3微米，例如在3微米与30微米之间。邻近的两个微凸块317c之间的间距P2可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。微凸块317c中的一者可通过互连结构88而连接到微凸块317c中的另一者。微凸块317c用以与高速缓冲存储器芯片321接合。芯片间电路20e可通过金属互连线640f而连接到互连结构88、通过金属互连线640f和互连结构88而连接到微凸块317c，且通过金属互连线640f、互连结构88和金属互连线640h而连接到芯片间电路20f。芯片间电路20f可通过金属互连线640h而连接到互连结构88，且通过金属互连线640h和互连结构88而连接到微凸块317c。
或者，互连结构88可用于电力互连(例如，电力平面、电力总线、电力迹线或电力线)以通过穿硅通孔11与以下节点连接：芯片间电路20e的电力节点、内部电路20g的电力节点、芯片外缓冲器42c的电力节点、芯片外ESD电路43c的节点、测试接口电路333c的电力节点、芯片间电路20f的电力节点、内部电路20h的电力节点、芯片外缓冲器42d的电力节点、芯片外ESD电路43d的节点，以及测试接口电路333d的电力节点。芯片间电路20e、内部电路20g、芯片外缓冲器42c和测试接口电路333c的电力节点可通过互连结构88而连接到芯片间电路20f、内部电路20h、芯片外缓冲器42d和测试接口电路333d的电力节点。芯片外ESD电路43c的节点可通过互连结构88而连接到芯片外ESD电路43d的节点。
或者，互连结构88可用于接地互连(例如，接地平面、接地总线、接地迹线或接地线)以通过穿硅通孔11与以下节点连接：芯片间电路20e的接地节点、内部电路20g的接地节点、芯片外缓冲器42c的接地节点、芯片外ESD电路43c的节点、测试接口电路333c的接地节点、芯片间电路20f的接地节点、内部电路20h的接地节点、芯片外缓冲器42d的接地节点、芯片外ESD电路43d的节点，以及测试接口电路333d的接地节点。芯片间电路20e、内部电路20g、芯片外缓冲器42c和测试接口电路333c的接地节点可通过互连结构88而连接到芯片间电路20f、内部电路20h、芯片外缓冲器42d和测试接口电路333d的接地节点。芯片外ESD电路43c的节点可通过互连结构88而连接到芯片外ESD电路43d的节点。
参看图42I，在形成图42H中所示的微凸块317c之后，可移除助焊剂或绝缘材料33以暴露由钝化层5中的开口50暴露的金属垫600c、600w和600x。接下来，参看图42J，聚合物层95可任选地形成于半导体晶片10a的钝化层5上。聚合物层95中的多个开口950位于由开口50暴露的金属垫600c、600w和600x之上并暴露所述金属垫。聚合物层95的厚度可大于2微米，例如在3微米与50微米之间，且优选在2微米与30微米之间，大于钝化层5的厚度，且大于电介质层30中的每一者的厚度。聚合物层95的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图42K，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在聚合物层95上且在由开口950暴露的金属垫600c、600w和600x上形成厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的粘附/势垒层32y，且接着可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在粘附/势垒层32y上形成厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的种子层32z。粘附/势垒层32y的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述的材料的复合物，且种子层32z的材料可包含铜、镍、铝、金、银、铂或钯。
当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600c、600w和600x上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层32y时，可通过合适的工艺，例如通过在含钛层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32z。
或者，当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600c、600w和600x上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层32y时，可通过合适的工艺，例如通过在含钽层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32z。
在形成种子层32z之后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层32z上形成厚度大于1微米，例如在1微米与60微米之间的光致抗蚀剂层71，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层71图案化，以在光致抗蚀剂层71中形成多个开口710，从而暴露出种子层32z，且开口710在金属垫600c之上，但在用于测试的金属垫600w和600x之上并无光致抗蚀剂层71中的开口。在曝光工艺期间，可使用1X步进器或1X接触式对准器来对光致抗蚀剂层71曝光。
接下来，通过使用电镀工艺在由开口710所暴露的任何先前描述材料的种子层32z上且在开口710中形成金属层34y，且接着通过使用电镀工艺在开口710中的金属层34y上形成焊料层34z。金属层34y和焊料层34z的厚度均大于1微米，例如在1微米与30微米之间，且优选在2微米与20微米之间或在5微米与25微米之间，大于种子层32z的厚度，且大于粘附/势垒层32y的厚度。金属层34y的材料包含铜和/或镍，且焊料层34z的材料包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金。焊料层34z可用以与高速缓冲存储器芯片311接合。
举例来说，可通过合适的工艺，例如通过在由开口710暴露的种子层32z，优选为先前描述的铜层32z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属铜层，来形成金属层34y，且可通过使用电镀工艺在单一金属铜层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34z。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32z，优选为先前描述的铜层或镍层32z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属镍层，来形成金属层34y，且可通过使用电镀工艺在单一金属镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34z。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32z，优选为先前描述的铜层32z上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的铜层，且接着在电镀铜层上电镀厚度大于0.2微米，例如在0.3微米与6微米之间且优选在1微米与3微米之间的镍层，来形成金属层34y。可通过使用电镀工艺在金属层34y的电镀镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34z。
接下来，参看图42L，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层71。来自光致抗蚀剂层71的一些残余物可留在不在金属层34y之下的种子层32z上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体从种子层32z移除残余物。接下来，移除不在金属层34y之下的种子层32z，且接着移除不在金属层34y之下的粘附/势垒层32y。
举例来说，可通过干式蚀刻工艺，例如Ar溅镀蚀刻工艺、反应离子蚀刻(RIE)工艺或离子研磨工艺，来移除不在金属层34y之下的种子层32z和不在金属层34y之下的粘附/势垒层32y。
或者，可通过湿式蚀刻工艺来移除不在金属层34y之下的种子层32z和不在金属层34y之下的粘附/势垒层32y。当种子层32z为铜层时，可用含NH4OH的溶液或用含H2SO4的溶液来对其进行蚀刻。当粘附/势垒层32y为钛钨合金层时，可用含过氧化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。当粘附/势垒层32y为钛层时，可用含氟化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。
在使用湿式蚀刻工艺来移除不在金属层34y之下的种子层32z的情况下，在金属层34y之下形成悬于种子层32z之上的底切。金属层34y之下的种子层32z具有从金属层34y的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离在0.1微米与2微米之间。
因此，如图42L中所示，由粘附/势垒层32y、种子层32z、金属层34y和焊料层34z提供的多个微凸块317d(也就是，金属凸块)形成于由开口50和950暴露的金属垫600c上、聚合物层95上和经薄化的硅衬底1的作用侧处，且用以与高速缓冲存储器芯片311接合。微凸块317d中的每一者的高度大于2微米，例如在2微米与70微米之间且优选在5微米与50微米之间，且宽度或直径大于3微米，例如在3微米与30微米之间。邻近的两个微凸块317d之间的间距P3可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。金属互连线640f和640h通过开口50和950而与微凸块317d连接。芯片间电路20e可通过金属互连线640f而连接到微凸块317d中的一者，且芯片间电路20f可通过金属互连线640h而连接到微凸块317d中的另一者。在由开口50和950暴露的金属垫600w和600x上未形成微凸块，也就是，金属垫600w和600x由开口50和950暴露是为了进行测试。
或者，参看图42M，可省略聚合物层95，也就是，可在钝化层5上且在由钝化层5中的开口50暴露的金属垫600c上形成粘附/势垒层32y。因此，由粘附/势垒层32y、种子层32z、金属层34y和焊料层34z提供的微凸块317d可形成于由开口50暴露的金属垫600c上、形成于钝化层5上，且形成于经薄化的硅衬底1的作用侧处。
参看图42N，在形成微凸块317d之后，可通过裸片切割工艺将半导体晶片10a切割成图37A、图37D、图38A、图38D、图39A、图39H、图39I或图39J中所示的多个芯片313。或者，参看图42O，可省略图42B到图42I中所示的步骤，也就是，在提供图42A中所示的半导体晶片10a之后，可执行图42J到图42L中所示的步骤以形成聚合物层95和微凸块317d，且接着可通过裸片切割工艺将半导体晶片10a切割成图37B、图37C、图38B、图38C、图39A、图39H、图39I或图39J中所示的多个芯片313。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或图38D中所示的芯片313的IC结构6c含有芯片间电路20e和20f、内部电路20g和20h、包含芯片外缓冲器42c和芯片外ESD电路43c的芯片外电路40c、包含芯片外缓冲器42d和芯片外ESD电路43d的芯片外电路40d、电介质层30、通孔30′、细线金属层60、通孔塞60′、测试接口电路333c和333d，以及图42N或图42O中所说明的金属互连线640e、640f、640g、640h、640n、640p、640q和640r。
图43A到图43E为展示用于形成完工后被切割成图37A、图37D、图38A或图38D中所示的多个高速缓冲存储器芯片321的半导体晶片的工艺的横截面图。参看图43A，半导体晶片10b(例如，硅晶片)具备硅衬底1、在硅衬底1中和/或之上的多个芯片间电路20j和20k、在硅衬底1中和/或之上的多个内部电路20m和20n、在硅衬底1中和/或之上的包含芯片外缓冲器42e和芯片外ESD电路43e的芯片外电路40e、在硅衬底1中和/或之上的包含芯片外缓冲器42f和芯片外ESD电路43f的芯片外电路40f、在硅衬底1之上的多个电介质层30、在硅衬底1之上的多个细线金属层60、在电介质层30的通孔30′中的多个通孔塞60′，以及在细线金属层60之上、在电介质层30之上、在芯片间电路20j和20k之上、在芯片外电路40e和40f之上且在内部电路20m和20n之上的绝缘层5，也就是，钝化层。
半导体晶片10b具有先前描述的金属垫600d、600y和600z。金属垫600d、600y和600z由钝化层5之下的最上细线金属层60提供，且包含铝、铝铜合金或电镀铜。金属垫600d、600y和600z中的每一者的厚度可在0.5微米与3微米之间或在20纳米与1.5微米之间，且宽度小于1微米，例如在0.2微米与0.95微米之间。钝化层5中的多个开口50在金属垫600d、600y和600z之上并暴露出所述金属垫，且金属垫600d、600y和600z在开口50的底部处。开口50中的每一者的宽度可在10微米与100微米之间，且优选在20微米与60微米之间。
半导体晶片10b具有各自包含由细线金属层60和通孔塞60′提供的一部分的多个金属互连线640s、640t、640u、640v、640w、640x、640y和640z。芯片外缓冲器42e可通过金属互连线640s而连接到芯片外ESD电路43e且连接到测试金属垫600z。芯片外缓冲器42f可通过金属互连线640t而连接到芯片外ESD电路43f且连接到测试金属垫600y。内部电路20m可通过金属互连线640y而连接到芯片间电路20j，且内部电路20n可通过金属互连线640z而连接到芯片间电路20k。
半导体晶片10b还包含两个测试接口电路333e和333f(未图示)。测试接口电路333e可通过金属互连线640u而连接到芯片外缓冲器42e，且测试接口电路333f可通过金属互连线640v而连接到芯片外缓冲器42f。芯片间电路20j可通过金属互连线640w而连接到测试接口电路333e且连接到金属垫600d中的一者。芯片间电路20k可通过金属互连线640x而连接到测试接口电路333f且连接到金属垫600d中的另一者。
钝化层5可保护芯片间电路20j和20k、内部电路20m和20n、芯片外电路40e和40f、测试接口电路333e和333f以及细线金属层60使其免遭湿气和外来离子污染物损害。换句话说，可防止移动离子(例如，钠离子)、过渡金属(例如，金、银和铜)和杂质穿透通过钝化层5而到达芯片间电路20j和20k、内部电路20m和20n、芯片外电路40e和40f、测试接口电路333e和333f以及细线金属层60。图43A中所示的硅衬底1、电介质层30、细线金属层60和钝化层5的规格可分别认为是图42A中所说明的硅衬底1、电介质层30、细线金属层60和钝化层5的规格。
接下来，参看图43B，聚合物层95可任选地形成于半导体晶片10b的钝化层5上。聚合物层95中的多个开口950位于由开口50暴露的金属垫600d、600y和600z之上并暴露所述金属垫。图43B中所示的聚合物层95的规格可认为是图42J中所说明的聚合物层95的规格。
接下来，参看图43C，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在聚合物层95上且在由开口950暴露的金属垫600d、600y和600z上形成厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的粘附/势垒层32w，且接着可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在粘附/势垒层32w上形成厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的种子层32x。粘附/势垒层32w的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层32x的材料可包含铜、镍、铝、金、银、铂或钯。
当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600d、600y和600z上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层32w时，可通过合适的工艺，例如通过在含钛层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32x。
或者，当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600d、600y和600z上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层32w时，可通过合适的工艺，例如通过在含钽层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32x。
在形成种子层32x之后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层32x上形成厚度大于1微米，例如在1微米与60微米之间的光致抗蚀剂层71，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层71图案化，以在光致抗蚀剂层71中形成多个开口710，从而暴露出种子层32x，且开口710在金属垫600d之上，但在用于测试的金属垫600y和600z之上并无光致抗蚀剂层71中的开口。在曝光工艺期间，可使用1X步进器或1X接触式对准器来对光致抗蚀剂层71曝光。
接下来，通过使用电镀工艺在由开口710所暴露的任何先前描述材料的种子层32x上且在开口710中形成金属层34w，且接着通过使用电镀工艺在开口710中且在开口710中的金属层34w上形成焊料层34x。金属层34w和焊料层34x的厚度均大于1微米，例如在1微米与30微米之间，且优选在2微米与20微米之间或在5微米与25微米之间，大于种子层32x的厚度，且大于粘附/势垒层32w的厚度。金属层34w的材料包含铜和/或镍，且焊料层34x的材料包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金。焊料层34x可用以与芯片313接合。
举例来说，可通过合适的工艺，例如通过在由开口710暴露的种子层32x，优选为先前描述的铜层32x上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属铜层，来形成金属层34w，且可通过使用电镀工艺在单一金属铜层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34x。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32x，优选为先前描述的铜层或镍层32x上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属镍层，来形成金属层34w，且可通过使用电镀工艺在单一金属镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34x。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32x，优选为先前描述的铜层32x上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的铜层，且接着在电镀铜层上电镀厚度大于0.2微米，例如在0.3微米与6微米之间且优选在1微米与3微米之间的镍层，来形成金属层34w。可通过使用电镀工艺在金属层34w的电镀镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34x。
接下来，参看图43D，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层71。来自光致抗蚀剂层71的一些残余物可留在不在金属层34w之下的种子层32x上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体从种子层32x移除残余物。接下来，移除不在金属层34w之下的种子层32x，且接着移除不在金属层34w之下的粘附/势垒层32w。
举例来说，可通过干式蚀刻工艺，例如Ar溅镀蚀刻工艺、反应离子蚀刻(RIE)工艺或离子研磨工艺，来移除不在金属层34w之下的种子层32x和不在金属层34w之下的粘附/势垒层32w。
或者，可通过湿式蚀刻工艺来移除不在金属层34w之下的种子层32x和不在金属层34w之下的粘附/势垒层32w。当种子层32x为铜层时，可用含NH4OH的溶液或用含H2SO4的溶液来对其进行蚀刻。当粘附/势垒层32w为钛钨合金层时，可用含过氧化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。当粘附/势垒层32w为钛层时，可用含氟化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。
在使用湿式蚀刻工艺来移除不在金属层34w之下的种子层32x的情况下，在金属层34w之下形成悬于种子层32x之上的底切。金属层34w之下的种子层32x具有从金属层34w的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离在0.1微米与2微米之间。
因此，如图43D中所示，由粘附/势垒层32w、种子层32x、金属层34w和焊料层34x提供的多个微凸块317e(也就是，金属凸块)形成于由开口50和950暴露的金属垫600d上、形成于聚合物层95上且形成于经薄化的硅衬底1的作用侧处。微凸块317e中的每一者的高度大于2微米，例如在2微米与70微米之间且优选在5微米与50微米之间，且宽度或直径大于3微米，例如在3微米与30微米之间。邻近的两个微凸块317e之间的间距P2可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。在由开口50和950暴露的金属垫600y和600z上未形成微凸块，也就是，金属垫600y和600z由开口50和950暴露是为了进行测试。
芯片间电路20j和测试接口电路333e可通过金属互连线640w且通过开口50中的一者而连接到微凸块317e中的一者，且芯片间电路20k和测试接口电路333f可通过金属互连线640x且通过开口50中的另一者而连接到微凸块317e中的另一者。在一种情况下，微凸块317e中的一者可通过金属互连线640w而连接到芯片间电路20j和测试接口电路333e的信号节点，且微凸块317e中的另一者可通过金属互连线640x而连接到芯片间电路20k和测试接口电路333d的信号节点。在另一种情况下，微凸块317e中的一者可通过金属互连线640w而连接到芯片间电路20j和测试接口电路333e的电力或接地节点，且微凸块317e中的另一者可通过金属互连线640x而连接到芯片间电路20k和测试接口电路333d的电力或接地节点。
或者，参看图43E，可省略聚合物层95，也就是，可在钝化层5上且在由钝化层5中的开口50暴露的金属垫600d上形成粘附/势垒层32w。因此，由粘附/势垒层32w、种子层32x、金属层34w和焊料层34x提供的微凸块317e可形成于由开口50暴露的金属垫600d上、形成于钝化层5上，且形成于经薄化的硅衬底1的作用侧处。
图43D或图43E中所示的半导体晶片10b可完工以被切割成多个高速缓冲存储器芯片321。
图44A到图44C为展示用于将芯片313与完工后被切割成图37A、图37D、图38A或图38D中所示的多个高速缓冲存储器芯片321的半导体晶片10b接合的工艺的横截面图。
参看图44A，可通过使用回流或加热工艺使微凸块317c的焊料层27z与微凸块317e的焊料层34x结合，来将图42N中所示的芯片313与图43D中所示的半导体晶片10b接合。在回流或加热工艺期间，使焊料层27z和焊料层34x熔化到在金属层27y与34w之间的焊料层35中，焊料层35包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金且厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间。因此，由粘附/势垒层16z和32w、种子层18z和32x、金属层27y和34w以及焊料层35提供的先前描述的微凸块317a可形成于半导体晶片10b的金属垫600d与芯片313的底部方案103的互连结构88的多个接触点之间。微凸块317a中的每一者的厚度大于5微米，例如在5微米与100微米之间，且优选在10微米与60微米之间，且与金属垫600d中的一者和互连结构88的接触点中的一者连接。邻近的两个微凸块317a之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。金属垫600d可通过微凸块317a而连接到互连结构88。
接下来，参看图44B，先前描述的不具有填料的底填料107e(例如，聚合物)填充于芯片313与高速缓冲存储器芯片321之间的间隙中，且封闭微凸块317a。接下来，参看图44C，可切割半导体晶片10b以单切出包含通过微凸块317a而彼此连接的芯片313与321的多个堆叠单元。图37A、图37D、图38A或图38D中所示的高速缓冲存储器芯片321的IC结构6d含有芯片间电路20j和20k、内部电路20m和20n、包含芯片外缓冲器42e和芯片外ESD电路43e的芯片外电路40e、包含芯片外缓冲器42f和芯片外ESD电路43f的芯片外电路40f、测试接口电路333e和333f、电介质层30、通孔30′、细线金属层60、通孔塞60′，以及金属互连线640s、640t、640u、640v、640w、640x、640y和640z。
图45A为展示图37A、图37D、图38A、图38D或图44C中所示的芯片313和高速缓冲存储器芯片321的接口电路的电路图的实例。为获得关于图45A中所示的芯片313的电路图的详细描述，请参考图39A、图39D到图39J和图40A到图40F中的说明。图45B为展示图37A、图37D、图38A、图38D或图44C中所示的芯片313和高速缓冲存储器芯片321的接口电路的电路图的另一实例。除了以下情况之外，图45B中所示的电路图与图45A中所示的电路图类似：芯片间缓冲器701a、702a、703a和704a设计有各自包含三态驱动器和三态接收器的芯片间三态缓冲器，且芯片外缓冲器42c、42d、42e和42f设计有各自包含三态驱动器和三态接收器的芯片外三态缓冲器。为获得关于图45B中所示的芯片313的电路图的详细描述，请参考图39H和图40A到图40F中的说明。
参看图45A和图45B，图45A或图45B中所示的高速缓冲存储器芯片321包含芯片间电路20j和20k、内部电路20m和20n、包含芯片外缓冲器42e和芯片外ESD电路43e的芯片外电路40e、包含芯片外缓冲器42f和芯片外ESD电路43f的芯片外电路40f，以及测试接口电路333e和333f。
芯片间电路20j包含芯片间缓冲器701a和芯片间ESD电路701b。芯片间电路20j的芯片间缓冲器701a具有第一节点FN1和第二节点SN1，且芯片间ESD电路701b具有连接到第一节点FN1的节点En。芯片间缓冲器701a的第一节点FN1可连接到芯片间ESD电路701b的节点En、通过高速缓冲存储器芯片321的金属互连线640w而连接到测试接口电路333e的第一端子F5、通过金属互连线640w而连接到高速缓冲存储器芯片321的金属垫600d中的左边金属垫(包含铝或电镀铜)、通过金属互连线640w和金属600d中的左边金属垫而连接到微凸块317a中的左边微凸块，且通过金属互连线640w、金属垫600d中的左边金属垫、微凸块317a中的左边微凸块和芯片313的金属互连线640f而连接到芯片313的芯片间缓冲器703a的第二节点SN3。芯片间缓冲器701a的第二节点SN1可通过高速缓冲存储器芯片321的金属互连线640y而连接到内部电路20m。图45A或图45B中所示的芯片间缓冲器701a的规格可认为是图39A、图39B或图39H中所说明的芯片间缓冲器701a的规格，且图45A或图45B中所示的芯片间ESD电路701b的规格可认为是图39A或图39H中所说明的芯片间ESD电路701b的规格。
芯片间电路20k包含芯片间缓冲器702a和芯片间ESD电路702b。芯片间电路20k的芯片间缓冲器702a具有第一节点FN2和第二节点SN2，且芯片间ESD电路702b具有连接到第二节点SN2的节点En。芯片间缓冲器702a的第一节点FN2可通过高速缓冲存储器芯片321的金属互连线640z而连接到内部电路20n。芯片间缓冲器702a的第二节点SN2可连接到芯片间ESD电路702b的节点En、通过高速缓冲存储器芯片321的金属互连线640x而连接到测试接口电路333f的第一端子F6、通过金属互连线640x而连接到高速缓冲存储器芯片321的金属垫600d中的右边金属垫(包含铝或电镀铜)、通过金属互连线640x和金属600d中的右边金属垫而连接到微凸块317a中的右边微凸块，且通过金属互连线640x、金属垫600d中的右边金属垫、微凸块317a中的右边微凸块和芯片313的金属互连线640h而连接到芯片313的芯片间缓冲器704a的第一节点FN4。图45A或图45B中所示的芯片间缓冲器702a的规格可认为是图39A、图39C或图39H中所说明的芯片间缓冲器702a的规格，且图45A或图45B中所示的芯片间ESD电路702b的规格可认为是图39A或图39H中所说明的芯片间ESD电路702b的规格。
芯片间ESD电路701b和702b是用于芯片313与高速缓冲存储器芯片321之间的芯片间缓冲器20j和20k，用于在芯片封装或组合件制造过程期间进行静电放电防护。或者，芯片313与高速缓冲存储器芯片321之间的芯片间缓冲器20j和20k可能不需要ESD电路，也就是，可省略芯片间ESD电路701b和702b。换句话说，没有ESD电路连接到金属互连线640w和640x。
芯片外缓冲器42e具有第一节点FN5和第二节点SN5，且芯片外ESD电路43e具有连接到第一节点FN5且连接到测试金属垫600z的节点En。芯片外缓冲器42e的第一节点FN5可连接到芯片外ESD电路43e的节点En且通过金属互连线640s而连接到高速缓冲存储器芯片321的测试金属垫600z(包含铝或电镀铜)。芯片外缓冲器42e的第二节点SN5可通过高速缓冲存储器芯片321的金属互连线640u而连接到测试接口电路333e的第二端子S5。图45A或图45B中所示的芯片外缓冲器42e的规格可认为是图39A或图39H中所说明的芯片外缓冲器42a的规格，且图45A或图45B中所示的芯片外ESD电路43e的规格可认为是图39A或图39H中所说明的芯片外ESD电路43a的规格。
芯片外缓冲器42f具有第一节点FN6和第二节点SN6，且芯片外ESD电路43f具有连接到第二节点SN6且连接到测试金属垫600y的节点En。芯片外缓冲器42f的第一节点FN6可通过高速缓冲存储器芯片321的金属互连线640v而连接到测试接口电路333f的第二端子S6。芯片外缓冲器42f的第二节点SN6可连接到芯片外ESD电路43f的节点En且通过金属互连线640t而连接到高速缓冲存储器芯片321的测试金属垫600y(包含铝或电镀铜)。图45A或图45B中所示的芯片外缓冲器42f的规格可认为是图39A或图39H中所说明的芯片外缓冲器42a的规格，且图45A或图45B中所示的芯片外ESD电路43e的规格可认为是图39A或图39H中所说明的芯片外ESD电路43a的规格。
图45A或图45B中所示的内部电路20m和20n中的每一者可为“或非”门、“与非”门、“与”门、“或”门、快闪存储器单元、动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、非易失性存储器单元、可擦可编程序只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、模拟转数字(A/D)转换器、数字转模拟(D/A)转换器、运算放大器、读出放大器、反相器、加法器、多路复用器、双工器、乘法器、互补金属氧化物半导体(CMOS)装置、双极CMOS装置、双极电路，或模拟电路。图45A或图45B中所示的内部电路20m和20n中的每一者可包含物理沟道宽度与物理沟道长度的比的范围在(例如)约0.1到20、(例如)约0.1到10或(例如)约0.2到2中的NMOS晶体管。或者，图45A或图45B中所示的内部电路20m和20n中的每一者可包含物理沟道宽度与物理沟道长度的比的范围在(例如)约0.2到40、(例如)约0.2到40或(例如)约0.4到4中的PMOS晶体管。
图45A或图45B中所示的测试接口电路333e和333f均可为扫描测试电路，且扫描测试电路可在从晶片将高速缓冲存储器芯片321切割出或切片出之前的晶片级测试处或在芯片321与313彼此结合之后的封装级测试处执行，且扫描测试电路是用以通过输入扫描输入信号或输出扫描输出信号来测试触发器。
图45A中所示的芯片间缓冲器702a的大小可由NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管752a和PMOS晶体管752b的漏极通过金属互连线640x而连接到高速缓冲存储器芯片321的金属垫600d。如果芯片间缓冲器702a为图39C中所示的两级级联芯片间驱动器，那么芯片间缓冲器702a的大小可由最后一级驱动器425b中的NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管752a和PMOS晶体管752b的漏极通过金属互连线640x而连接到高速缓冲存储器芯片321的金属垫600d。NMOS晶体管752a或PMOS晶体管752b的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管752a的物理沟道宽度与物理沟道长度的比可在1与50之间，典型在1与20之间，且PMOS晶体管752b的物理沟道宽度与物理沟道长度的比可在1与100之间，典型在1与40之间。
图45A中所示的芯片外缓冲器42f的大小可由NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203和PMOS晶体管4204的漏极通过金属互连线640t而连接到高速缓冲存储器芯片321的测试金属垫600y。如果芯片外缓冲器42f为图11A中所示的两级级联芯片外驱动器421，那么芯片外缓冲器42f的大小可由最后一级驱动器421″中的NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度与物理沟道长度的比表征，且NMOS晶体管4203和PMOS晶体管4204的漏极通过金属互连线640t而连接到高速缓冲存储器芯片321的测试金属垫600y。NMOS晶体管4203或PMOS晶体管4204的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。NMOS晶体管4203的物理沟道宽度与物理沟道长度的比可大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)。PMOS晶体管4204的物理沟道宽度与物理沟道长度的比可大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。芯片外缓冲器42f的NMOS晶体管4203的物理沟道宽度与物理沟道长度的比可比芯片间缓冲器702a的NMOS晶体管752a的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。芯片外缓冲器42f的PMOS晶体管4204的物理沟道宽度与物理沟道长度的比可比芯片间缓冲器702a的PMOS晶体管752b的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
图45B中所示的芯片间缓冲器701a或702a的大小可由芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640w或640x而连接到高速缓冲存储器芯片321的金属垫600d中的一者，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。如果芯片间缓冲器701a或702a为多级三态缓冲器，那么芯片间缓冲器701a或702a的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640w或640x而连接到高速缓冲存储器芯片321的金属垫600d中的一者，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比在1与50之间，典型在1与20之间，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比在1与100之间，典型在1与40之间。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。
图45B中所示的芯片外缓冲器42e或42f的大小可由芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且三态驱动器通过金属互连线640s或640t而连接到高速缓冲存储器芯片321的金属垫600z或600y，且三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。如果芯片外缓冲器42e或42f为多级三态缓冲器，那么芯片外缓冲器42e或42f的大小可由多级三态缓冲器的最后一级三态驱动器中的NMOS晶体管或PMOS晶体管的物理沟道宽度与物理沟道长度的比表征，且最后一级三态驱动器通过金属互连线640s或640t而连接到高速缓冲存储器芯片321的金属垫600z或600y，且最后一级三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大于30(例如，在30与20000之间)，典型大于50(例如，在50与300之间)，且最后一级三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大于60(例如，在60与40000之间)，典型大于100(例如，在100与600之间)。NMOS晶体管或PMOS晶体管的物理沟道宽度和物理沟道长度的定义可认为是图21和图22中的说明。图45B中所示的芯片外三态缓冲器42e或42f的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比可比图45B中所示的芯片间三态缓冲器701a或702a的三态驱动器的NMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。图45B中所示的芯片外三态缓冲器42e或42f的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比可比图45B中所示的芯片间三态缓冲器701a或702a的三态驱动器的PMOS晶体管的物理沟道宽度与物理沟道长度的比大3倍、10倍、25倍或50倍以上，例如在3倍与100倍之间。
芯片间ESD电路701b和702b中的每一者以及芯片外ESD电路43e和43f中的每一者可包含各自由两个反向偏置的二极管或由一个POMS晶体管和一个NMOS晶体管构成的一个或一个以上ESD(静电放电)单元。
高速缓冲存储器芯片321的芯片间ESD电路701b或702b的大小可被界定为芯片间ESD电路701b或702b的负载或电容，且高速缓冲存储器芯片321的芯片外ESD电路43e或43f的大小可被界定为芯片外ESD电路43e或43f的负载或电容。在一种情况下，高速缓冲存储器芯片321的芯片间ESD电路701b和702b中的每一者的负载或电容小于2pF(皮可法拉)(例如，在0.01pF与2pF之间)，典型小于0.5pF(例如，在0.01pF与0.5pF之间)，且高速缓冲存储器芯片321的大芯片外ESD电路43e和43f中的每一者的负载或电容大于2pF(例如，在2pF与100pF之间)，典型大于5pF(例如，在5pF与100pF之间)。在另一种情况下，高速缓冲存储器芯片321的芯片间ESD电路701b和702b中的每一者的负载或电容小于1pF，例如在0.01pF与1pF之间，且高速缓冲存储器芯片321的大芯片外ESD电路43e和43f中的每一者的负载或电容大于1pF，例如在1pF与100pF之间。
或者，高速缓冲存储器芯片321的芯片间ESD电路701b或702b的大小可被界定为芯片间ESD电路701b或702b的作用区域，且高速缓冲存储器芯片321的大芯片外ESD电路43e或43f的大小可被界定为大芯片外ESD电路43e或43f的作用区域。计算或界定芯片间ESD电路701b和702b中的每一者的作用区域和芯片外ESD电路43e和43f中的每一者的作用区域可认为是图40A到图40f中所说明的步骤。
举例来说，高速缓冲存储器芯片321的芯片间ESD电路701b和702b中的每一者的作用区域可小于1300平方毫米(例如，在6.5平方毫米与1300平方毫米之间)，典型小于325平方毫米(例如，在6.5平方毫米与325平方毫米之间)，且高速缓冲存储器芯片321的芯片外ESD电路43e和43f中的每一者的作用区域可大于1300平方毫米(例如，在1300平方毫米与65000平方毫米之间)，典型大于3250平方毫米(例如，在3250平方毫米与65000平方毫米之间)。或者，高速缓冲存储器芯片321的芯片间ESD电路701b和702b中的每一者的作用区域可小于650平方毫米，且高速缓冲存储器芯片321的芯片外ESD电路43e和43f中的每一者的作用区域可大于650平方毫米。
高速缓冲存储器芯片321的芯片外ESD电路43e的大小(被界定为芯片外ESD电路43e的作用区域或芯片外ESD电路43e的负载或电容)可比高速缓冲存储器芯片321的芯片间ESD电路701b的大小(被界定为芯片间ESD电路701b的作用区域或芯片间ESD电路701b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
高速缓冲存储器芯片321的芯片外ESD电路43f的大小(被界定为芯片外ESD电路43f的作用区域或芯片外ESD电路43f的负载或电容)可比高速缓冲存储器芯片321的芯片间ESD电路702b的大小(被界定为芯片间ESD电路702b的作用区域或芯片间ESD电路702b的负载或电容)大3倍、10倍、25倍或50倍以上，例如在3倍与50倍之间。
图46A到图46M为展示用于形成完工后被切割成图37A、图37B、图38A或图38B中所示的多个高速缓冲存储器芯片311的半导体晶片的工艺的横截面图。参看图46A，半导体晶片10c(例如，硅晶片)具备硅衬底1、在硅衬底1中和/或之上的包含芯片外缓冲器42a和芯片外ESD电路43a的先前描述的芯片外电路40a、在硅衬底1中和/或之上的包含芯片外缓冲器42b和芯片外ESD电路43b的芯片外电路40b、在硅衬底1中和/或之上的芯片间电路20a和20b、在硅衬底1中和/或之上的内部电路20c和20d、在硅衬底1之上的多个电介质层30、在硅衬底1之上的多个细线金属层60、电介质层30的通孔30′中的多个通孔塞60′，以及在细线金属层60之上、在电介质层30之上、在芯片外电路40a和40b之上、在芯片间电路20a和20b之上且在内部电路20c和20d之上的绝缘层5，也就是钝化层。
半导体晶片10c具有先前描述的金属垫600b、600s和600t。金属垫600b、600s和600t由钝化层5之下的最上细线金属层60提供，且包含铝、铝铜合金或电镀铜。金属垫600b、600s和600t中的每一者的厚度可在0.5微米与3微米之间或在20纳米与1.5微米之间，且宽度小于1微米，例如在0.2微米与0.95微米之间。钝化层5中的多个开口50在金属垫600b、600s和600t之上并暴露出所述金属垫，且金属垫600b、600s和600t在开口50的底部处。开口50中的每一者的宽度可在10微米与100微米之间，且优选在20微米与60微米之间。
半导体晶片10c具有各自包含由细线金属层60和通孔塞60′提供的一部分的先前描述的金属互连线640a、640b、640c、640d、640i、640j、640k和640m。半导体晶片10c还包含先前描述的测试接口电路333a和333b(图46A到图46N中未示)。内部电路20c可通过金属互连线640a而连接到芯片间电路20a，且内部电路20d可通过金属互连线640c而连接到芯片间电路20b。芯片间电路20a可通过金属互连线640b而连接到金属垫600b中的一者且连接到测试接口电路333a。芯片间电路20b可通过金属互连线640d而连接到金属垫600b中的另一者且连接到测试接口电路333b。测试接口电路333a可通过金属互连线640i而连接到芯片外缓冲器42a，且测试接口电路333b可通过金属互连线640k而连接到芯片外缓冲器42b。芯片外缓冲器42a可通过金属互连线640j而连接到芯片外ESD电路43a且连接到测试金属垫600t。芯片外缓冲器42b可通过金属互连线640m而连接到芯片外ESD电路43b且连接到测试金属垫600s。
钝化层5可保护芯片间电路20a和20b、内部电路20c和20d、芯片外电路40a和40b、测试接口电路333a和333b以及细线金属层60使其免遭湿气和外来离子污染物损害。换句话说，可防止移动离子(例如，钠离子)、过渡金属(例如，金、银和铜)和杂质穿透通过钝化层5而到达芯片间电路20a和20b、内部电路20c和20d、芯片外电路40a和40b、测试接口电路333a和333b以及细线金属层60。图46A中所示的硅衬底1、电介质层30、细线金属层60和钝化层5的规格可分别认为是图42A中所说明的硅衬底1、电介质层30、细线金属层60和钝化层5的规格。
参看图46B，在提供图46A中所示的半导体晶片10c之后，可在开口50中且在由开口50暴露的金属垫600b、600s和600t上形成助焊剂或绝缘材料33。接下来，参看图46C，其中为简化解释起见而以倒置图来说明步骤，通过机械研磨或化学机械抛光(CMP)半导体晶片10c的硅衬底1的背面1a来使硅衬底1变薄为在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的厚度t2。
接下来，参看图46D，其中为简化解释起见而以倒置图来说明步骤，在经薄化的硅衬底1中且在至少一个电介质层30中形成多个穿硅通孔11(图46A到46N中仅展示其中的两个)，从而暴露出细线金属层60的区60a，且在经薄化的硅衬底1的背面1a上且在穿硅通孔11的侧壁上形成绝缘层3。穿硅通孔11完全穿透通过经薄化的硅衬底1和电介质层30。穿硅通孔11中的每一者可具有在5微米与100微米之间或在3微米与50微米之间的直径或宽度W1，和在1微米与10微米之间、在3微米与50微米之间或在10微米与150微米之间的深度。绝缘层3(例如)可包含例如氮化硅层的氮化物层、例如聚酰亚胺层的聚合物层、苯并环丁烷层或聚苯并嗯唑层、氧氮化硅层、碳氮化硅(SiCN)层、氧碳化硅(SiOC)层或氧化硅层。形成图46D中所示的穿硅通孔11和绝缘层3的工艺可认为是形成图24D到图24H或图24I到图24N中所说明的穿硅通孔11a、11b、11c、11d和11e和绝缘层3的工艺。图46D中所示的绝缘层3的规格可认为是图24D到图24H或图24I到图24N中所说明的绝缘层3的规格。
接下来，参看图46E，其中为简化解释起见而以倒置图来说明步骤，可在穿硅通孔11中、在绝缘层3上、在细线金属层60的区60a上且在经薄化的硅衬底1的背面1a处形成由两个金属层4和9提供的多个互连结构88，且金属层4由在绝缘层3上、在穿硅通孔11中且在细线金属层60的由穿硅通孔11暴露的区60a上的粘附/势垒层4a和在粘附/势垒层4a上的种子层4b构成。金属层9的侧壁未由金属层4覆盖。图46E中所示的形成互连结构88的工艺可认为是图25A到图25F中所说明的形成互连结构88的工艺。图46E中所示的包含粘附/势垒层4a和种子层4b的金属层4的规格可认为是图25A中所说明的包含粘附/势垒层4a和种子层4b的金属层4的规格。图46E中所示的金属层9的规格可认为是图25D中所说明的金属层9的规格。
互连结构88中的左边互连结构可通过一个或一个以上的穿硅通孔11且通过金属互连线640j而连接到芯片外缓冲器42a、连接到芯片外ESD电路43a，且连接到测试金属垫600t。互连结构88中的右边互连结构可通过一个或一个以上的穿硅通孔11且通过金属互连线640m而连接到芯片外缓冲器42b、连接到芯片外ESD电路43b，且连接到测试金属垫600s。
互连结构88中的中间互连结构可用于电力互连(例如，电力平面、电力总线、电力迹线或电力线)以通过穿硅通孔11与以下节点连接：芯片间电路20a的电力节点、内部电路20c的电力节点、芯片外缓冲器42a的电力节点、芯片外ESD电路43a的节点、测试接口电路333a的电力节点、芯片间电路20b的电力节点、内部电路20d的电力节点、芯片外缓冲器42b的电力节点、芯片外ESD电路43b的节点，以及测试接口电路333b的电力节点。芯片间电路20a、内部电路20c、芯片外缓冲器42a和测试接口电路333a的电力节点可通过互连结构88的中间互连结构而连接到芯片间电路20b、内部电路20d、芯片外缓冲器42b和测试接口电路333b的电力节点。芯片外ESD电路43a的节点可通过互连结构88中的中间互连结构而连接到芯片外ESD电路43b的节点。
或者，互连结构88中的中间互连结构可用于接地互连(例如，接地平面、接地总线、接地迹线或接地线)以通过穿硅通孔11与以下节点连接：芯片间电路20a的接地节点、内部电路20c的接地节点、芯片外缓冲器42a的接地节点、芯片外ESD电路43a的节点、测试接口电路333a的接地节点、芯片间电路20b的接地节点、内部电路20d的接地节点、芯片外缓冲器42b的接地节点、芯片外ESD电路43b的节点，以及测试接口电路333b的接地节点。芯片间电路20a、内部电路20c、芯片外缓冲器42a和测试接口电路333a的接地节点可通过互连结构88的中间互连结构而连接到芯片间电路20b、内部电路20d、芯片外缓冲器42b和测试接口电路333b的接地节点。芯片外ESD电路43a的节点可通过互连结构88中的中间互连结构而连接到芯片外ESD电路43b的节点。
接下来，参看图46F，其中为简化解释起见而以倒置图来说明步骤，使用包含旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺且包含硬化工艺在内的工艺，在金属层9上、在绝缘层3上且在互连结构88的侧壁处形成聚合物层14。聚合物层14中的多个开口14a在金属层9的多个区之上且暴露出所述多个区。聚合物层14的厚度大于2微米，例如在3微米与25微米之间，且优选在5微米与15微米之间，大于电介质层30中的每一者的厚度，且大于钝化层5的厚度。聚合物层14的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图46G，其中为简化解释起见而以倒置图来说明步骤，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在聚合物层14上且在金属层9的由开口14a所暴露的区上形成厚度小于1微米，例如在0.02微米与0.5微米之间且优选在0.1微米与0.2微米之间的粘附/势垒层16，且接着可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在粘附/势垒层16上形成厚度小于1微米，例如在0.05微米与0.5微米之间且优选在0.08微米与0.15微米之间的种子层18。图46G中所示的粘附/势垒层16和种子层18的规格可分别认为是图25H中说明的粘附/势垒层16和种子层18的规格。图46G中所示的形成粘附/势垒层16和种子层18的工艺可分别认为是图25H中说明的形成粘附/势垒层16和种子层18的工艺。
在形成种子层18之后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层18上形成厚度大于1微米，例如在1微米与60微米之间的光致抗蚀剂层31，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层31图案化，以在光致抗蚀剂层31中形成多个开口31a，从而暴露出种子层18。在曝光工艺期间，可使用1X步进器或1X接触式对准器来对光致抗蚀剂层31曝光。
接下来，在互连结构88之上、在开口31a所暴露的由任何先前描述材料构成的种子层18上且在开口31a中形成多个金属凸块或支柱27。金属凸块或支柱27的厚度可大于5微米，例如在5微米与150微米之间，且优选在10微米与100微米之间，大于种子层18的厚度、大于粘附/势垒16的厚度且大于细线金属层60中的每一者的厚度。金属凸块或支柱27的宽度可大于1微米，例如在5微米与150微米之间且优选在5微米与50微米之间，且大于细线金属层60中的每一者的宽度。金属凸块或支柱27的材料可包含铜、金、镍、铝、银、焊料、铂或先前描述材料的复合物。图46G中所示的金属凸块或支柱27的规格可认为是图25J中说明的金属凸块或支柱27的规格。图46G中所示的形成金属凸块或支柱27的工艺可认为是图25J中说明的形成金属凸块或支柱27的工艺。
接下来，参看图46H，其中为简化解释起见而以倒置图来说明步骤，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层31。来自光致抗蚀剂层31的一些残余物可留在不在金属凸块或支柱27之下的种子层18上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体从种子层18移除残余物。接下来，移除不在金属凸块或支柱27之下的种子层18，且接着移除不在金属凸块或支柱27之下的粘附/势垒层16。图46H中所示的移除不在金属凸块或支柱27之下的种子层18的工艺可认为是图25L中所说明的移除不在金属凸块或支柱27之下的种子层18的工艺，且图46H中所示的移除不在金属凸块或支柱27之下的粘附/势垒层16的工艺可认为是图25L中所说明的移除不在金属凸块或支柱27之下的粘附/势垒层16的工艺。
在使用湿式蚀刻工艺来移除不在金属凸块或支柱27之下的粘附/势垒层16的情况下，在金属凸块或支柱27之下形成悬于粘附/势垒层16之上的多个底切。金属凸块或支柱27之下的粘附/势垒层16具有从金属凸块或支柱27的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离d1在0.1微米与2微米之间。
因此，如图46H中所示，半导体晶片10c的经薄化的硅衬底1的背面1a处的底部方案103可由绝缘层3、聚合物层14、粘附/势垒层16、种子层18、金属凸块或支柱27以及由金属层4和提供的互连结构88形成。金属凸块或支柱27可通过种子层18和粘附/势垒层1而连接到互连结构88，且可用以与先前描述的衬底301或BGA衬底302接合。邻近的两个金属凸块或支柱27之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。
参看图46I，在形成图46H中所示的金属凸块或支柱27之后，可移除助焊剂或绝缘材料33以暴露出由钝化层5中的开口50暴露的金属垫600b、600s和600t。接下来，参看图46J，聚合物层95可任选地形成于半导体晶片10c的钝化层5上。聚合物层95中的多个开口950位于由开口50暴露的金属垫600b、600s和600t之上并暴露所述金属垫。聚合物层95的厚度可大于2微米，例如在3微米与50微米之间，且优选在2微米与30微米之间，大于钝化层5的厚度，且大于电介质层30中的每一者的厚度。聚合物层95的材料可包含苯并环丁烷(BCB)、聚酰亚胺(PI)、聚苯并噁唑(PBO)或环氧树脂。
接下来，参看图46K，可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在聚合物层95上且在由开口950暴露的金属垫600b、600s和600t上形成厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的粘附/势垒层32s，且接着可通过使用物理气相沉积(PVD)工艺，例如溅镀工艺或蒸发工艺，在粘附/势垒层32s上形成厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的种子层32t。粘附/势垒层32s的材料可包含钛、钛钨合金、氮化钛、铬、钽、氮化钽或先前描述材料的复合物，且种子层32t的材料可包含铜、镍、铝、金、银、铂或钯。
当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600b、600s和600t上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钛层，例如钛钨合金、钛或氮化钛单层，来形成粘附/势垒层32s时，可通过合适的工艺，例如通过在含钛层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32t。
或者，当通过合适的工艺，例如通过在聚合物层95上且在由开口950暴露的金属垫600b、600s和600t上溅镀厚度小于1微米，例如在1纳米与300纳米之间且优选在1.5纳米与100纳米之间的含钽层，例如钽或氮化钽单层，来形成粘附/势垒层32s时，可通过合适的工艺，例如通过在含钽层上溅镀厚度小于1微米，例如在20纳米与500纳米之间且优选在35纳米与300纳米之间的铜层、镍层、铝层、金层、银层、铂层或钯层，来形成种子层32t。
在形成种子层32t之后，通过旋转涂覆工艺、层压工艺、丝网印刷工艺或喷涂工艺，在种子层32t上形成厚度大于1微米，例如在1微米与60微米之间的光致抗蚀剂层71，例如正型光致抗蚀剂层或负型光致抗蚀剂层。接下来，用曝光和显影工艺将光致抗蚀剂层71图案化，以在光致抗蚀剂层71中形成多个开口710，从而暴露出种子层32t，且开口710在金属垫600b之上，但在用于测试的金属垫600s和600t之上并无光致抗蚀剂层71中的开口。在曝光工艺期间，可使用1X步进器或1X接触式对准器来对光致抗蚀剂层71曝光。
接下来，通过使用电镀工艺在由开口710所暴露的任何先前描述材料的种子层32t上且在开口710中形成金属层34s，且接着通过使用电镀工艺在开口710中的金属层34s上形成焊料层34t。金属层34s和焊料层34t的厚度均大于1微米，例如在1微米与30微米之间，且优选在2微米与20微米之间或在5微米与25微米之间，大于种子层32t的厚度，且大于粘附/势垒层32t的厚度。金属层34s的材料包含铜和/或镍，且焊料层34t的材料包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金。焊料层34t可用以与芯片313接合。
举例来说，可通过合适的工艺，例如通过在由开口710暴露的种子层32t，优选为先前描述的铜层32t上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属铜层，来形成金属层34s，且可通过使用电镀工艺在单一金属铜层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34t。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32t，优选为先前描述的铜层或镍层32t上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的单一金属镍层，来形成金属层34s，且可通过使用电镀工艺在单一金属镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34t。
或者，可通过合适的工艺，例如通过在由开口710暴露的种子层32t，优选为先前描述的铜层32t上电镀厚度大于1微米，例如在1微米与30微米之间且优选在2微米与20微米之间或在5微米与25微米之间的铜层，且接着在电镀铜层上电镀厚度大于0.2微米，例如在0.3微米与6微米之间且优选在1微米与3微米之间的镍层，来形成金属层34s。可通过使用电镀工艺在金属层34s的电镀镍层上形成厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间的包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金的焊料层34t。
接下来，参看图46L，使用无机溶液或使用具有酰胺的有机溶液来移除光致抗蚀剂层71。来自光致抗蚀剂层71的一些残余物可留在不在金属层34s之下的种子层32t上。其后，可用等离子体，例如O2等离子体或含有低于200PPM的氟以及氧的等离子体从种子层32t移除残余物。接下来，移除不在金属层34s之下的种子层32t，且接着移除不在金属层34s之下的粘附/势垒层32s。
举例来说，可通过干式蚀刻工艺，例如Ar溅镀蚀刻工艺、反应离子蚀刻(RIE)工艺或离子研磨工艺，来移除不在金属层34s之下的种子层32t和不在金属层34s之下的粘附/势垒层32s。
或者，可通过湿式蚀刻工艺来移除不在金属层34s之下的种子层32t和不在金属层34s之下的粘附/势垒层32s。当种子层32t为铜层时，可用含NH4OH的溶液或用含H2SO4的溶液对其进行蚀刻。当粘附/势垒层32s为钛钨合金层时，可用含过氧化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。当粘附/势垒层32s为钛层时，可用含氟化氢的溶液或用含NH4OH和过氧化氢的溶液来对其进行蚀刻。
在使用湿式蚀刻工艺来移除不在金属层34s之下的种子层32t的情况下，在金属层34s之下形成悬于种子层32t之上的底切。金属层34s之下的种子层32t具有从金属层34s的第二侧壁凹进的第一侧壁，且第一侧壁与第二侧壁之间的距离在0.1微米与2微米之间。
因此，如图46L中所示，由粘附/势垒层32s、种子层32t、金属层34s和焊料层34t提供的多个微凸块317f(也就是，金属凸块)形成于由开口50和950暴露的金属垫600b上、形成于聚合物层95上且形成于经薄化的硅衬底1的作用侧处，且用以与芯片313接合。微凸块317f中的每一者的高度大于2微米，例如在2微米与70微米之间且优选在5微米与50微米之间，且宽度或直径大于3微米，例如在3微米与30微米之间。邻近的两个微凸块317f之间的间距P3可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。芯片间电路20a可通过金属互连线640b和开口50中的一者而连接到微凸块317f中的一者，且芯片间电路20b可通过金属互连线640d和开口50中的另一者而连接到微凸块317f中的另一者。在由开口50和950暴露的金属垫600s和600t上未形成微凸块，也就是，金属垫600s和600t由开口50和950暴露是为了测试高速缓冲存储器芯片311。
或者，参看图46M，可省略聚合物层95，也就是，可在钝化层5上且在由钝化层5中的开口50暴露的金属垫600b上形成粘附/势垒层32s。因此，由粘附/势垒层32s、种子层32t、金属层34s和焊料层34t提供的微凸块317f可形成于由开口50暴露的金属垫600b上、形成于钝化层5上，且形成于经薄化的硅衬底1的作用侧处。
或者，参看图46N，可省略图46B到图46I中所示的步骤，也就是，在提供图46A中所示的半导体晶片10c之后，可执行图46J到图46L中所示的步骤以形成聚合物层95和微凸块317f。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或图38D中所示的高速缓冲存储器芯片311的IC结构6b含有芯片间电路20a和20b、内部电路20c和20d、包含芯片外缓冲器42a和芯片外ESD电路43a的芯片外电路40a、包含芯片外缓冲器42b和芯片外ESD电路43b的芯片外电路40b、电介质层30、通孔30′、细线金属层60、通孔塞60′、测试接口电路333a和333b，以及图46M或图46N中所说明的金属互连线640a、640b、640c、640d、640i、640j、640k和640m。
图37A或图38A所示的处理器单元303可使用图47A到图47C中所说明的工艺来形成。图47A到图47C为展示用于接合芯片313的工艺的横截面图，其中将芯片313与高速缓冲存储器芯片321接合、与完工后被切割成多个高速缓冲存储器芯片311的半导体晶片10c接合。参看图47A，通过使用回流或加热工艺将芯片313的微凸块317d的焊料层34z与半导体晶片10c的微凸块317f的焊料层34t结合，来将图44C中所示的堆叠单元的芯片313与图46L中所示的半导体晶片10c接合。在回流或加热工艺期间，使焊料层34z和焊料层34t熔化到在金属层34y与34s之间的焊料层35a中，焊料层35a包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金且厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间。因此，由粘附/势垒层32s和32y、种子层32t和32z、金属层34s和34y以及焊料层35a提供的先前描述微凸块317可形成于半导体晶片10c的金属垫600b与芯片313的金属垫600c之间。微凸块317中的每一者的厚度大于5微米，例如在5微米与100微米之间且优选在10微米与60微米之间。微凸块317与金属垫600b和600c接触，且金属垫600b可通过微凸块317而连接到金属垫600c。邻近的两个微凸块317之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。
接下来，参看图47B，先前描述的不具有填料的底填料107d(例如，聚合物)填充于半导体晶片10c与芯片313之间的间隙中，且封闭微凸块317。接下来，可通过使用先前描述的胶材料膜319(图47B和图47C中未示)将热扩散器或散热片315附接到高速缓冲存储器芯片321的硅衬底1，将先前描述热扩散器或散热片315(图47B和图47C中未示)安装到高速缓冲存储器芯片321的硅衬底1上。
接下来，参看图47C，可切割半导体晶片10c以单切出包含高速缓冲存储器芯片311和321、芯片313和热扩散器或散热片315的多个处理器单元303，且芯片313与321通过微凸块317a而彼此连接，且芯片311与313通过微凸块317而彼此连接。接下来，参看图37A或图38A，可通过将高速缓冲存储器芯片311的金属凸块或支柱27与衬底301或BGA衬底302的多个接触点结合来将图47C中所示的处理器单元303与衬底301或BGA衬底302接合，且接着将先前描述的不具有填料的底填料107c(例如，聚合物)填充于高速缓冲存储器芯片311与衬底301或BGA衬底302之间的间隙中，且封闭金属凸块或支柱27。
因此，高速缓冲存储器芯片311的在图47C中展示的芯片外缓冲器42a和芯片外ESD电路43a可通过高速缓冲存储器芯片311的在图47C中展示的互连结构88中的左边互连结构且通过高速缓冲存储器芯片311的也在图47C中展示的金属凸块或支柱27中的左边金属凸块或支柱而连接到衬底301或BGA衬底302的信号互连，例如信号总线、信号迹线、信号线或信号垫。高速缓冲存储器芯片311的在图47C中展示的芯片外缓冲器42b和芯片外ESD电路43b可通过高速缓冲存储器芯片311的在图47C中展示的互连结构88中的右边互连结构且通过高速缓冲存储器芯片311的也在图47C中展示的金属凸块或支柱27中的右边金属凸块或支柱而连接到衬底301或BGA衬底302的另一个信号互连，例如信号总线、信号迹线、信号线或信号垫。
高速缓冲存储器芯片311的也在图47C中展示的金属凸块或支柱27中的中间两个金属凸块或支柱可连接到衬底301或BGA衬底302的电力互连(例如，电力平面、电力总线、电力迹线或电力线)，且高速缓冲存储器芯片311的在图47C中展示的互连结构88中的中间互连结构可通过金属凸块或支柱27中的中间两个金属凸块或支柱而连接到衬底301或BGA衬底302的电力互连。
或者，高速缓冲存储器芯片311的也在图47C中展示的金属凸块或支柱27中的中间两个金属凸块或支柱可连接到衬底301或BGA衬底302的接地互连(例如，接地平面、接地总线、接地迹线或接地线)，且高速缓冲存储器芯片311的在图47C中展示的互连结构88中的中间互连结构可通过金属凸块或支柱27中的中间两个金属凸块或支柱而连接到衬底301或BGA衬底302的接地互连。
图37B或图38B所示的处理器单元303可使用图47D到图47F中所说明的工艺来形成。图47D到图47F为展示用于将芯片313与完工后被切割成多个高速缓冲存储器芯片311的半导体晶片10c接合的工艺的横截面图。参看图47D，通过使用回流或加热工艺将芯片313的微凸块317d的焊料层34z与半导体晶片10c的微凸块317f的焊料层34t结合，来将图42O中所示的芯片313与图46L中所示的半导体晶片10c接合。在回流或加热工艺期间，使焊料层34z和焊料层34t熔化到在金属层34y与34s之间的焊料层35a中，焊料层35a包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金且厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间。因此，由粘附/势垒层32s和32y、种子层32t和32z、金属层34s和34y以及焊料层35a提供的先前描述微凸块317可形成于半导体晶片10c的金属垫600b与芯片313的金属垫600c之间。微凸块317中的每一者的厚度大于5微米，例如在5微米与100微米之间且优选在10微米与60微米之间。微凸块317与金属垫600b和600c接触，且金属垫600b可通过微凸块317而连接到金属垫600c。邻近的两个微凸块317之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。
接下来，参看图47E，先前描述的不具有填料的底填料107d(例如，聚合物)填充于半导体晶片10c与芯片313之间的间隙中，且封闭微凸块317，且接着通过使用先前描述的胶材料膜319将热扩散器或散热片315粘附到芯片313的硅衬底1，来将先前描述的热扩散器或散热片315安装到芯片313的硅衬底1上。
接下来，参看图47F，可切割半导体晶片10c以单切出包含高速缓冲存储器芯片311、芯片313和热扩散器或散热片315的多个处理器单元303，且芯片311与313通过微凸块317而彼此连接。接下来，参看图37B或图38B，可通过将高速缓冲存储器芯片311的金属凸块或支柱27与衬底301或BGA衬底302的多个接触点结合来将图47F中所示的处理器单元303与衬底301或BGA衬底302接合，且接着将先前描述的不具有填料的底填料107c(例如，聚合物)填充于高速缓冲存储器芯片311与衬底301或BGA衬底302之间的间隙中，且封闭金属凸块或支柱27。
因此，高速缓冲存储器芯片311的在图47F中展示的芯片外缓冲器42a和芯片外ESD电路43a可通过高速缓冲存储器芯片311的在图47F中展示的互连结构88中的左边互连结构且通过高速缓冲存储器芯片311的也在图47F中展示的金属凸块或支柱27中的左边金属凸块或支柱而连接到衬底301或BGA衬底302的信号互连，例如信号总线、信号迹线、信号线或信号垫。高速缓冲存储器芯片311的在图47F中展示的芯片外缓冲器42b和芯片外ESD电路43b可通过高速缓冲存储器芯片311的在图47F中展示的互连结构88中的右边互连结构且通过高速缓冲存储器芯片311的也在图47F中展示的金属凸块或支柱27中的右边金属凸块或支柱而连接到衬底301或BGA衬底302的另一个信号互连，例如信号总线、信号迹线、信号线或信号垫。
高速缓冲存储器芯片311的也在图47F中展示的金属凸块或支柱27中的中间两个金属凸块或支柱可连接到衬底301或BGA衬底302的电力互连(例如，电力平面、电力总线、电力迹线或电力线)，且高速缓冲存储器芯片311的在图47F中展示的互连结构88中的中间互连结构可通过金属凸块或支柱27中的中间两个金属凸块或支柱而连接到衬底301或BGA衬底302的电力互连。
或者，高速缓冲存储器芯片311的也在图47F中展示的金属凸块或支柱27中的中间两个金属凸块或支柱可连接到衬底301或BGA衬底302的接地互连(例如，接地平面、接地总线、接地迹线或接地线)，且高速缓冲存储器芯片311的在图47F中展示的互连结构88中的中间互连结构可通过金属凸块或支柱27中的中间两个金属凸块或支柱而连接到衬底301或BGA衬底302的接地互连。
图47G到图47I为展示用于将芯片313与完工后被切割成图37C或图38C中所示的多个高速缓冲存储器芯片311的半导体晶片10c接合的工艺的横截面图。
图37C或图38C中所示的处理器单元303可使用图47G到图47I中所说明的工艺来形成。图47G到图47I为展示用于将芯片313与完工后被切割成多个高速缓冲存储器芯片311的半导体晶片10c接合的工艺的横截面图。参看图47G，通过使用回流或加热工艺将芯片313的微凸块317d的焊料层34z与半导体晶片10c的微凸块317f的焊料层34t结合，来将图42O中所示的芯片313与图46N中所示的半导体晶片10c接合。在回流或加热工艺期间，使焊料层34z和焊料层34t熔化到在金属层34y与34s之间的焊料层35a中，焊料层35a包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金且厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间。因此，由粘附/势垒层32s和32y、种子层32t和32z、金属层34s和34y以及焊料层35a提供的先前描述微凸块317可形成于半导体晶片10c的金属垫600b与芯片313的金属垫600c之间。微凸块317中的每一者的厚度大于5微米，例如在5微米与100微米之间且优选在10微米与60微米之间。微凸块317与金属垫600b和600c接触，且金属垫600b可通过微凸块317而连接到金属垫600c。邻近的两个微凸块317之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。
接下来，参看图47H，先前描述的不具有填料的底填料107d(例如，聚合物)填充于半导体晶片10c与芯片313之间的间隙中，且封闭微凸块317，且接着通过使用先前描述的胶材料膜319将热扩散器或散热片315粘附到芯片313的硅衬底1，来将先前描述的热扩散器或散热片315安装到芯片313的硅衬底1上。
接下来，参看图47I，可切割半导体晶片10c以单切出包含高速缓冲存储器芯片311、芯片313和热扩散器或散热片315的多个处理器单元303，且芯片311与313通过微凸块317而彼此连接。
参看图37C或图38C，在图47I中所说明的步骤之后，可通过使用先前描述的胶材料319a将高速缓冲存储器芯片311的硅衬底1粘附到衬底301或BGA衬底302的顶面，来将图47I中所示的处理器单元303安装到衬底301或BGA衬底302上。接下来，可通过使用线接合工艺，将先前描述的线119c(例如，金线或铜线)与高速缓冲存储器芯片311的测试金属垫600t和600s接合且与衬底301或BGA衬底302的多个接触点接合。高速缓冲存储器芯片311的测试金属垫600t和600s可通过经线接合的线119c而连接到衬底301或BGA衬底302的顶面的接触点。接下来，在衬底301或BGA衬底302上形成先前描述的模塑料323，从而囊封经线接合的线119c以及芯片311和313，且热扩散器或散热片315的表面315a由模塑料323裸露且与模塑料323的顶面323a实质上共面。
因此，高速缓冲存储器芯片311的在图47I中展示的芯片外缓冲器42a和芯片外ESD电路43a可通过经线接合的线119c中的一者而连接到衬底301或BGA衬底302的信号互连，例如信号总线、信号迹线、信号线或信号垫。高速缓冲存储器芯片311的在图47I中展示的芯片外缓冲器42b和芯片外ESD电路43b可通过经线接合的线119c中的另一者而连接到衬底301或BGA衬底302的另一个信号互连，例如信号总线、信号迹线、信号线或信号垫。
图37D或图38D所示的处理器单元303可使用图47J到图47L中所说明的工艺来形成。图47J到图47L为展示用于接合芯片313的工艺的横截面图，其中将芯片313与高速缓冲存储器芯片321接合、与完工后被切割成多个高速缓冲存储器芯片311的半导体晶片10c接合。参看图47J，通过使用回流或加热工艺将芯片313的微凸块317d的焊料层34z与半导体晶片10c的微凸块317f的焊料层34t结合，来将图44C中所示的堆叠单元的芯片313与图46N中所示的半导体晶片10c接合。在回流或加热工艺期间，使焊料层34z和焊料层34t熔化到在金属层34y与34s之间的焊料层35a中，焊料层35a包含铋、铟、锑、锡、锡铅合金、锡银合金或锡银铜合金且厚度大于1微米，例如在1微米与30微米之间且优选在5微米与25微米之间。因此，由粘附/势垒层32s和32y、种子层32t和32z、金属层34s和34y以及焊料层35a提供的先前描述微凸块317可形成于半导体晶片10c的金属垫600b与芯片313的金属垫600c之间。微凸块317中的每一者的厚度大于5微米，例如在5微米与100微米之间且优选在10微米与60微米之间。微凸块317与金属垫600b和600c接触，且金属垫600b可通过微凸块317而连接到金属垫600c。邻近的两个微凸块317之间的间距可小于60微米，且优选小于40微米，例如在5微米与40微米之间，且优选在10微米与30微米之间。
接下来，参看图47K，先前描述的不具有填料的底填料107d(例如，聚合物)填充于半导体晶片10c与芯片313之间的间隙中，且封闭微凸块317，且接着通过使用先前描述的胶材料膜319(图47K和图47L中未示)将热扩散器或散热片315粘附到高速缓冲存储器芯片321的硅衬底1，来将先前描述的热扩散器或散热片315(图47K和图47L中未示)安装到高速缓冲存储器芯片321的硅衬底1上。
接下来，参看图47L，可切割半导体晶片10c以单切出包含高速缓冲存储器芯片311和321、芯片313和热扩散器或散热片315的多个处理器单元303，且芯片313与321通过微凸块317a而彼此连接，且芯片311与313通过微凸块317而彼此连接。
参看图37D或图38D，在图47L中所说明的步骤之后，可通过使用先前描述的胶材料319a将高速缓冲存储器芯片311的硅衬底1粘附到衬底301或BGA衬底302的顶面，来将图47L中所示的处理器单元303安装到衬底301或BGA衬底302上。接下来，可通过使用线接合工艺，将先前描述的线119c(例如，金线或铜线)与高速缓冲存储器芯片311的测试金属垫600t和600s接合且与衬底301或BGA衬底302的多个接触点接合。高速缓冲存储器芯片311的测试金属垫600t和600s可通过经线接合的线119c而连接到衬底301或BGA衬底302的顶面的接触点。接下来，在衬底301或BGA衬底302上形成先前描述的模塑料323，从而囊封经线接合的线119c以及芯片311、313和321，且热扩散器或散热片315的表面315a由模塑料323裸露且与模塑料323的顶面323a实质上共面。
因此，高速缓冲存储器芯片311的在图47L中展示的芯片外缓冲器42a和芯片外ESD电路43a可通过经线接合的线119c中的一者而连接到衬底301或BGA衬底302的信号互连，例如信号总线、信号迹线、信号线或信号垫。高速缓冲存储器芯片311的在图47L中展示的芯片外缓冲器42b和芯片外ESD电路43b可通过经线接合的线119c中的另一者而连接到衬底301或BGA衬底302的另一个信号互连，例如信号总线、信号迹线、信号线或信号垫。
或者，堆叠式DRAM BGA封装139可由图48A中所示的另一个堆叠式DRAM封装1390来替换。堆叠式DRAM封装1390包含：球栅格阵列(BGA)衬底1391；在BGA衬底1391的顶面之上的堆叠式DRAM芯片1392；在堆叠式DRAM1392上的控制芯片1996，且控制芯片1996可用以确定要激活哪个DRAM芯片1392以从其读取数据或将数据写入其中；在BGA衬底1391的底面上的多个焊料球1393，含有铋、铟、锡铅合金、锡银合金或锡银铜合金；多个经线接合的线1394，例如金线、铜线或铝线，将DRAM芯片1392中的一者连接到DRAM芯片1392中另一者或连接到BGA衬底1391；以及模塑料1395，例如聚合物或基于环氧树脂的材料，在BGA衬底1391的顶面上且在DRAM芯片1392上，囊封经线接合的线1394和DRAM芯片1392。堆叠式DRAM封装1390可设置于图37A、图37B、图37C和图37D中所示的衬底301上或设置于图38A、图38B、图38C和图38D中所示的BGA衬底302上，也就是，支架球1393各自具有与BGA衬底1391的底面接合的顶端和与图37A、图37B、图37C和图37D中所示的衬底301的顶面接合或与图38A、图38B、图38C和图38D中所示的BGA衬底302的顶面接合的底端，且因此BGA衬底1391可通过焊料球1393而连接到图37A、图37B、图37C和图37D中所示的衬底301，或通过焊料球1393而连接到图38A、图38B、图38C和图38D中所示的BGA衬底302。BGA衬底1391可含有基于环氧树脂的聚合物，例如BT环氧树脂。
图48C和图48D展示组合或并入到图48A中所示的堆叠式DRAM BGA封装1390中的各种类型的DRAM芯片1392沿着图48B的切割线F-F′的横截面图，且再分配电路层1411主要由溅镀铝制成。图48E和图48F展示组合于图48A中所示的堆叠式DRAMBGA封装1390中的各种类型的DRAM芯片1392沿着图48B的切割线F-F′的横截面图，且再分配电路层1411主要由电镀铜或金制成。图48G展示根据另一个实施例的组合于图48A中所示的堆叠式DRAM BGA封装1390中的DRAM芯片1392的俯视图。图48H和图48I展示组合于图48A中所示的堆叠式DRAM BGA封装1390中的各种类型的DRAM芯片1392沿着图48G的切割线G-G′的横截面图，且再分配电路层1411主要由溅镀铝制成。图48J和图48K展示组合于图48A中所示的堆叠式DRAM BGA封装1390中的各种类型的DRAM芯片1392沿着图48G的切割线G-G′的横截面图，且再分配电路层1411主要由电镀铜或金制成。参看展示DRAM芯片1392的横截面图的图48C到图48F和图48H到图48K，DRAM芯片1392中的每一者可含有：硅半导体衬底1；多个芯片外驱动器或接收器42，其各自由多个MOS器件1397构成，所述多个MOS器件1397各自具有在硅半导体衬底1中的扩散部分(例如，MOS装置的源极201和漏极202)以及在硅半导体衬底1上的厚度在0.002微米与0.2微米之间的栅极203(例如，金属栅极或聚乙烯栅极)；八个存储器组1404，其各自包含多个存储器单元和连接到存储器单元的读出放大器；在硅半导体衬底1之上的多个金属层6，且金属层6中的任一者对于一个金属层来说可为厚度在0.01微米与3微米之间的溅镀铝或对于一个金属层来说可为厚度在0.01微米与3微米之间的由电镀铜形成的镶嵌铜，且钛、氮化钛、钽或氮化钽层在电镀铜的底部和侧壁上；在金属层6之间的多个电介质层或绝缘层30，且电介质层或绝缘层30中的每一者对于由溅镀铝制成的金属层6来说可为厚度在0.01微米与3微米之间的氧化硅，或对于由镶嵌铜制成的金属层6来说可为含有两个层的复合物，一个层是在下伏镶嵌铜上的任选地含有碳且厚度在0.005微米与0.1微米之间的薄氮化硅或氧氮化硅层，且另一个层是在薄氮化硅或氧氮化硅层上的任选地含有碳且厚度在0.05微米与3微米之间的氧化硅层；以及在金属层6和电介质层或绝缘层30之上的钝化层5，且钝化层5可为在上面金属层6的镶嵌铜上的厚度在0.3微米与2微米之间的氮化硅或氧氮化硅层，或可为含有在上面金属层6的溅镀铝上的厚度在0.3微米与2微米之间的氧化硅层和在氧化硅层上的厚度在0.3微米与2微米之间的氮化硅或氧氮化硅层的复合物。钝化层5中的开口1407在上面金属层6的多个接触点1408上，且接触点1408在开口1407的底部处。在接触点1408连接到芯片外驱动器42的情况下，接触点1408连接到芯片外驱动器42的MOS装置1397的漏极；在接触点1408连接到芯片外接收器42的情况下，接触点1408连接到芯片外接收器42的MOS装置1397的栅极。除了上文的描述之外，由与指示其它实施例中的元件的元件符号相同的元件符号指示的元件可认为是其它实施例中的元件。
参看图48C、图48D、图48H和图48I，DRAM芯片1392中的每一者进一步含有：在钝化层5上的再分配电路层1411，且再分配电路层1411含有厚度在0.002微米与0.05微米之间的粘附层1401(例如，钛、钛钨合金、氮化钛、钽或氮化钽)和在粘附层1401上的厚度在0.7微米与5微米之间的溅镀铝层1402；和在再分配电路层1411上且在钝化层5上的另一个钝化层1400，且钝化层1400可为含有在再分配电路层1411的溅镀铝层1402上且在钝化层5上的厚度在0.3微米与2微米之间的氧化硅层和在氧化硅层上的厚度在0.3微米与2微米之间的氮化硅或氧氮化硅层的复合物。钝化层1400中的多个开口1431在再分配电路层1411的针对线接合而配置的接触点1418之上，且接触点1418在开口1431的底部处。
或者，参看图48E、图48F、图48J和图48K，DRAM芯片1392中的每一者含有在钝化层5上的厚度在2微米与30微米之间的聚合物层1409(例如，聚酰亚胺或苯并环丁烷(BCB))，且聚合物层1409中的开口1410在上面金属层6的接触点1408之上。再分配电路层1411可形成于聚合物层1409上。在此种情况下，再分配电路层1411含有厚度在0.002微米与0.05微米之间的粘附层1412(例如，钛、钛钨合金或氮化钛)、在粘附层1412上的厚度在0.002微米与0.1微米之间的铜或金种子层1413，以及在铜或金种子层1413上的电镀铜或金层1405。如果层1405为电镀铜，那么通过合适工艺(例如，通过电镀或无电电镀工艺)形成的任选镍层1414可设置于电镀铜层1405上，且通过合适的工艺(例如，通过电镀或无电电镀工艺)形成的任选金层1415可设置于镍层1414上。任选地，DRAM芯片1392中的每一者可含有在再分配电路层1411上且在聚合物层1409上的厚度在2微米与30微米之间的另一种聚合物1416(例如，聚酰亚胺或苯并环丁烷(BCB))，且聚合物层1416中的开口1417在再分配电路层1411的针对线接合而配置的接触点1418之上，且接触点1418在开口1417的底部处。或者，可省略聚合物层1409。再分配电路层1411可直接设置于钝化层5上，且钝化层5与再分配电路层1411之间不存在聚合物层。或者，可省略聚合物层1416，且再分配电路层1411上不存在聚合物层。
图48B和图48G展示根据两个实施例的DRAM芯片1392的俯视透视图。参看图48G，接触点1408布置于DRAM芯片1392的与DRAM芯片的两条相对边1392a和1392b平行的中心线1403中。或者，参看图48B，接触点1408布置于相对于DRAM芯片1392的中心线1403分别偏左和偏右且与DRAM芯片的两条相对边1392a和1392b平行的两条中心线1421和1422中。图48B和图48G中所展示的由虚线封闭的区1419指示硅半导体衬底1的顶面的区，在该区中设置芯片外驱动器或接收器42，也就是，芯片外驱动器或接收器42可处在比接触点1408的水平面低的水平面处，且芯片外驱动器或接收器42中的每一者连接到接触点1408中的一者且经定位而接近于接触点1408中的一者，如图48C到图48F和图48H到图48K中所示。在一种情况下，无芯片外驱动器或接收器在接触点1408正下方，如图48C、图48E、图48H和图48J中所示。举例来说，图48C和图48E中所示的芯片外驱动器或接收器42处在比连接到芯片外驱动器或接收器42的接触点1408的水平面低的水平面处，且相对于接触点1408的中心的水平偏移p的范围在30微米到250微米中，其中图48B中所示的接触点1408布置在相对于DRAM芯片1392的中心线1403分别偏左和偏右的两条中心线1421和1422中。此外，当图48G中所示的接触点1408布置在DRAM芯片1392的与DRAM芯片的两条相对边1392a和1392b平行的中心线1403中，处在比连接到芯片外驱动器或接收器42的接触点1408的水平面低的水平面处的芯片外驱动器或接收器42相对于接触点1408的中心的水平偏移p的范围在30微米到250微米中，如图48H和图48J中所示。
在另一种情况下，芯片外驱动器或接收器42可在接触点1408正下方。如图48D和图48F中所示，接触点1408可在芯片外驱动器或接收器42正上方且连接到芯片外驱动器或接收器42，其中图48B中所示的接触点1408布置在相对于DRAM芯片1392的中心线1403分别偏左和偏右的两条中心线1421和1422中，且钝化层5中的开口1407的宽度或直径D可尽可能地小，且(例如)可在0.2微米与20微米之间且优选在0.5微米与5微米之间。此外，当图48G中所示的接触点1408布置在DRAM芯片1392的与DRAM芯片的两条相对边1392a和1392b平行的中心线1403中时，图48I和图48K中所示的接触点1408可在芯片外驱动器或接收器42正上方且连接到芯片外驱动器或接收器42，且钝化层5中的开口1407的宽度或直径D可尽可能地小，且(例如)可在0.2微米与20微米之间且优选在0.5微米与5微米之间。
参看图48B和图48G，DRAM芯片1392的左边缘或右边缘与中心线1403之间的距离的范围可在150微米到500微米中。八个存储器组1404中的四个在区1419的左边，且八个存储器组1404中的其它四个在区1419的右边。参看图48G，可用多个再分配迹线1411a来图案化再分配电路层1411，多个再分配迹线1411a中的每一者将接触点1408中的一者连接到在接近于边1392a处布置成一行的针对线接合而配置的接触点1418中的一者。或者，参看图48B，可用多个再分配迹线1411a来图案化再分配电路层1411，多个再分配迹线1411a中的每一者将接触点1408中的一者连接到在接近于边1392a处布置成两行的针对线接合而配置的接触点1418中的一者。
可堆叠图48B到图48K中所说明的多个先前描述DRAM芯片1392。举例来说，如下文所描述，可堆叠四个、八个、十六个或三十二个DRAM芯片1392。
参看图48A，可通过使用厚度在1微米与50微米之间的胶材料(例如，聚合物或基于环氧树脂的材料)膜1420将最下DRAM芯片1392的硅半导体衬底1粘附到BGA衬底1391的顶面，将最下DRAM芯片1392安装到BGA衬底1391上。可通过使用另一个胶材料膜1420将上DRAM芯片1392的硅衬底1粘附到下芯片1392的顶面，将上DRAM芯片1392安装到下DRAM芯片1392上。可通过使用另一个胶材料膜1420将控制芯片1996粘附到最上DRAM芯片1392的顶面，将控制芯片1996安装到最上DRAM芯片1392上。上DRAM芯片1392的右边部分悬于下DRAM芯片1392之上，且下DRAM芯片1392的左边部分不在上DRAM芯片1392正下方。上DRAM芯片1392的左侧壁从下DRAM芯片1392的左侧壁凹进。经线接合的线1394中每一者的一端可与上DRAM芯片1392的接触点1418或与控制芯片1996的接触点1433接合，且另一端与下DRAM芯片1392的接触点1418或与BGA衬底1391的金属垫1399接合。尤其，在经线接合的线1394为铜线的情况下，经线接合的线1394中每一者的一端可与上DRAM芯片1392的电镀铜层1405或与控制芯片1996的接触点1433的铜接合，且另一端可与下DRAM芯片1392的电镀铜层1405或与BGA衬底1391的金属垫1399的铜接合。在经线接合的线1394为金线的情况下，经线接合的线1394中每一者的一端可与上DRAM芯片1392的溅镀铝层1402、电镀金层1405或金层1415或与控制芯片1996的接触点1433的金或铝接合，且另一端可与下DRAM芯片1392的溅镀铝层1402、电镀金层1405或金层1415或与BGA衬底1391的金属垫1399的金接合。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的先前描述模块137在衬底301或BGA衬底302上可仅包含一个处理器单元303。或者，模块137在衬底301或BGA衬底302上可包含多个处理器单元303，且组合处理器单元303中任一者和设计处理器单元303中任一者的电路的方法可认为是图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的组合处理器单元303的方法和图39A、图39H、图39I或图39J中所示的设计处理器单元303的电路的方法中的任一者。
举例来说，模块137在衬底301或BGA衬底302上可包含三个处理器单元303。处理器单元303中的一者中的芯片313可为由x86架构设计或由非x86架构设计的中央处理单元(CPU)芯片，处理器单元303中的另一者中的芯片313可为图形处理单元(GPU)芯片，且处理器单元303中的再一者中的芯片313为基带芯片。
或者，模块137在衬底301或BGA衬底302上可包含两个处理器单元303。处理器单元303中的一者中的芯片313可为包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构设计或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)，且处理器单元303中的另一者中的芯片313可为基带芯片。
或者，模块137在衬底301或BGA衬底302上可包含两个处理器单元303。处理器单元303中的一者中的芯片313可为包含基带电路块、无线局域网(WLAN)电路块和由x86架构设计或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)，且处理器单元303中的另一者中的芯片313可为图形处理单元(GPU)芯片。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的先前描述模块137、图36A中所示的先前描述芯片封装模块118、图36B中所示的先前描述芯片封装模块118a、图36C中所示的先前描述芯片封装模块118b、图36D中所示的先前描述芯片封装模块118c、图29A到图29T中所示的先前描述半导体芯片、从先前描述半导体晶片10切割出的先前描述半导体芯片，和包含从先前描述半导体晶片10切割出的先前描述半导体芯片的先前描述芯片封装可用于电话、无绳电话、移动式电话、智能电话、上网本型计算机、笔记本型计算机、数码相机、数码摄影机、数码像框、个人数字助理(PDA)、口袋型个人计算机、便携式个人计算机、电子书、数字书、台式计算机、平板计算机、汽车电子产品、移动互联网装置(MID)、移动电视、投影仪、移动投影仪、微微投影仪、智能投影仪、3D视频播放器、3D电视(3D TV)、3D视频游戏播放器、移动计算机装置、为组合并提供计算机和电话的功能的装置或系统的移动计算机电话(也称作移动电话计算机或移动个人计算机电话)，或(例如)用于云计算的高性能和/或低功率计算机或服务器。
当图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的模块137是用于移动计算机电话时，由经线接合的堆叠式存储器BGA封装138提供的大容量存储器的存储器大小大于4千兆字节，例如在4千兆字节与1万亿字节之间，且由堆叠式DRAM BGA封装139提供的主存储器的存储器大小大于100兆字节，例如在100兆字节与256千兆字节之间，且优选在256兆字节与64千兆字节之间。
当图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的模块137是用于高性能和/或低功率的计算机或服务器、3D视频显示器(例如，3D电视(3DTV))或3D视频游戏播放器，且高性能和/或低功率计算机或服务器(例如)可用于云计算时，由经线接合的堆叠式存储器BGA封装138提供的大容量存储器的存储器大小大于4千兆字节，例如在4千兆字节与128万亿字节之间，且优选在64千兆字节与1万亿字节之间，且由堆叠式DRAM BGA封装139提供的主存储器的存储器大小大于256兆字节，例如在256兆字节与1万亿字节之间，且优选在1千兆字节与256千兆字节之间。
当图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的模块137是用于移动计算机电话时，高速缓冲存储器芯片311可为动态随机存取存储器(DRAM)芯片、同步动态随机存取存储器(SDRAM)芯片或静态随机存取存储器(SRAM)芯片，且高速缓冲存储器芯片311的存储器大小在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间。
当图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的模块137是用于高性能和/或低功率的计算机或服务器、3D视频显示器或3D视频游戏播放器时，高速缓冲存储器芯片311可为动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片或同步动态随机存取存储器(SDRAM)芯片，且高速缓冲存储器芯片311的存储器大小在10兆字节与32千兆字节之间，且优选在100兆字节与4千兆字节之间。
图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中所示的模块137(例如)可提供用于高性能视频显示器，尤其用于3D视频显示器，且可连接到原位(内建式)视频显示器或原位(内建式)3D视频显示器，或可连接到外部3D视频显示器，例如3D TV或3D视频游戏播放器。
或者，在图37A、图37B、图37C、图37D、图38A、图38B、图38C或38D中，芯片313可为存储器芯片，例如同步动态随机存取存储器(SDRAM)芯片、静态随机存取存储器(SRAM)芯片或动态随机存取存储器(DRAM)芯片，而芯片311可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构设计的中央处理单元(CPU)芯片，例如ARM、强ARM或MIP；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；全球定位系统(GPS)芯片；蓝牙芯片；包含图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何基带电路块的芯片上系统(SOC)；包含基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包含基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块但不包含任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包含基带电路块和无线局域网(WLAN)电路块但不包含任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块和无线局域网(WLAN)电路块但不包含任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；包含图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块的芯片上系统(SOC)，或包含中央处理单元(CPU)电路块、蓝牙电路块、全球定位系统(GPS)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、和/或无线局域网(WLAN)电路块的芯片。请注意，此架构还可设计有图39A、图39H、图39I或图39J中所说明的电路。
因此，本发明的方面和实施例可提供优于先前技术的益处和优点。
已论述的组件、步骤、特征、益处和优点仅为说明性的。其中无一者或与其相关的论述意在以任何方式限制保护范围。也涵盖众多其它实施例。这些实施例包含具有较少、额外和/或不同的组件、步骤、特征、益处和优点的实施例。这些实施例还包含组件和/或步骤以不同方式布置和/或排序的实施例。
在阅读本发明的过程中，所属领域的技术人员将了解，本发明的实施例可由计算机硬件、软件、固件或此类组件的任何组合且在一个或一个以上网络上实施或促进。合适的软件可包含用于执行设计根据本发明的芯片结构和/或控制其制造的方法和技术(和其部分)的计算机可读或机器可读指令。可利用任何合适的软件语言(机器相关或机器无关)。此外，本发明的实施例可包含于例如在无线RF或IR通信链路上传输或从互联网下载的各种信号中或由各种信号携载。
除非另外叙述，否则本说明书中(包含在所附权利要求书中)所陈述的所有测量值、值、额定值、位置、量值、大小和其它规格为近似值或标称值，且未必为精确的，其意在具有与其所相关功能和与其所属技术领域中所惯用的值一致的合理范围。
本发明中已引用的所有文章、专利、专利申请案和其它公开案以引用方式借此并入本文中。
已叙述或已说明之任何事物都不意在或应被解释为造成任何组件、步骤、特征、目标、益处、优点或等效物贡献给公众，不管其是否在权利要求书中叙述。
保护范围仅由权利要求书限制。彼范围意在且应被解释成与在权利要求书中使用之语言在根据本说明书和接下来之审查历史来解释时的一般意义一致一样广泛，且涵盖所有结构和功能等效物。
权利要求书(按照条约第19条的修改)
1.一种芯片封装，其包括：
第一芯片；
垂直位于所述第一芯片上的第二芯片，其中所述第二芯片包括硅衬底和穿过所述硅衬底的穿硅通孔中的金属互连件；
所述第一与第二芯片之间的第一金属凸块，其中所述第二芯片的缓冲器通过所述第一金属凸块连接到所述第一芯片的缓冲器，其中从所述第二芯片的所述缓冲器所见的输出电容小于2pF；以及
所述第一与第二芯片之间的第二金属凸块，其中所述金属互连件通过所述第二金属凸块连接到所述第一芯片。
2.根据权利要求1所述的芯片封装，其进一步包括所述第一与第二芯片之间的底填料，其中所述底填料封闭所述第一和第二金属凸块。
3.根据权利要求1所述的芯片封装，其进一步包括垂直位于所述第二芯片上的第三芯片，以及所述第二与第三芯片之间的第三金属凸块，其中所述第三芯片通过所述第三金属凸块连接到所述金属互连件。
4.根据权利要求3所述的芯片封装，其进一步包括所述第二与第三芯片之间的底填料，其中所述底填料封闭所述第三金属凸块。
5.根据权利要求3所述的芯片封装，其中所述第三金属凸块包括第一镍层、第二镍层以及所述第一与第二镍层之间的含锡层。
6.根据权利要求5所述的芯片封装，其中所述第一镍层具有2与20微米之间的厚度。
7.根据权利要求5所述的芯片封装，其中所述第一镍层具有2与20微米之间的厚度，且所述第二镍层具有2与20微米之间的厚度。
8.根据权利要求1所述的芯片封装，其中所述第二芯片的所述缓冲器包括驱动器，且所述第一芯片的所述缓冲器包括接收器。
9.根据权利要求1所述的芯片封装，其中所述第二芯片的所述缓冲器包括三态缓冲器，且所述第一芯片的所述缓冲器包括另一三态缓冲器。
10.根据权利要求1所述的芯片封装，其中所述金属互连件包括所述穿硅通孔中的铜层。
11.根据权利要求10所述的芯片封装，其中所述金属互连件进一步包括所述穿硅通孔中、所述穿硅通孔的侧壁处以及所述铜层与所述硅衬底之间的含钛层。
12.根据权利要求1所述的芯片封装，其中所述第二芯片包括所述硅衬底下的金属层，其中所述穿硅通孔在所述金属层的接触点上，且所述接触点在所述穿硅通孔的底部处，其中所述金属互连件进一步在所述接触点上和所述硅衬底上。
13.根据权利要求1所述的芯片封装，其中所述第一金属凸块包括所述第一与第二芯片之间的含锡层。
14.根据权利要求13所述的芯片封装，其中所述第一金属凸块进一步包括所述含锡层与所述第二芯片之间的具有2与20微米之间的厚度的铜层。
15.根据权利要求13所述的芯片封装，其中所述第一金属凸块进一步包括所述含锡层与所述第二芯片之间的具有2与20微米之间的厚度的镍层。
16.根据权利要求13所述的芯片封装，其中所述第一金属凸块进一步包括所述含锡层与所述第一芯片之间的具有2与20微米之间的厚度的铜层。
17.根据权利要求13所述的芯片封装，其中所述第一金属凸块进一步包括所述含锡层与所述第一芯片之间的具有2与20微米之间的厚度的镍层。
18.根据权利要求1所述的芯片封装，其中所述第一芯片进一步包括连接到所述第一芯片的所述缓冲器和所述第一金属凸块的ESD电路，其中所述ESD电路具有小于2pF的电容。
19.根据权利要求1所述的芯片封装，其中所述第二芯片进一步包括连接到所述第二芯片的所述缓冲器和所述第一金属凸块的ESD电路，其中所述ESD电路具有小于2pF的电容。
20.根据权利要求1所述的芯片封装，其进一步包括接合于所述第一芯片上的经线接合的线。

Claims (20)

1.一种模块，其包括：
衬底；
所述衬底上的处理器单元，其中所述处理器单元包括所述衬底上的第一高速缓冲存储器芯片和所述第一高速缓冲存储器芯片上的处理器芯片，其中所述第一高速缓冲存储器芯片通过所述第一高速缓冲存储器芯片与所述处理器芯片之间的多个微凸块连接到所述处理器芯片，其中所述多个微凸块中的相邻两者之间的间距小于60微米；
所述衬底上的大容量存储装置，其中所述大容量存储装置包括所述衬底上的第一存储器芯片和所述第一存储器芯片上的第二存储器芯片，其中所述第一存储器芯片通过至少一个第一经线接合的线连接到所述第二存储器芯片；
所述衬底上的主存储器，其中所述主存储器包括所述衬底上的第一动态随机存取存储器芯片和所述第一动态随机存取存储器芯片上的第二动态随机存取存储器芯片；以及
连接到所述衬底的连接器。
2.根据权利要求1所述的模块，其中所述模块实施于计算机、移动电话、移动计算机电话、相机、电子书、数字相框、汽车电子产品、3D视频显示器、3D电视机、3D视频游戏机、投影仪或用于云计算的服务器中。
3.根据权利要求1所述的模块，其中所述处理器芯片包括通过x86架构或通过非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块或无线局域网(WLAN)电路块。
4.根据权利要求1所述的模块，其中所述处理器芯片包括通过x86架构或通过非x86架构设计的中央处理单元(CPU)芯片。
5.根据权利要求1所述的模块，其中所述处理器芯片包括芯片上系统(SOC)，所述SOC包括基带电路块、无线局域网(WLAN)电路块和通过x86架构或通过非x86架构设计的中央处理单元(CPU)电路块，但不包括任何图形处理单元(GPU)电路块。
6.根据权利要求1所述的模块，其中所述第一高速缓冲存储器芯片包括动态随机存取存储器(DRAM)芯片、同步动态随机存取存储器(SDRAM)芯片或静态随机存取存储器(SRAM)芯片。
7.根据权利要求1所述的模块，其中所述第一高速缓冲存储器芯片具有10兆字节与32千兆字节之间的存储器大小。
8.根据权利要求1所述的模块，其中所述第一高速缓冲存储器芯片通过至少一个第二经线接合的线连接到所述衬底。
9.根据权利要求1所述的模块，其中所述第一高速缓冲存储器芯片包括硅衬底、所述硅衬底中的多个穿硅通孔、在所述硅衬底的背侧处且在所述多个穿硅通孔中的底部方案、所述硅衬底的顶部侧上的第一电介质层、所述第一电介质层上的第一金属层、所述第一金属层上的第二电介质层、所述第二电介质层上的第二金属层，以及所述硅衬底的所述顶部侧上、所述第一和第二电介质层上和所述第一和第二金属层上的钝化层，其中所述钝化层中的多个开口中的每一者在所述第二金属层的多个接触点中的相应一者上，且所述多个接触点在所述多个开口的底部处，其中所述多个微凸块通过所述多个开口连接到所述多个接触点，其中所述底部方案包括所述硅衬底与所述衬底之间的金属凸块，其中所述第一高速缓冲存储器芯片通过所述金属凸块连接到所述衬底。
10.根据权利要求1所述的模块，其中所述第一存储器芯片包括快闪存储器芯片或动态随机存取存储器(DRAM)芯片。
11.根据权利要求1所述的模块，其中所述处理器单元进一步包括所述处理器芯片上的第二高速缓冲存储器芯片，其中所述第二高速缓冲存储器芯片连接到所述处理器芯片。
12.根据权利要求1所述的模块，其中所述第二存储器芯片具有悬于所述第一存储器芯片之上的右部分，且所述第一存储器芯片具有不垂直位于所述第二存储器芯片下方的左部分，其中所述第二存储器芯片具有从所述第一存储器芯片的左侧壁凹进的左侧壁。
13.根据权利要求1所述的模块，其进一步包括所述衬底上的射频(RF)模块。
14.根据权利要求1所述的模块，其中所述第一动态随机存取存储器芯片包括第一硅衬底、所述第一硅衬底上的第一电介质层、所述第一电介质层上的第一金属层、所述第一金属层上的第二电介质层、所述第二电介质层上的第二金属层，以及所述第一硅衬底上、所述第一和第二电介质层上和所述第一和第二金属层上的第一钝化层，其中所述第一钝化层中的多个开口中的每一者在所述第二金属层的多个接触点中的相应一者上，且所述多个接触点在所述多个开口的底部处，其中所述第二动态随机存取存储器芯片包括第二硅衬底、所述第二硅衬底中的多个穿硅通孔、在所述第二硅衬底的背侧处且在所述多个穿硅通孔中的底部方案、所述第二硅衬底的顶部侧上的第三电介质层、所述第三电介质层上的第三金属层、所述第三金属层上的第四电介质层、所述第四电介质层上的第四金属层，以及所述第二硅衬底的所述顶部侧上、所述第三和第四电介质层上和所述第三和第四金属层上的第二钝化层，其中所述底部方案包括所述第二硅衬底与所述第一动态随机存取存储器芯片之间的金属凸块，其中所述金属凸块通过所述多个开口中的一者连接到所述多个接触点中的一者，其中所述第二动态随机存取存储器芯片通过所述金属凸块连接到所述第一动态随机存取存储器芯片。
15.根据权利要求1所述的模块，其中所述连接器用于连接到充电器、游戏机、显示器或电视机。
16.根据权利要求1所述的模块，其中所述连接器包括通用串行总线(USB)、高清晰度多媒体接口(HDMI)、显示端口(DisplayPort)、IEEE 1394或光连接器。
17.根据权利要求1所述的模块，其中所述第一高速缓冲存储器芯片包括第一金属垫、第二金属垫、具有连接到所述第一金属垫的第一节点的测试接口电路、连接到所述第一金属垫和所述测试接口电路的所述第一节点的第一芯片间缓冲器、具有连接到所述测试接口电路的第二节点的第一节点和连接到所述第二金属垫的第二节点的芯片外缓冲器，以及连接到所述芯片外缓冲器的所述第二节点和所述第二金属垫的芯片外静电放电(ESD)电路，其中所述多个微凸块中的一者在所述第一金属垫上，其中所述多个微凸块中的所述一者通过所述第一金属垫连接到所述第一芯片间缓冲器和所述测试接口电路的所述第一节点，其中所述第二金属垫未通过所述第一高速缓冲存储器芯片与所述处理器芯片之间的任何微凸块向上连接到所述处理器芯片。
18.根据权利要求17所述的模块，其中所述芯片外缓冲器包括第一NMOS晶体管，且所述第一芯片间缓冲器包括第二NMOS晶体管，其中所述第一NMOS晶体管的物理沟道宽度与物理沟道长度的比率比所述第二NMOS晶体管的物理沟道宽度与物理沟道长度的比率大3倍以上。
19.根据权利要求17所述的模块，其中所述处理器芯片包括第三金属垫和连接到所述第三金属垫的第二芯片间缓冲器，其中所述多个微凸块中的所述一者在所述第一与第三金属垫之间，其中所述多个微凸块中的所述一者通过所述第三金属垫连接到所述第二芯片间缓冲器，其中所述第一芯片间缓冲器依序通过所述第一金属垫、所述多个微凸块中的所述一者和所述第三金属垫连接到所述第二芯片间缓冲器。
20.根据权利要求19所述的模块，其中不存在连接到所述第一芯片间缓冲器与所述第二芯片间缓冲器之间的路径的静电放电(ESD)电路。
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