KR20210095442A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210095442A
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KR
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wiring board
via plug
layer
rear wiring
connector
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KR1020200009340A
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이상규
김진구
문경돈
서상훈
이정호
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삼성전자주식회사
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Abstract

반도체 패키지가 설명된다. 서로 평행하게 배치된 후면 배선 기판 및 전면 재배선층, 상기 후면 배선 기판과 상기 전면 재배선층 사이에 배치된 커넥터, 반도체 칩, 및 상기 커넥터와 상기 반도체 칩의 측면을 둘러싸는 몰딩재를 포함할 수 있다. 상기 후면 배선 기판은, 중앙의 코어 층, 상기 코어 층을 관통하는 후면 비아 플러그, 및 상기 후면 비아 플러그 상의 후면 배선층을 포함할 수 있다

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 하부 패키지의 후면(Back-side) 재배선층을 PCB 기판으로 대체함으로써, 상부 패키지와 하부 패키지 사이의 인터포저(Interposer)가 생략될 수 있고, 상부 패키지의 패키지 기판이 생략될 수 있고, 및 후면(Back-side) 재배선층의 레이어(Layer) 수를 늘릴 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 모바일폰 시장은 4G를 넘어 5G로 급격하게 전환되고 있으며, 사용되는 데이터양은 급격히 늘어나고, 사용자 편의성(UI) 또한 더욱 강화되고 있다. 이에 사용되는 애플리케이션 프로세스(AP)는 고집적화를 통해 고사양화 되고 있다. 고사양화로 인해 신호밀도(Signal Density)가 급격히 증가하고 있으며, 반도체 패키지의 구조에서도 시스템 안정성을 도모하기 위해, 2-레이어 이상의 다중 재배선층 구조가 요구되고 있다. 한편, 반도체 패키지의 두께는 점점 박형화되고 있으며, 특히 메모리를 상측에 적층하여 사용하는 모바일 AP에 사용되는 PoP 패키지의 경우, 전체 두께가 1.0mm 이하까지 요구되고 있다. 따라서, 2-레이어 이상의 다중 재배선층 구조를 포함하면서도 전체 두께를 박형화할 수 있는 반도체 패키지의 개발이 요구된다.
PoP(Package on Package) 구조의 반도체 패키지에서, 하부 패키지는, 상부 패키지와의 연결을 위한 후면(Back-side) 재배선층(Redistribution Layer, RDL) 및 외부 회로와의 연결을 위한 전면(Front-side) 재배선층을 가진다. 종래의 FOPLP(Fan-Out Panel Level Package)에서는 PCB 기판에 반도체 칩을 부착하기 위한 별도의 캐비티(Cavity)를 형성하고, 캐비티에 반도체 칩을 임베딩한 후, 후면 재배선층(RDL: Redistribution Layer)을 형성하기 위한 미세 패터닝 공정 및 전면 재배선층을 형성하기 위한 또 다른 미세 패터닝 공정을 수행한다. 이러한 종래기술에서는, 캐비티를 형성하기 위한 CO2 레이저 가공 등의 공정이 필요하며, 양측에 재배선층을 형성하기 위한 이중의 미세 패터닝 공정이 요구되는데, 특히 후면에 캐리어를 부착한 상태로 전면 재배선층을 형성한 후, 후면에 부착된 캐리어를 제거하고, 다시 전면에 2차 캐리어를 부착하고, 후면 재배선층을 형성하는 공정이 요구된다. 이러한 경우, 공정 단계의 수가 증가할 뿐만 아니라, 2중의 캐리어 사용으로 인해 제조 원가가 상승하는 문제가 있다. 또한, 전면 재배선층과 후면 재배선층의 총 레이어 수를 늘릴수록 미스얼라인(Misalign)이 누적되어 불량 발생률이 높아진다. 따라서, 후면 재배선층을 PCB 기판으로 대체하면서도, PCB 기판에 캐비티를 형성하는 공정을 없애 공정을 간소화할 수 있는 반도체 패키지 구조의 개발이 필요하다.
본 개시의 실시예들이 해결하고자 하는 과제는, PoP 구조의 반도체 패키지에서 하부 패키지의 후면 재배선층을 PCB 기판으로 대체함으로써, 상부 패키지와 하부 패키지 사이의 인터포저를 생략하거나 상부 패키지의 패키지 기판을 생략할 수 있어, 반도체 패키지를 박형화할 수 있는 것이다.
또한, 본 개시의 실시예들이 해결하고자 하는 과제는, 후면 재배선층에 미리 제조된 기판을 사용함으로써, 재배선층 미세 패터닝 공정(Fine Patterning Lithography) 수행 없이 후면 재배선층을 형성할 수 있고, 재배선층의 레이어 수가 늘어남에 따른 미스얼라인 누적으로 인한 수율 감소의 리스크 없이, 후면 재배선층의 레이어 수를 필요에 따라 쉽게 늘릴 수 있고, KGU(Known Good Unit)에 KGD(Known Good Die)를 부착할 수 있어 수율 감소의 리스크를 더 줄일 수 있는 것이다.
뿐만 아니라, 본 개시의 실시예들이 해결하고자 하는 과제는, 후면 재배선층 상에 커넥터를 형성하여 후면 재배선층과 전면 재배선층을 전기적으로 연결하고, 기판 상에 반도체 다이를 직접 부착함으로써, PCB 기판에 캐비티를 형성하는 공정을 없애 공정을 간소화할 수 있고, 캐비티를 형성할 경우 추가되는 내벽면을 매끄럽게 하기 위한 디버링(De-Burring) 작업이나 디스미어 등의 화학적인 후처리 공정을 생략할 수 있고, 매끄럽지 않은 내벽면으로 인해 몰딩 공정(Encapsulation) 시 유발되는 기공(Void)이 후속 RDL 공정에서 터지면서 발생하는 수율 저하 또는 층간 박리(Delamination) 등의 불량을 줄일 수 있으며, 캐리어를 이중으로 부착할 필요가 없어 전체 공정의 단계 수를 줄일 수 있는 것이다.
본 개시의 일 실시예에 의한 반도체 패키지는 서로 평행하게 배치된 후면 배선 기판 및 전면 재배선층, 상기 후면 배선 기판과 상기 전면 재배선층 사이에 배치된 커넥터, 반도체 칩, 및 상기 커넥터와 상기 반도체 칩의 측면을 둘러싸는 몰딩재를 포함할 수 있다. 상기 후면 배선 기판은, 중앙의 코어 층, 상기 코어 층을 관통하는 후면 비아 플러그, 및 상기 후면 비아 플러그 상의 후면 배선층을 포함할 수 있다.
본 개시의 일 실시예에 의한 PoP 반도체 패키지는 하부 패키지 및 상기 하부 패키지 상에 적층된 상부 패키지를 포함할 수 있다. 상기 하부 패키지는, 서로 평행하게 배치된 후면 배선 기판 및 전면 재배선층, 상기 후면 배선 기판과 상기 전면 재배선층 사이에 배치된 커넥터, 하부 반도체 칩, 및 상기 커넥터와 상기 하부 반도체 칩의 측면을 둘러싸는 몰딩재를 포함할 수 있다. 상기 후면 배선 기판은, 중앙의 코어 층, 상기 코어 층을 관통하는 후면 비아 플러그, 및 상기 후면 비아 플러그 상의 후면 배선층을 포함할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지는 전면 재배선층, 상기 전면 재배선층의 상면 상에 배치된 커넥터, 반도체 칩, 및 몰딩재, 상기 커넥터, 상기 반도체 칩, 및 상기 몰딩재 상의 후면 배선 기판, 및 상기 전면 재배선층의 하면 상의 패키지 범프를 포함할 수 있다. 상기 몰딩재는 상기 커넥터와 상기 반도체 칩의 측면을 둘러쌀 수 있다. 상기 전면 재배선층은 절연층, 전면 배선층, 및 전면 비아 플러그를 포함할 수 있다. 상기 후면 배선 기판은 후면 배선층 및 후면 비아 플러그를 포함하는 PCB를 포함할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지는 서로 평행하게 배치된 후면 배선 기판 및 전면 재배선층, 상기 후면 배선 기판과 상기 전면 재배선층 사이에 배치된 반도체 칩, 상기 반도체 칩 및 상기 후면 배선 기판 사이에 배치된 접착필름, 및 상기 반도체 칩의 측면을 둘러싸는 몰딩재를 포함할 수 있다. 상기 전면 재배선층의 열팽창 계수는 상기 후면 배선 기판의 열팽창 계수보다 클 수 있다. 상기 후면 배선 기판의 탄성 계수는 상기 전면 재배선층의 탄성 계수보다 클 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 후면 배선 기판을 준비하고, 상기 후면 배선 기판의 제1 면 상에 커넥터를 배치하고, 상기 후면 배선 기판의 상기 제1 면 상의 상기 커넥터 사이에 하부 반도체 칩을 배치하되, 상기 하부 반도체 칩은 상면에 칩 범프를 갖고, 상기 후면 배선 기판의 상기 제1 면 상에 몰딩재를 제공하여 상기 커넥터 및 상기 하부 반도체 칩의 측면을 덮고, 상기 몰딩재, 상기 노출된 커넥터, 및 상기 칩 범프 상에 전면 재배선층을 형성하고, 상기 후면 배선 기판의 제2 면 상에 상부 패키지를 배치하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 평탄한 제1 면 및 제2 면을 가진 PCB를 준비하고, 상기 PCB의 상기 제1 면 상에 커넥터를 배치하고, 상기 PCB의 상기 제1 면 상의 상기 커넥터 사이에 칩 범프를 가진 하부 반도체 칩을 접착필름을 이용하여 접착하고, 상기 PCB의 상기 제1 면 상에 몰딩재를 제공하여 상기 커넥터 및 상기 하부 반도체 칩의 측면 및 상면을 덮고, 상기 몰딩재의 상부를 그라인딩하여 상기 커넥터 및 상기 하부 반도체 칩의 상기 칩 범프를 노출시키고, 상기 몰딩재, 상기 노출된 커넥터, 및 상기 칩 범프 상에 전면 재배선층을 형성하고, 및 상기 PCB의 상기 제2 면 상에 상부 패키지를 배치하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 코어층, 후면 비아 플러그, 후면 배선층, 및 후면 패드를 가진 후면 배선 기판을 준비하고, 상기 후면 배선 기판의 제1 면 상의 상기 후면 패드에 커넥터를 배치하고, 상기 후면 배선 기판의 상기 제1 면 상의 상기 커넥터 사이에 하부 반도체 칩을 배치하되, 상기 하부 반도체 칩은 상면에 칩 범프를 갖고, 상기 후면 배선 기판의 상기 제1 면 상에 몰딩재를 제공하여 상기 커넥터 및 상기 하부 반도체 칩의 측면 및 상면을 덮고, 상기 몰딩재의 상부를 그라인딩하여 상기 커넥터 및 상기 하부 반도체 칩의 상기 칩 범프를 노출시키고, 상기 몰딩재, 상기 노출된 커넥터, 및 상기 칩 범프 상에 전면 재배선층을 형성하고, 및 상기 후면 배선 기판의 제2 면 상에 상부 패키지를 배치하는 것을 포함할 수 있다.
본 개시의 일 실시예에 따르면, PoP 구조의 반도체 패키지는 하부 반도체 패키지의 후면 재배선층을 PCB 기판으로 대체할 수 있다. 상부 반도체 패키지와 하부 반도체 패키지 사이의 인터포저 또는 상부 반도체 패키지의 패키지 기판은 생략될 수 있다. 후면에 미리 제조된 기판을 사용함으로써, 재배선층 미세 패터닝 공정(Fine Patterning Lithography for RDL)의 수행 없이 후면 재배선층을 쉽게 형성할 수 있으며, 사용하고자 하는 기판에 따라서 후면 재배선층의 층수(Layer)를 늘릴 수 있다. 또한, 사전 제작된 기판을 사용함으로써 PCB 공정의 외관 검사 및 전기 검사(Test)를 통해 구분된 KGU(Known Good Unit)에만 KGD(Known Good Die)를 부착할 수 있어 수율 감소의 리스크를 줄일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 후면 재배선층의 미세 패터닝 공정이 생략될 수 있어, 캐리어를 이중으로 부착할 필요가 없어 전체 공정의 단계 수를 줄일 수 있다. 나아가, 기판 상에 커넥터를 형성하므로 기판에 캐비티를 형성하는 공정을 없애 공정을 간소화할 수 있다.
도 1a는 본 개시의 일 실시예에 의한 반도체 패키지의 측단면을 도시한 도면이다.
도 1b는 본 개시의 일 실시예에 의한 PoP 반도체 패키지의 측단면을 도시한 도면이다.
도 1c는 본 개시의 일 실시예에 의한 커넥터를 설명하기 위해 도시한 도면이다.
도 1d 및 1e는 본 개시의 다양한 실시예들에 의한 PoP 반도체 패키지들의 측단면들을 도시한 도면들이다.
도 2a는 본 개시의 일 실시예에 의한 반도체 패키지의 측단면을 도시한 도면이다.
도 2b 내지 2e는 본 개시의 다양한 실시예들에 의한 PoP 반도체 패키지들의 측단면들을 도시한 도면들이다.
도 3은 본 개시의 일 실시예에 의한 반도체 패키지의 측단면을 도시한 도면이다.
도 4a 내지 4h는 본 개시의 일 실시예에 의한 하부 패키지 또는 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
도 5a 및 5b는 DCF 공법에 의해 제조된 본 개시의 일 실시예들 의한 후면 배선 기판들의 측단면을 도시한 도면들이다.
도 6a 내지 6c는 본 개시의 일 실시예에 의한 범프 타입 커넥터를 형성하는 방법을 설명하기 위한 도면들이다.
도 7a 및 7b는 본 개시의 일 실시예에 의한 볼 타입 커넥터를 형성하는 방법을 설명하기 위한 도면들이다.
도 8a 및 8b는 본 개시의 일 실시예에 의한 블록 타입 커넥터를 형성하는 방법을 설명하기 위한 도면들이다.
도 1a는 본 개시의 일 실시예에 의한 반도체 패키지(10)의 측단면을 도시한 도면이다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(10)는, 후면(back-side) 배선 기판(100), 커넥터(200), 반도체 칩(300), 몰딩재(400), 전면(front-side) 재배선층(500), 및 패키지 범프(600)들을 포함할 수 있다. 예를 들어, 반도체 패키지(10)는 서로 평행하게 배치된 전면 재배선층(500)과 후면 배선 기판(100), 전면 재배선층(500)과 후면 배선 기판(100) 사이에 배치된 커넥터(200), 반도체 칩(300), 및 몰딩재(400)를 포함할 수 있다.
후면 배선 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)을 포함할 수 있다. 후면 배선 기판(100)은 코어층(120), 후면 비아 플러그들(SP1, SP2), 후면 배선층들(115a, 115b), 솔더 레지스트 층들(130a, 130b), 및 후면 패드들(110a, 110b)을 포함할 수 있다.
코어층(120)은 후면 배선 기판(100)의 중앙에 위치할 수 있다. 코어층(120)은 종이, 유리, 에폭시(FR-4) 등을 포함할 수 있다. 코어층(120)은 휨(warpage) 또는 물리적 충격 등에 대항하여 기판(100)의 변형을 방지할 수 있도록 높은 기계적 강도(strength)를 가질 수 있다. 후면 배선 기판(100)은 반도체 칩(300)의 상부에 배치될 수 있다.
후면 비아 플러그들(SP1, SP2)은 코어층(120)의 하반부를 관통하는 하부 후면 비아 플러그(SP1) 및 코어층(120)의 상반부를 관통하는 상부 후면 비아 플러그(SP2)를 포함할 수 있다. 후면 비아 플러그들(SP1, SP2)은 코어층(120)을 관통하는 모래시계 모양을 가질 수 있다. 예를 들어, 하부 후면 비아 플러그들(SP1)은 상대적으로 넓은 하면 및 상대적으로 좁은 상면을 갖는 역-원뿔 모양(reversed cone shape) 또는 역-원뿔대 모양(reversed truncated cone shape)을 가질 수 있다. 즉, 하부 후면 비아 플러그(SP1)의 측면들은 포지티브(+) 경사를 가질 수 있다. 일 실시예에서, 하부 후면 비아 플러그(SP1)는 역-피라미드 또는 역-다각뿔대(reversed frustum of quadrangular pyramid) 모양을 가질 수 있다. 상부 후면 비아 플러그들(SP2)은 상대적으로 넓은 상면 및 상대적으로 좁은 하면을 갖는 원뿔 모양(cone shape) 또는 원뿔대 모양(truncated cone shape)을 가질 수 있다. 즉, 상부 후면 비아 플러그들(SP2)의 측면들은 네거티브(+) 경사를 가질 수 있다. (포지티브 경사는 전진-오르막(forward-uphill) 경사를 의미하고, 및 네거티브 경사는 후진-오르막(backward-uphill) 경사를 의미할 수 있다.) 일 실시예에서, 상부 후면 비아 플러그들(SP2)은 피라미드 또는 다각뿔대(frustum of quadrangular pyramid) 모양을 가질 수 있다. 하부 후면 비아 플러그들(SP1)과 상부 후면 비아 플러그들(SP2)은 상하 대칭적인 모양을 가질 수 있다. 후면 비아 플러그들(SP1, SP2)은 구리(Cu) 같은 금속을 포함할 수 있다. 본 실시예에서, 후면 배선 기판(100)이 PCB 기판을 포함하므로, 후면 비아 플러그(SP1, SP2)들은 각각 코어층(120) 방향으로 갈수록 단면이 좁아지도록 테이퍼진 형태를 가질 수 있다. 이는 후면 배선 기판(100) 제작 시, 코어층(120)을 중심으로 양방향으로부터 각각, 드릴링(Drilling), 도금, DFR(Dry Film Resist) 도포, 노광, 현상, 에칭, DFR 박리, SR(Solder Resist) 도포, 노광, 현상, 및 표면처리 등의 다양한 공정들이 수행됨으로써 형성될 수 있다.
일 실시예에서, 후면 배선 기판(100)의 두께가 얇은 경우, 후면 비아 플러그(SP1, SP2)들은 원통형(cylinder shape)이거나 관통형(through-hole shape)일 수 있다.
후면 배선층들(115a, 115b)이 코어층(120)의 양 면들 상에 형성될 수 있다. 후면 배선층들(115a, 115b)은 각각 후면 비아 플러그들(SP1, SP2)과 연결될 수 있다. 후면 배선층들(115a, 115b)도 구리(Cu) 같은 금속을 포함할 수 있다.
솔더 레지스트층들(130a, 130b)은 각각 후면 배선층들(115a, 115b)을 덮을 수 있다. 솔더 레지스트층들(130a, 130b)은 후면 배선층들(115a, 115b)의 일부를 노출시킬 수 있다. 일 실시예에서, 솔더 레지스트층들(130a, 130b)은 프리프레그 층을 포함할 수 있다.
후면 패드들(110a, 110b)이 노출된 후면 배선층들(115a, 115b) 상에 형성될 수 있다. 후면 패드들(110a, 110b)은 후면 배선층들(115a, 115b) 상에 배치된 언더 범프 메탈을 포함할 수 있다. 예를 들어, 후면 패드들(110a, 110b)은 니켈(Ni) 층, 금(Au) 층 및/또는 은(Ag) 층을 포함할 수 있다. 일 실시예에서, 후면 패드들(110a, 110b)은 기판 배선들(115a, 115b)의 일부들일 수 있다. 일 실시예에서, 솔더 레지스트층(130a, 130b)은 후면 패드들(110a, 110b)은 솔더 레지스트층(130)에 의해 부분적으로 덮이되 일부가 노출될 수 있다.
전면 재배선층(500)은 재배선층(RDL: re-distribution layer) 형성 공정을 통해 형성될 수 있다. 예를 들어, 재배선층 형성 공정은 웨이퍼 레벨 공정을 포함할 수 있다. 전면 재배선층(500)은 다수의 절연층들 및 다수의 재배선 패턴들(RP)을 포함할 수 있다. 다수의 절연층들은 실리콘 산화물 또는 실리콘 질화물 같은 실리콘 베이스의 절연물, PBO, BCB 또는 폴리이미드와 같은 폴리머(Polymer) 및 PSG 또는 BPSG와 같은 질화물 중 적어도 하나를 포함할 수 있다. 다수의 재배선 패턴들(RP)은 다수의 전면 배선층들 및 다수의 전면 비아 플러그들을 포함할 수 있다. 다수의 전면 배선층들 및 다수의 전면 비아 플러그들은 텅스텐(W), 티타늄(Ti), 구리(Cu)와 같은 금속을 포함할 수 있다. 다수의 전면 비아 플러그들은 각각 상대적으로 좁은 상면 및 상대적으로 넓은 하면을 가질 수 있다. 다수의 전면 비아 플러그들은 모두 원뿔대 또는 다각뿔대 모양을 가질 수 있다. 예를 들어, 다수의 전면 비아 플러그들은 동일한 형상을 가질 수 있다.
종래 후면 재배선층 및 전면 재배선층이 모두 RDL 공정을 통해 형성될 경우, 배선층들의 수가 늘어날수록 미스얼라인 오차가 증가한다. 예를 들어, 전면 재배선층을 먼저 RDL 공정을 이용하여 형성한 후, 이어서 후면 재배선층을 RDL 공정을 이용하여 형성할 경우, 1차 캐리어를 후면에 부착시킨 상태에서 전면 재배선층을 형성한 후, 1차 캐리어를 제거하고 다시 2차 캐리어를 전면 재배선층의 솔더 레지스트 층에 부착한 후 후면 재배선층을 형성해야 한다. 이 경우, 전면과 후면의 미스얼라인으로 인한 불량이 발생할 수 있어 전면 재배선층의 레이어 수가 제한될 수 있다. 본 개시에 의한 반도체 패키지(1)에서는 후면 재배선층을 PCB 기판으로 대체한 바, 사용하는 기판의 층수에 따라서 후면 배선 기판(100) 및 전면 재배선층(500)의 레이어 수를 용이하게 늘릴 수 있다.
반도체 칩(300)은 후면 배선 기판(100)과 전면 재배선층(500) 사이에 실장될 수 있다. 반도체 칩(300)은 칩 접착필름(320)을 통해 후면 배선 기판(100)의 솔더 레지스트층(130)에 물리적으로 접착될 수 있다. 반도체 칩(300)은 칩 범프(310)들을 포함할 수 있다. 칩 범프(310)들은 전면 재배선층(500)의 재배선 패턴들(RP)과 연결될 수 있다. 따라서, 반도체 칩(300)은 칩 범프(310)들을 통하여 재배선 패턴들(RP)과 전기적으로 연결될 수 있다. 칩 범프들(310)은 금속 또는 솔더를 포함할 수 있다. 노광시 허용되는 얼라인먼트를 고려하여 칩 범프(310)의 수평 단면의 직경 또는 폭은 10㎛ 내지 300㎛일 수 있다.
커넥터(200)는 반도체 칩(300)의 측면과 이격되도록 배치될 수 있다. 커넥터(200)의 상단은 하부 후면 패드(110a)와 접촉할 수 있고 하단은 전면 재배선층(500)의 재배선 패턴(RP)과 접촉할 수 있다. 따라서, 커넥터(200)는 후면 배선 기판(100)과 전면 재배선층(500)을 전기적으로 연결할 수 있다. 반도체 칩(300)은 복수일 수 있다. 반도체 칩(300)이 복수개인 경우 반도체 칩(300)들 사이에도 커넥터(200)가 배치될 수 있다. 커넥터(200)의 수직 높이는 후면 배선 기판(100)의 평탄도(Flatness) 및 후술할 그라인드 공정 시의 표면 평탄도를 고려하여 결정될 수 있다. 커넥터(200)의 수평 단면의 직경 또는 폭은 10㎛ 내지 300㎛일 수 있다. 커넥터(200)의 직경 또는 폭은 노광시 얼라인먼트와 칩이 요구하는 허용 전류와, 칩 범프(310) 상에 형성되는 비아 플러그(RP)의 크기를 고려하여 결정될 수 있다.
몰딩재(400)는 후면 배선 기판(100) 및 전면 재배선층(500) 사이에 배치될 수 있고, 커넥터(200) 및 반도체 칩(300)의 측면들을 감쌀 수 있다. 몰딩재(400)는 에폭시 몰딩 컴파운드 (EMC: Epoxy Molding Compound)를 포함할 수 있다.
패키지 범프(600)들은 전면 재배선층(500)의 하면에 배치될 수 있다. 패키지 범프(600)들은 반도체 패키지(10)를 외부 회로(미도시)와 연결할 수 있다. 패키지 범프(600)들은 솔더(Solder)를 포함할 수 있다. 전면 재배선층(500)은 재배선 패턴(RP)과 패키지 범프(600) 사이의 UBM (under bump metal)을 더 포함할 수 있다.
도 1b는 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)의 측단면을 도시한 도면이다. 도 1b를 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(1)는 하부 패키지(10) 및 하부 패키지(10) 상에 적층된 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10)에는 본 개시의 일 실시예에 의한 반도체 패키지(10)가 적용될 수 있다.
상부 패키지(20)는 후면 배선 기판(100)의 상부 후면 패드(110b)와 접촉하는 상부 패키지 범프(21)들을 포함할 수 있다. 상부 패키지 범프(21)들은 솔더(Solder)를 포함할 수 있다.
도 1c는 본 개시의 일 실시예에 의한 커넥터(200)를 설명하기 위해 도시한 도면이다. 도 1c를 참조하면, 커넥터(200)의 하면(200l)은 몰딩재(400)의 하면(400l)보다 높은 레벨에 위치할 수 있다. 커넥터(200)의 하면(200l)에 이물질 등의 잔사(Residue)가 남아있을 경우 에칭(Etching) 공정 등을 통해 커넥터(200)의 하면(200l)을 상방으로 리세스하여 표면의 이물질을 제거할 수 있다. 커넥터(200)의 하면(200l)이 상방으로 리세스되는 높이(hr)는 0.05㎛ 내지 5.00㎛일 수 있다. 이물질의 제거를 위해 커넥터(200)의 하면(200l)을 리세스하는 높이(hr)는 하면에 형성될 전면 재배선층(500)의 공정에 이용되는 설비를 고려하여 결정할 수 있다.
도 1d 및 1e는 본 개시의 다양한 실시예들에 의한 PoP 반도체 패키지(1)들의 측단면들을 도시한 도면들이다.
도 1d를 참조하면, 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)는 하부 패키지(10) 및 하부 패키지(10) 상에 적층된 상부 패키지(20)를 포함할 수 있고, 상부 패키지(20)는 상부 반도체 칩(23), 상부 본딩 와이어(25), 및 상부 칩 접착필름(27)을 포함할 수 있다. 상부 반도체 칩(23)은 상부 칩 접착필름(27)을 통해 후면 배선 기판(100) 상에 접착될 수 있다. 예를 들어, 상부 칩 접착필름(27)은 후면 배선 기판(100)의 솔더 레지스트 층(130B)과 접촉할 수 있다. 일 실시예에서, 상부 반도체 칩(23)은 후면 배선 기판(130b)의 상부 후면 배선(115b) 상에 접착될 수 있다. 예를 들어, 상부 칩 접착필름(27)은 후면 배선 기판(130b)의 상부 후면 배선(115b)과 접촉할 수 있다. 상부 칩 접착필름(27)은 DAF(Die Attach Film)을 포함할 수 있다.
상부 본딩 와이어(25)의 일단은 상부 반도체 칩(23)과 연결되고, 타단은 상부 후면 패드(110b)와 연결될 수 있다. 일 실시예에서 상부 패키지(20)는 상부 반도체 칩(23), 상부 본딩 와이어(25), 및 상부 칩 접착필름(27)을 덮는 상부 패키지 몰딩재를 더 포함할 수 있다.
도 1e를 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(1)는 하부 패키지(10) 및 하부 패키지(10) 상에 적층된 상부 패키지(20)를 포함할 수 있고, 하부 패키지(10)의 하부 반도체 칩(300)은 후면 배선 기판(100)의 하부 후면 배선층(115a) 상에 접착될 수 있다. 예를 들어, 하부 칩 접착필름(320)은 후면 배선 기판(100)의 하부 후면 배선층(115a)과 접촉할 수 있다.
도 2a는 본 개시의 일 실시예에 의한 반도체 패키지(10)의 측단면을 도시한 도면이고, 도 2b 내지 2e는 본 개시의 다양한 실시예들에 의한 PoP 반도체 패키지(1)들의 측단면들을 도시한 도면들이다.
도 2a 및 2b를 참조하면, 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)는 하부 패키지(10) 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10) 또는 반도체 패키지(10)는, 후면 배선 기판(100), 커넥터(200), 반도체 칩(300), 몰딩재(400), 전면(front-side) 재배선층(500), 및 패키지 범프(600)들을 포함할 수 있다. 후면 배선 기판(100)은 후면 패드(110), 절연층(125), 솔더 레지스트층(130), 및 후면 비아 플러그(SP)들을 포함할 수 있다. 도 1a와 비교하여, 후면 배선 기판(100)은 코어층(120)을 포함하지 않을 수 있다. 후면 비아 플러그(SP)들 및 재배선층 패턴(RP)들은 각각 반도체 칩(300) 방향으로 갈수록 단면이 좁아지는 형태를 가질 수 있다. 즉, 후면 비아 플러그(SP)들은 위 면이 넓고 아래 면이 좁은 네거티브(-) 경사진 측면들을 가질 수 있다. 절연층(125)은 프리프레그(prepreg)를 포함할 수 있다. 후면 배선 기판(100)의 후면 비아 플러그들(SP1)과 전면 재배선층(500)의 재배선 패턴(RP)들은 대칭 모양을 가질 수 있다. 후면 배선 기판(100)은 후술될 DCF(Detached Copper Foil) 공법을 이용하여 제조될 수 있다.
도 2c를 참조하면, 일 실시예에서 후면 비아 플러그(SP)들 및 재배선층 패턴(RP)들은 각각 상부 방향으로 갈수록 단면이 좁아지는 형태를 가질 수도 있다. 즉, 후면 비아 플러그(SP)들은 위 면이 좁고 아래 면이 넓은 포지티브(+) 경사진 측면들을 가질 수도 있다. 절연층(125)은 프리프레그(prepreg)를 포함할 수 있다. 후면 배선 기판(100)의 후면 비아 플러그들(SP1)과 전면 재배선층(500)의 재배선 패턴(RP)들은 동일한 모양을 가질 수도 있다.
도 2d를 참조하면, 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)는 하부 패키지(10) 및 하부 패키지(10) 상에 적층된 상부 패키지(20)를 포함할 수 있고, 상부 패키지(20)는 상부 반도체 칩(23), 상부 본딩 와이어(25), 및 상부 칩 접착필름(27)을 포함할 수 있다. 도 2d의 PoP 반도체 패키지(1)는 도 1d를 더 참조하여 이해될 수 있을 것이다.
도 2e를 참조하면, 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)는 하부 패키지(10) 및 하부 패키지(10) 상에 적층된 상부 패키지(20)를 포함할 수 있고, 하부 패키지(10)의 하부 반도체 칩(300)은 후면 배선 기판(100)의 하부 후면 배선층(115a) 상에 접착될 수 있다. 예를 들어, 하부 칩 접착필름(320)은 후면 배선 기판(100)의 하부 후면 배선층(115a)과 접촉할 수 있다. 도 2e의 반도체 패키지(10)는 도 1e를 더 참조하여 이해될 수 있을 것이다.
도 3은 본 개시의 일 실시예에 의한 반도체 패키지(10)의 측단면을 도시한 도면이다. 도 3을 참조하면, 반도체 패키지(10)는 서로 평행하게 배치된 후면 배선 기판(100) 및 전면 재배선층(500), 후면 배선 기판(100)과 전면 재배선층(500) 사이에 배치된 반도체 칩(300), 반도체 칩(300) 및 후면 배선 기판(100) 사이에 배치된 접착필름(320), 및 반도체 칩(300)의 측면을 둘러싸는 몰딩재(400)를 포함할 수 있다. 즉, 일 실시예에서 커넥터(200)는 생략될 수 있다. 후면 배선 기판(100)은 코어층을 포함할 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지(10)에서, 전면 재배선층(500) 및 후면 배선 기판(100)의 재질은 서로 다를 수 있다. 전면 재배선층(500)은 RLD 공정에서 사용되는 폴리머, 질화물 등을 포함할 수 있다. 후면 배선 기판(100)은 PCB 기판으로서 에폭시 또는 FR-4를 포함할 수 있다. 따라서, 전면 재배선층(500)의 열팽창 계수(Coefficient of Thermal Expansion, CTE)는 후면 배선 기판(100)의 열팽창 계수보다 클 수 있다. 후면 배선 기판(100)의 열팽창 계수는 1ppm/℃ 내지 20ppm/℃일 수 있다. 전면 재배선층(500)의 열팽창 계수는 45ppm/℃ 내지 80ppm/℃일 수 있다.
또한, 후면 배선 기판(100)의 탄성 계수(Modulus of elasticity)는 전면 재배선층(500)의 탄성 계수보다 클 수 있다. 후면 배선 기판(100)의 탄성 계수는 20GPa 내지 40GPa일 수 있다. 전면 재배선층(500)의 탄성 계수는 10GPa보다 작을 수 있다.
후면 배선 기판(100)이 전면 재배선층(500)보다 열팽창 계수가 작고, 탄성 계수는 커 강성이 클 수 있다. 따라서, 후면 배선 기판(100)이 전면 재배선층(500)에 비해 휨에 강할 수 있다. 후면 배선 기판(100)을 포함하는 반도체 패키지(10)는, 후면 재배선층(RDL)을 포함하는 경우에 비해 휨(Warpage)이 작아, PoP 반도체 패키지(1)의 하부 패키지(10)로 적용될 경우 신뢰성이 높아질 수 있다.
도 4a 내지 4h는 본 개시의 일 실시예에 의한 반도체 패키지(10) 또는 PoP 반도체 패키지(1)를 제조하는 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(10) 또는 PoP 반도체 패키지(1)를 제조하는 방법은 후면 배선 기판(100)을 준비하고, 후면 배선 기판(100)의 제1 면 상에 커넥터들(200)을 배치하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 캐리어 기판(CA) 상에 후면 배선 기판(100)을 부착하고, 및 후면 배선 기판(100)의 제1 면 상에 커넥터들(200)을 형성하는 것을 포함할 수 있다. 후면 배선 기판(100)은 PCB를 포함할 수 있다. 후면 배선 기판(100)의 제1 면은 평탄할 수 있다. 예를 들어, 후면 배선 기판(100)의 제1 면 상에 반도체 칩이 배치될 수 있을만한 캐비티 또는 리세스가 존재하지 않을 수 있다. 후면 배선 기판(100)은 커넥터(200)들 사이의 칩 실장 영역(MA)을 포함할 수 있다. 커넥터(200)들은 구리 범프, 솔더 페이스트(Solder Paste), 구리 볼, 구리 블록, 와이어 같은 전도체를 포함할 수 있다. 예를 들어, 커넥터들(200)은 필라(pillar) 또는 메사(mesa) 모양을 가질 수 있다. 커넥터(200)의 수직 높이는 반도체 패키지(10)의 두께, 그라인딩 설비의 정밀도, 기판(100)의 평탄도, 하부 반도체 칩(300)의 두께 및 칩 범프(310)의 산포 등을 고려해 결정될 수 있다. 후술할 그라인딩(Grinding) 공정 전의 커넥터(200)의 높이는 약 30㎛ 내지 110㎛일 수 있다.
도 4b를 참조하면, 상기 방법은 후면 배선 기판(100)의 제1 면 상의 칩 실장 영역(MA) 상에 반도체 칩(300)을 실장하고 접착하는 것을 포함할 수 있다. 반도체 칩(300)은 DAF(Die Attach Film) 등의 칩 접착필름(320)을 통해 후면 배선 기판(100) 상에 접착될 수 있다. 칩 접착 접착필름(320)의 두께는 5㎛ 이상일 수 있다. 바람직하게는, 칩 접착필름(320)의 두께는 5㎛ 내지 40㎛일 수 있다. 도 1c 또는 2c를 더 참조하여, 반도체 칩(300)은 후면 배선 기판(100)의 하부 솔더 레지스트층(130a) 상에 접착될 수 있다. 예를 들어, 칩 접착필름(320)은 하부 솔더 레지스트층(130a)과 접촉할 수 있다. 일 실시예에서, 도 1e 또는 2e를 참조하면, 반도체 칩(300)은 후면 배선 기판(100)의 하부 후면 배선층(115a) 상에 접착될 수 있다. 예를 들어, 칩 접착필름(320)은 하부 솔더 레지스트층(130a) 및 하부 후면 배선층(115a)과 접촉할 수 있다. 일 실시예에서, 상기 방법은 후면 배선 기판(100)의 하부 솔더 레지스트층(130a)을, 노광 공정 또는 CO2 레이저 등을 이용하여 부분적으로 제거하고 하부 후면 배선층(115a)을 노출시키는 것을 더 포함할 수 있다. 노출된 하부 후면 배선층(115a)과 하부 반도체 칩(300)이 보다 가깝게 부착될 경우 하부 반도체 칩(300)의 방열 특성이 개선될 수 있다. 일 실시예에서, 칩 접착필름(320)의 열 전도도는 0.5W/mK 내지 10.0W/mK일 수 있다. 반도체 칩(300)은 칩 범프(310)를 포함할 수 있다.
도 4c를 참조하면, 상기 방법은 후면 배선 기판(100)의 제1 면 상에 몰딩재(400)를 제공하여 커넥터(200)들 및 반도체 칩(300)의 측면들 및 상면들을 덮는 것을 포함할 수 있다. 몰딩재(400)는 몰딩(Molding) 공정 또는 몰딩 시트의 라미네이션(Lamination) 공정에 의해 형성될 수 있다. 몰딩재(400)는 커넥터(200)들 및 칩 범프(310)들이 외부로 노출되지 않도록 충분한 두께를 갖도록 형성될 수 있다. 몰딩재(400)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지 등을 포함할 수 있다. 즉, 몰딩재(400)는 ABF, FR-4, BT, 수지 등을 포함할 수 있다. 또한, 몰딩재(400)는 에폭시몰딩컴파운드(EMC)와 같은 몰딩 물질 또는 PIE와 같은 감광성 재료를 포함할 수도 있다.
도 4d를 참조하면, 상기 방법은 몰딩재(400)의 상부를 그라인딩(Grinding)하여 커넥터(200)들 및 칩 범프(310)들의 상단부들을 노출시키는 것을 포함할 수 있다. 일 실시예에서, 그라인딩 공정 이후의 커넥터(200)의 높이는 약 20㎛ 내지 95㎛일 수 있다.
도 4e를 참조하면, 상기 방법은 몰딩재(400), 노출된 커넥터(200)들, 및 칩 범프(310)들 상에 전면 재배선층(500)을 배치하는 것을 포함할 수 있다. 커넥터(200)들 및 칩 범프(310)들은 전면 재배선층(500)의 재배선 패턴들(RP)과 연결될 수 있다.
도 4f를 참조하면, 상기 방법은 전면 재배선층(500)의 상부에 언더 범프 메탈(510)들을 형성하는 것을 포함할 수 있다. 언더 범프 메탈(510)들은, 전면 재배선층(500)의 상부의 재배선 패턴들(RP)을 노출 시킨 후, 노출된 재배선 패턴들(RP) 상에 형성될 수 있다.
도 4g를 참조하면, 상기 방법은 캐리어(CA)를 제거하고, 및 가공물을 뒤집는 것을 포함할 수 있다.
도 4h를 참조하면, 상기 방법은 언더 범프 메탈(510)들 하부에 패키지 범프(600)들을 형성하는 것을 포함할 수 있다. 패키지 범프(600)들은 솔더(Solder) 볼을 포함할 수 있다. 도 4a 내지 4g를 참조하여 설명된 공정들에 의하여 반도체 패키지(10)가 형성될 수 있다.
이후, 도 1c 및 2c를 더 참조하여, 상기 방법은 반도체 패키지(10)의 제2 면 상에 상부 패키지(10)를 적층하여 PoP 반도체 패키지(1)를 형성하는 것을 포함할 수 있다. 일 실시예에서, 패키지 범프들(600)을 형성하기 전에 반도체 패키지(10)의 제2 면 상에 상부 패키지(10)를 적층하는 것을 포함할 수 있다.
도 5a 및 5b는 DCF(Detached Copper Foil) 공법에 의해 제조된 본 개시의 일 실시예들 의한 후면 배선 기판들(100a, 100b)의 측단면을 도시한 도면들이다.
도 5a를 참조하면, 본 개시의 일 실시예에 의한 후면 배선 기판들(100a, 100b)은 중앙의 접착층(AL)의 상면 및 하면 상에 대칭적으로 형성될 수 있다. 후면 배선 기판들(100a, 100b)은 각각 접착층(AL)의 상면 및 하면 상에 형성된 후면 배선층들(115), 후면 절연층들(125), 후면 비아 플러그들(SP), 후면 패드들(110), 및 솔더 레지스트층들(130) 을 포함할 수 있다. 후면 배선 기판(100)의 솔더 레지스트층(130) 일부가 제거되어 후면 패드(110)가 노출될 수 있다. 도 5b를 참조하면, 도 5a에서, 접착층(AL)이 제거됨으로써, 후면 배선 기판들(100a, 100b)이 각각 분리될 수 있다. 도 5a 및 도 5b를 참조하면, 분리되지 않은 후면 배선 기판들(100a, 100b)은 상하 대칭 모양으로 제조될 수 있고, 및 분리된 후면 배선 기판들(100a, 100b)은 동일한 모양을 가질 수 있다.
도 6a 내지 6c는 본 개시의 일 실시예에 의한 범프 타입 커넥터(201)를 형성하는 방법을 설명하기 위한 도면들이다.
도 6a를 참조하면, 본 개시의 일 실시예에 의한 범프 타입 커넥터(201)를 형성하는 방법은 후면 배선 기판(100) 상에 씨드 층(SL)을 형성하고, 씨드 층(SL) 상에 개구부들(O)을 갖는 도금 마스크 패턴(MP)을 형성하는 것을 포함할 수 있다. 씨드 층(SL)을 형성하는 것은 구리(Cu), 티타늄(Ti), 또는 텅스텐(W) 같은 금속 층을 얇게 형성하는 것을 포함할 수 있다. 도금 마스크 패턴(MP)을 형성하는 것은 씨드 층(SL) 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 개구부들(O)은 범프 타입 커넥터(201)가 형성될 위치를 노출시킬 수 있다.
도 6b를 참조하면, 상기 방법은 도금 공정을 수행하여 개구부들(O) 내에 범프 타입 커넥터(201)를 형성하는 것을 포함할 수 있다. 범프 타입 커넥터(201)는 구리를 포함할 수 있다. 범프 타입 커넥터(201)의 직경 또는 수평 폭은 10㎛ 내지 300㎛일 수 있다.
도 6c를 참조하면, 상기 방법은 도금 마스크 패턴(MP)을 제거하고, 및 노출된 씨드 층(SL)을 제거하는 것을 포함할 수 있다. 따라서, 범프 타입 커넥터(201)의 하부에 씨드 층(SL)이 형성될 수 있다.
도 7a 및 7b는 본 개시의 일 실시예에 의한 볼(ball) 타입 커넥터(202)를 형성하는 방법을 설명하기 위한 도면들이다.
도 7a를 참조하면, 본 개시의 일 실시예에 의한 볼(ball) 타입 커넥터(202)를 형성하는 방법은 후면 배선 기판(100) 상에 구리 볼(CB), 알루미늄 볼(AB) 등의 금속 볼 및 금속 볼을 감싸는 솔더(210)를 포함하는 예비 커넥터(202p)를 배치하는 것을 포함할 수 있다.
도 7b를 참조하면, 상기 방법은, 리플로우(Reflow) 공정을 수행하여 금속 볼(202)을 후면 배선 기판(100)에 부착하여 볼 타입 커넥터(202)를 형성하는 것을 포함할 수 있다.
도 8a 및 8b는 본 개시의 일 실시예에 의한 블록 타입 커넥터(203)를 형성하는 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 상기 방법은 후면 배선 기판(100) 상에 솔더(210)를 배치하고, 솔더(210) 상에 큐브(Cube) 형태의 구리, 알루미늄 등의 금속 블록(203)을 형성하는 것을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 리플로우 공정을 수행하여 금속 블록(203)을 후면 배선 기판(100) 상에 부착하는 것을 포함할 수 있다.
이와 같이, 본 개시의 일 실시예에 의한 PoP 반도체 패키지 (1)에서, 하부 반도체 패키지(10)의 후면 배선 기판(100)이 PCB 기판을 포함함으로써, 상부 패키지(20)와 하부 패키지(10) 사이의 인터포저가 생략되거나 또는 상부 패키지(20)의 패키지 기판이 생략될 수 있다. 본 개시의 일 실시예에 의한 PoP 반도체 패키지(1)의 후면에 미리 제조된 PCB 기판을 사용함으로써, 재배선층 미세 패터닝 공정의 수행 없이 후면 재배선층을 쉽게 형성할 수 있으며, 사용하고자 하는 기판의 레이어 수에 따라서 재배선층의 층수(Layer)를 쉽게 늘릴 수 있다. 또한, 사전 제작된 기판을 사용함으로써 PCB 공정의 외관 검사 및 전기 검사(Test)를 통해 구분된 KGU(Known Good Unit)에만 KGD(Known Good Die)를 부착할 수 있어 수율 감소의 리스크를 줄일 수 있다. 또한, 후면 배선 기판(100) 상에 커넥터들(200)을 형성하고, 후면 배선 기판(100) 위에 반도체 칩(300)을 직접 부착함으로써, PCB 기판의 후면 배선 기판(100)에 캐비티를 형성하는 공정을 없애 공정을 간소화할 수 있다. 후면 배선 기판(100)에 캐비티를 형성하지 않는 본 개시의 일 실시예에서는 매끄럽지 않은 캐비티의 표면을 매끄럽게 하기 위한 추가적인 디버링(De-Burring) 작업이나 디스미어 등의 화학적인 후처리 공정을 생략할 수 있고, 매끄럽지 않은 내벽면으로 인해 몰딩 공정(Encapsulation) 시 유발되는 기공(Void)이 후속 RDL 공정에서 터지면서 발생하는 수율 저하 또는 층간 박리(Delamination) 등의 불량을 줄일 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: PoP 반도체 패키지
10: 반도체 패키지 20: 상부 패키지
100: 후면 배선 기판 110a, 110b: 후면 패드
115a, 115b: 후면 배선층 120: 코어 층
125: 절연층 130a, 130b: 솔더 레지스트
SP1, SP2: 후면 비아 플러그
200: 커넥터 300: 반도체 칩
400: 몰딩재 500: 전면 재배선층
600: 패키지 범프

Claims (20)

  1. 서로 평행하게 배치된 후면 배선 기판 및 전면 재배선층;
    상기 후면 배선 기판과 상기 전면 재배선층 사이에 배치된 커넥터, 반도체 칩, 및 상기 커넥터와 상기 반도체 칩의 측면을 둘러싸는 몰딩재를 포함하고,
    상기 후면 배선 기판은:
    중앙의 코어 층;
    상기 코어 층을 관통하는 후면 비아 플러그; 및
    상기 후면 비아 플러그 상의 후면 배선층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 후면 비아 플러그는 상기 코어 층의 하반부를 관통하는 하부 후면 비아 플러그 및 상기 코어 층의 상반부를 관통하는 상부 후면 비아 플러그를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 하부 후면 비아 플러그는 상대적으로 좁은 상면 및 상대적으로 넓은 하면을 갖는 반도체 패키지.
  4. 제2항에 있어서,
    상기 상부 후면 비아 플러그는 상대적으로 넓은 상면 및 상대적으로 좁은 하면을 갖는 반도체 패키지.
  5. 제2항에 있어서,
    상기 하부 후면 비아 플러그와 상기 상부 후면 비아 플러그는 상하 대칭 모양을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 전면 재배선층은 절연층, 전면 배선층, 및 전면 비아 플러그를 포함하고,
    상기 전면 비아 플러그는 상대적으로 좁은 상면 및 상대적으로 넓은 하면을 갖는 반도체 패키지.
  7. 제6항에 있어서,
    상기 절연층은 실리콘 베이스의 절연물을 포함하고, 및
    상기 전면 배선층 및 상기 전면 비아 플러그는 텅스텐을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 후면 배선 기판은 PCB(printed circuit board)를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 후면 비아 플러그 및 상기 후면 배선층은 구리를 포함하고, 및
    하부 상기 몰딩재는 에폭시 몰딩 컴파운드를 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 전면 재배선층의 열팽창 계수는 상기 후면 배선 기판의 열팽창 계수보타 크고,
    상기 후면 배선 기판의 탄성 계수는 상기 전면 재배선층의 탄성 계수보다 큰 반도체 패키지.
  11. 후면 배선 기판을 준비하고,
    상기 후면 배선 기판의 제1 면 상에 커넥터를 배치하고,
    상기 후면 배선 기판의 상기 제1 면 상의 상기 커넥터 사이에 하부 반도체 칩을 배치하되, 상기 하부 반도체 칩은 상면에 칩 범프를 갖고,
    상기 후면 배선 기판의 상기 제1 면 상에 몰딩재를 제공하여 상기 커넥터 및 상기 하부 반도체 칩의 측면을 덮고,
    상기 몰딩재, 상기 커넥터, 및 상기 칩 범프 상에 전면 재배선층을 형성하고,
    상기 후면 배선 기판의 제2 면 상에 상부 패키지를 배치하는 것을 포함하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서,
    상기 후면 배선 기판을 준비하는 것은 캐리어 기판 상에 상기 후면 배선 기판을 부착하는 것을 포함하는 반도체 패키지 제조 방법.
  13. 제11항에 있어서,
    상기 커넥터를 배치하는 것은 상기 후면 배선 기판의 후면 패드 상에 상기 커넥터를 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  14. 제11항에 있어서,
    상기 후면 배선 기판은:
    중앙의 코어층;
    상기 코어층을 관통하는 후면 비아 플러그;
    상기 후면 비아 플러그와 연결된 후면 배선층; 및
    상기 후면 배선층 상의 후면 패드를 포함하는 반도체 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 후면 비아 플러그는 상기 코어층의 상부 및 하부를 각각 관통하는 상부 후면 비아 플러그 및 하부 후면 비아 플러그를 포함하는 반도체 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 후면 배선층은 상기 상부 후면 비아 플러그와 연결된 상부 후면 배선층 및 상기 하부 후면 비아 플러그와 연결된 하부 후면 배선층을 포함하는 반도체 패키지 제조 방법.
  17. 제16항에 있어서,
    상기 후면 패드는 상기 상부 후면 배선층 상의 상부 후면 패드 및 상기 하부 후면 배선층 상의 하부 후면 패드를 포함하는 반도체 패키지 제조 방법.
  18. 제11항에 있어서,
    상기 후면 비아 플러그는 모래시계 모양을 갖는 반도체 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 상부 후면 비아 플러그는 상대적으로 넓은 상면 및 상대적으로 좁은 하면을 갖는 반도체 패키지 제조 방법.
  20. 제18항에 있어서,
    상기 하부 후면 비아 플러그는 상대적으로 좁은 상면 및 상대적으로 넓은 하면을 갖는 반도체 패키지 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI807664B (zh) * 2022-03-03 2023-07-01 欣興電子股份有限公司 電子線路總成及其製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972734A (en) * 1997-09-17 1999-10-26 Lsi Logic Corporation Interposer for ball grid array (BGA) package
WO2010114687A1 (en) * 2009-03-30 2010-10-07 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
WO2013062590A1 (en) 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US9136293B2 (en) 2012-09-07 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for sensor module
US9443797B2 (en) 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
TWI612649B (zh) 2013-03-18 2018-01-21 Sony Corp 半導體裝置及電子機器
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
KR20150049622A (ko) * 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
FR3022562B1 (fr) * 2014-06-24 2016-07-22 Commissariat Energie Atomique Procede de passivation et procede de collage direct de couches de tungstene
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9318442B1 (en) 2014-09-29 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package with dummy vias
US9941207B2 (en) * 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
US9659805B2 (en) 2015-04-17 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
US20170011934A1 (en) * 2015-07-10 2017-01-12 Dyi-chung Hu Fabricating process for redistribution layer
US9786599B2 (en) 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US10068844B2 (en) 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
CN106658967B (zh) * 2015-10-30 2019-12-20 奥特斯(中国)有限公司 具有不同电荷密度的交替垂直堆叠层结构的元件载体
KR102420126B1 (ko) * 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10037961B2 (en) 2016-05-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US9748167B1 (en) 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US9887148B1 (en) 2017-02-21 2018-02-06 Powertech Technology Inc. Fan-out semiconductor package structure and fabricating method
TWI678772B (zh) * 2017-04-28 2019-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10269587B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US10170341B1 (en) 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US10083891B1 (en) 2017-10-20 2018-09-25 Globalfoundries Inc. Memory having thermoelectric heat pump and related IC chip package and method
US10566261B2 (en) 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
KR102202635B1 (ko) 2018-02-21 2021-01-13 주식회사 네패스 비아 프레임 및 이를 포함하는 반도체 패키지
JP2020161731A (ja) * 2019-03-27 2020-10-01 イビデン株式会社 配線基板

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