JP6698499B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ボンディングパッドを有する半導体装置およびその製造方法に好適に利用できるものである。

パワー半導体素子を形成した半導体チップにおいては、主面側に設けられたパッドと裏面側に設けられた裏面電極との間に流れる電流を、半導体チップ内に形成されたパワー半導体素子により制御することができる。このため、そのような半導体チップは、大電流が流れるスイッチング素子などに利用することができる。そのような半導体チップをパッケージ化する際には、抵抗低減を考慮して、半導体チップのパッドには金属板が半田を介して接続される。

特開２００５−３３１３０号公報（特許文献１）には、アルミニウム電極の表面にニッケルめっき層を含む外部接続用の金属電極が形成された半導体装置に関する技術が記載されている。

特開２００５−３３１３０号公報

ボンディングパッドを有する半導体装置において、信頼性を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１パッド用の第１導電膜パターンおよび第２パッド用の第２導電膜パターンと、前記第１および第２導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜に形成されて前記第１導電膜パターンの一部を露出する第１開口部と、前記絶縁膜に形成されて前記第２導電膜パターンの一部を露出する第２開口部と、を有している。半導体装置は、更に、前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１めっき層と、前記第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２めっき層と、を有している。前記第１開口部から露出する部分の前記第１導電膜パターンと前記第１めっき層とにより、前記第１パッドが形成され、前記第２開口部から露出する部分の前記第２導電膜パターンと前記第２めっき層とにより、前記第２パッドが形成される。前記第２開口部の面積は、前記第１開口部の面積よりも小さく、前記第２めっき層の厚さは、前記第１めっき層の厚さよりも厚い。

また、一実施の形態によれば、半導体装置の製造方法は、第１パッド用の第１導電膜パターンおよび第２パッド用の第２導電膜パターンを形成する工程と、前記第１および第２導電膜パターンを覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記第１導電膜パターンの一部を露出する第１開口部と、前記第２導電膜パターンの一部を露出する第２開口部とを形成する工程と、を有する。半導体装置の製造方法は、更に、前記第１開口部から露出する部分の前記第１導電膜パターン上に第１めっき層を、前記第２開口部から露出する部分の前記第２導電膜パターン上に第２めっき層を、それぞれ形成する工程、を有する。前記第１開口部から露出する部分の前記第１導電膜パターンと前記第１めっき層とにより、前記第１パッドが形成され、前記第２開口部から露出する部分の前記第２導電膜パターンと前記第２めっき層とにより、前記第２パッドが形成される。前記第２開口部の面積は、前記第１開口部の面積よりも小さく、前記第２めっき層の厚さは、前記第１めっき層の厚さよりも厚い。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の実装形態の一例を示す断面図である。 変形例の半導体装置を示す平面透視図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３３と同じ半導体装置の製造工程中の要部断面図である。 めっき層形成工程の詳細を示すプロセスフロー図である。 めっき層形成工程の説明図である。 検討例の半導体装置の要部断面図である。 検討例の半導体装置の要部断面図である。 ボンディングパッド用の開口部の面積と、その開口部から露出する導電体膜上に形成されるニッケルめっき層の成膜速度との相関を示すグラフである。 半導体基板の反りが発生するかと、ワイヤボンディング時にクラックが発生するかについて、調べた結果を示す表である。 半導体基板の反りが発生するかと、ワイヤボンディング時にクラックが発生するかについて、調べた結果を示す表である。 半導体基板の反りが発生するかと、ワイヤボンディング時にクラックが発生するかについて、調べた結果を示す表である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜半導体装置（半導体チップ）の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。

図１および図２は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示され、図２は、半導体装置ＣＰの裏面（下面）側の全体平面図が示されている。

図１および図２に示されるように、本実施の形態の半導体装置ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示され、図２には、半導体装置ＣＰの裏面が示されている。

半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのソースパッド（ソース用パッド、ソース用ボンディングパッド）ＰＤＳと、制御用端子としてのゲートパッド（ゲート用パッド、ゲート用ボンディングパッド）ＰＤＧとを有し、また、図２に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。ソースパッドＰＤＳとゲートパッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。

具体的には、半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されているが、その絶縁膜ＰＡに設けられたソース用の開口部ＯＰＳからソースパッドＰＤＳが露出され、絶縁膜ＰＡに設けられたゲート用の開口部ＯＰＧからゲートパッドＰＤＧが露出されている。また、半導体装置ＣＰの裏面側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。

半導体装置ＣＰを構成する半導体基板ＳＢには、半導体装置ＣＰの上面側に形成された第１端子（ここではソースパッドＰＤＳ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子が形成されている。なお、半導体装置ＣＰを構成する半導体基板ＳＢは、図１および図２では図示されていないが、後述の図１１および図１２に示されている。このため、半導体装置ＣＰは、半導体基板ＳＢに形成された半導体素子を制御することにより、上面側の第１端子と裏面側の第２端子との間の導通が制御されて、上面側の第１端子と裏面側の第２端子との間に電流が流れるようになっている。このため、半導体装置ＣＰは、大電流が流れるスイッチング素子として用いることができる。ゲートパッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。

半導体基板ＳＢに形成されて半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子としては、パワートランジスタを用いることができる。パワートランジスタとしては、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いることができるが、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を用いることも可能である。前記半導体素子として、ＭＩＳＦＥＴを用いた場合は、半導体装置ＣＰの上面側の第１端子は、ソース端子であり、半導体装置ＣＰの裏面側の第２端子はドレイン端子であり、半導体装置ＣＰの上面側の制御用端子はゲート端子である。前記半導体素子としてＩＧＢＴを用いた場合は、半導体装置ＣＰの上面側の第１端子は、エミッタ端子であり、半導体装置ＣＰの裏面側の第２端子はコレクタ端子であり、半導体装置ＣＰの上面側の制御用端子はゲート端子である。

＜半導体パッケージ構成について＞
次に、上記半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧについて説明する。

図３〜図８は、上記半導体装置ＣＰをパッケージ化した半導体装置ＰＫＧの一例を模式的に示す上面図（図３）、下面図（図４）、平面透視図（図５〜図７）および断面図（図８）である。図３は、半導体装置ＰＫＧの上面側の全体平面図が示され、図４は、半導体装置ＰＫＧの下面（裏面）側の全体平面図が示され、図５は、半導体装置ＰＫＧを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図６は、図５から金属板ＭＰおよびワイヤＷＡを除いた図に対応し、図７は、図６から更に半導体チップＣＰ１を除いた図に対応している。図５〜図７では、封止部ＭＲの外周位置を点線で示してある。また、図５のＡ１−Ａ１線の断面図が、図８にほぼ対応している。

図３〜図８に示される半導体装置（半導体パッケージ）ＰＫＧに用いられている半導体チップＣＰ１は、上記図１および図２に示される半導体装置（半導体チップ）ＣＰと同じものであるので、ここでは、半導体チップＣＰ１の構成についての繰り返しの説明は省略する。

図３〜図８に示されるように、半導体装置ＰＫＧは、半導体チップＣＰ１と、半導体チップＣＰ１を搭載するダイパッド（チップ搭載部）ＤＰと、半導体チップＣＰ１のソースパッドＰＤＳに接合された金属板（導体板）ＭＰと、導電体によって形成されたリードＬＤと、導電性のワイヤ（ボンディングワイヤ）ＷＡと、これらを封止する封止部（封止樹脂部）ＭＲと、を有している。

封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。

封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である下面ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形の角に丸みを帯びさせることもできる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。

リード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。リードＬＤは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、各リードＬＤにおいて、封止部ＭＲ内に位置する部分をインナリード部と呼び、封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。

なお、本実施の形態の半導体装置ＰＫＧは、リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面からリードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂでリードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。

リードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置されており、リードＬＤのアウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。図８の場合は、リードＬＤのアウタリード部は平坦であるが、他の形態として、リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように折り曲げ加工されていてもよい。

封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰの下面（裏面）が露出されている。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰは露出されていない。ダイパッドＤＰは、半導体チップＣＰ１を搭載するチップ搭載部である。

ダイパッドＤＰは導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。ダイパッドＤＰとリードＬＤとが同じ材料で形成されていれば、より好ましく、これにより、半導体装置ＰＫＧを製造しやすくなる。

ダイパッドＤＰの上面上には、半導体チップＣＰ１が搭載されている。半導体チップＣＰ１の表面には、ソースパッドＰＤＳおよびゲートパッドＰＤＧが形成され、半導体チップＣＰ１の裏面には、裏面電極（裏面ドレイン電極）ＢＥが形成されている。ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、ソースパッドＰＤＳおよびゲートパッドＰＤＧが形成されている側の主面を、半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつ裏面電極ＢＥが形成されている側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。

半導体チップＣＰ１は、半導体チップＣＰ１の表面を上に向け、半導体チップＣＰ１の裏面（裏面電極ＢＥ）をダイパッドＤＰの上面に向けた状態で、ダイパッドＤＰの上面上に搭載されている。半導体チップＣＰ１の裏面は、導電性の接着層（接合材）ＢＤ１を介してダイパッドＤＰの上面に接着されて固定されている。このため、導電性の接着層ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰに接合されて固定されるとともに、電気的に接続されている。接着層ＢＤ１は、導電性を有しており、例えば、銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。半導体チップＣＰ１は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

半導体チップＣＰ１の動作時に発生した熱は、主に半導体チップＣＰ１の裏面からダイパッドＤＰを通じて外部に放熱することができる。このため、ダイパッドＤＰは、そこに搭載される半導体チップＣＰ１の面積よりも大きくすることが好ましく、これにより、放熱性を向上させることができる。

半導体チップＣＰ１のゲートパッドＰＤＧとリードＬＤのインナリード部とが、導電性接続部材であるワイヤＷＡを介して電気的に接続されている。具体的には、半導体チップＣＰ１のゲートパッドＰＤＧにワイヤＷＡの一方の端部が接続され、そのワイヤＷＡの他方の端部は、リードＬＤのインナリード部に接続されており、そのワイヤＷＡを介して、半導体チップＣＰ１のゲートパッドＰＤＧとリードＬＤとが電気的に接続されている。封止部ＭＲで覆われずに露出した部分のリードＬＤ（すなわちリードＬＤのアウタリード部）は、半導体チップＣＰ１のゲートパッドＰＤＧに電気的に接続された外部端子として機能することができる。

ワイヤＷＡは、導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線または銅（Ｃｕ）線またはアルミニウム（Ａｌ）線などの金属線（金属細線）からなる。ワイヤＷＡは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

半導体チップＣＰ１のソースパッドＰＤＳには、導電性の接着層（接合材）ＢＤ２を介して、金属板ＭＰが接合されて固定されるとともに、電気的に接続されている。接着層ＢＤ２は、導電性を有しており、好ましくは半田からなる。このため、金属板ＭＰは、半田からなる接着層ＢＤ２を介して、半導体チップＣＰ１のソースパッドＰＤＳと電気的に接続されている。従って、半導体チップＣＰ１のソースパッドＰＤＳは、金属板ＭＰを接続するためのパッド（ボンディングパッド）であり、半導体チップＣＰ１のゲートパッドＰＤＧは、ワイヤＷＡを接続するためのパッド（ボンディングパッド）である。

金属板ＭＰは、一部が封止部ＭＲから露出されている。具体的には、金属板ＭＰの一部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。すなわち、金属板ＭＰは、封止部ＭＲ外に位置する部分と封止部ＭＲ内に位置する部分とを有しており、封止部ＭＲ内に位置する部分の金属板ＭＰが、接着層ＢＤ２を介して、半導体チップＣＰ１のソースパッドＰＤＳに接合されている。封止部ＭＲで覆われずに露出した部分の金属板ＭＰは、半導体チップＣＰ１のソースパッドＰＤＳに電気的に接続された外部端子として機能することができる。

金属板ＭＰは、導電性および熱伝導性の高い金属（金属材料）によって形成されていることが好ましく、例えば銅（Ｃｕ）または銅（Ｃｕ）合金により好適に形成することができる。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰが銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。また、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により金属板ＭＰを形成することも可能である。金属板ＭＰの幅は、ワイヤＷＡの幅（直径）よりも大きい（広い）。半導体チップＣＰ１のソースパッドＰＤＳにワイヤＷＡよりも抵抗が低い金属板ＭＰを接続しているため、半導体チップＣＰ１に形成されている半導体素子（ここでは縦型のＭＩＳＦＥＴ）のオン抵抗を低減できる。このため、半導体装置ＰＫＧにおいて、パッケージ抵抗を低減でき、導通損失を低減できる。また、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰを用いることにより、半導体装置ＰＫＧの製造コストを低減できる。

また、図３〜図８の場合は、金属板ＭＰの一部が封止部ＭＲから露出して、外部端子として機能するようになっている。他の形態として、半導体装置ＰＫＧに追加のリードを設け、封止部ＭＲ内において、この追加のリードに金属板ＭＰを導電性の接合材（好ましくは半田）を介して接合することもできる。この場合は、半導体チップＣＰ１のソースパッドＰＤＳは、導電性の接着層ＢＤ２を介して金属板ＭＰに電気的に接続され、その金属板ＭＰは、導電性の接合材を介して追加のリードに電気的に接続されているため、半導体チップＣＰ１のソースパッドＰＤＳが金属板ＭＰなどを介して追加のリードに電気的に接続されることになる。このため、この場合は、追加のリードの一部が封止部ＭＲから露出して外部端子として機能するので、金属板ＭＰは封止部ＭＲから露出しなくともよくなる。なお、ここで述べた追加のリードも、リードＬＤと同様に導電性を有し、リードＬＤと同様の材料により形成することができる。

ダイパッドＤＰの下面は、封止部ＭＲの下面ＭＲｂから露出されている。また、ダイパッドＤＰの一部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。ダイパッドＤＰと金属板ＭＰとは、互いに接触していない。封止部ＭＲで覆われずに露出した部分のダイパッドＤＰは、半導体チップＣＰ１の裏面電極ＢＥに電気的に接続された外部端子として機能することができる。

金属板ＭＰの一部とダイパッドＤＰの一部とを、封止部ＭＲの同じ側面ＭＲｃ３から突出させる場合、封止部ＭＲの側面ＭＲｃ３から突出する部分の金属板ＭＰと、封止部ＭＲの側面ＭＲｃ３から突出する部分のダイパッドＤＰとが、平面視において重ならないようにすることが好ましい。これにより、半導体装置ＰＫＧのソース端子である金属板ＭＰとドレイン端子であるダイパッドＤＰとに、外部機器などを接続しやすくなる。また、図３〜図８の場合は、ダイパッドＤＰの一部が封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出しているが、他の形態として、封止部ＭＲの側面ＭＲｃ３からダイパッドＤＰの一部が突出しない場合もあり得る。

半導体チップＣＰ１に形成された半導体素子の導通電流（オン電流）は、主として、金属板ＭＰとダイパッドＤＰとの間に流れるが、導通経路に金属板ＭＰを用いたことで、導通損失を低減することができる。また、ワイヤＷＡは金属板ＭＰよりも高抵抗であるが、ソースパッドＰＤＳから金属板ＭＰへの導電経路に比べると、ゲートパッドＰＤＧからリードＬＤへの導電経路に流れる電流は小さいため、ゲートパッドＰＤＧとリードＬＤとの間は、ワイヤＷＡで電気的に接続することができる。

図９は、半導体装置ＰＫＧの実装形態の一例を示す断面図である。図９には、上記図８に対応する断面が示されている。

図９に示されるように、半導体装置ＰＫＧは、例えば、金属プレート（ヒートシンク）ＨＳ上に搭載することができる。金属プレートＨＳは、例えば、水冷機構を備えた金属プレートである。図９の場合、半導体装置ＰＫＧは、ダイパッドＤＰの下面が金属プレートＨＳの上面に対向する向きで、金属プレートＨＳの上面上に、熱伝導グリスＧＲを介して搭載されている。このため、半導体装置ＰＫＧのダイパッドＤＰと金属プレートＨＳとの間には、熱伝導グリスＧＲが介在している。図９の場合、半導体装置ＰＫＧの半導体チップＣＰ１で発生した熱は、主として、導電性の接着層ＢＤ１、ダイパッドＤＰおよび熱伝導グリスＧＲを介して、金属プレートＨＳに放熱することができる。

次に、半導体装置ＰＫＧの製造工程について説明する。

半導体装置ＰＫＧを製造するには、ダイパッドＤＰおよびリードＬＤを一体的に有するリードフレームを用意する。リードフレームにおいては、ダイパッドＤＰおよびリードＬＤは、それぞれ、リードフレームのフレーム枠（図示せず）に一体的に連結されている。

次に、ダイボンディング工程を行って、リードフレームのダイパッドＤＰの上面上に半導体チップＣＰ１を、接合材（この接合材が上記接着層ＢＤ１となる）を介して搭載して接合する。これにより、半導体チップＣＰ１の裏面が、導電性の接着層（接合材）ＢＤ１を介してダイパッドＤＰの上面に接着されて固定される。

次に、ワイヤボンディング工程を行って、半導体チップＣＰ１のゲートパッドＰＤＧとリードフレームのリードＬＤとの間を上記ワイヤＷＡを介して接続する。

次に、半導体チップＣＰ１のソースパッドＰＤＳに上記金属板ＭＰを、接合材（この接合材が上記接着層ＢＤ２となる）を介して接合して固定する。この際に使用する接合材（接着層ＢＤ２）は、導電性の接合材であり、好ましくは半田である。

その後、モールド工程を行って、上記封止部ＭＲを形成してから、上記ダイパッドＤＰおよびリードＬＤをリードフレームから切り離し、必要に応じてリードＬＤのアウタリード部を折り曲げ加工することで、半導体装置ＰＫＧを製造することができる。

また、ここでは、ワイヤボンディング工程の後に半導体チップＣＰ１のソースパッドＰＤＳに上記金属板ＭＰを接合する工程を行う場合について説明したが、順番を入れ替えて、半導体チップＣＰ１のソースパッドＰＤＳに上記金属板ＭＰを接合する工程を行った後にワイヤボンディング工程を行うこともできる。

また、ここでは、半導体装置ＰＫＧが、１つの半導体チップＣＰ１を有している場合について説明したが、これに限定されず、半導体装置ＰＫＧは、複数の半導体チップを有していてもよい。図１０は、半導体装置ＰＫＧの変形例を示す平面透視図であり、図１０の場合は、半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２を含んでいる。なお、図１０は、上記図５と同様に、封止部ＭＲ１を透視した上面図が示されている。

図１０に示される変形例の半導体装置ＰＫＧは、上記半導体装置ＣＰに相当する半導体チップＣＰ１だけでなく、他の半導体チップＣＰ２も有しており、封止部ＭＲ１内に半導体チップＣＰ１，ＣＰ２が封止されている。半導体チップＣＰ２は、例えば、半導体チップＣＰ１を制御するための制御回路を有する半導体チップである。ここで、図１０に示される半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。

図１０に示される半導体装置ＰＫＧ１の概略構成は、次のようになっている。

すなわち、半導体装置ＰＫＧ１は、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１を搭載するダイパッドＤＰ１と、半導体チップＣＰ２を搭載するダイパッドＤＰ２と、半導体チップＣＰ１のソースパッドＰＤＳに接合された金属板ＭＰ１と、複数の導電性のリードＬＤ１，ＬＤ２と、複数の導電性のワイヤＷＡ１と、これらを封止する封止部（封止樹脂部）ＭＲ１と、を有している。ダイパッドＤＰ１，ＤＰ２は上記ダイパッドＤＰに相当し、金属板ＭＰ１は上記金属板ＭＰに相当し、リードＬＤ１，ＬＤ２は上記リードＬＤに相当し、ワイヤＷＡ１は上記ワイヤＷＡに相当し、封止部ＭＲ１は上記封止部ＭＲに相当するものである。

半導体チップＣＰ１のソースパッドＰＤＳには、半田を介して金属板ＭＰ１が接合されて固定されるとともに、電気的に接続されている。金属板ＭＰ１の他端は、リードＬＤリードＬＤ１に半田を介して接合されて電気的に接続されている。このため、半導体チップＣＰ１のソースパッドＰＤＳは、金属板ＭＰ１を介してリードＬＤ１に電気的に接続されている。半導体チップＣＰ１の上記裏面電極ＢＥは、導電性の接着層を介してダイパッドＤＰ１に接合されて固定されるとともに、電気的に接続されている。

半導体チップＣＰ１は、ソースパッドＰＤＳおよびゲートパッドＰＤＧ以外のパッド（ボンディングパッド）を有する場合と、有さない場合とが、あり得る。図１０の場合は、半導体チップＣＰ１は、ソースパッドＰＤＳおよびゲートパッドＰＤＧ以外のパッド（ボンディングパッド）ＰＤ１を更に有している。ゲートパッドＰＤＧおよびパッドＰＤ１のそれぞれの面積（平面寸法）は、ソースパッドＰＤＳの面積よりも小さい。半導体チップＣＰ１のゲートパッドＰＤＧおよびパッドＰＤ１は、それぞれワイヤＷＡ１を介して、半導体チップＣＰ２のパッドＰＤ２に電気的に接続されている。このため、半導体チップＣＰ１のソースパッドＰＤＳは、金属板ＭＰ１を接続するためのパッドであり、半導体チップＣＰ１のゲートパッドＰＤＧおよびパッドＰＤ１は、ワイヤＷＡ１を接続するためのパッドである。半導体チップＣＰ２の他のパッドＰＤ３は、ワイヤＷＡ１を介して、リードＬＤ２に電気的に接続されている。

＜半導体チップの内部構成について＞
次に、上記半導体装置（半導体チップ）ＣＰの内部構造について、図面を参照して説明する。

図１１および図１２は、本実施の形態の半導体装置ＣＰの要部断面図である。図１１は、上記図１および図１３のＢ−Ｂ線の位置での断面図にほぼ対応し、図１２は、ゲートパッドＰＤＧを横切る断面図に対応している。また、図１３および図１４は、本実施の形態の半導体装置ＣＰの平面透視図であり、半導体チップＣＰを上面側から見て、絶縁膜ＰＡを透視した平面図（上面図）が示されている。

なお、図１３においては、ソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷの形成位置を理解し易くするために、ソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷとをハッチングを付して示し、また、開口部ＯＰ（ＯＰＧ，ＯＰＳ）の位置を点線で示してある。また、図１４においては、めっき層ＰＬ（ＰＬＧ，ＰＬＳ）の形成位置を理解し易くするために、めっき層ＰＬ（ＰＬＧ，ＰＬＳ）をハッチングを付して示してある。後述のように、開口部ＯＰから露出する導電体膜ＣＤ上にめっき層ＰＬが形成されているため、図１３と図１４とを比べても分かるように、平面視において、開口部ＯＰの形成位置と、めっき層ＰＬの形成位置とは、一致している。

図１１および図１２にも示されるように、半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＢは、例えばヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＢとして、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ⁻型の単結晶シリコンからなるエピタキシャル層を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。

半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＢには、トレンチゲート型のＭＩＳＦＥＴが形成されている。トレンチゲート型のＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。半導体基板ＳＢに形成されたトレンチゲート型のＭＩＳＦＥＴの具体的な構成について、以下に説明する。

半導体基板ＳＢの主面に、パワートランジスタ（パワー半導体素子）を構成するトレンチゲート型のＭＩＳＦＥＴが形成されている。具体的には、半導体基板ＳＢの主面には、複数の単位トランジスタセルＱ１が形成されており、半導体基板ＳＢに形成された複数の単位トランジスタセルＱ１が並列に接続されることで、１つのパワートランジスタが形成されている。各単位トランジスタセルＱ１は、トレンチゲート型のＭＩＳＦＥＴで構成されている。ここで、半導体基板ＳＢの主面において、パワートランジスタを構成する複数の単位トランジスタセルＱ１が形成されている平面領域を、トランジスタセル領域と称することとする。

半導体基板ＳＢは、上記単位トランジスタセルＱ１のドレイン領域としての機能を有している。半導体基板ＳＢの裏面全面上に、ドレイン用の裏面電極ＢＥが形成されている。裏面電極ＢＥは、ドレイン端子として機能する。

裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。

なお、半導体基板ＳＢにおいて、トレンチゲート電極ＴＧ用の溝（トレンチ）が形成されている側とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。

トランジスタセル領域の半導体基板ＳＢ中には、ｐ型半導体領域ＰＲが形成されており、このｐ型半導体領域ＰＲは、上記単位トランジスタセルＱ１のチャネル形成領域としての機能を有している。

また、トランジスタセル領域の半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲの上部にｎ^＋型半導体領域ＮＲが形成されており、このｎ^＋型半導体領域ＮＲは、上記単位トランジスタセルＱ１のソース領域としての機能を有しており、従って、ソース用の半導体領域である。ｎ^＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲが存在している。ｐ型半導体領域ＰＲと裏面電極ＢＥとの間に介在する部分の半導体基板ＳＢは、ｎ型の導電型を維持しており、上記単位トランジスタセルＱ１のドレイン領域としての機能を有している。

半導体基板ＳＢには、その主面から半導体基板ＳＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されており、溝ＴＲ内には、ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。溝ＴＲの底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＦが形成されているため、溝ＴＲに埋め込まれたトレンチゲート電極ＴＧと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＦが介在した状態になっている。トレンチゲート電極ＴＧは、半導体基板ＳＢの溝ＴＲ内に埋め込まれた導電膜からなり、例えばドープトポリシリコン膜からなる。図示は省略するが、半導体基板ＳＢの主面において、溝ＴＲは、平面視において、例えば縞状または格子状に形成されている。

溝ＴＲは、半導体基板ＳＢの上面から、ｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲとを貫通し、ｎ型の半導体基板ＳＢ中で終端するように形成されている。このため、溝ＴＲの底面は、ｎ^＋型半導体領域ＮＲの底面よりも深く、かつ、ｐ型半導体領域ＰＲの底面よりも深く、ｎ型の半導体基板ＳＢの深さ方向の途中に位置している。

図１１に示される各溝ＴＲおよびそれに埋め込まれた各トレンチゲート電極ＴＧは、図１１の紙面に垂直な方向に延在しているが、トレンチゲート電極ＴＧ同士は、図１１および図１２の断面図には示されない領域において一体的に連結されている。半導体基板ＳＢに形成されている複数の単位トランジスタセルＱ１のトレンチゲート電極ＴＧは、互いに電気的に接続されるとともに、後述のゲート配線ＧＥＷに電気的に接続されている。

次に、半導体基板ＳＢよりも上層の構造について説明する。

半導体基板ＳＢの上面上には、トレンチゲート電極ＴＧを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは層間絶縁膜であり、例えば酸化シリコン膜からなる。

絶縁膜ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されている。コンタクトホールＣＴ１は、ソース用のコンタクトホールであり、平面視で隣り合う溝ＴＲの間に形成されている。

コンタクトホールＣＴ２は、ゲート用のコンタクトホールである。図１２の場合は、トレンチゲート電極ＴＧと一体的に形成されたゲート引き出し部（ゲート引き出し用配線部）ＴＧＬを溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し部ＴＧＬの上にコンタクトホールＣＴ２を形成しており、コンタクトホールＣＴ２の底部では、ゲート引き出し部ＴＧＬの一部が露出されている。ゲート引き出し部ＴＧＬと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＦと同層の絶縁膜が介在している。

絶縁膜ＩＬ上には、ソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷとが形成されている。ソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷとは、パターニングされた導電体膜により形成されている。具体的には、ソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷとは、コンタクトホールＣＴ１，ＣＴ２が形成された絶縁膜ＩＬ上にコンタクトホールＣＴ１，ＣＴ２を埋めるように導電体膜ＣＤを形成してから、この導電体膜ＣＤをパターニングすることにより形成されている。

導電体膜（金属膜）ＣＤは、アルミニウム（Ａｌ）を主成分とする金属膜からなり、具体的には、アルミニウム膜またはアルミニウム合金膜からなる。導電体膜ＣＤとしてアルミニウム合金膜を用いる場合は、シリコン（Ｓｉ）を添加したアルミニウム合金膜、すなわちＡｌ−Ｓｉ合金膜、あるいは、銅（Ｃｕ）を添加したアルミニウム合金膜、すなわちＡｌ−Ｃｕ合金膜、などを好適に用いることができる。

なお、導電体膜ＣＤとしてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましい。ここで、アルミニウム（Ａｌ）リッチとは、アルミニウム（Ａｌ）の組成比が５０原子％より大きいことを意味する。従って、導電体膜ＣＤのアルミニウム（Ａｌ）含有率は、好ましくは５０原子％よりも多いが、より好ましくは９８原子％以上である。また、導電体膜ＣＤの厚さは、例えば３０００〜５０００ｎｍ程度とすることができる。

ゲート電極ＧＥとゲート配線ＧＥＷとは一体的に形成されているが、ソース電極ＳＥは、ゲート電極ＧＥおよびゲート配線ＧＥＷと分離されている。すなわち、ゲート電極ＧＥとゲート配線ＧＥＷとは、一体的に形成されて互いに繋がっているが、ソース電極ＳＥは、ゲート電極ＧＥにもゲート配線ＧＥＷにも繋がっていない。

ソース電極ＳＥは、絶縁膜ＩＬ上に形成されるとともに、ソース電極ＳＥの一部は、ソース用のコンタクトホールＣＴ１内を埋め込んでいる。ソース電極ＳＥのうち、ソース用のコンタクトホールＣＴ１内を埋め込む部分を、「ソース電極ＳＥのビア部」または「ソース用ビア部」と称することとする。

ゲート配線ＧＥＷは、絶縁膜ＩＬ上に形成されるとともに、ゲート配線ＧＥＷの一部は、ゲート用のコンタクトホールＣＴ２内を埋め込んでいる。ゲート配線ＧＥＷのうち、ゲート用のコンタクトホールＣＴ２内を埋め込む部分を、「ゲート配線ＧＥＷのビア部」または「ゲート用ビア部」と称することとする。

また、ここでは、ソース用ビア部がソース電極ＳＥと一体的に形成され、ゲート用ビア部がゲート配線ＧＥＷと一体的に形成されている場合について説明している。他の形態として、ソース用ビア部（ソース用のコンタクトホールＣＴ１内を埋め込む導電部）をソース電極ＳＥとは別工程で形成し、ゲート用ビア部（ゲート用のコンタクトホールＣＴ２内を埋め込む導電部）をゲート配線ＧＥＷとは別工程で形成することもできる。

ソース電極ＳＥは、複数の単位トランジスタセルＱ１が形成されている平面領域（トランジスタセル領域）全体に形成されている。ソース用のコンタクトホールＣＴ１は、トランジスタセル領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されており、絶縁膜ＩＬおよびｎ^＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、ソース用のコンタクトホールＣＴ１内に埋め込まれたソース用ビア部も、絶縁膜ＩＬおよびｎ^＋型半導体領域ＮＲを貫通し、ソース用ビア部の底部がｐ型半導体領域ＰＲに達している。ソース用ビア部の下部側面がｎ^＋型半導体領域ＮＲに接し、ソース用ビア部の底面がｐ型半導体領域ＰＲに接しているため、ソース用ビア部は、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲと電気的に接続されている。

ソース用のコンタクトホールＣＴ１は、トランジスタセル領域に複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたソース用ビア部を介して、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ^＋型半導体領域ＮＲ）およびチャネル形成領域（ｐ型半導体領域ＰＲ）が、共通のソース電極ＳＥに電気的に接続されている。従って、ソースパッドＰＤＳは、ソース電極ＳＥを通じて、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ^＋型半導体領域ＮＲ）およびチャネル形成領域（ｐ型半導体領域ＰＲ）と電気的に接続されている。

ゲート電極ＧＥおよびゲート配線ＧＥＷは、平面視において、ソース電極ＳＥと重ならない位置に形成されている。例えば、ゲート配線ＧＥＷは、平面視において、トランジスタセル領域の周囲に、トランジスタセル領域を囲むように形成され、従って、ゲート配線ＧＥＷは、ソース電極ＳＥを囲むように形成されている。ゲート電極ＧＥは、平面視においてトランジスタセル領域の外側に配置され、かつ、ゲート配線ＧＥＷと一体的に形成されている。ゲート電極ＧＥは、ゲートパッドＰＤＧを形成するための電極部（導体部）であり、ゲート電極ＧＥの幅は、ゲート配線ＧＥＷの幅よりも大きい。ゲート電極ＧＥとゲート配線ＧＥＷとは、一体的に形成されており、従って、ゲート電極ＧＥとゲート配線ＧＥＷとは、互いに電気的に接続されている。

ゲート引き出し部ＴＧＬ上にゲート用のコンタクトホールＣＴ２が形成されているため、ゲート用ビア部は、ゲート引き出し部ＴＧＬと接して電気的に接続されている。このため、ゲート電極ＧＥは、ゲート配線ＧＥＷ、ゲート用ビア部およびゲート引き出し部ＴＧＬを介して、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のトレンチゲート電極ＴＧに電気的に接続されている。従って、ゲートパッドＰＤＧは、ゲート電極ＧＥおよびゲート配線ＧＥＷを通じて、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のトレンチゲート電極ＴＧと電気的に接続されている。

導電体膜ＣＤ（ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷ）は、表面保護のための絶縁膜（保護膜、パッシベーション膜）ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、導電体膜ＣＤ（ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最上層の膜（絶縁膜）である。絶縁膜ＰＡは、例えば、ポリイミド樹脂などの樹脂膜からなる。

絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、導電体膜ＣＤの一部が露出されている。開口部ＯＰから露出する導電体膜ＣＤ上には、めっき層ＰＬが形成されている。めっき層ＰＬは、開口部ＯＰから露出する導電体膜ＣＤ上に選択的に形成されており、絶縁膜ＰＡで覆われた部分の導電体膜ＣＤ上には、めっき層ＰＬは形成されていない。めっき層ＰＬは、好ましくは、ニッケル（Ｎｉ）めっき層ＰＬ１とその上の金（Ａｕ）めっき層ＰＬ２との積層膜からなる。開口部ＯＰから露出する導電体膜ＣＤとその上に形成されためっき層ＰＬとが、パッド電極（ボンディングパッド）となっており、ソースパッドＰＤＳは、開口部ＯＰＳから露出する導電体膜ＣＤとその上のめっき層ＰＬとにより形成され、ゲートパッドＰＤＧは、開口部ＯＰＧから露出する導電体膜ＣＤとその上のめっき層ＰＬとにより形成されている。

すなわち、絶縁膜ＰＡに形成された開口部ＯＰのうち、ソース用のボンディングパッドを形成するための開口部ＯＰＳから、ソース電極ＳＥが露出され、開口部ＯＰＳから露出する部分のソース電極ＳＥ上にめっき層ＰＬが形成されている。絶縁膜ＰＡの開口部ＯＰＳから露出する部分のソース電極ＳＥとその上のめっき層ＰＬとによって、ソース用のボンディングパッドであるソースパッドＰＤＳが形成されている。また、絶縁膜ＰＡに形成された開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰＧから、ゲート電極ＧＥが露出され、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に、めっき層ＰＬが形成されている。絶縁膜ＰＡの開口部ＯＰＧから露出する部分のゲート電極ＧＥとその上のめっき層ＰＬとによって、ゲート用のボンディングパッドであるゲートパッドＰＤＧが形成されている。平面視において、開口部ＯＰＳはソース電極ＳＥに内包され、かつ、開口部ＯＰＧはゲート電極ＧＥに内包されている。ゲート配線ＧＥＷは、開口部ＯＰから露出されておらず、全体が絶縁膜ＰＡで覆われている。

平面視において、ソース電極ＳＥは、トランジスタセル領域のほぼ全体にわたって形成されているため、ソース電極ＳＥの面積は、ゲート電極ＧＥの面積よりも大きい。これを反映して、開口部ＯＰＳの面積は、開口部ＯＰＧの面積よりも大きい。開口部ＯＰＧ，ＯＰＳのそれぞれの平面形状は、例えば矩形である。また、ゲート電極ＧＥの平面形状も、例えば矩形である。また、ソース電極ＳＥの平面形状は、矩形とすることもできるが、トランジスタセル領域の平面形状に応じて、適宜変更することもできる。開口部ＯＰＧ，ＯＰＳの平面寸法の一例を挙げると、開口部ＯＰＧの平面寸法は、１ｍｍ^２以下であり、開口部ＯＰＳの平面寸法は、９ｍｍ^２程度かそれ以上である。

めっき層ＰＬのうち、ニッケルめっき層ＰＬ１は、ボンディングパッドに対して半田接続を行ったときに、その半田の成分がボンディングパッドを構成する配線Ｍ１側に拡散するのを防止するバリア層（半田バリア層）としての機能を有し、また、半田の接合強度を確保する機能も有している。また、金めっき層ＰＬ２は、ニッケルめっき層ＰＬ１の酸化を防止し、また、半田の濡れ性を良くするために、設けられている。また、ボンディングパッドに対してワイヤボンディングを行う場合には、金めっき層ＰＬ２は、ワイヤを接続しやすくする機能も有している。ボンディングパッドに対して半田接続を行うのは、上記金属板ＭＰのような導電性の接続部材を、ソースパッドＰＤＳに半田（接着層ＢＤ２に対応）を介して接合する場合に対応している。

ここで、開口部ＯＰＳから露出する部分のソース電極ＳＥ上に形成されためっき層ＰＬを、ソースパッド用のめっき層ＰＬＳと称し、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に形成されためっき層ＰＬを、ゲートパッド用のめっき層ＰＬＧと称することとする。また、ソースパッド用のめっき層ＰＬＳを構成するニッケルめっき層ＰＬ１および金めっき層ＰＬ２を、それぞれ、ソースパッド用のニッケルめっき層ＰＬＳ１およびソースパッド用の金めっき層ＰＬＳ２と称することとする。また、ゲートパッド用のめっき層ＰＬＧを構成するニッケルめっき層ＰＬ１および金めっき層ＰＬ２を、それぞれ、ゲートパッド用のニッケルめっき層ＰＬＧ１およびゲートパッド用の金めっき層ＰＬＧ２と称することとする。

このため、開口部ＯＰＳから露出する部分のソース電極ＳＥ上に、ソースパッド用のニッケルめっき層ＰＬＳ１とソースパッド用の金めっき層ＰＬＳ２とが下から順に形成され、それらニッケルめっき層ＰＬＳ１および金めっき層ＰＬＳ２によって、ソースパッド用のめっき層ＰＬＳが形成されている。また、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に、ゲートパッド用のニッケルめっき層ＰＬＧ１とゲートパッド用の金めっき層ＰＬＧ２とが下から順に形成され、それらニッケルめっき層ＰＬＧ１および金めっき層ＰＬＧ２によって、ゲートパッド用のめっき層ＰＬＧが形成されている。絶縁膜ＰＡの開口部ＯＰＳから露出する部分のソース電極ＳＥとその上のソースパッド用のめっき層ＰＬＳとにより、ソースパッドＰＤＳが形成され、絶縁膜ＰＡの開口部ＯＰＧから露出する部分のゲート電極ＧＥとその上のゲートパッド用のめっき層ＰＬＧとにより、ゲートパッドＰＤＧが形成される。

本実施の形態では、開口部ＯＰＳから露出する部分のソース電極ＳＥ上に形成されためっき層ＰＬ（ＰＬＳ）の厚さＴ１と、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に形成されためっき層ＰＬ（ＰＬＧ）の厚さＴ２とは、互いに相違しており、ゲートパッド用のめっき層ＰＬＧの厚さＴ２は、ソースパッド用のめっき層ＰＬＳの厚さＴ１よりも厚くなっている（すなわちＴ２＞Ｔ１）。また、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さＴ４は、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さＴ３よりも、厚くなっている（すなわちＴ４＞Ｔ３）。また、ソースパッド用のめっき層ＰＬＳとゲートパッド用のめっき層ＰＬＧとのそれぞれにおいて、ニッケルめっき層ＰＬ１の厚さは、金めっき層ＰＬ２の厚さよりも厚い。一例を挙げると、ニッケルめっき層ＰＬ１の厚さは、例えば２〜３μｍ程度であり、金めっき層ＰＬ２の厚さは、例えば０．０３〜０．１μｍ程度である。

また、本実施の形態では、ゲート用の開口部ＯＰＧの面積は、ソース用の開口部ＯＰＳの面積よりも小さく、従って、ゲートパッド用のめっき層ＰＬＧの面積（平面寸法）は、ソースパッド用のめっき層ＰＬＳの面積よりも小さい。つまり、ゲートパッドＰＤＧの面積は、ソースパッドＰＤＳの面積よりも小さい。なお、開口部ＯＰＧ，ＯＰＳやめっき層ＰＬＧ，ＰＬＳの面積に言及する場合、平面視における面積に対応している。また、半導体装置ＣＰの構成要素に関して平面視について言及する場合は、その半導体装置ＣＰを構成する半導体基板ＳＢの主面に略平行な平面で見た場合に対応している。

このような構成の半導体装置においては、パワートランジスタの動作電流は、ソースパッドＰＤＳ（ソース電極ＳＥ）とドレイン用の裏面電極ＢＥとの間に流れる。すなわち、トランジスタセル領域に形成されたトレンチゲート型のＭＩＳＦＥＴの動作電流は、半導体基板ＳＢの厚さ方向に流れる。このため、トランジスタセル領域に形成されたトレンチゲート型のＭＩＳＦＥＴは、縦型のトランジスタでもある。ここで、縦型のトランジスタとは、動作電流が、半導体基板（ＳＢ）の厚さ方向に流れるトランジスタに対応する。

また、本実施の形態では、半導体基板ＳＢに形成する半導体素子として、トレンチゲート型のＭＩＳＦＥＴを適用した場合について説明したが、これに限定されず、他の種類の半導体素子を半導体基板ＳＢに形成することもできる。

例えば、半導体基板ＳＢに、トレンチゲート型のＭＩＳＦＥＴの代わりにトレンチゲート型のＩＧＢＴを形成することもできる。トレンチゲート型のＩＧＢＴを適用した場合は、半導体基板ＳＢの裏面側にコレクタ用の半導体領域（ｐ型半導体領域）が形成される。また、トレンチゲート型のＩＧＢＴを適用した場合は、裏面電極ＢＥはコレクタ電極として機能し、上記ｎ^＋型半導体領域ＮＲはエミッタ用の半導体領域として機能し、上記ソース電極ＳＥはエミッタ電極として機能し、上記ソースパッドＰＤＳはエミッタパッド（エミッタ用ボンディングパッド）として機能する。

また、半導体基板ＳＢに、トレンチゲート型のＭＩＳＦＥＴの代わりにＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor) などを形成することもできる。

また、半導体基板ＳＢの主面上に、複数の配線層を含む配線構造（多層配線構造）を形成する場合に、本実施の形態を適用することもできる。この場合、その配線構造に含まれる複数の配線層のうちの最上層の配線層に、ボンディングパッドが形成されることになる。

図１５および図１６は、半導体装置ＣＰをパッケージ化した上記半導体装置ＰＫＧの要部断面図である。図１５には、図１１に相当する断面が示され、図１６には、上記図１２に相当する断面が示されている。

上記図３〜図９を参照して説明したように、金属板ＭＰが半田からなる接着層ＢＤ２を介してソースパッドＰＤＳに接合されている。このため、図１５には、金属板ＭＰが、半田ＳＤ（接着層ＢＤ２）を介して、ソースパッドＰＤＳに接合された状態が示されている。半田ＳＤは、上記接着層ＢＤ２に対応するものである。また、上記図３〜図９を参照して説明したように、ワイヤＷＡがゲートパッドＰＤＧに接合されている。このため、図１６には、ワイヤＷＡがゲートパッドＰＤＧに接合された状態が示されている。

なお、図１５には、半田ＳＤとニッケルめっき層ＰＬＳ１との間に、金めっき層ＰＬＳ２が残存している場合が示されている。他の形態として、ソースパッドＰＤＳの最上層を構成していた金めっき層ＰＬＳ２が、半田ＳＤと反応して半田ＳＤ内に取り込まれて合金化する場合もあり得る。その場合は、ソースパッドＰＤＳの最上層を構成していた金めっき層ＰＬＳ２は、半田ＳＤと混じり合った状態になり、半田接続（半田ＳＤによる金属板ＭＰの接続）を行った後のソースパッドＰＤＳの最上層は、金めっき層ＰＬＳ２ではなく、ニッケルめっき層ＰＬＳ１になる。

＜半導体装置（半導体チップ）の製造工程について＞
本発明の一実施の形態である半導体装置（半導体チップ）ＣＰの製造工程を、図１７〜図３４を参照して説明する。図１７〜図３４は、本実施の形態の半導体装置（半導体チップ）の製造工程中の要部断面図である。なお、図１７〜図３４のうち、図１７〜図２３、図２５、図２７、図２９、図３１および図３３には、上記図１１に相当する断面が示され、図２４、図２６、図２８、図３０、図３２および図３４には、上記図１２に相当する断面が示されている。

半導体装置を製造するには、まず、図１７に示されるように、例えばｎ型の単結晶シリコンなどからなる半導体基板ＳＢ（半導体ウエハ）を準備する。半導体基板ＳＢとして、いわゆるエピタキシャルウエハを用いることも可能である。

次に、図１８に示されるように、半導体基板ＳＢの主面に、溝ＴＲを形成する。溝ＴＲは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。

次に、例えば熱酸化法などを用いて、溝ＴＲの側面および底面上と、半導体基板ＳＢの上面上とに、比較的薄い酸化シリコン膜などからなる絶縁膜ＧＦ１を形成する。

次に、半導体基板ＳＢの主面全面上に、溝ＴＲ内を埋めるように、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などの導電膜ＰＳをＣＶＤ法などを用いて形成する。

次に、ゲート引き出し部ＴＧＬを形成する予定の領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＰＳ上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＰＳを異方性エッチング技術を用いてエッチバックする。このエッチバックにより、溝ＴＲ内と上記フォトレジストパターンの下に導電膜ＰＳを残し、それ以外の導電膜ＰＳを除去する。その後、フォトレジストパターンは除去する。図１９には、この段階が示されている。溝ＴＲ内に残存する絶縁膜ＧＦ１がゲート絶縁膜ＧＦとなり、溝ＴＲ内に残存する導電膜ＰＳがトレンチゲート電極ＴＧとなる。また、上記フォトレジストパターンの下に残存する導電膜ＰＳが、ゲート引き出し部ＴＧＬとなるが、このゲート引き出し部ＴＧＬは、トレンチゲート電極ＴＧと一体的に形成される。また、導電膜ＰＳのエッチバック工程で、半導体基板ＳＢの上面の絶縁膜ＧＦ１を除去する場合もある。

次に、図２０に示されるように、半導体基板ＳＢの主面に対してｐ型の不純物をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、半導体基板ＳＢの上層部に形成される。

次に、半導体基板ＳＢの主面に対してｎ型の不純物をイオン注入することなどにより、ｎ^＋型半導体領域ＮＲを形成する。ｎ^＋型半導体領域ＮＲの深さは、ｐ型半導体領域ＰＲの深さよりも浅く、ｎ^＋型半導体領域ＮＲはｐ型半導体領域ＰＲの上部に形成される。ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲは、溝ＴＲよりも浅く形成されるため、溝ＴＲは、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを貫通して、その下の半導体基板ＳＢ中で終端した状態となっている。

次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。

次に、図２１に示されるように、半導体基板ＳＢの主面上（主面全面上）に、トレンチゲート電極ＴＧおよびゲート引き出し部ＴＧＬを覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。

次に、図２２に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬに形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチングし、更に、半導体基板ＳＢをエッチングすることにより、ソース用のコンタクトホールＣＴ１を形成する。ソース用のコンタクトホールＣＴ１は、平面視で隣り合う溝ＴＲの間に形成される。ソース用のコンタクトホールＣＴ１の底面では、ｐ型半導体領域ＰＲが露出され、ソース用のコンタクトホールＣＴ１の側面の下部では、ｎ^＋型半導体領域ＮＲが露出される。なお、ソース用のコンタクトホールＣＴ１を形成した後、ソース用のコンタクトホールＣＴ１の底面から露出するｐ型半導体領域ＰＲに対してｐ型不純物をイオン注入することもできる。

次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチングすることにより、ゲート引き出し部ＴＧＬの上にゲート用のコンタクトホールＣＴ２を形成する。

次に、図２３および図２４に示されるように、半導体基板ＳＢの主面全面上に、すなわち、コンタクトホールＣＴ１，ＣＴ２内を含む絶縁膜ＩＬ上に、アルミニウム（Ａｌ）を主成分とする導電体膜（金属膜）ＣＤを、スパッタリング法などを用いて形成する。

次に、図２５および図２６に示されるように、導電体膜ＣＤをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷを形成する。具体的には、導電体膜ＣＤ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて導電体膜ＣＤをエッチングする。これにより、パターニングされた導電体膜ＣＤからなるソース電極ＳＥとゲート電極ＧＥとゲート配線ＧＥＷとが形成され、その後、フォトレジストパターンを除去する。上述のように、ゲート電極ＧＥとゲート配線ＧＥＷとは、互いに繋がっており、一体的に形成される。

ソース電極ＳＥは、絶縁膜ＩＬ上に形成されるとともに、ソース電極ＳＥの一部（ソース用ビア部）は、ソース用のコンタクトホールＣＴ１内を埋め込んでいる。また、ゲート電極ＧＥは、絶縁膜ＩＬ上に形成されるとともに、ゲート電極ＧＥの一部（ゲート用ビア部）は、ゲート用のコンタクトホールＣＴ２内を埋め込んでいる。

他の形態として、ソース用ビア部をソース電極ＳＥとは別工程で形成し、ゲート用ビア部をゲート配線ＧＥＷとは別工程で形成することもできる。その場合は、コンタクトホールＣＴ１，ＣＴ２を形成した後、絶縁膜ＩＬ上に、コンタクトホールＣＴ１，ＣＴ２内を埋めるように導電膜を形成してから、ＣＭＰ法などを用いてコンタクトホールＣＴ１，ＣＴ２の外部の導電膜を除去することで、コンタクトホールＣＴ１，ＣＴ２内を埋め込む導電性プラグを形成する。コンタクトホールＣＴ２内を埋め込む導電性プラグがゲート用ビア部に相当し、コンタクトホールＣＴ１内を埋め込む導電性プラグがエミッタ用ビア部に相当する。その後、導電性プラグが埋め込まれた絶縁膜ＩＬ上に導電体膜ＣＤしてから、フォトリソグラフィ技術およびエッチング技術を用いてその導電体膜ＣＤをパターニングすることにより、ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷを形成すればよい。

次に、図２７および図２８に示されるように、半導体基板ＳＢの主面上（主面全面上）に、すなわち絶縁膜ＩＬ上に、ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷを覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えば、ポリイミド系樹脂などの樹脂膜からなる。絶縁膜ＰＡを形成した段階では、ソース電極ＳＥ、ゲート電極ＧＥおよびゲート配線ＧＥＷは、全体が絶縁膜ＰＡで覆われる。

次に、図２９および図３０に示されるように、絶縁膜ＰＡをパターニングすることにより、絶縁膜ＰＡに開口部ＯＰ（ＯＰＧ，ＯＰＳ）を形成する。

絶縁膜ＰＡのパターニングは、絶縁膜ＰＡを感光性樹脂膜として形成しておき、感光性樹脂からなる絶縁膜ＰＡ上にフォトレジストパターン（図示せず）を形成してから、その感光性樹脂からなる絶縁膜ＰＡを露光、現像処理することにより、開口部ＯＰとなる部分の絶縁膜ＰＡを選択的に除去することで、行うことができる。あるいは、絶縁膜ＰＡのパターニングは、絶縁膜ＰＡ上にフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、開口部ＯＰとなる部分の絶縁膜ＰＡを選択的に除去することで、行うことができる。その場合は、絶縁膜ＰＡは、感光性樹脂膜でなくともよい。開口部ＯＰのうち、開口部ＯＰＳはソース電極ＳＥ上に形成され、開口部ＯＰＧはゲート電極ＧＥ上に形成され、開口部ＯＰＳの底部ではソース電極ＳＥが露出され、開口部ＯＰＧの底部ではゲート電極ＧＥが露出される。平面視において、開口部ＯＰＳはソース電極ＳＥに内包され、開口部ＯＰＧはゲート電極ＧＥに内包されている。開口部ＯＰＳと開口部ＯＰＧとは、つながっておらず、互いに離間している。

次に、図３１および図３２に示されるように、開口部ＯＰから露出する導電体膜ＣＤ上に、すなわち、開口部ＯＰＳから露出するソース電極ＳＥ上と、開口部ＯＰＧから露出するゲート電極ＧＥ上とに、めっき法を用いてめっき層ＰＬを形成する。めっき層ＰＬは、好ましくは、ニッケルめっき層ＰＬ１とその上の金めっき層ＰＬ２との積層膜からなり、めっき法（好適には無電解めっき法）を用いて形成することができる。すなわち、開口部ＯＰから露出する導電体膜ＣＤ上に、ニッケルめっき層ＰＬ１と金めっき層ＰＬ２とをめっき法（好適には無電解めっき法）を用いて順に形成することにより、ニッケルめっき層ＰＬ１と金めっき層ＰＬ２との積層膜からなるめっき層ＰＬを形成することができる。めっき法を用いることで、開口部ＯＰから露出する導電体膜ＣＤ上に選択的にめっき層ＰＬを形成することができる。絶縁膜ＰＡで覆われた部分の導電体膜ＣＤ上や、絶縁膜ＰＡ上には、めっき層ＰＬは形成されずに済む。

次に、必要に応じて、半導体基板ＳＢの裏面を研削または研磨して、半導体基板ＳＢの厚みを薄くする。

次に、図３３および図３４に示されるように、半導体基板ＳＢの裏面全体に裏面電極ＢＥを形成する。裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面に近い側から順に、チタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層金属膜などからなり、例えば蒸着法などを用いて形成することができる。

その後、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置ＣＰ）が取得される。

このようにして、本実施の形態の半導体装置ＣＰが製造される。

＜めっき層ＰＬ形成工程について＞
図３５および図３６を参照して、上記めっき層ＰＬの形成工程について、より詳細に説明する。図３５は、めっき層ＰＬ形成工程の詳細を示すプロセスフロー図であり、図３６は、めっき層ＰＬ形成工程の説明図である。図３６には、処理装置（めっき装置）の断面図が模式的に示されているが、図面を見やすくするために、ハッチングは省略してある。

上記めっき層ＰＬの形成工程で用いられる処理装置（めっき装置）ＭＳは、バッチ式の処理装置である。処理装置ＭＳは、複数の処理槽（薬液槽）ＢＨを有しているが、図面の簡略化のために、図３６では、処理装置ＭＳが有する複数の処理槽ＢＨのうち、代表して、ニッケルめっき層ＰＬ１形成工程で使用される処理槽ＢＨ１を示してある。また、図３６では、薬液の流れを矢印で模式的に示してある。

処理装置ＭＳの各処理槽ＢＨは、処理槽ＢＨの底部から処理槽ＢＨ内に薬液を導入することが可能になっている。また、各処理槽ＢＨに対して外槽（回収槽）ＧＢが設けられている。各処理槽ＢＨにおいて、処理槽ＢＨの底部から導入された薬液は、その処理槽ＢＨ内に貯留されるが、処理槽ＢＨの上部から溢れた（オーバーフローした）薬液は、外槽ＧＢで回収されるようになっている。また、各処理槽ＢＨ内には、ウエハを保持できるウエハ保持部ＷＨが配置されている。各処理槽ＢＨ内において、ウエハ保持部ＷＨに、複数のウエハ（半導体ウエハ）ＷＦを配置（収容）することができるようになっている。なお、ここで用いられるウエハＷＦは、上記半導体基板ＳＢに対応している。また、処理装置ＭＳは、図示はしないけれども、排気用の配管が接続された処理室内に配置されている。

各処理槽ＢＨにおいて、処理すべき複数のウエハＷＦを、処理槽ＢＨ内に貯留された薬液中に浸漬し、ウエハ保持部に配置することで、処理槽ＢＨ内の薬液中に複数のウエハＷＦが浸漬された状態が所定の時間維持され、各ウエハＷＦに対する処理（図３５に示されるいずれかの処理）が行われる。図３５の各ステップの処理は、それぞれ、そのステップを行うための専用の処理槽ＢＨで行うことができる。また、各処理槽ＢＨにおいて、薬液による処理が行われた後には、ウエハＷＦに対する純水洗浄処理を行うことができる。

上記めっき層ＰＬの形成工程について、具体的に説明する。

上述したように絶縁膜ＰＡに開口部ＯＰ（ＯＰＧ，ＯＰＳ）を形成した後、例えばＡｒ（アルゴン）プラズマ処理などを行うことにより、開口部ＯＰから露出する導電体膜ＣＤの表面の自然酸化膜や有機物を除去する。このＡｒプラズマ処理は、プラズマ処理装置（図示せず）を用いて行うことができる。

次に、処理装置ＭＳにて、ウエハＷＦに対する脱脂処理（脱脂洗浄処理）を行う（図３５のステップＳ１）。脱脂処理は、脱脂処理用の処理槽ＢＨにて行うことができる。この脱脂処理により、開口部ＯＰから露出する導電体膜ＣＤの表面が清浄化される。脱脂処理の後には、ウエハＷＦに対する純水洗浄処理が行われる。

次に、酸洗浄（図３５のステップＳ２ａ）を行い、その後に、第1ジンケート処理を行う（図３５のステップＳ２）。

ステップＳ２の第１ジンケート処理では、開口部ＯＰから露出する導電体膜ＣＤの表面にジンケート液を接触させ、Ａ１（アルミニウム）とＺｎ（亜鉛）の置換反応により、開口部ＯＰから露出する導電体膜ＣＤの表面にＺｎ膜（亜鉛膜）を形成する。具体的には、第1ジンケート処理用の処理槽ＢＨ内に貯留されたジンケート液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、第１ジンケート処理を行い、開口部ＯＰから露出する導電体膜ＣＤの表面にＺｎ膜を形成する。

次に、希硝酸などを用いた酸洗浄（図３５のステップＳ３）を行って、開口部ＯＰから露出する導電体膜ＣＤの表面のＺｎ膜を剥離する。

次に、第２ジンケート処理を行う（図３５のステップＳ４）。ステップＳ４の第２ジンケート処理では、開口部ＯＰから露出する導電体膜ＣＤの表面にジンケート液を接触させ、Ａ１（アルミニウム）とＺｎ（亜鉛）の置換反応により、開口部ＯＰから露出する導電体膜ＣＤの表面にＺｎ膜（亜鉛膜）を形成する。具体的には、第２ジンケート処理用の処理槽ＢＨ内に貯留されたジンケート液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、第２ジンケート処理を行い、開口部ＯＰから露出する導電体膜ＣＤの表面にＺｎ膜を形成する。このように、ジンケート処理を２回繰り返すことによって、緻密で均一なＺｎ膜を形成することができる。

次に、Ｎｉめっき処理（図３５のステップＳ５）を行って、Ｚｎ膜（図示せず）のＺｎを核として、めっき膜（Ｎｉ膜）を成長させる。すなわち、Ｚｎ膜（図示せず）が形成された導電体膜ＣＤの表面（開口部ＯＰからの露出表面）を、Ｎｉめっき用のめっき液と接触させることにより、ニッケルめっき層ＰＬ１を形成する。具体的には、めっき液として次亜燐酸系のめっき液を用い、Ｎｉめっき用の処理槽ＢＨ１内に貯留された８５℃程度のめっき液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、めっき処理（Ｎｉめっき処理）を行い、例えば２．５μｍ程度の膜厚のニッケルめっき層ＰＬ１を形成する。このニッケルめっき層ＰＬ１は、開口部ＯＰから露出する導電体膜ＣＤの表面上に選択的に成長される。このため、ステップＳ５で、開口部ＯＰＳから露出するソース電極ＳＥ上に、ソースパッド用のニッケルめっき層ＰＬＳ１が形成され、開口部ＯＰＧから露出するゲート電極ＧＥ上に、ゲートパッド用のニッケルめっき層ＰＬＧ１が形成される。

ニッケルめっき層ＰＬ１は、好ましくは、リン（Ｐ）を含有する無電解ニッケルめっき層である。使用するめっき液としては、硫酸ニッケルを含有し、還元剤として次亜リン酸塩を含むめっき液を例示できる。めっき液の温度は、例えば８０〜９０℃程度とすることができ、ｐＨは例えば４〜５程度、Ｎｉ濃度は例えば５〜６．５ｇ／ｌ（グラム／リットル）程度とすることができる。

次に、Ａｕ（金）めっき処理（図３５のステップＳ６）を行って、めっき膜（Ａｕ膜）を成長させる。

ステップＳ６のＡｕめっき処理としては、まず、置換Ａｕめっき処理（図３５のステップＳ６ａ）を行うことができる。ステップＳ６ａの置換Ａｕめっき処理において、ニッケルめっき層ＰＬ１の表面を、Ａｕめっき用のめっき液と接触させることにより、金めっき層（Ａｕめっき層）を形成する。具体的には、置換Ａｕめっき用の処理槽ＢＨ内に貯留された置換Ａｕめっき用のめっき液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、めっき処理（Ａｕめっき処理）を行い、ニッケルめっき層ＰＬ１上に金めっき層を形成する。この金めっき層は、開口部ＯＰから露出する導電体膜ＣＤ上に形成されたニッケルめっき層ＰＬ１上に選択的に成長する。この際の置換Ａｕめっきとしては、ノンシアンタイプの置換Ａｕめっきを適用することができる。なお、ノンシアンタイプの置換Ａｕめっきでは、シアン化合物を含有しないめっき液を使用する。使用するめっき液としては、亜硫酸金ナトリウムを含有するめっき液を例示できる。めっき液の温度は、例えば６０〜７０℃程度とすることができ、ｐＨは例えば８〜９程度、Ａｕ濃度は例えば１．５〜２．５ｇ／ｌ（グラム／リットル）程度とすることができる。

置換Ａｕめっきでは、通常、置換反応が完了するとＡｕ膜の成膜が止まってしまうため、Ａｕ膜を厚く（例えば、０．０５μｍ以上）形成する場合は、ステップＳ６ａの置換Ａｕめっき処理の後に、還元Ａｕめっき処理（図３５のステップＳ６ｂ）を行うことができる。すなわち、ステップＳ６ａの置換Ａｕめっき処理で形成したＡｕ膜の上にステップＳ６ｂの還元Ａｕめっき処理で所望の膜厚のＡｕ膜を形成する。ステップＳ６ｂの還元Ａｕめっき処理において、ステップＳ６ａで形成したＡｕ膜の表面を、還元Ａｕめっき用のめっき液と接触させることにより、金めっき層を更に形成する。具体的には、還元Ａｕめっき用の処理槽ＢＨ内に貯留された還元Ａｕめっき用のめっき液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、めっき処理（Ａｕめっき処理）を行い、ステップＳ６ａで形成したＡｕ膜上に金めっき層を更に形成する。この際の還元Ａｕめっきとしては、ノンシアンタイプの還元Ａｕめっきを適用することができる。なお、ノンシアンタイプの還元Ａｕめっきでは、シアン化合物を含有しないめっき液を使用する。使用するめっき液としては、亜硫酸金ナトリウムを含有し、更に還元剤と安定剤を含むめっき液を例示できる。めっき液の温度は、例えば４５〜５５℃程度とすることができ、ｐＨは例えば７〜７．５程度、Ａｕ濃度は例えば２．５〜３．５ｇ／ｌ（グラム／リットル）程度とすることができる。

ステップＳ６ａとステップＳ６ｂとの両方を行った場合は、ステップＳ６ａで形成されたＡｕ膜とステップＳ６ｂで形成されたＡｕ膜とにより、上記金めっき層ＰＬ２が形成される。また、ステップＳ６ａを行った後にステップＳ６ｂを行わなかった場合は、ステップＳ６ａで形成されたＡｕ膜により、上記金めっき層ＰＬ２が形成される。このため、ステップＳ６で、ニッケルめっき層ＰＬＳ１上に、ソースパッド用の金めっき層ＰＬＳ２が形成され、ニッケルめっき層ＰＬＧ１上に、ゲートパッド用の金めっき層ＰＬＧ２が形成される。

＜検討の経緯について＞
本発明者は、ボンディングパッドについて検討している。半導体チップが備える複数のボンディングパッドにおいて、面積が異なる場合がある。すなわち、半導体チップに、小面積のボンディングパッドと、大面積のボンディングパッドとが設けられる場合がある。例えば、パワーＭＩＳＦＥＴを内蔵する半導体チップにおいては、ソース用のボンディングパッドであるソースパッドの面積は、ゲート用のボンディングパッドであるゲートパッドの面積に比べて、かなり大きくなっている。そうすることで、パワーＭＩＳＦＥＴを内蔵する半導体チップをパッケージ化する際に、ゲートパッドにワイヤを接続するとともに、ソースパッドには金属板を接続することができる。パワーＭＩＳＦＥＴでは大電流が流れるが、ソースパッドに金属板を接続すれば、ワイヤに比べて金属板は低抵抗であり、その金属板が、大電流が流れる電流経路として機能することができるため、大電流が流れる電流経路の抵抗を低減することができ、導通損失を低減することができる。

ボンディングパッドは、表面にめっき層を有している。ワイヤを接続するボンディングパッドでは、表面のめっき層が薄いと、ワイヤボンディング時の物理的衝撃により、そのめっき層にクラックが生じてしまう懸念がある。一方、金属板を接続するボンディングパッドでは、表面のめっき層が薄くとも、金属板を接続する際にクラックは発生せずに済む。これは、ボンディングパッドに金属板を接続する場合は、ボンディングパッドにワイヤを接続する場合に比べて、ボンディングパッドに加わる物理的衝撃が比較的小さいからである。ボンディングパッドの表面のめっき層にクラックが発生すると、半導体装置（半導体パッケージ）の信頼性が低下するため、ボンディングパッドの表面のめっき層にクラックが発生することは防ぐことが望ましい。

ワイヤを接続するボンディングパッドでは、表面のめっき層を厚くすると、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性が高まるため、ワイヤボンディング時の物理的衝撃に起因したクラックは発生しにくくなる。一方、面積が大きなボンディングパッド（金属板を接続するボンディングパッド）では、表面のめっき層を厚くすると、そのめっき層の応力が大きくなってしまい、反り（半導体基板の反り）の問題が発生する懸念がある。これは、ワイヤを接続するボンディングパッドに比べて、金属板を接続するボンディングパッドの方が面積が大きいが、ボンディングパッドの面積が大きくなるほど、めっき層の面積も大きくなり、そのめっき層の応力の影響も大きくなるからである。めっき層の応力に起因して半導体基板に反りが発生すると、種々の工程で不具合が生じる懸念がある。これは、製造された半導体装置（半導体チップまたは半導体パッケージ）の信頼性の低下や、あるいは、半導体装置の製造歩留まりの低下につながる虞があるため、ボンディングパッドの表面のめっき層に起因した反りの発生は、防ぐことが望ましい。

図３７および図３８は、本発明者が検討した検討例の半導体装置（半導体チップ）の要部断面図であり、図３７には、上記図１１に相当する断面が示され、図３８には、上記図１２に相当する断面が示されている。

図３７および図３８の検討例の場合は、開口部ＯＰＳから露出する部分のソース電極ＳＥ上と、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上とに、上記めっき層ＰＬに相当するめっき層ＰＬ１００が形成されている。なお、めっき層ＰＬ１００は、ニッケル（Ｎｉ）めっき層ＰＬ１０１とその上の金（Ａｕ）めっき層ＰＬ１０２との積層膜からなる。

ここで、図３７および図３８の検討例において、開口部ＯＰＳから露出する部分のソース電極ＳＥ上に形成されためっき層ＰＬ１００を、ソースパッド（ＰＤＳ１０１）用のめっき層ＰＬＳ１００と称し、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に形成されためっき層ＰＬ１００を、ゲートパッド（ＰＤＧ１０１）用のめっき層ＰＬＧ１００と称することとする。また、図３７および図３８の検討例において、ソースパッド用のめっき層ＰＬＳ１００を構成するニッケルめっき層ＰＬ１０１および金めっき層ＰＬ１０２を、それぞれ、ソースパッド用のニッケルめっき層ＰＬＳ１０１およびソースパッド用の金めっき層ＰＬＳ１０２と称することとする。また、図３７および図３８の検討例において、ゲートパッド用のめっき層ＰＬＧ１００を構成するニッケルめっき層ＰＬ１０１および金めっき層ＰＬ１０２を、それぞれ、ゲートパッド用のニッケルめっき層ＰＬＧ１０１およびゲートパッド用の金めっき層ＰＬＧ１０２と称することとする。

図３７および図３８の検討例の半導体装置と上記図１１および図１２の本実施の形態の半導体装置とが相違しているのは、ボンディングパッド用のめっき層の厚さである。

すなわち、図３７および図３８の検討例の場合は、ソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１と、ゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２とは、互いに同じである（Ｔ１０１＝Ｔ１０２）。また、ソースパッド用のニッケルめっき層ＰＬＳ１０１の厚さＴ１０３と、ゲートパッド用のニッケルめっき層ＰＬＧ１０１の厚さＴ１０４とは、互いに同じ（Ｔ１０３＝Ｔ１０４）であり、また、ソースパッド用の金めっき層ＰＬＳ１０２の厚さと、ゲートパッド用の金めっき層ＰＬＧ１０２の厚さとは、互いに同じである。

図３７および図３８の検討例の場合は、ソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１とゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２とが互いに同じであることから、ゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２を薄くすると、必然的に、ソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１も薄くなる。また、ゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２を厚くすると、必然的に、ソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１も厚くなる。

しかしながら、図３７および図３８の検討例において、ゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２とソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１とを薄くしてしまうと、ゲートパッドＰＤＧ１０１にワイヤを接続する際に、ワイヤボンディング時の物理的衝撃により、ゲートパッド用のめっき層ＰＬＧ１００にクラックが生じてしまう懸念がある。

一方、図３７および図３８の検討例において、ワイヤボンディング時のクラックが発生しにくくなるように、ゲートパッド用のめっき層ＰＬＧ１００の厚さＴ１０２とソースパッド用のめっき層ＰＬＳ１００の厚さＴ１０１とを厚くしてしまうと、大面積のソースパッド用のめっき層ＰＬＳ１００の応力に起因して、反り（半導体基板の反り）の問題が発生する懸念がある。

＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された層間絶縁膜（ここでは絶縁膜ＩＬ）と、その層間絶縁膜（ＩＬ）上に形成されたソース電極ＳＥおよびゲート電極ＧＥと、その層間絶縁膜（ＩＬ）上に、ソース電極ＳＥおよびゲート電極ＧＥを覆うように形成された絶縁膜ＰＡと、を有している。ここで、ソース電極ＳＥは、ソースパッドＰＤＳ（第１パッド）用の導電膜パターン（第１導電膜パターン）であり、ゲート電極ＧＥは、ゲートパッドＰＤＧ（第２パッド）用の導電膜パターン（第２導電膜パターン）である。絶縁膜ＰＡには、ソース電極ＳＥの一部を露出する、ソースパッドＰＤＳ（第１パッド）用の開口部ＯＰＳ（第１開口部）と、ゲート電極ＧＥの一部を露出する、ゲートパッドＰＤＧ（第２パッド）用の開口部ＯＰＧ（第２開口部）と、が形成されている。絶縁膜ＰＡの開口部ＯＰＳから露出する部分のソース電極ＳＥ上には、ソースパッド用のめっき層ＰＬＳ（第１めっき層）が形成され、絶縁膜ＰＡの開口部ＯＰＧから露出する部分のゲート電極ＧＥ上には、ゲートパッド用のめっき層ＰＬＧ（第２めっき層）が形成されている。絶縁膜ＰＡの開口部ＯＰＳから露出する部分のソース電極ＳＥ（第１導電膜パターン）とその上のめっき層ＰＬＳ（第１めっき層）とにより、ソースパッドＰＤＳ（第１パッド）が形成される。また、絶縁膜ＰＡの開口部ＯＰＧから露出する部分のゲート電極ＧＥ（第２導電膜パターン）とその上のめっき層ＰＬＧ（第２めっき層）とにより、ゲートパッドＰＤＧ（第２パッド）が形成される。

本実施の形態の主要な特徴のうちの一つは、開口部ＯＰＧ（第２開口部）の面積が、開口部ＯＰＳ（第１開口部）の面積よりも小さいことである。言い換えると、ゲートパッドＰＤＧ（第２パッド）の面積は、ソースパッドＰＤＳ（第１パッド）の面積よりも小さい。本実施の形態の主要な特徴のうちの他の一つは、ゲートパッド用のめっき層ＰＬＧ（第２めっき層）の厚さＴ２が、ソースパッド用のめっき層ＰＬＳ（第１めっき層）の厚さＴ１よりも厚いことである（すなわちＴ２＞Ｔ１）。

本実施の形態では、ゲートパッド用のめっき層ＰＬＧの厚さＴ２が、ソースパッド用のめっき層ＰＬＳの厚さＴ１よりも厚いことで、面積が小さなゲートパッドＰＤＧについては、めっき層ＰＬ（ＰＬＧ）の厚さを厚くし、面積が大きなソースパッドＰＤＳについては、めっき層ＰＬ（ＰＬＳ）の厚さを薄くすることができる。

面積が小さなゲートパッドＰＤＧについては、めっき層ＰＬ（ＰＬＧ）の厚さを厚くしたことで、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性が高まるため、ワイヤボンディング時の物理的衝撃に起因したクラックは発生しにくくなる。このため、面積が小さなゲートパッドＰＤＧについては、ワイヤボンディング時にめっき層ＰＬ（ＰＬＧ）にクラックが発生するのを抑制または防止することができる。従って、半導体装置（半導体チップを含む半導体パッケージ）の信頼性を向上させることができる。

一方、ゲートパッドＰＤＧよりも面積が大きなソースパッドＰＤＳについては、めっき層ＰＬ（ＰＬＳ）の厚さを薄くしたことで、そのめっき層ＰＬ（ＰＬＳ）の応力を抑制することができ、めっき層ＰＬ（ＰＬＳ）の応力に起因して生じ得る問題を改善することができる。例えば、めっき層ＰＬ（ＰＬＳ）の応力に起因して半導体基板の反りが発生するのを、抑制または防止することができる。これにより、種々の工程で不具合が生じるのを防止できる。従って、製造された半導体装置（半導体チップまたは半導体パッケージ）の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。

ゲートパッドＰＤＧとソースパッドＰＤＳのうち、面積が大きなソースパッドＰＤＳについては、めっき層ＰＬ（ＰＬＳ）の面積が大きいことで、そのめっき層ＰＬ（ＰＬＳ）の応力が大きくなってめっき層ＰＬ（ＰＬＳ）の応力に起因した問題（例えば半導体基板の反りの問題）が発生しやすい。そこで、本実施の形態では、ゲートパッドＰＤＧとソースパッドＰＤＳのうち、面積が大きなソースパッドＰＤＳについては、めっき層ＰＬ（ＰＬＳ）の応力を抑制するために、めっき層ＰＬ（ＰＬＳ）の厚さを薄くしている。また、ゲートパッドＰＤＧとソースパッドＰＤＳのうち、面積が小さなゲートパッドＰＤＧについては、めっき層ＰＬ（ＰＬＧ）面積が小さいことで、そのめっき層ＰＬ（ＰＬＧ）の応力は抑制されるため、めっき層ＰＬ（ＰＬＧ）の応力に起因した問題（例えば半導体基板の反りの問題）は発生しにくい。そこで、本実施の形態では、ゲートパッドＰＤＧとソースパッドＰＤＳのうち、面積が小さなゲートパッドＰＤＧについては、めっき層ＰＬ（ＰＬＧ）の厚さを厚くし、それによって、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を高めている。

面積が大きなソースパッド用のめっき層ＰＬＳについては厚さを薄くし、面積が小さなゲートパッド用のめっき層ＰＬＧについては、ソースパッド用のめっき層ＰＬＳよりも厚くしたことで、応力の影響が懸念されるソースパッド用のめっき層ＰＬＳについての応力を抑制でき、また、ゲートパッドＰＤＧについてワイヤボンディング時の耐久性を高めることができる。これにより、半導体装置の総合的な信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。

また、めっき層ＰＬは、開口部ＯＰから露出する部分の導電体膜ＣＤ上に形成されたニッケルめっき層ＰＬ１を含んでいる。すなわち、ソースパッド用のめっき層ＰＬＳは、開口部ＯＰＳから露出する部分のソース電極ＳＥ上に形成されたニッケルめっき層ＰＬＳ１を含み、また、ゲートパッド用のめっき層ＰＬＧは、開口部ＯＰＧから露出する部分のゲート電極ＧＥ上に形成されたニッケルめっき層ＰＬＧ１を含んでいる。ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さＴ４は、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さＴ３よりも厚い（Ｔ４＞Ｔ３）ことが好ましい。

ニッケル（Ｎｉ）は比較的硬い金属材料であり、それに比べて、アルミニウム（Ａｌ）は比較的柔らかい金属材料である。このため、ニッケルめっき層ＰＬ１は、導電体膜ＣＤよりも硬く、導電体膜ＣＤは、ニッケルめっき層ＰＬ１よりも柔らかい。従って、ニッケルめっき層ＰＬ１は、ワイヤボンディング時に物理的衝撃によるクラックが発生するリスクが高い膜である。このため、ワイヤボンディング時に物理的衝撃を受けるワイヤ接続用のボンディングパッド（ここではゲートパッドＰＤＧ）では、ニッケルめっき層ＰＬ１（ＰＬＧ１）を厚くしておき、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を高めておくことが望ましい。また、ニッケルめっき層ＰＬ１は、比較的硬い金属材料からなるため、応力が大きくなると半導体基板の反りを発生させやすい膜である。このため、面積が大きなボンディングパッド（ここではソースパッドＰＤＳ）では、ニッケルめっき層ＰＬ１（ＰＬＳ１）を厚くしてしまうと、そのニッケルめっき層ＰＬ１（ＰＬＳ１）の応力が大きくなって、半導体基板の反りが発生する虞があるため、ニッケルめっき層ＰＬ１（ＰＬＳ１）の厚さを薄くしておくことが望ましい。このため、ボンディングパッド用のめっき層ＰＬがニッケルめっき層ＰＬ１を含む場合は、ボンディングパッドに応じてこのニッケルめっき層ＰＬ１の厚さを制御することが、特に重要である。

そこで、本実施の形態では、面積が小さなゲートパッド用のニッケルめっき層ＰＬＧ１の厚さＴ４を、面積が大きなソースパッド用のニッケルめっき層ＰＬＳ１の厚さＴ３よりも厚くすることが好ましい（すなわちＴ４＞Ｔ３）。すなわち、本実施の形態では、ゲートパッド用のめっき層ＰＬＧを、ソースパッド用のめっき層ＰＬＳよりも厚くしているが、特に、ゲートパッド用のニッケルめっき層ＰＬＧ１をソースパッド用のニッケルめっき層ＰＬＳ１よりも厚くする。面積が小さなゲートパッドＰＤＧについては、特に、ニッケルめっき層ＰＬ１（ＰＬＧ１）の厚さを厚くしたことで、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を効果的に高めることができ、ワイヤボンディング時にニッケルめっき層ＰＬ１（ＰＬＧ１）にクラックが発生するのを的確に抑制または防止することができる。一方、ゲートパッドＰＤＧよりも面積が大きなソースパッドＰＤＳについては、ニッケルめっき層ＰＬ１（ＰＬＳ１）の厚さを薄くしたことで、そのニッケルめっき層ＰＬ１（ＰＬＳ１）の応力を抑制することができ、ニッケルめっき層ＰＬ１（ＰＬＳ１）の応力に起因して生じ得る問題を改善することができる。例えば、ニッケルめっき層ＰＬ１（ＰＬＳ１）の応力に起因して半導体基板の反りが発生するのを、的確に抑制または防止することができる。従って、製造された半導体装置（半導体チップを含む半導体パッケージ）の信頼性を的確に向上させることができる。

金（Ａｕ）は、ニッケル（Ｎｉ）と比べて比較的柔らかい金属材料である。また、各ボンディングパッドにおいて、金めっき層ＰＬ２の厚さは、ニッケルめっき層ＰＬ１の厚さよりもかなり薄い。このため、ニッケルめっき層ＰＬ１に比べて、金めっき層ＰＬ２については、ニッケルめっき層ＰＬ１に関連して懸念されるような問題（ワイヤボンディング時のクラックや半導体基板の反りの問題）が生じるリスクは小さい。このため、ボンディングパッドに応じてニッケルめっき層ＰＬ１の厚さを制御することが重要であり、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも厚くすればよい。このため、ゲートパッド用の金めっき層ＰＬＧ２の厚さと、ソースパッド用の金めっき層ＰＬＳ２の厚さとは、互いに同じであっても、あるいは、互いに相違していてもよく、また、ゲートパッド用の金めっき層ＰＬＧ２の厚さが、ソースパッド用の金めっき層ＰＬＳ２の厚さより厚くともよい。

ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さＴ４は、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さＴ３の１．２倍以上（すなわちＴ４≧Ｔ３×１．２）であれば好ましく、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さＴ３の１．３倍以上（すなわちＴ４≧Ｔ３×１．３）であれば、更に好ましい。

ニッケルめっき層を無電解めっき法で形成する場合の厚さのばらつきは、せいぜい５％程度である。本実施の形態では、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さは、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも積極的に（意図的に）厚くしており、好ましくは、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さの１．２倍以上、より好ましくは、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さの１．３倍以上である。そうすることにより、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを厚くしたことによる効果（ワイヤボンディング時の耐久性向上）と、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さを薄くしたことによる効果（半導体基板の反りの防止）とを、効率的に享受することができる。

また、本実施の形態では、面積が小さなボンディングパッド（ここではゲートパッドＰＤＧ）については、めっき層ＰＬ（特にニッケルめっき層ＰＬ１）の厚さを厚くし、面積が大きなボンディングパッド（ここではソースパッドＰＤＳ）については、めっき層ＰＬ（特にニッケルめっき層ＰＬ１）の厚さを薄くすることで、上述したような効果を得ることができる。このような効果は、面積が小さなボンディングパッド（ここではゲートパッドＰＤＧ）と面積が大きなボンディングパッド（ここではソースパッドＰＤＳ）との面積比が大きいほど、より顕著となる。このため、本実施の形態は、開口部ＯＰＳの面積が開口部ＯＰＧの面積の９倍以上である場合に適用すれば、より好適である。そうすれば、ボンディングパッドに応じてめっき層ＰＬ（特にニッケルめっき層ＰＬ１）の厚さを制御したことによって得られる効果は極めて大きくなる。

なお、ソースパッドＰＤＳの面積は、開口部ＯＰＳの面積とほぼ一致しており、また、ゲートパッドＰＤＧの面積は、開口部ＯＰＧの面積とほぼ一致している。このため、開口部ＯＰＳの面積が開口部ＯＰＧの面積の９倍以上であることは、ソースパッドＰＤＳの面積がゲートパッドＰＤＧの面積の９倍以上であることに対応している。つまり、本実施の形態は、ソースパッドＰＤＳの面積がゲートパッドＰＤＧの面積の９倍以上である場合に適用すれば、より好適である。

また、半導体装置ＣＰが、ゲートパッドＰＤＧ以外にも、ソースパッドＰＤＳよりも小さくかつワイヤを接続するためのパッド（例えば上記図１０のパッドＰＤ１）を更に有している場合は、そのワイヤ接続用のパッド（ＰＤ１）のめっき層ＰＬの構成（層構造、材料および厚さ）は、ゲートパッド用のめっき層ＰＬＧと同様とすることができる。これにより、ワイヤ接続用のパッド（ＰＤＧ，ＰＤ１）のめっき層ＰＬの厚さを、ソースパッド用のめっき層ＰＬＳの厚さよりも厚くすることができ、特に、ワイヤ接続用のパッド（ＰＤＧ，ＰＤ１）のニッケルめっき層ＰＬ１の厚さを、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも厚くすることができる。これにより、ワイヤ接続用のパッド（ＰＤＧ，ＰＤ１）において、ワイヤボンディング時のクラックを防止することができる。

本実施の形態では、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも意図的に厚くしているが、その具体的な手法について、以下に説明する。

上記＜めっき層ＰＬ形成工程について＞の欄でも説明したように、上記ステップＳ５において、Ｎｉめっき用の処理槽ＢＨ１内に貯留されためっき液中にウエハＷＦを浸漬し、ウエハＷＦがめっき液中に浸漬された状態を所定の時間維持することにより、ニッケルめっき層ＰＬ１が形成される。ニッケルめっき層ＰＬ１は、開口部ＯＰから露出する導電体膜ＣＤの表面上に、すなわち、開口部ＯＰＧから露出するゲート電極ＧＥの表面上と開口部ＯＰＳから露出するソース電極ＳＥの表面上とに、選択的に成長する。使用するめっき液は、例えば、硫酸ニッケルを含有し、還元剤として次亜リン酸塩を含んでいる。

無電解Ｎｉめっき工程（ステップＳ５）では、次の式１で示される反応式のように、還元剤（ここでは次亜リン酸塩）からの電子の供給によって、Ｎｉ金属が、開口部ＯＰから露出する導電体膜ＣＤ上に析出する。

Ｎｉ^２＋＋Ｈ_２ＰＯ_２ ⁻＋Ｈ_２Ｏ→Ｎｉ＋Ｈ_２ＰＯ_３ ⁻＋２Ｈ^＋ ・・・（式１）
式１からも分かるように、還元剤の供給が減少すると、ニッケルめっき膜の成膜速度は低下する。

そこで、本実施の形態では、開口部ＯＰＧから露出するゲート電極ＧＥの近傍よりも、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方が、めっき液中の還元剤の濃度が低くなった状態で、ニッケルめっき層ＰＬ１（ＰＬＳ１，ＰＬＧ１）が成長するようにする。これにより、ゲートパッド用のニッケルめっき層ＰＬＧ１の成膜速度（成膜レート）が、ソースパッド用のニッケルめっき層ＰＬＳ１の成膜速度（成膜レート）よりも大きく（速く）なり、その結果、開口部ＯＰＧから露出するゲート電極ＧＥ上に形成されたニッケルめっき層ＰＬＧ１の厚さを、開口部ＯＰＳから露出するソース電極ＳＥ上に形成されたニッケルめっき層ＰＬＳ１の厚さよりも厚くすることができる。

具体的には、処理槽ＢＨ１内に貯留されためっき液中にウエハＷＦを浸漬し、ウエハ保持部ＷＨに配置した後、めっき液の流速を低くし（例えば１８Ｌ／ｍｉｎから１０Ｌ／ｍｉｎに下げ）、ウエハＷＦを揺動させずに静止状態とする。これにより、開口部ＯＰから露出する導電体膜ＣＤの表面に対して、その表面近傍のめっき液は、ほとんど動かない状態になり、この状態を所定の時間維持する。上記式１の反応により、開口部ＯＰＧから露出するゲート電極ＧＥの表面上と、開口部ＯＰＳから露出するソース電極ＳＥの表面上とに、Ｎｉ金属が析出するが、開口部ＯＰＳの面積が開口部ＯＰＧの面積よりも大きいことを反映して、めっき液における還元剤の消費量は、開口部ＯＰＧから露出するゲート電極ＧＥの近傍よりも、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方が多くなる。

一般的な無電解Ｎｉめっき工程では、めっき液の流速が比較的大きく、また、めっき液中でウエハＷＦを上下に揺動させている。このため、ゲート電極ＧＥの近傍とソース電極ＳＥの近傍とのそれぞれにおいて、消費された還元剤はすぐに補充され、開口部ＯＰＧから露出するゲート電極ＧＥの近傍と、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方とで、めっき液中の還元剤の濃度はほとんど同じになる。

しかしながら、本実施の形態では、無電解Ｎｉめっき工程において、めっき液の流速を低くし、また、めっき液中でウエハＷＦを揺動させずに静止させている。このため、ゲート電極ＧＥの近傍とソース電極ＳＥの近傍とのそれぞれにおいて、消費された還元剤はすぐには補充されず、開口部ＯＰＧから露出するゲート電極ＧＥの近傍と、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方とで、めっき液中の還元剤の濃度が相違してしまう。すなわち、ゲート電極ＧＥの近傍領域よりも還元剤の消費量が比較的大きなソース電極ＳＥの近傍領域において、めっき液中の還元剤の濃度が低くなり、それゆえ、開口部ＯＰＧから露出するゲート電極ＧＥの近傍よりも、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方が、めっき液中の還元剤の濃度が低くなる。この状態で、Ｎｉ金属の析出が進行することで、ゲートパッド用のニッケルめっき層ＰＬＧ１の成膜速度が、ソースパッド用のニッケルめっき層ＰＬＳ１の成膜速度よりも大きく（速く）なる。これにより、無電解Ｎｉめっき工程を終了した段階で、面積が小さな開口部ＯＰＧから露出するゲート電極ＧＥ上に形成されたニッケルめっき層ＰＬＧ１の厚さを、面積が大きな開口部ＯＰＳから露出するソース電極ＳＥ上に形成されたニッケルめっき層ＰＬＳ１の厚さよりも、厚くすることができる。

図３９は、ボンディングパッド用の開口部（上記開口部ＯＰに相当）の面積と、その開口部から露出する導電体膜（上記導電体膜ＣＤに相当）上に形成されるニッケルめっき層（上記ニッケルめっき層ＰＬ１に相当）の成膜速度との相関を示すグラフである。図３９のグラフの横軸が、ボンディングパッド用の開口部の面積に対応し、図３９のグラフの縦軸が、ニッケルめっき層の成膜速度に対応している。また、図３９のグラフでは、一般的な無電解Ｎｉめっき工程を行った場合（グラフ中の白丸に対応）を、「一般的な無電解Ｎｉめっき」として示し、本実施の形態のような無電解Ｎｉめっき工程を行った場合（グラフ中の黒丸に対応）を「本実施の形態」として示してある。なお、図３９のグラフに示される一般的な無電解Ｎｉめっき工程の場合は、めっき液の流速を比較的大きくし、また、めっき液中でウエハを上下に揺動させている。また、図３９のグラフに示される本実施の形態の無電解Ｎｉめっき工程では、めっき液の流速を低くし、また、めっき液中でウエハを揺動させずに静止させている。

図３９のグラフに示されるように、一般的な無電解Ｎｉめっき工程の場合は、ボンディングパッド用の開口部（上記開口部ＯＰに相当）の面積に依存することなく、ニッケルめっき層の成膜速度は、ほぼ一定である。これは、無電解Ｎｉめっきが進行しても、小さな開口部の近傍と、大きな開口部の近傍とで、めっき液中の還元剤の濃度はほとんど同じであるためと考えられる。このため、一般的な無電解Ｎｉめっき工程の場合は、小さな開口部から露出する導電体膜上に形成されるニッケルめっき層の厚さと、大きな開口部から露出する導電体膜上に形成されるニッケルめっき層の厚さとは、ほぼ同じになる。

図３９のグラフに示されるように、本実施の形態の無電解Ｎｉめっき工程の場合は、ボンディングパッド用の開口部（上記開口部ＯＰに相当）の面積が大きくなるに従って、ニッケルめっき層の成膜速度が小さくなっている。すなわち、小さな開口部から露出する導電体膜上に形成されるニッケルめっき層よりも、大きな開口部から露出する導電体膜上に形成されるニッケルめっき層の方が、成膜速度が小さくなる。図３９のグラフの場合は、大きな開口部と小さな開口部とで開口部の面積比が９倍程度であると、大きな開口部と小さな開口部とでニッケルめっき層の成膜速度が２２％程度相違し、また、大きな開口部と小さな開口部とで開口部の面積比が２６倍程度であると、大きな開口部と小さな開口部とでニッケルめっき層の成膜速度が３２％程度相違している。これは、無電解Ｎｉめっきが進行すると、小さな開口部の近傍と大きな開口部の近傍とで、めっき液中の還元剤の濃度に差が生じ、小さな開口部から露出する導電体膜の近傍領域よりも、大きな開口部から露出する導電体膜の近傍領域の方が、めっき液中の還元剤の濃度が低くなったためと考えられる。このため、本実施の形態の無電解Ｎｉめっき工程の場合は、小さな開口部から露出する導電体膜上に形成されるニッケルめっき層（上記ニッケルめっき層ＰＬＧ１に相当）の厚さよりも、大きな開口部から露出する導電体膜上に形成されるニッケルめっき層（上記ニッケルめっき層ＰＬＳ１に相当）の厚さの方が、薄くなる。

このように、本実施の形態では、ニッケルめっき層ＰＬ１の成膜工程（めっき工程）において、ゲートパッド用のニッケルめっき層ＰＬＧ１の成膜速度が、ソースパッド用のニッケルめっき層ＰＬＳ１の成膜速度よりも大きく（速く）なるように、ニッケルめっき層ＰＬ１を成膜する。ゲートパッド用のニッケルめっき層ＰＬＧ１の成膜速度を、ソースパッド用のニッケルめっき層ＰＬＳ１の成膜速度よりも大きく（速く）することで、ニッケルめっき層ＰＬ１の成膜工程を終了した段階で、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも厚くすることができる。

また、本実施の形態では、ニッケルめっき層ＰＬ１の成膜工程（めっき工程）では、開口部ＯＰＧから露出するゲート電極ＧＥの近傍よりも、開口部ＯＰＳから露出するソース電極ＳＥの近傍の方が、めっき液中の還元剤の濃度が低くなった状態で、ニッケルめっき層ＰＬ１（ＰＬＳ１，ＰＬＧ１）が成長する。これにより、ゲートパッド用のニッケルめっき層ＰＬＧ１の成膜速度が、ソースパッド用のニッケルめっき層ＰＬＳ１の成膜速度よりも大きく（速く）なり、その結果、ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを、ソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも厚くすることができる。

図４０および図４１は、半導体基板の反りが発生するかと、ワイヤボンディング時にクラックが発生するかについて、調べた結果を示す表である。図４０および図４１のうち、図４０は、上記検討例に相当する場合が示され、図４１は、本実施の形態に相当する場合が示されている。

ここで、図４０および図４１の表において、大面積パッドは、ソースパッド（ＰＤＳ，ＰＤＳ１０１）に相当するものであり、小面積パッドは、ゲートパッド（ＰＤＧ，ＰＤＧ１０１）に相当するものである。このため、図４０（検討例）の表において、大面積パッドのＮｉめっき層の厚さは、上記ソースパッド用のニッケルめっき層ＰＬＳ１０１の厚さに相当し、小面積パッドのＮｉめっき層の厚さは、上記ゲートパッド用のニッケルめっき層ＰＬＧ１０１の厚さに相当する。また、図４１（本実施の形態）の表において、大面積パッドのＮｉめっき層の厚さは、上記ソースパッド用のニッケルめっき層ＰＬＳ１の厚さに相当し、小面積パッドのＮｉめっき層の厚さは、上記ゲートパッド用のニッケルめっき層ＰＬＧ１の厚さに相当する。なお、図４０（検討例）の場合は、大面積パッドのＮｉめっき層の厚さと、小面積パッドのＮｉめっき層の厚さとは、互いに同じである。図４１（本実施の形態）の場合は、大面積パッドのＮｉめっき層の厚さよりも、小面積パッドのＮｉめっき層の厚さが厚くなっており、小面積パッドのＮｉめっき層の厚さは、大面積パッドのＮｉめっき層の厚さの約１．３倍となっている。この場合（図４１の場合）、大面積パッドの面積は、小面積パッドの面積の約２６．１倍である。

また、大面積パッドと小面積パッドとの面積比が変われば、大面積パッドのＮｉめっき層の厚さと小面積パッドのＮｉめっき層の厚さとの比も変わり得る。図４２は、本実施の形態の変形例として、図４１の場合とは大面積パッドと小面積パッドとの面積比を変えた場合について検討した結果が示されており、上記図４０および図４１と同様に、半導体基板の反りが発生するかと、ワイヤボンディング時にクラックが発生するかについて調べた結果を示す表が示されている。図４２の場合は、小面積パッドのＮｉめっき層の厚さは、大面積パッドのＮｉめっき層の厚さの約１．２倍となっているが、この場合（図４２の場合）の大面積パッドの面積は、小面積パッドの面積の約９．１倍である。

半導体基板の反りを抑制する観点では、大面積パッドのＮｉめっき層の厚さは、例えば３μｍよりも薄いことが好ましかった。このため、図４０〜図４２の表において、大面積パッドのＮｉめっき層の厚さが３μｍよりも薄い場合に、「半導体基板の反り」の欄に「○」を示し、大面積パッドのＮｉめっき層の厚さが３μｍ以上の場合に、「半導体基板の反り」の欄に「×」を示してある。

また、ワイヤボンディングを行う小面積パッドでは、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を高めてクラックの発生を防止する観点では、小面積パッドのＮｉめっき層の厚さは、例えば３μｍ以上が好ましかった。このため、図４０〜図４２の表において、小面積パッドのＮｉめっき層の厚さが３μｍ以上の場合に、「ワイヤボンディング時のクラック」の欄に「○」を示し、小面積パッドのＮｉめっき層の厚さが３μｍ未満の場合に、「ワイヤボンディング時のクラック」の欄に「×」を示してある。

図４０の表からも分かるように、大面積パッドのＮｉめっき層の厚さと小面積パッドのＮｉめっき層の厚さとが同じ場合は、半導体基板の反りの問題とワイヤボンディング時のクラックの問題とのいずれかが懸念される。それに対して、大面積パッドのＮｉめっき層の厚さよりも小面積パッドのＮｉめっき層の厚さを厚くした本実施の形態の場合は、図４１および図４２の表からも分かるように、半導体基板の反りの問題とワイヤボンディング時のクラックの問題との両方を解決することができる。例えば、図４１の表において、大面積パッドのＮｉめっき層の厚さを２．３〜２．９μｍとし、かつ、小面積パッドのＮｉめっき層の厚さを３〜３．８μｍとした場合（すなわち試料Ｎｏ．１０，１１，１２の場合）に、半導体基板の反りの問題とワイヤボンディング時のクラックの問題との両方を解決することができる。また、図４２の表において、大面積パッドのＮｉめっき層の厚さを２．５〜２．９μｍとし、かつ、小面積パッドのＮｉめっき層の厚さを３〜３．５μｍとした場合（すなわち試料Ｎｏ．１８，１９の場合）に、半導体基板の反りの問題とワイヤボンディング時のクラックの問題との両方を解決することができる。

また、図４１の場合と図４２の場合とを比べると、図４１の場合の方が、大面積パッドのＮｉめっき層の厚さを抑えながら、小面積パッドのＮｉめっき層の厚さをより大きくすることができるため、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性をできるだけ高めてクラックの発生をより的確に防止する観点では、図４１の場合の方が、より好ましいと言える。

なお、図４０〜図４２の場合は、半導体基板の反りを抑制する観点では、大面積パッドのＮｉめっき層の厚さは３μｍよりも薄いことが好ましく、ワイヤボンディング時のクラックの発生を防止する観点では、小面積パッドのＮｉめっき層の厚さは３μｍ以上が好ましいとしている。しかしながら、大面積パッドのＮｉめっき層の厚さを薄くすることで、半導体基板の反りを抑制することができるが、半導体基板の反りやすさは、半導体基板の厚さにも依存している。また、ワイヤボンディングを行う小面積パッドのＮｉめっき層の厚さを厚くすることで、ワイヤボンディング時のクラックを防止することができるが、ワイヤボンディング時のクラックの発生しやすさは、ワイヤボンディング時にボンディングパッドに加えられるボンディング圧力（物理的衝撃）の大きさにも依存している。近年、半導体基板の薄型化が進んでおり、また、ワイヤボンディング技術の改善によって、ワイヤボンディング時のボンディング圧力の大きさも変わってきている。このため、ここでは、大面積パッドのＮｉめっき層の厚さは３μｍよりも薄いことが好ましく、小面積パッドのＮｉめっき層の厚さは３μｍ以上が好ましいと述べたが、大面積パッドのＮｉめっき層の厚さの好ましい範囲と、小面積パッドのＮｉめっき層の厚さの好ましい範囲とは、半導体基板の厚さやワイヤボンディング時のボンディング圧力に応じて、変わり得る。

（実施の形態２）
図４３および図４４は、本実施の形態２の半導体装置（半導体チップ）ＣＰの要部断面図である。図４３は、上記実施の形態１の上記図１１に相当する断面が示され、図４４には、上記実施の形態１の上記図１２に相当する断面が示されている。

上記実施の形態１では、めっき層ＰＬは、開口部ＯＰから露出する部分の導電体膜ＣＤ上に形成されたニッケルめっき層ＰＬ１と、そのニッケルめっき層ＰＬ１上に形成された金めっき層ＰＬ２との積層膜からなる。

本実施の形態２では、めっき層ＰＬは、開口部ＯＰから露出する部分の導電体膜ＣＤ上に形成されたニッケルめっき層ＰＬ１と、そのニッケルめっき層ＰＬ１上に形成されたパラジウム（Ｐｄ）めっき層ＰＬ３と、そのパラジウムめっき層ＰＬ３上に形成された金めっき層ＰＬ２との積層膜からなる。すなわち、本実施の形態２は、めっき層ＰＬにおいて、ニッケルめっき層ＰＬ１と金めっき層ＰＬ２との間にパラジウムめっき層ＰＬ３を設けている点が、上記実施の形態１と相違しており、それ以外は、本実施の形態２も、上記実施の形態１とほぼ同様である。このため、本実施の形態１では、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と同様な点については、繰り返しの説明を省略する。

ここで、ソースパッド用のめっき層ＰＬＳを構成するパラジウムめっき層ＰＬ３を、ソースパッド用のパラジウムめっき層ＰＬＳ３と称することとする。また、ゲートパッド用のめっき層ＰＬＧを構成するパラジウムめっき層ＰＬ３を、ゲートパッド用のパラジウムめっき層ＰＬＧ３と称することとする。このため、ソースパッド用のパラジウムめっき層ＰＬＳ３は、ソースパッド用のニッケルめっき層ＰＬＳ１とソースパッド用の金めっき層ＰＬＳ２との間に形成されており、また、ゲートパッド用のパラジウムめっき層ＰＬＧ３は、ゲートパッド用のニッケルめっき層ＰＬＧ１とゲートパッド用の金めっき層ＰＬＧ２との間に形成されている。ニッケルめっき層ＰＬＳ１とその上のパラジウムめっき層ＰＬＳ３とその上の金めっき層ＰＬＳ２とにより、ソースパッド用のめっき層ＰＬＳが形成され、また、ニッケルめっき層ＰＬＧ１とその上のパラジウムめっき層ＰＬＧ３とその上の金めっき層ＰＬＧ２とにより、ゲートパッド用のめっき層ＰＬＧが形成されている。

本実施の形態２の場合の半導体装置ＣＰの製造工程においては、上記図３１および図３２に対応する工程で、開口部ＯＰから露出する導電体膜ＣＤ上に、ニッケルめっき層ＰＬ１とパラジウムめっき層ＰＬ３と金めっき層ＰＬ２とを順に形成すればよい。すなわち、上記実施の形態１の製造工程において、ニッケルめっき層ＰＬ１形成工程（上記ステップＳ５）と金めっき層ＰＬ２形成工程（上記ステップＳ６）との間に、パラジウムめっき層ＰＬ３形成工程を行えばよい。パラジウムめっき層ＰＬ３形成工程では、ソースパッド用のニッケルめっき層ＰＬＳ１上にソースパッド用のパラジウムめっき層ＰＬＳ３が形成され、ゲートパッド用のニッケルめっき層ＰＬＧ１上にゲートパッド用のパラジウムめっき層ＰＬＧ３が形成される。そして、金めっき層ＰＬ２形成工程（上記ステップＳ６）では、ソースパッド用のパラジウムめっき層ＰＬＳ３上にソースパッド用の金めっき層ＰＬＳ２が形成され、ゲートパッド用のパラジウムめっき層ＰＬＧ３上にゲートパッド用の金めっき層ＰＬＧ２が形成される。これにより、開口部ＯＰから露出する導電体膜ＣＤ上に、ニッケルめっき層ＰＬ１とニッケルめっき層ＰＬ１上のパラジウムめっき層ＰＬ３とパラジウムめっき層ＰＬ３上の金めっき層ＰＬ２との積層膜からなるめっき層ＰＬが形成されることになる。ニッケルめっき層ＰＬ１とパラジウムめっき層ＰＬ３と金めっき層ＰＬ２とは、それぞれめっき法（好適には無電解めっき法）を用いて形成することができる。それ以外は、本実施の形態２の場合の半導体装置ＣＰの製造工程は、上記実施の形態１と基本的には同じである。

パラジウムめっき層ＰＬ３形成工程について、以下に具体的に説明する。

上記図３５を参照して説明したプロセスフローにおいて、本実施の形態２の場合は、ステップＳ５のＮｉめっき処理の後で、ステップＳ６のＡｕめっき処理の前に、Ｐｄめっき処理を行って、めっき膜（Ｐｄ膜）を成長させる。具体的には、本実施の形態２の場合は、ニッケルめっき層ＰＬ１の表面を、Ｐｄめっき用のめっき液と接触させることにより、パラジウムめっき層（Ｐｄめっき層）ＰＬ３を形成する。より具体的には、Ｐｄめっき用の処理槽ＢＨ内に貯留されたＰｄめっき用のめっき液にウエハＷＦ（半導体基板ＳＢ）を浸漬することにより、めっき処理（Ｐｄめっき処理）を行い、ニッケルめっき層ＰＬ１上にパラジウムめっき層ＰＬ３を形成する。このパラジウムめっき層ＰＬ３は、開口部ＯＰから露出する導電体膜ＣＤ上に形成されたニッケルめっき層ＰＬ１上に選択的に成長する。

パラジウムめっき層ＰＬ３としては、純パラジウムからなる無電解パラジウムめっき層と、リン（Ｐ）を含有する無電解パラジウムめっき層とがあり得る。パラジウムめっき層ＰＬ３が純パラジウムからなる無電解パラジウムめっき層の場合は、使用するめっき液としては、パラジウム塩を含有し、還元剤としてギ酸塩を含むめっき液を例示できる。めっき液の温度は、例えば６０〜８０℃程度とすることができ、ｐＨは例えば５〜７程度、Ｐｄ濃度は例えば１．５〜２．５ｇ／ｌ（グラム／リットル）程度とすることができる。パラジウムめっき層ＰＬ３がリン（Ｐ）を含有する無電解パラジウムめっき層の場合は、使用するめっき液としては、パラジウム塩を含有し、還元剤として次亜リン酸塩を含むめっき液を例示できる。めっき液の温度は、例えば４５〜５５℃程度とすることができ、ｐＨは例えば６．５〜７．５程度、Ｐｄ濃度は例えば０．４〜０．８ｇ／ｌ（グラム／リットル）程度とすることができる。

本実施の形態２においても、上記実施の形態１で説明したような効果を得ることができる。

簡単に説明すると、本実施の形態２においても、上記実施の形態１と同様に、面積が大きなソースパッド用のめっき層ＰＬＳについては厚さを薄くし、面積が小さなゲートパッド用のめっき層ＰＬＧについては、ソースパッド用のめっき層ＰＬＳよりも厚くしている。これにより、応力の影響が懸念されるソースパッド用のめっき層ＰＬＳについての応力を抑制でき、また、ゲートパッドＰＤＧについてワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を高めることができる。これにより、半導体装置の総合的な信頼性を向上させることができ、また、半導体装置の製造歩留まりを向上させることができる。

また、上記実施の形態１と本実施の形態２のいずれの場合も、めっき層ＰＬにおける各層の厚さで支配的なのは、ニッケルめっき層ＰＬ１であり、例えば、ニッケルめっき層ＰＬ１の厚さは、めっき層ＰＬ全体の厚さの過半を占めている。また、上記実施の形態１と本実施の形態２のいずれの場合も、めっき層ＰＬを構成する各層のうち、ワイヤボンディング時の圧力（物理的衝撃）で割れやすいのは、硬いニッケルめっき層ＰＬ１である。また、上記実施の形態１と本実施の形態２のいずれの場合も、めっき層ＰＬを構成する各層のうち、半導体基板の反りの原因になりやすいのは、ニッケルめっき層ＰＬ１である。このため、本実施の形態２も、上記実施の形態１と同様に、面積が小さなゲートパッド用のニッケルめっき層ＰＬＧ１の厚さを、面積が大きなソースパッド用のニッケルめっき層ＰＬＳ１の厚さよりも厚くすることが好ましい。面積が小さなゲートパッドＰＤＧについては、特に、ニッケルめっき層ＰＬ１（ＰＬＧ１）の厚さを厚くしたことで、ワイヤボンディング時の圧力（物理的衝撃）に対する耐久性を効果的に高めることができ、ワイヤボンディング時にニッケルめっき層ＰＬ１（ＰＬＧ１）にクラックが発生するのを的確に抑制または防止することができる。一方、ゲートパッドＰＤＧよりも面積が大きなソースパッドＰＤＳについては、ニッケルめっき層ＰＬ１（ＰＬＳ１）の厚さを薄くしたことで、そのニッケルめっき層ＰＬ１（ＰＬＳ１）の応力を抑制することができ、ニッケルめっき層ＰＬ１（ＰＬＳ１）の応力に起因して生じ得る問題を改善することができる。例えば、ニッケルめっき層ＰＬ１（ＰＬＳ１）の応力に起因して半導体基板の反りが発生するのを、的確に抑制または防止することができる。従って、製造された半導体装置（半導体チップを含む半導体パッケージ）の信頼性を的確に向上させることができる。

また、ニッケルめっき層ＰＬ１に比べて、パラジウムめっき層ＰＬ３については、ニッケルめっき層ＰＬ１に関連して懸念されるような問題（ワイヤボンディング時のクラックや半導体基板の反りの問題）が生じるリスクは小さい。このため、上記実施の形態１と同様に本実施の形態２においても、ボンディングパッドに応じてニッケルめっき層ＰＬ１の厚さを制御することが重要である。このため、ゲートパッド用のパラジウムめっき層ＰＬＧ３の厚さと、ソースパッド用のパラジウムめっき層ＰＬＳ３の厚さとは、互いに同じであっても、あるいは互いに相違していてもよく、また、ゲートパッド用のパラジウムめっき層ＰＬＧ３の厚さが、ソースパッド用のパラジウムめっき層ＰＬＳ３の厚さより厚くともよい。また、ゲートパッド用の金めっき層ＰＬＧ２の厚さと、ソースパッド用の金めっき層ＰＬＳ２の厚さとの関係は、本実施の形態２も、上記実施の形態１と同様とすることができる。

本実施の形態２では、パラジウムめっき層ＰＬ３を設けたことで、更に以下のような効果も得ることができる。

本実施の形態２では、ニッケルめっき層ＰＬ１と金めっき層ＰＬ２との間にパラジウムめっき層ＰＬ３を設けている。パラジウムめっき層も半田バリア層として機能することができるが、半田バリア層としての機能は、パラジウムめっき層よりもニッケルめっき層の方が優れている。しかしながら、パラジウム（Ｐｄ）は、ニッケル（Ｎｉ）に比べて、弾性率が低く、また、熱膨張係数もやや低い。このため、本実施の形態２のようにニッケルめっき層ＰＬ１上にパラジウムめっき層ＰＬ３を形成したことにより、導電体膜ＣＤに作用する応力を緩和することができる。また、本実施の形態２のようにニッケルめっき層ＰＬ１上にパラジウムめっき層ＰＬ３を形成した分、ニッケルめっき層ＰＬ１の厚さを薄くすることが可能になるので、ニッケルめっき層ＰＬ１の応力を小さくすることもできる。このため、本実施の形態２のようにニッケルめっき層ＰＬ１上にパラジウムめっき層ＰＬ３を形成することにより、ニッケルめっき層ＰＬ１の応力に起因して半導体基板が反るのを、より的確に抑制または防止することができる。従って、半導体装置（半導体装置ＣＰおよびそれを用いた半導体パッケージ）の信頼性を、更に向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＢＤ１，ＢＤ２ 接着層
ＢＥ 裏面電極
ＢＨ，ＢＨ１ 処理槽
ＣＰ 半導体装置
ＣＰ１，ＣＰ２ 半導体チップ
ＣＴ１，ＣＴ２ コンタクトホール
ＤＢ，ＤＢ１，ＤＢ２ ダイパッド
ＧＢ 外槽
ＧＥ ゲート電極
ＧＥＷ ゲート配線
ＧＦ ゲート絶縁膜
ＧＦ１，ＩＬ，ＰＡ 絶縁膜
ＬＤ，ＬＤ１，ＬＤ２ リード
ＭＰ 金属板
ＭＲ，ＭＲ１ 封止部
ＮＲ ｎ^＋型半導体領域
ＯＰ，ＯＰＧ，ＯＰＳ 開口部
ＰＤ１ パッド
ＰＤＧ ゲートパッド
ＰＤＳ ソースパッド
ＰＫＧ，ＰＫＧ１ 半導体装置
ＰＬ，ＰＬＧ，ＰＬＳ めっき層
ＰＬ１，ＰＬＧ１，ＰＬＳ１ ニッケルめっき層
ＰＬ２，ＰＬＧ２，ＰＬＳ２ 金めっき層
ＰＬ３，ＰＬＧ３，ＰＬＳ３ パラジウムめっき層
ＰＲ ｐ型半導体領域
Ｑ１ 単位トランジスタセル
ＳＢ 半導体基板
ＳＥ ソース電極
ＴＧ トレンチゲート
ＴＧＬ ゲート引き出し部
ＴＲ 溝
ＷＡ，ＷＡ１ ワイヤ
ＷＦ ウエハ
ＷＨ ウエハ保持部

Claims (20)

1. 半導体基板と、
   前記半導体基板の主面上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された、第１パッド用の第１導電膜パターンおよび第２パッド用の第２導電膜パターンと、
   前記層間絶縁膜上に、前記第１および第２導電膜パターンを覆うように形成された絶縁膜と、
   前記絶縁膜に形成され、前記第１導電膜パターンの一部を露出する、前記第１パッド用の第１開口部と、
   前記絶縁膜に形成され、前記第２導電膜パターンの一部を露出する、前記第２パッド用の第２開口部と、
   前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１めっき層と、
   前記第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２めっき層と、
   を有し、
   前記第１開口部から露出する部分の前記第１導電膜パターンと前記第１めっき層とにより、前記第１パッドが形成され、
   前記第２開口部から露出する部分の前記第２導電膜パターンと前記第２めっき層とにより、前記第２パッドが形成され、
   前記第２開口部の面積は、前記第１開口部の面積よりも小さく、
   前記第２めっき層の厚さは、前記第１めっき層の厚さよりも厚い、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１および第２導電膜パターンは、アルミニウムを主成分とする導電材料からなる、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１めっき層は、前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１ニッケルめっき層を含み、
   前記第２めっき層は、前記第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２ニッケルめっき層を含み、
   前記第２ニッケルめっき層の厚さは、前記第１ニッケルめっき層の厚さよりも厚い、半導体装置。
4. 請求項３記載の半導体装置において、
   前記第２ニッケルめっき層の厚さは、前記第１ニッケルめっき層の厚さの１．２倍以上である、半導体装置。
5. 請求項３記載の半導体装置において、
   前記第１めっき層は、前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された前記第１ニッケルめっき層と、前記第１ニッケルめっき層上に形成された第１金めっき層とを有し、
   前記第２めっき層は、前記第２開口部から露出する部分の前記第２導電膜パターン上に形成された前記第２ニッケルめっき層と、前記第２ニッケルめっき層上に形成された第２金めっき層とを有する、半導体装置。
6. 請求項３記載の半導体装置において、
   前記第１めっき層は、前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された前記第１ニッケルめっき層と、前記第１ニッケルめっき層上に形成された第１パラジウムめっき層と、前記第１パラジウムめっき層上に形成された第１金めっき層とを有し、
   前記第２めっき層は、前記第２開口部から露出する部分の前記第２導電膜パターン上に形成された前記第２ニッケルめっき層と、前記第２ニッケルめっき層上に形成された第２パラジウムめっき層と、前記第２パラジウムめっき層上に形成された第２金めっき層とを有する、半導体装置。
7. 請求項３記載の半導体装置において、
   前記半導体基板には、パワーＭＩＳＦＥＴが形成され、
   前記半導体基板の前記主面とは反対側の裏面上には、ドレイン用の裏面電極が形成されており、
   前記第１導電膜パターンは、ソース用の導電膜パターンであり、前記第２導電膜パターンは、ゲート用の導電膜パターンである、半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１パッドは、金属板を接続するためのボンディングパッドであり、
   前記第２パッドは、ワイヤを接続するためのボンディングパッドである、半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１開口部の面積は、前記第２開口部の面積の９倍以上である、半導体装置。
10. （ａ）半導体基板の主面上に層間絶縁膜を形成する工程、
    （ｂ）前記層間絶縁膜上に、第１パッド用の第１導電膜パターンおよび第２パッド用の第２導電膜パターンを形成する工程、
    （ｃ）前記層間絶縁膜上に、前記第１および第２導電膜パターンを覆うように、絶縁膜を形成する工程、
    （ｄ）前記絶縁膜に、前記第１導電膜パターンの一部を露出する前記第１パッド用の第１開口部と、前記第２導電膜パターンの一部を露出する前記第２パッド用の第２開口部とを形成する工程、
    （ｅ）前記第１開口部から露出する部分の前記第１導電膜パターン上に第１めっき層を、前記第２開口部から露出する部分の前記第２導電膜パターン上に第２めっき層を、それぞれ形成する工程、
    を有し、
    前記第１開口部から露出する部分の前記第１導電膜パターンと前記第１めっき層とにより、前記第１パッドが形成され、
    前記第２開口部から露出する部分の前記第２導電膜パターンと前記第２めっき層とにより、前記第２パッドが形成され、
    前記第２開口部の面積は、前記第１開口部の面積よりも小さく、
    前記第２めっき層の厚さは、前記第１めっき層の厚さよりも厚い、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記第１および第２導電膜パターンは、アルミニウムを主成分とする導電材料からなる、半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記第１めっき層は、第１ニッケルめっき層を含み、
    前記第２めっき層は、第２ニッケルめっき層を含み、
    前記（ｅ）工程は、
    （ｅ１）前記第１開口部から露出する部分の前記第１導電膜パターン上に前記第１ニッケルめっき層を、前記第２開口部から露出する部分の前記第２導電膜パターン上に前記第２ニッケルめっき層を、それぞれ形成する工程、
    を有し、
    前記第２ニッケルめっき層の厚さは、前記第１ニッケルめっき層の厚さよりも厚い、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｅ１）工程では、前記第２ニッケルめっき層の成膜速度は、前記第１ニッケルめっき層の成膜速度よりも大きい、半導体装置の製造方法。
14. 請求項１２記載の半導体装置の製造方法において、
    前記第２ニッケルめっき層の厚さは、前記第１ニッケルめっき層の厚さの１．２倍以上である、半導体装置の製造方法。
15. 請求項１２記載の半導体装置の製造方法において、
    前記第１めっき層は、前記第１ニッケルめっき層と、前記第１ニッケルめっき層上に形成された第１金めっき層とを有し、
    前記第２めっき層は、前記第２ニッケルめっき層と、前記第２ニッケルめっき層上に形成された第２金めっき層とを有し、
    前記（ｅ）工程は、
    （ｅ２）前記（ｅ１）工程後、前記第１ニッケルめっき層上に前記第１金めっき層を、前記第２ニッケルめっき層上に前記第２金めっき層を、それぞれ形成する工程、
    を更に有する、半導体装置の製造方法。
16. 請求項１２記載の半導体装置の製造方法において、
    前記第１めっき層は、前記第１ニッケルめっき層と、前記第１ニッケルめっき層上に形成された第１パラジウムめっき層と、前記第１パラジウムめっき層上に形成された第１金めっき層とを有し、
    前記第２めっき層は、前記第２ニッケルめっき層と、前記第２ニッケルめっき層上に形成された第２パラジウムめっき層と、前記第２パラジウムめっき層上に形成された第２金めっき層とを有し、
    前記（ｅ）工程は、
    （ｅ２）前記（ｅ１）工程後、前記第１ニッケルめっき層上に前記第１パラジウムめっき層を、前記第２ニッケルめっき層上に前記第２パラジウムめっき層を、それぞれ形成する工程、
    （ｅ３）前記（ｅ２）工程後、前記第１パラジウムめっき層上に前記第１金めっき層を、前記第２パラジウムめっき層上に前記第２金めっき層を、それぞれ形成する工程、
    を更に有する、半導体装置の製造方法。
17. 請求項１０記載の半導体装置の製造方法において、
    前記（ａ）工程前に、
    （ａ１）前記半導体基板に半導体素子を形成する工程、
    を更に有し、
    前記（ｅ）工程後に、
    （ｆ）前記半導体基板の前記主面とは反対側の裏面上に裏面電極を形成する工程、
    を更に有する、半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記半導体素子はパワーＭＩＳＦＥＴであり、前記第１導電膜パターンは、ソース用の導電膜パターンであり、前記第２導電膜パターンは、ゲート用の導電膜パターンであり、前記裏面電極は、ドレイン用の裏面電極である、半導体装置の製造方法。
19. 請求項１０記載の半導体装置の製造方法において、
    前記第１パッドは、金属板を接続するためのボンディングパッドであり、
    前記第２パッドは、ワイヤを接続するためのボンディングパッドである、半導体装置の製造方法。
20. 請求項１２記載の半導体装置の製造方法において、
    前記（ｅ１）工程では、前記第２開口部から露出する部分の前記第２導電膜パターンの近傍よりも、前記第１開口部から露出する部分の前記第１導電膜パターンの近傍の方が、めっき液中の還元剤の濃度が低くなった状態で、前記第１ニッケルめっき層および前記第２ニッケルめっき層が成長する、半導体装置の製造方法。

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