KR20240054186A - 적층형 전도성 층들을 구비한 반도체 디바이스 및 관련 방법들 - Google Patents

적층형 전도성 층들을 구비한 반도체 디바이스 및 관련 방법들 Download PDF

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KR20240054186A
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layer
conductive contact
conductive
forming
opening
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KR1020230137801A
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타카시 노마
신조 이시베
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

디바이스는 반도체 층의 전면 상에 배치된 절연 층을 포함할 수 있고, 절연 층의 제1 개구 내에 배치된 제1 전도성 접점을 포함할 수 있다. 디바이스는 절연 층의 제2 개구 내에 배치된 제2 전도성 접점을 포함할 수 있고, 상기 제1 전도성 접점 상에 배치되고 상기 제2 전도성 접점으로부터 배제되는 적층형 전도성 층을 포함할 수 있다.

Description

적층형 전도성 층을 갖는 반도체 디바이스 및 관련 방법{SEMICONDUCTOR DEVICE WITH STACKED CONDUCTIVE LAYERS AND RELATED METHODS}
관련 출원
본 출원은 2022년 10월 18일자로 출원된, 전체적으로 참조로서 본 명세서에 포함되는 미국 가출원 제63/379,993호에 관한 것이다.
기술분야
본 명세서의 양태들은 일반적으로 반도체 웨이퍼 및 디바이스 프로세싱 방법들에 관한 것이다.
반도체 제조 공정들은 많은 단계들을 수반할 수 있다. 일부 공정들에서 하나 이상의 반도체 디바이스들이 웨이퍼 상에 형성될 수 있다. 전기전도성 층들은 웨이퍼로부터 분리되는 개별 반도체 디바이스들에 대해 전기 접점 영역들을 제공하는데 사용될 수 있다. 전기전도성 층들은 웨이퍼의 후면에서 하나 이상의 후방 금속 층들 및 웨이퍼의 상측에서 하나 이상의 상부 접점 금속화 층들을 포함할 수 있다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 반도체 층의 전면 상에 절연 층을 형성하는 단계; 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계; 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계; 및 선택적으로 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 제1 전도성 접점 상에 적층형 전도성 층을 형성하는 단계를 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 장치는: 반도체 층의 전면 상에 배치된 절연 층; 절연 층의 제1 개구 내에 배치된 제1 전도성 접점; 절연 층의 제2 개구 내에 배치된 제2 전도성 접점; 및 제1 전도성 접점 상에 배치되고 제2 전도성 접점으로부터 배제되는 적층형 전도성 층을 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 반도체 층의 전면 상에 절연 층을 형성하는 단계; 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계; 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계; 제2 전도성 접점 및 절연 층 상에 제1 폴리이미드 층을 형성하는 단계; 제1 폴리이미드 층 위에 제2 폴리이미드 층을 형성하는 단계; 제2 폴리이미드 층에서, 제1 전도성 접점 위의 제1 개구 및 제1 폴리이미드 층 위의 제2 개구를 형성하여 제2 개구를 통해 제2 전도성 접점 위의 제1 폴리이미드 층을 노출시키는 단계; 제1 전도성 접점 위에 적층형 전도성 층을 형성하는 단계; 및 제2 전도성 접점을 위해 제1 폴리이미드 층에 제3 개구를 형성하는 단계를 포함한다.
하나 이상의 구현의 세부 사항은 첨부 도면 및 아래의 설명에서 기술된다. 다른 특징은 설명, 도면, 및 청구범위로부터 명백해질 것이다.
도 1은 적층형 전도성 층이 선택적으로 제1 전도성 접점 위에는 형성되지만, 제2 전도성 접점 위에는 형성되지 않는 반도체 디바이스를 도시한다.
도 2a는 도 1에 도시된 반도체 디바이스의 변형인 반도체 디바이스를 도시한다.
도 2b는 연삭 공정에 의해 형성된 지지 링이 제거된 후의, 도 2a에 도시된, 반도체 디바이스를 도시한다.
도 3a 및 도 3b는 도 1 내지 도 2b에 도시된 반도체 디바이스들이 형성될 수 있는 반도체 웨이퍼를 도시한다.
도 4a 내지 도 4k는 적어도 도 1 내지 도 3b에 도시된 반도체 디바이스들을 제조하는 방법을 도시한다.
도 5는 적어도 도 1 내지 도 4k에 도시된 반도체 디바이스들을 제조하는 방법을 도시하는 흐름도이다.
도 6은 적어도 도 1 내지 도 4k에 도시된 반도체 디바이스들을 제조하는 방법을 도시하는 다른 흐름도이다.
본 명세서에 설명된 구현예들은, 예를 들어, 나중에 와이어 본딩이 수행될 때 바람직하지 않은 합금 형성의 가능성을 방지하기 위해 반도체 디바이스 내의 전도성 접점들(예컨대, 금속 접점) 상에 적층형 전도성 층을 선택적으로 형성 및 형성하지 않는 것에 관한 것이다. 예를 들어, 바람직하지 않은 합금(예컨대, 신뢰할 수 없는 합금 계면)이 와이어 본드와 반도체 디바이스 내의 적층형 전도성 층 사이에 형성될 수 있다. 이는 와이어 본드 및 적층형 전도성 금속 층을 통한 반도체 디바이스의 전도성 접점으로의 신뢰할 수 없는 연결을 초래할 수 있다. 다시 말해서, 적층형 전도성 층이 반도체 디바이스들의 전기전도성 영역들(예컨대, 전도성 접점들 또는 전도성 접점 영역들)에 적용되어 반도체 디바이스들로의 외측 전기 연결을 허용하면, 적층형 전도성 층(예컨대, 중간개재 적층형 전도성 층)을 통한 연결성 이슈들이 있을 수 있다. 예를 들어, 신뢰성 이슈를 방지하기 위한 전도성 접점들 상의 적층형 전도성 층의 선택적 형성은 다양한 마스크 층들(예컨대, 폴리이미드(PI) 층들)을 이용하여 제어될 수 있다. 전도성 접점들 상의 적층형 전도성 층의 선택적 형성은 (반도체 디바이스 내의 스택 내의 동일 층 내의) 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 제1 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하는 것을 포함할 수 있다. 일부 구현예들에서 적층형 전도성 층은, 예를 들어, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 층일 수 있다.
본 명세서에 설명된 일부 구현예들은, 예를 들어, 적어도 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 적어도 제1 전도성 접점 위에 양면 적층형 전도성 층(예컨대, 양면 ENEPIG 층)을 형성하는 것에 관한 것일 수 있다. 이는 제2 전도성 접점에 대한 와이어 본딩이 수행될 때 제2 전도성 접점 상의 바람직하지 않은 합금의 형성을 방지하게 할 수 있다. 다른 예로서, 양면 적층형 전도성 층은, 예를 들어, 반도체 디바이스의 게이트 전도성 접점 상에 형성되지 않으면서, 반도체 디바이스의 에미터 전도성 접점 및 컬렉터 전도성 접점(이는 컬렉터의 반대편 상에 있을 수 있음) 위에 형성될 수 있다. 이는 게이트 전도성 접점(예컨대, 게이트 금속 접점)에 직접 와이어 본딩(예컨대, 알루미늄을 이용한 와이어 본딩)되지만 적층형 전도성 층 상에는 되지 않도록 신뢰성있게 보장할 수 있는데, 그 이유는 적층형 전도성 층이 게이트 전도성 접점 상에 형성되지 않기 때문이다.
구체적인 예로서, IGBT 모듈에서, 알루미늄(Al) 와이어가 적층형 전도성 층 상에 본딩됨에 따라 연결성 이슈가 있을 수 있다. ENEPIG 층은 와이어 본드와 전도성 접점(예컨대, 게이트 금속 접점, 소스 금속 접점) 사이에 배치된 층일 수 있다.
ENEPIG 층에 와이어 본딩된 알루미늄 사이의 계면에서 금―알루미늄(AuAl) 금속간 화합물과 같은 바람직하지 않은 합금의 형성(이는 알루미늄 와이어 본드와 전도성 접점 사이에 배치됨)은 연결성 이슈들 및/또는 신뢰성 위험을 초래할 수 있다. AuAl 금속간 화합물의 형성은 두 금속(와이어 본드 금속과 ENEPIG 층) 사이의 계면에 있을 수 있다. 바람직하지 않은 합금의 형성을 방지하는 것은, 예를 들어, 자동차 응용분야에서 특히 중요할 수 있다.
반도체 디바이스들은 다양한 디바이스들, 예컨대, 절연 게이트 바이폴라 트랜지스터(IGBT), 다이오드, 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)와 같은 전력 디바이스, 질화갈륨(GaN) 디바이스, 탄화규소(SiC) 디바이스, 지능형 전력 모듈(IPM), 프로세서 및 메모리(PIM) 디바이스들 등을 포함할 수 있다.
일부 예들은, 예를 들어, 실리콘(Si), 갈륨 비소(GaAs), GaN, SiC 등을 포함하지만 이에 제한되지 않는 반도체 기판들과 연관된 다양한 유형들의 반도체 처리 기술들을 사용하여 구현될 수 있다.
도 1은 선택적으로 제1 전도성 접점(126) 위에는 형성되지만, 제2 전도성 접점(125) 위에는 형성되지 않는 적층형 전도성 층(132)(또한 전면 적층형 전도성 층으로 지칭될 수 있음)을 구비한 반도체 디바이스(100)를 도시한다. 제1 전도성 접점(126), 제2 전도성 접점(125), 및 절연 층(122)은 반도체 층(121)(또한 반도체 영역으로 지칭됨) 상에 배치된다. 제1 전도성 접점(126)은 절연 층(122)의 적어도 일부분에 의해 제2 전도성 접점(125)으로부터 격리된다. 적층형 전도성 층(132)은 폴리이미드 층(123)과 동일한 층 레벨 내에(또는 동일한 평면) 배치된다. 도 1에 도시된 바와 같이, 제2 전도성 접점(125)은 폴리이미드 층(123)의 개구를 통해 노출된다.
일부 구현예들에서 적층형 전도성 층(132)은, 예를 들어, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 층일 수 있다 (또한 무전해 니켈 / 무전해 팔라듐 / 침지 금(ENEPIG)일 수 있음). 일부 예들에서, ENEPIG는 무전해 니켈을 침착하고, 무전해 팔라듐을 침착한 다음, 침지 금 플래시를 이용하여 형성될 수 있다.
일부 구현예들에서, PI 층(123)은 배제 및/또는 일부 다른 절연 층(예컨대, 전기절연 층)에 의해 대체될 수 있다. 일부 예들에서, PI 층은, 비제한적인 예로서, 폴리이미드와 같은 비감광성 폴리이미드로 형성될 수 있다. 임의의 적합한 절연 재료(들)가 전기절연 층(들)에 사용될 수 있지만, 그러나, 이것은 단지 예이다.
일부 구현예들에서, 폴리이미드 층(123)의 사용은 특히 중요할 수 있는데, 그 이유는 적층형 전도성 층(132)을 형성하는데 사용되는 제조 단계들(예컨대, 적층형 전도성 층(132)의 상대적으로 고온 어닐링)은 다른 재료들로 만들어진 층들에 악영향을 줄 수 있다. 다시 말해서, 폴리이미드 층(123)은 ENEPIG 층과 같은 적층형 전도성 층(132)의 형성 동안의 조건들에 대해 튼튼할 수 있다.
도 1에 도시된 바와 같이, 제2 전도성 접점(125)은 PI 층(123)을 통해 노출되기 때문에, 와이어본드와 같은 금속은, 제2 전도성 접점(125)과 직접 접촉될 수 있다. 금속은 개재하는 적층형 전도성 층 없이 제2 전도성 접점(125)과 직접 접촉될 수 있다. 제2 전도성 접점(125)으로부터 적층형 전도성 층이 배제되기 때문에, 제2 전도성 접점(125)과의 직접 금속 연결이 더 신뢰될 수 있다. 제2 전도성 접점(125)과의 직접 금속 연결은 전기 연결이 적층형 전도성 층(예컨대, 적층형 전도성 층 부분)을 통해 이루어지는 경우보다 더 신뢰될 수 있다.
이러한 구현예에서, 그리고 본 명세서에 설명된 구현예들에서, 반도체 층(121)의 상측(도 1의 상부)은 반도체 디바이스(100)의 전면으로 지칭되고, 반도체 층(121)의 하측(도 1의 하부)은 반도체 디바이스(100)의 후면이다.
접점들, 전기절연 층들, 및 개구들은 임의의 재료 침착 및 제거 기술들, 예컨대, 전기 도금, 무전해 도금, 스피닝, 스퍼터링, 기화, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 에칭, 마스킹, 노광 기술 등을 이용하여 형성될 수 있다. 일부 구현예들에서, 반도체 층(121)의 일부분은 도핑될 수 있고, 도펀트들은 이온 주입, 침착, 및 확산 등과 같은 임의의 도핑 기술에 의해 도입될 수 있다. 붕소, 인 등과 같은 하나 이상의 도펀트들이 사용될 수 있다(도펀트(들)은 Si, GaAs, GaN, SiC 등과 같은 반도체 기판에 따라 선택될 수 있음).
반도체 디바이스(100)는 또는 MOSFET, GaN 디바이스, SiC 디바이스들, 및 IPM, PIM, 다이오드, 고속 회복 다이오드(FRD) 등과 같은 전력 디바이스들을 포함할 수 있다.
도 2a는 도 1에 도시된 반도체 디바이스(100)의 변형인 반도체 디바이스(200)를 도시한다. 도 1에서 설명된 요소들은 도 2a에서 다시 설명되지 않는다. 도 2a에 도시된 바와 같이, 반도체 디바이스(200)는 후방 전도성 접점(127)을 갖는다. 적층형 전도성 층(131)(또한 후면 적층형 전도성 층으로 지칭될 수 있음)은 후방 전도성 접점(127)에 결합된다. 반도체 디바이스(200)는 적층형 전도성 층(131)을 갖기 때문에, 적층형 전도성 층(132)은 전면 적층형 전도성 층으로 지칭될 수 있다.
이러한 구현예에서, 반도체 디바이스(200)는 반도체 층(121)으로 형성된 지지 링(128)을 갖는다. 따라서, 지지 링(128)에 의해 반도체 층(121) 내에 리세스(129)가 한정된다. 후방 전도성 접점(127) 및 적층형 전도성 층(131)은 리세스(129) 내에 배치된다. 지지 링(128) 및 리세스(129)는 연삭 공정(예컨대, TAIKO 공정)을 이용하여 한정될 수 있는데, 반도체 층(121)의 일부분들은 연삭 공정을 이용하여 제거되어 지지 링(128)이 남도록 한다.
일부 구현예들에서, 제1 전도성 접점(126)은 에미터 접점일 수 있고, 제2 전도성 접점(125)은 게이트 접점일 수 있고, 후방 전도성 접점(127)은 컬렉터 접점일 수 있다.
도 2b는 연삭 공정에 의해 형성된 지지 링(128)이 절단 공정(예컨대, 다이싱 공정) 동안 제거된 후에, 도 2a에 도시된 반도체 디바이스(200)를 도시한다. 이 도면에서, 반도체 디바이스(200)의 상측에서, 솔더(142)(예컨대, 무연 솔더)는 제1 전도성 접점(126) 상의 적층형 전도성 층(132) 위에 형성된다. 와이어 본드(143)(예컨대, 알루미늄 와이어 본드)는 전도성 접점(125)에 결합(예컨대, 합류, 연결)된다. 도 2b에 도시된 바와 같이, 와이어 본드(143)는 제2 전도성 접점(125)과 직접 접촉된다. 반도체 층(121)의 후면 상에서, 소결 층(141)(예컨대, 은(Ag) 소결층)이 후방 전도성 접점(127) 상에 배치된 적층형 전도성 층(131) 위에 적용된다.
도 1 내지 도 2b에 도시된 반도체 디바이스들(100, 200)은 반도체 웨이퍼 내에 형성될 수 있다. 도 3a 및 도 3b는 도 1 내지 도 2b에 도시된 반도체 디바이스들(100, 200)이 형성될 수 있는 반도체 웨이퍼(2)를 도시한다. 구체적으로, 도 3a는 반도체 웨이퍼(2)의 전면(12)을 도시하고, 도 3b는 도 3a에 도시된 반도체 웨이퍼(2)의 후면(10)을 도시한다. 반도체 웨이퍼(2)는 이 도면들에서 아직 낱개로 되지 않았다. (예컨대, 반도체 디바이스들(100, 200)과 같은) 다수의 반도체 디바이스들(4)이 전면(12) 상에 포함되고, 비제한적인 예로서, IGBT 또는 다이오드를 포함할 수 있다.
싱귤레이션 라인들(6)은 소잉, 레이저 드릴링, 펀칭 등과 같은 임의의 싱귤레이션 기술들을 이용하여 웨이퍼(2)로부터 개별 반도체 디바이스들을 낱개화하는데 사용될 소우 스트리트(saw street) 등을 도시한다. 다수의 테스트 영역들(공정 제어 모니터(PCM))(8) 또는 다른 비활성 영역들은 반도체 웨이퍼(2) 상에 포함될 수 있다―구현예들에서 이들은 개별 반도체 디바이스들의 동작성을 테스트하는데 사용될 수 있고/있거나 다른 방식으로 가공 동안 반도체 웨이퍼(2)의 핸들링에 사용될 수 있다 (및/또는 소우 스트리트 영역들은 테스트 영역들을 포함할 수 있음).
도 3b는 제거되지 않은 재료의 지지 링(16)(도 2b에 도시된 지지 링(128)) 내의 웨이퍼(2)의 후면(10)의 리세스(14)(도 2b에 도시된 리세스(129)와 유사함)를 도시한다. 리세스는 백그라인딩을 통해 형성될 수 있다. 백그라인딩은 제거되지 않은 재료의 지지 링(16)을 남기고(또한 링으로 지칭될 수 있음), 이는 가공 동안 반도체 웨이퍼(2)가 말리거나 또는 다른 방식으로 구부러지는 것을 방지할 수 있고 동시에 반도체 웨이퍼(2)의 후면을 얇게 해서 도핑이 반도체 웨이퍼(2)의 후면(제1 면)을 통해 수행될 수 있도록 할 수 있다. 일부 예들에서, 지지 링(16)은 TAIKO 공정을 이용하여 형성될 수 있다. 반도체 디바이스들을 형성하는 방법들의 다른 구현예들에서, 백그라인딩 또는 기타 재료-제거 기술이 사용(또는 배제)될 수 있고/있거나 대신에 도핑이 전면에 걸쳐 이루어져서, 도핑 전에 백그라인딩 또는 재료 제거가 필요하지 않을 수 있다. 일부 예들에서, 구현예들에서의 반도체 웨이퍼(2)는 75 마이크로미터의 크기만큼 작게 백그라인딩되거나 다른 방식으로 두께가 감소될 수 있다.
도 4a 내지 도 4k는 도 1에 도시된 반도체 디바이스(100)와 같은 도 1 내지 도 3b에 도시된 반도체 디바이스들을 만드는 방법을 도시한다.
도 4a는 전면(115) 및 전면(115)의 반대편에 있는 후면(113)을 갖는 반도체 층(121)을 도시한다. 도 4a에 도시된 바와 같이, 절연 층(122)은 반도체 층(121)의 전면(115)에 형성된다.
도 4b에 도시된 바와 같이, 제1 개구(126-O) 및 제2 개구(125-O)는 절연 층(122)에 형성되고, 이러한 구현예에서 제1 전도성 접점(126) 및 제2 전도성 접점(125)은 개구들(126-O, 125-O)에 각각 형성된다. 제1 전도성 접점(126) 및 제2 전도성 접점(125)은 절연 층(122)과 동일 층 내에 있다. 제1 전도성 접점(126)은 절연 층(122)의 일부분들 사이에 배치될 수 있고, 제2 전도성 접점(125)은 또한 절연 층(122)의 일부분들 사이에 배치될 수 있다. 제1 전도성 접점(126), 제2 전도성 접점(125), 및 절연 층(122)은 집합적으로 반도체 층(121) 위에 층을 한정한다. 일부 구현예들에서, 제1 전도성 접점(126)은 에미터 접점일 수 있고, 제2 전도성 접점(125)은 게이트 접점일 수 있다. 제1 전도성 접점(126)은 절연 층(122)의 적어도 일부분에 의해 제2 전도성 접점(125)으로부터 전기적으로 격리될 수 있다.
일부 구현예들에서, 전기전도성 접점들, 제2 전도성 접점(125) 및 제1 전도성 접점(126)은 알루미늄으로 형성된다. 일부 예들에서, 전기전도성 접점들, 제2 전도성 접점(125) 및 제1 전도성 접점(126)은 무전해 도금된 알루미늄으로 형성된다. 일부 예들에서, 전기전도성 접점들, 제2 전도성 접점(125) 및 제1 전도성 접점(126)은 AlSi 또는 AlCu로 형성되지만, 다른 구현예들에서 그것들은 임의의 다른 전기전도성 재료들로 형성될 수 있다.
도 4c에 도시된 바와 같이, 제1 폴리이미드 층(123-1)은 절연 층(122) 상에 그리고 반도체 층(121)의 전면(115) 상의 제2 전도성 접점(125) 상에 배치(예컨대, 침착)된다. 도 4c에 도시된 바와 같이, 제1 폴리이미드 층(123-1)은 제2 전도성 접점(125) 위에 배치되지만(예컨대, 커버함), 제1 전도성 접점(126) 위에 배치되지 않는다(예컨대, 커버하지 않음). 구체적으로, 제1 폴리이미드 층(123-1)이 절연 층(122), 제1 전도성 접점(126), 및 제2 전도성 접점(125) 위에 배치된 후에, 개구(126-P)가 제1 폴리이미드 층(123-1)에 형성된다. 따라서, 제1 전도성 접점(126)은 제1 폴리이미드 층(123-1)을 통해 노출된다. 일부 구현예들에서, 개구(126-P)는 제1 전도성 접점(126)의 영역 또는 폭에 대응하거나, 또는 동등한 폭 또는 영역을 가질 수 있다.
그러나, 도 4c에 도시된 바와 같이, 제2 전도성 접점(125) 위의 제1 폴리이미드 층(123-1)에는 개구가 형성되지 않는다. 따라서, 제1 폴리이미드 층(123-1)은 제2 전도성 접점(125)을 계속 커버하여 제2 전도성 접점(125)이 노출되지 않도록 한다.
도 4d에 도시된 바와 같이, 제2 폴리이미드 층(123-2)은 반도체 층(121)의 (전면(115) 상의) 제1 폴리이미드 층(123-1) 위에 침착된다. 제2 폴리이미드 층(123-2)은 제1 폴리이미드 층(123-1)을 커버한다. 제2 폴리이미드 층(123-2)은 제1 전도성 접점(126)과 접촉하고 제1 전도성 접점(126)을 커버한다. 제2 폴리이미드 층(123-2)은 제1 폴리이미드 층(123-1)에 의해 제2 전도성 접점(125)으로부터 분리된다.
도 4e에 도시된 바와 같이, 제2 폴리이미드 층(123-2)이 제1 폴리이미드 층(123-1) 위에 형성된 후에, 적어도 하나의 개구는 제2 폴리이미드 층(123-2) 내에 형성된다. 구체적으로, 이러한 구현예에서, 2개의 개구―개구(125-PI) 및 개구(126-PI)―는 제2 폴리이미드 층(123-2)에 형성된다. 개구(125-PI)는 개구(125-O)에 대응하지만, 제1 폴리이미드 층(123-1)에 의해 제2 전도성 접점(125)으로부터 분리된다. 제1 전도성 접점(126)은 제1 폴리이미드 층(123-1) 및 제2 폴리이미드 층(123-2)을 통해 노출된다. 그러나, 제2 전도성 접점(125)은 제1 폴리이미드 층(123-1)을 통해 노출되지 않고, 따라서, 제2 폴리이미드 층(123-2)의 개구(125-PI)를 통해 노출되지 않는다. 제2 전도성 접점(125)은 제1 폴리이미드 층(123-1)을 통해 노출되지 않고, 제1 폴리이미드 층(123-1)에 의해 제2 폴리이미드 층(123-2)의 개구(125-PI)로부터 분리된다.
도 4f에 도시된 바와 같이, 연삭(예컨대, TAIKO 연삭)을 수행하여 리세스(130)를 형성한다. 도 4f에 도시된 예에서, 리세스(130)는 실질적 원형 리세스이고, 제거되지 않은 재료(도 3b에 도시된 바와 같음)의 지지 링(128)에 의해 경계설정된다. 리세스의 형성 후에, 후방 전도성 접점(127)은 리세스(130)에 배치된다.
이전에 설명된 바와 같이, 일부 예들에서, TAIKO 공정은 배제될 수 있고, 백그라인딩 공정은 (제거되지 않은 재료의 링을 남기지 않고) 웨이퍼의 전체 후면을 연삭하는데 사용될 수 있거나, 또는 백그라인딩은 함께 배제될 수 있다.
일부 예들에서, TAIKO 연삭 공정 후에, 리세스(130) 및 반도체 층(121)의 후면(113) 상의 지지 링(128)은 에칭된다. 일부 예들에서, 에칭은 산성 용액에서 수행된다.
하나 이상의 연삭 또는 재료 제거 공정들이 웨이퍼의 후면에서 수행(예컨대, 착수)되는 일부 예들에서, 재료 제거 후에 웨이퍼의 후면을 통해 웨이퍼 내에 도핑이 수행될 수 있다. 백그라인딩 또는 재료 제거가 배제되는 일부 구현예들에서, 도핑은 접점들 및 하나 이상의 전기절연 층들의 침착 전에 일어날 수 있고, 그에 따라 웨이퍼의 전면을 통해 수행(예컨대, 실행)될 수 있다. 일 예에서, 웨이퍼의 후면은 도핑될 수 있고, 도펀트들은 이온 주입, 침착, 및 확산 등과 같은 임의의 도핑 기술에 의해 도입될 수 있다. 붕소, 인 등과 같은 하나 이상의 도펀트들이 사용될 수 있다(도펀트(들)은 Si, GaAs, GaN, SiC 등과 같은 반도체 기판에 따라 선택될 수 있음). 일부 예들에서, 이온 주입은 반도체 층(121)의 후면(113) 상에서 수행된다. 어닐링 공정이 도핑 후에 수행되고, 알루미늄은 반도체 층(121)의 후면 상에 스퍼터링되어 후방 전도성 접점(127)을 형성한다. 스퍼터링된 알루미늄 층은 규소 웨이퍼와 나중에 반도체 층(121)의 후면(113) 상에 배치(예컨대, 침착)될 적층형 전도성 층(예컨대, ENEPIG 층) 사이의 본딩 층을 제공할 수 있다.
일부 예들에서, 제2 어닐링 공정이 스퍼터링 후에 수행된다. 제2 어닐링 공정은 전기전도성 층 사이의 강한 본딩을 형성하는 것을 도울 수 있고/있거나 도핑된 영역 안으로의 알루미늄의 일부의 바람직한 확산을 이끌 수 있고/있거나 추가로 도핑된 영역 안으로 도펀트들을 원하는 대로 분배/이동시킬 수 있다.
일부 예들에서, 전기전도성 접점들 및 전기절연 층들은 임의의 재료 침착 및 제거 기술들, 예컨대, 전기 도금, 무전해 도금, 전기침착, 스피닝, 스퍼터링, 기화, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 에칭, 마스킹, 노광 기술 등을 이용하여 형성될 수 있다.
일부 구현예들에서, 제1 폴리이미드 층(123-1) 및 제2 폴리이미드 층(123-2)은 (도 4f에 도시된 바와 같이) 연삭이 수행되기 전에 (도 4e에 도시된 바와 같이) 수행되는데, 그 이유는 연삭이 수행된 후에 웨이퍼의 핸들링 및/또는 제1 폴리이미드 층(123-1) 및/또는 제2 폴리이미드 층(123-2)의 형성이 어렵거나 또는 불가능할 수 있기 때문이다.
도 4g에 도시된 바와 같이, 제1 전도성 접점(126) 및 후방 전도성 접점(127)은 적층형 전도성 층들(132, 131)(예컨대, ENEPIG 층)의 적용을 위해 사전처리된다. 적층형 전도성 층(132)은 제1 전도성 접점(126) 위에 형성된다. 적층형 전도성 층(131)은 후방 전도성 접점(127) 위에 형성된다. 적층형 전도성 층은 제2 전도성 접점(125) 위에 형성되지 않는데, 그 이유는 제1 폴리이미드 층(123-1)이 여전히 제2 전도성 접점(125) 상에 배치되기 때문이다. 다시 말해서, 적층형 전도성 층은 제2 전도성 접점(125) 위에 형성되지 않는데, 그 이유는 제1 폴리이미드 층(123-1)이 제2 전도성 접점(125) 상의 적층형 전도성 층의 형성을 차단하기 때문이다. 일부 예들에서, 적층형 전도성 층은 무전해 니켈을 침착하고, 무전해 팔라듐을 침착한 다음, 침지 금 플래시를 이용하여 형성될 수 있다.
도 4h에 도시된 바와 같이, 제2 전도성 접점(125) 위의 제1 폴리이미드 층(123-1)은 에칭되고, 제2 폴리이미드 층(123-2)은 또한 에칭된다. 제2 전도성 접점(125) 위의 제1 폴리이미드 층(123-1)은 에칭되고, 적층형 전도성 층(132)이 형성된 후에 제2 폴리이미드 층(123-2) 또한 에칭된다. 제2 전도성 접점(125) 위의 제1 폴리이미드 층(123-1)은 에칭되어 제1 폴리이미드 층(123-1)의 개구(125-Q)를 통해 제2 전도성 접점(125)을 노출시킨다. 제1 폴리이미드 층(123-1)은, 제2 폴리이미드 층(123-2)이 제거되고, (동일한 에칭 공정을 이용하여) 제2 전도성 접점(125)이 제1 폴리이미드 층(123-1)의 개구(125-Q)를 통하도록 제2 폴리이미드 층(123-2)의 두께와 동일한 (예컨대, 실질적으로 동일한) 두께를 가질 수 있다. 일부 구현예들에서, 제2 전도성 접점(125) 위의 제1 폴리이미드 층(123-1) 및 제2 폴리이미드 층(123-2)은 동일한 에칭 공정을 이용하여 에칭된다. 따라서, 후방 전도성 접점(127) 위의(예컨대, 위에 배치된) 적층형 전도성 층(131), 제1 전도성 접점(126) 위의 적층형 전도성 층(132), 및 제2 전도성 접점(125)은 도 4h에 도시된 바와 같이 노출된다. 적층형 전도성 층(132) 및 적층형 전도성 층(131)은 집합적으로 양면 적층형 전도성 층 디바이스(예컨대, 양면 ENEPIG 층 디바이스)를 한정한다.
폴리이미드 층(예컨대, 제1 폴리이미드 층(123-1), 제2 폴리이미드 층(123-2))이 포함되는 일부 구현예들에서, 그것의 두께는 9 마이크로미터, 또는 약 9 마이크로미터일 수 있다. 하나 이상의 폴리이미드 층들이 포함되는 일부 구현예들에서, 제1 폴리이미드 층의 두께는 3 마이크로미터, 또는 약 3 마이크로미터일 수 있다. 제2 폴리이미드 층의 두께는 7 마이크로미터, 또는 약 7 마이크로미터일 수 있다. 폴리이미드 층의 두께는 전술된 두께들로 한정되지 않는다.
도 4i에 도시된 바와 같이, 백그라인딩(예컨대 TAIKO 공정)에 의해 형성된 지지 링(128)은, 예컨대 소잉(예컨대, 절단부(151)를 따라 소잉)을 통해 제거된다. 소잉 동안 블레이드로부터의 외부 손상으로부의 보호를 위해, 접착 테이프(210)가 웨이퍼 싱귤레이션에 대해 미리 웨이퍼에 부착될 수 있다. 남아있는 반도체 층들은 임의의 싱귤레이션 기술들을 이용하여 낱개화되어 개별 반도체 디바이스들을 형성한다. 일부 예들에서, 다이싱을 수행하여 도 4j에 도시된 디바이스를 획득한다.
도 4k를 참조하면, 상측(전면)에서, 솔더(142)(예컨대, 무연 솔더)가 전도성 접점(126) 상의 적층형 전도성 층(132) 위에 형성된다. 이러한 구현예에서 와이어 본드(143)(예컨대, 금속 와이어, 알루미늄 와이어)는 후면 상의 제2 전도성 접점(125)에 연결된다. 일부 구현예들에서, 후면에서, 소결 층(141)(예컨대, Ag 소결층)은 후방 전도성 접점(127) 상에 배치된 적층형 전도성 층(131) 위에 적용된다.
반도체 층에 잘 본딩되고, 응력 이슈 없이 층들의 나머지에 대해 우수한 본딩을 제공하는 임의의 전기전도성 재료는 전도성 접점에 대한 전기전도성 재료로서 사용될 수 있다. 일부 예들에서, 제1 전도성 접점(126) 및 제2 전도성 접점(125)은 알루미늄, 무전해 도금된 알루미늄 등으로 형성된다.
싱귤레이션 후에, 개별 반도체 디바이스들(도 4j에 도시된 바와 같음)은 리드없는 패키지, 리드있는 패키지, 성형 패키지 등과 같은 최종 사용을 위한 임의의 패키지 유형에 포함될 수 있다. 일 예에서, 개별 반도체 디바이스들은 4-리드 패키징 IGBT에 포함될 수 있고, 본 명세서에 설명된 공정들 중 임의의 것을 이용하여 형성된 반도체 디바이스들 중 임의의 것은 유사한 패키지 또는 상이한 패키지 유형에 포함될 수 있다. 일부 구현예들에서 적층형 전도성 층들(예컨대, ENEPIG 층들) 및 본 명세서에 설명된 다른 층들을 이용하는 것은 IGBT와 같은 반도체 디바이스들 및 (FRD와 같은) 다이오드의 신뢰성을 높일 수 있다. 적층형 전도성 층들 및 본 명세서에 설명된 다른 층들은 산화 회피, 구리 접점들 및 도금 스루홀의 솔더링 능력 개선, 전기 전도성 증가를 도울 수 있다.
도 5는 도 1 내지 도 6k와 관련하여 설명된 것들과 같은 반도체 디바이스들을 형성하는 예시적인 방법의 흐름도이다. 방법은 반도체 층의 전면 상에 절연 층을 형성하는 단계를 포함할 수 있다(블록(710)). 방법은 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계를 포함할 수 있다(블록(715)). 방법은 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계를 포함할 수 있다(블록(720)). 방법은 제2 전도성 접점 및 절연 층 상에 제1 폴리이미드 층을 형성하는 단계를 포함할 수 있다(블록(725)). 방법은 제1 폴리이미드 층 위에 제2 폴리이미드 층을 형성하는 단계를 포함할 수 있다(블록(730)). 방법은, 제2 폴리이미드 층에서, 제1 전도성 접점 위의 제1 개구 및 제1 폴리이미드 층 위의 제2 개구를 형성하여 제2 개구를 통해 제2 전도성 접점 위의 제1 폴리이미드 층을 노출시키는 단계를 포함할 수 있다(블록(735)). 방법은 반도체 층의 후면을 소정 두께로 백그라인딩하는 단계를 포함할 수 있고, 후면은 전면에 반대편이다(블록(740)). 방법은 반도체 층의 후면 상에 후방 전도성 접점을 형성하는 단계를 포함할 수 있다(블록(745)). 방법은 제1 전도성 접점 위에 제1 적층형 전도성 층을 형성하는 단계를 포함할 수 있다(블록(750)). 방법은 후방 전도성 접점 위에 제2 적층형 전도성 층을 형성하는 단계를 포함할 수 있다(블록(755)). 방법은 제2 전도성 접점을 위해 제1 폴리이미드 층에 제3 개구를 형성하는 단계를 포함할 수 있다(블록(760)).
도 6은 도 1 내지 도 6k와 관련하여 설명된 것들과 같은 반도체 디바이스들을 형성하는 예시적인 방법의 흐름도이다. 방법은 반도체 층의 전면 상에 절연 층을 형성하는 단계를 포함할 수 있다(블록(810)). 방법은 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계를 포함할 수 있다(블록(820)). 방법은 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계를 포함할 수 있다(블록(830)). 방법은 선택적으로 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 제1 전도성 접점 상에 적층형 전도성 층을 형성하는 단계를 포함할 수 있다(블록(840)).
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 장치는: 반도체 층의 전면 상에 배치된 절연 층; 절연 층의 제1 개구 내에 배치된 제1 전도성 접점; 절연 층의 제2 개구 내에 배치된 제2 전도성 접점; 및 제1 전도성 접점 상에 배치되고 제2 전도성 접점으로부터 배제된 적층형 전도성 층을 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 절연 층 상의 폴리이미드 층을 추가로 포함하고, 적층형 전도성 층은 폴리이미드 층 내의 개구에 배치된다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 적층형 전도성 층은 전면 적층형 전도성 층이고, 장치는: 장치의 후면 상에 배치된 후면 제1 적층형 전도성 층을 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 폴리이미드 층은 제1 폴리이미드 층이고, 제2 전도성 접점 상의 적층형 전도성 층의 형성은 제2 폴리이미드 층에 의해 방지된다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 제2 전도성 접점 상의 적층형 전도성 층의 형성은 폴리이미드 층에 의해 방지된다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 제2 전도성 접점에 직접 결합되는 와이어본드를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 폴리이미드 층의 개구를 통해 제2 전도성 접점에 직접 결합되는 와이어본드를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 장치에 관한 것으로, 적층형 전도성 층은 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 층을 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 반도체 층의 전면 상에 절연 층을 형성하는 단계; 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계; 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계; 및 선택적으로 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 제1 전도성 접점 상에 적층형 전도성 층을 형성하는 단계를 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 제2 전도성 접점 및 절연 층 상에 제1 폴리이미드 층을 형성하는 단계; 제1 전도성 접점 위의 제1 폴리이미드 층에 개구를 형성하여 제1 전도성 접점이 제1 폴리이미드 층의 개구를 통해 노출되도록 하는 단계; 및 제1 폴리이미드 층 위에 있고 제1 폴리이미드 층의 개구를 통해 제1 전도성 접점과 접촉하는 제2 폴리이미드 층을 형성하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 제2 폴리이미드 층의 일부분을 제거하여 제1 전도성 접점이 제1 폴리이미드 층 및 제2 폴리이미드 층을 통해 노출되도록 하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한것으로, 제2 폴리이미드 층의 일부분은 제2 폴리이미드 층의 제1 부분이고, 방법은: 제2 폴리이미드 층의 제2 부분을 제거하여 제2 폴리이미드 층에 개구를 형성하여 제1 폴리이미드 층이 제2 폴리이미드 층의 개구를 통해 노출되도록 하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 반도체 층의 전면 상에 절연 층을 형성하는 단계; 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계; 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계; 제2 전도성 접점 및 절연 층 상에 제1 폴리이미드 층을 형성하는 단계; 제1 폴리이미드 층 위에 제2 폴리이미드 층을 형성하는 단계; 제2 폴리이미드 층에서, 제1 전도성 접점 위의 제1 개구 및 제1 폴리이미드 층 위의 제2 개구를 형성하여 제2 개구를 통해 제2 전도성 접점 위의 제1 폴리이미드 층을 노출시키는 단계; 제1 전도성 접점 위에 적층형 전도성 층을 형성하는 단계; 및 제2 전도성 접점을 위해 제1 폴리이미드 층에 제3 개구를 형성하는 단계를 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 적층형 전도성 층은 제1 적층형 전도성 층이고, 방법은: 반도체 층의 후면을 소정 두께로 백그라인딩하는 단계 - 후면은 전면의 반대편임 -; 반도체 층의 상기 후면 상에 후방 전도성 접점을 형성하는 단계; 및 후방 전도성 접점 위에 제2 적층형 전도성 층을 형성하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 적층형 전도성 층은 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 층을 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 제2 전도성 접점을 위한 제3 개구를 형성하는 단계는 제2 폴리이미드 층을 에칭하는 동안 제2 전도성 접점 위의 제1 폴리이미드 층을 에칭하는 단계를 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 반도체 층의 후면의 백그라인딩은 제거되지 않은 재료의 지지 링에 의해 경계를 이루는 반도체 층의 후면에 실질적 원형 리세스를 형성하는 단계를 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 방법은: 제1 전도성 접점 상의 제1 적층형 전도성 층 위에 솔더를 형성하는 단계; 후방 전도성 접점 상에 배치된 제2 적층형 전도성 층 위에 소결층을 형성하는 단계; 및 제2 전도성 접점에 와이어 본드를 결합하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 반도체 층의 후면을 통해 반도체 층 안으로 적어도 하나의 도펀트를 주입하고 반도체 층을 어닐링하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 반도체 층에 절연 게이트 바이폴라 트랜지스터(IGBT) 또는 다이오드 중 적어도 하나를 형성하는 단계를 추가로 포함한다.
일부 양태들에서, 본 명세서에 설명된 기술들은 방법에 관한 것으로, 후방 전도성 접점은 무전해 도금된 알루미늄을 포함한다.
본 개시, 그것의 양태들 및 구현예들은 본 명세서에 개시된 특정 컴포넌트들, 조립 절차들 또는 방법 요소들로 제한되지 않는다. 의도된 반도체 BM 및 OPM 구조들 및 관련 방법과 일관되는 당업계에 알려진 많은 추가 컴포넌트, 조립 절차 및/또는 방법 요소들은 본 개시내용으로부터 특정 구현예와 함께 사용하기 위해 명백해질 것이다. 따라서, 예를 들어, 특정 구현예들이 개시되지만, 그러한 구현예들 및 구현 컴포넌트들은, 의도된 동작 및 방법들과 부합되는, 그러한 반도체 BM 및 OPM 구 조 및 관련 방법들, 및 구현 컴포넌트들 및 방법들에 대해 당업계에 공지된 바와 같이 임의의 형상, 크기, 스타일, 유형, 모델, 버전, 치수, 농도, 재료, 양, 방법 요소, 단계 등을 포함할 수 있다.
전술한 설명에서, 요소가 다른 요소 위에 있거나, 그에 연결되거나, 전기적으로 연결되거나, 결합되거나, 전기적으로 결합되는 것으로 지칭될 때, 이는 직접적으로 다른 요소 상에 있거나, 그에 연결 또는 결합될 수 있거나, 하나 이상의 개재하는 요소가 존재할 수 있다는 것이 이해될 것이다. 요소가 직접적으로 다른 요소 상에 있거나, 직접적으로 그에 연결되거나 직접적으로 그에 결합되는 것으로 지칭될 때, 개재하는 요소는 존재하지 않는다. 상세한 설명 전반에 걸쳐서, 바로 위에, 바로 연결됨, 또는 바로 결합됨이라는 용어가 사용되지 않을 수 있지만, 바로 위에 존재하는, 바로 연결된, 또는 바로 결합된 것으로 도시된 요소가 이러한 것으로 간주될 수 있다. 본 출원의 청구범위는, 존재하는 경우, 명세서에 기술되거나 도면에 도시된 예시적인 관계를 열거하도록 보정될 수 있다.
본 명세서에서 사용되는 바와 같이, 단수형은 문맥상 특정한 경우를 명확하게 나타내지 않는 한, 복수형을 포함할 수 있다. 공간적으로 상대적인 용어들(예를 들어, 위(over), 보다 위(above), 상부(upper), 아래(under), 바로 밑(beneath), 보다 아래(below), 하부(lower) 등)은 도면에 도시되어 있는 배향에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 일부 구현에서, 위 및 아래의 상대적인 용어는 각각 수직 위 및 수직 아래를 포함할 수 있다. 일부 구현에서, 인접하다는 용어는 측방향으로 인접하거나 수평으로 인접한 것을 포함할 수 있다.
본 명세서에 설명된 다양한 기술들의 구현예는 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합들에서 구현(예를 들어, 이들에 포함)될 수 있다. 일부 구현은 다양한 반도체 프로세싱 및/또는 패키징 기술을 사용해서 구현될 수 있다. 일부 구현예들은, 예를 들어, Si, GaAs, GaN, SiC 등을 포함하지만 이에 제한되지 않는 반도체 기판들과 연관된 다양한 유형들의 반도체 처리 기술들을 사용하여 구현될 수 있다.
기술된 구현의 특정 특징이 본 명세서에 기술된 바와 같이 예시되었지만, 이제 통상의 기술자에게는 많은 수정, 치환, 변형 및 균등물이 발생할 것이다. 따라서, 첨부된 청구범위는 구현의 범위 내에 속하는 모든 이러한 수정 및 변경을 포함하도록 의도된다는 것이 이해되어야 한다. 이는 이들이 제한이 아닌 예시로서 제시된 것이며, 형태 및 세부 사항에 있어서 다양한 변경이 이루어질 수 있음을 이해해야 한다. 본 명세서에 기술된 장치 및/또는 방법의 임의의 부분은 상호 배타적인 조합을 제외하면 임의의 조합으로 조합될 수 있다. 본 명세서에 기술된 구현은 기술된 상이한 구현의 기능, 컴포넌트 및/또는 특징의 다양한 조합 및/또는 하위 조합을 포함할 수 있다.

Claims (5)

  1. 방법으로서,
    반도체 층의 전면 상에 절연 층을 형성하는 단계;
    상기 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계;
    상기 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계; 및
    선택적으로 상기 제2 전도성 접점 상에 적층형 전도성 층의 일부분을 형성하지 않고 상기 제1 전도성 접점 상에 적층형 전도성 층을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    제2 전도성 접점 및 절연 층 상에 제1 폴리이미드 층을 형성하는 단계;
    상기 제1 전도성 접점 위의 상기 제1 폴리이미드 층에 개구를 형성하여 상기 제1 전도성 접점이 상기 제1 폴리이미드 층의 상기 개구를 통해 노출되도록 하는 단계;
    상기 제1 폴리이미드 층 위에 있고 상기 제1 폴리이미드 층의 상기 개구를 통해 상기 제1 전도성 접점과 접촉하는 제2 폴리이미드 층을 형성하는 단계; 및
    상기 제2 폴리이미드 층의 일부분을 제거하여 상기 제1 전도성 접점이 상기 제1 폴리이미드 층 및 상기 제2 폴리이미드 층을 통해 노출되도록 하는 단계를 추가로 포함하는, 방법.
  3. 장치로서,
    반도체 층의 전면 상에 배치된 절연 층;
    상기 절연 층의 제1 개구 내에 배치된 제1 전도성 접점;
    상기 절연 층의 제2 개구 내에 배치된 제2 전도성 접점; 및
    상기 제1 전도성 접점 상에 배치되고 상기 제2 전도성 접점으로부터 배제되는 적층형 전도성 층을 포함하는, 장치.
  4. 제3항에 있어서,
    상기 절연 층 상에 배치된 제1 폴리이미드 층을 추가로 포함하고, 상기 적층형 전도성 층은 상기 제1 폴리이미드 층 내의 개구 내에 배치되고, 상기 제2 전도성 접점 상의 상기 적층형 전도성 층의 형성은 제2 폴리이미드 층에 의해 방지되는, 장치.
  5. 방법으로서,
    반도체 층의 전면 상에 절연 층을 형성하는 단계;
    상기 절연 층의 제1 개구 내에 제1 전도성 접점을 형성하는 단계;
    상기 절연 층의 제2 개구 내에 제2 전도성 접점을 형성하는 단계;
    상기 제2 전도성 접점 및 상기 절연 층 상에 제1 폴리이미드 층을 형성하는 단계;
    상기 제1 폴리이미드 층 위에 제2 폴리이미드 층을 형성하는 단계;
    상기 제2 폴리이미드 층에서, 상기 제1 전도성 접점 위의 제1 개구 및 상기 제1 폴리이미드 층 위의 제2 개구를 형성하여 상기 제2 개구를 통해 상기 제2 전도성 접점 위의 상기 제1 폴리이미드 층을 노출시키는 단계;
    상기 제1 전도성 접점 위에 적층형 전도성 층을 형성하는 단계; 및
    상기 제2 전도성 접점을 위해 상기 제1 폴리이미드 층에 제3 개구를 형성하는 단계를 포함하는, 방법.
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