CN117672964A - 一种功率器件芯片的超薄制备与封装方法 - Google Patents
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Abstract
本发明提出了一种功率器件芯超薄制备与封装方法。其特点在于：正面覆盖一层30μm至60μm的聚酰亚胺或其它钝化膜，该钝化层在实现正面电极重新布局的同时，也形成了晶圆表面封装保护层，该保护层更可作为薄晶圆片封装的加工支撑，以方便采用固晶机的芯片拾取。此外，这层薄膜也可作为功率晶圆进行减薄加工保护支撑层。完成前述步骤的功率器件晶圆可通过金属蒸发或淀积的工艺形成背面电极。上诉结构在完成减薄后具有一定的厚度，存在一定的刚性，可采用TO‑220、TO247和模块支架等封装架构，对其键合封装。
Description
技术领域
本发明涉及半导体领域，提出了一种功率器件芯片的超薄制备方法，并根据其结构特点提出了一种封装方法。
背景技术
半导体功率器件自诞生以来，就在电力电子电路中有着广泛的应用。半导体功率器件由于其耐压能力强，能承载大电流的特点，在大功率应用中有着不可取代的优势。在此情形下，功率器件在导通状态下承载系统的电流，在截至状态下要承载系统的全部电压，会产生大量的热。降低功率器件的热阻成为研究功率器件的一个重要关注点。
如图1(a)、(b)、(c)、(d)所示为现阶段常见的多种功率器件，图1(a)为采用金属半导体氧化物半导体场效应管(MOSFET)技术制备的垂直双扩散氧化物半导体器件(VDMOS，Vertical Diffused Metal-Oxide Semiconductor)结构，包括正面的一个或多个源极(Source)电极、栅极(Gate)电极以及背面漏极(Drain)电极；图1(b)所示的为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor)器件，其为电压控制的MOSFET器件和电流控制的BJT器件复合器件，其结构与VDMOS相似，将VDMOS的N+衬底换为P+衬底，引入了电导调制效应；图1(c)所示为横向双扩散半导体器件的元胞结构示意图(LDMOS，LaterallyDiffused Metal-Oxide Semiconductor)，其漏源栅电极均位于晶圆正面，背面衬底电极可选择为接地或浮空应用；图1(d)为横向GaN功率MOSFET器件，其正面电极为于单面。
晶圆代工厂为了便于封装和提高封装成品率，所提供的耐压600～1600V的功率器件晶圆厚度在250um左右。由于硅的导热率只有底座金属铜的1/4，这便导致无论采用塑封、金封或模块封装的方式，芯片自身所产生的热阻占了总热阻的60％～70％。晶圆的减薄可有效的降低芯片自身的热阻，从而有效的降低工作时的结温。由于硅芯片的静态和动态功耗几乎全产生于芯片的表面，结温的降低能大幅度提升器件的电学参数，能有效的提高器件的效率、稳定性和可靠性。
现有技术中，对晶圆进行减薄以降低芯片热阻的一种方法为对功率器件进行背面减薄。对于常规的功率器件而言，其有源工作区的厚度往往为20um至100μm，而常规晶圆的原始厚度一般为600μm，通常晶圆代工厂为了便于封测厂家封装，会对硅晶圆进行减薄至250um，再进行背面金属化。本发明是在完成硅基芯片正面结构制备后，对晶圆的厚度减薄至30um至70μm，从而实现相比常规器件封装，其热阻至少下降30％以上。
同时，本发明的方法也解决目前硅晶圆的减薄方法存在的硅基晶圆减薄后强度降低，容易导致碎片的问题。
发明内容
本发明提出了一种超薄功率器件的晶圆减薄及封装方法，在晶圆正面覆盖柔性保护膜，不仅能同时完成功率器件的正面电极设计制作，还能为晶圆减薄提供柔性支撑，使晶圆保持一定刚性，方便后续的减薄及封装工艺的拾取。此外可直接对减薄后晶圆的背面进行金属层淀积完成背面电极的形成，不仅提高了封装的成功率，也降低了工艺的复杂程度。
一种超薄功率器件的晶圆减薄及封装方法，其特征包括以下具体步骤：
S1.在完成正面结构焊盘设计的功率器件正面覆盖一层30um至60um的光敏聚酰亚胺薄膜或其它钝化膜；
S2.在所述钝化薄膜表面进行光刻刻蚀，直至刻出晶圆压焊区，形成引线孔；
S3.在压焊区处进行电镀，沿引线孔电镀生长出与薄膜等高的金属柱；
S4.利用硅晶圆专用减薄机，对步骤S3完成贴膜电镀的晶圆进行减薄，覆盖的聚酰亚胺薄膜或其它钝化膜，此时可以用作减薄时的正面防护；
S5.在完成减薄后的功率器件的背面进行金属淀积或蒸发工艺，形成背面电极；
S6.对完成焊盘设计的晶圆进行贴蓝膜划片；
S7.对减薄后的超薄功率器件进行封装。
可选的，所述步骤S1功率器件晶圆分为有源区，外延层和衬底区，所述有源区位于外延层中。
可选的，所述功率器件耐压为400-1600V时，外延层厚度可为20-60μm，衬底厚度大于等于200μm。
可选的，步骤S1形成的钝化层，可采用旋转涂覆固化光敏聚酰亚胺胶形成的光敏聚酰亚胺薄膜，也可采用加热压合的方式直接覆盖固态光敏聚酰亚胺薄膜，也可采用多层淀积方式生长其它钝化膜如二氧化硅等。
可选的，所述聚酰亚胺薄膜内含有光敏材料，可直接进行光刻；
可选的，所述其他钝化膜如二氧化硅钝化膜等，可采用光刻后刻蚀的工艺刻出引线孔；
可选的，所述钝化膜的厚度可为30-60μm。
可选的，所述步骤S2，对光敏聚酰亚胺薄膜可进行光刻，刻出原压焊区，形成金属引线孔。
可选的，所述步骤S2，对其他材料例如二氧化硅等需光刻后进行刻蚀，直至露出原压焊区，形成金属引线孔
可选的，所述步骤S3电镀的金属柱高度为30-60μm，金属柱高度需要大于等于所述聚酰亚胺薄膜或其他钝化薄膜厚度，但应保持相对平齐，误差保证在1-3μm以内。
可选的，所述步骤S4可采用局部或整体减薄设备，进行晶圆背面磨削减薄；
可选的，所述步骤S4可采用机械磨削粗磨和精磨结合的方式进行晶圆减薄，采用粗磨将晶圆减薄，待减薄至所需厚度的百分之八十后，采用精磨的方式减薄至所需晶圆厚度。
可选的，所述减薄步骤S4可采用化学研磨及机械研磨结合的方式，保证减薄的精度；
可选的，所述减薄区域主要为原始衬底晶圆厚度，减薄后衬底区域厚度可选为10μm，减薄后，晶圆厚度为30-80μm。
可选的，所述步骤S5采用金属蒸发淀积或电子溅射的方式，在晶圆背面镀出一层金属薄膜，作为背面电极(即VDMOS器件的漏极D、IGBT器件的集电极C、LDMOS器件的衬底电极B)，所述金属薄膜厚度可为1-3μm。
可选的，所述步骤S7的封装架构可选为TO247、TO220或模块支架封装，其封装形式可选择为背面电极焊接于与引脚相连的金属支架上，正面电极与引脚引线键合的形式。
可选的，所述引线键合的方式可采用压焊或超声焊等形式，引线形状为拱形。
本发明所取得的有益效果为：
1.本发明所述的正面覆盖的聚酰亚胺的薄膜既可以用作正面电极的设计，实现压焊区的转移，减少晶圆减薄后的焊接过程中可能对芯片照成的损伤，也可以用作减薄的支撑，减少减薄时可能造成的损伤。
2.本发明实现了晶圆的整体减薄，工艺简单，极大降低了器件的导通电阻，提高了器件的安全工作区。
3.本发明所述背面电镀薄膜，即可用作晶圆的保护层，也可直接引出背面电极。
4.本发明所述聚酰亚胺保护膜和背面的金属膜存在一定的刚性，可进行拾取封装，背面的金属电极可在金属载片台上进行封装，方便器件进行后续的封装应用。
本发明在不影响有源区工作的情况下，实现了功率器件减薄和金属电极的引出制作，工艺简单，为功率器件的制备使用和封装提供了一种有效的方法。
附图说明
下面结合附图及具体实施例对本发明作更进一步的详细说明，需要说明的是该实施例仅为发明的一种优选实施例，不应用于限制本发明。
图1为本发明所实施的功率器件剖面图，(a)为VDMOS器件，(b)为IGBT器件,(c)为LDMOS器件,(d)为GaN器件。
图2为功率器件正面电极完成压焊区金属化后的晶圆剖面结构示意图，该结构仅为简单示意图，即可以表示VDMOS晶圆，也可以是IGBT晶圆，也可以为其他功率器件，此处的示意图应根据实际器焊盘数量，正面焊盘数量对工艺流程不产生影响，本示意图仅用以说明后续工艺流程，不做功率器件类型限定。
图3为正面覆盖聚酰亚胺薄膜后的晶圆剖面结构示意图。
图4为在薄膜上光刻出压焊区的晶圆剖面结构示意图。
图5为在光刻出的压焊区引线孔电镀出金属柱后的剖面结构示意图。
图6为功率器件减薄后的剖面结构示意图。
图7为功率器件晶圆背面蒸发或电子溅射形成金属层后的剖面结构示意图。
图8为贴蓝膜划片的结构示意图
图9为划片后的VDMOS及IGBT单器件结构示意图。
图10为单器件TO247封装结构正视图。
图11为单器件TO247封装结构俯视图。
图12为封装流程示意图。
图中：1、单个功率器件；2、功率器件S/E焊盘；3、功率器件G焊盘；4、钝化层；5、功率器件有源区、埋层及外延层，厚度20-60u；6、功率器件衬底层，厚度≥200u；7、涂抹的聚酰亚胺固化或者压膜覆盖的聚酰亚胺薄膜或淀积的其他钝化膜；8、钝化层厚度30-50u；9、薄膜上光刻出的压焊区引线孔；10、化学镀/电镀形成的金属柱，高度与聚酰亚胺薄膜平齐；11、减薄后的功率器件衬底层厚度(一般减薄到10um)；12、减薄后的功率器件晶圆总厚度(30-80u)；13、形成的金属层，厚度大约2um；14、蓝膜；15、卡环；16、载片台；17、功率器件芯片；18、源S/发射极E电极压焊点；19、栅G电极压焊点；20、漏D/集电极C极背面电极；21、键合金属引线；22、S/E电极引脚；23、D/C电极引脚；24、G电极引脚；25、塑封外壳
具体实施方法
以下结合附图对本发明的优选实施例进行说明。需要说明的是，本发明说明中所采用的说明附图部分为实际器件简化结构，不代表仅适用于该结构，此处所描述的优选实施例仅用于说明和解释本发明。
图1所示为本发明实施例中所采用的功率器件，分别为VDMOS器件、IGBT器件及LDMOS器件，其中，VDMOS与IGBT为垂直器件，正面存在两个电极分别为VDMOS的源极S与栅极G，IGBT的发射极E与栅极G，LDMOS与GaN功率器件为横向器件，正面存在三个电极为漏极D、源极S与栅极G，本发明以垂直器件晶圆的剖面示意图为例对后续工艺进行描述，正面焊盘个数对后续工艺流程不产生影响，功率器件简示剖面结构图如图2所示。
具体的，所述的功率器件结构主要包括有源区，外延层及衬底层组成，所述有源区、埋层均位于外延层，其厚度在击穿电压为400-1600V时，厚度为20-60μm，通过改变外延层掺杂和厚度来改变其耐压能力。
具体的，所述功率器件衬底层厚度通常大于等于200μm，往往采用重掺杂可直接与金属电极形成欧姆接触，减薄衬底层厚度，可有效降低衬底层等效电阻，降低器件的热阻。
本实施例的步骤如图12所示，下面将对具体步骤进行详细描述。
步骤S1，在完成正面结构焊盘设计的功率器件正面覆盖一层30um至60um的光敏聚酰亚胺薄膜或其它钝化膜。
具体的，如图3所示，作为一种钝化层覆盖方式，可在所述完成正面焊盘金属化的功率器件正面覆盖一层光敏聚酰亚胺薄膜，覆盖整个晶圆的正面。聚酰亚胺薄膜形成的一种方式为：选择旋转涂抹聚酰亚胺胶的方法，利用涂胶台在晶圆正面旋转涂抹一层聚酰亚胺胶，固化后形成聚酰亚胺薄膜；另一种方式采用加热压合的方法，选择合适厚度的聚酰亚胺薄膜，在贴片台上，采用加热压合的方式，将固态聚酰亚胺薄膜覆盖在晶圆表面。
具体的，作为另一种钝化层覆盖方式，可采用其他材料形成表面钝化层，例如采用淀积二氧化硅的形式形成钝化层。
可选的，所覆盖的钝化层的厚度为30-60μm。
可选的，所述聚酰亚胺薄膜中含有光敏材料，可直接在其表面进行光刻。
步骤S2，在所述钝化薄膜表面进行光刻或光刻刻蚀，直至刻出晶圆表面压焊区，形成引线孔。
具体的，作为聚酰亚胺钝化层处理方式，对所述覆盖的光敏聚酰亚胺薄膜的晶圆进行光刻，进行曝光后可直接对曝光位置的聚酰亚胺薄膜去胶，光刻出晶圆的压焊区形成引线孔。
具体的，作为其他钝化层的处理方式，由于其自身不具备光敏性，需对所述钝化层采用先光刻后刻蚀的方式，通过刻蚀去除钝化层，刻出原压焊区，形成引线孔。
可选的，所述引线孔的形状不固定，可以为方形，也可以为圆形，也可为其他图形。
需要说明的是，若单次曝光无法完成去胶，可采用多次曝光多次去胶的方式，完成聚酰亚胺薄膜上引线孔的形成。
步骤S3，在压焊区引线孔电镀出金属柱。
具体的，利用电镀设备进行电镀/化学镀，在原压焊区的金属焊盘处，沿着光刻出的引线孔电镀出金属柱，该金属柱与原金属化的压焊区形成电气连接。
可选的，所述电镀金属柱的高度为30-60μm，高度大于等于所述钝化膜的厚度，但应尽量与所覆盖的聚酰亚胺薄膜表面平齐，其高度误差保证在3μm内。
步骤S4，利用磨削机等硅晶圆专用减薄机器，对所述完成贴膜电镀的晶圆进行减薄，所覆盖的聚酰亚胺薄膜此时可以用作减薄时的正面防护。
具体的，将所述进行贴膜电镀后的晶圆转移到专用减薄设备上，进行研磨，实现硅晶圆的减薄，所述研磨可采用化学与机械研磨结合的方式。
可选的，减薄后的晶圆厚度可为30-80μm，其中，衬底层的厚度减薄可优选减薄至10μm，其厚度应根据设计的功率器件外延层的厚度决定，减薄要求不损伤功率器件有源区，可根据实际进行调整。
可选的，可采用局部或整体减薄设备，进行晶圆背面磨削减薄。
可选的，所采用的通用磨削机械磨削方式采用粗磨和精磨结合的方式，粗磨采用研磨目数小、进给研磨速度快，去除百分之八十的研磨层；精磨采用研磨轮研磨目数大，进给速度慢，研磨后晶圆厚度精度高、表面平滑。该方式即可保证效率，也可保证晶圆研磨的精度。
步骤S5，完成垂直功率器件的背面工艺，包括背面金属淀积或蒸发等工艺制作。
具体的，并引出背面引出电极。在完成减薄的晶圆背面采用金属蒸发或电子溅射的方法，在晶圆背面形成一层金属膜，形成垂直功率器件的背面电极，该薄膜与晶圆衬底完成电气连接，作为集电极的引出电极。
可选的，所述淀积的金属镀膜厚度可为1-3μm。
可选的，对于电极均位于正面的功率器件，若无背面衬底电极连接要求，可跳过该步骤。
步骤S6，对完成焊点设计的晶圆进行贴蓝膜划片。
具体的，在晶圆背面贴蓝膜，并利用贴合机使二者紧密贴合，后续转移至DISK划片机上沿设计时晶圆划片道进行划片，形成单个器件，后续对蓝膜进行揭膜，完成单个分立器件的制备。
步骤S7，对完成制备的晶圆进行封装。
具体的，可采用TO247封装模式，具体步骤如下：
步骤S71，将单个器件背面的电极(VDMOS的漏极D，IGBT的集电极C)通过软焊料焊接于导电载片平台上，所述焊接料可为银浆或软焊锡；
步骤S72，进行引线键合，自单个器件正面电极处引线自插接引脚，完成垂直功率器件的电极与引脚之间的电气互连，其中电极19(VDMOS的源极S，IGBT的集电极C)与左侧22引脚相互连接，电极20(VDMOS与IGBT的栅极G)与右侧引脚24连接，导电载片平台16与中间引脚23连接。
可选的，所述导电载片平台通过安装孔安装于金属封装支架上。
可选的，所述导电载片平台，键合引线，封装芯片及引脚键合点均由一层塑封件包裹。
可选的，所述封装结构不应只局限于TO247封装，也可选择其他模式的封装，例如TO220封装，框架结构封装等。
以上所述为本发明的优选实施例，本发明不限于以上的实施例，可应用于任意在背面减薄不影响有源区的功率器件，如氮化镓功率器件等，相关技术人员在不脱离本发明构思的前提下，直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围内。
Claims (10)
1.一种功率器件芯片的超薄制备及封装方法，其特征在于包括如下步骤：
S1.在完成正面结构焊盘设计的功率器件正面覆盖一层30μm至60μm的光敏聚酰亚胺薄膜或其它钝化膜；
S2.在所述钝化薄膜表面进行光刻，直至刻出晶圆压焊区，形成引线孔；
S3.在压焊区处进行电镀，沿引线孔电镀生长出与薄膜等高的金属柱；
S4.利用硅晶圆专用减薄机，对步骤S3完成贴膜电镀的晶圆进行减薄，贴装的聚酰亚胺薄膜或其它钝化膜，此时可以用作减薄时的正面防护；
S5.在完成减薄后的功率器件的背面进行金属淀积或蒸发工艺，形成背面电极；
S6.对完成焊点设计的晶圆进行贴蓝膜划片；
S7.对减薄后的低热阻功率器件进行封装。
2.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，步骤S1贴装的聚酰亚胺薄膜可以通过旋转涂覆的方式完成，也可采用加热压合的方式贴装光敏聚酰亚胺薄膜，也可采用多层淀积方式生长其它钝化膜，如二氧化硅等。
3.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，步骤S1所述聚酰亚胺薄膜或其他钝化膜的厚度可为30μm至60μm。
4.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，所述聚酰亚胺为光敏绝缘钝化材料，可直接对其进行光刻，刻出压焊区及引线孔。
5.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，所述其他绝缘钝化材料，需对其进行光刻蚀刻工艺，刻出压焊区及引线孔。
6.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，电镀金属柱的高度为30μm至60μm，所述电镀金属柱的高度大于或等于聚酰亚胺薄膜厚度，但尽量保证金属柱高度和薄膜齐平。
7.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，减薄后不包含钝化层的晶圆厚度为30-70μm，其中有源区、外延层、埋层总厚度为20-60μm，衬底层厚度为10μm，钝化层厚度为30-60μm。
8.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，步骤S5采用金属淀积或蒸发工艺在晶圆背部形成背面金属电极，淀积金属层厚度为1-3μm。
9.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，步骤S3在生长金属柱位置进行电镀钝化，形成新的压焊区。
10.根据权利要求1所述的一种功率器件芯片的超薄制备及封装方法，其特征在于，本发明适用于所有进行减薄后不影响正面有源区的功率器件如VDMOS、IGBT、LDMOS、氮化镓功率器件等，划片后可采用采用TO-220、TO247和模块支架等封装模式进行封装。
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|---|---|---|---|
| CN202311661345.7A CN117672964A (zh) | 2023-12-06 | 2023-12-06 | 一种功率器件芯片的超薄制备与封装方法 |
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Publications (1)
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| CN117672964A true CN117672964A (zh) | 2024-03-08 |
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Family Applications (1)
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| CN202311661345.7A Pending CN117672964A (zh) | 2023-12-06 | 2023-12-06 | 一种功率器件芯片的超薄制备与封装方法 |
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-
2023
- 2023-12-06 CN CN202311661345.7A patent/CN117672964A/zh active Pending
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