TWI478313B - 使用頂部後護層技術及底部結構技術之積體電路晶片 - Google Patents

使用頂部後護層技術及底部結構技術之積體電路晶片 Download PDF

Info

Publication number
TWI478313B
TWI478313B TW099107175A TW99107175A TWI478313B TW I478313 B TWI478313 B TW I478313B TW 099107175 A TW099107175 A TW 099107175A TW 99107175 A TW99107175 A TW 99107175A TW I478313 B TWI478313 B TW I478313B
Authority
TW
Taiwan
Prior art keywords
layer
metal
line
circuit
chip
Prior art date
Application number
TW099107175A
Other languages
English (en)
Other versions
TW201108387A (en
Inventor
Mou-Shiung Lin
Jin Yuan Lee
Hsin Jung Lo
Ping Jung Yang
Te Sheng Liu
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of TW201108387A publication Critical patent/TW201108387A/zh
Application granted granted Critical
Publication of TWI478313B publication Critical patent/TWI478313B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6666—High-frequency adaptations for passive devices for decoupling, e.g. bypass capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02321—Reworking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03612—Physical or chemical etching by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05673—Rhodium [Rh] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13311—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48669—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48763—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48764—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48763—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48769—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48864—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92127—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01083—Bismuth [Bi]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

使用頂部後護層技術及底部結構技術之積體電路晶片
本揭示內容係關於積體電路晶片與晶片封裝，而更特定言之，係關於對電路晶片與封裝之不同側面利用不同互連體系之積體電路晶片與封裝。
本申請案係主張2009年3月30日提出申請之美國臨時申請案號61/164,473之優先權，其係以全文併於本文供參考。
半導體晶片可被發現於許多電子裝置中，而現今係需要許多電子裝置以在高速及/或低功率消耗條件下操作。在傳統半導體製造上，晶片可使用導線黏結導線或焊料球，與墊片黏結，藉由晶片、晶片與球格柵陣列(BGA)基板連接之保護層中之開孔外露。現代電子系統、模組及/或電路板典型上含有許多不同類型之晶片，譬如中央處理單元(CPU)、數位訊號(signal)處理器(DSP)、類比晶片、動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片、快閃記憶晶片等。
各晶片典型上係使用不同類型及/或不同世代之IC製程技術製造。例如，在一些筆記型個人電腦中，CPU晶片可使用65奈米IC製程技術，以1.2V之電源電壓製造，類比晶片可使用較早期0.25微米(250奈米)IC製程技術，以3.3V之電源電壓製造，及DRAM晶片可使用90奈米IC製程技術，在1.5V下製造，及快閃記憶晶片可使用0.18微米(180奈米)IC製程技術，以在2.5V下之電源電壓製造。
各不同類型之晶片可能需要不同電壓要求條件，以提供其所供應之電源。例如，特定DRAM晶片可能需要晶片上電壓轉換器，以轉換3.3V至1.5V，然而快閃記憶晶片可能同時需要晶片上電壓轉換器，以轉換3.3V至2.5V。隨著單一系統中之多種供應電壓，電壓調節與轉換可能是有問題、複雜化且昂貴。
互連體系包括金屬接頭，其係連接IC至其他電路或系統組件。此種互連體系已變成具有相對重要性，而隨著IC之進一步小型化，對於電路性能係具有漸增之負面衝擊，包括對晶片電壓與調節。例如，金屬互連之寄生電容與電阻係隨著愈小尺度而增加，其會使晶片性能顯著地降解。在此方面顯著顧慮的是沿著電源與接地匯流排(metal bus)之電壓降落，及重要訊號(signal)路徑之RC延遲。企圖利用較寬廣金屬線以降低此電阻，會造成此等導線之較高電容。
為解決此項問題，一項研究途徑是發展低電阻金屬(譬如銅)供導線用，而同時係在訊號(signal)線之間使用低介電材料。當前實務係為建立金屬互連網路於一個護層下方，但是，此研究途徑係將互連網路限制至微細線條互連，及與其有關聯之高寄生電容與高線條電阻率。後述兩種參數，由於其相對較高數值，會使裝置性能降質，此為一種對較高頻率應用及對長互連線條(其係被例如使用於時標分佈線條)會變得又更嚴重之作用。而且，微細線條互連金屬不能夠帶有高電流值，其典型上係為接地匯流排(ground bus)與電源匯流排(power bus)所需要。
本發明揭示內容係針對積體電路晶片與晶片封裝，其係對晶片或晶片封裝之個別主要側面利用上方護層與底部互連體系(或"技術")。
本發明揭示內容之一方面係針對晶片或晶片封裝，包括一個互連體系在晶片或晶片封裝之一個側面上，及/或另一個互連體系在晶片或晶片封裝之另一個側面上，例如上方護層體系在晶片之頂部上，及底部體系在相同晶片之底部上。此積體電路晶片可經過上方護層體系或底部體系，被連接至外部電路或結構，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
本發明揭示內容之另一方面係針對晶片上電壓調節及/或轉換裝置及電路。
本發明揭示內容之列舉具體實施例係提供晶片，具有上方護層體系在晶片之保護層上，與底部體系在晶片之半導體基板之背側上。列舉具體實施例可包括對晶片或晶片封裝之任一側之後護層體系，例如晶片之頂部或晶片之底部(背側)。
本發明揭示內容之列舉具體實施例可提供晶片上電壓調節及/或轉換裝置或電路，其可傳送電力至需要不同電壓特徵之多種裝置或電路單元(例如接頭電路或電路部份)。
再者，列舉具體實施例可供應電壓或動力至一或多個裝置或電路單元，幾乎無耗損，此係由於寄生作用所致。
進一步具體實施例可經過保護層及藉由經沉積於該保護層上方之粗導體，提供電力輸送至一或多個裝置或電路單元。
具體實施例可進一步提供上方護層金屬互連，其可分配訊號(signal)、電源及/或接地輸出，從至少一個內部電路或內部裝置到至少一個其他內部電路或裝置。舉例之具體實施例可提供此種情況，而無需連接至ESD、驅動器或接收器電路系統。
具體實施例可進一步提供上方護層金屬互連，其可分配訊號(signal)、電源及/或接地輸出，從至少一個內部電路或內部裝置到至少一個其他內部電路或裝置及/或至外部(晶片之外側)電路系統，包括根據本發明揭示內容之其他晶片與晶片封裝。
本發明揭示內容之此等以及其他組件、步驟、特徵、利益及優點，現在將自下文詳述之說明性具體實施例、伴隨之附圖及請求項之調閱而變得明瞭。
 揭示內容之詳細說明
現在討論說明性具體實施例。其他具體實施例可被另外或替代地使用。可能顯而易見或沒有必要之細節可被省略，以節省空間或供更有效之呈現。反之，一些具體實施例可被實施，而無需所揭示之所有細節。
本發明揭示內容係提供積體電路晶片與晶片封裝，其係對晶片或晶片封裝之個別主要側面利用上方護層與底部互連體系(或"技術")。
本發明揭示內容之一方面係針對晶片或晶片封裝，其包括一個互連體系在晶片或晶片封裝之一個側面，及/或另一個互連體系在晶片或晶片封裝之另一個側面上，例如上方護層體系在晶片之頂部上，與底部體系在相同晶片之底部上。
本發明揭示內容之另一方面係針對晶片上電壓調節及/或轉換裝置與電路。此種晶片上電壓調節器與轉換器可經過晶片上電源/接地匯流排(power/ground bus)對位於IC晶片上不同位置處之半導體裝置提供恒定電壓來源。該電壓可具有被降至最低/減少之寄生損失、被降至最低/減少之能量消耗及/或被降至最低/減少之波紋作用。
圖1A、2A及3A係個別顯示先前技藝晶片結構之電路圖、俯視圖及橫截面圖，其可用於討論本發明揭示內容之具體實施例。電壓調節器或轉換器電路41係接收外部電源電壓Vdd，輸出電源電壓Vcc，且輸送電源Vcc至內部電路20，包括21、22、23及24，使用在保護層5下方之IC微細線條金屬線路6191與61。IC微細線條金屬線路61包含618、6111、6121a、6121b、6121c及6141之節段。微細線條金屬線路6191與61係在保護層5下方。
本發明揭示內容之列舉具體實施例係描述於下文。
第一個具體實施例：具有電壓調節器-轉換器之上方護層電源/接地匯流排(metal bus)
圖1B、1C、2B、2C、3B、3C及3D係說明本發明揭示內容之第一個舉例具體實施例。圖1B與1C顯示經簡化之電路圖，其中在保護層5上之金屬線路81及/或82係連接電壓調節器或轉換器電路41與內部電路21、22、23及24，以分配電源電壓或接地參考線電壓，而虛線5係表示保護層，粗線路表示在保護層5上所形成之上方護層體系102之線路，而微細線路表示在保護層5下所形成之線路。圖2B與2C係顯示明白圖1B與1C中個別所示電路系統之半導體晶片之俯視圖，且粗線路係意謂在保護層5上所形成之上方護層體系102之線路，而微細線路係意謂在保護層5下所形成之線路。圖3B與3C係顯示明白圖1B與1C中個別所示電路系統之半導體晶片之橫截面圖。圖2B與2C係顯示在圖3B與3C中個別所示之半導體晶片之俯視圖。於圖3B中所示之上方護層體系102包括聚合體層99，及藉由經構圖之電路層811所提供之兩個金屬線路81與81P，且在聚合體層99中之開孔9919係在金屬線路81P之接觸點8110之上，並使其外露。於圖3C中所示之上方護層體系102包括藉由經構圖之電路層812所提供之金屬線路81、藉由經構圖之電路層821所提供之金屬線路82及兩個聚合體層98與99，且在聚合體層99中之開孔9929係在經構圖之電路層812之接觸點8120之上，並使其外露。於圖3D中所示之上方護層體系102包括兩個聚合體層95與99，及藉由經構圖之電路層811所提供之兩個金屬線路81與81P，且多個開孔9519、9519'、9511、9512及9514係在聚合體層95中，及在聚合體層99中之開孔9919係在金屬線路81P之接觸點8110之上，並使其外露。
關於本發明揭示內容之具體實施例，晶片上電壓調節器或轉換器電路41係經設計，以傳送電力至數個內部裝置21、22、23及24(或電路)，且電壓調節器或轉換器電路41與內部裝置21、22、23及24係在相同IC晶片內之矽基板1中及/或其上形成。經過保護層5中之開孔511、512及514，且藉由經沉積於保護層上方之粗金屬導體81，來自電壓調節器或轉換器電路41之電力輸出係被輸送至數個裝置或電路單元21、22、23及24，幾乎無耗損或寄生作用。此設計之優點係為與經調節之電源且與粗金屬導體附屬，在內部電路負載下，至下一個階層之電壓可在伴隨著高精密度之電壓階層下加以控制。當參考數目41為電壓調節器時，電壓調節器41之輸出電壓Vcc係在所要電壓階層之+10%與-10%內，且舉例在所要電壓階層之+5%與-5%內，對於在輸入節點下之電壓突波或大波動為不敏感，該輸入節點係與得自電源金屬線路81P之外部電源Vdd輸入連接。或者，電壓調節器41可具有輸出節點在得自電壓調節器41之Vcc輸出之電壓階層下，及輸入節點在得自外部電路所供應Vdd之電壓階層下，且Vdd之電壓階層減去Vcc之電壓階層之差異對Vdd之電壓階層之比例係小於10%。因此，電路性能可經改良。電壓調節器41可具有1伏特與10伏特間之輸出，且舉例在1伏特與5伏特之間。
在一些應用中，若晶片需要不同於外部電源之電壓階層Vdd之電壓階層Vcc，則電壓轉換器可被安裝在該晶片中。參考數目41可表示電壓轉換器。此晶片上電壓轉換器41，除了電壓調節電路以外，在此情況中係期望將外部電源之電壓階層Vdd轉換成此晶片中所需要之電壓階層Vcc。該轉換器可輸出高於輸入節點下之電壓Vdd之電壓階層Vcc。或者，該轉換器可輸出低於輸入節點下之電壓Vdd之電壓階層Vcc。電壓轉換器可具有在1伏特與10伏特間之輸出，且舉例在1伏特與5伏特之間。當Vcc之電壓階層涵蓋範圍為0.6伏特至3伏特時，Vdd之電壓階層係涵蓋範圍為3伏特至5伏特。當Vcc之電壓階層涵蓋範圍為0.6伏特至2伏特時，Vdd之電壓階層係涵蓋範圍為2伏特至3伏特。例如，當Vcc之電壓階層為2.5伏特時，Vdd之電壓階層為3.3伏特。當Vcc之電壓階層為1.8伏特時，Vdd之電壓階層為3.3伏特。當Vcc之電壓階層為1.8伏特時，Vdd之電壓階層為2.5伏特。當Vcc之電壓階層為3.3伏特時，Vdd之電壓階層為5伏特。
圖1B顯示本發明揭示內容之列舉具體實施例之電路示意圖。如所示，電壓調節器或轉換器電路41係接收來自外部電源之電壓Vdd，且輸出電壓Vcc供內部電路20用，包括21、22、23及24。在節點P上之輸出電壓Vcc係被個別分配至內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp，首先經過保護層5中之護層開孔519'，然後經過保護層5上之厚金屬線路81，接著向下經過保護層5中之護層開孔511、512及514，然後經過微細線條金屬線路61'至內部電路20：特別是經過微細線條金屬線路61'之節段611至內部電路611；特別是經過微細線條金屬線路61'之節段612a與612b至內部電路22；特別是經過微細線條金屬線路61'之節段612a與612c至內部電路23；及經過微細線條金屬線路61'之節段614至內部電路24。
各內部電路20，包括21、22、23及24，係包含至少一個PMOS電晶體，具有經連接至例如微細線條金屬線路61'之源極。各內部電路20，包括21、22、23及24，可包含一個NMOS電晶體，具有其物理通道寬度對物理通道長度之比例範圍為例如約0.1與20，範圍為例如約0.1與10，或其較佳範圍為例如約0.2與2。或者，各內部電路20，包括21、22、23及24，可包含一個PMOS電晶體，具有其物理通道寬度對物理通道長度之比例範圍為例如約0.2與40，範圍為例如約0.2與40，或其較佳範圍為例如約0.4與4。
於圖1B中之晶片結構可利用粗金屬導體81作為電源/接地線、線路或平面(metal plane)之載體。於此情況中，電壓降落與噪音係極為降低，因為粗金屬導體81具有比微細線條金屬線路較低之電阻與電容。
在所有具體實施例中所示之內部電路或內部電路單元20係包括例如兩個反或閘22與24、一個反及閘23及一個內部電路21。內部電路20、21、22、23及24可為任何類型之IC電路，譬如反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。反或閘22或24或反及閘23具有三個輸入節點Ui、Wi或Vi，一個輸出節點Uo、WO或Vo，一個Vcc節點Up、Wp或Vp，及一個Vss節點Us、Ws或Vs。內部電路21具有一個輸入節點Xi、一個輸出節點Xo、一個Vcc節點Tp及一個Vss節點Ts。各內部電路或內部電路單元20，包括21、22、23及24，通常具有訊號(signal)節點、電源節點及接地節點。
圖2B與3B係個別提供圖1B中所示電路圖之俯視圖與橫截面圖。應注意的是，於圖3B中，微細線條金屬結構611、612、614、619及619'可由堆疊微細線條金屬墊片60及被充填於通孔30'中之通孔柱塞60'所構成。上方通孔30'係實質上與下方者對準；上方微細線條金屬墊片60係實質上與下方者對準；上方通孔柱塞60係實質上與下方者對準。參考圖1B、2B及3B，微細線條金屬線路或平面(metal plane)612係包含多個部份612a、612b及612c，且係用於局部電源分佈。
在保護層5上之厚金屬線路或平面(metal plane)81係用於總體電源分佈，且連接微細線條金屬線路或平面(metal plane)619'、611、612及614。在圖1B與2B中所示保護層5上之厚金屬線路或平面(metal plane)81可能僅由一個如圖3B中所示經構圖之電路層811或多個未示出之經構圖之電路層所構成。分配電源電壓Vcc之經構圖電路層811，譬如電源平面、匯流排(metal bus)、線路或線條，係自圖1B與2B中所示粗線路81之概念而明白。當圖2中所示之保護層5上之厚金屬線路或平面(metal plane)81係由多個經構圖之電路層所構成時，聚合體層，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可在分隔經構圖電路層之鄰近經構圖電路層之間。聚合體層99，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可在經構圖電路層之最上方一個，被上文所提及之聚合體層分隔，在保護層上方，未示出，或在唯一一個經構圖之電路層811上，如圖3B與3D中所示。或者，聚合體層95，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可在保護層與經構圖電路層之最下方一個之間，被上文所提及之聚合體層分隔，未示出，或在保護層5與唯一一個經構圖電路層811之間，如圖3D中所示。聚合體層95可具有大於2微米之厚度，譬如在2與30微米之間。在聚合體層95中之多個開孔9519、9519'、9511、9512及9514係實質上個別與保護層5中之開孔519、519'、511、512及514對準。在聚合體層95中之開孔9519、9519'、9511、9512及9514係個別使被保護層5中之開孔519、519'、511、512及514所外露之墊片(包括6190與6190')曝露。
在聚合體層95中之一些開孔9519與9519'具有下方部份，其具有寬度或橫向尺寸小於保護層5中個別與開孔9519與9519'對準之開孔519與519'者。聚合體層95係覆蓋被保護層5中之開孔519與519'所曝露之墊片6190與6190'之一部份。自頂部透視圖之開孔519與519'之形狀可為圓形、方形、矩形或多邊形。若開孔519與519'為圓形，則開孔519與519'可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳係在0.5與30微米之間。若開孔519與519'為方形，則開孔519與519'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔519與519'為矩形，則開孔519與519'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間，且長度在1微米與1公分之間。若開孔519與519'為具有超過五個側面之多邊形，則開孔519與519'具有最大對角線長度在0.1與200微米之間，在0.5與100微米之間，或較佳係在0.1與30微米之間。或者，開孔519與519'具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。於一種情況中，開孔519與519'具有寬度在30與100微米之間，其中在聚合體層95中之開孔9519與9519'之下方部份具有寬度在20與100微米之間。
在聚合體層95中之一些開孔9511、9512及9514具有下方部份，其具有寬度或橫向尺寸大於保護層5中個別與開孔9511、9512及9514對準之開孔511、512及514者。在聚合體層95中之開孔9511、9512及9514係進一步使接近開孔511、512及514之保護層5曝露。自頂部透視圖之開孔511、512及514之形狀可為圓形、方形、矩形或多邊形。若開孔511、512及514為圓形，則開孔511、512及514可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳係在0.5與30微米之間。若開孔511、512及514為方形，則開孔511、512及514可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔511、512及514為矩形，則開孔511、512及514可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間，及長度在1微米與1公分之間。若開孔511、512及514為具有超過五個側面之多邊形，則開孔511、512及514具有最大對角線長度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。或者，開孔511、512及514具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。於一種情況中，開孔511、512及514具有寬度在5與30微米之間，其中在聚合體層95中之開孔9511、9512及9514之下方部份具有寬度在20與100微米之間。
關於保護層5中之開孔519、519'、511、512及514，與在聚合體層95中之開孔9519、9519'、9511、9512及9514之先前說明，可被應用至15A-15L、16A-16M、17A-17J、18A-18I及19A-19I中所示之具體實施例。
經構圖電路層之一，譬如圖3B與3D中所示之811，其係構成保護層5上之厚金屬線路或平面(metal plane)81，可包含黏著/障壁/晶種層8111與整體傳導金屬層8112。形成經構圖電路層811之方法及其規格可按照圖15A-15M、16A-16M、17A-17J、18A-18I及19A-19I中所示形成經構圖電路層801、802或803之方法及其規格。
在圖1B、2B及3B中，外部電源係供應電壓階層Vdd，在經連接至微細線條電路金屬層619之最上方一個之金屬墊片6190之金屬墊片8110上，於保護層5下方，經過保護層5中之開孔519，並輸入至電壓調節器或轉換器電路41。電壓調節器或轉換器電路41係輸出電源電壓，以供應內部電路21、22、23及24，經過微細線條電路金屬層619'，厚構圖線路或平面(metal plane)811，及微細線條電路金屬層611、612及614。微細線條電路層619、619'、611、612及614係被薄膜絕緣層30分隔，譬如氧化矽。
雖然圖3B僅顯示一個經構圖之電路層81，供分配經調節或轉換之電源電壓Vcc，但具有一或多個聚合體層經沉積於其間之多個經構圖之電路層可於保護層5上形成，且用以分配經調節或轉換之電源電壓Vcc。在不同經構圖電路層中之金屬線路或平面(metal plane)係經過其間聚合體層中之開孔連接。
圖1A、2A及3A顯現出在電壓階層Vdd輸入下之外部電源，電壓調節器或轉換器電路41係經過藉由保護層5中之開孔519外露之墊片6190及經過微細線條電路層619(包括堆疊微細線條金屬墊片與通孔)。自電壓調節器或轉換器電路41在電壓階層Vcc輸出下之輸出電源係經分配，以供應Vcc電壓至內部電路21、22、23及24，僅經過IC微細線條互連61，包括節段6191'、618、6111、6121及6141。
在圖1B、2B、3B及3D中，接地電壓係被表示成Vss，而無需詳述關於分配接地電壓之電路示意圖、線路圖及結構。圖1C、2C及3C係個別描述電路示意圖、俯視圖及橫截面圖，顯示在保護層5上方關於分配Vcc之電源電壓與Vss之接地參考電壓兩者之厚金屬線路或平面(metal plane)81與82。分配Vss之接地參考電壓之結構82係類似分配Vcc之電源電壓之上述結構81，惟一般接地電壓Vss係提供經過厚金屬線路或平面(metal plane)82之電壓調節器或轉換器電路41，與內部電路21、22、23及24。這意謂外部接地節點Es可被連接至電壓調節器或轉換器電路41之接地節點Rs，及至內部電路21、22、23及24之內部接地節點Ts、Us、Vs、Ws。於圖1C、2C及3C中，在電壓階層Vss下經連接至外部電路系統之接地源極之點Es，係被連接至(1)電壓調節器或轉換器電路41之接地節點Rs，經過保護層5中之開孔529，與(2)內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws，經過保護層5上方之厚金屬線、匯流排(metal bus)或線路82，保護層5中之開孔521、522及524，及微細線條金屬結構621、622(包括622a、622b及622c)及624。
圖3C係顯示在保護層5上方，個別用於分配電源電壓Vcc與接地參考電壓Vss之兩個經構圖電路層812與821。分配接地參考電壓Vss之經構圖電路層812與821之底部者821，譬如接地面、匯流排(metal bus)、線路或線條，係自圖1C與2C中所示粗線路82之概念而明白。分配電源電壓Vcc之經構圖電路層812與821之頂部者812，譬如電源平面、匯流排(metal bus)、線路或線條，係自圖1C與2C中所示粗線路81之概念而明白。具有厚度在2與30微米間之聚合體層98，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係分隔經構圖之電路層821與812。具有厚度在2與30微米間之另一個聚合體層99，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係覆蓋頂部經構圖之電路層812。或者，具有厚度在2與30微米間之另一個聚合體層，譬如苯并環丁烯(BCB)、聚醯亞胺、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可被提供於最底部經構圖之電路層821與保護層5之間，經描述為圖3D中所示之聚合體層95。在圖1C、2C及3C中，於保護層5上方用以分配Vss之接地參考電壓之接地面、線路或線條82，係被連接至內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws，及電壓調節器或轉換器電路41之接地節點Rs，個別經過保護層5中之開孔521、522、524及529，及微細線條金屬結構621、622、624及629。用以分配Vcc之電源電壓之電源平面、線路或線條81或812，係被連接至內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp(未示出)，及至電壓調節器或轉換器電路41之輸出節點P，經過聚合體層98中及保護層5中之開孔(未示出)，且個別經過如圖3B中所示之微細線條金屬結構611、612、614及619'。
於圖3B中，只有一個經構圖之電路層811，其包含充作前文所述厚且寬金屬線路81P、電源匯流排(metal bus)或平面(metal plane)之一部份，其係輸送來自保護層5上方之外部電路之電源電壓輸入，及充作前文所述厚且寬金屬線路81、電源匯流排(metal bus)或平面(metal plane)之另一個部份，其係輸送來自保護層5上方之電壓調節器或轉換器電路41之電源電壓輸出。經構圖之電路層811可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8112，該黏著/障壁層與晶種層係構成底層8111。
參考圖3B，關於形成經構圖電路層811之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在保護層5之矽-氮化物層上及在主要由鋁或銅所製成之接點墊片6490上，藉由保護層5中之多個開孔549、511、512及514外露。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8112可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，然後電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8112下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8112下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層811之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層811上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9949可在聚合體層99中形成，使經構圖電路層811之接點墊片8110曝露。
參考圖3B，關於形成金屬凸塊於接點墊片8110上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在藉由開孔9919所曝露之接點墊片8110上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在0.5與10微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，接著，電鍍具有厚度在60與200微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，於光阻層開孔中之經電鍍鎳層上。然後，可移除光阻層。接著，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。然後，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，金屬凸塊可被再流動而成形，例如球，供倒裝晶片組裝用。金屬凸塊可被連接至印刷電路板、陶瓷基板或另一個半導體晶片。
參考圖3B，關於形成另一種金屬凸塊種類於接點墊片8110上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在被開孔9919所曝露之接點墊片8110上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在6與25微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。金屬凸塊可藉由膠帶自動化黏結(TAB)製程被連接至可撓性基板，或經由各向異性導電性薄膜或糊劑(ACF或ACP)連接至玻璃基板。
或者，參考圖3B，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被開孔9919所曝露之接點墊片8110上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9919中之無電鍍覆鎳層上。然後，金導線可使用導線黏結製程被黏結至聚合體層99之開孔9919中之無電鍍覆金層上。
或者，參考圖3B，金導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9919所曝露之經構圖電路層811之金層、鉑層、鈀層或釕層。
參考圖3D，在形成經構圖電路層811之前，聚合體層95可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在接點墊片6490上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9519、9519'、9511、9512及9514可在聚合體層95中形成，使被保護層5中之開孔519、519'、511、512及514所曝露之多個接點墊片6190曝露。在形成聚合體層95之後，經構圖之電路層811可在聚合體層95上，及在被開孔519、519'、511、512及514所曝露之接點墊片6190上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層95上，及在被聚合體層95中之開孔9519、9511、9512及9514所曝露之接點墊片6190上。
圖3C中所示之經構圖電路層812與821之一，其係構成保護層5上之厚金屬線路或平面(metal plane)81與82，可包含黏著/障壁/晶種層8111與整體傳導金屬層8112。形成經構圖電路層812與821之方法及其規格可以圖15A-15L、16A-16M、17A-17J、18A-18I及19A-19I中所示形成經構圖電路層801、802或803之方法及其規格為基礎。
於圖3C中，用以輸送接地電壓之厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)82可具有下方經構圖之電路層，在用以自電壓調節器或轉換器電路41輸送電源電壓Vcc輸出之厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81之上方經構圖電路層之下。或者，用以輸送接地電壓之厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)82可具有上方經構圖之電路層，在用以自電壓調節器或轉換器電路41輸送電源電壓Vcc輸出之厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81之下方經構圖電路層之上。具有厚度在2與30微米間之聚合體層可在上方與下方經構圖電路層之間。各下方與上方經構圖之電路層可具有電鍍銅層，具有厚度在2與30微米之間。
參考圖3C，可以有多個經構圖之電路層821與812，其包含用以自電壓調節器或轉換器電路41輸送電源電壓輸出之前文所述之接地匯流排(metal bus)或平面(metal plane)82與前文所述之電源匯流排(metal bus)或平面(metal plane)81，在接地匯流排(metal bus)或平面(metal plane)82上，於保護層5上方。關於在保護層5上及在被開孔529、521、522及524所曝露之接點墊片6290上形成經構圖電路層821之製程，可被稱為關於圖3B中所示，在保護層5上及在被開孔519、511、512及514所曝露之接點墊片6190上形成經構圖電路層811之製程。經構圖之電路層821可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8212，該黏著/障壁層與晶種層係構成底層8211。經構圖之電路層812可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8122，該黏著/障壁層與晶種層係構成底層8121。
參考圖3C，在形成經構圖電路層821之後，聚合體層98可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層821上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9829可在聚合體層98中形成，使經構圖電路層821之接點墊片曝露。
參考圖3C，關於形成經構圖電路層812之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層98上，及在藉由聚合體層98中之開孔9829所曝露之經構圖電路層821之接點墊片上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8122可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，接著電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。然後，可移除光阻層。接著，不在金屬層8122下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8122下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層812之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層812上及在聚合體層98上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9929可在聚合體層99中形成，使經構圖電路層812之接點墊片8120曝露。
參考圖3C，關於形成金屬凸塊於接點墊片8120上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在藉由開孔9929所曝露之接點墊片8120上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在0.5與10微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，接著電鍍具有厚度在60與200微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，於光阻層開孔中之經電鍍鎳層上。然後，可移除光阻層。接著，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。然後，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，金屬凸塊可.被再流動而成形，例如球。金屬凸塊可被連接至印刷電路板、陶瓷基板或另一個半導體晶片。
參考圖3C，關於形成另一種金屬凸塊種類於接點墊片8120上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在藉由開孔9929所曝露之接點墊片8120上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在6與25微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。然後，可移除光阻層。接著，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。然後，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。金屬凸塊可藉由膠帶自動化黏結(TAB)製程被連接至可撓性基板，或經由各向異性導電性薄膜或糊劑(ACF或ACP)連接至玻璃基板。
或者，參考圖3C，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被聚合體層99中之開孔9929所曝露之接點墊片8120上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9929中之無電鍍覆鎳層上。然後，金導線可使用導線黏結製程被黏結至聚合體層99之開孔9929中之無電鍍覆金層上。
或者，參考圖3C，金導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9929所曝露之經構圖電路層812之金層、鉑層、鈀層或釕層上。
或者，在形成經構圖電路層821之前，聚合體層可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在接點墊片6290上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔可在聚合體層中形成，使被保護層5中之開孔529、521、522及524所曝露之多個接點墊片6290曝露。於形成聚合體層之後，經構圖之電路層821可在聚合體層上，及在藉由開孔529、521、522及524所曝露之接點墊片6290上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層上，及在藉由聚合體層中之開孔所曝露之接點墊片6290上。
在一些應用中，用以傳送數位訊號(signal)或類比訊號(signal)之一些金屬線、線路或平面(metal plane)可被提供在聚合體層98上，且在與電源線路、匯流排(metal bus)或平面(metal plane)812相同之階層下。或者，用以傳送數位訊號(signal)或類比訊號(signal)之一些金屬線、線路或平面(metal plane)可被提供在保護層5上，且在與接地線路、匯流排(metal bus)或平面(metal plane)82相同之階層下。有更多其他結構於保護層5上形成，如下文所述：(1)在關於高性能電路或高精密度類比電路之第一個應用中，用以傳送數位訊號(signal)或類比訊號(signal)(未示出)之另一個經構圖之電路層，譬如訊號(signal)平面、匯流排(metal bus)、線路或線條，可在電源線條、匯流排(metal bus)或平面(metal plane)812與接地線條、匯流排(metal bus)或平面(metal plane)821之間被加入。在該訊號(signal)平面、匯流排(metal bus)、線路或線條上與下之聚合體層，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧(未示出)，係被提供以個別使該訊號(signal)平面、匯流排(metal bus)、線路或線條與電源線路、匯流排(metal bus)或平面(metal plane)812分隔，且使該訊號(signal)平面、匯流排(metal bus)、線路或線條與接地線路、匯流排(metal bus)或平面(metal plane)821分隔；(2)在高電流或高精密度電路之第二個應用中，用以分配接地參考電壓之另一個經構圖之電路層，譬如接地面、匯流排(metal bus)、線路或線條(未示出)，可在電源線路、匯流排(metal bus)或平面(metal plane)812上被加入。電源線路、匯流排(metal bus)或平面(metal plane)812係被在電源線路、匯流排(metal bus)或平面(metal plane)812下之接地線路、匯流排(metal bus)或平面(metal plane)821與在電源線路、匯流排(metal bus)或平面(metal plane)812上之新加入接地線路、匯流排(metal bus)或平面(metal plane)夾在中間，因此在保護層5上方形成Vss/Vcc/Vss結構(此堆疊係從底部至頂部)。具有厚度在2與30微米間之聚合體層，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係被提供在新加入接地面、匯流排(metal bus)、線路或線條與電源線路、匯流排(metal bus)或平面(metal plane)812之間。具有厚度在2與30微米間之罩蓋聚合體層，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係覆蓋新加入之接地面、匯流排(metal bus)、線路或線條；(3)在高電流或高精密度電路之第三個應用中，若需要，則以Vss/Vcc/Vss結構之第二個應用為基礎，用以分配電源電壓之另一個經構圖之電路層，譬如電源平面、匯流排(metal bus)、線路或線條(未示出)，可進一步於電源線路、匯流排(metal bus)或平面(metal plane)812上方之頂部接地面、匯流排(metal bus)、線路或線條(未示出)上形成，在保護層5上方產生Vss/Vcc/Vss/Vcc結構(此堆疊係從底部至頂部)。具有厚度在2與30微米間之聚合體層，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係被提供在新加入之電源平面、匯流排(metal bus)、線路或線條與頂部接地線路、匯流排(metal bus)或平面(metal plane)81之間。具有厚度在2與30微米間之罩蓋聚合體層，譬如聚醯亞胺、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，係覆蓋新加入之電源平面、匯流排(metal bus)、線路或線條。前文所述之結構係提供強效電源以提供高電流電路、高精密度類比電路、高速電路、低功率電路、電源處理電路及高性能電路。
圖4係顯示關於在圖1B、1C、2B、2C、3B、3C及3D中電壓調節器或轉換器電路41之電路設計。此電路設計係關於通常被使用於現代DRAM設計中之電壓調節器或轉換器電路41，如在"半導體記憶體：設計、製造及應用手冊"第二版，由B. Prince著，由John Wiley ＆ Sons出版,1991中所述者。於圖4中所示之電壓調節器或轉換器電路41係提供電壓調節功能與電壓轉換功能兩者。外部電壓Vdd可被轉換成在所要電壓階層Vcc0下改變之輸出電壓Vcc，且在Vcc與Vcc0間之差異對Vcc0之比例係小於10%，且較佳係小於5%。如在"相關技藝之說明"之段落中所討論者，較現代IC晶片係需要晶片上電壓轉換器，以將外部(系統、板子、模組或插件階層)電源電壓轉換成該晶片所需要之電壓階層。再者，一些晶片，譬如DRAM晶片，甚至需要雙重，或甚至是三重電壓階層在相同晶片上：例如，對於外圍控制電路為3.3 V，而對於元件陣列區中之記憶元件為1.5 V。
於圖4中之電壓調節器或轉換器電路41包含兩個電路區塊：一個電壓參考發生器410與一個電流鏡電路410'。電壓參考發生器410係在節點R下產生參考電壓VR ，其係對節點4199下之外部電源電壓Vdd之電壓波動不敏感。Vdd亦為參考電壓發生器410之輸入電源電壓。電壓參考發生器410包含電壓分隔物之兩個路徑。一個路徑包含經串聯連接之三個p-通道MOS電晶體4101、4103及4105，而另一個路徑包含經串聯連接之兩個p-通道MOS電晶體4102與4104。伴隨著經聯結至MOS電晶體4104之閘之MOS電晶體4103之汲極，輸出參考電壓VR 係經調節。當Vdd係伴隨著上升而產生波動時，在節點G下之電壓階層將上升，造成MOS電晶體4104之較弱打開。當MOS電晶體4104係被較弱打開時，VR 係以較小程度降落或上升。同樣地，當Vdd係伴隨著降落而產生波動時，VR 係以較小程度上升或降落。這解釋電壓參考發生器410之電壓調節行為。電壓參考發生器410之輸出係作為電流鏡電路410'之參考電壓使用。電流鏡電路410'係提供具有所要恒定階層下之電壓，且具有大電流能力以供IC晶片用之電源。電流鏡電路410'亦藉由在電壓分隔物之路徑中避免從Vdd至Vss之直接高電流路徑，而排除可能之龐大功率消耗或浪費。伴隨著經聯結至輸出p-通道MOS電晶體4106之閘之p-通道MOS電晶體4109之汲極，且伴隨著經聯結至參考-電壓-鏡p-通道MOS電晶體4110之閘之輸出電壓節點P，輸出電壓Vcc係經調節，且因此輸出電壓階層Vcc可經設計在所要之階層下。電導電晶體4112為具有經連接至Vss之閘之小的p-通道MOS電晶體，因此電晶體4112係總是被打開。電導電晶體4111為大的p-通道MOS，且其閘係被訊號(signal)φ所控制。當內部電路或內部電路單元係在主動循環中時，電晶體4111係被打開，造成藉由p-通道MOS電晶體4109與n-通道MOS電晶體4107所提供之電流路徑及藉由p-通道MOS電晶體4110與n-通道MOS電晶體4108所提供之電流路徑之快速回應。電晶體4111之打開係使因內部電路，譬如在圖1B、1C、2B、2C、3B、3C及3D中所示之21、22、23及24所需要大的瞬變電流所造成之輸出供應Vcc回彈降至最低。當內部電路或內部電路單元係在空轉循環中時，電晶體4111係被關閉以節省功率消耗。
第二個具體實施例：關於內部電路之上方護層互連
在第一個具體實施例中所述保護層5上方之粗線路可替代地作為IC內部電路之互連使用，以將來自內部電路之訊號(signal)傳送至另一個或其他者。在此應用中，於保護層上方之粗金屬導體係用以將來自內部電路21之輸出節點Xo之訊號(signal)或資料傳送至其他內部電路22、23及24之輸入節點Ui、Vi及Wi，如圖5B中所示。當被設計成連接一組類似節點以輸入或輸出資料訊號(signal)、位元訊號(signal)或位址訊號(signal)之一束金屬線或金屬線路時，例如在以較長距離(例如以1毫米或更多500微米之距離)分隔之兩個內部功能性電路之間，譬如於相同晶片上，在處理器單元與記憶單元間之資料(或位址)連接之8-、16-、32-、64-、128-、256-、512-或1024-位元，該線條或線路係經常被稱為匯流排(metal bus)，譬如記憶體中所使用之字元匯流排(metal bus)或位元匯流排(metal bus)。關於此等應用，本揭示內容係提供厚金屬線路、匯流排(metal bus)或平面(metal plane)83在保護層5上方，遠離自其下方之MOS裝置，以連接多個內部電路21、22、23及24，如圖5B中所示，且因此允許電訊號(signal)通過MOS裝置上方，而不會擾亂其下方之MOS裝置，且不會有訊號(signal)完整性之顯著減退。應注意的是，保護層5上方之厚金屬線路、匯流排(metal bus)或平面(metal plane)83係連接內部電路21、22、23及24之節點，未經過與外部電路連接之任何晶片外輸入/輸出電路，且未向上連接至外部電路。因前文所述保護層5上方之厚金屬線路、匯流排(metal bus)或平面(metal plane)83僅可感應極低寄生電容，故通過厚金屬線路、匯流排(metal bus)或平面(metal plane)83之訊號(signal)將不會顯著地減退。這使得本揭示內容極適合高速、低功率、高電流或低電壓應用。在本揭示內容之大部份情況中，不需要其他放大器、驅動器/接收器或重發器以幫助維持訊號(signal)通過厚金屬線路、匯流排(metal bus)或平面(metal plane)83之完整性。在本揭示內容之一些情況中，內部驅動器、內部接收器、內部三態緩衝器或重發器，包括具有較小尺寸之MOS電晶體，當與外部電路連接之晶片外電路者比較時，係為所需要以傳送訊號(signal)通過具有長度大於500微米或大於1000微米之長路徑，譬如厚金屬線路、匯流排(metal bus)或平面(metal plane)83。
圖5B、6B及7B係顯示本揭示內容之第二個舉例具體實施例。圖5B係顯示經簡化之電路圖，其中在保護層5上方之金屬線路、匯流排(metal bus)或平面(metal plane)83係連接多個內部電路21、22、23及24，以將來自內部電路21之輸出節點Xo之訊號(signal)傳送至內部電路22、23及24之輸入節點Ui、Vi及Wi。圖6B係顯示明白圖5B中所示電路系統之半導體晶片之俯視圖。圖7B係顯示明白圖5B中所示電路系統之半導體晶片之橫截面圖。圖6B係顯示圖7B中所示半導體晶片之俯視圖，且將來自內部電路21之訊號(signal)傳送至內部電路22、23及24之經構圖電路層831，譬如訊號(signal)平面、匯流排(metal bus)、線路或線條，係自圖5B與6B中所示粗線路83之概念而明白。在圖5B與6B中所示之粗線路83係表示於保護層5上形成之上方護層體系102之線路，且圖5B中所示之微細線路631、632(包括632a、632b及632c)及634，以及圖6B中所示之微細線路632a、632b及632c，係表示在保護層5下方形成之線路。
如圖5B、6B及7B中所示，內部電路21包含輸入節點Xi以接收訊號(signal)，與輸出節點Xo以將電訊號(signal)輸出至內部電路22、23及24。內部電路21可為邏輯閘，譬如換流器、反或閘、反及閘、或閘、及閘或內部緩衝器(換流器、內部驅動器或內部三態緩衝器，個別於圖5C、5D及5E中所示)。經過保護層5上方之粗金屬體系83，內部邏輯電路22、23及24(兩個反或閘22與24及一個反及閘23)之輸入節點Ui、Vi及Wi係能夠接收自內部電路21所傳送之資料或訊號(signal)。於輸入節點Ui、Vi及Wi下之電壓階層係在Vdd與Vss 之間，具有極小之減退與噪音，此係由於保護層5上方之互連金屬線路或匯流排(metal bus)83具有低電阻，且產生低電容。應注意的是，在此設計中，厚金屬線路或匯流排(metal bus)83並未被連接至晶片外電路，其係經連接至外部電路，譬如ESD電路、晶片外驅動器、晶片外接收器或晶片外三態緩衝器電路，而造成速度改良與功率消耗降低。
圖5A、6A及7A係說明在內部電路21、22、23及24間之連接。於圖5A、6A及7A中所示之技術係倚賴保護層5下方之微細線條金屬線路6311、6321、6341及638，以使輸出自內部電路21之資料通過內部電路22、23及24，而不倚賴保護層5上方之任何經構圖電路層。
圖5B與6B係顯示粗金屬體系83係經建立在IC晶片之保護層5上，且係被連接至內部電路21、22、23及24。圖5A、6A及7A顯示內部電路21係經過保護層5下方微細線條金屬結構之節段6311、638、6321a及6321b而被連接至反或閘22，經過保護層5下方微細線條金屬結構之節段6311、638、6321a及6321c連接至反及閘23，且經過保護層5下方微細線條金屬結構之節段6311、638及6341連接至另一個反或閘24。於本發明揭示內容中，微細線條金屬結構之第二個節段638係被保護層5上方之粗金屬導體83置換，如圖5B與6B中所示。自內部電路21之輸出節點(通常為在內部電路21中之MOS電晶體之汲極)所輸出之訊號(signal)，可通過保護層5下方微細線條金屬結構之節段631，然後經過保護層5中之開孔531，接著經過保護層5上方之互連體系83，然後經過保護層5中之開孔534，接著經過保護層5下方微細線條金屬結構之節段634，然後至反或閘24之輸入節點(通常為在反或閘24中之MOS電晶體之閘)。自內部電路21之輸出節點(通常為在內部電路21中之MOS電晶體之汲極)所輸出之訊號(signal)，可通過保護層5下方微細線條金屬結構之節段631，然後經過保護層5中之開孔531，接著經過保護層5上方之互連體系83，然後經過保護層5中之開孔532，接著經過保護層5下方微細線條金屬互連體系之節段632a與節段632b或632c，然後至反或閘22與反及閘23之輸入節點(通常為個別在反或閘22與反及閘23中之MOS電晶體之閘)。
或者，當內部電路21為反或閘時，內部電路22、23及24可為反或閘、或閘、反及閘或及閘。當內部電路21為或閘時，內部電路22、23及24可為反或閘、或閘、反及閘或及閘。當內部電路21為反及閘時，內部電路22、23及24可為反或閘、或閘、反及閘或及閘。當內部電路21為及閘時，內部電路22、23及24可為反或閘、或閘、反及閘或及閘。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之NMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之NMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之NMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之PMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之PMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之NMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之PMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之PMOS電晶體係具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。在前文所述之情況中，自內部電路21之輸出節點Xo所輸出之訊號(signal)可通過厚金屬平面、匯流排(metal bus)、線路或線條83至內部電路22、23及24，具有通過厚金屬平面、匯流排(metal bus)、線路或線條83之電流範圍為例如約50微安培至2毫安培，且其較佳範圍為例如約100微安培至1毫安培。在7B、7C及7D中所示之微細線條金屬結構634、632及631可伴隨著多個電路層60與多個堆疊柱塞60'形成，上方柱塞60'係與底部柱塞60'對準。當電路層60係以電鍍銅形成時，堆疊柱塞60'可以電鍍銅形成。當電路層60係以經濺射之鋁形成時，堆疊柱塞60'可以經化學蒸氣沉積之鎢形成。有多個絕緣層30在保護層5下方，且每一個係位在電路層60之相鄰兩個之間。由一或多種無機材料製成之絕緣層30可包含一層氧化矽，具有厚度在0.01與2微米之間，可包含一層經氟摻雜之矽酸鹽玻璃(FSG)，具有厚度在0.01與2微米之間，或可包含一個層，具有較低介電常數，譬如在1.5與3.5之間，具有厚度在0.01與2微米之間，譬如黑色金剛石薄膜或含有氫、碳、氧及矽之材料。
於圖5B與6B中所示，在保護層5上方之厚金屬線路或平面(metal plane)83可僅由一個經構圖之電路層831所構成，如圖7B中所示，或多個經構圖之電路層831與832，如圖7C中所示。於圖7B中，傳送訊號(signal)之經構圖電路層831，譬如訊號(signal)平面、匯流排(metal bus)、線路或線條，係自圖5B與6B中所示粗線路83之概念而明白。於圖7C中，傳送訊號(signal)之經構圖電路層831與832，譬如訊號(signal)平面、匯流排(metal bus)、線路或線條，係自圖5B與6B中所示粗線路83之概念而明白。當在圖5B與6B中所示，於保護層5上方之厚金屬線路或平面(metal plane)83係如圖7C中所示由多個經構圖之電路層831與832所構成時，聚合體層98，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、光環氧SU-8、環氧基為基礎之材料、彈性體或聚矽氧可在相鄰經構圖之電路層831與832之間，分隔經構圖之電路層831與832。聚合體層98可具有厚度在2與30微米之間。聚合體層99，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可在經構圖電路層831與832之最上方一個832，被上文所提及之聚合體層98分隔，在保護層5上方，如圖7C中所示，或在唯一一個經構圖之電路層831上，如圖7B與7D中所示。聚合體層99可具有厚度在2與30微米之間。應注意的是，在聚合體層99中沒有開孔使經構圖之電路層831或832曝露，且經構圖之電路層831或832未具有墊片向上連接至外部電路，如圖7B、7C及7D中所示。或者，聚合體層95，譬如聚醯亞胺(PI)、苯并環丁烯(BCB)、聚對二甲苯、環氧基為基礎之材料、光環氧SU-8、彈性體或聚矽氧，可在保護層5與經構圖電路層831與832之最下方一個831之間，被上文所提及之聚合體層98分隔，關於圖7C中所示之結構，或在保護層5與唯一一個經構圖電路層831之間，如圖7D中所示。聚合體層95可具有厚度在2與30微米之間。在聚合體層95中之多個開孔9519、9519'、9511、9512及9514係實質上個別與保護層5中之開孔519、519'、511、512及514對準。在聚合體層95中之開孔9531、9532及9534係個別使被保護層5中之開孔531、532及534所曝露之墊片曝露。
在聚合體層95中之開孔9531、9532及9534具有下方部份，其具有寬度或橫向尺寸大於保護層5中個別與開孔9531、9532及9534對準之開孔531、532及534者。在聚合體層95中之開孔9531、9532及9534係進一步使接近開孔531、532及534之保護層5曝露。自頂部透視圖之開孔531、532及534之形狀可為圓形、方形、矩形或多邊形。若開孔531、532及534為圓形，則開孔531、532及534可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔531、532及534為方形，則開孔531、532及534可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔531、532及534為矩形，則開孔531、532及534可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間，且長度在1微米與1公分之間。若開孔531、532及534為具有超過五個側面之多邊形，則開孔531、532及534具有最大對角線長度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。或者，開孔531、532及534具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。於一種情況中，開孔531、532及534具有寬度在0.1與30微米之間，其中在聚合體層95中之開孔9531、9532及9514之下方部份具有寬度在20與100微米之間。
在圖7B、7C及7D中所示，構成保護層5上方之厚金屬線路或平面(metal plane)83之各經構圖電路層831與832，可包含黏著/障壁/晶種層8311、8311a、8311b或8321，及整體傳導金屬層8112、8312a、8312b或8322。形成經構圖電路層831或832之方法及其規格可按照圖15A-15L、16A-16M、17A-17J、18A-18I及19A-19I中所示形成經構圖電路層801、802或803之方法及其規格。
於圖7B與7D中，只有一個經構圖之電路層831，其包含一個充作保護層5上方之前文所述厚且寬金屬線路83之部份。經構圖之電路層831可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8312，該黏著/障壁層與晶種層係構成底層8311。
參考圖7B，關於形成經構圖電路層831之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在保護層5之矽-氮化物層上及在主要由鋁或銅所製成之接點墊片6390上，藉由保護層5中之多個開孔531、532及534曝露。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8312可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8312下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8312下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層831之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層831上及在保護層5之氮化物層上，然後使經旋轉塗覆之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。在聚合體層99中未形成開孔以使厚且寬金屬線路83曝露。
參考圖7D，在形成經構圖電路層831之前，聚合體層95可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在藉由保護層5中之開孔531、532及534所曝露之接點墊片上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9531、9532及9534可在聚合體層95中形成，使被保護層5中之開孔531、532及533所曝露之多個接點墊片曝露。在形成聚合體層95之後，經構圖之電路層831可在聚合體層95上及在藉由開孔531、532及533所曝露之接點墊片上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層95上，及在藉由聚合體層95中之開孔9531、9532及9534所曝露之接點墊片上。
或者，參考圖7C，可以有多個經構圖之電路層831與832，其包含一個充作保護層5上方之前文所述厚且寬金屬線路83之部份。於圖7C中所示形成經構圖電路層831之製程可被稱為圖10B中所示形成經構圖電路層831之製程。經構圖之電路層832可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8322，該黏著/障壁層與晶種層係構成底層8321。
參考圖7C，在形成經構圖電路層831之後，聚合體層98可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層831上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9831與9834可在聚合體層98中形成，使經構圖電路層831之多個接點墊片曝露。
參考圖7C，關於形成經構圖電路層832之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層98上及在藉由聚合體層98中之多個開孔9831與9834所曝露之經構圖電路層831之接點墊片上，然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8322可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8322下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8322下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層832之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層832上及在聚合體層98上，然後使經旋轉塗覆之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。
或者，參考圖7C，在形成經構圖電路層831之前，如圖7D中所提及之聚合體層95可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上，及在藉由保護層5中之開孔531、532及534所曝露之接點墊片上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9531、9532及9534可在如圖7D中所提及之聚合體層95中形成，使被保護層5中之開孔531、532及533所外露之多個接點墊片曝露。在形成聚合體層95之後，經構圖之電路層831可在聚合體層95上及在藉由開孔531、532及533所曝露之接點墊片上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層95上，及在藉由聚合體層95中之開孔9531、9532及9534所曝露之接點墊片上。
圖7C係類似圖7B，惟厚金屬平面、匯流排(metal bus)或線路83係由兩個經構圖之電路層831與832所構成；底部者係由節段831a與831b所構成。聚合體層98係將經構圖之電路層831與經構圖之電路層832分隔。於圖7C中，在圖7B中之厚金屬平面、線路或匯流排(metal bus)831係被厚金屬平面、線路或匯流排(metal bus)831a、831b及832置換。參考圖7C，自內部電路21之輸出節點(通常為在內部電路21中之MOS電晶體之汲極)所輸出之訊號(signal)，係通過保護層5下方之微細線條金屬匯流排(metal bus)或線路631，然後經過保護層5中之開孔531，接著經過保護層5上方之金屬線路或匯流排(metal bus)831b，(1)在第一個路徑中，然後經過聚合體層98中之開孔9831，接著經過聚合體層98上之金屬匯流排(metal bus)或線路832，然後向下經過聚合體層98中之開孔9834，接著經過保護層831a上方之金屬線路或匯流排(metal bus)831a，然後經過保護層5中之開孔534，接著經過保護層5下方之微細線條金屬結構634，且至反或閘24之輸入節點(通常為在反或閘24中之MOS電晶體之閘)；(2)在第二個路徑中，然後向下經過保護層5中之開孔532，接著經過保護層5下方之微細線條金屬互連體系632，然後至反或閘22與反及閘23之輸入節點(通常為個別在反或閘24與反及閘23中之MOS電晶體之閘)。
參考5B、6B、7B、7C及7D，在保護層5上方之金屬線路或匯流排(metal bus)83可被連接至晶片外I/O電路，其係連接至外部電路，且因此厚金屬線路或匯流排(metal bus)83未具有顯著電壓降落或訊號(signal)減退。於圖7B中所示之上方護層體系102包含聚合體層99與藉由經構圖之電路層831所提供之金屬線路83。於圖7C中所示之上方護層體系102包含兩個聚合體層98與99，及藉由經構圖之電路層831與832所提供之金屬線路83，且在聚合體層98中之開孔9831與9834係在經構圖之電路層831上方。於圖7D中所示之上方護層體系102包含兩個聚合體層95與99，及藉由經構圖之電路層831所提供之金屬線路83，且開孔9531、9532及9534係在聚合體層95中。
現在參考圖5C-5E，顯示經應用至內部電路21之內部緩衝器電路。於圖5B、6B、7B、7C及7D中所示之內部電路21可為圖5C中所示之內部換流器。在第一個應用中，n-通道MOS 2101與p-通道MOS 2102之尺寸可經設計成經常被採用於內部電路22、23及24中之尺寸。MOS電晶體之尺寸係被定義為其物理通道寬度對其物理通道長度之比例。n-通道MOS電晶體2101可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。p-通道MOS電晶體2102可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。在第一個應用中，通過保護層5上方之厚金屬線路83，且自內部電路21之節點Xo輸出之電流可在50 μA與2 mA之間，且較佳在100 μA與1 mA間之範圍內。在第二個應用中，較大驅動電流係為換流器211之輸出所需要，例如當重負載係為負載內部電路22、23及24所需要時，或當內部電路22、23及24係以例如大於1毫米或大於3毫米之距離位於遠離內部電路21，需要連接內部電路21與內部電路22、23及24之互連金屬線或線路時。在第二個應用中，自換流器211之電流輸出係高於自正規內部電路之輸出，且係例如在1 mA或5 mA下，或在500 μA與10 mA之間，且較佳在700 μA與2 mA間之範圍內。因此，在第二個應用中，n-通道MOS電晶體2101可具有其物理通道寬度對其物理通道長度之比例範圍為例如約1.5至30，且其較佳範圍為例如約2.5至10。p-通道MOS電晶體2102可具有其物理通道寬度對其物理通道長度之比例範圍為例如約3至60，且其較佳範圍為例如約5至20。
當圖5C中所示之換流器211係被應用於如圖5B、6B、7B、7C及7D中所示之內部電路21時，n-通道MOS電晶體2101與p-通道MOS電晶體2102之汲極，充作內部電路21之輸出節點Xo，係被連接至如圖5B、6B、7B、7C及7D中所示在保護層5上方之厚金屬線路或匯流排(metal bus)83、831或832。n-通道MOS電晶體2101與p-通道MOS電晶體2102之閘係充作內部電路21之輸入節點Xi。
參考圖5C，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，可將電壓調節器或轉換器電路41之節點P與p-通道MOS裝置2102之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與n-通道MOS裝置2101之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
圖5D與5E係個別顯示內部驅動器212與內部三態輸出緩衝器213。當圖5D中所示之內部驅動器212係被應用於如圖5B、6B、7B、7C及7D中所示之內部電路21時，n-通道MOS電晶體2103與p-通道MOS電晶體2104之汲極，充作內部電路21之輸出節點Xo，係被連接至保護層5上方之厚金屬線路或匯流排(metal bus)83、831或832。n-通道MOS電晶體2103'與p-通道MOS電晶體2104'之閘係充作內部電路21之輸入節點Xi。n-通道MOS電晶體2103'與p-通道MOS電晶體2104'之汲極係被連接至n-通道MOS電晶體2103與p-通道MOS電晶體2104之閘。
當圖5E中所示之內部三態輸出緩衝器213係被應用於如圖5B、6B、7B、7C及7D中所示之內部電路21時，n-通道MOS電晶體2107'與p-通道MOS電晶體2108'之汲極，具有開關功能，藉由經傳送至n-通道MOS電晶體2107'之閘之Enable訊號(signal)與經傳送至p-通道MOS電晶體2108'之閘之Enable(條塊)訊號(signal)控制，充作內部電路21之輸出節點Xo，係被連接至如圖5B、6B、7B、7C及7D中所示在保護層5上方之厚金屬線路或匯流排(metal bus)83、831或832。n-通道MOS電晶體2107與p-通道MOS電晶體2108之閘係充作內部電路21之輸入節點Xi。n-通道MOS電晶體2107與p-通道MOS電晶體2108之汲極係個別被連接至n-通道MOS電晶體2107'與p-通道MOS電晶體2108'之源極。
如圖5D或5E中所示，用以驅動訊號(signal)經過後護層金屬線路83且至內部電路22、23及24之內部驅動器212或內部三態輸出緩衝器213，係類似用以驅動外部電路系統之晶片外驅動器或晶片外三態輸出緩衝器，其係個別被討論於下文圖11A或11D中，惟(1)內部驅動器212或內部三態輸出緩衝器213之輸出節點Xo並未連接至外部電路；(2)在內部驅動器212或內部三態輸出緩衝器213中之p-MOS電晶體之最大一個具有其物理通道寬度對其物理通道長度之比例小於在經連接至外部電路之晶片外驅動器或晶片外三態輸出緩衝器中之p-MOS電晶體之最大一個者。內部三態輸出緩衝器213係提供驅動能力與開關能力，且係特別可用以傳送記憶晶片中之資料訊號(signal)或位址訊號(signal)經過在保護層5上方充作資料或位址匯流排(metal bus)之厚金屬線或線路83。
於圖5B中，當重負載係為內部電路22、23及24所需要時，或當內部電路22、23及24係以大於1毫米或大於3毫米之距離遠離內部電路21時，在內部電路21之輸出節點Xo上可能需要相對較大驅動電流。為提供相對較大驅動電流，內部電路21可經設計成圖5D中所示之內部驅動器212或圖5E中所示之內部三態輸出緩衝器213。
在圖5D與5E中，n-通道MOS電晶體2103、2107及2107'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約1.5至30，且其較佳範圍為例如約2.5至10。p-通道MOS電晶體2104、2108及2108'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約3至60，且其較佳範圍為例如約5至20。於圖5D中，n-通道MOS電晶體2103'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2，且p-通道MOS電晶體2104'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。參考圖5B、5D及5E，內部驅動器212或內部三態緩衝器213可驅動一種訊號(signal)，其係自其輸出節點Xo，經過保護層5上方之厚金屬線路或匯流排(metal bus)83，輸出至內部電路22、23及24之輸入節點Ui、Vi及Wi，而非至外部電路。通過保護層5上方之厚金屬線路或線條83，且自藉由內部驅動器212或內部三態緩衝器213所提供之內部電路21之節點Xo所輸出之電流，可在500 μA與10 mA之間，且較佳在700 μA與2 mA之間。
參考圖5D，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與p-通道MOS裝置2104和2104'之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與n-通道MOS裝置2103和2103'之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
參考圖5E，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與p-通道MOS裝置2108之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與n-通道MOS裝置2107之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
或者，當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之NMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約1.5至30，且其較佳範圍為例如約2.5至10時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之NMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之NMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約1.5至30，且其較佳範圍為例如約2.5至10時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之PMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之PMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約3至60，且其較佳範圍為例如約5至20時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之NMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。當在內部電路21中具有汲極作為內部電路21之輸出節點Xo之PMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約3至60，且其較佳範圍為例如約5至20時，在內部電路22、23或24中具有閘作為內部電路22、23或24之輸入節點Ui、Vi及Wi之PMOS電晶體係具有物理通道寬度對物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。於前文所述之情況中，自內部電路21之輸出節點Xo所輸出之訊號(signal)可通過厚金屬平面、匯流排(metal bus)、線路或線條83至內部電路22、23及24，具有通過厚金屬平面、匯流排(metal bus)、線路或線條83之電流範圍為例如約500微安培至10毫安培，且其較佳範圍為例如約700微安培至2毫安培。
於圖5B中所示之概念可被應用於如圖5F-5J中所示之記憶晶片。
參考圖5F，前文所述之三態輸出緩衝器213係被採用為圖5B、6B、7B、7C及7D中所示之內部電路21，且具有經連接至放大器214之輸出節點之輸入節點Xi，與經連接至內部電路22、23及24之輸出節點Xo，譬如邏輯閘，經過上文所提及之厚金屬平面、匯流排(metal bus)或線路83、831或832，在保護層5上方，如圖5B、6B、7B、7C及7D中所示，且內部電路22、23及24可替代地為反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。半導體晶片可包含記憶陣列，其包含多個記憶元件經連接至字元線、位元線及位元(條塊)線。每一對位元線，譬如2171，與位元(條塊)線，譬如2172，係經過被CS1節點所控制之n-通道MOS電晶體2123與2122之通道，連接至其中一個放大器，譬如214。當n-通道MOS電晶體2122與2123係在非主動循環中關閉時，於位元線2171上或於位元(條塊)線2172上之噪音不能夠被傳送至讀出放大器214，對讀出放大器214亦未具有負面衝擊。
於此情況中，記憶元件215為靜態隨機存取記憶體(SRAM)元件。或者，記憶元件215可為動態隨機存取記憶體(DRAM)元件、可消除可程式化唯讀記憶體(EPROM)元件、電子可消除可程式化唯讀記憶體(EEPROM)元件、快閃記憶元件、唯讀記憶體(ROM)元件或磁性隨機存取記憶體(MRAM)元件，其係經過保護層5上方之厚金屬線路83、831或832被連接至一或多個邏輯閘22、23及24，如圖5B、6B、7B、7C及7D中所示。如圖5F-5J中所示，讀出放大器214、三態緩衝器213、通過閘216、鎖存記憶體217或內部驅動器212可視情況被設定在任何種類之記憶元件215與保護層5上方之厚金屬線路83、831或832間之路徑上。
在SDRAM元件充作記憶元件215之情況下，多個記憶元件215可以陣列排列。以平行排列之多個位元線2171與位元(條塊)線2172係個別被連接至以直行排列之記憶元件215之NMOS電晶體2120與2119之源極或汲極。以對於位元線2171與位元(條塊)線2172為平行及垂直排列之多條字元線，係被連接至以橫列排列之記憶元件215之NMOS電晶體2120與2119之閘。記憶元件215進一步包含兩個PMOS電晶體2116與2118，及兩個NMOS電晶體2115與2117，且PMOS電晶體2116與NMOS電晶體2115之閘及PMOS電晶體2118與NMOS電晶體2117之汲極係經過NMOS電晶體2120之通道被連接至位元線2171，而PMOS電晶體2118與NMOS電晶體2117之閘及PMOS電晶體2116與NMOS電晶體2115之汲極係經過NMOS電晶體2119之通道被連接至位元(條塊)線2172。
讀出放大器214，譬如差分放大器，可經過位元線2171與位元(條塊)線2172被聯結至以直行排列之多個記憶元件215。讀出放大器214包含兩個PMOS電晶體2112與2114，及兩個NMOS電晶體2111與2113，且PMOS電晶體2112與2114之閘係被連接至NMOS電晶體2111與PMOS電晶體2112之汲極，且PMOS電晶體2114與NMOS電晶體2113之汲極，充作讀出放大器214之輸出節點，係被連接至前文所述三態緩衝器213中之PMOS電晶體2108與NMOS電晶體2107之閘。NMOS電晶體2113之閘係被連接至位元線2171。NMOS電晶體2111之閘係被連接至位元(條塊)線2172。於圖5E中所示之三態緩衝器213之說明與規格可參考上文說明。
參考圖5F，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及三態輸出緩衝器213之PMOS電晶體2108之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及三態輸出緩衝器213之NMOS電晶體2107之源極。差分讀出放大器214係藉由電晶體2121而與Vss隔離，且被行列選擇訊號(signal)(CS2)所控制，以節省功率消耗。當記憶元件215未被讀取時，電晶體2121係被關閉。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
當記憶元件215係在"READ"作業中，伴隨著NMOS電晶體2120與2119被打開時，在記憶元件215中鎖存之狀態，譬如位元資料與位元(條塊)資料，可個別經過NMOS電晶體2120與2119之通道被輸出至位元線2171與位元(條塊)線2172。位元資料與位元(條塊)資料可個別經過位元線2171與位元(條塊)線2172被傳送至讀出放大器214，以首先放大位元資料與位元(條塊)資料，導致位元資料與位元(條塊)資料具有所要之波形或電壓階層。自放大器214輸出之最初經放大位元資料或位元(條塊)資料可被傳送至三態輸出緩衝器213，以進一步放大最初經放大之位元資料或位元(條塊)資料，但圖5F僅顯示自放大器214輸出之最初經放大位元(條塊)資料係被傳送至三態輸出緩衝器213之輸入節點Xi。自三態緩衝器輸出之其他經放大位元(條塊)資料或位元資料可經過厚金屬平面或匯流排(metal bus)83、831或832，被傳送至內部電路22、23及24，如圖5B、6B、7B、7C及7D中所示，但圖5F僅顯示其他經放大之位元資料係自三態輸出緩衝器213輸出。
位元線2171與位元(條塊)線2172可藉由僅在保護層5下方，製自經濺射之鋁或鑲嵌銅之微細線條金屬層提供。或者，位元線2171與位元(條塊)線2172可藉由保護層5上方與保護層5下方之互連結構提供，且在保護層5下方之部份可包含經濺射之鋁層或鑲嵌銅層，具有厚度在0.01與2微米之間，而在保護層5上方之部份可包含電鍍銅或電鍍金，具有厚度在2與20微米之間。
於此情況中，在圖5B、6B、7B、7C及7D中所示之厚金屬匯流排(metal bus)或線路83、831或832可被稱為位元匯流排(metal bus)，以傳送其他經放大之位元資料或位元(條塊)資料，具有4個位元寬度、8個位元寬度、16個位元寬度、32個位元寬度、64個位元寬度、128個位元寬度、256個位元寬度、512個位元寬度、1024個位元寬度、2048個位元寬度或4096個位元寬度，自三態緩衝器213輸出。因此，以平行排列且在保護層5上方之4、8、16、32、64、128、256、512、1024、2048或4098位元匯流排(metal bus)可將多個內部電路21(於此情況中為三態緩衝器213)之輸出節點Xo，連接至多個內部電路22、23及24，譬如反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。
或者，連接位址解碼器205與多個內部電路25和26之輸出之多個位址匯流排(metal bus)85可於保護層5上方形成，如圖5U中所示，以在"READ"作業期間將來自內部電路25與26之一之位址資料傳送至位址解碼器205，且內部電路25與26可為反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。位址解碼器205係被連接至與記憶陣列中之多個記憶元件聯結之多條字元線。參考圖5F與5U，字元線2175之一係被連接至記憶元件115之NMOS電晶體2120與2119之閘，將來自位址解碼器205之訊號(signal)傳送至記憶元件，以控制無論是將PMOS電晶體2118和NMOS電晶體2117之汲極與PMOS電晶體2116和NMOS電晶體2115之閘連接之線路中所儲存位元資料之邏輯階層，及將PMOS電晶體2116和NMOS電晶體2115之汲極與PMOS電晶體2118和NMOS電晶體2117之閘連接之線路中所儲存位元(條塊)資料之邏輯階層，係個別經過NMOS電晶體2120與2119之通道，被傳送至位元線2171與位元(條塊)線2172。讀出放大器214係接收位元資料與位元(條塊)資料，且最初係放大該位元(條塊)資料。自讀出放大器214輸出之最初經放大位元(條塊)資料可經過保護層5下方之線路2179，被傳送至三態緩衝器213之PMOS電晶體2108與NMOS電晶體2107之閘。兩個線路2177與2178係連接位址解碼器205與三態緩衝器213，將來自位址解碼器205之ENABLE訊號(signal)與ENABLE(條塊)訊號(signal)傳送至三態緩衝器213，以控制前文所述其他經放大之位元訊號(signal)是否自三態緩衝器213輸出至保護層5上方之資料匯流排(metal bus)83。
如下文所述之其他具體實施例可替代地被達成。在本專利申請案中之相同參考數目係表示相同或類似構件。
參考圖5B、6B、7B、7C及7D，內部電路21可為如圖5G中所示之通過閘216。通過閘216可包含NMOS電晶體2124，具有一個經過保護層5下方之線路2180而被連接至位址解碼器205之閘，如圖5V中所示。在"讀取"作業中，位址解碼器205係經過保護層5上方之多個位址匯流排(metal bus)85，接收位址資料。位址解碼器205係經過線路2180而將READ ENABLE資料輸出至NMOS電晶體2124之閘，以控制NMOS電晶體2124是否被打開或關閉。當通過閘216之NMOS電晶體2124被打開時，自讀出放大器214輸出之最初經放大位元(條塊)資料可經過NMOS電晶體2124之通道而被傳送至保護層5上方之資料匯流排(metal bus)83、831或832。
參考圖5B、6B、7B、7C及7D，內部電路21可為如圖5H中所示之鎖存電路217。鎖存電路217可暫時地儲存自讀出放大器214所輸出之資料。鎖存電路217包含兩個PMOS電晶體2901與2902，及兩個NMOS電晶體2903與2904。線路2905係將PMOS電晶體2902和NMOS電晶體2904之閘與PMOS電晶體2901和NMOS電晶體2903之汲極連接。線路2906係將PMOS電晶體2901和NMOS電晶體2903之閘與PMOS電晶體2902和NMOS電晶體2904之汲極連接。鎖存電路217可進一步包含兩個NMOS電晶體2129與2130，具有經過保護層5下方之金屬線路2181與2182而連接至位址解碼器205之閘，如圖5W中所示。在"讀取"作業中，位址解碼器205係經過保護層5上方之多個位址匯流排(metal bus)85，接收位址資料。位址解碼器205係經過線路2181與2182而將READ ENABLE資料(RE1與RE2)輸出至NMOS電晶體2129與2130之閘，以個別控制NMOS電晶體2129與2130是否打開或關閉。當NMOS電晶體2129被打開時，自讀出放大器214輸出之最初經放大位元(條塊)資料可經過NMOS電晶體2129之通道而被傳送至線路2905。線路2905係鎖存位元(條塊)資料，而線路2906係鎖存位元資料。當NMOS電晶體2130被打開時，自鎖存電路217輸出之線路2906之位元資料可經過NMOS電晶體2130之通道而被傳送至資料匯流排(metal bus)83、831或832。
參考圖5H，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及鎖存電路217之PMOS電晶體2901與2902之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及鎖存電路217之NMOS電晶體2903與2904之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面 (metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
但是，圖5G中之通過閘216或圖5H中之鎖存電路217不會提供大驅動能力。為驅動邏輯電路22、23及24之重負載，或將自通過電路216輸出之位元(條塊)資料或自鎖存電路217輸出之位元資料以長距離傳送至邏輯電路22、23及24，內部電路21可包含前文所述之內部驅動器212經連接至通過閘216之輸出節點，如圖5I中所示，或連接至鎖存電路217之輸出節點，如圖5J中所示，以放大自通過閘216輸出之位元(條塊)資料或自鎖存電路217輸出之位元資料。參考圖5I，自內部驅動器212輸出之經放大位元(條塊)資料可經過如圖5B、6B、7B、7C及7D中所示在保護層5上方之資料匯流排(metal bus)83、831或832，而被傳送至內部電路22、23及24。參考圖5J，自內部驅動器212輸出之經放大位元資料可經過如圖5B、6B、7B、7C及7D中所示在保護層5上方之資料匯流排(metal bus)83、831或832，而被傳送至內部電路22、23及24。
參考圖5I，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及內部驅動器212之PMOS電晶體2104'與2104之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及驅動電路212之NMOS電晶體2103'與2103之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
參考圖5J，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極、鎖存電路217之PMOS電晶體2901與2902之源極及內部驅動器212之PMOS電晶體2104'與2104之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極、鎖存電路217之NMOS電晶體2903與2904之源極及內部驅動器212之NMOS電晶體2103'與2103之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
或者，參考圖5K，內部電路24之輸出節點Wo係經過保護層5上方之厚金屬平面、匯流排(metal bus)、線路或線條83'，而被連接至內部電路21、22及23之輸入節點Xi、Ui及Vi。內部電路24，譬如反或閘，可經過保護層5下方之微細線條金屬結構634'，然後經過保護層5中之開孔534'，接著經過保護層5上方之厚金屬平面、線條或線路83'，然後經過保護層5中之另一個開孔531'，接著經過保護層5下方之微細線條金屬結構631'，而將來自其輸出節點Wo之訊號(signal)或資料傳送至內部電路21之輸入節點Xi'，譬如於圖5L中所示之接收器212'、於圖5M中所示之三態輸入緩衝器213'或其他內部電路。此外，自內部電路24之輸出節點Wo輸出之訊號(signal)或資料亦可經過保護層5下方之微細線條金屬結構634'，然後經過保護層5中之開孔534'，接著經過保護層5上方之厚金屬平面、線條或線路83'，然後經過保護層5中之另一個開孔532'，接著經過保護層5下方之微細線條金屬結構632a'與632b'，而被傳送至內部電路22之輸入節點Ui，譬如反或閘。此外，自反或閘24之輸出節點Wo輸出之訊號(signal)或資料亦可經過保護層5下方之微細線條金屬結構634'，然後經過保護層5中之開孔534'，接著經過保護層5上方之厚金屬平面、線條或線路83'，然後經過保護層5中之另一個開孔532'，接著經過保護層5下方之微細線條金屬結構632a'與632c'，而被傳送至內部電路23之輸入節點Vi，譬如反及閘。
微細線條金屬結構634'、632'及631'可伴隨著堆疊金屬柱塞形成，個別具有如7B、7C及7D中所示之微細線條金屬結構634、632及631之類似結構。內部電路21、22及23可在其輸入節點Xi'、Ui及Vi上接收自內部電路24之輸出節點Wo所輸出之訊號(signal)，且可經過保護層5下方之金屬線路，將來自其輸出節點Xo'、Uo及Vo之訊號(signal)輸出至其他內部電路。
在圖7B-7D中所示之保護層5上方，提供前文所述厚金屬線路、線條或平面(metal plane)83之結構，亦可被應用以形成示於圖5K中之厚金屬線路、線條或平面(metal plane)83'。關於圖7B-7D中所示之聚合體層99、98及95以及電路金屬層831與832之所有組合，可被應用於圖5K中所示保護層5上方之一或多個聚合體層與一或多個電路金屬層之組合。
在一種情況中，內部電路21可為如圖5L中所示之內部接收器212'，或如圖5M中所示之內部輸入三態緩衝器213'。參考圖5K與5L，內部接收器212'可接收通過保護層5上方之厚金屬線路或匯流排(metal bus)83之訊號(signal)，然後可將來自其輸出節點Xo'之經放大訊號(signal)，經過保護層5下方之金屬線路輸出至其他內部電路，而非至外部電路。參考圖5K與5M，內部輸入三態緩衝器213'可接收通過保護層5上方之厚金屬線路或匯流排(metal bus)83之訊號(signal)，接著可將來自其輸出節點Xo'之經放大訊號(signal)，經過保護層5下方之金屬線路輸出至其他內部電路，而非至外部電路。
於圖5L中之內部接收器212'具有類似圖5D中之內部驅動器212之電路設計。在圖5D與5L中，相同參考數目表示具有相同特徵之相同構件。於圖5M中之內部輸入三態緩衝器213'具有類似圖5E中之內部輸出三態緩衝器213之電路設計。在圖5E與5M中，相同參考數目表示具有相同特徵之相同構件。
內部接收器212'或內部三態輸入緩衝器213'之輸出節點Xo'並非連接至外部電路，而是連接至保護層5下方之內部電路。內部三態輸入緩衝器213'係提供放大能力與開關能力，且係特別可用以放大已通過保護層5上方，充作資料或位址匯流排(metal bus)之厚金屬線或線路83'之資料訊號(signal)或位址訊號(signal)。
於圖5K中，當重負載係為經連接至內部電路21之輸出節點Xo'之內部電路所需要時，或當內部電路24係以大於1毫米或大於3毫米之距離遠離內部電路21時，在內部電路21之輸出節點Xo'上係需要相對較大輸出電流。為提供相對較大輸出電流，內部電路21可經設計成圖5L中所示之內部接收器212'或圖5M中所示之內部三態輸入緩衝器213'。
參考圖5K，自內部電路24之訊號(signal)輸出可被傳送至內部電路21之n-通道MOS電晶體，且n-通道MOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2。或者，自內部電路24之訊號(signal)輸出可被傳送至內部電路21之p-通道MOS電晶體，且p-通道MOS電晶體2102可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。於此應用中，來自內部電路24且經過保護層5上方之厚金屬線路83'所傳送之電流階層輸出係例如在50 μA與2 mA之間，且較佳在100 μA與1 mA間之範圍內。
在圖5L與5M中，n-通道MOS電晶體2103、2107及2107'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約1.5至30，且其較佳範圍為例如約2.5至10。p-通道MOS電晶體2104、2108及2108'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約3至60，且其較佳範圍為例如約5至20。於圖5L中，n-通道MOS電晶體2103'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.1至20，範圍為例如約0.1至10，或其較佳範圍為例如約0.2至2，且p-通道MOS電晶體2104'可具有其物理通道寬度對其物理通道長度之比例範圍為例如約0.2至40，範圍為例如約0.2至20，或其較佳範圍為例如約0.4至4。參考圖5K、5L及5M，內部接收器212或內部三態輸入緩衝器213可接收來自內部電路24之輸出節點Wo，且經過保護層5上方之厚金屬線路或匯流排(metal bus)83'傳送，但並非至外部電路之訊號(signal)輸出。通過保護層5上方之厚金屬線路或線條83'，且輸入藉由內部驅動器212或內部三態緩衝器213所提供之內部電路21之節點Xi'之電流，可在500 μA與10 mA之間，且較佳在700 μA與2 mA之間。
於圖5K中所示之概念可被應用於如圖5N-5R中所示之記憶晶片。記憶晶片包含記憶元件215與讀出放大器214，其可被指稱為圖5F中所示者。在圖5F與5N-5R中，相同參考數目表示相同構件。
參考圖5N，前文所述之三態輸入緩衝器213'係被採用為圖5K中所示之內部電路21，且具有輸出節點Xo'，經連接至位元(條塊)線2172，與輸入節點Xi'，經連接至內部電路22、23及24，譬如邏輯閘，經過上文所提及之厚金屬平面、匯流排(metal bus)或線路83'，在保護層5上方，且內部電路24可替代地為反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。
於此情況中，記憶元件215為靜態隨機存取記憶體(SRAM)元件。或者，記憶元件215可為動態隨機存取記憶體(DRAM)元件、可消除可程式化唯讀記憶體(EPROM)元件、電子可消除可程式化唯讀記憶體(EEPROM)元件、快閃記憶元件、唯讀記憶體(ROM)元件或磁性隨機存取記憶體(MRAM)元件，其係經過保護層5上方之厚金屬線路83'被連接至邏輯閘24之輸出節點Wo。如圖5N-5R中所示之三態輸入緩衝器213'、通過閘216'、鎖存記憶體217'或內部接收器212'可視情況被設定在任何種類之舉例記憶元件215與保護層5上方之厚金屬線路83'間之路徑上。
參考圖5N，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及三態輸入緩衝器213'之PMOS電晶體2108之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及三態輸入緩衝器213'之NMOS電晶體2107之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述接地面、匯流排(metal bus)或線路82者上方。
參考圖5N，當記憶元件215係在"WRITE"作業中時，位元訊號(signal)可被傳送至三態輸入緩衝器213'之輸入節點Xi'，其係為PMOS電晶體2108與NMOS電晶體2107之閘，經過保護層5上方之厚金屬線、線路或平面(metal plane)83'，自內部電路24之輸出節點Wo。具有所要波形或電壓階層之經放大位元(條塊)訊號(signal)可自三態輸入緩衝器213'之輸出節點Xo'，其係為PMOS電晶體2108'之源極或NMOS電晶體2107'之源極，輸出至位元(條塊)線2172。伴隨著NMOS電晶體2122與2119係被打開，在位元(條塊)線上之位元(條塊)訊號(signal)可被儲存在連接PMOS電晶體2118和NMOS電晶體2117之閘與PMOS電晶體2116和NMOS電晶體2115之源極之線路上，且位元訊號(signal)可被儲存在連接PMOS電晶體2116和NM OS電晶體2115之閘與PMOS電晶體2118和NMOS電晶體2117之源極之線路上。
於此情況中，厚金屬匯流排(metal bus)或線路83'可被稱為位元匯流排(metal bus)，以傳送欲被寫入之位元資料或位元(條塊)資料，具有4個位元寬度、8個位元寬度、16個位元寬度、32個位元寬度、64個位元寬度、128個位元寬度、256個位元寬度、512個位元寬度、1024個位元寬度、2048個位元寬度或4096個位元寬度，自三態緩衝器213輸出。因此，以平行排列且在保護層5上方之4、8、16、32、64、128、256、512、1024、2048或4098位元匯流排(metal bus)可將多個內部電路21(於此情況中為三態輸入緩衝器213')之輸入節點Xi'，連接至多個內部電路24之多個輸出節點，譬如反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。
或者，連接位址解碼器205與多個內部電路25和26之輸出之多個位址匯流排(metal bus)85可於保護層5上形成，如圖5X中所示，以在"WRITE"作業期間將來自內部電路25與26之一之位址資料傳送至位址解碼器205，且內部電路25與26可為反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS電晶體、雙極CMOS電晶體或雙極電路。位址解碼器205係被連接至與記憶陣列中之多個記憶元件聯結之多條字元線。參考圖5N與5X，字元線2175之一係被連接至記憶元件115之NMOS電晶體2120與2119之閘，將來自位址解碼器205之訊號(signal)傳送至記憶元件，以控制在位元線2171上之位元資料之邏輯階層是否被儲存在連接PMOS電晶體2118和NMOS電晶體2117之汲極與PMOS電晶體2116和NMOS電晶體2115之閘之線路中，經過NMOS電晶體2120之通道，且在位元(條塊)線2172上之位元(條塊)資料之邏輯階層是否被儲存在連接PMOS電晶體2116和NMOS電晶體2115之汲極與PMOS電晶體2118和NMOS電晶體2117之閘之線路中，係經過NMOS電晶體2119之通道被傳送至位元線2171與位元(條塊)線2172。兩個線路2177'與2178'係連接位址解碼器205與三態輸入緩衝器213'，將來自位址解碼器205之ENABLE訊號(signal)與ENAB LE(條塊)訊號(signal)傳送至三態輸入緩衝器213'，以控制經放大之位元(條塊)訊號(signal)是否自三態輸入緩衝器213'輸出至位元(條塊)線2172。
如下文所述之其他具體實施例可替代地達成。在本專利申請案中之相同參考數目表示相同或類似構件。
參考圖5K，內部電路21可為如圖5O中所示之通過閘216'。通過閘216'可包含NMOS電晶體2124'，具有一個經過保護層5下方之線路2180'而連接至位址解碼器205之閘，如圖5Y中所示。在"WRITE"作業中，位址解碼器205係經過保護層5上方之多個位址匯流排(metal bus)85，接收位址資料。位址解碼器205係經過線路2180'將WRITE ENABLE資料輸出至NMOS電晶體2124'之閘，以控制NMOS電晶體2124'是否被打開或關閉。當通過閘216'之NMOS電晶體2124'被打開時，經過厚金屬線、線路或平面(metal plane)83'所傳送之位元資料可經過NMOS電晶體2124'之通道，自通過閘216'輸出至位元線2171。
參考圖5K，內部電路21可為如圖5P中所示之鎖存電路217'。鎖存電路217'可暫時地儲存經過厚金屬線、線路或平面(metal plane)83'所傳送之資料。鎖存電路217'包含兩個PMOS電晶體2901'與2902'，及兩個NMOS電晶體2903'與2904'。線路2905'係將PMOS電晶體2902'和NMOS電晶體2904'之閘與PMOS電晶體2901'和NMOS電晶體2903'之汲極連接。線路2906'係將PMOS電晶體2901'和NMOS電晶體2903'之閘與PMOS電晶體2902'和NMOS電晶體2904'之汲極連接。鎖存電路217'可進一步包含兩個NMOS電晶體2129'與2130'，具有經過保護層5下方之金屬線路2181'與2182'而連接至位址解碼器205之閘，如圖5Z中所示。在"寫入"作業中，位址解碼器205係經過保護層5上方之多個位址匯流排(metal bus)85，接收來自內部電路25或26之輸出節點Ao或Bo之位址資料輸出。位址解碼器205係經過線路2181'與2182'將WRITE ENABLE資料(WE1與WE2)輸出至NMOS電晶體2129'與2130'之閘，以個別控制NMOS電晶體2129'與2130'是否被打開或關閉。當NMOS電晶體2130'被打開時，來自內部電路24經過保護層5上方之厚金屬線、線路或平面(metal plane)83'、資料匯流排(metal bus)之位元(條塊)資料輸出，可經過NMOS電晶體2130'之通道而被鎖存在線路2906'中，且該位元資料係被鎖存在線路2905'中。當NMOS電晶體2129'被打開時，鎖存在線路2905'中之位元資料可經過NMOS電晶體2129'之通道，被輸出至位元線2171。
參考圖5P，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及鎖存電路217之PMOS電晶體2901'與2902'之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及鎖存電路217之NMOS電晶體2903'與2904'之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
但是，於圖5O中之通過閘216'或於圖5P中之鎖存電路217'可能不會提供足夠敏感性，以在"WRITE"作業中，於通過閘216'或鎖存電路217'之輸入節點上偵測弱電壓變動。為放大經過厚金屬線、線路或平面(metal plane)83'以長距離傳送，且自邏輯電路24輸出之訊號(signal)之電壓階層，內部電路21可包含前文所述之內部接收器212'，如圖5Q中所示經連接至通過閘216'之輸入節點，或如圖5R中所示經連接至鎖存電路217'之輸入節點，以放大輸入至通過閘216'或至鎖存電路217'之位元資料。參考圖5Q與5R，內部接收器212'之輸入節點係經過如圖5K中所示之厚金屬線、線路或平面(metal plane)83'，被連接至內部電路24之輸出節點Wo。
參考圖5Q，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極及內部接收器212'之PMOS電晶體2104'與2104之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極及接收器電路212'之NMOS電晶體2103'與2103之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
參考圖5R，電壓調節器或轉換器電路41之節點P可經過如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812，而被連接至記憶元件215之PMOS電晶體2116與2118之源極、讀出放大器214之PMOS電晶體2112與2114之源極、鎖存電路217'之PMOS電晶體2901'與2902'之源極及內部接收器212'之PMOS電晶體2104'與2104之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。電壓調節器或轉換器電路41之節點Rs可經過如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，而被連接至記憶元件215之NMOS電晶體2115與2117之源極、讀出放大器214之NMOS電晶體2111與2113之源極、鎖存電路217'之NMOS電晶體2903'與2904'之源極及內部接收器212'之NMOS電晶體2103'與2103之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖7B-7D中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
參考圖5S，保護層5上方之厚金屬線、線路或平面(metal plane)83之另一種重要應用，可用以輸送精密類比訊號(signal)。厚金屬線、線路或平面(metal plane)83每單位長度特性係具有低電阻與電容，且因此提供類比訊號(signal)之低訊號(signal)失真。圖5S係顯示具有連接多個類比電路21、22、23及24之上方護層金屬匯流排(metal bus)、線路或線條83之電路設計。此設計係類似圖5B，惟內部電路21、22、23及24為類比電路，或包含類比電路與數位電路之混合-模式電路。在保護層5上方之厚金屬匯流排(metal bus)、線路或線條83係連接類比電路21、22、23及24。自類比電路21之輸出節點Yo之類比訊號(signal)輸出，可經過保護層5下方之微細線條金屬結構631被傳送至內部電路22之輸入節點Ui'，然後經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83，接著經過保護層5下方之微細線條金屬結構632a與632b。自類比電路21之輸出節點Yo之類比訊號(signal)輸出，可經過保護層5下方之微細線條金屬結構631被傳送至內部電路23之輸入節點Vi'，然後經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83，接著經過保護層5下方之微細線條金屬結構632a與632c。自類比電路21之輸出節點Yo之類比訊號(signal)輸出，可經過保護層5下方之微細線條金屬結構631，然後經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83，接著經過保護層5下方之微細線條金屬結構634，而被傳送至內部電路24之輸入節點Wi'。
類比電路21、22、23及24可為操作放大器、放大器、預放大器、功率放大器、類比數位(A/D)轉換器、數位類比(D/A)轉換器、脈波再成形電路、交換電容濾波器、RC濾波器，或類比電路之其他種類。圖5T係顯示一種情況，其中圖5S中之內部電路21為操作放大器218，具有輸出節點Yo經連接至保護層5上方之金屬互連線條或線路83。操作放大器218係以CMOS技術為基礎經設計，參考由M. Shoji所著之"CMOS數位電路技術"，由Prentice-Hall公司,New Jersey於1987年出版。差分類比訊號(signal)可被輸入至操作放大器218中所提供之差分電路219之兩個輸入節點Yi+與Yi-中，且具有兩個n-MOS電晶體2125與2127，及兩個p-MOS電晶體2126與2128，而輸入節點Yi+與Yi-係個別被連接至p-MOS電晶體2128與2126之閘。p-MOS電晶體2126與2128之源極係被連接至p-MOS電晶體2132之汲極，其係藉由在由電阻器2134之電阻所決定節點2138上之電壓加以控制。差分電路219在n-通道MOS電晶體2127與p-通道MOS電晶體2128之汲極上之輸出係被連接至n-通道MOS電晶體2135之閘，及至電容器2133之頂部電極21331。輸出節點Yo係在電容器2133之底部電極21332上，在n-通道MOS電晶體2135之汲極上，及在p-通道MOS電晶體2136之汲極上。p-MOS電晶體2136係藉由在由電阻器2134之電阻所決定節點2138上之電壓加以控制。因此，於輸出節點Yo上之電壓係藉由何種程度打開N-MOS電晶體2135且藉由差分電路219之輸出加以控制。電容器2133係經常用於類比電路，且通常係藉由一或多種適當製程形成，例如藉由MOS電容器(使用多閘與矽基板作為電容器2133之兩個電極)或多對多電容器(使用第一個多晶矽與第二個多晶矽作為電容器2133之兩個電極)。電容器2133可具有功能以降低自輸入節點Yi+與Yi-之噪音輸入。電阻器2134亦經常用於類比電路，且通常係藉由雜質摻雜之擴散區域提供，具有摻雜密度為1015 -1017 /立方公分，譬如n井或p井，或為1019 -1021 /立方公分，譬如N+ 擴散或P+ 擴散，在矽基板及/或雜質摻雜之多晶矽中。圖5T中所示之電路可輸出成比例地放大輸入電壓Yi+與Yi-之差分值之電壓Yo。
圖5B-5Z中所示之厚金屬匯流排(metal bus)、線路或平面(metal plane)83與83'可以下述方式獲得，形成圖7B-7D中所示之電路金屬層831及/或832與聚合體層95、98及/或99，或藉由形成圖15A-21K中所示之電路金屬層801及/或802與聚合體層95、97、98及/或99。
在圖5B、5K、5S、7B、7C及7D中，於保護層5上方之厚金屬線路、匯流排(metal bus)或平面(metal plane)83可用以輸送訊號(signal)輸入至或輸出自內部電路21、22、23或24。在圖5K、5S、5U及5V-5Z中，虛線5表示保護層，粗線路表示於保護層5上所形成上方護層體系102之線路，而微細線路表示於保護層5下所形成之線路。
第三個具體實施例：完整構造
關於形成根據本發明揭示內容之粗金屬導體之體系或技術可提供IC晶片之其他利益。例如，在保護層5上方之金屬線路、匯流排(metal bus)或平面(metal plane)83或83'可包含金、銅、銀、鈀、銠、鉑、釕、鎳、鋁或軟焊料；不同種類之接觸結構，譬如焊料凸塊、焊接墊、焊料球、金凸塊、金墊片、Pd墊片、鋁墊片或導線黏結墊片，可在金屬線路、匯流排(metal bus)或平面(metal plane)83上形成，以容易地將IC晶片連接至外部電路。IC晶片可被連接至外部電路且與其連通。當訊號(signal)被傳送至外部電路或組件時，係需要一些晶片外電路系統，以(1)驅動外部電路、寄生元件或組件之大電流負載，(2)偵測來自外部電路或組件之噪聲訊號(signal)，及(3)防止內部電路受到來自外部電路或組件之突波電刺激之傷害。
圖8B、9B及10B係描繪根據本發明揭示內容之第三個列舉具體實施例之概要構造。圖8B係顯示根據本發明揭示內容之第三個舉例具體實施例之電路圖。圖9B係顯示明白圖8B之電路圖之俯視圖。圖10B係顯示明白圖8B之電路圖之橫截面圖。
參考圖8B、9B及10B，晶片外緩衝器42係經過金屬線路、匯流排(metal bus)或平面(metal plane)83被連接至內部電路21之輸出節點Xo，及至內部電路22、23及24之輸入節點Ui、Vi及Wi。關於被連接至外部電路之金屬凸塊89，譬如印刷電路板、球格柵陣列(BGA)基板、可撓性基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，可於再分佈之金屬線路83r之接觸點8310上形成。接觸點8310可經過再分佈之金屬線路83r而被連接至保護層5中藉由開孔539所曝露之原始墊片6390，且自頂部透視圖之接觸點8310之位置係不同於原始墊片6390者。原始墊片6390係被連接至晶片外緩衝器42及至晶片外ESD電路43。訊號(signal)可經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83，然後經過晶片外緩衝器42，接著經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83r而自內部電路21傳送至外部電路；訊號(signal)可經過厚金屬線路、匯流排(metal bus)或平面(metal plane)83r，經過晶片外緩衝器42，然後經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83而自外部電路傳送至內部電路22、23及/或24；訊號(signal)可經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83而自內部電路21傳送至內部電路22、23及/或24。於保護層5上方，將晶片外緩衝器42連接至內部電路24之金屬線路83之總長度，可在250微米與2.5毫米之間，較佳在500與1毫米之間，且較佳在1000與8000微米之間。
自頂部透視圖之開孔531、532、534及539'之形狀可為圓形、方形、矩形或多邊形。若開孔531、532、534及539'為圓形，則開孔531、532及534可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳在0.1與30微米之間。若開孔531、532及534為方形，則開孔531、532及534可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳在0.1與30微米之間。若開孔531、532及534為矩形，則開孔531、532及534可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳在0.1與30微米之間，且長度在1微米與1公分之間。若開孔531、532及534為具有超過五個側面之多邊形，則開孔531、532及534具有最大對角線長度在0.1與200微米之間，在1與100微米之間，或較佳在0.1與30微米之間。或者，開孔531、532及534具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳在0.1與30微米之間。於一種情況中，開孔531、532及534具有寬度在0.1與30微米之間，其中在聚合體層95中之開孔9531、9532及9514之下方部份具有寬度在20與100微米之間。
或者，參考圖8C，構件42可為晶片外接收器。晶片外接收器42係經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83被連接至內部電路21、22、23及24之輸入節點。
或者，參考圖8C，構件42可為晶片外驅動器。晶片外驅動器42僅經過厚金屬匯流排(metal bus)、線路或平面(metal plane)83而被連接至內部電路21、22、23及24之輸出節點。
圖8B與8C係顯示經簡化之電路圖，其中在保護層5上方之厚金屬線路83係連接晶片外緩衝器42，譬如外部驅動器或外部接收器，及內部電路21、22、23及24。圖9B係顯示明白圖8B與8C中所示電路系統之半導體晶片之俯視圖，且圖9B中所示之粗線路83與83r係意謂在保護層5上所形成之線路，及圖9B中所示之微細線路69、632a、632b及632c係意謂在保護層5下所形成之線路。圖10B係顯示明白圖8B與8C中所示電路系統之半導體晶片之橫截面圖。圖9B係顯示於圖10B中所示半導體晶片之俯視圖。圖8B、9B、10B、10C、10D及10E係顯示本揭示內容之電路系統構造，使用保護層5下方之微細線條IC金屬結構639、639'、631、632、634及69以及保護層5上方之粗金屬線路83、831、832及83r之兩個譜系，考慮內部與外部電路連接之整個晶片設計。
參考圖8B、9B及10B，內部電路21可經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83，將訊號(signal)輸出至其他內部電路22、23及24，如圖5B-5J與5S-5T中所述，且除此之外，內部電路21可輸出訊號(signal)至外部電路，依序經過保護層5下方之微細線條金屬線路631、保護層5上方之厚金屬線路83、保護層5下方之微細線條金屬線路639'、晶片外緩衝器42(譬如外部驅動器)、保護層5下方之微細線條金屬線路69、保護層5上方之再分佈之線路83r及再分佈之線路83r上之金屬凸塊89。
參考圖8C、9B及10B，自內部電路24之訊號(signal)輸出可經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'被傳送至內部電路21，如圖5K-5R中所述，且除此之外，自外部電路之訊號(signal)輸出可被傳送至內部電路21，經過金屬凸塊89、再分佈之線路83r、保護層5下方之微細線條金屬線路69、晶片外緩衝器42(譬如外部接收器)、保護層5下方之微細線條金屬線路639'，保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'，及保護層5下方之微細線條金屬線路631'。自內部電路24之訊號(signal)輸出可經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'被傳送至內部電路22，如圖5K-5R中所述，且除此之外，自外部電路之訊號(signal)輸出可被傳送至內部電路22，經過金屬凸塊89、再分佈之線路83r、保護層5下方之微細線條金屬線路69、晶片外緩衝器42(譬如外部接收器)、保護層5下方之微細線條金屬線路639'，保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'，保護層5下方之微細線條金屬線路632a'與632b'。自內部電路24之訊號(signal)輸出可經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'被傳送至內部電路23，如圖5K-5R中所述，且除此之外，自外部電路之訊號(signal)輸出可被傳送至內部電路23，經過金屬凸塊89、再分佈之線路83r、保護層5下方之微細線條金屬線路69、晶片外緩衝器42(譬如外部接收器)、保護層5下方之微細線條金屬線路639'，保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83'，保護層5下方之微細線條金屬線路632a'與632c'。
在此項具體實施例中，參考圖8B與8C，於內部體系200中，經過保護層5上方之厚金屬匯流排(metal bus)、線路或平面(metal plane)83或83'所傳送之訊號(signal)，可被傳送至或離開外部電路(未示出)，經過晶片外電路40，其包含晶片外緩衝器42，譬如外部驅動器或接收器，與晶片外ESD(靜電排放)電路43。晶片外ESD電路43係經過保護層5下方之線路69，以平行方式與晶片外緩衝器42連接。再分佈之金屬線路83r可被使用於圖10B中之IC微細線條金屬(I/O)墊片6390之再分佈，重新定位至不同位置，例如圖10B中之上方護層金屬墊片8310，而造成容易連接至外部電路，譬如另一個半導體晶片、球格柵陣列(BGA)基板或陶瓷基板，經過金屬凸塊89或經過經黏結至墊片8310之導線黏結之導線，至可撓性基板，經過金屬凸塊89，較佳係包含具有厚度在7與25微米間之金層，使用金-對-金黏結技術，或使用金-對-錫黏結技術，或至玻璃基板，經過金屬凸塊89，較佳係包含具有厚度在7與25微米間之金層，經由各向異性導電性薄膜(ACF)或各向異性導電糊劑ACP。再分佈之金屬線、線路或平面(metal plane)83r可在形成上方護層互連體系83期間形成。
參考圖11F，關於在圖8B與8C中被連接至外部電路系統之晶片外電路系統40可包含由兩個二極體4331與4332所構成之晶片外ESD電路43，及晶片外緩衝器42。
於第一方面，晶片外緩衝器42可為如圖11A中所示之晶片外驅動器421，應用至圖8B中所示之電路構造，具有經過厚且寬電路線路83連接至內部電路20之輸入節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸出節點E。圖11A係顯示兩階段串列晶片外驅動器421、CMOS串列驅動器之實例。串列驅動器可包含數個階段之換流器。晶片外驅動器421可包含兩個換流器421'與421"，且換流器421'係由NMOS裝置4201與PMOS裝置4202所構成，而換流器421"係由NMOS裝置4203與PMOS裝置4204所構成。PMOS裝置4202與NMOS裝置4201之閘係充作輸入節點F，而PMOS裝置4204與NMOS裝置4203之汲極係充作輸出節點E。PMOS裝置4202與NMOS裝置4201之汲極係被連接至PMOS裝置4204與NMOS裝置4203之閘。
參考圖11A，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與PMOS裝置4202和4204之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與NMOS裝置4201和4203之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
於圖11A中之晶片外驅動器之第一個階段421'為一種換流器，其具有NMOS裝置4201，具有其物理通道寬度對其物理通道長度之比例大於在經連接至晶片外驅動器421之輸入節點F之內部電路20中之所有NMOS裝置者，且具有PMOS裝置4202，具有其物理通道寬度對其物理通道長度之比例大於在經連接至晶片外驅動器421之輸入節點F之內部電路20中之所有PMOS裝置者。NMOS電晶體4203可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至20,000，且其較佳範圍為例如約30至300。PMOS電晶體4204可具有其物理通道寬度對其物理通道長度之比例範圍為例如約40至40,000，且其較佳範圍為例如約60至600。晶片外驅動器421之輸出電流係與用於各階段晶片外驅動器之電晶體之階段數目與尺寸(W/L，MOS電晶體之通道寬度對長度比例，更明確言之，為MOS有效通道寬度對有效通道長度比例)成正比。晶片外驅動器421可輸出在5 mA與5A之間，且較佳為在10 mA與100 mA間之驅動電流。
假若在圖11A中所示之晶片外驅動器421係被應用於圖8B中所示關於電源處理晶片之電路構造，則晶片外驅動器421之NMOS電晶體4203可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2,000至200,000，且其較佳範圍為例如約2,000至20,000。PMOS電晶體4204可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4,000至400,000，且其較佳範圍為例如約4,000至40,000。晶片外驅動器421可輸出在500 mA與50 A之間，且較佳在500 mA與5 A間之驅動電流。
於第二方面，晶片外緩衝器42可為如圖11B中所示之晶片外接收器422，應用至圖8C中所示之電路構造，具有經過厚且寬電路線路83連接至內部電路21、22及23之輸出節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸入節點E。圖11B係顯示兩階段串列晶片外接收器422、CMOS串列接收器之實例。晶片外接收器422可經過金屬凸塊89接收來自外部電路系統之訊號(signal)，且經過厚且寬線路或匯流排(metal bus)83'將經放大之訊號(signal)輸出至內部電路21、22及23。接近外部電路系統之晶片外接收器422之第一個階段422'為一種換流器，其具有NMOS裝置4205與PMOS裝置4206，具有經設計以偵測噪聲外部訊號(signal)之大小。第一個階段係在點E上接收來自外部電路或組件之噪聲訊號(signal)，譬如來自另一個晶片之訊號(signal)。晶片外接收器422之第二個階段422"亦為換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS裝置4207與PMOS裝置4208。換流器之第二個階段係用以恢復關於內部電路之噪聲外部訊號(signal)之完整性。PMOS裝置4205與NMOS裝置4206之閘係充作輸入節點E，而PMOS裝置4208與NMOS裝置4207之汲極係充作輸出節點F。PMOS裝置4206與NMOS裝置4205之汲極係被連接至PMOS裝置4208與NMOS裝置4207之閘。
參考圖11B，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與PMOS裝置4206和4208之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與NMOS裝置4205和4207之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
於圖11B中之晶片外接收器之第一個階段422'為一種換流器，其具有NMOS裝置4205，具有其物理通道寬度對其物理通道長度之比例大於在經連接至晶片外接收器422之輸出節點F之內部電路20中之所有NMOS裝置者，且具有PMOS裝置4206，具有其物理通道寬度對其物理通道長度之比例大於在經連接至晶片外接收器422之輸出節點F之內部電路20中之所有PMOS裝置者。NMOS電晶體4207可具有其物理通道寬度對其物理通道長度之比例範圍為例如約10至20,000，且其較佳範圍為例如約10至300。PMOS電晶體4208可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至40,000，且其較佳範圍為例如約20至600。晶片外接收器422可輸出在2 mA與5 A之間，且較佳在3 mA與100 mA間之驅動電流。
假若在圖11B中所示之晶片外接收器422係被應用於圖8C中所示關於電源處理晶片之電路構造，則晶片外接收器422之NMOS電晶體4207可具有其物理通道寬度對其物理通道長度之比例範圍為例如約10至20,000，且其較佳範圍為例如約10至300。PMOS電晶體4208可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至40,000，且其較佳範圍為例如約20至600。晶片外接收器422可輸出在150 mA與50 A之間，且較佳在150 mA與5 A間之驅動電流。
於第三方面，晶片外緩衝器42可為如圖11C中所示之三態緩衝器423，應用至圖8B中所示之電路構造，具有經過厚且寬電路線路83連接至內部電路20之輸入節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸出節點E。圖11C係顯示晶片外三態緩衝器423之實例；作為晶片外驅動器，在IC晶片上之一種常見設計，以允許多個邏輯閘驅動相同輸出，譬如匯流排(metal bus)。充作晶片外驅動器之三態緩衝器423可包含兩個PMOS裝置4210與4212，及兩個NMOS裝置4209與4211。PMOS裝置4210與NMOS裝置4209之閘係充作輸入節點F，而PMOS裝置4212與NMOS裝置4211之汲極係充作輸出節點E。PMOS裝置4210之汲極係被連接至PMOS裝置4212之源極。NMOS裝置4209之汲極係被連接至NMOS裝置4211之源極。三態緩衝器423可具有開關功能，藉由經傳送至NMOS裝置4211之閘之Enable訊號(signal)及經傳送至PMOS裝置4212之閘之Enable(條塊)訊號(signal)加以控制。於圖11C中之晶片外三態緩衝器可被視為選通換流器。當致能訊號(signal)En為高(為低)時，晶片外三態緩衝器係輸出訊號(signal)至外部電路。當訊號(signal)En係被設定在低(為高)時，沒有訊號(signal)被輸出至外部電路。晶片外三態緩衝器423係被設定為驅動外部資料匯流排(metal bus)。
參考圖11C，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與PMOS裝置4210之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與NMOS裝置4209之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
NMOS電晶體4209與4211可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至20,000，且其較佳範圍為例如約30至300。PMOS電晶體4210與4212可具有其物理通道寬度對其物理通道長度之比例範圍為例如約40至40,000，且其較佳範圍為例如約60至600。三態緩衝器423可輸出在5 mA與5 A之間，且較佳在10 mA與100 mA間之驅動電流。
假若在圖11A中所示之三態緩衝器423係被應用於圖8B中所示關於電源處理晶片之電路構造，則三態緩衝器423之NMOS電晶體4209與4211可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2,000至200,000，且其較佳範圍為例如約2,000至20,000。PMOS電晶體4210與4212可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4,000至400,000，且其較佳範圍為例如約4,000至40,000。三態緩衝器423可輸出在500 mA與50 A之間，且較佳在500 mA與5 A間之驅動電流。
於第四方面，晶片外緩衝器42可為如圖11E中所示之三態緩衝器423，應用至圖8C中所示之電路構造，具有經過厚且寬電路線路83'連接至內部電路21、22及23之輸出節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸入節點E。圖11E係顯示晶片外三態緩衝器423之實例，作為晶片外接收器。充作晶片外接收器之三態緩衝器423可包含兩個PMOS裝置4210與4212，及兩個NMOS裝置4209與4211。PMOS裝置4210與NMOS裝置4209之閘係充作輸入節點E，而PMOS裝置4212與NMOS裝置4211之汲極係充作輸出節點F。PMOS裝置4210之汲極係被連接至PMOS裝置4212之源極。NMOS裝置4209之汲極係被連接至NMOS裝置4211之源極。三態緩衝器423可具有開關功能，藉由經傳送至NMOS裝置4211之閘之Enable訊號(signal)及經傳送至PMOS裝置4212之閘之Enable(條塊)訊號(signal)加以控制。當致能訊號(signal)En為高(為低)時，晶片外三態緩衝器係輸出訊號(signal)至內部電路20。當訊號(signal)En係被設定在低(為高)時，沒有訊號(signal)被輸出至內部電路20。
參考圖11E，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P與PMOS裝置4210之源極連接。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10D及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與NMOS裝置4209之源極連接。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831及/或832上方。或者，如圖10B-10E及10G中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
NMOS電晶體4209與4211可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至20,000，且其較佳範圍為例如約30至300。PMOS電晶體4210與4212可具有其物理通道寬度對其物理通道長度之比例範圍為例如約40至40,000，且其較佳範圍為例如約60至600。三態緩衝器423可輸出在5 mA與5A之間，且較佳在10 mA與100 mA間之驅動電流。
假若於圖11E中所示之三態緩衝器423係被應用於圖8C中所示關於電源處理晶片之電路構造，則三態緩衝器423之NMOS電晶體4209與4211可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2,000至200,000，且其較佳範圍為例如約2,000至20,000。PMOS電晶體4210與4212可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4,000至400,000，且其較佳範圍為例如約4,000至40,000。三態緩衝器423可輸出在500 mA與50 A之間，且較佳在500 mA與5 A間之驅動電流。
可以有不同晶片外輸入與輸出緩衝器。上文實例係關於CMOS階層訊號(signal)。若外部訊號(signal)為電晶體-電晶體邏輯(TTL)階層，則需要CMOS/TTL緩衝器。若外部訊號(signal)為發射體聯結邏輯(ECL)階層，則需要CMOS/ECL界面緩衝器。換流器之一或多個階段可在內部電路20與晶片外三態緩衝器423之間被加入，該緩衝器係充作如圖11C中所示之晶片外驅動器或充作如圖11E中所示之晶片外接收器。
於第五方面，晶片外緩衝器42可為晶片外驅動器421，由第一個階層之換流器421'與第二個階層之換流器421"所構成，如圖11D中所示，應用至圖8B中所示之電路構造，且第一個階層之換流器421'係以串聯連接至第二個階層之換流器421"，而第二個階層之換流器421"係與彼此平行連接至第一個階層之換流器421'。圖8E係顯示電路圖，具有應用於圖8C中所示電路構造之圖11D之外驅動器421。圖9C係顯示明白圖8E電路圖之頂部透視圖。圖10H係顯示明白圖8E電路圖之晶片結構。晶片外驅動器421具有經過厚且寬電路線路83連接至內部電路20之輸入節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸出節點E。在第一個階層之換流器421'中之PMOS裝置與NMOS裝置之閘係充作輸入節點F，而在第二個階層之換流器421"中之PMOS裝置與NMOS裝置之汲極係充作輸出節點E。在第一個階層之換流器421'中之PMOS裝置與NMOS裝置之汲極係經過保護層5上方之厚且寬金屬線路或匯流排 (metal bus)83s，而被連接至第二個階層之換流器421"中之PMOS裝置與NMOS裝置之閘。在第二個階層之換流器421"中之PMOS裝置與NMOS裝置之汲極係經過保護層5上方之厚且寬金屬線路或匯流排(metal bus)83r，而被連接至金屬凸塊89。於聚合體層95上所形成之經構圖電路層831，譬如聚醯亞胺，具有厚度在2與30微米之間，可由厚且寬金屬線路或匯流排(metal bus)83r、83s及83所構成，意即，厚且寬金屬線路或匯流排(metal bus)83r、83s及83可同時形成，如圖10H中所示。
或者，多個經構圖之電路層與多個聚合體層可於保護層5上形成，聚合體層之一係在相鄰兩個經構圖電路層之間。厚且寬金屬線路或匯流排(metal bus)83s可在經構圖電路層之下方者中形成，及厚且寬金屬線路或匯流排(metal bus)83s可在經構圖電路層之上方者中形成，且在厚且寬金屬線路或匯流排(metal bus)83s上方。厚且寬金屬線路或匯流排(metal bus)83可具有一個部份在經構圖電路層之下方者中，與另一個部份在經構圖電路層之上方者中。
參考圖11D，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P，連接至第一個階層之換流器421'中之PMOS裝置之源極，及至第二個階層之換流器421"中之PMOS裝置之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10H中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831上方。或者，如圖10H中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821，可連接電壓調節器或轉換器電路41之節點Rs、在第一個階層之換流器421'中之NMOS裝置之源極及在第二個階層之換流器421"中之NMOS裝置之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10H中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831上方。或者，如圖10H中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
在第二個階層之換流器421"中之各NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至20,000，且其較佳範圍為例如約30至300，大於第一個階層換流器421'中之NMOS電晶體者，達1.5倍與5倍之間，且較佳達天然指數之倍數。在第二個階層之換流器421"中之各PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約40至40,000，且其較佳範圍為例如約60至600，大於第一個階層換流器421'中之PMOS電晶體者，達1.5倍與5倍之間，且較佳達天然指數之倍數。晶片外驅動器421可將在5 mA與5 A之間，且較佳在10 mA與100 mA間之驅動電流，經過金屬凸塊89輸出至外部電路。
假若於圖11D中所示之晶片外驅動器421係被應用於圖8B中所示關於電源處理晶片之電路構造，則在第二個階層之換流器421"中之各NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2,000至200,000，且其較佳範圍為例如約2,000至20,000。在第二個階層之換流器421"中之各PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4,000至400,000，且其較佳範圍為例如約4,000至40,000。晶片外驅動器421可將在500 mA與50 A之間，且較佳在500 mA與5 A間之驅動電流，經過金屬凸塊89輸出至外部電路。
於第六方面，晶片外緩衝器42可為晶片外驅動器421，由第一個階層之換流器421'、第二個階層之換流器421"、第三個階層之換流器421'''及第四個階層之換流器421""所構成，如圖11G中所示，應用至圖8B中所示之電路構造，且第一個階層之換流器421'係以串聯連接至第二個階層之換流器421"，第二個階層之換流器421"係以串聯連接至第三個階層之換流器421'''，且第三個階層之換流器421'''係以串聯連接至第四個階層之換流器421""。圖8F係顯示電路圖，具有應用至圖8C中所示電路構造之圖11G之外驅動器421。圖9D係顯示明白圖8F電路圖之頂部透視圖。圖10I係顯示明白圖8F電路圖之晶片結構。晶片外驅動器421具有經過厚且寬電路線路83連接至內部電路20之輸入節點F，及與晶片外ESD電路43平行連接至金屬凸塊89之輸出節點E。在第一個階層之換流器421'中之PMOS裝置與NMOS裝置之閘係充作輸入節點F，而在第四個階層之換流器421""中之PMOS裝置與NMOS裝置之汲極係充作輸出節點E。在第一個階層之換流器421'中之PMOS裝置與NMOS裝置之汲極係經過保護層5下方之微細線條金屬線路或匯流排(metal bus)，而被連接至第二個階層之換流器421"中之PMOS裝置與NMOS裝置之閘。在第二個階層之換流器421"中之PMOS裝置與NMOS裝置之汲極係經過保護層5下方之微細線條金屬線路或匯流排(metal bus)，而被連接至第三個階層之換流器421'''中之PMOS裝置與NMOS裝置之閘。在第三個階層之換流器421'''中之PMOS裝置與NMOS裝置之汲極係經過保護層5下方之微細線條金屬線路或匯流排(metal bus)，而被連接至第四個階層之換流器421""中之PMOS裝置與NMOS裝置之閘。在第四個階層之換流器421""中之PMOS裝置與NMOS裝置之汲極係經過保護層5上方之厚且寬金屬線路或匯流排(metal bus)83r被連接至金屬凸塊89。在聚合體層95上所形成之經構圖電路層831，譬如聚醯亞胺，具有厚度在2與30微米之間，可由厚且寬金屬線路或匯流排(metal bus)83r與83所構成，意即，厚且寬金屬線路或匯流排(metal bus)83r與83可同時形成，如圖10I中所示。
參考圖11G，如圖1B、1C、2B、2C、3B、3C及3D中所示在保護層5上方之前文所述電源平面、匯流排(metal bus)或線路81、811或812可將電壓調節器或轉換器電路41之節點P，連接至第一個階層之換流器421'中之PMOS裝置之源極，至第二個階層之換流器421"中之PMOS裝置之源極，至第三個階層之換流器421'''中之PMOS裝置之源極，及至第四個階層之換流器421""中之PMOS裝置之源極。前文所述之電源平面、匯流排(metal bus)或線路81、811或812可含有經構圖之電路層在如圖10I中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831上方。或者，如圖10I中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面 (metal plane)83可含有經構圖之電路層在前文所述之電源平面、匯流排(metal bus)或線路81者上方。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可連接電壓調節器或轉換器電路41之節點Rs、第一個階層之換流器421'中之NMOS裝置之源極、第二個階層之換流器421"中之NMOS裝置之源極、第三個階層之換流器421'''中之NMOS裝置之源極及第四個階層之換流器421""中之NMOS裝置之源極。前文所述之接地面、匯流排(metal bus)或線路82或821可含有經構圖之電路層在如圖10I中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83之經構圖電路層831上方。或者，如圖10I中所示之厚且寬訊號(signal)線路、匯流排(metal bus)或平面(metal plane)83可含有經構圖之電路層在前文所述之接地面、匯流排(metal bus)或線路82者上方。
在第四個階層之換流器421""中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例大於第三個階層之換流器421'''中之NMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數，其係大於第二個階層之換流器421"中之NMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數，其係大於第一個階層之換流器421'中之NMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數。在第四個階層之換流器421""中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例大於第三個階層之換流器421'''中之PMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數，其係大於第二個階層之換流器421"中之PMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數，其係大於第一個階層之換流器421'中之PMOS電晶體者，達1.5與5倍之間，且較佳達天然指數之倍數。晶片外驅動器421可將在5 mA與5 A之間，且較佳在10 mA與100 mA間之驅動電流，經過金屬凸塊89輸出至外部電路。
在第四個階層之換流器421""中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約20至20,000，且其較佳範圍為例如約30至300。在第四個階層之換流器421""中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約40至40,000，且其較佳範圍為例如約60至600。在第三個階層之換流器421'''中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約7至7,000，且其較佳範圍為例如約10至100。在第三個階層之換流器421'''中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約13至13,000，且其較佳範圍為例如約20至200。在第二個階層之換流器421"中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2至2,000，且其較佳範圍為例如約3至30。在第二個階層之換流器421"中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4至4,000，且其較佳範圍為例如約6至70。
假若於圖11D中所示之晶片外驅動器421係被應用於圖8B中所示關於電源處理晶片之電路構造，則在第四個階層之換流器421""中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約2,000至200,000，且其較佳範圍為例如約2,000至20,000。在第四個階層之換流器421""中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約4,000至400,000，且其較佳範圍為例如約4,000至40,000。在第三個階層之換流器421'''中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約700至70,000，且其較佳範圍為例如約700至7,000。在第三個階層之換流器421'''中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約1,300至130,000，且其較佳範圍為例如約1,300至13,000。在第二個階層之換流器421"中之NMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約230至23,000，且其較佳範圍為例如約230至2,300。在第二個階層之換流器421"中之PMOS電晶體可具有其物理通道寬度對其物理通道長度之比例範圍為例如約400至40,000，且其較佳範圍為例如約400至4,000。晶片外驅動器421可將在500 mA與50A之間，且較佳在500 mA與5A間之驅動電流，經過金屬凸塊89輸出至外部電路。
參考圖8B、8C、8E及8F，晶片外緩衝器42係與晶片外ESD電路43平行連接至金屬凸塊89。晶片外ESD電路43之細節可被稱為圖11F。晶片外ESD電路43係由兩個逆偏壓二極體4331與4332所構成，且節點E係被連接至二極體4332之陽極，至二極體4331之陰極，至圖11A、11D或11G之晶片外緩衝器42，譬如晶片外驅動器421，圖11B之晶片外接收器422，或圖11C或11E之三態緩衝器423，及至金屬凸塊89。二極體4331係在外部電壓與接地電壓Vss之間逆偏壓，而二極體4332係在外部電壓與電源電壓Vdd或Vcc之間逆偏壓。
參考圖11F，外部電源電壓Vdd可經過保護層5上方之電源匯流排(metal bus)或平面(metal plane)而被提供至二極體4332之陰極。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與二極體4331之陰極連接。
因此，在節點E上之電壓可被夾持在來自外部電路之電源電壓Vdd輸入與接地電壓Vss之間，或在電源電壓Vdd與接地電壓Vss之間。當在節點E上之電壓突然超過電源電壓Vdd時，電流係自節點E經過二極體4332放電至外部電路。當在節點E上之電壓顯著地降至接地電壓Vss以下時，電流係自外部電路經過二極體4331流動至節點E。
或者，在圖8B、8C、8E及8F之電路圖中之節點E可被多個晶片外ESD電路43保護，其可被稱為圖11H。例如，參考圖8D，將晶片外驅動器42連接至金屬凸塊89之節點E可被多個晶片外ESD電路43保護。各晶片外ESD電路43係由兩個逆偏壓二極體4331與4332所構成，且節點E係被連接至二極體4332之陽極，至二極體4331之陰極，至圖11A、11D或11G之晶片外緩衝器42，譬如晶片外驅動器421，圖11B之晶片外接收器422，或圖11C或11E之三態緩衝器423，及至金屬凸塊89。二極體4331係在外部電壓與接地電壓Vss之間逆偏壓，而二極體4332係在外部電壓與電源電壓Vdd或Vcc之間逆偏壓。
參考圖11H，外部電源電壓Vdd可經過保護層5上方之電源匯流排(metal bus)或平面(metal plane)而被提供至二極體4332之陰極。如圖1C、2C及3C中所示在保護層5上方之前文所述接地面、匯流排(metal bus)或線路82或821可將電壓調節器或轉換器電路41之節點Rs與二極體4331之陰極連接。
因此，在節點E上之電壓可被夾持在來自外部電路之電源電壓Vdd輸入與接地電壓Vss之間。當在節點E上之電壓突然超過電源電壓Vdd時，電流係自節點E經過二極體4332放電至外部電路。當在節點E上之電壓顯著地降至接地電壓Vss以下時，電流係自外部電路經過二極體4331流動至節點E。
於圖10B、10D、10G、10H及10I中，只有一個經構圖之電路層831，其包含一個部份充作前文所述之厚且寬金屬線路83，與另一個部份充作前文所述之厚且寬金屬線路83r，在保護層5上方。經構圖之電路層831可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8312，該黏著/障壁層與晶種層係構成底層8311。
參考圖10B，關於形成經構圖電路層831之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在保護層5之矽-氮化物層上及在主要由鋁或銅所製成之接點墊片6390上，藉由保護層5中之多個開孔539、539'、531、532及534外露。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8312可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8312下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8312下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層831之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層831上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9939可在聚合體層99中形成，使經構圖電路層831之接觸點8310曝露。
如圖10B與10D中所示，在聚合體層99上及在被開孔9939所曝露之接觸點8310上形成金屬凸塊89之製程，可被稱為如圖15M中所示在聚合體層98上及在被開孔980所曝露之區域801a上形成金屬凸塊89之製程。如圖10B與10D中所示之金屬凸塊89之規格可被稱為如圖15M中所示之金屬凸塊89之規格。
金屬凸塊89可被用以連接至印刷電路板，陶瓷基板，另一個半導體晶片，可撓性基板，藉由膠帶自動化黏結(TAB)製程，或玻璃基板，經由各向異性導電性薄膜或糊劑(ACF或ACP)。
或者，參考圖10B，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被開孔9939所曝露之接觸點8310上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9939中之無電鍍覆鎳層上。然後，金導線或銅導線可使用導線黏結製程被黏結至聚合體層99之開孔9939中之無電鍍覆金層上。
或者，參考圖10B，金導線或銅導線可使用導線黏結製程，被黏結至藉由聚合體層99中之開孔9939所曝露之經構圖電路層831之金層、鉑層、鈀層或釕層上。
或者，參考圖10C，可以有多個經構圖之電路層831與832，其包含一個部份充作前文所述之厚且寬金屬線路83，與另一個部份充作前文所述之厚且寬金屬線路83r，在保護層5上方。關於形成圖10C中所示之經構圖電路層831之製程可被稱為形成圖10B中所示之經構圖電路層831之製程。經構圖之電路層832可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8322，該黏著/障壁層與晶種層係構成底層8321。
參考圖10C，在形成經構圖電路層831之後，聚合體層98可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層831上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9831、9834及9839可在聚合體層98中形成，使經構圖電路層831之多個接點墊片曝露。
參考圖10C，關於形成經構圖電路層832之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層98上及在經構圖電路層831之接點墊片上，藉由聚合體層98中之多個開孔9839、9831及9834外露。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8322可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後，電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8322下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8322下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層832之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層832上及在聚合體層98上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9939'可在聚合體層99中形成，使經構圖電路層832之接觸點8320曝露。
如圖10C與10E中所示，在聚合體層99上及在被開孔9939'所曝露之接觸點8320上形成金屬凸塊89之製程，可被稱為如圖15M中所示在聚合體層98上及在被開孔980所曝露之區域801a上形成金屬凸塊89之製程。如圖10C與10E中所示之金屬凸塊89之規格可被稱為如圖15M中所示之金屬凸塊89之規格。
於圖10C與10E中所示之金屬凸塊89可被用以連接至印刷電路板，陶瓷基板，另一個半導體晶片，可撓性基板，藉由膠帶自動化黏結(TAB)製程，或玻璃基板，經由各向異性導電性薄膜或糊劑(ACF或ACP)。
或者，參考圖10C，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被層聚合體層99中之開孔9939'所曝露之接觸點8320上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9939'中之無電鍍覆鎳層上。然後，金導線或銅導線可使用導線黏結製程被黏結至聚合體層99之開孔9939'中之無電鍍覆金層上。
或者，參考圖10C，金導線或銅導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9939'所曝露之經構圖電路層832之金層、鉑層、鈀層或釕層上。
參考圖10D與10E，在形成經構圖電路層831之前，聚合體層95可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在接點墊片6390上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9539、9539'、9531、9532及9534可在聚合體層95中形成，使被保護層5中之開孔539、539'、531、532及533所外露之多個接點墊片6390曝露。在形成聚合體層95之後，經構圖之電路層831可在聚合體層95上，及在被開孔539、539'、531、532及533所曝露之接點墊片6390上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層95上，及在被聚合體層95中之開孔9539、9539'、9531、9532及9534所曝露之接點墊片6390上。
或者，參考圖10F，晶片外緩衝器42，譬如圖11A、11D或11E之晶片外驅動器，圖11B之晶片外接收器，或圖11C或11E之三態緩衝器，可被連接至內部電路20，經過保護層5下方之微細線條金屬線路638，而非經過保護層5上方之任何線路或匯流排(metal bus)。可以只有一個經構圖之電路層831，其包含一個部份充作前文所述之厚且寬金屬線路83r，在保護層5上方。自頂部透視圖經導線黏結至其上之前文所述厚且寬金屬線路83r之接觸點8310之位置，係不同於被保護層5中之開孔539所曝露之接點墊片者。關於形成經構圖電路層831之製程可被稱為形成圖10B中所示之經構圖電路層831者。關於形成聚合體層99之製程可被稱為形成圖10B中所示之聚合體層99者。
參考圖10F，金導線或銅導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9939所曝露之經構圖電路層831之金層、鉑層、鈀層或釕層上。
作為一種替代方式，參考圖10F，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被聚合體層99中之開孔9939所曝露之接觸點8310上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9939中之無電鍍覆鎳層上。然後，金導線或銅導線可使用導線黏結製程被黏結至聚合體層99之開孔9939中之無電鍍覆金層上。
參考圖10G-10I，金導線或銅導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9939所曝露之經構圖電路層831之金層、鉑層、鈀層或釕層上。
作為一種替代方式，參考圖10G-10I，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被聚合體層99中之開孔9939所曝露之接觸點8310上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9939中之無電鍍覆鎳層上。然後，金導線可使用導線黏結製程被黏結至聚合體層99之開孔9939中之無電鍍覆金層上。
於圖8B-8F、9B-9B及10B-10I中所示之電路系統可被使用於快閃記憶晶片、DRAM記憶晶片或SRAM記憶晶片中。使用再分佈層83r之I/O墊片重新定位係特別可用於具有快閃、DRAM或SRAM記憶晶片之堆疊封裝。DRAM晶片之I/O墊片通常係大致上沿著晶片之中心線設計，且不能用於堆疊封裝。再分佈層83r係使中央墊片重新定位至晶片之外圍，以供堆疊封裝中之導線黏結。圖10F與10G係顯示特殊實例，具有導線黏結在接觸點8310上，該接觸點係經連接至被保護層5中之開孔539所曝露之原始墊片6390，經由匯流排(metal bus)83r之厚且寬金屬線路。於圖8B、9B、10B-10G中，在記憶晶片之應用上，SRAM元件或快閃記憶元件或DRAM元件係被連接至內部電路21之輸入節點Xi，譬如讀出放大器，圖5F之內部三態緩衝器213、圖5G之通過電路216、圖5H之鎖存電路217、圖5I中所示之通過電路216之電路與內部驅動器212或圖5J中所示之鎖存電路217之電路與內部驅動器212。各種詳細內部電路21與將記憶元件連接至內部電路21之方法可被稱為顯示在圖5F-5J中。參考圖8B、8D-8F、9B-9D及10B-10I，SRAM元件或快閃元件或DRAM元件係被連接至外部電路(1)經過圖5F-5J之讀出放大器214；(2)經過圖5F之內部三態緩衝器213、圖5G之通過電路216、圖5H之鎖存電路217、如圖5I中所示之通過電路216之電路與內部驅動器212或如圖5J中所示之鎖存電路217之電路與內部驅動器212；(3)經過第一個微細線條結構，其係藉由一或多種適當製程形成，例如藉由堆疊通孔與金屬631；(4)經過第一個護層開孔531；(5)關於10G，亦經過第一個聚合體開孔9531；(6)關於圖10F，經過保護層5下方之微細線條金屬638；而關於圖10G，經過保護層5上方之一或多個金屬層中之上方護層金屬線、線路或平面(metal plane)83；(7)關於圖10G，向下經過第二個聚合體開孔9539'；(8)經過第二個護層開孔539'；(9)經過連接至晶片外緩衝器42之輸入之微細線條金屬結構，其係藉由一或多種適當製程形成，例如藉由堆疊通孔與金屬墊片639'，(10)經過連接至晶片外ESD電路43及至堆疊微細線條金屬通孔與金屬墊片639之晶片外緩衝器42之輸出，(11)經過護層開孔539，(12)關於10G，亦經過第三個聚合體開孔9539；及(13)經過上方護層再分佈金屬線或線路或平面(metal plane)83r，(14)經過被聚合體開孔9939所曝露之上方護層金屬墊片8310；(15)經過接觸點8310上之黏結導線89'或金屬凸塊89。
應注意的是，如在圖10G中，可以有聚合體層於再分佈金屬層83r下方或上方。再分佈金屬線、線路或平面(metal plane)83r可藉由一或多種適當製程形成，例如藉由(經電鍍或無電鍍覆)金層，具有厚度在1.5微米與30微米間之範圍內，舉例為2微米與10微米；或藉由(經電鍍)銅層，具有厚度在2微米與100微米間之範圍內，舉例為3微米與20微米，於銅層上之Ni罩蓋層(厚度在0.5微米與5微米之間)，及Ni罩蓋層上之Au或Pd或Ru之組裝金屬層(厚度在0.05微米與5微米之間)。導線黏結係在上方護層金屬墊片8310之金、鈀、鉑或釕層表面上進行。
參考圖8B-8F、9B-9D、10B-10E及10G-10I，自頂部透視圖，在保護層5中之開孔531、532、534及539'之形狀可為圓形、方形、矩形或多邊形。若開孔531、532、534、539及539'為圓形，則開孔531、532、534、539及539'可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔531、532、534、539及539'為方形，則開孔531、532、534、539及539'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔531、532、534、539及539'為矩形，則開孔531、532、534、539及539'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間，且長度在1微米與1公分之間。若開孔531、532、534、539及539'為具有超過五個側面之多邊形，則開孔531、532、534、539及539'具有最大對角線長度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。或者，開孔531、532、534、539及539'具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。在圖10C-10E、10G、10H及10I中所示之情況中，開孔531、532、534、539及539'具有寬度在0.1與30微米之間，其中在聚合體層95中之開孔9531、9532、9534、9539及9539'之下方部份具有寬度在20與100微米之間。在聚合體層95中之開孔9531、9532及9534具有下方部份，其具有寬度或橫向尺寸大於保護層5中個別與開孔9531、9532及9534對準之開孔531、532及534者。在聚合體層95中之開孔9531、9532及9534係進一步使接近開孔531、532及534之保護層5曝露。聚合體層95係覆蓋被保護層5中之開孔539與539'所曝露之接點墊片之外圍區域，但在聚合體層95中之開孔9539與9539'係使被保護層5中之開孔539與539'所外露之接點墊片之中心區域曝露。在保護層5中之開孔539與539'之寬度或橫向尺寸係個別大於開孔9539與9539'者。
於圖8A-8F中，虛線5表示保護層，粗線路表示在保護層5上所形成之上方護層體系102之線路，而微細線路表示在保護層5下所形成之線路。於圖9A-9D中，粗線路表示在保護層5上所形成之上方護層體系102之線路，而微細線路表示在保護層5下所形成之線路。於圖10A中所示之上方護層體系102係包含聚合體層99、藉由經構圖電路層831所提供之金屬線路83r及金屬凸塊89，且在聚合體層99中之開孔9939係在金屬線路83r之接觸點8310上方，而金屬凸塊89係於開孔9939中，在接觸點8310上及在聚合體層99上。於圖10B中所示之上方護層體系102係包含聚合體層99、藉由經構圖電路層831所提供之金屬線路83與83r及金屬凸塊89，且在聚合體層99中之開孔9939係在金屬線路83r之接觸點8310上方，而金屬凸塊89係於開孔9939中，在接觸點8310上及在聚合體層99上。於圖10C中所示之上方護層體系102係包含聚合體層98與99、藉由經構圖電路層831與832所提供之金屬線路83與83r及金屬凸塊89，且在聚合體層99中之開孔9939'係在金屬線路83r之接觸點8320上方，而金屬凸塊89係於開孔9939'中，在接觸點8320上及在聚合體層99上。於圖10D中所示之上方護層體系102係包含聚合體層95與99、藉由經構圖電路層831所提供之金屬線路83與83r及金屬凸塊89，且開孔9539、9539'、9531、9532及9534係於聚合體層95中，及在聚合體層99中之開孔9939係於金屬線路83r之接觸點8320上方，而金屬凸塊89係於開孔9939中，在接觸點8320上及在聚合體層99上。於圖10E中所示之上方護層體系102係包含聚合體層95、98及99，藉由經構圖電路層831與832所提供之金屬線路83與83r及金屬凸塊89，且開孔9539、9539'、9531、9532及9534係在聚合體層95中，及在聚合體層98中之開孔9831、9834及9839係於經構圖之電路層831上方，且在聚合體層99中之開孔9939'係於金屬線路83r之接觸點8320上方，而金屬凸塊89係於開孔9939'中，在接觸點8320上及在聚合體層99上。於圖10F中所示之上方護層體系102係包含藉由經構圖電路層831所提供之聚合體層99與金屬線路83r，且在聚合體層99中之開孔9939係於金屬線路83r之接觸點8310上方，並使其外露。於圖10G-10I中所示之上方護層體系102係包含聚合體層95與99，及藉由經構圖電路層831所提供之金屬線路83與83r，且開孔9539、9539'、9531、9532及9534係在聚合體層95中，及在聚合體層99中之開孔9939係於金屬線路83r之接觸點8310上方，並使其外露。
第四個具體實施例：電源/接地匯流排(metal bus)設計構造
在前文所述本發明揭示內容之第一個具體實施例中，外部電源Vdd係被提供至電壓調節器或轉換器電路41，且電壓調節器或轉換器電路41係將電源Vcc輸出至內部電路20。或者，外部電源Vdd可自外部電路輸入至內部電路20，包括21、22、23及24，具有所需要之ESD保護電路44以防止電壓或電流突波傷害內部電路20。ESD電路44係以平行方式與內部電路21、22、23及24連接。在第一個具體實施例中，於圖1B、1C、2B、2C、3B、3C及3D中，ESD電路亦可被加入，且以平行方式與電壓調節器或轉換器電路41及與內部電路21、22、23及24連接。例如，在圖1D中所示之電路除了ESD電路44之外，係含有圖1C之電路。ESD電路44包含經連接至厚且寬電源匯流排(metal bus)或平面(metal plane)81P之電源節點Dp，其係輸送外部電源電壓Vdd，與經連接至厚且寬接地匯流排(metal bus)或平面(metal plane)82之接地節點Dg。厚且寬電源匯流排(metal bus)或平面(metal plane)81P係將ESD電路44之電源節點Dp與電壓調節器或轉換器電路41之電源節點連接。厚且寬接地匯流排(metal bus)或平面(metal plane)82係將ESD電路44之接地節點Dg與電壓調節器或轉換器電路41之接地節點Rs連接。在圖1D電路系統中之ESD電路44可為如圖12E中所示之逆偏壓二極體4333，具有陽極連接至厚且寬接地匯流排(metal bus)或平面(metal plane)82，與陰極連接至厚且寬電源匯流排(metal bus)或平面(metal plane)81P。於圖1D中之構件可被稱為圖1C中之構件，藉由與圖1D中之構件相同之參考數目表示。
圖12B係顯示一種電路圖，其包含厚且寬電源匯流排(metal bus)或平面(metal plane)81P在保護層5上方，連接ESD電路44與內部電路20。圖13B係顯示明白圖12B電路圖之俯視圖，且於圖13B中所示之粗線係意謂在保護層上方之厚且寬金屬線路或匯流排(metal bus)，而於圖13B中所示之微細線條係意謂在保護層下方之微細金屬線路。圖14B係顯示明白圖12B電路圖之橫截面圖。於圖12B中，外部電源電壓Vdd係在節點Ep上輸入，且分配至Vdd節點，內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp，經過保護層5上方之厚且寬電源匯流排(metal bus)或平面(metal plane)81P，經過護層開孔511、512及514，及經過保護層5下方之電源微細線條金屬線路611、612及614。ESD電路44之電源節點Dp係被連接至厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81P，電源匯流排(metal bus)，經過微細線條金屬線路或匯流排(metal bus)649，及經過保護層5中之開孔549。厚且寬電源匯流排(metal bus)81P可被連接至內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp，其可包括反或閘、反及閘、及閘、或閘、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器、CMOS裝置、雙極性CMOS裝置、雙極電路、SRAM元件、DRAM元件、非揮發性記憶元件、快閃記憶元件、EPROM元件、ROM元件、磁性RAM(MRAM)或讀出放大器。於圖12B中所示在保護層5上方之上述電源匯流排(metal bus)81P可被連接至內部電路20或在前文所述四個具體實施例中具有電源電壓Vdd入口之其他電路之電源節點。在圖12B電路系統中之ESD電路44可為如圖12E中所示之逆偏壓二極體4333，具有陽極連接至接地，與陰極連接至厚且寬電源匯流排(metal bus)或平面(metal plane)81P。
於圖14B中，只有一個經構圖之電路層811，其包含一個部份充作前文所述之厚且寬金屬線路81P、電源匯流排(metal bus)或平面(metal plane)，在保護層5上方。經構圖之電路層811可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8112，該黏著/障壁層與晶種層係構成底層8111。
參考圖14B，關於形成經構圖電路層811之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在保護層5之矽-氮化物層上及在主要由鋁或銅所製成之接點墊片6490上，藉由保護層5中之多個開孔549、511、512及514外露。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8112可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8112下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8112下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
在形成經構圖電路層811之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層811上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9949可在聚合體層99中形成，使經構圖電路層811之接點墊片8110曝露。
參考圖14B，關於形成金屬凸塊於接點墊片8110上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在被開孔9949所曝露之接點墊片8110上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在0.5與10微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，接著電鍍具有厚度在60與200微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，於光阻層開孔中之經電鍍鎳層上。然後，可移除光阻層。接著，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。然後，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，金屬凸塊可被再流動而成形，例如球，供倒裝晶片組裝用。金屬凸塊可被連接至印刷電路板、陶瓷基板或另一個半導體晶片。
參考圖14B，關於形成另一個金屬凸塊種類於接點墊片8110上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在被開孔9949所曝露之接點墊片8110上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在6與25微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。金屬凸塊可藉由膠帶自動化黏結(TAB)製程被連接至可撓性基板，或經由各向異性導電性薄膜或糊劑(ACF或ACP)連接至玻璃基板。
或者，參考圖14B，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被開孔9949所曝露之接點墊片8110上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9949中之無電鍍覆鎳層上。然後，金導線可使用導線黏結製程被黏結至聚合體層99之開孔9949中之無電鍍覆金層上。
或者，參考圖14B，金導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9949所曝露之經構圖電路層811之金層、鉑層、鈀層或釕層上。
參考圖14D，在形成經構圖電路層811之前，聚合體層95可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在接點墊片6490上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔9549、9511、9512及9514可在聚合體層95中形成，使被保護層5中之開孔549、511、512及514所外露之多個接點墊片6490曝露。在形成聚合體層95之後，經構圖之電路層811可在聚合體層95上及在被開孔549、511、512及514所曝露之接點墊片6490上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層95上，及在被聚合體層95中之開孔9549、9511、9512及9514所曝露之接點墊片6490上。
圖12C除了圖12B中之電源Vdd連接以外，係顯示接地Vss連接。圖13C係顯示明白圖12C電路圖之俯視圖，且於圖13C中所示之粗線係意謂保護層上方之厚且寬金屬線路或匯流排(metal bus)，而於圖13C中所示之微細線條係意謂保護層下方之微細金屬線路。圖14C係顯示明白圖12C電路圖之橫截面圖。於圖12C中，外部接地Vss係在節點Eg上被輸入，且經過保護層5上方之厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)82、接地匯流排(metal bus)或平面(metal plane)，經過保護層5中之開孔521、522及524，及經過保護層5下方之微細線條金屬線路621、622及624，被提供至內部電路21、22、23及24之Vss節點Ts、Us、Vs及Ws。厚且寬接地匯流排(metal bus)或平面(metal plane)82係被連接至ESD電路44之Vss節點Dg，經過保護層5中之開孔549'，且經過保護層5下方之微細線條接地金屬匯流排(metal bus)649'。於圖12C中所示在保護層5上方之上述電源匯流排(metal bus)81P可被連接至內部電路20或在前文所述四個具體實施例中具有電源電壓Vdd入口之其他電路之電源節點。於圖12C中所示在保護層5上方之上述接地匯流排(metal bus)82可被連接至內部電路20或在前文所述四個具體實施例中具有接地電壓Vss入口之其他電路之接地節點。在圖12C電路系統中之ESD電路44可為如圖12E中所示之逆偏壓二極體4333，具有陽極連接至厚且寬接地匯流排(metal bus)或平面(metal plane)82，與陰極連接至厚且寬電源匯流排(metal bus)或平面(metal plane)81P。
參考圖14C，可以有多個經構圖之電路層821與812，包含前文所述接地匯流排(metal bus)或平面(metal plane)82與在接地匯流排(metal bus)或平面(metal plane)82上方之前文所述電源匯流排(metal bus)或平面(metal plane)81P，於保護層5上方。關於在保護層5上及在被開孔549'、521、522及524所曝露之接點墊片6490'上形成經構圖電路層821之製程，可被稱為關於圖14B中所示，在保護層5上及在被開孔549、511、512及514所曝露之接點墊片6490上形成經構圖電路層811之製程。經構圖之電路層821可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8212，該黏著/障壁層與晶種層係構成底層8211。經構圖之電路層812可含有黏著/障壁層、在黏著/障壁層上之晶種層及在晶種層上之電鍍金屬層8122，該黏著/障壁層與晶種層係構成底層8121。
參考圖14C，在形成經構圖電路層821之後，聚合體層98可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層821上及在保護層5之氮化物層上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9849'可在聚合體層98中形成，使經構圖電路層821之接點墊片曝露。
參考圖14C，關於形成經構圖電路層812之製程，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層98上及在藉由聚合體層98中之開孔9849'所曝露之經構圖電路層821之接點墊片上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上，或藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬層8122可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，接著，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，藉由電鍍具有厚度在2與30微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，然後，電鍍具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層，於光阻層開孔中之經電鍍鎳層上，或藉由電鍍具有厚度在2與30微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬層8122下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬層8122下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。
於形成經構圖電路層812之後，聚合體層99可藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在經構圖之電路層812上及在聚合體層98上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，然後，使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，開孔9949'可在聚合體層99中形成，使經構圖電路層812之接點墊片8120曝露。
參考圖14C，關於形成金屬凸塊在接點墊片8120上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，濺射具有厚度在1000與6000埃間之含鉻層，譬如鉻層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在被開孔9949'所曝露之接點墊片8120上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之銅層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在0.5與10微米間之銅層，於充作晶種層而被光阻層中之開孔所曝露之銅層上，電鍍具有厚度在0.5與10微米間之鎳層，於光阻層開孔中之經電鍍銅層上，接著，電鍍具有厚度在60與200微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，於光阻層開孔中之經電鍍鎳層上。然後，可移除光阻層。接著，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。然後，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，金屬凸塊可被再流動而成形，例如球。金屬凸塊可被連接至印刷電路板、陶瓷基板或另一個半導體晶片。
參考圖14C，關於形成另一個金屬凸塊種類在接點墊片8120上，黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在1000與6000埃間之含鈦層，譬如鈦層或鈦-鎢-合金層，或濺射具有厚度在1000與6000埃間之含鉭層，譬如鉭層或鉭-氮化物層，在聚合體層99上及在被開孔9949'所曝露之接點墊片8120上。然後，晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在200與3000埃間之金層，於任何前文所述材料之黏著/障壁層上。接著，光阻層可在晶種層上形成，於光阻層中之多個開孔係使晶種層曝露。然後，金屬凸塊可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在6與25微米間之金層，於充作晶種層而被光阻層中之開孔所曝露之金層上。接著，可移除光阻層。然後，不在金屬凸塊下方之晶種層係使用濕蝕刻製程或使用乾蝕刻製程移除。接著，不在金屬凸塊下方之黏著/障壁層係使用濕蝕刻製程或使用乾蝕刻製程移除。金屬凸塊可藉由膠帶自動化黏結(TAB)製程被連接至可撓性基板，或經由各向異性導電性薄膜或糊劑(ACF或ACP)連接至玻璃基板。
或者，參考圖14C，具有厚度在0.05與2微米間之鎳層可經無電鍍覆在被層聚合體層99中之開孔9949'所曝露之接點墊片8120上，且具有厚度在0.05與2微米間之金層、鉑層、鈀層或釕層可經無電鍍覆在聚合體層99之開孔9949'中之無電鍍覆鎳層上。然後，金導線可使用導線黏結製程被黏結至聚合體層99之開孔9949'中之無電鍍覆金層上。
或者，參考圖14C，金導線可使用導線黏結製程被黏結至藉由聚合體層99中之開孔9949'所曝露之經構圖電路層812之金層、鉑層、鈀層或釕層上。
或者，在形成經構圖電路層821之前，聚合體層可視情況藉由一或多種適當製程形成，例如藉由將負型光敏性聚醯亞胺層，譬如酯類型，旋轉塗覆在保護層5之氮化物層上及在接點墊片6490'上，使經旋轉塗覆之光敏性聚醯亞胺層曝光，使已經曝光之聚醯亞胺層顯像，接著，使已顯像之聚醯亞胺層，在265與285℃間之溫度下，於氮或不含氧之環境中熟化，歷經30與240分鐘間之時間。因此，多個開孔可在聚合體層中形成，使被保護層5中之開孔549'、521、522及524所外露之多個接點墊片6490'曝露。於形成聚合體層之後，經構圖之電路層821可在聚合體層上，及在被開孔549'、521、522及524所曝露之接點墊片6490'上形成。任何前文所述材料之黏著/障壁層可被濺射在聚合體層上，及在被聚合體層中之開孔所曝露之接點墊片6490'上。
或者，前文所述之電源匯流排 (metal bus)或平面(metal plane)81P與前文所述之接地匯流排(metal bus)或平面(metal plane)82可被連接至兩個ESD電路44與45，如圖12D中所示。前文所述之電源匯流排(metal bus)或平面(metal plane)81P可將內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp與ESD電路44和45之電源節點Dp和Dp'連接。前文所述之接地匯流排(metal bus)或平面(metal plane)82可將內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws與ESD電路44和45之接地節點Dg和Dg'連接。於圖12D中所示在保護層5上方之上述電源匯流排(metal bus)81P可被連接至內部電路20或在前文所述四個具體實施例中具有電源電壓Vdd入口之其他電路之電源節點。於圖12D中所示在保護層5上方之上述接地匯流排(metal bus)82可被連接至內部電路20或在前文所述四個具體實施例中具有接地電壓Vss入口之其他電路之接地節點。於圖12D電路系統中之各ESD電路44與45可為如圖12E中所示之逆偏壓二極體4333，具有陽極連接至厚且寬接地匯流排(metal bus)或平面(metal plane)82與陰極連接至厚且寬電源匯流排(metal bus)或平面(metal plane)81P。
參考圖12B-12D、13B、13C及14B-14D，自頂部透視圖之保護層5中之開孔511、512、514、521、522、524、549及549'之形狀可為圓形、方形、矩形或多邊形。若開孔511、512、514、521、522、524、549及549'為圓形，則開孔511、512、514、521、522、524、549及549'可具有直徑在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔511、512、514、521、522、524、549及549'為方形，則開孔511、512、514、521、522、524、549及549'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。若開孔511、512、514、521、522、524、549及549'為矩形，則開孔511、512、514、521、522、524、549及549'可具有寬度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間，且長度在1微米與1公分之間。若開孔511、512、514、521、522、524、549及549'為具有超過五個側面之多邊形，則開孔511、512、514、521、522、524、549及549'具有最大對角線長度在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。或者，開孔511、512、514、521、522、524、549及549'具有最大橫向尺寸在0.1與200微米之間，在1與100微米之間，或較佳係在0.1與30微米之間。在圖14D中所示之情況中，開孔511、512、514及549具有寬度在0.1與30微米之間，其中在聚合體層95中之開孔9511、9512、9514及9549之下方部份具有寬度在20與100微米之間。在聚合體層95中之開孔9511、9512及9514具有下方部份，其具有寬度或橫向尺寸大於保護層5中個別與開孔9511、9512及9514對準之開孔511、512及514者。在聚合體層95中之開孔9511、9512及9514係進一步使接近開孔511、512及514之保護層5曝露。聚合體層95係覆蓋被保護層5中之開孔549所曝露之接點墊片之外圍區域，但聚合體層95中之開孔9549係使被保護層5中之開孔549所外露之接點墊片之中心區域曝露。在保護層5中之開孔549之寬度或橫向尺寸係大於開孔9549者。
在圖12B-12D中，虛線5表示保護層，粗線路表示在保護層5上所形成之上方護層體系102之線路，而微細線路表示在保護層5下所形成之線路。在圖13B與13C中，粗線路表示在保護層5上所形成之上方護層體系102之線路，而微細線路表示在保護層5下所形成之線路。於圖14B中所示之上方護層體系102包括聚合體層99與藉由經構圖之電路層811所提供之金屬線路81P，且在聚合體層99中之開孔9949係在金屬線路81P之接觸點8110之上，並使其外露。於圖14C中所示之上方護層體系102包括聚合體層98與99、藉由經構圖之電路層812所提供之金屬線路81P及藉由經構圖之電路層821所提供之金屬線路82，且在聚合體層98中之開孔9849'係在金屬線路82之上，及在聚合體層99中之開孔9949'係在經構圖電路層812之接觸點8120之上，並使其外露。於圖14D中所示之上方護層體系102包括聚合體層95與99及藉由經構圖之電路層811所提供之金屬線路81P，且開孔9549、9511、9512及9514係在聚合體層95中，及在聚合體層99中之開孔9949係在金屬線路81P之接觸點8110之上，並使其外露。
上方護層體系之形成
在此揭示內容之列舉具體實施例中，上方護層體系之主要特徵為厚金屬層，各具有厚度大於1微米，譬如在2與200微米之間，且較佳在2與30微米之間，與厚介電層，各具有厚度大於2微米，譬如在2與300微米之間，且較佳在2與30微米之間。
圖15C-15H顯示壓花製程，以在保護層5上及在聚合體層95上製造經構圖之電路層801，其可被應用於此揭示內容中之所有具體實施例。圖15I-15J顯示壓花製程，以在經構圖之電路層801上及在聚合體層98上製造經構圖之電路層802，其可被應用於此揭示內容中之所有具體實施例。圖15C-15G與圖16A-16K顯示雙壓花製程，以在保護層5上製造一或多個經構圖之電路層801與802，其可被應用於此揭示內容中之所有具體實施例。聚合體層95可被提供於經構圖之電路層801下及在保護層5上。聚合體層98可被提供於經構圖之電路層801與802之間及在保護層5上。聚合體層19可被提供於經構圖之電路層802上及在保護層5上。圖15A-15M與圖16A-16M係以第三個具體實施例中圖10E之結構為基礎，且作為實例使用，以說明關於形成在此揭示內容中之所有具體實施例之上方護層體系之方法。換言之，所述之方法與下文段落中所指定之規格可在此揭示內容中被應用至所有金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'及85，以及所有金屬層811、821、831、812及832。
圖15A係顯示關於上方護層製程之起始材料。在頂部後護層技術之上方護層體系係在晶圓10上形成之後，上方護層製程係在晶圓10上開始，最後被切成晶片。
半導體晶圓10包含一些構件，如下述：參考數目1表示基板，通常為矽基板，具有厚度在600與1000微米之間，在50微米與1毫米之間，或在75與250微米之間。矽基板可為內因性、p-型或n-型矽基板。關於高性能晶片，可使用SiGe或絕緣體外延矽(SOI)基板。SiGe基板包含磊晶層在矽基板表面上。SOI基板包含絕緣層(舉例之氧化矽)在矽基板上，與在絕緣層上所形成之Si或SiGe磊晶層。
參考數目2表示裝置層，通常為半導體裝置，在基板1中及/或於其上。半導體裝置包含MOS電晶體2'，n-MOS或p-MOS電晶體。MOS電晶體包含一個閘(通常為多晶矽、多矽化鎢、矽化鎢、矽化鈦、矽化鈷或自動對準矽化物閘)、源極及汲極。其他裝置為雙極電晶體、DMOS(擴散MOS)、LDMOS(側向擴散MOS)、CCD(電荷耦合裝置)、CMOS感測器、光敏感性二極體、電阻器(藉由在矽基板中之多晶矽層或擴散區域形成)。此等裝置係形成各種電路，譬如CMOS電路、NMOS電路、PMOS電路、BiCMOS電路、CMOS感測器電路、DMOS電源電路或LDMOS電路。該層係包含內部電路20(包括21、22、23及24)在所有具體實施例中；電壓調節器或轉換器電路41在第一個具體實施例中；晶片外電路40(包括42與43)在第三個具體實施例中，及ESD電路44在第四個具體實施例中。
參考數目6表示微細線條體系，包含微細線條金屬層60與在微細線條介電層30之通孔30'中之微細線條通孔柱塞60'。在此揭示內容之所有具體實施例中，微細線條體系6包括微細線條金屬線路：(1)第一個具體實施例之611、612、614、619、619'、621、622、624及629；(2)第二個具體實施例之631、632及634；(3)第三個具體實施例之631、632、634、639、639'、6391、6391'、6311、6321及6341；(4)第四個具體實施例之611、612、614、649、621、622、624及649'。微細線條金屬層60可為鋁或銅層，或更特別是經濺射之鋁層或鑲嵌銅層。微細線條金屬層60可為(1)所有微細線條金屬層為鋁層，(2)所有微細線條金屬層為銅層，(3)底層為鋁層，而頂層為銅層，或(4)底層為銅層，而頂層為鋁層。微細線條金屬層60可具有厚度在0.05與2微米之間，且較佳在0.2與1微米之間，其中線條或線路之水平設計規則(寬度)小於1微米，譬如在0.05與0.95微米之間，或大於20奈米，譬如在20奈米與15微米之間，且較佳在20奈米與2微米之間。鋁層通常係藉由一或多種適當製程形成，例如藉由物理蒸氣沉積(PVD)方法，譬如濺射方法，然後藉由使具有厚度在0.1與4微米且較佳為0.3與2微米間之光阻層沉積，接著為濕或乾蝕刻，舉例為乾電漿蝕刻(通常含有氟電漿)而經構圖。作為一種選擇，黏著/障壁(Ti、TiW、TiN或上述金屬之複合材料層)可在鋁層下方被加入，及/或抗反射層(TiN)亦可在鋁層上方被加入。通孔30'係視情況充填經被覆之CVD鎢沉積，接著為鎢金屬層之化學機械拋光(CMP)，以形成通孔柱塞60'。銅層通常係藉由一或多種適當製程形成，例如藉由鑲嵌製程，包括電鍍製程，如下述：(1)使銅擴散障壁層(譬如厚度在0.05與0.25微米間之氧氮化物或氮化物層)沉積；(2)藉由PECVD、旋轉塗覆及/或高密度電漿(HDP)CVD方法，使厚度在0.1與2.5微米之間，舉例在0.3與1.5微米間之介電層30沉積；(3)藉由使具有厚度在0.1與4微米之間，且較佳在0.3與2微米間之光阻層沉積，而將介電層30構圖，然後使光阻層曝光及顯像，以形成開孔及/或壕溝，接著，剝離光阻層；(4)藉由濺射及/或CVD方法使黏著/障壁層與電鍍晶種層沉積。黏著/障壁層包括Ta、TaN、TiN、Ti或TiW，或藉由一或多種適當製程，例如經由上述材料所形成之複合材料層。在黏著/障壁層上所形成之電鍍晶種層係通常為銅層，其係藉由一或多種適當製程形成，例如藉由濺射Cu或CVD銅或CVDCu，接著為濺射之Cu；(5)將電鍍晶種層上之銅層電鍍至厚度小於1微米，譬如在0.05與1微米之間，且較佳在0.2與1微米之間；(6)將不在介電層30之開孔或壕溝中之經電鍍銅層、經電鍍晶種層及黏著/障壁層移除，其方式是將晶圓拋光(舉例為化學機械拋光，CMP)，直到黏著/障壁層下方之介電層外露為止。在CMP之後，只有開孔或壕溝中之金屬留下；而留下之金屬係作為金屬導體(線條、線路及/或平面(metal plane))或連接兩個相鄰金屬層60之通孔柱塞60'使用。作為另一種替代方式，雙鑲嵌製程係同時與一種電鍍製程、一種CMP製程一起使用，以形成金屬通孔柱塞與金屬線路、線條或平面(metal plane)。兩種光微影術製程與兩種介電沉積製程係在雙鑲嵌製程中被應用。雙鑲嵌製程係加入使介電材料之另一層沉積及構圖之更多處理步驟，該介電材料係在將介電層構圖之步驟(3)與使上文單鑲嵌製程中之金屬層沉積之步驟(4)之間。介電層30係藉由一或多種適當製程形成，例如藉由CVD(化學蒸氣沉積)、PECVD(電漿加強CVD)、高密度電漿(HDP)CVD或旋塗方法。介電層30之材料包括以下材料之層，氧化矽、氮化矽、氧氮化矽、PECVD TEOS、旋轉塗覆玻璃(SOG，矽酸鹽為基礎或矽氧烷為基礎)、氟化矽酸鹽玻璃(FSG)，或低-K介電材料，譬如黑色金剛石(藉由Applied Materials公司之機器產生)或ULK CORAL(藉由Novellus公司之機器產生)或(IBM公司)之SiLK低k介電材料。PECVD氧化矽或PECVD TEOS或HDP氧化物具有介電常數K在3.5與4.5之間；PECVD FSG或HDP FSG具有K值在3.0與3.5之間，而低K介電材料具有K值在1.5與3.0之間。低K介電材料，譬如黑色金剛石，係為多孔性，且除了矽與氧以外，係包含氫與碳，其化學式為Hw Cx Siy Oz 。微細線條介電層30通常係包含無機材料。介電層30可具有厚度在0.05與2微米之間。在介電層30中之通孔30'係藉由一或多種適當製程形成，例如藉由具有光阻構圖之濕及/或乾蝕刻，舉例為乾蝕刻。乾蝕刻物種係包含氟電漿。
參考數目5表示保護層。保護層5係在此揭示內容中扮演一項極重要角色。保護層5為絕緣保護層，其係在組裝與封裝期間，防止機械與化學傷害。除了防止機械刮傷以外，其係防止可移動離子，譬如鈉，與過渡金屬(譬如金或銅)之穿透至其下方之IC裝置中。其亦保護其下方之裝置與互連(金屬與介電材料)免於水份穿透或其他包容。保護層5可藉由一或多種適當製程形成，例如藉由化學蒸氣沉積(CVD)方法，且典型上具有厚度大於0.2微米，譬如在0.3與1.5微米之間，或在0.4與0.8微米之間。
保護層5可由一或多個無機層所構成。例如，保護層5可為以下之複合材料層，氧化物層，譬如矽-氧化物層或矽-氧基碳化物(SiOC)層，具有厚度小於1.5微米，譬如在0.1與1微米之間，且較佳在0.3與0.7微米之間，與氮化物層，譬如矽-氮化物層、矽-氧氮化物層或矽-碳-氮化物(SiCN)層，具有厚度小於1.5微米，譬如在0.25與1.2微米之間，且較佳在0.35與1微米之間，在該氧化物層上。或者，保護層5可為氮化矽、氧氮化矽或矽碳氮化物(SiCN)之單層，具有厚度小於1.5微米，譬如在0.2與1.5微米之間，且較佳在0.3與1微米之間。在舉例之情況中，保護層5包括半導體晶圓10之最頂部無機層，且半導體晶圓10之最頂部無機層可為矽-氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，或矽-氧化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間。或者，保護層5可為以下之複合材料層，氧氮化物層，具有厚度小於1微米，譬如在0.05與0.35微米之間，且較佳在0.1與0.2微米之間，第一個氧化物層，具有厚度小於1.2微米，譬如在0.2與1.2微米之間，且較佳在0.3與0.6微米之間，在該氧氮化物層上，氮化物層，譬如矽-氮化物層，具有厚度小於1.2微米，譬如在0.2與1.2微米之間，且較佳在0.3與0.5微米之間，在該第一個氧化物層上，及第二個氧化物層，具有厚度小於1.2微米，譬如在0.2與1.2微米之間，且較佳在0.3與0.6微米之間，在該氮化物層上。第一個與第二個氧化物層可為PECVD氧化矽、PETEOS氧化物或高密度電漿(HDP)氧化物。
關於基板1、裝置層2、微細線條金屬體系6、介電層30及保護層5之上述說明與規格可被應用於此揭示內容中之所有具體實施例。
開孔50係藉由蝕刻製程，譬如濕蝕刻製程或乾蝕刻製程，在保護層5中形成。開孔50之規格及形成彼等之製程可在此揭示內容中被應用於開孔511、512、514、519、519'、521、522、524、529、531、532、534、534'、531'、532'、539、539'、549、549'、559及559'。開孔50之寬度可大於0.1微米，譬如在0.1與200微米之間，在1與100微米之間，在0.5與30微米之間，或在5與30微米之間。自俯視圖之開孔50之形狀可為圓形，且圓形開孔50之直徑可大於0.1微米，譬如在0.1與30微米之間，或在30與200微米之間。或者，自俯視圖之開孔50之形狀可為方形，且方形開孔50之寬度可大於0.1微米，譬如在0.1與30微米之間，或在30與200微米之間。或者，自俯視圖之開孔50之形狀可為多邊形，譬如六角形或八角形，且多邊形開孔50可具有寬度大於0.1微米，譬如在0.1與30微米之間，或在30與200微米之間。或者，自俯視圖之開孔50之形狀可為矩形，且矩形開孔50可具有較短寬度大於0.1微米，譬如在0.1與30微米之間，或在30與200微米之間。在保護層5中關於內部電路20(包括21、22、23及24)之開孔531、532、534、531'、532'、534'、511、512及514之寬度可大於0.1微米，譬如在0.1與100微米之間，且較佳在0.1與30微米之間。關於電壓調節器或轉換器電路41之開孔519、519'及529，關於晶片外緩衝器42與晶片外ESD電路43之開孔539與539'，及關於ESD電路44之開孔549、549'、559及559'，可具有寬度大於開孔531、532、534、511、512及514者，在1與150微米間之範圍內，且較佳在5與100微米之間。或者，關於電壓調節器或轉換器電路41之開孔519、519'及529，關於晶片外緩衝器42與晶片外ESD電路43之開孔539與539'，及關於ESD電路44之開孔549、549'、559及559'，可具有寬度大於開孔531、532及534者，在0.1與30微米間之範圍內。於保護層5中之開孔50係在微細線條金屬層60之多個金屬墊片或線路600之多個區域上，並使彼等外露，且金屬墊片或線路600之區域係在開孔50之底部。金屬墊片或線路600可包括鋁或電鍍銅。
晶圓10可使用不同世代之IC製程技術製造，譬如1微米、0.8微米、0.6微米、0.5微米、0.35微米、0.25微米、0.18微米、0.25微米、0.13微米、90奈米、65奈米、45奈米、35奈米或25奈米技術，藉由MOS電晶體2'之閘長度或有效通道長度界定。晶圓10可使用光微影術製程處理。光微影術製程可包括將光阻層塗覆、曝光及顯像。用以處理晶圓10之光阻層具有厚度在0.1與4微米之間。步進器或掃描器，例如5X步進器或掃描器，可用以使光阻層曝光。5X係意謂當光束從光罩投射至晶圓上時，在光罩(通常製自石英)上之尺寸係在該晶圓上被降低，且在光罩上之一個表面特徵之尺寸係為在晶圓上尺寸之5倍。掃描器係被用於先進世代之IC製程技術中，且通常具有4X尺寸減少，以改良解析度。步進器或掃描器中所使用光束之波長可為436奈米(g-線)、365奈米(i-線)、248奈米(遠紫外線DUV)、193奈米(DUV)或157奈米(DUV)或13.5奈米(極端UV、EUV)。亦使用高折射率浸漬光微影術，以達成晶圓10中之微細線條特徵。
晶圓10較佳係在具有類別10或較佳(例如類別1)之無塵室中被處理。類別10無塵室係允許每立方呎粒子之最高數目：1大於1微米，10大於0.5微米，30大於0.3微米，75大於0.2微米，350大於0.1微米，而類別1無塵室係允許每立方呎粒子之最高數目：1大於0.5微米，3大於0.3微米，7大於0.2微米，35大於0.1微米。
當銅係作為微細線條金屬層60使用，且被保護層5中之開孔50曝露時，較佳係使用金屬罩蓋66，包括661、662、664、669及669'，以保護經曝露之銅墊片或線路免於腐蝕，如圖15B中所示。具有厚度在0.4與3微米間之金屬罩蓋66係包括含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)、金層、Ti層、TiW層、Ta層、TaN層或Ni層。若金屬罩蓋66為含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)，則具有厚度在0.01與0.7微米間之障壁層係在鋁罩蓋66與銅墊片或線路之間形成，且障壁層包括Ti、TiW、TiN、Ta、TaN、Cr或Ni。例如，具有厚度在0.01與0.7微米間之障壁層可在被開孔50所曝露之銅墊片或線路上形成，且具有厚度在0.4與3微米間之含鋁層係在障壁層上形成，及障壁層可製自鈦、鈦-鎢合金、氮化鈦、鉭、氮化鉭、鉻或耐火金屬之合金，且含鋁層可為鋁層、鋁-銅合金層或Al-Si(u合金層。具有金屬罩蓋66之晶圓或晶片可在本揭示內容之所有具體實施例中作為選項使用。
圖15C-15K係顯示在圖15A或圖15B中所示之晶圓10上，製造上方護層體系102之處理步驟。使用圖15C-15K中所示之處理步驟，以形成圖10E中所示之結構，例如具有兩層上方護層金屬，及具有完整設計構造，以將內部電路20與晶片外電路40互相連接。此實例係顯示兩個上方保護金屬層，而在保護層5上之一個金屬層、三個金屬層、四個金屬層或更多個金屬層可使用圖15C-15K中所述之相同或類似方法與相同或類似規格而形成。換言之，下文說明與規格係應用於本揭示內容中之所有具體實施例。
參考圖15K，上方護層體系102可於圖15A或圖15B中所述之晶圓10上形成。上方護層體系102包括上方護層金屬80與上方護層聚合體或絕緣體90。上方護層金屬80係包含一個、兩個、三個、四個或更多個金屬層。在包含兩個金屬層之實例中，上方護層金屬80係包括第一個金屬層801與第二個金屬層802。金屬層801之規格及形成彼等之製程可在本揭示內容中被應用於金屬層811、821及831，而金屬層802之規格及形成彼等之製程可在本揭示內容中被應用於金屬層812與832。
上方保護金屬層80中所使用之金屬係主要為銅、金、銀、鈀、銠、鉑、釕及鎳。在上方護層金屬體系80中之金屬線、線路或平面(metal plane)通常係包含金屬之複合材料層，在堆疊中。於圖15K中之橫截面係顯示兩個複合材料層8001與8002，於各上方保護金屬層80中，其可個別被應用為經構圖電路層811之兩個複合材料層8111與8112，個別為經構圖電路層821之兩個複合材料層8211與8212，個別為經構圖電路層812之兩個複合材料層8121與8122，個別為經構圖電路層831之兩個複合材料層8311與8312，及個別為經構圖電路層832之兩個複合材料層8321與8322。
各上方保護金屬層80之底層為黏著/障壁/晶種層8001(包括8011與8021)，其包含黏著/障壁層(未示出)與在黏著/障壁層上之晶種層(未示出)。黏著/障壁/晶種層8001(包括8011與8021)之規格及形成彼等之製程可被應用於黏著/障壁/晶種層8111、8121、8211、8311及8321。各上方保護金屬層80之頂層為整體金屬層8002，包括8012與8022。整體金屬層8002(包括8012與8022)之規格及形成彼等之製程可被應用於整體金屬層8112、8122、8212、8312及8322。
在黏著/障壁/晶種層8001底部之黏著/障壁層之材料可為Ti(鈦)、W、Co、Ni、TiN(氮化鈦)、TiW(鈦-鎢合金)、V、Cr(鉻)、Cu、CrCu、Ta(鉭)、TaN(氮化鉭)或上述材料之合金或複合材料層。黏著/障壁層可藉由一或多種適當製程形成，例如藉由電鍍、無電鍍覆、化學蒸氣沉積(CVD)或PVD(譬如濺射或蒸發)，舉例為藉由PVD(物理蒸氣沉積)沉積，譬如金屬濺射製程。黏著/障壁層之厚度係小於1微米，譬如在0.02與0.8微米之間，且較佳在0.05與0.5微米之間。
例如，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在聚合體層95上及在主要由鋁所製成之墊片上，藉由聚合體層95中之開孔950曝露。
例如，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在聚合體層95上及在主要由銅所製成之墊片上，藉由聚合體層95中之開孔950曝露。
例如，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。或者，於黏著/障壁/晶種層8011底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在聚合體層95上及在銅墊片上之金屬罩蓋66之含鋁層(譬如鋁層、鋁-銅合金層或Al-Si-Cu合金層)上，藉由聚合體層95中之開孔950曝露。
例如，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之金層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之金層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之金層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之金層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之金層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在聚合體層98上，及在被聚合體98層中之開孔980所曝露之傳導整體層8012之金層上。
例如，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在聚合體層98上，及在被聚合體層98中之多個開孔980所曝露之傳導整體層8012之銅層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之銅層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之銅層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之銅層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之銅層上。或者，於黏著/障壁/晶種層8021底部上之黏著/障壁層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在聚合體層98上，及在被聚合體層98中之開孔980所曝露之傳導整體層8012之銅層上。
供後續電鍍製程用之黏著/障壁/晶種層8001頂部上之晶種層，通常係藉由一或多種適當製程形成，例如藉由電鍍、無電、CVD或PVD(譬如濺射)，舉例為藉由PVD之沉積，譬如金屬濺射製程。用於晶種層之材料，通常製自與後續電鍍製程中所形成之傳導整體金屬相同之金屬材料，可為Au、Cu、Ag、Ni、Pd、Rh、Pt或Ru。晶種層之材料會隨著在晶種層上所形成電鍍金屬層之材料而改變。當金層係被電鍍在晶種層上時，對於晶種層而言，金為較佳材料。當銅層係被電鍍在晶種層上時，對於晶種層而言，銅為較佳材料。電鍍晶種層之厚度係在0.05與1.2微米之間，舉例在0.05與0.8微米之間。
例如，當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鈦層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鈦-鎢-合金層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鈦-氮化物層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鉻層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鉭-氮化物層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之金層，在該鉭層上。
例如，當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鈦層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-鎢-合金層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鈦-鎢-合金層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鈦-氮化物層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鈦-氮化物層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉻層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鉻層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭-氮化物層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鉭-氮化物層上。當於黏著/障壁/晶種層8001底部上之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米間之鉭層，在黏著/障壁/晶種層8001頂部上之晶種層可藉由一或多種適當製程形成，例如藉由濺射具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米間之銅層，在該鉭層上。
傳導整體層8002係針對低電阻傳導而形成，通常藉由一或多種適當製程形成，例如藉由電鍍，具有厚度在2與100微米之間，舉例為在3與20微米之間。藉由一或多種適當製程，例如藉由一種包括電鍍製程或無電鍍覆製程之製程所形成之傳導整體層8002之金屬材料，係包括Au、Cu、Ag、Ni、Pd、Rh、Pt或Ru。
例如，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與100微米之間，且較佳在3與20微米間之金層，在由金所製成之晶種層上，於黏著/障壁/晶種層8001頂部上。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在2與100微米之間，且較佳在3與20微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在1.5與90微米之間，且較佳在2.5與10微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上，然後，電鍍具有厚度在0.5與10微米間之金層，在銅層上，且銅層與金層之厚度係在2與100微米之間，及較佳在3與20微米之間。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在3與20微米之間，且較佳在3與15微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上，接著電鍍具有厚度在0.5與5微米之間，且較佳在1與3微米間之鎳層，在銅層上，然後，電鍍具有厚度在0.03與0.5微米之間，且較佳在0.05與0.1微米間之金層，於鎳層上。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在3與20微米之間，且較佳在3與15微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上，接著，電鍍具有厚度在0.5與5微米之間，且較佳在1與3微米間之鎳層，在銅層上，然後，無電鍍覆具有厚度在0.03與0.5微米之間，且較佳在0.05與0.1微米間之金層，於鎳層上。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在3與20微米之間，且較佳在3與15微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上，接著電鍍具有厚度在0.5與5微米之間，且較佳在1與3微米間之鎳層，在銅層上，然後，電鍍具有厚度在0.03與0.5微米之間，且較佳在0.05與0.1微米間之鈀層，於鎳層上。或者，傳導整體層8002可藉由一或多種適當製程形成，例如藉由電鍍具有厚度在3與20微米之間，且較佳在3與15微米間之銅層，在由銅所製成之晶種層上，於黏著/障壁/晶種層8001頂部上，接著，電鍍具有厚度在0.5與5微米之間，且較佳在1與3微米間之鎳層，在銅層上，然後，無電鍍覆具有厚度在0.03與0.5微米之間，且較佳在0.05與0.1微米間之鈀層，於鎳層上。
作為一種選擇，係加入供保護或擴散障壁目的用之罩蓋/障壁金屬層(未示出)。罩蓋/障壁層可藉由一或多種適當製程形成，例如藉由電鍍、無電鍍覆、CVD或PVD濺射之金屬，舉例為藉由電鍍沉積。罩蓋/障壁層之厚度係具有在0.05與5微米，舉例為0.5與3微米間之範圍。罩蓋/障壁層可為Ni、Co或V層。作為另一種選擇，為在傳導整體金屬層8002與罩蓋/障壁層(未示出)上之組裝-接觸層(未示出)，供組裝或封裝目的，尤其是供上方護層金屬80之最頂部金屬層用(在具有兩個相鄰金屬層間之聚合體介電材料之一或多個金屬層中)。
在最頂部聚合體層99中之開孔990(包括9919與9929在第一個具體實施例中，9939與9939'在第三個具體實施例中，9949與9949'在第四個具體實施例中)係使最頂部上方保護金屬層之接觸點8000(包括接觸點8110與8120在第一個具體實施例中，接觸點8310與8320在第三個具體實施例中，及接觸點8110與8120在第四個具體實施例中)曝露。組裝-接觸金屬層係為可導線黏結及/或軟焊料可潤濕，用於導線黏結、金連接、焊料球裝載及/或焊料連接。組裝-接觸金屬層可為Au、Ag、Pt、Pd、Rh或Ru。接合至被聚合體開孔900所曝露之組裝-接觸金屬層者可為黏結導線、焊料球(焊料球裝載)、金屬球(金屬球裝載)、在另一個基板或晶片上之金屬凸塊、在另一個基板或晶片上之金凸塊、在另一個基板或晶片上之金屬支柱、在另一個基板或晶片上之銅支柱。
上方護層金屬線、線路或平面(metal plane)，作為一些實例，可為下列堆疊之一，從底部至頂部：(1)TiW/經濺射之晶種Au/經電鍍之Au，(2)Ti/經濺射之晶種Au/經電鍍之Au，(3)Ta/經濺射之晶種Au/經電鍍之Au，(4)Cr/經濺射之晶種Cu/經電鍍之Cu，(5)TiW/經濺射之晶種Cu/經電鍍之Cu，(6)Ta/經濺射之晶種Cu/經電鍍之Cu，(7)Ti/經濺射之晶種Cu/經電鍍之Cu，(8)Cr、TiW、Ti或Ta/經濺射之晶種Cu/經電鍍之Cu/經電鍍之Ni，(9)Cr、TiW、Ti或Ta/經濺射之晶種Cu/經電鍍之Cu/經電鍍之Ni/經電鍍之Au、Ag、Pt、Pd、Rh或Ru，(10)Cr、TiW、Ti或Ta/經濺射之晶種Cu/經電鍍之Cu/經電鍍之Ni/無電Au、Ag、Pt、Pd、Rh或Ru。各上方保護金屬層80具有厚度在2與150微米之間，舉例在3與20微米之間，具有上方護層金屬線或線路之水平設計規則(寬度)在1與200微米，舉例為2與50微米之間。上方護層金屬平面，特別是關於電源或接地面，亦舉例為具有寬度大於200微米。在兩個相鄰金屬線、線路及/或平面(metal plane)間之最小間隙係在1與500微米，舉例為2與150微米之間。
在本揭示內容之一些應用中，金屬線、線路或平面(metal plane)可僅包含經濺射之鋁，具有厚度在2與6微米之間，舉例在3與5微米之間，具有選用之黏著/障壁層(包括Ti、TiW、TiN、Ta或TaN層)在該鋁層下。
參考圖15L，作為一種選擇，接點結構89可在被開孔990所曝露之上方護層金屬體系80之接觸點8000上形成。接點結構89可為金屬凸塊、焊料凸塊、焊料球、金凸塊、銅凸塊、金屬墊片、焊接墊、金墊片、金屬支柱、軟焊料支柱、金支柱或銅支柱。接點結構89可包括金屬層891與89c。在金屬層89c下方之金屬層891係包括Au、Ti、TiW、TiN、Cr、Cu、CrCu、Ta、TaN、Ni、NiV、V或Co層，或上述材料之複合材料層。接點結構89(包括金屬層891與89c)之舉例堆疊，從底部至頂部係為(1) Ti/Au墊片(Au層厚1-10微米)，(2) TiW/Au墊片(Au層厚1-10微米)，(3) Ni/Au墊片(Ni層厚0.510微米，Au層厚0.210微米)，(4) Ti/Au凸塊(Au層厚7-40微米)，(5) TiW/Au凸塊(Au層厚7-40微米)，(6) Ni/Au凸塊(Ni層厚0.5-10微米，Au層厚740微米)，(7) Ti、TiW或Cr/Cu/Ni/Au墊片(銅層厚0.1-10微米，Au層厚0.2-10微米)，(8)Ti、TiW、Cr、CrCu或NiV/Cu/Ni/Au凸塊(銅層厚0.1-10微米，Au層厚7-40微米)，(9) Ti、TiW、Cr、CrCu或NiV/Cu/Ni/焊接墊(銅層厚0.1-10微米，焊料層厚0.2-30微米)，(10) Ti、TiW、Cr、CrCu或NiV/Cu/Ni/焊料凸塊或焊料球(銅層厚0.1-10微米，焊料層厚10-500微米)，(11) Ti、TiW、Cr、CrCu或NiV/Cu支柱(銅層厚10-300微米)，(11)Ti、TiW、Cr、CrCu或NiV/Cu支柱/Ni(銅層厚10-300微米)，(12) Ti、TiW、Cr、CrCu或NiV/Cu支柱/Ni/軟焊料(銅層厚10-300微米，焊料層厚1-20微米)，(13) Ti、TiW、Cr、CrCu或NiV/Cu支柱/Ni/軟焊料(銅層厚10-300微米，焊料層厚20-100微米)。組裝方法可為導線黏結、TAB黏結、玻璃上晶片(COG)、板上晶片(COB)、BGA基板上倒裝晶片、薄膜上晶片(COF)、晶片堆疊互連體上晶片、Si-基板堆疊互連體上晶片等。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射含鈦層，譬如鈦層或鈦-鎢-合金層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由金所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，於含鈦層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，接著，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在1與10微米間之金層，於被光阻層中之開孔所曝露之晶種層上，然後，使用具有醯胺之有機溶液，移除已顯像之光阻層，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自金層移除，然後，將不在金層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，接著，將不在金層下方之含鈦層以乾蝕刻方法或濕蝕刻方法移除。關於濕蝕刻方法，金之晶種層可以含碘溶液(譬如含有碘化鉀之溶液)蝕刻。當含鈦層為鈦層時，鈦層可以含有氟化氫之溶液濕蝕刻。當含鈦層為鈦-鎢-合金層時，鈦-鎢-合金層可以含有過氧化氫之溶液濕蝕刻。關於乾蝕刻方法，金之晶種層可以離子研磨製程或以Ar濺射蝕刻製程移除，而含鈦層可以含氯電漿蝕刻製程或以RIE製程蝕刻。因此，金屬層891可由含鈦層與在含鈦層上之由金所製成之晶種層形成，且金屬層89c可由在金屬層891之晶種層上之金形成。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射含鈦層，譬如鈦層或鈦-鎢-合金層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，於含鈦層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，接著，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在1與10微米之間，且較佳在1與5微米間之銅層，於被光阻層中之開孔所曝露之晶種層上，接著，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於開孔中之銅層上，然後，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，於開孔中之鎳層上，接著，使用具有醯胺之有機溶液，移除已顯像之光阻層，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，接著，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，然後，將不在銅層下方之含鈦層以乾蝕刻方法或濕蝕刻方法移除，接著，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻。當含鈦層為鈦層時，鈦層可以含有氟化氫之溶液濕蝕刻。當含鈦層為鈦-鎢-合金層時，鈦-鎢-合金層可以含有過氧化氫之溶液濕蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除，而含鈦層可以含氯電漿蝕刻製程或以RIE製程蝕刻。因此，金屬層891可由含鈦層與在含鈦層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之銅層、在銅層上之鎳層及在鎳層上之含錫層形成。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射鉻層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，在鉻層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，然後，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，然後，電鍍具有厚度在1與10微米之間，且較佳在1與5微米間之銅層，於被光阻層中之開孔所曝露之晶種層上，然後，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於開孔中之銅層上，接著，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，在開孔中之鎳層上，然後，使用具有醯胺之有機溶液，移除已顯像之光阻層，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，然後，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，接著，將不在銅層下方之鉻層以乾蝕刻方法或濕蝕刻方法移除，然後，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻，且鉻層可以含有鐵氰化鉀之溶液蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除。因此，金屬層891可由鉻層與在鉻層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之銅層、在銅層上之鎳層及在鎳層上之含錫層形成。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射含鉭層，譬如鉭層或鉭-氮化物層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，在含鉭層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，然後，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在1與10微米之間，且較佳在1與5微米間之銅層，於被光阻層中之開孔所曝露之晶種層上，然後，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於開孔中之銅層上，接著，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，在開孔中之鎳層上，然後，使用具有醯胺之有機溶液，移除已顯像之光阻層，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，然後，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，接著，將不在銅層下方之含鉭層以乾蝕刻方法或濕蝕刻方法移除，然後，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除。因此，金屬層891可由含鉭層與在含鉭層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之銅層、在銅層上之鎳層及在鎳層上之含錫層形成。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射含鈦層，譬如鈦層或鈦-鎢-合金層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，於含鈦層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，接著，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於被光阻層中之開孔所曝露之晶種層上，然後，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，在開孔中之鎳層上，接著，使用具有醯胺之有機溶液，移除已顯像之光阻層，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，接著，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，然後，將不在銅層下方之含鈦層以乾蝕刻方法或濕蝕刻方法移除，接著，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻。當含鈦層為鈦層時，鈦層可以含有氟化氫之溶液濕蝕刻。當含鈦層為鈦-鎢-合金層時，鈦-鎢-合金層可以含有過氧化氫之溶液蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除，而含鈦層可以含氯電漿蝕刻製程或以RIE製程蝕刻。因此，金屬層891可由含鈦層與在含鈦層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之鎳層與在鎳層上之含錫層形成。
例如，接點結構89，可藉由一或多種適當製程形成，例如藉由濺射鉻層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，在鉻層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，接著，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於被光阻層中之開孔所曝露之晶種層上，然後，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，在開孔中之鎳層上，接著，使用具有醯胺之有機溶液，移除已顯像之光阻層，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，接著，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，然後，將不在銅層下方之鉻層以乾蝕刻方法或濕蝕刻方法移除，接著，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻，且鉻層可以含有鐵氰化鉀之溶液蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除。因此，金屬層891可由鉻層與在鉻層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之鎳層與在鎳層上之含錫層形成。
例如，接點結構89可藉由一或多種適當製程形成，例如藉由濺射含鉭層，譬如鉭層或鉭-氮化物層，具有厚度在0.02與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層99上及在被開孔990所曝露之銅、鎳或金之接觸點8000上，然後，濺射由銅所製成之晶種層，具有厚度在0.05與1.2微米之間，且較佳在0.05與0.8微米之間，在含鉭層上，接著，將光阻層譬如正型光阻層旋轉塗覆在晶種層上，然後，使光阻層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光阻層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光阻層，接著，使經曝光之光阻層顯像，在已顯像之光阻層中之開孔，係使在接觸點8000上之晶種層曝露，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，接著，電鍍具有厚度在0.5與5微米之間，且較佳在0.5與1微米間之鎳層，於被光阻層中之開孔所曝露之晶種層上，接著，電鍍具有厚度在50與150微米之間，且較佳在80與130微米間之含錫層，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，在開孔中之鎳層上，然後，使用具有醯胺之有機溶液，移除已顯像之光阻層，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自含錫層移除，然後，將不在銅層下方之晶種層以乾蝕刻方法或濕蝕刻方法移除，接著，將不在銅層下方之含鉭層以乾蝕刻方法或濕蝕刻方法移除，然後，使含錫層再流動。關於濕蝕刻方法，銅之晶種層可以含有NH4 OH之溶液蝕刻。關於乾蝕刻方法，銅之晶種層可以Ar濺射蝕刻製程移除。因此，金屬層891可由含鉭層與在含鉭層上之由銅所製成之晶種層形成，且金屬層89c可由在晶種層上之鎳層與在鎳層上之含錫層形成。
上方護層體系8有另一個重要特徵：於上方保護金屬層80上、下或之間使用聚合體材料，作為介電或絕緣層90。參考圖15K，聚合體層90(在本揭示內容之所有具體實施例中包括95、98及99)之使用係提供製造比2微米厚之介電層之可能性。聚合體層90之厚度可在2與100微米之間，且較佳在3與30微米之間。於上方護層體系102中所使用之聚合體層90可為聚醯亞胺(PI)、苯并環丁烯(BCB)、彈性體(譬如聚矽氧)、聚對二甲苯、環氧基為基礎之材料(譬如由Sotec Microsystems,Renens,Switzerland所提供之光環氧SU-8)。印刷電路板工業中所使用之焊接罩材料可作為罩蓋層99(於所有上方保護金屬層80上之最頂部聚合體層)使用。光敏性聚醯亞胺可作為聚合體層90(在本揭示內容之所有具體實施例中包括95、98及99)使用。再者，聚合體層90(在此揭示內容之所有具體實施例中包括95、98及99)可為非離子性聚醯亞胺，譬如醚為基礎之聚醯亞胺，PIMELTM ，由Asahi Chemical,Japan所提供。銅並未經過非離子性聚醯亞胺擴散或穿透，因此，其係允許具有直接接觸在銅與聚醯亞胺之間。伴隨著非離子性聚醯亞胺，在上方護層金屬體系80中之銅線或線路或平面(metal plane)間之間距可為接近1微米，意即在兩個金屬線路或平面(metal plane)間之間距可大於1微米。再者，對於銅線條、線路或平面(metal plane)係不需要保護罩蓋，譬如鎳層，在銅層上。
現在參考圖15K，係形成在聚合體層90中之開孔900，以供在不同上方保護金屬層80間之互連，或供連接至其下方之微細線條金屬層60，或供連接至外部電路。聚合體開孔900(包括950、980及990)係包含(1)9919、9929、9829、9519、9519'、9511、9512及9514，在第一個具體實施例中；(2)9831、9834、9531、9532及9534，在第二個具體實施例中；(3)9939、9939'、9839、9831、9834、9539、9539'、9531、9532及9534，在第三個具體實施例中；及(4)9949、9949'、9849'、9511、9512、9514及9549，在第四個具體實施例中。聚合體層90之材料可為光敏感性或非光敏感性。關於光敏感性聚合體層90，聚合體開孔900係藉由光曝露與顯像而被界定與構圖。而關於非光敏感性聚合體層90，開孔900係以下述方式經界定，首先將光阻層塗覆在聚合體層上，使光阻層曝露及顯像，以在光阻層中產生開孔，將被光阻開孔所曝露之聚合體層濕或乾蝕刻，在聚合體層90中產生開孔900，然後，剝離光阻層。聚合體開孔900之寬度係在2與1,000微米之間，舉例在5與200微米之間。在一些設計中，可大規模地移除具有尺寸大於1,000微米之聚合體層90。開孔900係經設計成圓形、圓角之方形、矩形或多邊形。
聚合體層95係在保護層5與最底部上方保護金屬層801之間。經過聚合體層95中之開孔950，訊號(signal)、電源(Vdd或Vcc)及/或接地(Vss)係在微細線條金屬體系6與上方護層金屬體系80之間通過。關於形成聚合體層95中之開孔950之製程可被應用至關於以下之製程(1)形成圖3D中在聚合體層95中之開孔9519、9519'、9511、9512及9514；(2)形成圖7D中在聚合體層95中之開孔9531、9532及9534；(3)形成圖10D、10E、10G、10H及10I中在聚合體層95中之開孔9539、9539'、9531、9532及9534；或(4)形成圖14D中在聚合體層95中之開孔9549、9511、9512及9514。個別與關於內部電路20(包括21、22、23及24)之護層開孔531、532、534、511、512及514對準之聚合體開孔9531、9532、9534、9511、9512及9514之寬度，係在1與300微米之間，舉例在3與100微米之間。個別與關於電壓調節器或轉換器電路41之開孔519與519'對準之開孔9519與9519'之寬度，個別與關於晶片外電路40(包括42與43)之開孔539與539'對準之開孔9539與9539'之寬度，或個別與關於ESD電路44之開孔549對準之開孔9549之寬度，可大於開孔9531、9532、9534、9511、9512及9514者，在5與1,000微米，舉例為10與200微米間之範圍內。應注意的是，在護層開孔50上方之聚合體開孔950之兩種堆疊通孔類型。在第一種類型之堆疊通孔中，聚合體開孔，例如圖10E中所示之開孔9531，具有寬度大於圖10E中所示其下方之護層開孔531者。除了使接點墊片6390曝露以外，開孔9531係使鄰近被開孔531所曝露之接點墊片6390之保護層5之頂部表面曝露。於此情況中，可形成較小護層開孔531；因此，可形成最頂部微細線條金屬層60之較小接點墊片。此類型之堆疊通孔係允許最頂部微細線條金屬層60之較高行進途徑密度。在第二種類型之堆疊通孔中，聚合體開孔，例如圖10E中所示之開孔9539，係小於圖10E中所示其下方之護層開孔539。聚合體層95係覆蓋被開孔539所曝露之接點墊片6390之周圍區域，與保護層5，在聚合體層95中之開孔9531係使被開孔539所外露之接點墊片6390之中心區域曝露。在此類型中，聚合體層95係覆蓋護層開孔之側壁。聚合體開孔之側壁係提供溫和、較良好坡度，勝過護層開孔側壁之坡度，且造成較良好階層覆蓋率，以供關於黏著/障壁/晶種層8011之後續金屬濺射。較良好黏著/障壁金屬階層覆蓋率對於晶片之可靠性係為重要的，因其會預防發生金屬間化合物(IMC)。
在聚合體層98中之開孔980係在兩個上方保護金屬層801與802之間。關於形成聚合體層98中之開孔980之製程可被應用至關於以下之製程(1)形成圖3C中在聚合體層98中之開孔9829；(2)形成圖7C中在聚合體層98中之開孔9831與9834；(3)形成圖10C與10E中在聚合體層98中之開孔9831、9834及9839；或(4)形成圖14C中在聚合體層98中之開孔9849'。關於內部電路20(包括21、22、23及24)之聚合體開孔9831與9834之寬度，係在1與300微米之間，舉例在3與100微米之間。關於電壓調節器或轉換器電路41之聚合體開孔9829之寬度，關於晶片外電路40(包括42與43)之聚合體開孔9839之寬度，或關於ESD電路44之聚合體開孔9849'之寬度，可大於開孔9831與9834者，在5與1,000微米，舉例為10與200微米間之範圍內。
在罩蓋聚合體層99中之開孔990係使最頂部金屬層802之接觸點8000曝露，以供連接至外部電路或供晶片測試中之探測物接觸。關於形成聚合體層99中之開孔990之製程可被應用至關於以下之製程(1)形成圖3B與3D中在聚合體層99中之開孔9919；(2)形成圖3C中在聚合體層99中之開孔9929；(3)形成圖10B、10D、10F、10G、10H及10I中在聚合體層99中之開孔9939；(4)形成圖10C與10E中在聚合體層99中之開孔9939'；(5)形成圖14B與14D中在聚合體層99中之開孔9949；或(6)形成圖14C中在聚合體層99中之開孔9949'。在罩蓋聚合體層99中沒有開孔以供內部電路20(包括21、22、23及24)連接至外部電路。關於電壓調節器或轉換器電路41之聚合體開孔9919與9929之寬度，關於晶片外電路40(包括42與43)之聚合體開孔9939與9939'之寬度，或關於ESD電路44之聚合體開孔9949與9949'之寬度，可在5與1,000微米，舉例為10與200微米間之範圍內。
在上方護層體系102之上方保護金屬層80中之訊號(signal)、電源或接地刺激，係經過微細線條體系6，被輸送至內部電路20、電壓調節器或轉換器電路41、晶片外電路40或ESD電路44。於圖15A中所示之微細線條金屬631、632、634、639及639'可由堆疊通孔柱塞60'所構成，且上方者較佳可直接覆蓋下方者。或者，微細線條金屬632可包含於圖15A中以及在本揭示內容之所有具體實施例中所示之局部微細線條金屬層632c。
用以製造上方護層體系102之光微影術係顯著地與習用IC製程不同。同樣地，上方護層光微影術製程係包括將光阻層塗覆、曝光及顯像。使用兩種類型之光阻層，以形成上方護層體系8：(1)液體光阻層，藉由一或多種適當製程形成，例如藉由一或多種旋轉塗覆或印刷。液體光阻層具有厚度在3與60微米之間，舉例在5與40之間；(2)乾膜光阻層，藉由一或多種適當製程形成，例如藉由層合方法。乾膜光阻層具有厚度在30與300微米之間，舉例在50與150微米之間。光阻層可為正型或負型，舉例為正型厚光阻層，以供較良好解析。若聚合體為光敏感性，則可應用關於光阻層之相同光微影術製程，以使聚合體構圖。對準器或1X步進器係使光阻層曝露。1X係意謂當光束係從光罩投射至晶圓上時，在光罩(通常由石英或玻璃製成)上之尺寸係在晶圓上被降低，且在光罩上之一個表面特徵之尺寸係相同於在晶圓上之尺寸。於對準器或1X步進器中所使用光束之波長可為436奈米(g-線)、397奈米(h-線)、365奈米(i-線)、g/h-線(g-線與h-線之組合)或g/h/i-線(g-線、h-線與i-線之組合)。g/h-線或g/h/i-線1X步進器(或1X對準器)係提供強光強度，以供厚光阻層或厚光敏感性聚合體曝光。
由於保護層5係保護其下方之MOS電晶體與微細線條體系6免於水份、鈉或其他可移動離子、金、銅或其他過渡金屬之穿透，故在晶圓上之上方護層體系102可在具有類別10或較不嚴厲之環境例如類別100之無塵室中處理。類別100無塵室係允許每立方呎粒子之最高數目：1大於5微米，10大於1微米，100大於0.5微米，300大於0.3微米，750大於0.2微米，3500大於0.1微米。
裝置層2係包含內部電路20(包括21、22、23及24)，在所有具體實施例中，電壓調節器或轉換器電路41，在第一個具體實施例中，晶片外電路40(包括42與43)，在第三個具體實施例中，及ESD電路44，在第四個具體實施例中。
內部電路或內部電路單元20，包括21、22、23及24，在本揭示內容之所有具體實施例中，係被定義為其訊號(signal)節點不被連接至外部(晶片外側)電路之一種電路。若內部電路或內部電路單元20之訊號(signal)需要連接至外部電路，則其在連接至外部電路之前，首先必須通過晶片外電路，例如ESD電路、晶片外驅動器或晶片外接收器，及/或其他晶片外I/O電路。在其他定義中，內部電路或內部電路單元20不包括晶片外電路。內部電路或內部電路單元20，包括21、22、23及24，在本揭示內容中，除了反或閘與反及閘以外，可為換流器、及閘、或閘、SRAM元件、DRAM元件、非揮發性記憶元件、快閃記憶元件、EPROM元件、ROM元件、磁性RAM(MRAM)元件、讀出放大器、操作放大器、加法器、多路乘法器、雙訊器、倍增器、A/D轉換器、D/A轉換器或其他CMOS、BiCMOS及/或雙極電路、類比電路、CMOS感測器元件或光敏感性二極體。
再者，內部電路或內部電路單元20可藉由其尖峰輸入或輸出電流界定，或其可以其MOS電晶體大小界定，如在第三個具體實施例中所討論者。晶片外電路40，包括晶片外緩衝器42與晶片外ESD電路43，亦可藉由其尖峰輸入或輸出電流界定，或以其MOS電晶體大小界定，亦如第三個具體實施例中所討論者。內部電路20與晶片外電路40之界定係適用於本揭示內容中之所有其他具體實施例。
在一種情況中，MOS裝置之閘可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之另一個閘。在另一種情況中，MOS裝置之閘可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之源極。在另一種情況中，MOS裝置之閘可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之汲極。在另一種情況中，MOS裝置之源極可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之另一個源極。在另一種情況中，MOS裝置之源極可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之汲極。在另一種情況中，MOS裝置之汲極可經過保護層5上方之上文所提及厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)81、81P、82、83、83'或85，被連接至另一個MOS裝置之另一個汲極。
在下文段落中，表面特徵之尺寸與電特性係經描述，且在上方護層體系102中及在微細線條體系6中之金屬線或金屬線路80、60之間作比較，以提供本揭示內容中之列舉具體實施例：
(1).　金屬線、金屬線路之厚度：各上方保護金屬層80具有厚度在2與150微米之間，舉例在3與20微米之間，而各微細線條金屬層60具有厚度在0.05與2微米之間，舉例在0.2與1微米之間。關於以本揭示內容中之具體實施例所設計之IC晶片，上方護層金屬線或金屬線路之厚度係比任何微細線條金屬線或金屬線路之厚度厚，具有厚度比例在2與250間之範圍內，舉例在4與20之間。
(2).介電層之厚度：各上方護層介電(通常為有機材料，譬如聚合體)層90具有厚度在2與150微米之間，舉例在3與30微米之間，而各微細線條介電(通常為無機材料，譬如氧化物或氮化物)層30具有厚度在0.05與2微米之間，舉例在0.2與1微米之間。關於以本揭示內容中之具體實施例所設計之IC晶片，上方護層介電層90(被兩個相鄰金屬層分隔)之厚度係比任何微細線條介電層30(被兩個相鄰金屬層分隔)之厚度為厚，具有厚度比例在2與250間之範圍內，舉例在4與20之間。
(3).金屬線或金屬線路之薄片電阻與電阻：金屬線或金屬線路之薄片電阻係藉由將金屬電阻率除以金屬厚度計算而得。銅(5微米厚)上方護層金屬線或線路之薄片電阻為每方形約4毫歐姆，而關於金(4微米厚)上方護層金屬線或線路為每方形約5.5毫歐姆。上方護層金屬線或線路或平面(metal plane)之薄片電阻係在每方形0.1與10毫歐姆間之範圍內，舉例在每方形1與7毫歐姆之間。經濺射鋁(0.8微米厚)微細線條金屬線或線路之薄片電阻為每方形約35毫歐姆，而關於鑲嵌銅(0.9微米厚)微細線條金屬線或線路為每方形約20毫歐姆。微細線條金屬線或線路或平面(metal plane)之薄片電阻係在每方形10與400毫歐姆間之範圍內，舉例在每方形15與100毫歐姆之間。每單位長度金屬線或線路之電阻係藉由將薄片電阻除以其寬度計算而得。上方護層金屬線或線路之水平設計規則(寬度)係在1與200微米，舉例為2與50微米之間，而線條或線路之水平設計規則(寬度)係在20奈米與15微米，舉例為20奈米與2微米之間。每毫米上方護層金屬線或線路之電阻係在每毫米長度2毫歐姆與每毫米長度5歐姆之間，舉例在每毫米長度50毫歐姆與每毫米長度2.5歐姆之間。每毫米微細線條金屬線或線路之電阻係在每毫米長度1歐姆與每毫米長度3,000歐姆之間，舉例在每毫米長度500毫歐姆與每毫米長度500歐姆之間。關於以本揭示內容中之具體實施例所設計之IC晶片，每單位長度上方護層金屬線或金屬線路之電阻係小於任何微細線條金屬線或金屬線路者，具有每單位長度(微細線條對上方護層)電阻之比例在3與250間之範圍內，舉例在10與30之間。
(4).　每單位長度金屬線或金屬線路之電容：每單位長度之電容係與介電類型、厚度，與金屬線寬度、間距及厚度，以及在水平與垂直方向中之周圍金屬有關。聚醯亞胺之介電常數為約3.3；BCB之介電常數為約2.5。圖20係顯示一個實例，其係為典型上方護層金屬線或線路802x，於相同金屬層802上具有兩個相鄰金屬線或線路802y與802z在兩側，與金屬線或線路801w，在金屬層801上，於金屬層802下，被聚合體層98分隔。同樣地，圖20係顯示一個實例，其係為典型微細線條金屬線或線路602x，在相同金屬層602上具有兩個相鄰金屬線或線路602y與602z在兩側，與金屬線或線路601w，在金屬層601上，於金屬層602下，被介電層30分隔。每單位長度之典型金屬線或線路802x、602x之典型電容係包含三個組件：1)板電容，Cxw(pF/毫米)，其係為金屬寬度對介電厚度縱橫比之函數，2)聯結電容Ccx(=Cxy+Cxz)，其係為金屬厚度對線條間距縱橫比之函數，及3)條紋像電容，Cfx(=Cfl+Cfr)，其係為金屬厚度、間距及介電厚度之函數。每毫米上方護層金屬線或線路之電容係在每毫米長度0.1 pF(微微法拉)與每毫米長度2 pF之間，舉例在每毫米長度0.3 pF與每毫米長度1.5 pF之間。每毫米微細線條金屬線或線路之電容係在每毫米長度0.2 pF與每毫米長度4 pF之間，舉例在每毫米長度0.4 pF與每毫米長度2 pF之間。關於以本揭示內容中之具體實施例所設計之IC晶片，每單位長度上方護層金屬線或金屬線路之電容係小於任何微細線條金屬線或金屬線路者，具有每單位長度(微細線條對上方護層)電容之比例在1.5與20間之範圍內，舉例在2與10之間。於圖20中所示之上方護層體系102係包含聚合體層95、98及99，經構圖之電路層801與802，及金屬凸塊89，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上方，及聚合體層98中之開孔980係在經構圖之電路層801上，且聚合體層99中之開孔990係在經構圖電路層802之接觸點8000上，及金屬凸塊89係在開孔990中，於接觸點8000上且在聚合體層99上。
(5).金屬線或金屬線路之RC常數：在金屬線或金屬線路上之訊號(signal)傳播時間係藉由RC延遲計算。以先前兩個段落(3)與(4)之說明為基礎，在上方護層金屬線或線路中之RC延遲係在每毫米長度0.003與10 ps(微微秒)間之範圍內，舉例在每毫米長度0.25與2 ps(微微秒)之間；而在微細線條金屬線或線路中之RC延遲係在每毫米長度10與2,000 ps(微微秒)間之範圍內，舉例在每毫米長度40與500 ps(微微秒)之間。關於以本揭示內容中之具體實施例所設計之IC晶片，每單位長度上方護層金屬線或金屬線路之RC傳播時間係小於任何微細線條金屬線或金屬線路者，具有每單位長度(微細線條對上方護層)RC傳播延遲時間之比例在5與500間之範圍內，舉例在10與30之間。
圖15C-15K顯示處理步驟，以形成在圖15A或圖15B中所示之晶圓10上之上方護層體系102。各上方保護金屬層80係藉由一或多種適當製程形成，例如藉由壓花製程(如與在保護層5下之鑲嵌銅製程對照)。
參考圖15C，聚合體層95可在晶圓10之保護層5上形成。若聚合體層95係呈液體形式，則其可藉由旋轉塗覆或印刷而被沉積。若聚合體層95為乾膜，則乾膜係藉由一或多種適當製程形成，例如藉由層合方法。關於光敏感性聚合體，使聚合體層95經過光罩被對準器或1X步進器之光線曝光。在聚合體層95中之多個開孔950係在被開孔50所曝露之金屬墊片或線路600之區域上，並使彼等外露。若聚合體為非光敏感性，則需要使用光阻之光微影術製程，以將開孔950構圖。在聚合體開孔蝕刻期間，具有緩慢差別蝕刻速率之硬光罩(譬如氧化矽層，未示出)，可視情況在聚合體層95上沉積，然後塗覆光阻。作為一種替代方式，經構圖之聚合體層95(意即具有開孔950之聚合體層)亦可藉由一或多種適當製程形成，例如藉由網版印刷方法，使用具有經構圖孔洞之金屬網。在網版印刷方法中，不需要曝光與顯像。作為另一種替代方式，若聚合體層95為乾膜，則孔洞可在乾膜之薄片中形成，然後層合在晶圓上。在此替代方式中，不需要曝光與顯像。
例如，聚合體層95可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆在保護層5上及在被保護層5中之開孔50所曝露之金屬墊片或線路600上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，使經烘烤之聚醯亞胺層曝露，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後，使已曝光之聚醯亞胺層顯像，以形成在已曝光聚醯亞胺層中之多個開孔，使金屬墊片或線路600曝露，接著，將已顯像之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有在3與25微米間之厚度，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被聚醯亞胺層中之開孔所曝露之金屬墊片或線路600之上方表面移除，以致使聚合體層95可經構圖而具有聚合體層95中之開孔950，使金屬墊片或線路600曝露。或者，已顯像之聚醯亞胺層可在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
在最底部經構圖之金屬層801與保護層5間之聚合體層95係使保護層5之表面平面化，且使上方護層金屬體系80自其下方之微細線條金屬體系6去聯結，而造成高電性能。在一些應用中，可省略聚合體層95，以節約成本。應指出的是，950係與護層開孔50對準。亦應指出的是，聚合體開孔950可大於或小於護層開孔50。作為一種替代方式，關於圖15A中之晶圓10，無開孔在保護層5中，隨後，將聚合體層95旋轉塗覆在保護層5上，接著形成聚合體層95中之開孔950，使保護層5曝露，然後，形成在保護層5中於開孔950下之開孔50，使微細線條金屬體系6之接點墊片曝露，在此選擇中，聚合體開孔950為約如在保護層5中之開孔50之相同大小。
圖15D-15H顯示壓花製程，以形成經構圖之金屬層801。參考圖15D，在形成圖15C中所示之聚合體層95之後，黏著/障壁/晶種層8011係在聚合體層95上及在被聚合體層95中之開孔950所曝露之金屬墊片或線路600之區域上，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程形成。黏著/障壁/晶種層8011包含在聚合體層95上及在被開孔950所曝露之金屬墊片或線路600之區域上之黏著/障壁層，與在黏著/障壁層上之晶種層。黏著/障壁層之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，且晶種層之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁/晶種層8011之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.02與0.8微米之間，在聚合體層95上及在被開孔950所曝露之金屬墊片或線路600之區域上，黏著/障壁/晶種層8011之晶種層可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.7微米之間，且較佳在0.05與0.2微米之間，於含鈦層上。
或者，當黏著/障壁/晶種層8011之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.02與0.8微米之間，在聚合體層95上及在被開孔950所曝露之金屬墊片或線路600之區域上，黏著/障壁/晶種層8011之晶種層可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.7微米之間，且較佳在0.05與0.2微米之間，於含鉭層上。
或者，當黏著/障壁/晶種層8011之黏著/障壁層係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如，在0.005與0.8微米之間，且較佳在0.02與0.8微米之間，在聚合體層95上及在被開孔950所曝露之金屬墊片或線路600之區域上，黏著/障壁/晶種層8011之晶種層可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.7微米之間，且較佳在0.05與0.2微米之間，於含鉻層上。
參考圖15E，在形成圖15D中所示之黏著/障壁/晶種層8011之後，光阻層71係在黏著/障壁/晶種層8011之晶種層上形成，及在光阻層71中之多個開孔710，係使黏著/障壁/晶種層8011之晶種層曝露。開孔710係界定後續製程中欲被形成之金屬線、線路或平面(metal plane)，及在聚合體開孔950與護層開孔50中之接點。接點係在上方，且連接至所曝露之微細線條金屬墊片或線路600。
例如，光阻層71可藉由一或多種適當製程形成，例如藉由將正型光敏性聚合體層旋轉塗覆在黏著/障壁/晶種層8011之晶種層上，然後，使光敏性聚合體層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光敏性聚合體層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光敏性聚合體層，然後，使經曝光之聚合體層顯像，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，以致光阻層71可以使黏著/障壁/晶種層8011之晶種層曝露之開孔710構圖。
參考圖15F，整體金屬層8012可在黏著/障壁/晶種層8011之被光阻層71中之開孔710所曝露之晶種層上及在開孔710中，藉由一種製程形成，其包括電鍍製程及/或無電鍍覆製程。整體金屬層8012可具有厚度大於2微米，譬如在2與100微米之間，且較佳在3與20微米之間，且個別大於黏著/障壁/晶種層8011者與各微細線條金屬層60者。整體金屬層8012可具有寬度大於1微米，譬如在5與150微米之間，且較佳在5與50微米之間，及大於各微細線條金屬層60者。
整體金屬層8012具有厚度大於2微米，譬如在2與200微米之間，在2與50微米之間或在2與30微米之間，可為金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳或由前文所述金屬製成之複合材料層之單層。
例如，整體金屬層8012可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍金層至厚度大於2微米，譬如在2與50微米之間，且較佳在2與30微米之間，在開孔710中及在被開孔710所曝露之黏著/障壁/晶種層8011之晶種層上，較佳為前文所述之金層。
或者，整體金屬層8012可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於2微米，譬如在2與200微米之間，且較佳在2與30微米之間，在開孔710中及在被開孔710所曝露之黏著/障壁/晶種層8011之晶種層上，較佳為前文所述之銅層。
或者，整體金屬層8012可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍鎳層至厚度大於2微米，譬如在2與100微米之間，且較佳在2與30微米之間，在開孔710中及在被開孔710所曝露之黏著/障壁/晶種層8011之晶種層上，較佳為前文所述之銅或鎳層。
或者，整體金屬層8012可由雙金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於2微米，譬如在2與30微米之間，且較佳在3與15微米之間，在開孔710中及在被開孔710所曝露之黏著/障壁/晶種層8011之晶種層上，較佳為前文所述之銅層，然後，電鍍或無電鍍覆金層至厚度大於0.5微米，譬如在0.05與10微米之間，且較佳在0.5與1微米之間，在開孔710中及在開孔710中之經電鍍銅層上。
或者，整體金屬層8012可由三層金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於2微米，譬如在2與30微米之間，且較佳在3與15微米之間，在開孔710中及在被開孔710所曝露之黏著/障壁/晶種層8011之晶種層上，較佳為前文所述之銅層，接著，電鍍或無電鍍覆鎳層至厚度大於0.5微米，譬如在0.5與5微米之間，且較佳在1與3微米之間，在開孔710中及在開孔710中之經電鍍銅層上，然後，電鍍或無電鍍覆金層、鈀層或鉑層至厚度大於0.03微米，譬如在0.03與0.5微米之間，且較佳在0.05與0.1微米之間，在開孔710中及在開孔710中之經電鍍或無電鍍覆鎳層上。
罩蓋/障壁層(未示出)可視情況藉由一或多種適當製程形成，例如藉由電鍍或無電鍍覆在整體金屬層8012上。組裝/接觸層(未示出)亦可進一步形成，亦作為一種選擇，在整體金屬層8012與罩蓋/障壁層上藉由電鍍或無電鍍覆。組裝/接觸層可為金層、鈀層或釕層，具有厚度在0.01與5微米之間。
接著，參考圖15G，將光阻層71使用無機溶液或使用具有醯胺之有機溶液移除。但是，來自光阻層71之一些殘留物可能留在整體金屬層8012上及在黏著/障壁/晶種層8011之晶種層上。然後，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自整體金屬層8012及自黏著/障壁/晶種層8011之晶種層移除。
參考圖15H，接著，將不在整體金屬層8012下之黏著/障壁/晶種層8011藉自動對準濕及/或乾蝕刻移除。在濕蝕刻以移除不在整體金屬層8012下之底部金屬層8011之情況中，具有自整體金屬層8012側壁凹陷之底部金屬層8011側壁之切口8011'係形成。當使用各向異性乾蝕刻，以移除不在整體金屬層8012下之底部金屬層8011時，無切口8011'存在。
例如，當黏著/障壁/晶種層8011之晶種層為金層時，其可以含碘溶液，譬如含有碘化鉀之溶液，以離子研磨製程或以Ar濺射蝕刻製程蝕刻。或者，當黏著/障壁/晶種層8011之晶種層為銅層時，其可以含有NH4 OH之溶液或以Ar濺射蝕刻製程蝕刻。
例如，當黏著/障壁/晶種層8011之黏著/障壁層為鈦-鎢-合金層時，其可以含有過氧化氫之溶液，以含氯電漿蝕刻製程或以RIE製程蝕刻。或者，當黏著/障壁/晶種層8011之黏著/障壁層為鈦層時，其可以含有氟化氫之溶液，以含氯電漿蝕刻製程或以RIE製程蝕刻。或者，當黏著/障壁/晶種層8011之黏著/障壁層為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。
因此，由金屬層8011與8012所構成經構圖之電路層801可在聚合體層95上及在被開孔950所曝露之金屬墊片或線路600之區域上形成，且可經過開孔50與950，被連接至微細線條金屬層60。或者，可省略聚合體層95，意即，黏著/障壁/晶種層8011之黏著/障壁層可在保護層5上及在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上形成。在圖15H中所示步驟之後，半導體晶圓10可藉由晶粒鋸開製程，視情況被切成多個各別半導體晶片。
圖15H中所示之上方護層體系102包含聚合體層95與經構圖之電路層801，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上。
圖15I與15J顯示一種使用圖15C-15H中所示上文所提及之製程，形成另外之聚合體層98與經構圖之電路層802之製程。首先，在圖15H中所示之步驟後，聚合體層98係在聚合體層95上及在經構圖之電路層801之整體金屬層8012上形成，且在聚合體層98中之多個開孔980係在經構圖之電路層801之整體金屬層8012之多個區域上，並使彼等外露。接著，黏著/障壁/晶種層8021之黏著/障壁層係在聚合體層98上及在被開孔980所曝露之整體金屬層8012之區域上形成。隨後，黏著/障壁/晶種層8021之晶種層可在黏著/障壁/晶種層8021之黏著/障壁層上形成。接著，光阻層係在黏著/障壁/晶種層8021之晶種層上形成，且在光阻層中之多個開孔，係使黏著/障壁/晶種層8021之晶種層曝露。隨後，整體金屬層8022係在被光阻層中之開孔所曝露之黏著/障壁/晶種層8021之晶種層上形成。接著，使用無機溶液或使用具有醯胺之有機溶液，移除光阻層。隨後，移除不在整體金屬層8022下之黏著/障壁/晶種層8021。如圖15I-15L中所示之聚合體層98、黏著/障壁/晶種層8021及整體金屬層8022之規格可如圖15C-15H中所示，個別被稱為聚合體層95、黏著/障壁/晶種層8011及整體金屬層8012之規格。形成如圖15I-15J中所示聚合體層98之製程可被稱為形成如圖15C-15H中所示聚合體層95之製程。形成如圖15I-15J中所示黏著/障壁/晶種層8021之製程可被稱為形成如圖15C-15H中所示黏著/障壁/晶種層8011之製程。形成如圖15I-15J中所示整體金屬層8022之製程可被稱為形成如圖15C-15H中所示整體金屬層8012之製程。可重複圖15I與15J中所示之製程，以形成一或多個聚合體層及一或多個經構圖之電路層，在經構圖之電路層802上及在聚合體層98上。
參考圖15K，在移除如圖15J中所示不在整體金屬層8022下之黏著/障壁/晶種層8021之後，聚合體層99可在經構圖之電路層802之整體金屬層8022上及在未被經構圖之電路層802覆蓋之聚合體層98上形成。在聚合體層99中之多個開孔990(僅示出其中之一)可在經構圖之電路層802之整體金屬層8022之多個接觸點8000(僅示出其中之一)上，並使接觸點8000曝露。在一些應用中，例如，在用於最頂部經構圖之電路層802之金上方護層金屬系統中，可視情況省略聚合體層99。圖15K中所示之上方護層體系102包含聚合體層95、98及99以及經構圖之電路層801與802，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層98中之開孔980係在經構圖之電路層801上，且在聚合體層99中之開孔990係在經構圖之電路層802之接觸點8000上，並使其外露。
在形成圖15K中所示之頂部後護層技術之上方護層體系102之後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。自半導體晶圓10切割之半導體晶片之接觸點8000可被使用於連接至外部電路，藉由(1)導線黏結製程之導線(譬如金導線、鋁導線或銅導線)；(2)在其他基板(譬如矽晶片、矽基板、陶瓷基板、有機基板、BGA基板、可撓性基板、可撓性膠帶或玻璃基板)上之凸塊(譬如金凸塊、銅凸塊、焊料凸塊、鎳凸塊或其他金屬凸塊)。在基板上之凸塊具有高度大於1微米，譬如在1與30微米之間，且較佳在5與20微米之間；(3)在其他基板(譬如矽晶片、矽基板、陶瓷基板、有機基板、BGA基板、可撓性基板、可撓性膠帶或玻璃基板)上之支柱(譬如金支柱、銅支柱、軟焊料支柱、鎳支柱或其他金屬支柱)。在基板上之支柱具有高度大於10微米，譬如在10與200微米之間，且較佳在30與120微米之間；(4)在引線架或可撓性膠帶之金屬引線末端上之凸塊(譬如金凸塊、銅凸塊、焊料凸塊、鎳凸塊或其他金屬凸塊)。在金屬引線上之凸塊具有高度大於1微米，譬如在1與30微米之間，且較佳在5與20微米之間。
或者，參考圖15L，在形成圖15K中所示之結構後，接點結構89可於接觸點8000上形成，以供連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。接點結構89可為(1)焊接墊(具有厚度在0.1與30微米之間，且較佳在1與10微米之間)或焊料凸塊(具有高度大於8微米，譬如在10與200微米之間，且較佳在30與120微米之間)，藉由一或多種適當製程形成，例如藉由電鍍或網版印刷。需要軟焊料再流動製程，以形成球形焊料球。焊接墊或凸塊89可包括高鉛焊料(PbSn，具有Pb組成大於85%重量百分比)、共熔焊料(PbSn，具有~37% Pb重量百分比與~63% Sn重量百分比)、無鉛軟焊料(包括SnAg或SnCuAg)、鉍或銦；(2)金墊片(具有厚度在0.1與10微米之間，且較佳在1與5微米之間)或金凸塊(具有高度大於5微米，譬如在5與40微米之間，且較佳在10與20微米之間)，藉由一或多種適當製程形成，例如藉由電鍍；(3)金屬球，藉由一或多種適當製程形成，例如藉由球裝載。金屬球可為焊料球、具有表面塗層為Ni層之銅球或具有表面塗層為Ni層與焊料層之銅球或具有表面塗層為Ni層與金層之銅球。金屬球之直徑係在10與500微米之間，且較佳在50與300微米之間。金屬球可被直接裝載在被聚合體開孔990所曝露之接觸點8000上或在金屬層891上。關於金屬球裝載所形成之金屬層891可包括Ti/Ni、Ti/Cu/Ni、TiW/Ni、TiW/Cu/Ni、Ti/Ni/Au、Ti/Cu/Ni/Au、TiW/Ni/Au、TiW/Cu/Ni/Au、Ti/Cu/Ni/Pd、TiW/Cu/Ni/Pd、Cr/CrCu、NiV/Cu、NiV/Cu、NiV/Au、Ni/Au、Ni/Pd之複合材料層，所有層係從底部至頂部。在金屬球裝載之後，通常需要軟焊料再流動製程。於形成接點結構89之後，晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片，以供封裝或組裝，以連接至外部電路。組裝方法可為導線黏結(至在外部有機物、陶瓷、玻璃或矽基板上之墊片，或至引線架或可撓性卷帶之引線)、TAB黏結、卷帶-晶片-載體封裝(TCP)、玻璃上晶片(COG)、板上晶片(COB)、薄膜上晶片(COF)、BGA基板上倒裝晶片、撓曲材料上晶片、晶片堆疊互連體上晶片或Si-基板堆疊互連體上晶片。
圖15L中所示之上方護層體系102包含聚合體層95、98及99、經構圖之電路層801與802及接點結構89，以及在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，且在聚合體層98中之開孔980係在經構圖之電路層801上，及在聚合體層99中之開孔990係在經構圖之電路層802之接觸點8000上，且接點結構89係在開孔990中，在接觸點8000上及在聚合體層99上。
圖15M為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖15A與15C-15H中所示之步驟後，聚合體層98係在聚合體層95上及在經構圖之電路層801之整體金屬層8012上形成，且在聚合體層98中之多個開孔980係在前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之多個區域801a上，並使彼等外露。接著，金屬層89a可在聚合體層98上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上形成，隨後，金屬層89b可在金屬層89a上形成。金屬層89a之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，且金屬層89b之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。金屬層89a與89b可藉由一或多種適當製程形成，例如藉由物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程。金屬層89a可具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，及金屬層89b可具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳在0.08與0.15微米之間。
例如，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，在聚合體層98上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間或在0.2與0.5微米之間，於含鈦層上。
或者，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，在聚合體層98上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間或在0.2與0.5微米之間，於含鉭層上。
或者，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，在聚合體層98上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間或在0.2與0.5微米之間，於含鉻層上。
在形成金屬層89b之後，光阻層可在金屬層89b上形成，且在光阻層中之多個開孔係在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上，並使金屬層89b曝露。接著，金屬層89c可在被光阻層中之開孔所曝露之金屬層89b上，藉由一種製程形成，包括電鍍製程。金屬層89c可具有厚度大於3微米，譬如在3與200微米之間，且較佳在5與100微米之間，並個別大於金屬層89b者、金屬層89a者及各微細線條金屬層60者。金屬層89c可具有寬度大於1微米，譬如在5與200微米之間，且較佳在5與50微米之間，並大於各微細線條金屬層60者。金屬層89c可包括銅、金、鎳、鋁、銀、鉑、軟焊料或前文所述材料之複合材料。
例如，金屬層89c可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於3微米，譬如在10與150微米之間，且較佳在20與100微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之銅層89b。
或者，金屬層89c可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍金層至厚度大於3微米，譬如在5與150微米之間，且較佳在10與100微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之金層89b。
或者，金屬層89c可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍鎳層至厚度大於3微米，譬如在5與150微米之間，且較佳在10與100微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之銅層或鎳層89b。
或者，金屬層89c可由單一金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度大於5微米，譬如在5與200微米之間，且較佳在10與150微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之銅層或鎳層89b。
或者，金屬層89c可由三層金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於1微米，譬如在3與150微米之間，且較佳在5與100微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之銅層89b，接著，電鍍或無電鍍覆鎳層至厚度大於1微米，譬如在1與15微米之間，且較佳在2與10微米之間，於光阻層開孔中之經電鍍銅層上，然後，電鍍或無電鍍覆金層或鈀層至厚度大於0.005微米，譬如在0.005與10微米之間，且較佳在0.05與1微米之間，於光阻層開孔中之經電鍍或無電鍍覆鎳層上。
或者，金屬層89c可由三層金屬層所構成，藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度大於1微米，譬如在5與150微米之間，且較佳在10與100微米之間，於被光阻層中之開孔所曝露之金屬層89b上，較佳為前文所述之銅層89b，接著，電鍍或無電鍍覆鎳層至厚度大於1微米，譬如在1與15微米之間，且較佳在2與10微米之間，於光阻層開孔中之經電鍍銅層上，然後，電鍍或無電鍍覆焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度大於1微米，譬如在5與100微米之間，且較佳在10與50微米之間，於光阻層開孔中之經電鍍或無電鍍覆鎳層上。
在形成金屬層89c之後，使用無機溶液或使用具有醯胺之有機溶液，移除光阻層。接著，將不在金屬層89c下之金屬層89b藉由蝕刻製程移除，然後，將不在金屬層89c下之金屬層89a藉由蝕刻製程移除。如圖15M中所示移除不在金屬層89c下之金屬層89b之製程可被稱為如圖15H中所示移除不在整體金屬層8012下之黏著/障壁/晶種層8011之晶種層之製程。如圖15M中所示移除不在金屬層89c下之金屬層89a之製程可被稱為如圖15H中所示蝕刻不在整體金屬層8012下之黏著/障壁/晶種層8011之黏著/障壁層之製程。
因此，由金屬層89a、89b及89c所提供之金屬凸塊89可在聚合體層98上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳之最上層之區域801a上形成。金屬凸塊89之金屬層89c可藉由黏結具有外部電路之金屬層89c，而被用以連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。於移除不在金屬層89c下之金屬層89a後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。
圖15M中所示之上方護層體系102包含聚合體層95與98、經構圖之電路層801及金屬凸塊89，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層98中之開孔980係在經構圖之電路層801之接觸點801a上，且金屬凸塊89係在開孔980中，於接觸點801a上及在聚合體層98上。
圖15C至15K中所示之壓花製程係描述金屬層係藉由一或多種適當製程形成，例如藉由只有一個光阻構圖製程，以供電鍍金屬層在只有一個光阻層之開孔中。此類型之製程為單壓花製程，其係意謂於移除不在電鍍金屬層下之黏著/障壁/晶種層之前，此製程包括一個且只有一個光微影術製程。可施行雙壓花製程，以在金屬線路上形成金屬線路與通孔柱塞，其方式是以不同圖樣電鍍金屬層，使用只有一個黏著/障壁/晶種層，同時進行兩個光微影術製程，接著移除不在電鍍金屬層下之黏著/障壁/晶種層。進行第一個光微影術製程，以界定金屬線路之圖樣，而進行第二個光微影術製程，以界定通孔柱塞之圖樣。圖15C-15G與圖16A-16D顯示雙壓花製程，以在圖15A或圖15B中所示之晶圓10上，形成上方護層體系。雙壓花製程具有如同圖15C-15G中所示步驟之前面步驟。圖16A-16D之步驟係按照圖15C-15G關於雙壓花製程之步驟。於圖15G中，剝離光阻層71，留下不在經曝露至環境之整體金屬層8012下之黏著/障壁/晶種層8011。圖16A-16M顯示一個實例，以形成在本揭示內容中關於所有具體實施例之上方護層體系，利用雙壓花製程，以形成金屬層801與通孔柱塞898，使用單壓花，以形成金屬層802，及使用單壓花，以形成金屬凸塊89。
參考圖16A，係進行第一個光微影術與電鍍製程，以形成第一個金屬層801，其可被稱為圖15D-15G中所示之步驟，然後，使第二個光阻層72在黏著/障壁/晶種層8011之晶種層上及在整體金屬層8012上沉積與構圖。應指出的是，在光阻層72中之開孔720，係使整體金屬層8012曝露；在光阻層72中之開孔720'，係使黏著/障壁/晶種層8011之晶種層曝露。
例如，光阻層72可藉由一或多種適當製程形成，例如，藉由將正型光敏性聚合體層旋轉塗覆在黏著/障壁/晶種層8011之晶種層上及在經電鍍之整體金屬層8012上，然後，使光敏性聚合體層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光敏性聚合體層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光敏性聚合體層，接著，使經曝光之聚合體層顯像，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自整體金屬層8012移除，以致光阻層72可以個別使整體金屬層8012與黏著/障壁/晶種層8011之晶種層曝露之開孔720與720'構圖。
參考圖16B，由於黏著/障壁/晶種層8011之晶種層並未被移除，故可進行第二個電鍍製程，以形成通孔柱塞898。應指出的是，在黏著/障壁/晶種層8011之晶種層上之金屬片塊898'亦在低於通孔柱塞898之水平階層上形成。金屬片塊898'可被使用於封裝目的。金屬片塊898'可比整體金屬層8012較薄或較厚。其可被使用於較高密度互連(在較薄之情況下)，或用於較低電阻互連(在較厚之情況下)。
通孔柱塞898與金屬片塊898'之材料可為金或銅。例如，通孔柱塞898與金屬片塊898'可藉由一或多種適當製程形成，例如藉由電鍍金層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體金屬層8012之被開孔720所曝露之金層上及在被開孔720'所曝露之黏著/障壁/晶種層8011之由金所製成之晶種層上。或者，通孔柱塞898與金屬片塊898'可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體金屬層8012之被開孔720所曝露之銅層上及在被開孔720'所曝露之黏著/障壁/晶種層8011之由銅所製成之晶種層上。
參考圖16C，接著，使用具有醯胺之有機溶液，移除第二個光阻72，使通孔柱塞898、不在通孔柱塞898下之整體金屬層8012、不在整體金屬層8012下之黏著/障壁/晶種層8011之晶種層及金屬片塊898'曝露。但是，來自光阻層72之一些殘留物可能留在整體金屬層8012上及在黏著/障壁/晶種層8011之晶種層上。然後，殘留物可以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自黏著/障壁/晶種層8011之晶種層及自整體金屬層8012移除。
參考圖16D，不在整體金屬層8012下及不在金屬片塊898'下之黏著/障壁/晶種層8011係藉由濕及/或乾蝕刻移除。在濕蝕刻以移除不在電鍍金屬層8012下及不在電鍍金屬層898下之底部金屬層8011之情況中，具有自電鍍金屬層8012側壁凹陷之底部金屬層8011側壁，且具有自電鍍金屬層898'側壁凹陷之底部金屬層8011側壁之切口8011'係被形成。當使用各向異性乾蝕刻，以移除不在電鍍金屬層8012下及不在電鍍金屬層898'下之底部金屬層8011時，無切口8011'存在。
例如，當黏著/障壁/晶種層8011之晶種層為金層時，其可以含碘溶液，譬如含有碘化鉀之溶液，以離子研磨製程或以Ar濺射蝕刻製程蝕刻。或者，當黏著/障壁/晶種層8011之晶種層為銅層時，其可以含有NH4 OH之溶液或以Ar濺射蝕刻製程蝕刻。
例如，當黏著/障壁/晶種層8011之黏著/障壁層為鈦-鎢-合金層時，其可以含有過氧化氫之溶液，以含氯電漿蝕刻製程或以RIE製程蝕刻。或者，當黏著/障壁/晶種層8011之黏著/障壁層為鈦層時，其可以含有氟化氫之溶液，以含氯電漿蝕刻製程或以RIE製程蝕刻。或者，當黏著/障壁/晶種層8011之黏著/障壁層為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。
參考圖16E，第二個聚合體層98係於通孔柱塞898上，在金屬片塊898'上，於金屬層801上及在所曝露之第一個聚合體層95上沉積。第二個聚合體層98可藉由一或多種適當製程形成，例如藉由旋轉塗覆製程、層合製程或網版印刷製程。
例如，聚合體層98可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆於通孔柱塞898上，在金屬片塊898'上，於整體金屬層8012上及在所曝露之聚合體層95上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，將經烘烤之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與25微米之間。或者，可將經烘烤之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
參考圖16F，使用拋光或機械拋光製程，且較佳為化學機械拋光(CMP)製程，以使第二個聚合體層98之表面平面化，使孔柱塞898曝露。於平面化之後，聚合體層98可具有厚度t在5與50微米之間。
圖16G-16K顯示處理步驟，使用如同圖15D-15H中所述之單壓花製程，以形成第二個上方保護金屬層802，意即，形成黏著/障壁/晶種層8021，舉例係藉由濺射在第二個聚合體層98上及在所曝露之通孔柱塞898上，接著，於黏著/障壁/晶種層8021上形成光阻層73，在光阻層73中之開孔730，係使黏著/障壁/晶種層8021之晶種層曝露，然後，在被開孔730所曝露之晶種層上，形成整體傳導金屬層8022，接著移除光阻層73，然後，移除不在整體傳導金屬層8022下之黏著/障壁/晶種層8021。圖16G-16K中所示之黏著/障壁/晶種層8021與整體傳導金屬層8022之規格可個別被稱為圖15D-15K中所示之黏著/障壁/晶種層8011與整體金屬層8012之規格。形成圖16G-16K中所示之黏著/障壁/晶種層8021之製程可被稱為形成圖15D-15K中所示之黏著/障壁/晶種層8011之製程。形成圖16G-16K中所示之整體傳導金屬層8022之製程可被稱為形成圖15D-15K中所示之整體金屬層8012之製程。
參考圖16L，接著形成聚合體層99，並構圖，以完成二金屬層上方護層體系。圖16L中所示之上方護層體系102包含聚合體層95、98及99，經構圖之電路層801與802，通孔柱塞898，及金屬片塊898'，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層99中之開孔990係在經構圖之電路層802之接觸點8000上，並使其外露。在圖16L中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程，視情況被切成多個各別半導體晶片。
或者，參考圖16M，在圖16L中所示之步驟後，圖15L或圖15M中所示之接點結構89可在所曝露之接觸點8000上形成，以供組裝及/或封裝目的。圖16M中所示之接點結構89之規格可被稱為圖15L或圖15M中所示之接點結構89之規格。形成如圖16M中所示之接點結構89之製程可被稱為形成圖15L或圖15M中所示之接點結構89之製程。作為一種替代方式，可重複關於形成第一個金屬層801與第一個通孔柱塞898之圖15D-15G與16A-16D中之雙壓花處理步驟，以在聚合體層98上及在通孔柱塞898上形成另外之金屬層(未示出)，並在另外之金屬層上形成另外之通孔柱塞(未示出)。於此替代方式中，另外之通孔柱塞可使用導線黏結製程，以導線黏結導線，使用球-裝或製程，以焊料凸塊，或使用TAB製程，以可撓性基板接合。可應用圖16A-16M中之說明及規格，以在本揭示內容中，形成厚且寬電源金屬線路、匯流排(metal bus)或平面(metal plane)81於保護層5上，以在本揭示內容中，形成厚且寬接地金屬線路、匯流排(metal bus)或平面(metal plane)82於保護層5上，以在本揭示內容中，形成厚且寬電源金屬線路、匯流排(metal bus)或平面(metal plane)81P於保護層5上，及在本揭示內容中，形成厚且寬訊號(signal)金屬線路、匯流排(metal bus)或平面(metal plane)83、83'或85於保護層5上。
在形成圖16M中所示頂部後護層技術之上方護層體系後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。圖16M中所示之上方護層體系102包含聚合體層95、98及99，經構圖之電路層801與802，通孔柱塞898，金屬片塊898'及金屬凸塊89，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層99中之開孔990係在經構圖電路層802之接觸點8000上，且金屬凸塊89係在開孔990中，於接觸點8000上及於聚合體層99上。
圖17A至17J顯示處理步驟，以形成具有三金屬層801、802及803之上方護層體系102。金屬層801與802係藉由一或多種適當製程形成，例如藉由雙壓花製程，然而，金屬層803係藉由一或多種適當製程形成，例如藉由單壓花製程。使用第一個雙壓花製程，以形成如圖15D-15G與16A-16D中所述之第一個金屬層801與第一個通孔柱塞898。形成第一個金屬間聚合體層98，並平面化，以使第一個通孔柱塞898曝露，示於圖16E-16F之處理步驟中。圖17A係在如圖16J之相同步驟下，此時第一個金屬層801、第一個通孔柱塞898及金屬片塊898'係藉由一或多種適當製程形成，例如藉由雙壓花金屬製程，且形成金屬間介電聚合體層98，其中第一個通孔柱塞898係被曝露。第一個金屬層801與第一個通孔柱塞898在圖17A中之設計係稍微不同於圖16J中者，以順應另一個金屬層。於圖17A中形成底部金屬層8021之製程可被稱為於圖15D中形成底部金屬層8011或圖16G中之底部金屬層8021之製程；圖17A中形成金屬層8022之製程可被稱於圖15E中形成金屬層8012或圖16H-16J中之金屬層8022之製程。圖17A-17J中所示之黏著/障壁/晶種層8021與整體傳導金屬層8022之規格可個別被稱為圖15D-15K中所示之黏著/障壁/晶種層8011與整體金屬層8012之規格。
現在參考圖17B，第二個光阻層74係接著被沉積與構圖，以在整體傳導金屬層8022上形成開孔740，及/或視情況直接在第二個黏著/障壁/晶種層8021之晶種層上形成開孔740'。
例如，光阻層74可藉由一或多種適當製程形成，例如，藉由將正型光敏性聚合體層旋轉塗覆在黏著/障壁/晶種層8021之晶種層上及在整體傳導金屬層8022上，然後，使光敏性聚合體層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光敏性聚合體層，意即，G-線與H-線、G-線與I-線、H-線與I-線，或G-線、H-線及I-線，照射光敏性聚合體層，接著，使經曝光之聚合體層顯像，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自整體傳導金屬層8022移除，以致光阻層74可以個別使整體傳導金屬層8022與黏著/障壁/晶種層8021之晶種層曝露之開孔740與740'構圖。
參考圖17C，電鍍第二個通孔柱塞層在光阻開孔740與740'中，以形成第二個通孔柱塞897與第二個金屬片塊897'。如關於第一個金屬片塊989'所述，可使用第二個金屬片塊897'。通孔柱塞897與金屬片塊897'之材料可為金或銅。例如，通孔柱塞897與金屬片塊897'可藉由一或多種適當製程形成，例如藉由電鍍金層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體傳導金屬層8022之被開孔740所曝露之金層上及在被開孔740'所曝露之黏著/障壁/晶種層8021之由金所製成之晶種層上。或者，通孔柱塞897與金屬片塊897'可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體傳導金屬層8022之被開孔740所曝露之銅層上及在被開孔740'所曝露之黏著/障壁/晶種層8021之由銅所製成之晶種層上。
參考圖17D，然後，使用具有醯胺之有機溶液，剝離第二個光阻層74。但是，來自光阻層74之一些殘留物可能留在整體傳導金屬層8022上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自整體傳導金屬層8022及自晶種層移除。
或者，於整體傳導金屬層8022係在被圖16I中所示之開孔730所曝露之黏著/障壁/晶種層8021之晶種層上形成後，未移除光阻層73，於圖17B中所示之光阻層74可在光阻層73上及在整體傳導金屬層8022上形成。在光阻層74中之開孔740，係個別使整體傳導金屬層8022曝露，以界定通孔柱塞897之圖樣。形成通孔柱塞897之製程可被稱為上文揭示內容。最後，使用具有醯胺之有機溶液，移除光阻層73與74。但是，來自光阻層73與74之一些殘留物可能留在整體傳導金屬層8022上，在通孔柱塞897上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自黏著/障壁/晶種層8021之晶種層，自通孔柱塞897及自整體傳導金屬層8022移除。隨後，如上述說明中所指出，可移除不在整體傳導金屬層8022下之黏著/障壁/晶種層8021。
參考圖17E，移除不在第二個整體傳導金屬層8022下及不在第二個金屬片塊987'下之第二個黏著/障壁/晶種層8021。如圖17E中所示，移除不在第二個整體傳導金屬層8022下及不在第二個金屬片塊897'下之第二個黏著/障壁/晶種層8021之製程可被稱為如圖16D中所示移除不在第一個整體金屬層8012下及不在金屬片塊898'下之第一個黏著/障壁/晶種層8011之製程。
參考圖17F-17G，然後，使第二個金屬間介電聚合體層97沉積且平面化，以使第二個通孔柱塞897曝露。聚合體層97之材料可為聚醯亞胺(PI)、苯并環丁烷(BCB)、聚胺基甲酸酯、環氧樹脂、聚對二甲苯為基礎之聚合體、焊接罩材料、彈性體、聚矽氧或多孔性介電材料。圖17F中形成聚合體層97之製程可被稱為圖16E中形成聚合體層98之製程；圖17G中平面化聚合體層97之製程可被稱圖16F中平面化聚合體層98之製程。
例如，聚合體層97可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在10與120微米間之負型光敏性聚醯亞胺層，旋轉塗覆於經曝露之整體傳導金屬層8022上，在通孔柱塞897上，於金屬片塊897'上及在所曝露之聚合體層98上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，將經烘烤之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在5與60微米之間，接著拋光或機械拋光，舉例為化學機械拋光聚合體層97之上方表面，以露出通孔柱塞897，並使其上方表面平面化。或者，可將經烘烤之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
圖17H與17I顯示單壓花製程係被使用以形成第三個金屬層803，其方式是首先沉積黏著/障壁/晶種層8031，使光阻層沉積與構圖，電鍍整體傳導金屬層8032，剝離光阻層，及自動對準蝕刻黏著/障壁/晶種層8031。圖17H-17I中所示黏著/障壁/晶種層8031與整體傳導金屬層8032之規格可個別被稱為圖15D-15H中所示之黏著/障壁/晶種層8011與整體金屬層8012之規格。圖17H-17I中所示形成黏著/障壁/晶種層8031之製程可被稱為圖15D-15H中所示形成黏著/障壁/晶種層8011之製程。圖17H-17I中所示形成整體傳導金屬層8032之製程可被稱為圖15D-15H中所示形成整體金屬層8012之製程。
圖17J顯示完成之結構，其方式是在所曝露之聚合體層97上及在第三金屬層803上形成聚合體層99，且在聚合體層99中之開孔990，係使接觸點8000曝露，以供互連至外部電路。聚合體層99可藉由一或多種適當製程形成，例如藉由旋轉塗覆製程、層合製程或網版印刷製程。聚合體層99可包括聚醯亞胺(PI)、苯并環丁烷(BCB)、聚胺基甲酸酯、環氧樹脂、聚對二甲苯為基礎之聚合體、焊接罩材料、彈性體、聚矽氧或多孔性介電材料。
例如，聚合體層99可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆在所曝露之聚合體層97上及在整體傳導金屬層8032上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線，或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後，使已曝光之聚醯亞胺層顯像，以形成在所曝露之聚醯亞胺層中之聚醯亞胺開孔，使接觸點8000曝露，接著，將已顯像之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與25微米之間，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被聚醯亞胺開孔所曝露之接觸點8000移除，以致聚合體層99可以聚合體層99中之開孔990構圖，使接觸點8000曝露。或者，可將已顯像之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
接觸點8000可經由導線黏結製程、軟焊料黏結製程或膠帶自動化黏結(TAB)製程，用以連接至外部電路，且外部電路可為另一個半導體晶片，可撓性基板，包括聚合體層(譬如聚醯亞胺)，具有厚度在30與200微米之間而不包括具有玻璃纖維之任何聚合體層，玻璃基板，陶瓷基板，包括在電路層之間作為絕緣層之陶瓷材料，矽基板，有機基板，印刷電路板(PCB)或球格柵陣列(BGA)基板。
於形成圖17J中所示頂部後護層技術之上方護層體系後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。圖17J中所示之上方護層體系102包含聚合體層95、97、98及99，經構圖之電路層801、802及803，通孔柱塞897與898，及金屬片塊897'與898'，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層99中之開孔990係在經構圖之電路層803之接觸點8000上，並使其外露。
圖18A至18I顯示處理步驟之另一種替代方式，以形成具有三個金屬層801、802及803之上方護層體系。金屬層801與803係藉由一或多種適當製程形成，例如藉由單壓花製程，然而金屬層802係藉由一或多種適當製程形成，例如藉由雙壓花製程。
參考圖18A，使用第一個單壓花製程，以形成如圖15D-15H中所述之第一個金屬層801。接著，使第一個金屬間聚合體層98沉積，並以開孔980構圖，以使第一個金屬層801曝露，如圖15I之處理步驟中所示。圖18A係在如圖15I之相同處理步驟下，此時第一個金屬層801與第一個金屬間介電聚合體層98係藉由一或多種適當製程形成，例如藉由單壓花金屬製程，且使金屬間介電聚合體層98沉積，並以開孔980構圖，使第一個金屬層801曝露。圖18A中之第一個金屬層801與第一個金屬間聚合體開孔980之設計係稍微不同於圖15I中者，以順應另一個金屬層。在圖18B-18G中之處理步驟顯示雙壓花製程，以形成第二個金屬層802與通孔柱塞897。圖18A-18I中所示之聚合體層95、金屬層801及聚合體層98之規格可個別被稱為圖15C-15K中所示之聚合體層95、金屬層801及聚合體層98之規格。於圖18A中所示形成聚合體層95之製程可被稱為圖15C-15K中所示之聚合體層95。於圖18A中所示形成金屬層801之製程可被稱為圖15C-15K中所示之金屬層801。於圖18A中所示形成聚合體層98之製程可被稱為圖15C-15K中所示之聚合體層98。
參考圖18B，第二個黏著/障壁/晶種層8021係被沉積在聚合體層98上及在被開孔980所曝露之第一個金屬層801上。於圖18B-18I中所示之第二個黏著/障壁/晶種層8021之規格可被稱為於圖15J-15K中所示之第二個黏著/障壁/晶種層8021之規格。於圖18B中所示形成第二個黏著/障壁/晶種層8021之製程可被稱為於圖15J-15K中所示形成第二個黏著/障壁/晶種層8021之製程。
參考圖18C，光阻層73，譬如正型光阻層，係被沉積在第二個黏著/障壁/晶種層8021之晶種層上。接著，將光阻層73以曝光及顯像製程構圖，以形成在光阻層73中之開孔730，使第二個黏著/障壁/晶種層8021之晶種層曝露。1X步進器或1X接點對準器可用以在曝光製程期間，使光阻層73曝光。
例如，光阻層73可藉由一或多種適當製程形成，例如，藉由將正型光敏性聚合體層旋轉塗覆在第二個黏著/障壁/晶種層8021之晶種層上，然後，使光敏性聚合體層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光敏性聚合體層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射光敏性聚合體層，接著，使經曝光之聚合體層顯像，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層移除，以致光阻層73可以使晶種層曝露之光阻層73中之開孔730構圖。
接著，整體傳導層8022可被電鍍及/或無電鍍覆在被開孔730所曝露之晶種層上。整體傳導層8022可為金、銅、銀、鈀、鉑、銠、釕、錸或鎳或由前文所述金屬製成之複合材料層之單層。於圖18C-18I中所示之整體傳導金屬層8022之規格可被稱為於圖15F-15K中所示之整體金屬層8012之規格。於圖18C-18I中所示形成整體傳導金屬層8022之製程可被稱為於圖15F-15K中所示形成整體金屬層8012之製程。
參考圖18D，然後，使用具有醯胺之有機溶液，剝離光阻層73。但是，來自光阻層73之一些殘留物可能留在整體傳導金屬層8022上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自黏著/障壁/晶種層8021之晶種層及自整體傳導金屬層8022移除。
參考圖18E，然後，使光阻層74沉積，並構圖，以在第二個整體傳導金屬層8022上，形成開孔740，及/或視情況直接在第二個黏著/障壁/晶種層8021之晶種層上形成開孔740'。例如，光阻層74可藉由一或多種適當製程形成，例如，藉由將正型光敏性聚合體層旋轉塗覆在黏著/障壁/晶種層8021之晶種層上及在整體傳導金屬層8022上，接著，使光敏性聚合體層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射光敏性聚合體層，意即，G-線與H-線、G-線與I-線、H-線與I-線，或G-線、H-線及I-線，照射光敏性聚合體層，然後，使經曝光之聚合體層顯像，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自晶種層及自整體傳導金屬層8022移除，以致光阻層74可以開孔740與740'構圖，個別使整體傳導金屬層8022與黏著/障壁/晶種層8021之晶種層曝露。
接著，電鍍通孔柱塞層在光阻開孔740與740'中，以形成通孔柱塞897與金屬片塊897'。如關於圖16D中之金屬片塊898'所述，可使用金屬片塊897'。
通孔柱塞897與金屬片塊897'之材料可為金或銅。例如，通孔柱塞897與金屬片塊897'可藉由一或多種適當製程形成，例如藉由電鍍金層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體傳導金屬層8022之被開孔740所曝露之金層上及在被開孔740'所曝露之黏著/障壁/晶種層8021之由金所製成之晶種層上。或者，通孔柱塞897與金屬片塊897'可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度在1與100微米之間，且較佳在2與30微米之間，在整體傳導金屬層8022之被開孔740所曝露之銅層上及在被開孔740'所曝露之黏著/障壁/晶種層8021之由銅所製成之晶種層上。
參考圖18F，然後，使用具有醯胺之有機溶液，剝離光阻層74。但是，來自光阻層74之一些殘留物可能留在所曝露之整體傳導金屬層8022上，在通孔柱塞897上，於金屬片塊897'上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自晶種層，自通孔柱塞897，自金屬片塊897'及自整體傳導金屬層8022移除。
或者，於整體傳導金屬層8022係在圖18C中所示之被開孔730所曝露之黏著/障壁/晶種層8021之晶種層上形成後，未移除光阻層73，於圖18E中所示之光阻層74可在光阻層73上及在整體傳導金屬層8022上形成。在光阻層74中之開孔740，係個別使整體傳導金屬層8022曝露，以界定通孔柱塞897之圖樣。形成通孔柱塞897之製程可被稱為上文揭示內容。最後，使用具有醯胺之有機溶液，移除光阻層73與74。但是，來自光阻層73與74之一些殘留物可能留在整體傳導金屬層8022上，在通孔柱塞897上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自黏著/障壁/晶種層8021之晶種層，自通孔柱塞897及自整體傳導金屬層8022移除。接著，如上述說明中所指出，可移除不在整體傳導金屬層8022下之黏著/障壁/晶種層8021。
參考圖18G，可移除不在整體傳導金屬層8022下及不在金屬片塊897'下之黏著/障壁/晶種層8021。如圖18G中所示移除不在整體傳導金屬層8022下及不在第二個金屬片塊897'下之黏著/障壁/晶種層8021之製程可被稱為如圖16D中所示移除不在整體金屬層8012下及不在金屬片塊898'下之黏著/障壁/晶種層8011之製程。
參考圖18H，然後，使第二個金屬間介電聚合體層97沉積，並平面化，以使第二個通孔柱塞897曝露。聚合體層97之材料可為聚醯亞胺(PI)、苯并環丁烷(BCB)、聚胺基甲酸酯、環氧樹脂、聚對二甲苯為基礎之聚合體、焊接罩材料、彈性體、聚矽氧或多孔性介電材料。
例如，聚合體層97可藉由一或多種適當製程形成，例如藉由將含有酯型先質而具有厚度在10與120微米間之負型光敏性聚醯亞胺層，旋轉塗覆於所曝露之整體傳導金屬層8022上，在通孔柱塞897上，於金屬片塊897'上及在所曝露之聚合體層98上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，將經烘烤之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在5與60微米之間，接著拋光或機械拋光，舉例為化學機械拋光聚合體層97之上方表面，以露出通孔柱塞897，並使其上方表面平面化。或者，可將經烘烤之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
圖18I顯示完成之結構，其方式是首先形成圖17H-17I中所述之第三個金屬層803，其係藉由一或多種適當製程形成，例如藉由單壓花製程。接著，將聚合體層99旋轉塗覆在經構圖之電路層803上，且開孔990係在聚合體層99上形成，以使接觸點8000曝露，以供互連至外部電路。圖18I中所示之黏著/障壁/晶種層8031與整體傳導金屬層8032之規格可個別被稱為圖15D-15H中所示之黏著/障壁/晶種層8011與整體金屬層8012之規格。於圖18I中所示形成黏著/障壁/晶種層8031之製程可被稱為於圖15D-15H中所示形成黏著/障壁/晶種層8011之製程。於圖18I中所示形成整體傳導金屬層8032之製程可被稱為圖15D-15H中所示形成整體金屬層8012之製程。圖18I中所示之聚合體層99之規格可被稱為圖17J中所示之聚合體層99之規格。於圖18I中所示形成聚合體層99之製程可被稱為於圖17J中所示形成聚合體層99與開孔990之製程。
接觸點8000可經由導線黏結製程、軟焊料黏結製程或膠帶自動化黏結(TAB)製程，而被用以連接至外部電路，且外部電路可為另一個半導體晶片，可撓性基板，包括聚合體層(譬如聚醯亞胺)，具有厚度在30與200微米之間，而不包括具有玻璃纖維之任合聚合體層，玻璃基板，陶瓷基板，包括在電路層之間作為絕緣層之陶瓷材料，矽基板，有機基板，印刷電路板(PCB)或球格柵陣列(BGA)基板。
在形成圖18I中所示之頂部後護層技術之上方護層體系後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。圖18I中所示之上方護層體系102包含聚合體層95、97、98及99，經構圖之電路層801、802及803，通孔柱塞897以及金屬片塊897，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層98中之開孔980係在經構圖之電路層801上，且在聚合體層99中之開孔990係在經構圖之電路層803之接觸點8000上，並使其外露。
圖19A至19H顯示處理步驟之另一種替代方式，以形成具有兩個金屬層801與802之上方護層體系。金屬層801係藉由一或多種適當製程形成，例如藉由雙壓花製程，而金屬層802係藉由一或多種適當製程形成，例如藉由單壓花製程。
參考圖19A，在圖15C-15G與16A-16F關於形成聚合體層95、開孔950、金屬層801、通孔柱塞898、金屬片塊898'及聚合體層98之處理步驟完成後，聚合體層97可被形成於聚合體層98上，聚合體層97中之多個開孔970係使通孔柱塞898曝露。聚合體層97之材料可為聚醯亞胺(PI)、苯并環丁烷(BCB)、聚胺基甲酸酯、環氧樹脂、聚對二甲苯為基礎之聚合體、焊接罩材料、彈性體、聚矽氧或多孔性介電材料。
例如，聚合體層97可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆在聚合體層98上及在所曝露之通孔柱塞898上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後，使已曝光之聚醯亞胺層顯像，以形成在已曝光之聚醯亞胺層中之聚醯亞胺開孔，使所曝露之通孔柱塞898曝露，接著，將已顯像之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與25微米之間，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被聚醯亞胺開孔所曝露之通孔柱塞898之上方表面移除，以致聚合體層97可以開孔970構圖，使通孔柱塞898曝露。或者，可將已顯像之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。[0051]參考圖19B，使黏著/障壁/晶種層8021沉積，舉例為藉由濺射，在聚合體層97上及在被開孔970所曝露之通孔柱塞898上。或者，黏著/障壁/晶種層8021可藉由一或多種適當製程形成，例如藉由一種製程，包括蒸氣沉積方法、蒸發方法、CVD方法、無電鍍覆方法或PVD方法。圖19B-19I中所示之黏著/障壁/晶種層8021之規格可被稱為圖15D-15K中所示黏著/障壁/晶種層8011之規格。於圖19B中所示形成黏著/障壁/晶種層8021之製程可被稱為圖15D-15K中所示形成黏著/障壁/晶種層8011之製程。
參考圖19C，光阻層73，譬如正型光阻層，係在黏著/障壁/晶種層8021上形成。接著，將光阻層73以曝光及顯像製程構圖，以形成在光阻層73中之開孔730，使黏著/障壁/晶種層8021曝露。1X步進器或1X接點對準器可被使用以在曝光製程期間，使光阻層730曝光。於圖19C中所示形成光阻層73與在光阻層73中之開孔730之製程可被稱為於圖18C中所示形成光阻層73與在光阻層73中之開孔730之製程。
參考圖19D，整體傳導金屬層8022可被電鍍及/或無電鍍覆在被開孔730所曝露之黏著/障壁/晶種層8021上。整體傳導層8022可為金、銅、銀、鈀、鉑、銠、釕、錸或鎳或由前文所述金屬製成之複合材料層之單層。於圖19D-19I中所示之整體傳導金屬層8022之規格可被稱為於圖15F-15K中所示之整體金屬層8012之規格。於圖19D中所示形成整體傳導金屬層8022之製程可被稱為於圖15F-15K中所示形成整體金屬層8012之製程。
參考圖19E，於形成整體傳導金屬層8022之後，使用具有醯胺之有機溶液，可移除大部份光阻層73。但是，來自光阻層73之一些殘留物可能留在整體傳導金屬層8022上及在黏著/障壁/晶種層8021之晶種層上。接著，以電漿譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自整體傳導金屬層8022及自晶種層移除。
參考圖19F，不在整體傳導金屬層8022下之黏著/障壁/晶種層8021係以乾蝕刻方法或濕蝕刻方法移除。關於濕蝕刻方法，當黏著/障壁/晶種層8021之晶種層為金層時，其可以含碘溶液譬如含有碘化鉀之溶液蝕刻；當黏著/障壁/晶種層8021之晶種層為銅層時，其可以含有NH4 OH之溶液蝕刻；當黏著/障壁/晶種層8021之黏著/障壁層為鈦-鎢-合金層時，其可以含有過氧化氫之溶液蝕刻；當黏著/障壁/晶種層8021之黏著/障壁層為鈦層時，其可以含有氟化氫之溶液蝕刻；當黏著/障壁/晶種層8021之黏著/障壁層為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。關於乾蝕刻方法，當黏著/障壁/晶種層8021之晶種層為金層時，其可以離子研磨製程或以Ar濺射蝕刻製程移除；當黏著/障壁/晶種層8021之黏著/障壁層為鈦層或鈦-鎢-合金層時，其可以含氯電漿蝕刻製程或以RIE製程蝕刻。一般而言，使不在整體傳導金屬層8022下之黏著/障壁/晶種層8021蝕刻之乾蝕刻方法，可包括化學電漿蝕刻製程、濺射蝕刻製程，譬如氬濺射製程或化學蒸氣蝕刻製程。
因此，第二個金屬層802可在聚合體層97上及在被開孔970所曝露之通孔柱塞898上形成，且第二個金屬層802係以黏著/障壁/晶種層8021與整體傳導金屬層8022，在黏著/障壁/晶種層8021上形成。
參考圖19G，聚合體層99係在所曝露之聚合體層97上及在整體金屬層8022上經由旋轉塗覆製程形成。參考圖19H，將聚合體層99以曝光及顯像製程構圖，以形成在聚合體層99中之開孔990，使接觸點8000曝露。或者，聚合體層99可藉由一或多種適當製程形成，例如藉由層合製程或網版印刷製程。聚合體層99可包括聚醯亞胺(PI)、苯并環丁烷(BCB)、聚胺基甲酸酯、環氧樹脂、聚對二甲苯為基礎之聚合體、焊接罩材料、彈性體、聚矽氧或多孔性介電材料。
例如，聚合體層99可藉由一或多種適當製程形成，例如藉由將含有酯型先質，具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆在所曝露之聚合體層97上及在整體傳導金屬層8022上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線，或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後，使已曝光之聚醯亞胺層顯像，以形成在已曝光之聚醯亞胺層中之聚醯亞胺開孔，使接觸點8000曝露，接著，將已顯像之聚醯亞胺層在290與400℃間之尖峰溫度下，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與25微米之間，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被聚醯亞胺開孔所曝露之接觸點8000移除，以致聚合體層99可以聚合體層99中之開孔990構圖，使接觸點8000曝露。或者，可將已顯像之聚醯亞胺層在150與290℃間之溫度下，且較佳在260與280℃之間，於氮之環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間。
於形成圖19H中所示之頂部後護層技術之上方護層體系後，半導體晶圓10可藉由晶粒鋸開製程，被切成多個各別半導體晶片。於圖19H中之接觸點8000連接至外部電路之方法可被稱為於圖15K中之接觸點8000連接至外部電路之方法。外部電路可為另一個半導體晶片，可撓性基板，包括聚合體層(譬如聚醯亞胺)，具有厚度在30與200微米間，而不包括具有玻璃纖維之任何聚合體層，玻璃基板，陶瓷基板，包括在電路層之間作為絕緣層之陶瓷材料，矽基板，有機基板，印刷電路板(PCB)或球格柵陣列(BGA)基板。例如，參考圖19I，經由導線黏結製程，導線89'，譬如金導線、銅導線或鋁導線，可被黏結至切割自晶圓10之半導體晶片之接觸點8000。
或者，圖15L或圖15M中所示之接點結構89可在被開孔990所曝露之接觸點8000上形成。於接點結構89係在圖19H中所示晶圓10之接觸點8000上形成後，可將晶圓10切成多個各別半導體晶片。圖19H中所示之上方護層體系102包含聚合體層95、97、98及99，經構圖之電路層801與802，通孔柱塞898，及金屬片塊898'，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層97中之開孔970係在通孔柱塞898上，且在聚合體層99中之開孔990係在經構圖之電路層802之接觸點8000上，並使其外露。
圖21與22顯示可為PMOS電晶體或NMOS電晶體之MOS電晶體之俯視圖。參考圖21，電晶體包含在矽基板1中或其上之主動區域200、擴散區域，在矽基板1上及環繞主動區域200之場氧化物區域202，在場氧化物區域202上及橫越主動區域200之閘204及在主動區域200與閘204間之閘氧化物(未示出)。主動區域200可被界定為在閘204側面下之源極206與在閘204另一個側面下之汲極208。閘204之材料可為多晶矽、金屬矽化物或上述材料之複合材料層，且金屬矽化物可為NiSi、CoS、TiSi2 或WSi。或者，閘204之材料可為金屬，譬如W、WN、TiN、Ta、TaN、Mo或上述材料之合金或複合材料層。閘極氧化物之材料可為氧化矽或高k氧化物，譬如含有Hf之氧化物。含有Hf之氧化物可為HfO2 、HfSiON或HfSiO。在本揭示內容中之前文所述物理通道寬度與物理通道長度可被界定於圖21中。參考標記W係被定義為電晶體之物理通道寬度，橫跨在擴散區域200上之閘204之長度；參考標記L係被定義為電晶體之物理通道長度，在擴散區域200上之閘204之寬度。
參考圖22，或者，電晶體可包含具有在一或多個擴散區域200上之多個部份2041 -204n 之閘204。參考標記W1 -Wn 係被定義為閘204之各部份2041 -204n 之物理通道寬度，橫跨在擴散區域200上之閘204之各部份2041 -204n 之長度；參考標記L係被定義為閘204之部份2041 -204n 之一之物理通道長度，在擴散區域200上之閘204之部份2041 -204n 之一之寬度。於此情況中，電晶體之物理通道寬度W為閘204之各部份2041 -204n 之物理通道寬度W1 -Wn 之總和，而電晶體之物理通道長度L為閘204之部份2041 -204n 之一之物理通道長度L。
圖23A-23M顯示橫截面圖，關於使用前文所述製程封裝DRAM晶片，且圖23A-23M中所示之構件，藉由與前文所述構件所指示者相同之參考數目所指示，可被稱為關於彼等之上述說明。參考圖23A，DRAM晶圓10包括多個記憶元件(未示出)、多個晶片外電路及多個內部電路20，在矽基板1中或其上。DRAM晶圓10可包括在基板1上之電熔絲25與雷射熔絲26，且電熔絲25與雷射熔絲26係在矽基板1上，被連接至微細線條金屬層30。電熔絲25係由在多晶矽層251上之具有厚度在200與2,000埃間之多晶矽層251與具有厚度在1,000與3,000埃間之金屬-矽化物層252所構成。金屬-矽化物層252可含有鈦、鈷、鎳或鎢。在未傳播狀態下之電熔絲25可具有在1與15歐姆/方形間之薄片電阻。在電熔絲25上及/或其下，可以有含氧化物之絕緣層，具有介電常數小於3。雷射熔絲26可含有銅、鋁或多晶矽。在保護層5中之開孔526係於雷射熔絲26上形成，並使在雷射熔絲26上之矽-氧化物層曝露。
接著，可進行晶圓階層中之電測試程序，以確認良好晶粒、不可修復之壞晶粒及可修復之壞晶粒。接著，可進行雷射修復可修復壞晶粒之步驟。在雷射修復可修復壞晶粒之步驟中，雷射熔絲26可被雷射光燒斷，以致經連接至雷射熔絲26兩端之金屬線路變成斷路，如圖23B中所示。因此，可修復壞晶粒可能變成良好晶粒。
接著參考圖23C，聚合體層95可於保護層5上，在矽-氧化物層上，於雷射熔絲26上及在雷射熔絲26之經燒斷部份上形成，其中在聚合體層95中之多個開孔950，係使被保護層5中之多個開孔50所曝露之多個接點墊片600(譬如鋁墊片或銅墊片)曝露。形成聚合體層95之步驟可被稱為如圖15C中所示形成保護層5中之聚合體層95之步驟。
接著，參考圖23D，黏著/障壁/晶種層8011係在聚合體層95上及在接點墊片600上形成，其可被稱為如圖15D中所示在聚合體層95上及在接點墊片600上形成黏著/障壁/晶種層8011之步驟。其次，參考圖23E，光阻層71係在黏著/障壁/晶種層8011上形成，其中在光阻層71中之多個開孔710，係使黏著/障壁/晶種層8011之晶種層曝露，其可被稱為如圖15E中所示在黏著/障壁/晶種層8011上之形成光阻層71之步驟。接著，參考圖23F，整體傳導層8012係在被光阻層71中之開孔710所曝露之黏著/障壁/晶種層8011上形成，其可被稱為如圖15F中所示在黏著/障壁/晶種層8011上形成整體傳導層8012之步驟。其次，參考圖23G，光阻層71係自黏著/障壁/晶種層8011之晶種層移除，其可被稱為如圖15G中所示移除光阻層71之步驟。接著，參考圖23H，移除不在整體傳導層8012下之黏著/障壁/晶種層8011，其可被稱為如圖15H中所示移除不在整體傳導層8012下之黏著/障壁/晶種層8011之步驟。因此，經構圖之電路層801可以黏著/障壁/晶種層8011與整體傳導層8012在黏著/障壁/晶種層8011上形成。經構圖之電路層801可具有連接多個內部電路20之左邊部份，而不會經過聚合體層99中之開孔連接至外部電路，與供重新定位目的之右邊部份，使晶片外電路40容易地經過聚合體層99中之開孔990連接至外部電路。
接著，參考圖23I，聚合體層99可在經構圖之電路層801上及在聚合體層95上形成，其中在聚合體層99中之多個開孔990，係使經構圖之電路層801之多個接觸點8000曝露。形成聚合體層99在經構圖之電路層801上及在聚合體層95上之步驟，可被稱為如圖15K中所示在經構圖之電路層802上及在聚合體層98上形成聚合體層99之步驟。經構圖之電路層801可具有連接多個內部電路20之左邊部份，而不會經過聚合體層99中之任何開孔連接至外部電路，且所有左邊部份係被聚合體層99覆蓋，與供重新定位目的之右邊部份，係使晶片外電路40容易地經過聚合體層99中之開孔990連接至外部電路。
接著，參考圖23J，可視情況進行晶圓階層中之另一個電測試程序，以確認良好晶粒、不可修復壞晶粒及可修復壞晶粒。接著，可進行E-熔絲修復可修復壞晶粒之步驟。在E-熔絲修復可修復壞晶粒之步驟中，在0.05與2安培間之電流係通過電熔絲25，歷經在50與1,800微秒間之時間，且較佳為在0.1與1安培間之電流係通過電熔絲25，歷經在100與900微秒間之時間，導致電熔絲25被燒斷。於此段時間，電熔絲25具有電流僅通過其多晶矽層251，但並未通過其金屬-矽化物層252之部份。因此，可修復壞晶粒可能變成良好晶粒。經燒斷之電熔絲25可具有在100與10,000歐姆/方形間之薄片電阻。於E-熔絲修復可修復壞晶粒之步驟後，可視情況進行晶圓階層中之另一個電測試程序，以確認良好晶粒、不可修復壞晶粒及可修復壞晶粒。
接著，DRAM晶圓10可使用機械切割製程或使用雷射切割製程，被切成多個DRAM晶片10'，如圖23K中所示。可拋棄不可修復之壞晶粒，而無需在下述製程中封裝。圖23K中所示之上方護層體系102包含經構圖之電路層801與聚合體層95及99，且在聚合體層95中之開孔950係在被保護層5中之開孔50所曝露之金屬墊片或線路600之區域上，及在聚合體層99中之開孔990係在經構圖之電路層801之接觸點8000上，並使其外露。
接著，參考圖23L，DRAM晶片10'之一可經由黏著材料11，譬如銀環氧樹脂，被裝載至印刷電路板(PCB) 13、球格柵陣列(BGA)基板。接著，導線89'，譬如金導線、銅導線或鋁導線，可經球黏結在被聚合體層99中之開孔990所曝露之接觸點8000上，且楔形線被黏結在印刷電路板13之接觸點15上。隨後，聚合體材料，譬如環氧基為基礎之材料，可被模製在印刷電路板(PCB) 13上，包圍導線89'與DRAM晶片10'。接著，可使用機械切割製程，使印刷電路板(PCB) 13單一化成多個部份。隨後，含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球19可經球裝或至經單一化之印刷電路板(PCB) 13之底部表面上。
或者，多個DRAM晶片10'可被堆疊在印刷電路板(PCB) 13上，如圖23M中所示。DRAM晶片10'之底部者可經由黏著材料11，譬如銀環氧樹脂，首先被裝載至印刷電路板(PCB) 13、球格柵陣列(BGA)基板。接著，導線89'，譬如金導線、銅導線或鋁導線，可經球黏結在被聚合體層99中之開孔990所曝露之DRAM晶片10'底部者之接觸點8000上，且楔形線黏結在印刷電路板13之接觸點15上。接著，堆積凸塊，譬如矽或銅，可經由黏著材料11，譬如銀環氧樹脂，被黏著至DRAM晶片10'之底部者之頂部表面。隨後，DRAM晶片10'之頂部者可經由黏著材料11，譬如銀環氧樹脂，被裝載至假凸塊19。接著，導線89'，譬如金導線、銅導線或鋁導線，可經球黏結在被聚合體層99中之開孔990所曝露之DRAM晶片10'之頂部者之接觸點8000上，且楔形線黏結在印刷電路板13之接觸點15上。印刷電路板(PCB)13之僅有一個接點墊片15可經過兩條經導線黏結之導線89'，被連接至頂部與底部晶片10'之兩個接觸點8000。
參考圖23N，顯示關於DRAM晶片10'之晶片封裝之俯視圖，且參考圖23A-23M，被保護層5中之開孔所曝露之最初墊片600係被對準在DRAM晶片10'之中心線上，及經過在保護層5上之經構圖電路層801連接至最初墊片600之經重新定位墊片8000係經排列接近DRAM晶片10'之邊緣，導致經重新定位之墊片8000容易地藉導線89'導線黏結。
於封裝一或多個DRAM晶片10'之後，如圖21L與21M中所示，可進行電測試程序，以首先確認良好封裝物、不可修復壞封裝物及可修復壞封裝物。首先確認之可修復壞封裝物可藉由前文所述之E-熔絲修復程序修復。接著，可進行另一個電測試程序，以確認是否經修復之封裝物係為良好。隨後，首先確認之良好封裝物與經修復良好封裝物可被燒入。接著，可進行另一個電測試程序，以確認經燒入之封裝物是否持續良好。
或者，當進行關於封裝如圖23A-23M中所示之DRAM晶片10'之製程時，可封裝其他晶片，譬如快閃記憶晶片、SRAM晶片或邏輯晶片。
上述說明係聚焦於頂部後護層技術，意即，上方護層體系102可於保護層5上，在矽基板1之主動側面上形成。圖1B-1D、3B-3D、5B、5K、5S、5U、5V-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K顯示於保護層5上，在矽基板1之主動側面上所形成之上方護層體系102之各種類型。下述說明係聚焦於底部結構技術，意即，底部體系103可在經薄化矽基板1之背側1a上形成。在本專利說明書中具有相同參考數目之構件可互相參考。
圖24A顯示如上文在半導體晶圓10中所述之矽基板1與其他構件，且矽基板1具有厚度t1在600與1000微米之間，在50微米與1毫米之間或在75與250微米之間。或者，矽基板1可被其他半導體基板置換，譬如矽-鍺(SiGe)基板或砷化鎵(GaAs)基板。
參考圖24B，半導體晶圓10係經倒裝，然後，藉由將矽基板1之背側1a以機械方式研磨或以化學方式機械拋光(CMP)，使矽基板1薄化至厚度t2在1與10微米之間，在3與50微米之間或在10與150微米之間。或者，將半導體晶圓10倒裝之前述步驟可在使矽基板1薄化之前述步驟後進行，以進行下述製程。
接著，參考圖24C，多個穿透矽通孔(TSV)11a、11b、11c、11d及11e係在經薄化之矽基板1中及在至少一個介電層30中形成，使微細線條金屬層60與632c之區域60a曝露，且絕緣層3係在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成。穿透矽通孔11a、11b、11c、11d及11e係經過經薄化之矽基板1與介電層30完全穿透。穿透矽通孔11a、11b、11c、11d及11e可具有直徑或寬度W1在5與100微米之間或在3與50微米之間，及深度在1與10微米之間，在3與50微米之間或在10與150微米之間。例如，絕緣層3可包括氮化物層，譬如矽-氮化物層，聚合體層，譬如聚醯亞胺層、苯并環丁烯層或聚苯并唑層，矽-氧氮化物層、矽-碳-氮化物(SiCN)層、矽-氧基碳化物(SiOC)層或矽-氧化物層。
圖24D-24H為橫截面圖，顯示根據本發明揭示內容，形成穿透矽通孔11a、11b、11c、11d及11e與絕緣層3之製程。參考圖24D，在圖24B中所示之步驟後，將光阻層28旋轉塗覆或層合在經薄化矽基板1之背側1a上，且多環形開孔28a係在光阻層28中形成，使經薄化矽基板1之背側1a曝露，使用曝光製程與顯像製程。圖24E為頂部概要圖，顯示在光阻層28中之環形開孔28a。接著，參考圖24F，各具有在1與20微米間之橫向寬度W2之多個穿透矽環形開孔11g，係在經薄化之矽基板1中及在至少一個介電層30中形成，經過經薄化之矽基板1與介電層30完全穿透，其方式是使經薄化之矽基板1與介電層30，於光阻層28中之環形開孔28a下乾蝕刻，例如使用各向異性反應性離子蝕刻。接著，移除光阻層28，如圖24G中所示。隨後，參考圖24H，絕緣層3，譬如聚合體層、聚醯亞胺層、苯并環丁烯(BCB)層、聚苯并唑(PBO)層、矽-氮化物層、矽-氧化物層、矽-氧氮化物層、矽-氧基碳化物(SiOC)層或矽-碳-氮化物(SiCN)層，具有厚度t3在0.5與20微米之間，或在0.01與5微米之間，係於穿透矽環形開孔11g中及在經薄化矽基板1之背側1a上形成。接著，在穿透矽環形開孔11g中被絕緣層3所圍繞之經薄化矽基板1之多個部份係使用乾蝕刻製程移除，譬如氟與碳為基礎之各向異性反應性離子蝕刻，及因此，穿透矽通孔11a、11b、11c、11d及11e係在經薄化之矽基板1中及在至少一個介電層30中形成，使微細線條金屬層60與632c之區域60a曝露，如圖24C中所示，且絕緣層3係在經薄化矽基板之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成。
圖24I-24N為橫截面圖，顯示根據本發明揭示內容，形成穿透矽通孔11a、11b、11c、11d及11e與絕緣層3之另一個製程。參考圖24I，蝕刻阻止層3a，譬如矽-氮化物層、矽-氧化物層或聚合體層，具有厚度t4在0.3與40微米之間，係在經薄化矽基板1之背側1a上形成。例如，蝕刻阻止層3a可藉由一或多種適當製程形成，例如藉由使具有在0.2與1.2微米間之厚度之矽-氮化物或矽-碳-氮化物層沉積在經薄化矽基板1之背側1a上，使用化學機械沉積(CVD)製程。或者，蝕刻阻止層3a可藉由一或多種適當製程形成，例如藉由使具有在0.2與1.2微米間之厚度之矽-氧化物或矽-氧基碳化物層沉積在經薄化矽基板1之背側1a上，使用化學機械沉積(CVD)製程，然後，使具有在0.2與1.2微米間之厚度之矽-氮化物或矽-碳-氮化物層沉積在矽-氧化物或矽-氧基碳化物層上，使用化學機械沉積(CVD)製程。或者，蝕刻阻止層3a可藉由一或多種適當製程形成，例如藉由使具有在0.2與1.2微米間之厚度之矽-氮化物層沉積在經薄化矽基板1之底部背側1a上，使用化學機械沉積(CVD)製程，接著，將具有在2與30微米間之厚度之聚合體層塗覆在矽-氮化物或矽-碳-氮化物層上。
參考圖24J，在圖24I中所示之步驟後，將光阻層54旋轉塗覆或層合在蝕刻阻止層3a上，且多個開孔54a係於光阻層54中形成，及使蝕刻阻止層3a曝露，使用曝光製程與顯像製程。接著，參考圖24K，穿透矽通孔11a、11b、11c、11d及11e係在經薄化之矽基板1中及在至少一個介電層30中形成，經過蝕刻阻止層3a完全穿透經薄化之矽基板1與介電層30，並使微細線條金屬層60與632c之區域60a曝露，其方式是使蝕刻阻止層3a、經薄化之矽基板1及介電層30在光阻層54中之開孔54a下乾蝕刻，例如使用氟與碳為基礎之各向異性反應性離子蝕刻。接著，移除光阻層28，如圖24L中所示。隨後，參考圖24M，絕緣層3b，譬如聚合體層、聚醯亞胺層、苯并環丁烯(BCB)層、聚苯并唑(PBO)層、矽-氮化物層、矽-氧化物層、矽-氧氮化物層、矽-氧基碳化物(SiOC)層或矽-碳-氮化物(SiCN)層，具有厚度t5在0.1與10微米之間，係在穿透矽通孔11a、11b、11c、11d及11e之側壁上，於蝕刻阻止層3a上及在被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之區域60上形成。接著，參考圖24H，在蝕刻阻止層3a上及在微細線條金屬層60與632c之區域60a上所形成之絕緣層3b係使用乾蝕刻製程移除，譬如各向異性反應性離子蝕刻。因此，微細線條金屬層60與632c之區域60a係經過穿透矽通孔11a、11b、11c、11d 及 11e被曝露，且蝕刻阻止層3a具有未被絕緣層3b覆蓋之頂部表面。蝕刻阻止層3a與絕緣層3b係構成絕緣層3。
為了易於說明，在下述製程中所示之絕緣層3可藉由如圖24D-24H中所示製成之絕緣層3或如圖24I-24N中所示製成之由蝕刻阻止層3a與絕緣層3b所構成之絕緣層3作為參考。
圖25A-25L為橫截面圖，顯示根據本發明揭示內容，形成在半導體晶圓背側上之底部結構技術之底部體系103之製程。參考圖25A，於形成絕緣層3與穿透矽通孔11a、11b、11c、11d及11e之後，金屬層4可在絕緣層3上，於被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之區域60a上及在穿透矽通孔11a、11b、11c、11d及11e中形成。金屬層4可藉由一或多種適當製程形成，例如藉由使黏著/障壁層4a沉積在絕緣層3上，於穿透矽通孔11a、11b、11c、11d及11e上及在被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之區域60a上，然後，使晶種層4b沉積在黏著/障壁層4a上。
於金屬層4底部上之黏著/障壁層4a可藉由一或多種適當製程形成，例如，藉由濺射或化學蒸氣沉積(CVD)含鈦層，譬如鈦-氮化物層、鈦層或鈦-鎢-合金層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在絕緣層3上，於穿透矽通孔11a、11b、11c、11d及11e之側壁上及在被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之鋁層、電鍍銅層、鉭-氮化物層、鈦-氮化物層、鉭層或鈦層上。或者，於金屬層4底部上之黏著/障壁層4a可藉由一或多種適當製程形成，例如藉由濺射或化學蒸氣沉積含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在絕緣層3上，於穿透矽通孔11a、11b、11c、11d及11e之側壁上及在被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之鋁層、電鍍銅層、鉭-氮化物層、鈦-氮化物層、鉭層或鈦層上。或者，於金屬層4底部上之黏著/障壁層4a可藉由一或多種適當製程形成，例如藉由濺射或化學蒸氣沉積含鉭層，譬如鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在絕緣層3上，於穿透矽通孔11a、11b、11c、11d及11e之側壁上及在被穿透矽通孔11a、11b、11c、11d及11e所曝露之微細線條金屬層60與632c之鋁層、電鍍銅層、鉭-氮化物層、鈦-氮化物層、鉭層或鈦層上。
於金屬層4頂部之晶種層4b可藉由一或多種適當製程形成，例如藉由濺射或化學蒸氣沉積銅層、鋁層、鎳層或銀層，具有厚度小於1微米，譬如在0.005與1微米之間，且較佳在0.05與0.5微米之間，在任何前文所述材料之黏著/障壁層4a上。或者，於金屬層4頂部之晶種層4b可藉由一或多種適當製程形成，例如藉由濺射或化學蒸氣沉積金層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳在0.05與0.2微米之間，在任何前文所述材料之黏著/障壁層4a上。
參考圖25B，於形成金屬層4之後，光阻層29，譬如正型光阻層或負型光阻層，具有厚度大於1.5微米，譬如在5與50微米之間，且較佳在10與25微米之間，係在金屬層4之晶種層4b上藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧程序形成。接著，光阻層29係以曝光及顯像製程構圖，以形成在光阻層29中之多個開孔29a，使金屬層4之晶種層4b曝露，如圖25C中所示。1X步進器或1X接點對準器可用以在曝光製程期間，使光阻層29曝光。
例如，光阻層29可藉由一或多種適當製程形成，例如藉由將具有厚度在5與30微米之間，且較佳在10與25微米間之正型光敏性聚合體層，旋轉塗覆在金屬層4之晶種層4a上，然後，使光敏性聚合體層曝光，使用具有至少兩個G-線、H-線及I-線之1X步進器或接點對準器，且G-線具有波長範圍為例如約434至438奈米，H-線具有波長範圍為例如約403至407奈米，及I-線具有波長範圍為例如約363至367奈米，然後，使經曝光之聚合體層顯像，其方式是將顯像劑噴霧並攪煉在光阻層29上，或藉由將光阻層29浸入顯像劑中，接著，使用去離子水清洗半導體晶圓，及藉由旋轉半導體晶圓，使半導體晶圓乾燥。於顯像後，殘留聚合材料或其他污染物自金屬層4之晶種層4b移除之除垢製程可利用O2 電漿或含有低於200PPM氟與氧之電漿進行。藉由此等製程，光阻層29可以開孔29a構圖，使金屬層4之晶種層4b曝露。
接著，參考圖25D，整體金屬層9係在開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上，藉由包括電鍍製程之製程形成。整體金屬層9可具有厚度大於1微米，譬如在1與50微米之間，在2與20微米之間，或在5與150微米之間，且個別大於晶種層4b者、黏著/障壁層4a者及各微細線條金屬層60者。整體金屬層9可包括銅、金、鎳、鋁、銀、鉑、軟焊料或前文所述材料之複合材料。
例如，整體金屬層9可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之銅層4b，其中電鍍溶液含有CuSO4 、Cu(CN)2 或CuHPO4 。
或者，整體金屬層9可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍鋁層至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在晶種層4b上，較佳藉由一或多種適當製程形成，例如藉由前文所述被開孔29a所曝露之鋁層或銅層4b。
或者，整體金屬層9可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍金層至厚度在0.5與30微米之間，在1與10微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之金層4b，其中電鍍溶液含有在每升1與20克(克/升)之間，且較佳在5與15克/升間之金，與10與120克/升，且較佳在30與90克/升間之亞硫酸鹽離子。電鍍溶液可進一步包含鈉離子，以被轉變成金亞硫酸鈉(Na3 Au(SO3 )2 )溶液，或可進一步包含銨離子，以被轉變成金亞硫酸銨((NH4 )3 [Au(SO3 )2 ])溶液。電鍍金層之操作參數係被描述於下文：
1.前文所述之電鍍溶液可在30與70℃間之溫度下，且較佳在45與65℃之間，以電鍍金層在被開孔29a所曝露之金屬層4之晶種層4b上。
2.可使用前文所述之電鍍溶液，經過具有電流密度在1與10 mA/平方公分之間，且較佳在4與6 mA/平方公分間之電流，電鍍金層在被開孔29a所曝露之金屬層4之晶種層4b上。
3.前文所述之電鍍溶液可具有在6與9之間，且較佳在7與8.5間之pH值，以電鍍金層在被開孔29a所曝露之金屬層4之晶種層4b上。
或者，整體金屬層9可由雙金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之銅層4b，使用關於電鍍銅之前文所述電鍍溶液，然後，電鍍鎳層、整體金屬層9之頂部金屬層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔29a中及在開孔29a中之經電鍍銅層上，使用含有NiSO4 或胺基磺酸Ni或Ni(NH2 SO3 )2 之電鍍溶液，或無電鍍覆鎳層、整體金屬層9之頂部金屬層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔29a中及在開孔29a中之經電鍍銅層上，使用含有Ni與NaPO2 H2 (次磷酸鈉)之無電鍍覆溶液。
或者，整體金屬層9可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍鎳層至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在晶種層4b上，較佳藉由一或多種適當製程形成，例如藉由前文所述之銅層或被開孔29a所曝露之鎳層4b，使用關於電鍍鎳之前文所述電鍍溶液。
或者，整體金屬層9可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層126至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之銅層4b，使用關於電鍍銅之前文所述電鍍溶液，接著電鍍或無電鍍覆鎳層127至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔29a中及在開孔29a中之經電鍍銅層上，使用關於電鍍或無電鍍覆鎳之前文所述電鍍溶液，然後電鍍金層128，其為整體金屬層9之頂部金屬層，至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鎳層上，使用關於電鍍金之前文所述電鍍溶液，或無電鍍覆金層128至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鎳層上，使用含有金鹽之無電鍍覆溶液，譬如AuNaSO3 或AuCN，與還原劑，譬如苯甲酸或苯基。
或者，整體金屬層9可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層126至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之銅層4b，使用關於電鍍銅之前文所述電鍍溶液，接著電鍍或無電鍍覆鎳層127至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔29a中及在開孔29a中之經電鍍銅層上，使用關於電鍍或無電鍍覆鎳之前文所述電鍍溶液，然後電鍍鈀層128，其為整體金屬層9之頂部金屬層，至厚度在0.005與5微米之間，且較佳在0.05與1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鎳層上，使用含有鈀與氨之電鍍溶液，或無電鍍覆鈀層128，其為整體金屬層9之頂部金屬層，至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鎳層上，使用含有鈀、氨之無電鍍覆溶液，與還原劑，譬如肼。
或者，整體金屬層9可由四層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在1與50微米之間，在2與20微米之間或在5與150微米之間，在開孔29a中及在被開孔29a所曝露之晶種層4b上，較佳為前文所述之銅層4b，使用關於電鍍銅之前文所述電鍍溶液，然後電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔29a中及在開孔29a中之經電鍍銅層上，使用關於電鍍或無電鍍覆鎳之前文所述電鍍溶液，接著電鍍或無電鍍覆鈀層至厚度在0.005與5微米之間，且較佳在0.05與1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鎳層上，使用關於電鍍或無電鍍覆鈀之前文所述電鍍溶液，然後電鍍或無電鍍覆金層，其為整體金屬層9之頂層金屬層，至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔29a中及在開孔29a中之經電鍍或經無電鍍敷鈀層上，使用關於電鍍或無電鍍覆金之前文所述電鍍溶液。
參考圖25E，在形成整體金屬層9之後，使用無機溶液或使用具有醯胺之有機溶液，移除光阻層29。來自光阻層29之一些殘留物可能留下於不在整體金屬層9下之金屬層4上。然後，以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自金屬層4移除。
然後，參考圖25F，不在整體金屬層9下之金屬層4係藉由蝕刻不在整體金屬層9下之晶種層4b，接著蝕刻不在整體金屬層9下之黏著/障壁層4a而被移除。
在一種情況中，不在整體金屬層9下之晶種層4b與黏著/障壁層4a可接著藉由乾蝕刻方法移除。關於乾蝕刻方法，不在整體金屬層9下之晶種層4b與黏著/障壁層4a兩者可接著藉由Ar濺射蝕刻製程移除；或者，不在整體金屬層9下之晶種層4b與黏著/障壁層4a兩者，可接著藉由反應性離子蝕刻(RIE)製程移除；或者，不在整體金屬層9下之晶種層4b可經由Ar濺射蝕刻製程移除，而不在整體金屬層9下之黏著/障壁層4a可經由反應性離子蝕刻(RIE)製程移除。
在另一種情況中，不在整體金屬層9下之晶種層4b與黏著/障壁層4a可接著藉由濕蝕刻方法移除。關於濕蝕刻方法，當晶種層4b為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻；當晶種層4b為金層時，其可以含碘溶液，譬如含有碘化鉀之溶液蝕刻；當黏著/障壁層4a為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層4a為鈦層時，其可以含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層4a為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。
在另一種情況中，不在整體金屬層9下之晶種層4b，譬如銅，可經由含有NH4 OH之溶液或含有H2 SO4 之溶液移除，而不在整體金屬層9下之黏著/障壁層210，可經由反應性離子蝕刻(RIE)製程或Ar濺射蝕刻製程移除。
在另一種情況中，不在整體金屬層9下之晶種層4b，譬如金，可以含碘溶液，譬如含有碘化鉀之溶液蝕刻，而不在整體金屬層9下之黏著/障壁層4a，可經由反應性離子蝕刻(RIE)製程或Ar濺射蝕刻製程移除。
將不在整體金屬層9下之黏著/障壁層4a蝕刻後，藉由金屬層4與9所提供之多個互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上及在經薄化矽基板1之背側1a上形成，且整體金屬層9之側壁並未被金屬層4覆蓋。
參考圖25G，在圖25F中所示之步驟後，聚合體層14可在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層上及在絕緣層3上形成，使用包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程且包括熟化製程之製程，及在聚合體層14中之開孔14a係於前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上方，並使其外露。聚合體層14具有厚度大於2微米，譬如在3與25微米之間，且較佳在5與15微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
在一種情況中，聚合體層14可藉由一或多種適當製程形成，例如藉由將具有厚度在6與50微米間之負型光敏性聚醯亞胺層，旋轉塗覆在絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層上，然後，烘烤經旋轉塗覆之聚醯亞胺層，接著，使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線，或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後，使經曝光之聚醯亞胺層顯像，以形成使整體金屬層9曝露之開孔，接著，將已顯像之聚醯亞胺層在180與400℃間之溫度下，在180與250℃之間，在250與290℃之間，在290與400℃之間，或在200與390℃之間，在氮環境中或在不含氧之環境中熟化或加熱，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有在3與25微米間之厚度，接著，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自經曝露之整體金屬層9移除。此外，聚合體層14可在絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層上形成，且在聚合體層14中所形成之開孔14a，係使前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域曝露。
在另一種情況中，聚合體層14可藉由一或多種適當製程形成，例如藉由將具有在3與25微米間之厚度之正型光敏性聚苯并唑層，旋轉塗覆在絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層上，然後，烘烤經旋轉塗覆之聚苯并唑層，接著，使經烘烤之聚苯并唑層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚苯并唑層，意即，G-線與H-線、G-線與I-線、H-線及I-線，或G-線、H-線及I-線，照射經烘烤之聚苯并唑層，然後，使曝光之聚苯并唑層顯像，以形成使整體金屬層9曝露之開孔，接著，將已顯像之聚苯并唑層在150與250℃間之溫度下，且較佳在180與250℃之間，或在200與400℃之間，及較佳在250與350℃之間，在氮環境中或在不含氧之環境中熟化或加熱，歷經5與180分鐘間之時間，且較佳在30與120分鐘之間，經熟化之聚苯并唑層具有在3與25微米間之厚度，然後，以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自經曝露之整體金屬層9移除。此外，聚合體層14可在絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層上形成，且在聚合體層14中所形成之開孔14a，係使前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層之區域曝露。
然後，參考圖25H，黏著/障壁層16，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，可在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程而形成，然後晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳在0.08與0.15微米之間，可在黏著/障壁層16上，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程而形成。黏著/障壁層16之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，且晶種層18之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳在0.05與0.2微米之間，於含鈦層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，包含具有厚度在0.01與0.15微米間之鈦層，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上，與具有厚度在0.1與0.35微米間之鈦-鎢-合金層，於鈦層上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳在0.05與0.2微米之間，於鈦-鎢-合金層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳在0.05與0.2微米之間，於含鉭層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀之最上層區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳在0.05與0.2微米之間，於含鉻層上。
參考圖25I，在形成晶種層18之後，光阻層31，譬如正型光阻層或負型光阻層，具有厚度大於5微米，譬如在10與150微米之間，且較佳在15與50微米之間，係在任何前文所述材料之晶種層18上，藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程而形成。接著，光阻層31係以曝光及顯像之製程構圖，以形成在光阻層31中之開孔31a，使任何前文所述材料之晶種層18曝露。1X步進器或1X接點對準器可用以在此曝光製程期間，使光阻層31曝光。
例如，光阻層31可藉由一或多種適當製程形成，例如藉由將正型光敏性聚合體層，具有厚度大於5微米，譬如在10與150微米之間，且較佳在15與50微米之間，旋轉塗覆在任何前文所述材料之晶種層18上，然後，使用1X步進器或接點對準器，具有至少兩個G-線、H-線條及I-線，且G-線具有波長範圍為例如約434至438奈米，H-線具有波長範圍為例如約403至407奈米，及I-線具有波長範圍為例如約363至367奈米，使光敏性聚合體層曝光，然後，使已曝光之聚合體層顯像，藉由將顯像劑噴霧與攪煉在光阻層31上，或藉由將光阻層31浸入顯像劑中，接著使用去離子水，清洗半導體晶圓，並藉由旋轉半導體晶圓使半導體晶圓乾燥。在顯像之後，自晶種層18移除殘留聚合材料或其他污染物之除垢製程，可利用O2 電漿或含有低於200PPM氟與氧之電漿進行。經由此等製程，光阻層31可使用曝露晶種層18之開孔31a構圖。
參考圖25J，在圖25I中所示之步驟後，金屬凸塊或立柱27可在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a上形成。金屬凸塊或立柱27可個別具有厚度大於5微米，譬如在5與150微米之間，且較佳在10與100微米之間，及大於晶種層18者、黏著/障壁層16者及各微細線條金屬層60者。金屬凸塊或立柱27可具有寬度大於1微米，譬如在5與150微米之間，且較佳在5與50微米之間，及大於各微細線條金屬層60者。金屬凸塊或立柱27之材料可包括銅、金、鎳、鋁、銀、軟焊料、鉑或前文所述材料之複合材料。可使用金屬凸塊或立柱27，以與外部電路黏結，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
例如，金屬凸塊或立柱27可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液。
或者，金屬凸塊或立柱27可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍金層至厚度在5與30微米之間，且較佳在10與25微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之金層18，使用關於電鍍整體金屬層9之金之前文所述電鍍溶液。
或者，金屬凸塊或立柱27可由單一金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍鎳層至厚度在5與100微米之間，且較佳在10與50微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層或鎳層18，使用關於電鍍整體金屬層9之鎳之前文所述電鍍溶液。
或者，金屬凸塊或立柱27可由雙金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，然後，電鍍或無電鍍覆金層至厚度在0.005與10微米之間，且較佳在0.05與1微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之金之前文所述電鍍或無電鍍覆溶液。
或者，金屬凸塊或立柱27可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，接著，電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之鎳之前文所述電鍍或無電鍍覆溶液，然後，電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔31a中及在開孔31a中之經電鍍或經無電鍍敷鎳層上，使用關於電鍍或無電鍍覆整體金屬層9之金之前文所述電鍍或無電鍍覆溶液。
或者，金屬凸塊或立柱27可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，接著，電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之鎳之前文所述電鍍或無電鍍覆溶液，然後，電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔31a中及在開孔31a中之電鍍或無電鍍敷鎳層上，使用關於電鍍或無電鍍覆整體金屬層9之鈀之前文所述電鍍或無電鍍覆溶液。
或者，金屬凸塊或立柱27可由四層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，接著，電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之鎳之前文所述電鍍或無電鍍覆溶液，然後，電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔31a中及在開孔31a中之電鍍或無電鍍敷鎳層上，使用關於電鍍或無電鍍覆整體金屬層9之鈀之前文所述電鍍或無電鍍覆溶液，接著，電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳在0.05與0.1微米之間，在開孔31a中及在開孔31a中之電鍍或無電鍍敷鈀層上，使用關於電鍍或無電鍍覆整體金屬層9之金之前文所述電鍍或無電鍍覆溶液。
或者，金屬凸塊或立柱27可由雙金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，然後，電鍍或無電鍍覆焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度在5與100微米之間，且較佳在10與50微米之間，在開孔31a中及在開孔31a中之電鍍銅層上。
或者，金屬凸塊或立柱27可由雙金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍鎳層至厚度在5與150微米之間，且較佳在10與60微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層或鎳層18，使用關於電鍍整體金屬層9之鎳之前文所述電鍍溶液，然後，電鍍或無電鍍覆焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度在5與100微米之間，且較佳在10與50微米之間，在開孔31a中及在開孔31a中之電鍍鎳層上。
或者，金屬凸塊或立柱27可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳在20與100微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，接著，電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之鎳之前文所述電鍍或無電鍍覆溶液，然後，電鍍或無電鍍覆焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度在5與100微米之間，且較佳在10與50微米之間，在開孔31a中及在開孔31a中之電鍍或無電鍍敷鎳層上。
或者，金屬凸塊或立柱27可由三層金屬層所構成，該金屬層係藉由一或多種適當製程形成，例如藉由電鍍銅層至厚度在1與10微米之間，且較佳在3與8微米之間，在開孔31a中及在被開孔31a所曝露之晶種層18上，較佳為前文所述之銅層18，使用關於電鍍整體金屬層9之銅之前文所述電鍍溶液，接著，電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳在2與10微米之間，在開孔31a中及在開孔31a中之電鍍銅層上，使用關於電鍍或無電鍍覆整體金屬層9之鎳之前文所述電鍍或無電鍍覆溶液，然後，電鍍或無電鍍覆焊料層，譬如含鉍層、含銦層或錫-鉛合金、錫-銀合金或錫-銀-銅合金之含錫層，至厚度在30與250微米之間，且較佳在50與150微米之間，在開孔31a中及在開孔31a中之經電鍍或經無電鍍敷鎳層上。
接著，參考圖25K，光阻層31係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層31之一些殘留物可能留下於不在金屬凸塊或立柱27下之晶種層18上。接著，以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自晶種層18移除。然後，參考圖25L，移除不在金屬凸塊或立柱27下之晶種層18，接著，移除不在金屬凸塊或立柱27下之黏著/障壁層16。
在一種情況中，不在金屬凸塊或立柱27下之晶種層18與黏著/障壁層16可接著藉由乾蝕刻方法移除。關於乾蝕刻方法，不在金屬凸塊或立柱27下之晶種層18與黏著/障壁層16兩者可接著藉由Ar濺射蝕刻製程移除；或者，不在金屬凸塊或立柱27下之晶種層18與黏著/障壁層16兩者，可接著藉由反應性離子蝕刻(RIE)製程移除；或者，不在金屬凸塊或立柱27下之晶種層18可經由Ar濺射蝕刻製程移除，且不在金屬凸塊或立柱27下之黏著/障壁層16可經由反應性離子蝕刻(RIE)製程移除。
在另一種情況中，不在金屬凸塊或立柱27下之晶種層18與黏著/障壁層16可接著藉由濕蝕刻方法移除。關於濕蝕刻方法，當晶種層18為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻；當晶種層18為金層時，其可以含碘溶液，譬如含有碘化鉀之溶液蝕刻；當黏著/障壁層16為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層16為鈦層時，其可以含有過氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層16為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。
在另一種情況中，不在金屬凸塊或立柱27下之晶種層18，譬如銅，可經由含有NH4 OH之溶液或含有H2 SO4 之溶液移除，且不在金屬凸塊或立柱27下之黏著/障壁層16可經由反應性離子蝕刻(RIE)製程或Ar濺射蝕刻製程移除。
在另一種情況中，不在金屬凸塊或立柱27下之晶種層18，譬如金，可以含碘溶液蝕刻，譬如含有碘化鉀之溶液，且不在金屬凸塊或立柱27下之黏著/障壁層16可經由反應性離子蝕刻(RIE)製程或Ar濺射蝕刻製程移除。
於不在金屬凸塊或立柱27下之黏著/障壁層16係使用濕蝕刻製程移除之情況下，切口係在懸垂於黏著/障壁層16上之金屬凸塊或立柱27下形成。於金屬凸塊或立柱27下之黏著/障壁層16具有自第二個金屬凸塊或立柱27之側壁凹陷之第一個側壁，且第一個側壁與第二個側壁間之距離d1係在0.3與2微米之間。
因此，如圖25L中所示，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88、聚合體層14、金屬層16與18及金屬凸塊或立柱27形成，且於聚合體層14中之開孔14a係在互相連接結構88上方。在圖25L中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。
或者，在圖25L中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係在保護層5中形成，以曝露金屬線路或墊片600，然後，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示上方護層體系102之任一個之製程，可於圖24B、24C及25A-25L中所示之步驟前進行。在圖24B、24C及25A-251中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27被連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。半導體晶片係包含底部體系103，而底部體系103係包含在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e中之絕緣層3，在經薄化矽基板1之背側1a上之互相連接結構88，其係在穿透矽通孔11a、11b、11c、11d及11e中及在絕緣層3上，在經薄化矽基板1之背側1a上之聚合體層14，其係在互相連接結構88上及在絕緣層3上，在經薄化矽基板1之背側1a上之金屬凸塊或立柱27，其係在互相連接結構88上及在聚合體層14上，在整體金屬層9與金屬凸塊或立柱27間之黏著/障壁層16，及在黏著/障壁層16與金屬凸塊或立柱27間之晶種層18。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，連接晶片外緩衝器42至金屬凸塊或立柱27，及連接內部電路21、22、23及24至金屬凸塊或立柱27。晶片外ESD(靜電排放)電路43係經過微細線條金屬線路639被連接至晶片外緩衝器42，及經過微細線條金屬線路639至互相連接結構88。
圖25M為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5上，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，焊劑32可在開孔531、532、534、539及539'中及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。隨後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化矽基板1中形成，而絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，包含互相連接結構88、聚合體層14及金屬凸塊或立柱27之結構，可在穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25L中所示之步驟。因此，與圖25L中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
在形成圖25M中所示之結構後，移除焊劑32。接著，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及/或經過圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之一，至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖25N為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，圖24A中所示之半導體晶圓10係包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。然後，由兩個金屬層32與34所構成之多個金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬層32係在保護層5上及在被開孔531、532、534、539及539所曝露之金屬線路或墊片600之區域600a上形成，而金屬層34係在金屬層32上形成，且金屬層34並未被金屬層32覆蓋。
金屬墊片、凸塊或線路34a具有厚度大於1微米，譬如在1與20微米之間，或在5與60微米之間，且寬度大於金屬線路或墊片600者，並大於3微米，譬如在5與60微米之間，而金屬線路或墊片600可具有寬度小於1微米，譬如在0.05與0.95微米之間。金屬墊片、凸塊或線路34a可藉由黏結金屬墊片、凸塊或線路34a至第一個外部電路，或藉由導線黏結金導線或銅導線至金屬墊片、凸塊或線路34a及至該第一個外部電路，被用以連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
例如，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括濺射黏著/障壁層32，譬如鈦層、鈦-鎢-合金層、鈦-氮化物層、鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，接著濺射含鋁層34，譬如鋁層或鋁-銅-合金層，具有厚度在0.5與10微米之間，且較佳在1與5微米之間，於黏著/障壁層32上，然後在含鋁層34上形成經構圖之光阻層，接著蝕刻不在經構圖光阻層下之含鋁層34，然後蝕刻不在經構圖光阻層下之黏著/障壁層32，然後移除經構圖之光阻層。因此，藉由黏著/障壁層32與含鋁層34所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之含鋁層34可用以連接至第一個外部電路，其方是是將金導線或銅導線導線黏結至含鋁層34及至第一個外部電路，或藉由將含鋁層34與第一個外部電路之金層或錫-合金層黏結。
或者，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括濺射黏著/障壁層32，譬如鈦層、鈦-鎢-合金層、鈦-氮化物層、鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，接著濺射金之晶種層(未示出)，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，於黏著/障壁層32上，然後在金之晶種層上形成經構圖之光阻層，及在經構圖之光阻層中之多個開孔係使金之晶種層之多個區域曝露，接著電鍍金層34，具有厚度大於1微米，譬如在1與25微米之間，且較佳在2與10微米之間，在被經構圖之光阻層中之開孔所曝露之金之晶種層之區域上，然後移除光阻層，接著蝕刻不在金層34下之金之晶種層，然後蝕刻不在金層34下之黏著/障壁層32。因此，藉由黏著/障壁層32、金之晶種層及金層34所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之金層34可用以連接至第一個外部電路，其方式是將金導線或銅導線導線黏結至金層34及至第一個外部電路，或藉由將金層34與第一個外部電路之金層或錫-合金層黏結。
或者，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括無電鍍覆鎳層32，具有厚度在1與10微米之間，且較佳在2與8微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，隨後，無電鍍覆金屬層34，譬如金層或鈀層，具有厚度在200埃與2微米之間，且較佳在500埃與5,000埃之間，於鎳層32上。因此，藉由鎳層32與金屬層34所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之金屬層34可用以連接至第一個外部電路，其方式是將金導線或銅導線導線黏結至金屬層34及至第一個外部電路，或藉由將金屬層34與第一個外部電路之金層或錫-合金層黏結。
或者，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括濺射黏著/障壁層32，譬如鈦層、鈦-鎢-合金層、鈦-氮化物層、鉻層、鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，接著濺射銅之晶種層(未示出)，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，於黏著/障壁層32上，隨後，在銅之晶種層上形成經構圖之光阻層，及在經構圖之光阻層中之多個開孔係使銅之晶種層之多個區域曝露，接著電鍍銅層34，具有厚度大於1微米，譬如在1與100微米之間，且較佳在5與60微米之間，於被經構圖之光阻層中之開孔所曝露之銅之晶種層之區域上，隨後移除光阻層，接著蝕刻不在銅層34下之銅之晶種層，隨後蝕刻不在銅層34下之黏著/障壁層32。因此，藉由黏著/障壁層32、銅之晶種層及銅層34所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之銅層34可用以連接至第一個外部電路，其方式是藉由將金導線或銅導線導線黏結至銅層34及至第一個外部電路，或藉由將銅層34與第一個外部電路之金層或錫-合金層黏結。
或者，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括濺射黏著/障壁層32，譬如鈦層、鈦-鎢-合金層、鈦-氮化物層、鉻層、鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，接著濺射銅之晶種層(未示出)，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，於黏著/障壁層32上，隨後，在銅之晶種層上形成經構圖之光阻層，及在經構圖之光阻層中之多個開孔係使銅之晶種層之多個區域曝露，然後電鍍銅層34，具有厚度大於1微米，譬如在1與100微米之間，且較佳在5與60微米之間，於被經構圖之光阻層中之開孔所曝露之銅之晶種層之區域上，接著電鍍或無電鍍覆鎳層(未示出)，具有厚度在0.5與8微米之間，且較佳在1與5微米之間，在經構圖之光阻層之開孔中之銅層34上，隨後電鍍或無電鍍覆金層(未示出)，具有厚度在0.1與10微米之間，且較佳在0.5與5微米之間，於經構圖之光阻層之開孔中之經電鍍或經無電鍍敷鎳層上，接著移除光阻層，然後蝕刻不在銅層34下之銅之晶種層，接著蝕刻不在銅層34下之黏著/障壁層32。因此，藉由黏著/障壁層32、銅之晶種層、銅層34、經電鍍或經無電鍍敷鎳層及經電鍍或經無電鍍敷金層所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之經電鍍或經無電鍍敷金層可用以連接至第一個外部電路，其方式是將金導線或銅導線導線黏結至經電鍍或經無電鍍敷之金層及至第一個外部電路，或藉由將經電鍍或經無電鍍敷之金層與第一個外部電路之金層或錫-合金層黏結。
或者，金屬墊片、凸塊或線路34a可藉由一或多種適當製程形成，例如藉由一種製程，其包括濺射黏著/障壁層32，譬如鈦層、鈦-鎢-合金層、鈦-氮化物層、鉻層、鉭層或鉭-氮化物層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上，接著濺射銅之晶種層(未示出)，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳在0.05與0.5微米之間，於黏著/障壁層32上，然後在銅之晶種層上形成經構圖之光阻層，及在經構圖之光阻層中之多個開孔係使銅之晶種層之多個區域曝露，接著電鍍銅層34，具有厚度大於1微米，譬如在1與100微米之間，且較佳在5與60微米之間，在被經構圖之光阻層中之開孔所曝露之銅之晶種層區域上，然後電鍍或無電鍍覆鎳層(未示出)，具有厚度在0.5與8微米之間，且較佳在1與5微米之間，在經構圖之光阻層中之開孔之銅層34上，接著電鍍含錫層(未示出)，譬如錫-鉛-合金層、錫-銀-合金層或錫-銀-銅-合金層，具有厚度在1與150微米之間，且較佳在5與60微米之間，在經構圖之光阻層之開孔中之經電鍍或經無電鍍敷鎳層上，然後移除光阻層，接著蝕刻不在銅層34下之銅之晶種層，然後蝕刻不在銅層34下之黏著/障壁層32。因此，藉由黏著/障壁層32、銅之晶種層、銅層34、經電鍍或經無電鍍敷鎳層及經電鍍含錫層所提供之金屬墊片、凸塊或線路34a，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。金屬墊片、凸塊或線路34a之經電鍍含錫層可用以連接至第一個外部電路，其方式是將電鍍含錫層與第一個外部電路之金層或錫-合金層黏結。
在形成金屬墊片、凸塊或線路34a之後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化矽基板1上形成，而絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中，在絕緣層3上及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可在經薄化矽基板1之背側1a上形成，其可被稱為圖25G-25L中所示之步驟。因此，與圖25L中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可在形成金屬凸塊或立柱27之後進行。
在形成圖25N中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過金屬墊片、凸塊或線路34a被連接至第一個外部電路，及經過底部體系103之金屬凸塊或立柱27，至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖25O係為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，圖24A中所示之半導體晶圓10係包含多個開孔531、532、534、539及539'在保護層5上，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801，可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係在經構圖之電路層801之金屬層8012上及在保護層5上形成，而聚合體層98中之開孔980係在經構圖之電路層801之金屬層8012之接觸點801a上方，並使其外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可使用經構圖之電路層801與聚合體層96，在經薄化矽基板1之主動側面上形成。接著，焊劑32係在開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，而絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中，在絕緣層3上及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可在經薄化矽基板1之背側1a上形成，其可被稱為圖25G-25L中所示之步驟。因此，與圖25L中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801、聚合體層98及焊劑32之步驟，可在圖24B、24C及25A-25L中所示之步驟後進行。
在形成圖25O中所示之結構後，移除焊劑32。接著，使用晶粒鋸開製程，半導體晶圓10可被切成多個各別半導體晶片。自半導體晶圓10所切割之半導體晶片可被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是將金導線或銅導線導線黏結至上方護層體系102之經構圖電路層801之金、銅或鋁之接觸點801a及至第一個外部電路，或藉由將上方護層體系102之經構圖電路層801之接觸點801a與第一個外部電路之金層或錫-合金層軟焊料黏結，並經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖25P為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。在進行圖24B、24C及25A-25F中所示之步驟後，聚合體層14係在整體金屬層9上及在絕緣層3上形成，且在聚合體層14中之多個開孔14a係於整體金屬層9之多個區域上方，並使彼等外露，其可被稱為圖25G中所示之步驟。接著，黏著/障壁層16係在聚合體層14上及在被開孔14a所曝露之整體金屬層9之區域上形成，然後，晶種層18係在黏著/障壁層16上形成，其可被稱為圖25H中所示之步驟。接著，光阻層31係在晶種層18上形成，且在光阻層31中之多個開孔31a係使晶種層18曝露，其可被稱為圖25I中所示之步驟。然後，多個金屬凸塊或立柱27係在開孔31a中及在被開孔31a所曝露之晶種層18上形成，其可被稱為圖25J中所示之步驟。接著，移除光阻層31，其可被稱為圖25K中所示之步驟。然後，移除不在金屬凸塊或立柱27下之晶種層18，接著，移除不在金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，藉由金屬層4與9所提供之互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，且金屬凸塊或立柱27可在互相連接結構88上及在經薄化矽基板1之背側1a上形成。互相連接結構88可連接晶片外緩衝器42至內部電路21、22、23及24，並可連接金屬凸塊或立柱27至晶片外緩衝器42及至內部電路21、22、23及24。於圖25P中所示，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88、聚合體層14、金屬層16與18及金屬凸塊或立柱27形成，且聚合體層14中之開孔14a係在互相連接結構88上。在形成圖25P中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成多個各別半導體晶片。
或者，在形成圖25P中所示之結構後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係在保護層5中形成，以曝露金屬線路或墊片600，然後於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖24B、24C及25A-25L中所示之步驟前進行。在圖24B、24C及25A-25L中所示之步驟後，進行圖25P中所示之步驟。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，且半導體晶片之底部體系103之金屬凸塊或立柱27可經過底部體系103之互相連接結構88，被連接至內部電路21、22、23及24以及晶片外緩衝器42。
圖25Q為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，焊劑32可在開孔531、532、534、539及539'中及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。然後，包含聚合體層14與金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。因此，與圖25P中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
在形成圖25Q中所示之結構後，移除焊劑32。接著，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及/或經過圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示上方護層體系102之一，被連接至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖25R為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，金屬墊片、凸塊或線路34a可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖25N中所示之製程。於圖25R中所示金屬墊片、凸塊或線路34a之規格，可被稱為如圖25N中所示金屬墊片、凸塊或線路34a之規格。在形成金屬墊片、凸塊或線路34a之後，可進行圖24B中所示之步驟。然後，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。然後，包含聚合體層14與金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。因此，與圖25P中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，在保護層5上及在被開孔531、532、534、539及539'所曝露金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成金屬凸塊或立柱27之後進行。
在形成圖25R中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過金屬墊片、凸塊或線路34a，被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖25S為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之開孔980係在經構圖電路層801之金屬層8012之接觸點801a上方，並使其外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801與聚合體層98形成。接著，焊劑32係於開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，包含聚合體層14與金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。因此，與圖25P中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801與聚合體層98之步驟可於形成金屬凸塊或立柱27之後進行。
在形成圖25S中所示之結構後，可移除焊劑32。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，其方式是將金導線或銅導線以導線黏結至上方護層體系102之經構圖電路層801之金、銅或鋁接觸點801a及至該第一個外部電路，或經由將上方護層體系102之經構圖電路層801之接觸點801a以該第一個外部電路之金層或錫合金層焊料黏結，且可經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖25T為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或.墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15M中所示之製程。接著，藉由金屬層89a、89b及89c所提供之多個金屬凸塊89可於聚合體層98上及在被開孔980所曝露之金屬層8012之接觸點801a上形成，其可被稱為圖15M中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801、聚合體層98及金屬凸塊89形成。在形成金屬凸塊89後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，包含聚合體層14與金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。因此，與圖25P中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801、聚合體層98、金屬層89a及金屬凸塊89之步驟可於形成金屬凸塊或立柱27之後進行。
在形成圖25T中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過上方護層體系102之金屬凸塊89，被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。經構圖之電路層801係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊89至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖25U為橫截面圖，顯示一種封裝物，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801與聚合體層98形成。接著，焊劑可於開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。
在形成該焊劑後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，聚合體層14可於互相連接結構88之整體金屬層9上及在絕緣層3上形成，且於聚合體層14中之多個開孔14a係在整體金屬層9之多個區域上方，並使彼等外露，其可被稱為圖25G中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103可以絕緣層3、藉由金屬層4與9所提供之互相連接結構88及聚合體層14形成，且於聚合體層14中之開孔14a係在互相連接結構88上方。然後，移除焊劑，以曝露被開孔980所曝露之金屬層8012之接觸點801a。
或者，在圖24B中所示之步驟可於形成經構圖之電路層801與聚合體層98之步驟前進行。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，包含互相連接結構88、聚合體層14及聚合體層14中之開孔14a之結構，可於經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25G中所示之步驟。接著，焊劑可於開孔14a中及在被開孔14a所曝露之整體金屬層9之區域上形成。然後，經構圖之電路層801、聚合體層98及聚合體層98中之開孔980可在經薄化矽基板1之主動側面上形成，其可被稱為圖15D-15I中所示之步驟。接著，移除焊劑，以曝露被開孔980所曝露之金屬層8012之接觸點801a。
於移除焊劑後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。然後，使用導線黏結製程，多條經導線黏結之導線129，譬如經導線黏結之金導線或經導線黏結之銅導線，可被黏結至從半導體晶圓10所切割之半導體晶片之體系102與103上。例如，經導線黏結之導線129可為經導線黏結之金導線球，其係與被開孔14a所曝露之整體金屬層9之金、銅、鋁或鈀區域，且與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。或者，經導線黏結之導線129可為經導線黏結之銅導線球，其係與被開孔14a所曝露之整體金屬層9之金、銅、鋁或鈀區域，且與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。
圖25V為橫截面圖，顯示一種封裝物，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801與聚合體層98形成。接著，焊劑可於開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。
在形成該焊劑後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，包含聚合體層14與金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。因此，與圖25P中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。接著，移除焊劑，以曝露被開孔980所曝露之金屬層8012之接觸點801a。
於移除焊劑後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是將多條導線129(譬如金導線或銅導線)以導線黏結至上方護層體系102之金屬層8012之區域801a及至該第一個外部電路，且可經由將底部體系103之金屬凸塊或立柱27與第二個外部電路黏結，而被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
例如，使用導線黏結製程，經導線黏結之導線129可為經導線黏結之金導線球，其係與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。或者，使用導線黏結製程，經導線黏結之導線129可為經導線黏結之銅導線球，其係與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。
或者，在圖24B中所示之步驟可於形成經構圖之電路層801與聚合體層98之步驟前進行。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，包含聚合體層14、開孔14a及金屬凸塊或立柱27之結構可於經薄化矽基板1之背側1a上形成，其可被稱為圖25P中所示之步驟。然後，經構圖之電路層801、聚合體層98及聚合體層98中之開孔980可在經薄化矽基板1之主動側面上形成，其可被稱為圖15D-15I中所示之步驟。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。然後，使用導線黏結製程，經導線黏結之導線129，譬如經導線黏結之金導線或經導線黏結之銅導線，可被黏結至被半導體晶片之開孔980所曝露之金屬層8012之區域801a上。
圖25W為橫截面圖，顯示一種封裝物，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15M中所示之製程。接著，藉由金屬層89a、89b及89c所提供之多個金屬凸塊89可於聚合體層98上及在被開孔980所曝露之金屬層8012之接觸點801a上形成，其可被稱為圖15M中所示之步驟。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801、聚合體層98及金屬凸塊89形成。
在形成金屬凸塊89後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，聚合體層14可於互相連接結構88之整體金屬層9上及在絕緣層3上形成，且於聚合體層14中之多個開孔14a係在整體金屬層9之多個區域上方，並使彼等外露，其可被稱為圖25G中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88及聚合體層14形成，且於聚合體層14中之開孔14a係在互相連接結構88上方。在形成底部體系103後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是將上方護層體系102之金屬凸塊89與該第一個外部電路黏結，且可被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是將多條導線129(譬如金導線或銅導線)以導線黏結至底部體系103之整體金屬層9及至該第二個外部電路。
例如，使用導線黏結製程，經導線黏結之導線129可為經導線黏結之金導線球，其係與被開孔14a所曝露之整體金屬層9之金、銅、鋁或鈀區域黏結。或者，使用導線黏結製程，經導線黏結之導線129可為經導線黏結之銅導線球，其係與被開孔14a所曝露之整體金屬層9之金、銅、鋁或鈀區域黏結。
或者，在圖24B中所示之步驟可於形成經構圖之電路層801、聚合體層98及金屬凸塊89之步驟前進行。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，聚合體層14與聚合體層14中之開孔14a可於經薄化矽基板1之背側1a上形成，其可被稱為圖25G中所示之步驟。然後，焊劑可於開孔14a中及在被開孔14a所曝露之整體金屬層9之區域上形成。接著，包含經構圖之電路層801、聚合體層98及金屬凸塊89之結構可在經薄化矽基板1之主動側面上形成，其可被稱為圖15D-15H與15M中所示之步驟。然後，移除焊劑。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，使用導線黏結製程，經導線黏結之導線129，譬如經導線黏結之金導線或經導線黏結之銅導線，可被黏結至被半導體晶片聚合體層14中之開孔14a所曝露之整體金屬層9區域上。
圖26A-26G為橫截面圖，顯示一種根據本發明揭示內容在半導體晶圓背側上形成底部結構技術之底部體系103之製程。參考圖26A，於圖24B、24C及25A-25D中所示之步驟後，光阻層51，譬如正型光阻層或負型光阻層，其具有厚度在1與200微米之間，且較佳為在2與150微米之間，可藉由旋轉塗覆製程、網版印刷製程、層合製程或噴霧製程，於光阻層29上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成多個開孔51a，其係曝露前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域9a。例如，1X步進器或1X接點對準器可用以在曝光製程期間使光阻層51曝光。各開孔51a具有所要之寬度W3，例如大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間。
例如，光阻層51可藉由一或多種適當製程形成，例如藉由旋轉塗覆正型光敏性聚合體層，具有厚度在1與200微米之間，且較佳在2與150微米之間，於前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上及在光阻層29上，然後使用具有G-線、H-線及I-線之至少兩種之1X步進器或接點對準器，使光敏性聚合體層曝光，且G-線具有範圍為例如約434至438奈米之波長，H-線具有範圍為例如約403至407奈米之波長，及I-線具有範圍為例如約363至367奈米之波長，接著使經曝光之聚合體層顯像，其方式是將顯像劑噴霧與攪煉在半導體晶片10上，或將半導體晶圓10浸沒至顯像劑中，然後使用去離子水清洗半導體晶圓10，並經由使半導體晶圓10旋轉，使半導體晶圓10乾燥。於顯像後，自整體金屬層9移除殘留聚合材料或其他污染物之浮渣移除製程，可利用O2 電漿或含有低於200PPM氟與氧之電漿進行。藉由此等製程，光阻層51可經構圖而具有開孔51a，曝露出前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a。
參考圖26B，於圖26A中所示步驟後，多個具有厚度大於1微米之金屬凸塊或立柱27可於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成。金屬凸塊或立柱27之材料可包括金、鎳、錫、軟焊料、鈀、銅、鋁或前文所述材料之複合材料。
例如，金屬凸塊或立柱27可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳為在20與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍金層至厚度在1與30微米之間，且較佳為在1與25微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之金。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鈀層至厚度在1與30微米之間，且較佳為在1與25微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鈀。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鎳層至厚度在1與100微米之間，且較佳為在5與60微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鎳。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳為在20與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆金層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在10與150微米之間，且較佳為在20與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆金層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之四金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，接著電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀，然後電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鈀層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與250微米之間，且較佳為在10與100微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍鎳層至厚度在5與150微米之間，且較佳為在10與60微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鎳，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與250微米之間，且較佳為在10與100微米之間，於開孔51a中及在開孔51a中之所電鍍鎳層上。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與100微米之間，且較佳為在10與50微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在1與10微米之間，且較佳為在3與8微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在30與250微米之間，且較佳為在50與150微米之間，於開孔51a中及在開孔51a中之所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱27可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與100微米之間，且較佳為在10與50微米之間，於開孔51a中及在開孔51a中之所電鍍銅層上。
參考圖26C，在形成金屬凸塊或立柱27後，光阻層29與51係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29與51之一些殘留物可能仍然留在金屬層4之晶種層4b、整體金屬層9及金屬凸塊或立柱27上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自晶種層4b、自整體金屬層9及自金屬凸塊或立柱27移除。
因此，金屬凸塊或立柱27可在移除光阻層29與51之後，於整體金屬層9上形成。各金屬凸塊或立柱27具有寬度W3大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間，且大於各微細線條金屬層60之寬度，並具有高度H1大於1微米，譬如在1與300微米之間，在5與250微米之間，在10與100微米之間，或在5與50微米之間。於相鄰兩個金屬凸塊或立柱27間之節距P1可在10與50微米之間，或在50與200微米之間。金屬凸塊或立柱27可用以與外部電路黏結，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、可撓性基板、金屬基板、玻璃基板或陶瓷基板。
或者，另一種在整體金屬層9上形成金屬凸塊或立柱27之製程可藉由下列步驟進行。參考圖26D，於圖24B、24C及25A-25D中所示之步驟後，光阻層29可使用無機溶液或使用具有醯胺之有機溶液移除。於移除光阻層29之後，在圖26A中所示之光阻層51可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上及在金屬層4之晶種層4b上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成開孔51a，曝露出前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a。各開孔51a具有寬度W3大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間。如圖26D中所示形成光阻層51與光阻層51中之開孔51a之製程，可被稱為如圖26A中所示形成光阻層51與光阻層51中之開孔51a之製程。
參考圖26E，於圖26D中所示之步驟後，在圖26B中所示之金屬凸塊或立柱27係於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成，其可被稱為圖26B中所示之步驟。於圖26E中所示金屬凸塊或立柱27之規格，可被稱為圖26B中所示金屬凸塊或立柱27之規格。在形成如圖26E中所示之金屬凸塊或立柱27後，光阻層51係使用無機溶液或使用具有醯胺之有機溶液移除。因此，金屬凸塊或立柱27可在移除光阻層51之後，於整體金屬層9上形成。
參考圖26F，於整體金屬層9上形成金屬凸塊或立柱27後，移除不在整體金屬層9下之金屬層4，其方式是蝕刻不在整體金屬層9下之晶種層4b，然後蝕刻不在整體金屬層9下之黏著/障壁層4a。如圖26F中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程，可被稱為如圖25F中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程。
因此，藉由金屬層4與整體金屬層9所提供之互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且整體金屬層9之側壁並未藉由金屬層4之黏著/障壁層4a與晶種層4b覆蓋。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，連接晶片外緩衝器42至金屬凸塊或立柱27，且連接內部電路21、22、23及24至金屬凸塊或立柱27。晶片外ESD電路43係經過微細線條金屬線路639被連接至晶片外緩衝器42，且經過互相連接結構88被連接至金屬凸塊或立柱27。
接著，參考圖26G，聚合體層14係在互相連接結構88之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且多個開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，在經薄化矽基板1之背側1a上之底部體系103，係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88、金屬凸塊或立柱27及聚合體層14形成，且於聚合體層14中之開孔14a係在互相連接結構88上方。在圖26G中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖26G中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖24B、24C、25A-25D及26A-26G中所示之步驟前進行。在圖24B、24C、25A-25D及26A-26G中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。半導體晶片包含底部體系103，而底部體系103包含絕緣層3於經薄化矽基板1之背側1a上，及在穿透矽通孔11a、11b、11c、11d及11e中，互相連接結構88於經薄化矽基板1之背側1a上，在穿透矽通孔11a、11b、11c、11d及11e中，及在絕緣層3上，聚合體層14在經薄化矽基板1之背側1a上，於互相連接結構88上，及在絕緣層3上，以及金屬凸塊或立柱27於經薄化矽基板1之背側1a上，及在互相連接結構88上。
圖26H為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，焊劑32可於開孔531、532、534、539及539'中及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且金屬凸塊或立柱27可於互相連接結構88上形成，其可被稱為圖25A-25D與26A-26F中所示之步驟。接著，聚合體層14係在互相連接結構88上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，與圖26G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
於形成圖26H中所示之結構後，移除焊劑32。接著，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及/或經過圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示上方護層體系102之一，被連接至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖26I為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，金屬墊片、凸塊或線路34a可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖25N中所示之製程。於圖26I中所示金屬墊片、凸塊或線路34a之規格，可被稱為如圖25N中所示金屬墊片、凸塊或線路34a之規格。在形成金屬墊片、凸塊或線路34a後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且金屬凸塊或立柱27可於互相連接結構88上形成，其可被稱為圖25A-25D與26A-26F中所示之步驟。接著，聚合體層14係在互相連接結構88上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，與圖26G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成聚合體層14之後進行。
在形成圖26I中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過金屬墊片、凸塊或線路34a，被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖26J為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之開孔980係在經構圖電路層801之金屬層8012之接觸點801a上方，並使其外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801與聚合體層98形成。接著，焊劑32係於開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且金屬凸塊或立柱27可於互相連接結構88上形成，其可被稱為圖25A-25D與26A-26F中所示之步驟。接著，聚合體層14係在互相連接結構88上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，與圖26G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801與聚合體層98之步驟可於形成聚合體層14之後進行。
在形成圖26J中所示之結構後，移除焊劑32。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，其方式是將金導線或銅導線以導線黏結至經構圖電路層801之金、銅或鋁之接觸點801a及至該第一個外部電路，或經由將經構圖電路層801之接觸點801a與該第一個外部電路之金層或錫合金層焊料黏結，且可經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖26K為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，且多個金屬凸塊或立柱141可在經構圖電路層801之金屬層8012之多個金、銅、鎳、鋁或鈀區域上形成。黏著/障壁/晶種層8011係於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，且金屬層8012係於黏著/障壁/晶種層8011上形成。在形成金屬凸塊或立柱141後，聚合體層98可於經構圖電路層801之金屬層8012上及在保護層5上形成，且多個開孔980係於聚合體層98中形成，以露出金屬凸塊或立柱141之頂部表面與側壁。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801、金屬凸塊或立柱141及聚合體層98形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且金屬凸塊或立柱27可於互相連接結構88上形成，其可被稱為圖25A-25D與26A-26F中所示之步驟。接著，聚合體層14係在互相連接結構88上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，與圖26G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801、金屬凸塊或立柱141及聚合體層98之步驟可於形成聚合體層14之後進行。
金屬凸塊或立柱141具有寬度大於3微米，譬如在5與100微米之間，與高度大於1微米，譬如在5與150微米之間，或在10與100微米之間。金屬凸塊或立柱141之材料可包括金、銅、鎳、鋁、鈀、軟焊料或前文所述材料之複合材料。金屬凸塊或立柱141可用以與外部電路黏結，譬如印刷電路板、可撓性基板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
例如，金屬凸塊或立柱141可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍銅層至厚度在5與100微米之間，在10與150微米之間，或在20與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍金層至厚度在1與30微米之間，在10與25微米之間，或在3與50微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鈀層至厚度在1與30微米之間，在10與25微米之間，或在3與50微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鎳層至厚度在5與100微米之間，且較佳為在10與60微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在5與100微米之間，在10與150微米之間，或在20與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於所電鍍之銅層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之四金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上，接著電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於所電鍍或無電鍍覆之鎳層上，然後電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於所電鍍或無電鍍覆之鈀層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與100微米之間，且較佳為在10與50微米之間，於所電鍍之銅層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍鎳層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與250微米之間，且較佳為在10與100微米之間，於所電鍍之鎳層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與100微米之間，且較佳為在10與50微米之間，於所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在1與10微米之間，且較佳為在3與8微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在30與250微米之間，且較佳為在50與150微米之間，於所電鍍或無電鍍覆之鎳層上。
或者，金屬凸塊或立柱141可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在5與150微米之間，且較佳為在10與100微米之間，於金屬層8012之金、銅、鎳、鋁或鈀區域上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度在5與100微米之間，且較佳為在10與50微米之間，於所電鍍之銅層上。
在形成圖26K中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過上方護層體系102之金屬凸塊或立柱141，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，且可經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。在經薄化矽基板1之主動側面上由金屬層8011與8012所構成之經構圖電路層801係連接晶片外緩衝器42至內部電路21、22、23及24，且經過金屬凸塊或立柱141連接晶片外緩衝器42與內部電路21、22、23及24至該第一個外部電路。在經薄化矽基板1之背側1a上藉由金屬層4與9所提供之互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且經過金屬凸塊或立柱27連接晶片外緩衝器42與內部電路21、22、23及24至該第二個外部電路。晶片外ESD電路43可經過微細線條金屬線路639被連接至經構圖之電路層801，且經過微細線條金屬線路639被連接至互相連接結構88。
圖27A-27Q為橫截面圖，顯示一種根據本發明揭示內容在半導體晶圓背側上形成底部結構技術之底部體系103之製程。參考圖27A，於圖24B、24C及25A-25D中所示之步驟後，光阻層51，譬如正型光阻層或負型光阻層，其具有厚度大於1微米，譬如在1與120微米之間，且較佳為在5與50微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於光阻層29上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成多個開孔51b，其係曝露前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域9a。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層51曝光。各開孔51b具有寬度W4在3與10微米之間，或在10與30微米之間。如圖27A中所示形成光阻層51與光阻層51中之開孔51b之製程，可被稱為如圖26A中所示形成光阻層51與光阻層51中之開孔51a之製程。
接著，參考圖27B，多個通孔柱塞58可於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成。通孔柱塞58之材料可包括金、鎳、錫、鈀、銀、鋁、銅或前文所述材料之複合材料。
例如，通孔柱塞58可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍銅層至厚度在1與100微米之間，且較佳為在2與30微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅。
或者，通孔柱塞58可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍或無電鍍覆金層至厚度在1與100微米之間，且較佳為在2與30微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，通孔柱塞58可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍或無電鍍覆鈀層至厚度在1與100微米之間，且較佳為在2與30微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
或者，通孔柱塞58可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍或無電鍍覆鎳層至厚度在1與100微米之間，且較佳為在2與30微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳。
或者，通孔柱塞58可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在1與100微米之間，且較佳為在2與30微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51b中及在開孔51b中之所電鍍銅層上。
或者，通孔柱塞58可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與10微米之間，於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔51b中及在開孔51b中之所電鍍或無電鍍覆之鎳層上。
參考圖27C，在形成通孔柱塞58之後，光阻層29與51係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29與51之一些殘留物可能仍然留在整體金屬層9與通孔柱塞58上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自整體金屬層9與通孔柱塞58移除。因此，通孔柱塞58可在移除光阻層29與51之後，於整體金屬層9上形成。各通孔柱塞58具有寬度W4在3與10微米之間，或在10與30微米之間，與高度在1與100微米之間，且較佳為在2與30微米之間。
或者，另一種在整體金屬層9上形成通孔柱塞58之製程可藉由下列步驟進行。參考圖27D，於圖24B、24C及25A-25D中所示之步驟後，光阻層29可使用無機溶液或使用具有醯胺之有機溶液移除。於移除光阻層29之後，前文所述之光阻層51，其具有厚度在1與120微米之間，且較佳為在5與50微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於金屬層4之晶種層4b上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成開孔51b，曝露出前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a。如圖27D中所示形成光阻層51與光阻層51中之開孔51b之製程，可被稱為如圖26A中所示形成光阻層51與光阻層51中之開孔51a之製程。
參考圖27E，於圖27D中所示之步驟後，在圖27B中所示之通孔柱塞58係於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成。如圖27E中所示於開孔51b中及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成通孔柱塞58之製程，可被稱為如圖27B中所示於開孔51b中及在被開孔51b所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成通孔柱塞58之製程。於圖27E中所示通孔柱塞58之規格，可被稱為圖27B中所示通孔柱塞58之規格。在形成通孔柱塞58之後，光阻層51係使用無機溶液或使用具有醯胺之有機溶液移除。因此，通孔柱塞58可在移除光阻層51之後，於整體金屬層9上形成。
參考圖27F，於整體金屬層9上形成通孔柱塞58之後，不在整體金屬層9下之金屬層4係以蝕刻方法移除。於圖27F中所示移除不在整體金屬層9下之金屬層4之製程，可被稱為如圖25F中所示移除不在整體金屬層9下之金屬層4之製程。因此，藉由金屬層4與整體金屬層9所提供之多個互相連接結構88可於經薄化之矽基板1中及在經薄化矽基板1之背側1a上形成，且整體金屬層9之側壁未被金屬層4覆蓋。互相連接結構88可連接晶片外緩衝器42至內部電路21、22、23及24，且連接晶片外緩衝器42至通孔柱塞58。
接著，參考圖27G，聚合體層142可藉由旋轉塗覆製程、層合製程或網版印刷製程，在絕緣層3上，於通孔柱塞58上，及在整體金屬層9上形成，其係包圍通孔柱塞58與整體金屬層9。聚合體層142具有厚度t6在10與200微米之間，且較佳為在15與50微米之間。聚合體層142之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
例如，聚合體層142可藉由一或多種適當製程形成，例如藉由旋轉塗覆負型光敏性聚醯亞胺層，其含有酯型先質，具有厚度在20與400微米之間，且較佳為在30與100微米之間，在絕緣層3上，於通孔柱塞58上，及在整體金屬層9上，然後烘烤經旋轉塗覆之聚醯亞胺層，接著在180與400℃之間，在180與250℃之間，在250與290℃之間，在290與400℃之間，或在200與390℃間之溫度下，於氮環境中或於不含氧環境中熟化或加熱經烘烤之聚醯亞胺層，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在10與200微米之間，且較佳為在15與50微米之間。藉由此方式，聚合體層142可在絕緣層3上，於通孔柱塞58上，及在整體金屬層9上形成，且包圍通孔柱塞58與整體金屬層9。
參考圖27H，於形成聚合體層142之後，拋光或機械拋光製程，且較佳為化學機械拋光(CMP)製程，係用以使聚合體層142之表面平面化，使通孔柱塞58曝露。被平面化之後，聚合體層142可具有厚度t7在7與80微米之間，且較佳為在10與30微米之間。通孔柱塞58之頂部表面58a可實質上與聚合體層142之頂部表面142a共平面。
接著，參考圖27I，黏著/障壁層64，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可藉由物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於聚合體層142之頂部表面142a上及在通孔柱塞58之頂部表面58a上形成，然後晶種層65，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可藉由物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層64上形成。黏著/障壁層64之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層65之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層142之頂部表面142a上及在通孔柱塞58之頂部表面58a上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射一種複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，於聚合體層142之頂部表面142a上及在通孔柱塞58之頂部表面58a上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，於鈦層上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於鈦-鎢-合金層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層142之頂部表面142a上及在通孔柱塞58之頂部表面58a上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉭層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層142之頂部表面142a上及在通孔柱塞58之頂部表面58a上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉻層上。
參考圖27J，於形成晶種層65之後，光阻層67，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在5與50微米之間，且較佳為在10與25微米之間，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於任何前文所述材料之晶種層65上形成。接著，光阻層67係以曝光與顯像之製程構圖，以在光阻層67中形成多個開孔67a，曝露出任何前文所述材料之晶種層65。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層67曝光。
例如，光阻層67可藉由一或多種適當製程形成，例如藉由旋轉塗覆正型光敏性聚合體層，具有厚度在5與50微米之間，且較佳為在10與25微米之間，於晶種層65上，然後使用具有G-線、H-線及I-線之至少兩種之1X步進器或接點對準器，使光敏性聚合體層曝光，且G-線具有範圍為例如約434至438奈米之波長，H-線具有範圍為例如約403至407奈米之波長，及I-線具有範圍為例如約363至367奈米之波長，接著使已曝光之聚合體層顯像，其方式是將顯像劑噴霧與攪煉在半導體晶片10上或將半導體晶圓10浸沒至顯像劑中，然後使用去離子水清洗半導體晶圓10，並經由使半導體晶圓10旋轉，使半導體晶圓10乾燥。於顯像後，自晶種層65移除殘留聚合材料或其他污染物之浮渣移除製程，可利用O2 電漿或含有低於200PPM氟與氧之電漿進行。藉由此等製程，光阻層67可以會曝露晶種層65之開孔67a構圖。
接著，參考圖27K，金屬層68，具有厚度大於1微米，譬如在1與50微米之間，且較佳為在2與20微米之間，可被電鍍於開孔67a中及在被開孔67a所曝露之任何前文所述材料之晶種層65上。金屬層68可為金、銅、銀、鈀、鉑、銠、釕、錸或鎳之單層或由前文所述金屬製成之複合材料層。
例如，金屬層68可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍金層至厚度在1與50微米之間，且較佳為在2與20微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之金層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之金。
或者，金屬層68可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與20微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅。
或者，金屬層68可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鈀層至厚度在1與50微米之間，且較佳為在2與20微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之鈀層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鈀。
或者，金屬層68可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鎳層至厚度在1與50微米之間，且較佳為在2與20微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層或鎳層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鎳。
或者，金屬層68可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與15微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆金層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔67a中及在開孔67a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬層68可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與15微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔67a中及在開孔67a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
或者，金屬層68可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與15微米之間，於被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，然後電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與5微米之間，於開孔67a中及在開孔67a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳。
或者，金屬層68可由藉一或多種適當製程形成之雙金屬層所構成，例如藉由電鍍鎳層至厚度在1與50微米之間，且較佳為在2與15微米之間，於開孔67a中及在被開孔67a所曝露之晶種層65上，較佳為前文所述銅層或鎳層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之鎳，然後電鍍或無電鍍覆金層或鈀層至厚度在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔67a中及在開孔67a中之所電鍍鎳層上。
或者，金屬層68可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與15微米之間，於被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與5微米之間，於開孔67a中及在開孔67a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆金層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔67a中及在開孔67a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之金。
或者，金屬層68可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度在1與50微米之間，且較佳為在2與15微米之間，於被開孔67a所曝露之晶種層65上，較佳為前文所述之銅層65，使用前文所述之電鍍溶液，以電鍍整體金屬層9之銅，接著電鍍或無電鍍覆鎳層至厚度在1與15微米之間，且較佳為在2與5微米之間，於開孔67a中及在開孔67a中之所電鍍銅層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鎳，然後電鍍或無電鍍覆鈀層至厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於開孔67a中及在開孔67a中之所電鍍或無電鍍覆之鎳層上，使用前文所述之電鍍或無電鍍覆溶液，以電鍍或無電鍍覆整體金屬層9之鈀。
參考圖27L，在形成金屬層68後，光阻層67可使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層67之一些殘留物可能仍然留在金屬層68上及於不在金屬層68下之晶種層65上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自金屬層68及自晶種層65移除。
接著，參考圖27M，不在金屬層68下之晶種層65與黏著/障壁層64係接著以蝕刻方法移除。於一種情況中，不在金屬層68下之晶種層65與黏著/障壁層65可隨後藉由乾蝕刻方法移除。關於乾蝕刻方法，不在金屬層68下之晶種層65與黏著/障壁層64兩者可接著藉由Ar濺射蝕刻製程移除；或者，不在金屬層68下之晶種層65與黏著/障壁層64兩者可隨後藉由反應性離子蝕刻(RIE)製程移除；或者，不在金屬層68下之晶種層65可經由Ar濺射蝕刻製程移除，然後不在金屬層68下之黏著/障壁層64可藉由反應性離子蝕刻(RIE)製程移除。於另一種情況中，不在金屬層68下之晶種層65與黏著/障壁層64可接著藉由濕蝕刻方法移除。關於濕蝕刻方法，當晶種層65為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻；當黏著/障壁層64為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層64為鈦層時，其可以含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻；當黏著/障壁層64為鉻層時，其可以含有鐵氰化鉀之溶液蝕刻。於另一種情況中，不在金屬層68下之晶種層65，譬如銅，可藉由含有NH4 OH之溶液或含有H2 SO4 之溶液移除，然後不在金屬層68下之黏著/障壁層64可藉由反應性離子蝕刻(RIE)製程移除。於另一種情況中，不在金屬層68下之晶種層65，譬如銅，可藉由含有NH4 OH之溶液或含有H2 SO4 之溶液移除，然後不在金屬層68下之黏著/障壁層64可藉由Ar濺射蝕刻製程移除。
接著，參考圖27N，聚合體層14可藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於聚合體層142之頂部表面142a上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上形成，且於聚合體層14中之多個開孔14a係在前文所述各種金屬層68之金、銅、鎳或鈀最上層之多個區域上方，並使彼等外露。聚合體層14具有厚度大於2微米，譬如在3與50微米之間，且較佳為在5與25微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
於一種情況中，聚合體層14可藉由一或多種適當製程形成，例如藉由旋轉塗覆負型光敏性聚醯亞胺層，具有厚度在6與100微米之間，於聚合體層142之頂部表面142a上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上，然後烘烤經旋轉塗覆之聚醯亞胺層，接著使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後使經曝光之聚醯亞胺層顯像，以形成多個會曝露金屬層68之開孔，接著在180與400℃之間，在180與250℃之間，在250與290℃之間，在290與400℃之間，或在200與390℃間之溫度下，於氮環境或於不含氧環境中熟化或加熱經顯像之聚醯亞胺層，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與50微米之間，然後以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被開孔14a所曝露之金屬層68移除。藉由此方式，聚合體層14可於聚合體層142之頂部表面142a上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上形成，且於聚合體層14中所形成之開孔14a係曝露前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域。
於另一種情況中，聚合體層14可藉由一或多種適當製程形成，例如藉由旋轉塗覆正型光敏性聚苯并唑層，具有厚度在3與50微米之間，於聚合體層142之頂部表面142a上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上，然後烘烤經旋轉塗覆之聚苯并唑層，接著使經烘烤之聚苯并唑層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚苯并唑層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚苯并唑層，然後使經曝光之聚苯并唑層顯像成多個會曝露金屬層68之開孔，接著在150與250℃之間，且較佳為在180與250℃之間，或在200與400℃之間，且較佳為在250與350℃間之溫度下，於氮環境或於不含氧環境中熟化或加熱經顯像之聚苯并唑層，歷經5與180分鐘之間，且較佳為30與120分鐘間之時間，經熟化之聚苯并唑層具有厚度在3與50微米之間，然後以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自被開孔14a所曝露之金屬層68移除。藉由此方式，聚合體層14可於聚合體層142之頂部表面142a上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上形成，且於聚合體層14中所形成之開孔14a係曝露前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域。
接著，參考圖27O，黏著/障壁層16，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上形成，然後晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層16上形成。黏著/障壁層16之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層18之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，於鈦層上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於鈦-鎢-合金層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉭層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉻層上。
參考圖27P，於圖27O中所示之步驟後，光阻層31可在任何前文所述材料之晶種層18上形成，且於光阻層31中之多個開孔31a係曝露任何前文所述材料之晶種層18，其可被稱為圖25I中所示之步驟。接著，多個金屬凸塊或立柱27可於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成。如圖27P中所示於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程，可被稱為如圖25J中所示於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程。於圖27P中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格。
接著，參考圖27Q，移除光阻層31，其可被稱為圖25K中所示之步驟。然後，移除不在金屬凸塊或立柱27下之晶種層18，接著移除不在金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88、通孔柱塞58、聚合體層14與142，金屬層16、18、64、65及68，以及金屬凸塊或立柱27形成，且於聚合體層14中之開孔14a係在金屬層68上方。於圖27Q中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖27Q中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖24B、24C、25A-25D及27A-27Q中所示之步驟前進行。在圖24B、24C、25A-25D及27A-27Q中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。半導體晶片之金屬凸塊或立柱27可經過金屬層68、通孔柱塞58及整體金屬層9，被連接至晶片外緩衝器42、晶片外ESD電路43，及內部電路21、22、23及24。藉由金屬層4、整體金屬層9、通孔柱塞58、黏著/障壁層64、晶種層65及金屬層68所提供之多個互相連接結構可於半導體晶片之經薄化矽基板1之背側1a上形成，且互相連接結構可連接晶片外緩衝器42至內部電路21、22、23及24，且可經過金屬凸塊或立柱27連接晶片外緩衝器42與內部電路21、22、23及24至外部電路。
圖27R為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，焊劑32可於開孔531、532、534、539及539'中及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。然後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且通孔柱塞58可於互相連接結構88上及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25D與27A-27F中所示之步驟。接著，聚合體層142與14、黏著/障壁層16與64、晶種層18與65、金屬層68及金屬凸塊或立柱27可於經薄化矽基板1之背側1a上形成，其可被稱為圖27G-27Q中所示之步驟。因此，與圖27Q中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
於形成圖27R中所示之結構後，移除焊劑32。接著，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及/或經過圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示上方護層體系102之一，被連接至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖27S為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，金屬墊片、凸塊或線路34a可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖25N中所示之製程。於圖27S中所示金屬墊片、凸塊或線路34a之規格，可被稱為如圖25N中所示金屬墊片、凸塊或線路34a之規格。在形成金屬墊片、凸塊或線路34a之後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且通孔柱塞58可於互相連接結構88上及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25D與27A-27F中所示之步驟。接著，聚合體層142與14、黏著/障壁層16與64、晶種層18與65、金屬層68及金屬凸塊或立柱27可於經薄化矽基板1之背側1a上形成，其可被稱為圖27G-27Q中所示之步驟。因此，與圖27Q中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成金屬凸塊或立柱27之後進行。
在形成圖27S中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過金屬墊片、凸塊或線路34a，被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖27T為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。接著，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。然後，聚合體層98係於經構圖電路層801之金屬層8012上及在保護層5上形成，且於聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15M中所示之製程。接著，藉由金屬層89a、89b及89c所提供之多個金屬凸塊89可於聚合體層98上及在被開孔980所曝露之金屬層8012之接觸點801a上形成，其可被稱為圖15M中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801、聚合體層98及金屬凸塊89形成。於形成金屬凸塊89之後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可在經薄化之矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且通孔柱塞58可於互相連接結構88上及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25D與27A-27F中所示之步驟。接著，聚合體層142與14、黏著/障壁層16與64、晶種層18與65、金屬層68及金屬凸塊或立柱27可於經薄化矽基板1之背側1a上形成，其可被稱為圖27G-27Q中所示之步驟。因此，與圖27Q中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，形成經構圖之電路層801、聚合體層98、金屬層89a及金屬凸塊89之步驟可於形成金屬凸塊或立柱27之後進行。
在形成圖27T中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過上方護層體系102之金屬凸塊89，被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
圖28A-28F為橫截面圖，顯示一種根據本發明揭示內容在半導體晶圓背側上形成底部結構技術之底部體系103之製程。參考圖28A，於圖24B、24C及25A-25F中所示之步驟後，絕緣層46，具有厚度t8大於0.1微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，可利用化學蒸氣沉積(CVD)製程，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。絕緣層46可為氧化矽、氧氮化矽或氮化矽(譬如Si3 N4 )之單層，由前文所述材料製成之複合材料層。
例如，絕緣層46可為無機層，譬如矽-氧化物層、矽-氧氮化物層或矽-氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上。或者，絕緣層46可為絕緣氮化物層，譬如矽-氮化物層或矽-氧氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上。或者，絕緣層46可為氧化物層，譬如矽-氧化物層或矽-氧氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上。或者，絕緣層46可由雙層所構成，其包含絕緣氮化物層，譬如矽-氮化物層或矽-氧氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，與氧化物層，譬如矽-氧化物層或矽-氧氮化物層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間，且較佳為在0.3與1微米之間，於絕緣氮化物層上。
參考圖28B，在形成絕緣層46之後，聚合體層14可使用一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於絕緣層46上形成，且在聚合體層14中之多個開孔14a係曝露整體金屬層9上方絕緣層46之多個區域。聚合體層14具有厚度在3與50微米之間，且較佳為在5與25微米之間，及聚合體層14可為苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂之單層。如圖28B中所示形成聚合體層14與聚合體層14中之開孔14a之製程，可被稱為如圖25G中所示形成聚合體層14與聚合體層14中之開孔14a之製程。
參考圖28C，於圖28B中所示之步驟後，被開孔14a所曝露之絕緣層46區域可以乾蝕刻方法移除，譬如增強之電漿蝕刻方法。因此，於聚合體層14中之開孔14a係在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域上方，並使彼等外露。
接著，參考圖28D，黏著/障壁層16，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成，然後晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層16上形成。黏著/障壁層16之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭或氮化鉭，而晶種層18之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，在鈦層上，晶種層18可藉由一或多種適當製程形成，例如，藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，在鈦-鎢-合金層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，於聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，在含鉭層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，在含鉻層上。
參考圖28E，於圖28D中所示之步驟後，光阻層31可在晶種層18上形成，且在光阻層31中之多個開孔31a係曝露晶種層18，其可被稱為圖25I中所示之步驟。接著，多個金屬凸塊或立柱27可在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成。如圖28E中所示，在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程，可被稱為如圖25J中所示，在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程。如圖28E中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格。
接著，參考圖28F，移除光阻層31，其可被稱為圖25K中所示之步驟。然後，移除不在金屬凸塊或立柱27下之晶種層18，接著，移除不在金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、藉由金屬層4與9所提供之互相連接結構88、絕緣層46、聚合體層14、金屬層16與18及金屬凸塊或立柱27形成，且聚合體層14中之開孔14a係在互相連接結構88上方。在圖28F中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖28F中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、181、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖24B、24C、25A-25F及28A-28F中所示之步驟前進行。於圖24B、24C、25A-25F及28A-28F中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。藉由金屬層4與9所提供之互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。晶片外ESD電路43係經過微細線條金屬線路639被連接至晶片外緩衝器42。
圖28G係為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。然後，焊劑32可在開孔531、532、534、539及539'中及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成。接著，可進行圖24B中所示之步驟。然後，穿透矽通孔11a、11b、11c、11d及11e可在經薄化矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。隨後，互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，絕緣層46、聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可在經薄化矽基板1之背側1a上形成，其可被稱為圖28A-28F中所示之步驟。因此，與圖28F中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
在形成圖28G中所示之結構後，移除焊劑32。接著，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過底部體系103之金屬凸塊或立柱27，被連接至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及/或經過圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之一，被連接至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖28H係為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，於圖24A中所示之半導體晶圓10係包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。然後，金屬墊片、凸塊或線路34a可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖25N中所示之製程。於圖28H中所示金屬墊片、凸塊或線路34a之規格，可被稱為如圖25N中所示金屬墊片、凸塊或線路34a之規格。在形成金屬墊片、凸塊或線路34a後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d 及 11e可在經薄化矽基板1中形成，且絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，互相連接結構88可於穿透矽通孔11a、11b、11c、11d 及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。隨後，絕緣層46、聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可於經薄化矽基板1之背側1a上形成，其可被稱為圖28A-28F中所示之步驟。因此，與圖28F中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成金屬凸塊或立柱27之後進行。
在形成圖28H中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過金屬墊片、凸塊或線路34a，被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖28I係為橫截面圖，顯示一種半導體晶圓，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，圖24A中所示之半導體晶圓10係包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。然後，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。接著，聚合體層98係在經構圖電路層801之金屬層8012上及在保護層5上方形成，且在聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15M中所示之製程。然後，藉由金屬層89a、89b及89c所提供之多個金屬凸塊89可在聚合體層98上及在被開孔980所曝露之金屬層8012之接觸點801a上形成，其可被稱為圖15M中所示之製程。因此，上方護層體系102可在經薄化矽基板1之主動側面上，以經構圖之電路層801、聚合體層98及金屬凸塊89形成。在形成金屬凸塊89後，可進行圖24B中所示之步驟。接著，穿透矽通孔11a、11b、11c、11d及11e可於經薄化矽基板1中形成，且絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。隨後，互相連接結構88可於穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。接著，絕緣層46、聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可於經薄化矽基板1之背側1a上形成，其可被稱為圖28A-28F中所示之步驟。因此，與圖28F中所示底部體系103相同之底部體系103可於經薄化矽基板1之背側1a上形成。或者，形成經構圖電路層801、聚合體層98、金屬層89a及金屬凸塊89之步驟可於形成金屬凸塊或立柱27之後進行。
在形成圖中28I中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可經過上方護層體系102之金屬凸塊89，被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，及經過底部體系103之金屬凸塊或立柱27，被連接至第二個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。互相連接結構88係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊或立柱27至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。經構圖電路層801係連接晶片外緩衝器42至內部電路21、22、23及24，且連接金屬凸塊89至晶片外緩衝器42，至晶片外ESD電路43，及至內部電路21、22、23及24。
圖28J係為橫截面圖，顯示一種封裝物，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，圖24A中所示之半導體晶圓10係包含多個開孔531、532、534、539及539'在保護層5中，以曝露金屬線路或墊片600之多個區域600a。開孔531、532、534、539及539'係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔531、532、534、539及539'之底部上。然後，由黏著/障壁/晶種層8011與金屬層8012所構成之經構圖電路層801可在保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖15D-15H中所示之步驟。接著，聚合體層98係在經構圖電路層801之金屬層8012上及在保護層5上形成，且在聚合體層98中之多個開孔980係在經構圖電路層801之金屬層8012之多個接觸點801a上方，並使彼等外露，其可被稱為圖15I中所示之製程。因此，上方護層體系102可於經薄化矽基板1之主動側面上，以經構圖之電路層801與聚合體層98形成。然後，焊劑可在開孔980中及在被開孔980所曝露之金屬層8012之接觸點801a上形成。
在形成該焊劑後，可進行圖24B中所示之步驟。然後，穿透矽通孔11a、11b、11c、11d及11e可在經薄化矽基板1中形成，且絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，互相連接結構88可在穿透矽通孔11a、11b、11c、11d及11e中及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。然後，絕緣層46、聚合體層14、黏著/障壁層16、晶種層18及金屬凸塊或立柱27可在經薄化矽基板1之背側1a上形成，其可被稱為圖28A-28F中所示之步驟。因此，與圖28F中所示底部體系103相同之底部體系103可於經薄化矽基板1之背側1a上形成。接著，移除焊劑，以曝露被開孔980所曝露之金屬層8012之接觸點801a。
在移除該焊劑後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，半導體晶片可被連接至第一個外部電路，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是將多條導線129，譬如金導線或銅導線，以導線黏結至上方護層體系102之金屬層8012之區域801a及至該第一個外部電路，且可經由將底部體系103之金屬凸塊或立柱27與第二個外部電路黏結，譬如印刷電路板、球格柵陣列(BGA)基板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，而被連接至第二個外部電路。例如，經導線黏結之導線129可為經導線黏結之金導線球，其係與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。或者，經導線黏結之導線129可為經導線黏結之銅導線球，其係與被開孔980所曝露之金屬層8012之金、銅、鋁或鈀區域801a黏結。
圖29A-29T顯示經簡化之半導體晶片電路圖，其中兩條虛線表示半導體晶片之保護層5與半導體晶片之經薄化矽基板1之背側1a，粗線路表示於保護層5上方所形成及在背側1a下方所形成之金屬結構，且微細線路表示在保護層5與矽基板1間之金屬線路。
圖29A係衍生自圖1C。半導體晶片係包含電源互連體81與81P，譬如電源匯流排(metal bus)、電源線路或電源線，在保護層5上方，接地互連體82，譬如接地匯流排(metal bus)、接地線路或接地線，在保護層5上方，電壓調節器或轉換器電路41，在保護層5與經薄化矽基板1之背側1a之間，多個內部電路21、22、23及24，在保護層5與經薄化矽基板1之背側1a之間，多個微細線條金屬線路611、612a、612b、612c、614、619、619'、621、622a、622b、622c、624及629，在保護層5與經薄化矽基板1之背側1a之間，多個開孔511、512、514、519、519'、521、522、524及529，在保護層5中，多個穿透矽通孔11a、11b、11c、11d、11e及11f，在經薄化之矽基板1中，多個互相連接結構88，在經薄化矽基板1之背側1a上，感應器36，在經薄化矽基板1之背側1a上，及電容器87，在經薄化矽基板1之背側1a上。為改良調節器在半導體晶片中調節電源電壓Vcc之功能，感應器36與電容器87可被提供以併入電壓調節器或轉換器電路41中。於圖29A中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29A中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29A中所示形成穿透矽通孔11a、11b、11c、11d、11e及11f之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
電源互連體81P可連接電壓調節器或轉換器41之電源節點，以輸送來自外部電路譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板之電源電壓Vdd輸入。電源互連體81可連接電壓調節器或轉換器電路41之節點P與內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp，以分配經調節或轉換之電源電壓Vcc。接地互連體82可連接電壓調節器或轉換器電路41之接地節點Rs與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws，以分配接地參考電壓Vss。
在經薄化矽基板1之背側1a上之互相連接結構88係包含接地互連體88a，譬如接地匯流排(metal bus)、接地線路或接地線，用以輸送接地參考電壓Vss，電源互連體88b，譬如電源匯流排(metal bus)、電源線路或電源線，用以輸送來自外部電路之電源電壓Vdd輸入，及電源互連體88c，譬如電源匯流排(metal bus)、電源線路或電源線，用以輸送來自電壓調節器或轉換器電路41之節點P之經調節或轉換之電源電壓Vcc輸出。
接地互連體88a可被連接至經薄化矽基板1之背側1a下方所形成之電容器87之端子，經過穿透矽通孔11b與微細線條金屬線路629被連接至電壓調節器或轉換器電路41之接地節點Rs，經過穿透矽通孔11b、11c、11d及11e與微細線條金屬線路629、621、622a及624被連接至接地互連體82，及經過穿透矽通孔11c、11d及11e與微細線條金屬線路621、622b、622c及624被連接至內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。
電源互連體88b可經過穿透矽通孔11a與微細線條金屬線路619被連接至保護層5上方之電源互連體81P，經過穿透矽通孔11a與微細線條金屬線路619被連接至電壓調節器或轉換器電路41之電源節點，及被連接至經薄化矽基板1之背側1a下方所形成之感應器36之端子。
電源互連體88c可經過穿透矽通孔11f與微細線條金屬線路619'被連接至電源互連體81，經過通孔11f與微細線條金屬線路619'被連接至電壓調節器或轉換器電路41之節點P，被連接至感應器36之另一個端子，及被連接至電容器87之另一個端子。
圖29B係衍生自圖29A與1D。加至圖29a之結構，電源互連體88b可經過穿透矽通孔11h及經過微細線條金屬線路649，被進一步連接至ESD電路44之節點Dp，如圖29B中所示。電源互連體81P可經過保護層5中之開孔549及經過微細線條金屬線路649，被進一步連接至ESD電路44之節點Dp。接地互連體88a可經過穿透矽通孔11g及經過微細線條金屬線路649'，被進一步連接至ESD電路44之節點Dg。接地互連體82可經過在保護層5中之開孔549'及經過微細線條金屬線路649'，被進一步連接至ESD電路44之節點Dg。如圖29B中所示形成穿透矽通孔11a、11b、11c、11d、11e、11f、11g及11h之製程，可被稱為如圖24C-24H或圖241-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
圖29C係衍生自圖1B。互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。互相連接結構88為接地互連體，譬如接地匯流排(metal bus)、接地線路或接地線，用以輸送接地電壓Vss，並經過穿透矽通孔11被連接至接地節點Rs、Ts、Us、Vs及Ws。於圖29C中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29C中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29C中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
圖29D係衍生自圖12B。互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。電容器87可被提供在經薄化矽基板1之背側1a上，使用圖32A-32N、圖33A-33K、圖33N-33U、圖33V與33W、圖33X與33Y或圖35A-35D中所示之步驟。互相連接結構88係包含接地互連體88a，譬如接地匯流排(metal bus)、接地線路或接地線，與電源互連體88b，譬如電源匯流排(metal bus)、電源線路或電源線。用以輸送接地電壓Vss之接地互連體88a可經過穿透矽通孔11被連接至ESD電路44之節點，至接地節點Ts、Us、Vs及Ws，及至電容器87之端子。用以輸送來自外部電路之電源電壓Vdd輸入之電源互連體88b，譬如球格柵陣列(BGA)基板、印刷電路板、另一個半導體晶片、金屬基板、玻璃基板或陶瓷基板，可被連接至保護層5上方之電源互連體81P，及經過穿透矽通孔11與微細線條金屬線路649被連接至ESD電路44之節點Dp。電源互連體88b亦可被連接至電容器87之另一個端子。於圖29D中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29D中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29D中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29E，包含電源互連體88b與互相連接結構88之接地互連體88a可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖12C中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)82，可在經薄化矽基板1之背側1a上，以接地互連體88a譬如接地匯流排(metal bus)、接地線路或接地線置換，且於圖12C中所示在保護層5上之電源匯流排(metal bus)81P，可在經薄化矽基板1之背側上，以電源互連體88b譬如電源匯流排(metal bus)、電源線路或電源線置換。使用圖32A-32N、圖33A-33K、圖33N-33U、圖33V與33W、圖33X與33Y或圖35A-35D中所示之步驟，電容器87可被提供在經薄化矽基板1之背側1a上。用以輸送接地電壓Vss之接地互連體88a可經過穿透矽通孔11被連接至ESD電路44之節點Dg，及至接地節點Ts、Us、Vs及Ws。接地互連體88a亦可被連接至電容器87之端子。用以輸送來自外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、另一個半導體晶片、金屬基板、玻璃基板或陶瓷基板之電源電壓Vdd輸入之電源互連體88b，可經過穿透矽通孔11被連接至ESD電路44之節點Dp，及至電源節點Tp、Up、Vp及Wp。電源互連體88b亦可被連接至電容器87之另一個端子。於圖29E中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29E中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29E中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29F，包含接地互連體88a與電源互連體88b之互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖12D中所示在保護層5上方之金屬線路、匯流排(metal bus)或平面(metal plane)82，可在經薄化矽基板1之背側1a上，以接地互連體88a譬如接地匯流排(metal bus)、接地線路或接地線置換，且於圖12D中所示在保護層5上方之電源金屬線路、匯流排(metal bus)或平面(metal plane)81，可在經薄化矽基板1之背側1a上，以電源互連體88b譬如電源匯流排(metal bus)、電源線路或電源線置換。電容器87可被提供在經薄化矽基板1之背側1a上，使用圖32A-32N、圖33A-33K、圖33N-33U、圖33V與33W、圖33X與33Y或圖35A-35D中所示之步驟。用以輸送接地電壓Vss之接地互連體88a可經過穿透矽通孔11，被連接至ESD電路44與45之節點Dg與Dg'，及至接地節點Ts、Us、Vs及Ws。接地互連體88a亦可被連接至電容器87之端子。用以輸送來自外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、另一個半導體晶片、金屬基板、玻璃基板或陶瓷基板之電源電壓Vdd輸入之電源互連體88b，可被連接至ESD電路44與45之節點Dp與Dp'，及經過穿透矽通孔11被連接至電源節點Tp、Up、Vp及Wp。電源互連體88b亦可被連接至電容器87之另一個端子。於圖29F中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29F中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29F中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29G、29H或29K，包含兩個金屬互連體88c與88d之互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖8B、8C或8F中所示在保護層5上方之金屬線路、匯流排(metal bus)或平面(metal plane)83，可在經薄化矽基板1之背側1a上，以金屬互連88c譬如金屬線路或金屬線置換，且於圖8B、8C或8F中所示在保護層5上方之再分佈金屬線路83r，可在經薄化矽基板1之背側1a上，以金屬互連88d譬如金屬線路或金屬線置換。前文所述之金屬凸塊或立柱27可被提供在金屬互連88d上。前文所述之電源互連體81P，譬如電源匯流排(metal bus)、電源線路或電源線，其係經過保護層5中之一個開孔50，被連接至晶片外ESD電路43之一個節點，可使用前文所述之頂部後護層技術，被提供在保護層5上方。前文所述之接地互連體82，譬如接地匯流排(metal bus)、接地線路或接地線，其係經過保護層5中之另一個開孔50，被連接至晶片外ESD電路43之另一個節點，可使用前文所述之頂部後護層技術，被提供在保護層5上方。於圖29G、29H或29K中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格，且如圖29G、29H或29K中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。於圖29G、29H或29K中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格，且如圖29G、29H或29K中所示形成金屬凸塊或立柱27之製程，可被稱為如圖25G-25L中所示形成金屬凸塊或立柱27之製程。如圖29G、29H或29K中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29I，包含兩個金屬互連體88c與88d之互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖8D中所示在保護層5上方之金屬線路、匯流排(metal bus)或平面 (metal plane)83，可在經薄化矽基板1之背側1a上，以金屬互連88c譬如金屬線路或金屬線置換，且於圖8D中所示在保護層5上方之再分佈金屬線路83r，可在經薄化矽基板1之背側1a上，以金屬互連88d譬如金屬線路或金屬線置換。前文所述之金屬凸塊或立柱27可被提供在金屬互連88d上。前文所述之電源互連體81P，譬如電源匯流排(metal bus)、電源線路或電源線，其係經過保護層5中之兩個開孔50，被連接至兩個晶片外ESD電路43之兩個節點，可使用前文所述之頂部後護層技術，被提供在保護層5上方。前文所述之接地互連體82，譬如接地匯流排(metal bus)、接地線路或接地線，其係經過保護層5中之另兩個開孔50，被連接至該兩個晶片外ESD電路43之另兩個節點，可使用前文所述之頂部後護層技術，被提供在保護層5上方。於圖29I中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格，且如圖29I中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。於圖29I中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示之金屬凸塊或立柱27之規格，而如圖29I中所示形成金屬凸塊或立柱27之製程，可被稱為如圖25G-25L中所示形成金屬凸塊或立柱27之製程。如圖29I中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29J，包含三個金屬互連體88c、88d及88e之互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖8E中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)83，可在經薄化矽基板1之背側1a上，以金屬互連88c譬如金屬線路或金屬線置換，於圖8E中所示在保護層5上之再分佈金屬線路83r，可在經薄化矽基板1之背側1a上，以金屬互連88d譬如金屬線路或金屬線置換，且於圖8E中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)83s，可在經薄化矽基板1之背側1a上，以金屬互連88e譬如金屬線路或金屬線置換。前文所述之金屬凸塊或立柱27可被提供在金屬互連88d上。前文所述之電源互連體81P，譬如電源匯流排(metal bus)、電源線路或電源線，其係經過保護層5中之一個開孔50，被連接至晶片外ESD電路43之一個節點，可使用前文所述之頂部後護層技術被提供在保護層5上。前文所述之接地互連體82，譬如接地匯流排(metal bus)、接地線路或接地線，其係經過保護層5中之另一個開孔50，被連接至晶片外ESD電路43之另一個節點，可使用前文所述之頂部後護層技術被提供在保護層5上。於圖29J中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格，且如圖29J中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。圖29J中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格，而如圖29J中所示形成金屬凸塊或立柱27之製程，可被稱為如圖25G-25L中所示形成金屬凸塊或立柱27之製程。如圖29J中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29L或29M，互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖5B或5S中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)83，可在經薄化矽基板1之背側1a上以互相連接結構88置換。互相連接結構88，譬如金屬互連體、金屬線路或金屬線，可經過穿透矽通孔11被連接至金屬互連體631、632及634，譬如金屬匯流排(metal bus)或金屬線路。於圖29L或29M中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29L或29M中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29L或29M中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29N，互相連接結構88可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖5K中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)83'可在經薄化矽基板1之背側1a上以互相連接結構88置換。互相連接結構88，譬如金屬互連體、金屬線路或金屬線，可經過穿透矽通孔11被連接至金屬互連體631'、632'及634'，譬如金屬匯流排(metal bus)或金屬線路。於圖29N中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29N中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29N中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
參考圖29O、29P、29Q、29R、29S或29T，包含兩個金屬互連體88f與88g之互相連接結構88，可被提供在經薄化矽基板1之背側1a上及在經薄化矽基板1中之穿透矽通孔11內。於圖5U、5V、5W、5X、5Y或5Z中所示在保護層5上之金屬線路、匯流排(metal bus)或平面(metal plane)83，可在經薄化矽基板1之背側1a上，以金屬互連體88f譬如金屬線路或金屬線置換，且於圖5U、5V、5W、5X、5Y或5Z中所示在保護層5上之位址匯流排(metal bus)85，可在經薄化矽基板1之背側1a上，以金屬互連體88g譬如金屬線路或金屬線置換。於圖29O、29P、29Q、29R、29S或29T中所示互相連接結構88之規格，可被稱為如圖25A-25F中所示互相連接結構88之規格。如圖29O、29P、29Q、29R、29S或29T中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖29O、29P、29Q、29R、29S或29T中所示形成穿透矽通孔11之製程，可被稱為如圖24C-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之製程。
於下文中，引進圖30A-30F中所示之製程，以形成如圖29A與29B中所示之感應器36與接地線路88a。圖30A為橫截面圖，顯示如前文所述之半導體晶圓10中之矽基板1及其他構件，且矽基板1具有厚度t1在600與1000微米之間，在50微米與1毫米之間或在75與250微米之間。或者，矽基板1可以其他半導體基板譬如矽-鍺(SiGe)基板或砷化鎵(GaAs)基板置換。
參考圖30B，在圖30A中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，多個穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之多個區域60a，然後，絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。穿透矽通孔11a、11d、11e及11f係完全穿透經過經薄化之矽基板1與介電層30。如圖30B中所示，於經薄化之矽基板1中及在介電層30中形成穿透矽通孔11f，以及在穿透矽通孔11f之側壁上形成絕緣層3之製程，可被稱為如圖24I-24N或圖24C-24H中所示，於經薄化之矽基板1中及在介電層30中形成穿透矽通孔11a、11b、11c、11d及11e，以及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成絕緣層3之製程。然後，由黏著/障壁層4a與晶種層4b所構成之金屬層4可於穿透矽通孔11a、11d、11e及11f中及在絕緣層3上形成，其可被稱為圖25A中所示之步驟。
在形成金屬層4之晶種層4b後，光阻層29，譬如正型光阻層或負型光阻層，具有厚度在5與50微米之間，且較佳為在10與25微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，在金屬層4之晶種層4b上形成。然後，光阻層29係以曝光與顯像之製程構圖，以在光阻層29中形成開孔29a與線圈形開孔29b，曝露出金屬層4之晶種層4b。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層29曝光。如圖30B中所示，在晶種層4b上形成光阻層29，在光阻層29中形成開孔29a，及在光阻層29中形成線圈形開孔29b之製程，可被稱為如圖25B-25C中所示在晶種層4b上形成光阻層29及在光阻層29中形成開孔29a之製程。
接著，參考圖30C，整體金屬層9可藉由一種製程，包括電鍍製程，在開孔29a與29b中及在被開孔29a與29b所曝露之金屬層4之晶種層4b上形成。如圖30C中所示，在開孔29a與29b中及在被開孔29a與29b所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程，可被稱為如圖25D中所示，在開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程。於圖30C中所示整體金屬層9之規格，可被稱為如圖25D中所示整體金屬層9之規格。
參考圖30D，在圖30C中所示之步驟後，光阻層29係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29之一些殘留物可能仍然留在整體金屬層9上及在金屬層4之晶種層4b上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自整體金屬層9與金屬層4之晶種層4b移除。
參考圖30E，在圖30D中所示之步驟後，移除不在整體金屬層9下之金屬層4，其方式是蝕刻不在整體金屬層9下之晶種層4b，然後，蝕刻不在整體金屬層9下之黏著/障壁層4a。如圖30E中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程，可被稱為如圖25F中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程。
因此，線圈36與金屬互連體88a係在絕緣層3上及在經薄化矽基板1之背側1a上形成。在經薄化矽基板1之背側1a上由金屬層4與9所提供之線圈36具有第一個接觸點36a，其係經過穿透矽通孔11f中之整體金屬層9及經過微細線條金屬結構619'，被連接至電壓調節器或轉換器電路41之節點P，與第二個接觸點36b，其係經過穿透矽通孔11a中之整體金屬層9及經過微細線條金屬結構619，被連接至電壓調節器或轉換器電路41之電源節點。圖30F顯示線圈36之俯視圖。線圈36可用於感應器。金屬互連體88a可在經薄化矽基板1之背側1a上由金屬層4與9提供，且可連接內部電路22與23至內部電路24。內部電路22與23可經過金屬互連體88a及微細線條金屬線路622與624被連接至內部電路24。
在圖30E中所示之步驟後，使用晶粒鋸開製程，半導體晶圓10可被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，於晶片封裝中，沒有金屬凸塊或經導線黏結之導線在半導體晶片之整體金屬層9上形成，以供連接線圈36或金屬互連體88a至外部電路。
或者，於晶片封裝中，有一條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結在半導體晶片之整體金屬層9上，以連接線圈36至第一個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，且有另一條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結在半導體晶片之金屬互連體88a之區域上，以連接金屬互連體88a至第一個外部電路或至第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板。
或者，於晶片封裝中，有第一條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結在半導體晶片之整體金屬層9上，以連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且有第二條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結在半導體晶片之整體金屬層9上，以連接線圈36之接觸點36a至第一個外部電路或第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路或第二個外部電路。有第三條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結在半導體晶片之整體金屬層9上，以連接金屬互連體88a至第一個外部電路或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，於晶片封裝中，有第一個金屬凸塊，譬如金凸塊、銅凸塊、鎳凸塊或焊料凸塊，在半導體晶片之整體金屬層9上，以連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且有第二個金屬凸塊，譬如金凸塊、銅凸塊、鎳凸塊或焊料凸塊，在半導體晶片之整體金屬層9上，以連接線圈36之接觸點36a至第一個外部電路或第二個外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路或第二個外部電路。有第三個金屬凸塊，譬如金凸塊、銅凸塊、鎳凸塊或焊料凸塊，在半導體晶片之整體金屬層9上，以連接金屬互連體88a至第一個外部電路或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
在下文中，圖30G、30H及30I係顯示一種在半導體晶圓10之整體金屬層9上方形成多個金屬凸塊或立柱27之製程，以被用以連接線圈36至第一個外部電路及/或第二個外部電路，且連接金屬互連體88a至第一個外部電路或第二個外部電路。
參考圖30G，於圖30E中所示之步驟後，聚合體層14可在絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成，且聚合體層14中之多個開孔14a係在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域上方，並使彼等外露，其可被稱為圖25G中所示之步驟。聚合體層14具有厚度大於2微米，譬如在3與50微米之間，且較佳在5與25微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖30H，黏著/障壁層16可在聚合體層14上及在被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成，然後，晶種層18可在黏著/障壁層16上形成，其可被稱為圖25H中所示之步驟。接著，光阻層31可在晶種層18上形成，且光阻層31中之多個開孔31a係曝露晶種層18，其可被稱為圖25I中所示之步驟。隨後，金屬凸塊或立柱27可在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成。如圖30H中所示，在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程，可被稱為如圖25J中所示在被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程。於圖30H中所示之金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格。
接著，參考圖30I，可移除光阻層31，其可被稱為圖25K中所示之步驟。然後，可移除不在金屬凸塊或立柱27下之晶種層18，接著，可移除不在金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，金屬凸塊或立柱27係在整體金屬層9上方形成，並與整體金屬層9連接，且在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3、線圈36、金屬互連體88a、金屬層16與18、金屬凸塊或立柱27及聚合體層14形成，且在聚合體層14中之開孔14a係於整體金屬層9上方。
於形成圖30I中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。或者，在形成圖30I中所示之結構後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。或者，一種在保護層5上形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖30B-30E與30G-30I中所示之步驟前進行，在圖30B-30E與30G-30I中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，經連接至半導體晶片之整體金屬層9之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之整體金屬層9之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路或第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路或第二個外部電路。經連接至半導體晶片之整體金屬層9之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖30J、30K及30L顯示一種根據本發明揭示內容形成半導體晶圓之製程。參考圖30J，於圖30A中所示之半導體晶圓10包含多個開孔519、519'、521、522及524在保護層5中，以曝露金屬線路或墊片600之多個區域600a，且焊劑32可於開孔519、519'、521、522及524中及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成。開孔519、519'、521、522及524係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔519、519'、521、522及524之底部上。
參考圖30K，於形成焊劑32之後，矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度0在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含線圈36、金屬互連體88a、聚合體層14及金屬凸塊或立柱27之結構可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖30B-30E與30G-30I中所示之步驟。因此，與圖30I中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
參考圖30L，於形成圖30K中所示之結構後，移除焊劑32。接著，使用圖15D-15H中所示之步驟，由黏著/障壁/晶種層8121與金屬層8122所構成之多個經構圖電路層812，可於保護層5上及在被開孔519與519'所曝露之金屬線路或墊片600之區域600a上形成，且由黏著/障壁/晶種層8211與金屬層8212所構成之經構圖電路層821，可於保護層5上及在被開孔521、522及524所曝露之金屬線路或墊片600之區域600a上形成。然後，聚合體層98係在經構圖電路層812之金屬層8122上，於經構圖電路層821之金屬層8212上，及在保護層5上形成，且於聚合體層98中之多個開孔980係在金屬層8122與8212之多個接觸點上方，並使彼等外露，其可被稱為圖15I中所示之步驟。接著，藉由三金屬層89a、89b及89c所提供之多個金屬凸塊89係於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上形成。因此，上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成。或者，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可在經薄化矽基板1之主動側面上，於保護層5上方形成。
例如，金屬層89a可為黏著/障壁層，其可為含鈦層，譬如鈦層、鈦-鎢-合金層或鈦-氮化物層，含鉭層，譬如鉭層或鉭-氮化物層，或含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上。金屬層89b可為銅晶種層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於黏著/障壁層89a上。金屬層89c可為所電鍍之銅層，具有厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於銅晶種層89b上及在被開孔980所曝露之金屬層8122與8212接觸點上方。所電鍍銅層89c之側壁並未藉由黏著/障壁層89a與銅晶種層89b覆蓋。
或者，金屬層89a可為黏著/障壁層，其可為含鈦層，譬如鈦層、鈦-鎢-合金層或鈦-氮化物層，含鉭層，譬如鉭層或鉭-氮化物層，或含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上。金屬層89b可為金晶種層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於黏著/障壁層89a上。金屬層89c可為所電鍍之金層，具有厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於金晶種層89b上及在被開孔980所曝露之金屬層8122與8212之接觸點上方。所電鍍金層89c之側壁並未藉由黏著/障壁層89a與金晶種層89b覆蓋。
或者，金屬層89a可為黏著/障壁層，其可為含鈦層，譬如鈦層、鈦-鎢-合金層或鈦-氮化物層，含鉭層，譬如鉭層或鉭-氮化物層，或含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上。金屬層89b可為銅晶種層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於黏著/障壁層89a上。金屬層89c可為所電鍍之鎳層，具有厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於銅晶種層89b上及在被開孔980所曝露之金屬層8122與8212之接觸點上方。所電鍍鎳層89c之側壁並未藉由黏著/障壁層89a與銅晶種層89b覆蓋。
或者，金屬層89a可為黏著/障壁層，其可為含鈦層，譬如鈦層、鈦-鎢-合金層或鈦-氮化物層，含鉭層，譬如鉭層或鉭-氮化物層，或含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上。金屬層89b可為銅晶種層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於黏著/障壁層89a上。金屬層89c可為三金屬層，其包含所電鍍之銅層，具有厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於銅晶種層89b上及在被開孔980所曝露之金屬層8122與8212之接觸點上方，所電鍍或無電鍍覆之鎳層，具有厚度大於1微米，譬如在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上及在被開孔980所曝露之金屬層8122與8212之接觸點上方，及所電鍍或無電鍍覆之金層，具有厚度在0.005與1微米之間，且較佳為在0.05與0.1微米之間，於所電鍍或無電鍍覆之鎳層上及在被開孔980所曝露之金屬層8122與8212之接觸點上方。金屬層89c之側壁並未藉由黏著/障壁層89a與銅晶種層89b覆蓋。
或者，金屬層89a可為黏著/障壁層，其可為含鈦層，譬如鈦層、鈦-鎢-合金層或鈦-氮化物層，含鉭層，譬如鉭層或鉭-氮化物層，或含鉻層，譬如鉻層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上。金屬層89b可為銅晶種層，具有厚度小於1微米，譬如在0.005與0.9微米之間，且較佳為在0.05與0.5微米之間，於黏著/障壁層89a上。金屬層89c可為三金屬層，其包含所電鍍之銅層，具有厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於銅晶種層89b上及在被開孔980所曝露之金屬層8122與8212之接觸點上方，所電鍍或無電鍍覆之鎳層，具有厚度大於1微米，譬如在1與15微米之間，且較佳為在2與10微米之間，於所電鍍之銅層上及在被開孔980所曝露之金屬層8122與8212之接觸點上方，及焊料凸塊，其可為錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍凸塊、含銦凸塊或含錫凸塊，具有厚度大於5微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於所電鍍或無電鍍覆之鎳層上及在被開孔980所曝露之金屬層8122與8212之接觸點上方。金屬層89c之側壁並未藉由黏著/障壁層89a與銅晶種層89b覆蓋。
於形成圖30L中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，經連接至半導體晶片之整體金屬層9之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之整體金屬層9之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。經連接至半導體晶片之整體金屬層9之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第一個金屬凸塊89，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第二個金屬凸塊89，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P之第一個金屬凸塊89，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第二個金屬凸塊89，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第三個金屬凸塊89，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接至半導體晶片之整體金屬層9之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。經連接至半導體晶片之整體金屬層9之第二個金屬凸塊或立柱27，可連接金屬互連體88a至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖30M與30N顯示一種根據本發明揭示內容形成半導體晶圓之製程。參考圖30M，於圖30A中所示之半導體晶圓10包含多個開孔519、519'、521、522及524在保護層5中，以曝露金屬線路或墊片600之多個區域600a，且藉由兩個金屬層32與34所提供之多個金屬墊片、凸塊或線路34a可於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成，其可被稱為圖25N中所示之步驟。開孔519、519'、521、522及524係在金屬線路或墊片600之區域600a上方，且金屬線路或墊片600之區域600a係在開孔519、519'、521、522及524之底部上。
參考圖30N，於形成金屬墊片、凸塊或線路34a之後，矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度0在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含線圈36、金屬互連體88a、聚合體層14及金屬凸塊或立柱27之結構可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖30B-30E與30G-30I中所示之步驟。因此，與圖30I中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成金屬凸塊或立柱27之後進行。
在形成圖30N中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，經連接至半導體晶片之整體金屬層9之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之整體金屬層9之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。經連接至半導體晶片之整體金屬層9之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之微細線條金屬線路619'之第一個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第二個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之微細線條金屬線路619之第一個金屬墊片凸塊或線路34a，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之微細線條金屬線路619'之第二個金屬墊片凸塊或線路34a，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第三個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接至半導體晶片之整體金屬層9之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。經連接至半導體晶片之整體金屬層9之第二個金屬凸塊或立柱27，可連接金屬互連體88a至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
於下文中，圖31A-31F顯示一種在半導體晶圓10之整體金屬層9上形成多個金屬凸塊或立柱27之製程，以被用以連接線圈36至第一個外部電路及/或第二個外部電路，且連接金屬互連體88a至該第一個外部電路或第二個外部電路。
參考圖31A，在圖30B與30C中所示之步驟後，光阻層51，譬如正型光阻層或負型光阻層，其具有厚度大於1微米，譬如在1與200微米之間，且較佳為在2與150微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於光阻層29上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成多個開孔51a，其係曝露前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層51曝光。三個開孔51a之每一個均具有寬度W3大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間。如圖31A中所示形成光阻層51與光阻層51中之開孔51a之製程，可被稱為如圖26A中所示形成光阻層51與光阻層51中之開孔51a之製程。
參考圖31B，在圖31A中所示之步驟後，金屬凸塊或立柱27，其具有厚度大於1微米，係於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成。三個金屬凸塊或立柱27之材料可包括金、鎳、錫、軟焊料、鈀、銅、鋁或前文所述材料之複合材料。如圖31B中所示於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成金屬凸塊或立柱27之製程，可被稱為如圖26B中所示於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成金屬凸塊或立柱27之製程。於圖31B中所示金屬凸塊或立柱27之規格可被稱為如圖26B中所示金屬凸塊或立柱27之規格。
參考圖31C，在形成金屬凸塊或立柱27之後，光阻層29與51係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29與51之一些殘留物可能仍然留在金屬層4之晶種層4b、整體金屬層9及金屬凸塊或立柱27上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自金屬層4之晶種層4b、自整體金屬層9及自金屬凸塊或立柱27移除。
因此，金屬凸塊或立柱27係在移除光阻層29與51之後，於整體金屬層9上形成，且與整體金屬層9接觸。各金屬凸塊或立柱27具有寬度W3大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間，且大於各微細線條金屬層60之寬度，並具有高度H1大於1微米，譬如在1與300微米之間，在5與250微米之間，在10與100微米之間，或在5與50微米之間。
或者，另一種在整體金屬層9上形成金屬凸塊或立柱27之製程可藉由下列步驟進行。參考圖31D，於圖30B-30D中所示之步驟後，在圖31A中所示之光阻層51可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上及在金屬層4之晶種層4b上形成。接著，光阻層51係以曝光與顯像之製程構圖，以在光阻層51中形成開孔51a，其係曝露前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域。各開孔51a具有寬度W3大於5微米，譬如在10與30微米之間，在20與50微米之間，或在50與150微米之間。如圖31D中所示形成光阻層51與光阻層51中之開孔51a之製程，可被稱為如圖26A中所示形成光阻層51與光阻層51中之開孔51a之製程。
參考圖31E，在圖31D中所示之步驟後，金屬凸塊或立柱27，其具有厚度大於1微米，係於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成。金屬凸塊或立柱27之材料可包括金、鎳、錫、軟焊料、鈀、銅、鋁或前文所述材料之複合材料。如圖31E中所示於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上形成金屬凸塊或立柱27之製程，可被稱為如圖26B中所示於開孔51a中及在被開孔51a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域9a上形成金屬凸塊或立柱27之製程。於圖31E中所示金屬凸塊或立柱27之規格可被稱為如圖26B中所示金屬凸塊或立柱27之規格。
在形成如圖31E中所示之金屬凸塊或立柱27後，光阻層51係使用無機溶液或使用具有醯胺之有機溶液移除。因此，金屬凸塊或立柱27可於移除光阻層51之後，在整體金屬層9上形成。
參考圖31F，於移除光阻層29與51之後，移除不在整體金屬層9下之金屬層4，其方式是蝕刻不在整體金屬層9下之晶種層4b，然後蝕刻不在整體金屬層9下之黏著/障壁層4a。如圖31F中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程，可被稱為如圖25F中所示移除不在整體金屬層9下之晶種層4b與不在整體金屬層9下之黏著/障壁層4a之製程。
因此，線圈36與金屬互連體88a係於絕緣層3上及在經薄化矽基板1之背側1a上形成，且三個金屬凸塊或立柱27係直接地於整體金屬層9上形成。在圖31F中所示線圈36與金屬互連體88a之規格可被個別稱為如圖30E中所示線圈36與金屬互連體88a之規格。圖30F係顯示於圖31F中所示之線圈36之俯視圖。在整體金屬層9上之金屬凸塊或立柱27可用以連接線圈36至第一個外部電路及/或第二個外部電路，且連接金屬互連體88a至第一個外部電路或第二個外部電路。
參考圖31G，於圖31F中所示之步驟後，聚合體層14係在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，且多個開孔14a係於聚合體層14中形成，以露出金屬凸塊或立柱27之頂部表面與側壁。因此，在經薄化矽基板1之背側1a上之底部體系103，係以絕緣層3、線圈36、金屬互連體88a、聚合體層14及金屬凸塊或立柱27形成，且於聚合體層14中之開孔14a係在整體金屬層9上方。於圖31G中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖31G中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、181、19H及20中所示之上方護層體系102之任一個之製程，可於圖30B、30C及31A-31G中所示之步驟前進行。在圖30B、30C及31A-31G中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，於半導體晶片之整體金屬層9上之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，以接收來自該第一個外部電路之外部電源電壓Vdd。在半導體晶片之整體金屬層9上之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路或第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路或第二個外部電路。於半導體晶片之整體金屬層9上之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路之或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖31H與31I為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。參考圖31H，在圖30J中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含線圈36、金屬互連體88a、聚合體層14及金屬凸塊或立柱27之結構，可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖30B、30C及31A-31G中所示之步驟。因此，與圖31G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
參考圖31I，於形成圖31H中所示之結構後，移除焊劑32。接著，使用圖15D-15H中所示之步驟，由黏著/障壁/晶種層8121與金屬層8122所構成之多個經構圖電路層812可於保護層5上及在被開孔519與519'所曝露之金屬線路或墊片600之區域600a上形成，且由黏著/障壁/晶種層8211與金屬層8212所構成之經構圖電路層821可於保護層5上及在被開孔521、522及524所曝露之金屬線路或墊片600之區域600a上形成。然後，聚合體層98係在經構圖電路層812之金屬層8122上，於經構圖電路層821之金屬層8212上，及在保護層5上形成，且於聚合體層98中之多個開孔980係在金屬層8122與8212之多個接觸點上方，並使彼等外露，其可被稱為圖15I中所示之步驟。接著，藉由三金屬層89a、89b及89c所提供之多個金屬凸塊89係於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上形成，其可被稱為圖30L中所示之步驟。於圖31I中所示金屬凸塊89之規格可被稱為如圖30L中所示金屬凸塊89之規格。因此，上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成。或者，於圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可在經薄化矽基板1之主動側面上，於保護層5上方形成。
在形成圖31I中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，於半導體晶片之整體金屬層9上之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。在半導體晶片之整體金屬層9上之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。於半導體晶片之整體金屬層9上之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第一個金屬凸塊89，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第二個金屬凸塊89，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P之第一個金屬凸塊89，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第二個金屬凸塊89，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第三個金屬凸塊89，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。於半導體晶片之整體金屬層9上之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。在半導體晶片之整體金屬層9上之第二個金屬凸塊或立柱27，可連接金屬互連體88a至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖31J為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖30M中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含線圈36、金屬互連體88a、聚合體層14及金屬凸塊或立柱27之結構可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖30B、30C及31A-31G中所示之步驟。因此，與圖31G中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成聚合體層14之後進行。
在形成圖31J中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，於半導體晶片之整體金屬層9上之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。在半導體晶片之整體金屬層9上之第二個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。於半導體晶片之整體金屬層9上之第三個金屬凸塊或立柱27，可連接金屬互連體88a至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之微細線條金屬線路619'之第一個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第二個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之微細線條金屬線路619之第一個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之微細線條金屬線路619'之第二個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第三個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。於半導體晶片之整體金屬層9上之第一個金屬凸塊或立柱27，可連接線圈36之接觸點36a至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。在半導體晶片之整體金屬層9上之第二個金屬凸塊或立柱27，可連接金屬互連體88a至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
於下文中，引進圖32A-32N中所示之製程，以形成圖29A、29B及29D中之電容器87。參考圖32A，於圖30A中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，多個穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之多個區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。穿透矽通孔11a、11d、11e及11f係完全穿透經過經薄化之矽基板1與介電層30。如圖32A中所示，於經薄化之矽基板1中及在介電層30中形成穿透矽通孔11f，以及在穿透矽通孔11f之側壁上形成絕緣層3之製程，可被稱為如圖24C-24H或圖24I-24N中所示，於經薄化矽基板1中及在介電層30中形成穿透矽通孔11a、11b、11c、11d及11e，以及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成絕緣層3之製程。接著，由黏著/障壁層4a與晶種層4b所構成之金屬層4可於穿透矽通孔11a、11d、11e及11f中及在絕緣層3上形成，其可被稱為圖25A中所示之步驟。
於形成金屬層4之晶種層4b後，光阻層29，譬如正型光阻層或負型光阻層，其具有厚度大於1.5微米，譬如在5與50微米之間，且較佳為在10與25微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於金屬層4之晶種層4b上形成。接著，光阻層29係以曝光與顯像之製程構圖，以在光阻層29中形成多個開孔29a，曝露出金屬層4之晶種層4b。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層29曝光。如圖32A中所示於晶種層4b上形成光阻層29及在光阻層29中形成開孔29a之製程，可被稱為如圖25B-25C中所示於晶種層4b上形成光阻層29及在光阻層29中形成開孔29a之製程。
接著，參考圖32B，整體金屬層9可藉由一種製程，包括電鍍製程，於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成。如圖32B中所示於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程，可被稱為如圖25D中所示於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程。於圖32B中所示整體金屬層9之規格，可被稱為如圖25D中所示整體金屬層9之規格。
參考圖32C，於圖32B中所示之步驟後，光阻層29係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29之一些殘留物可能仍然留在整體金屬層9與金屬層4之晶種層4b上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自整體金屬層9與金屬層4之晶種層4b移除。
參考圖32D，於圖32C中所示之步驟後，移除不在整體金屬層9下之金屬層4，其方式是蝕刻不在整體金屬層9下之晶種層4b，然後蝕刻不在整體金屬層9下之黏著/障壁層4a。如圖32D中所示移除不在整體金屬層9下之晶種層4b與移除不在整體金屬層9下之黏著/障壁層4a之製程，可被稱為如圖25F中所示移除不在整體金屬層9下之晶種層4b與移除不在整體金屬層9下之黏著/障壁層4a之製程。
接著，參考圖32E，介電層85係藉由化學蒸氣沉積(CVD)製程，在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上及於不在金屬層4與9下之絕緣層3上形成。介電層85可為二氧化鈦(TiO2 )、五氧化二鉭(Ta2 O5 )、氮化矽(Si3 N4 )、二氧化矽(SiO2 )或聚合體之單層，或由前文所述材料製成之複合材料層。介電層85具有厚度t8大於10埃，譬如在10與50埃之間，在50與1,000埃之間，或在100與10,000埃之間。
接著，參考圖32F，光阻層86，譬如正型光阻層或負型光阻層，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於介電層85上形成。然後，光阻層86係以曝光與顯像之製程構圖，且1X步進器或1X接點對準器可用以在曝光製程期間使光阻層86曝光。接著，參考圖32G，不在光阻層86下之介電層85係以乾蝕刻方法移除，譬如增強之電漿蝕刻方法。
接著，參考圖32H，光阻層86係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層86之一些殘留物可能仍然留在整體金屬層9上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自整體金屬層9移除。
參考圖32I，於移除聚合體層86之後，聚合體層14係藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，在絕緣層3上，於介電層85上，及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成，且於聚合體層14中之多個開孔14a係曝露介電層85與整體金屬層9。聚合體層14可具有厚度大於2微米，譬如在3與50微米之間，且較佳為在5與25微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。如圖32I中所示形成聚合體層14與聚合體層14中之開孔14a之製程，可被稱為如圖25G中所示形成聚合體層14與聚合體層14中之開孔14a之製程。
接著，參考圖32J，黏著/障壁層64，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，在聚合體層14上，於被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，及在被開孔14a所曝露之介電層85上形成，然後晶種層65，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層64上形成。黏著/障壁層64之材料可包含鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層65之材料可包括銅、鎳、鋁、金、鉑、銀或鈀。
例如，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層14上，於被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，及在被開孔14a所曝露之介電層85上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，在聚合體層14上，於被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，及在被開孔14a所曝露之介電層85上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，於鈦層上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於鈦-鎢-合金層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層14上，於被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，及在被開孔14a所曝露之介電層85上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉭層上。
或者，當黏著/障壁層64係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層14上，於被開孔14a所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上，及在被開孔14a所曝露之介電層85上，晶種層65可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉻層上。
參考圖32K，於形成晶種層65之後，光阻層67，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在5與50微米之間，且較佳為在10與25微米之間，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於任何前文所述材料之晶種層65上形成。接著，光阻層67係以曝光與顯像之製程構圖，以在光阻層67中形成兩個開孔67a，曝露出任何前文所述材料之晶種層65。如圖32K中所示形成光阻層67與形成光阻層67中之兩個開孔67a之製程，可被稱為如圖27J中所示形成光阻層67與形成光阻層67中之開孔67a之製程。
接著，參考圖32L，金屬層68，具有厚度大於1微米，譬如在1與50微米之間，且較佳為在2與20微米之間，可被電鍍於兩個開孔67a中及在被兩個開孔67a所曝露之任何前文所述材料之晶種層65上。金屬層68可為金、銅、銀、鈀、鉑、銠、釕、錸或鎳之單層或由前文所述金屬製成之複合材料層。如圖32L中所示形成金屬層68之製程，可被稱為如圖27K中所示形成金屬層68之製程。於圖32L中所示金屬層68之規格，可被稱為如圖27K中所示金屬層68之規格。
參考圖32M，在形成金屬層68之後，光阻層67可使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層67之一些殘留物可能仍然留在金屬層68與不在金屬層68下之晶種層65上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自金屬層68與晶種層65移除。
接著，參考圖32N，不在金屬層68下之晶種層65與黏著/障壁層64係接著以蝕刻方法移除，其可被稱為圖27M中所示之步驟。因此，電容器87與金屬互連體88b可於半導體晶圓10之絕緣層3上及在經薄化矽基板1之背側1a上形成。於經薄化矽基板1之背側1a上之金屬互連體88b可藉由金屬層9與68提供，或藉由金屬層9提供。金屬互連體88b可經過穿透矽通孔11a中之整體金屬層9，及經過微細線條金屬結構619，被連接至電壓調節器或轉換器電路41，且可被連接至前文所述之感應器36。
於經薄化矽基板1之背側1a上之電容器87可由下層板87a、下層板87a上之上層板87b及在下層板87a與上層板87b間之介電層85所構成。由金屬層4與整體金屬層9所構成之下層板87a可經過穿透矽通孔11f中之整體金屬層9，及經過微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41。由黏著/障壁層64、晶種層65及金屬層68所構成之上層板87b可經過穿透矽通孔11d中之整體金屬層9，及經過微細線條金屬線路622，被連接至內部電路22與23，且經過穿透矽通孔11e中之整體金屬層9，及經過微細線條金屬線路624，被連接至內部電路24。
於圖32N中，在經薄化矽基板1之背側1a上之底部體系103，係以絕緣層3、電容器87、金屬互連體88b、聚合體層14及介電層85形成，且於聚合體層14中之開孔14a係在整體金屬層9上方。
於形成圖32N中所示之結構後，使用晶粒鋸開製程，半導體晶圓10可被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。在晶片封裝中，例如沒有金屬凸塊或經導線黏結之導線於半導體晶片之金屬層68上形成，以供連接電容器87或金屬互連體88b至外部電路。
或者，在晶片封裝中，有第一條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結於半導體晶片之金屬互連體88b之金屬層68上，以連接金屬互連體88b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且有第二條經導線黏結之導線，譬如經金導線黏結之導線或經銅導線黏結之導線，被黏結於半導體晶片之金屬層68上，以連接電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)或至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
或者，在晶片封裝中，有第一個金屬凸塊，譬如金凸塊、銅凸塊、鎳凸塊或焊料凸塊，被連接至半導體晶片之金屬互連體88b之金屬層68，以連接金屬互連體88b至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且有第二個金屬凸塊，譬如金凸塊、銅凸塊、鎳凸塊或焊料凸塊，被連接至半導體晶片之金屬層68，以連接電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)或至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
於下文中，圖32O-32R顯示一種在半導體晶圓10之金屬層68上方形成兩個金屬凸塊或立柱27之製程，以被用以連接金屬互連體88b至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且連接電容器87至第一個外部電路或至第二個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
參考圖32O，於圖32N中所示之步驟後，聚合體層143可藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於聚合體層14上及在前文所述各種金屬層68之金、銅、鎳或鈀最上層之上形成，且於聚合體層143中之兩個開孔143a係在前文所述各種金屬層68之金、銅、鎳或鈀最上層之兩個區域上方，並使彼等外露。聚合體層143具有厚度大於2微米，譬如在3與50微米之間，且較佳為在5與25微米之間。聚合體層143之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。如圖32O中所示形成聚合體層143與聚合體層143中之兩個開孔143a之製程，可被稱為如圖27N中所示形成聚合體層14與聚合體層14中之開孔14a之製程。於圖32O中所示聚合體層143之規格，可被稱為如圖27N中所示聚合體層14之規格。
接著，參考圖32P，黏著/障壁層16，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於聚合體層143上及在被兩個開孔143a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之兩個區域上形成，然後晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層16上形成。黏著/障壁層16之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層18之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。如圖32P中所示，於聚合體層143上及在被兩個開孔143a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之兩個區域上形成黏著/障壁層16，以及在黏著/障壁層16上形成晶種層18之製程，可被稱為圖27O中所示，於聚合體層14上及在被開孔14a所曝露之前文所述各種金屬層68之金、銅、鎳或鈀最上層之區域上形成黏著/障壁層16，以及在黏著/障壁層16上形成晶種層18之製程。如圖32P中所示黏著/障壁層16與晶種層18之規格，可被個別稱為如圖27O中所示黏著/障壁層16與晶種層18之規格。
參考圖32Q，於圖32P中所示之步驟後，光阻層31可在任何前文所述材料之晶種層18上形成，且於光阻層31中之兩個開孔31a係曝露任何前文所述材料之晶種層18，其可被稱為圖25I中所示之步驟。接著，兩個金屬凸塊或立柱27可於被兩個開孔31a所曝露之任何前文所述材料之晶種層18上及在兩個開孔31a中形成。如圖32Q中所示於被兩個開孔31a所曝露之任何前文所述材料之晶種層18上及在兩個開孔31a中形成兩個金屬凸塊或立柱27之製程，可被稱為如圖25J中所示於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程。於圖32Q中所示兩個金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格。
接著，參考圖32R，移除光阻層31，其可被稱為圖25K中所示之步驟。然後，移除不在兩個金屬凸塊或立柱27下之晶種層18，接著移除不在兩個金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103，係以絕緣層3、電容器87、金屬互連體88b、聚合體層14與143、介電層85、金屬層16與18及金屬凸塊或立柱27形成，且於聚合體層14中之開孔14a係在整體金屬層9上方，而於聚合體層143中之開孔143a係在整體金屬層68上方。於圖32R中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖32R中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖32A-32R中所示之步驟前進行。在圖32A-32R中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，經連接至半導體晶片金屬互連體88b之金屬層68之第一個金屬凸塊或立柱27，可連接金屬互連體88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，以接收來自該外部電路之外部電源電壓Vdd，且經連接至半導體晶片之金屬層68之第二個金屬凸塊或立柱27，可連接電容器87至第一個或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖32S與32T為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。參考圖32S，在圖30J中所示之半導體晶圓10之矽基板1係藉由以機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間，接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含電容器87、金屬互連體88b、兩個金屬凸塊或立柱27及聚合體層14與143之結構，可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖32A-32R中所示之步驟。因此，與圖32R中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。
參考圖32T，在形成圖32S中所示之結構後，移除焊劑32。接著，使用圖15D-15H中所示之步驟，由黏著/障壁/晶種層8121與金屬層8122所構成之多個經構圖電路層812，可於保護層5上及在被開孔519與519'所曝露之金屬線路或墊片600之區域600a上形成，且由黏著/障壁/晶種層8211與金屬層8212所構成之經構圖電路層821，可於保護層5上及在被開孔521、522及524所曝露之金屬線路或墊片600之區域600a上形成。然後，聚合體層98係在經構圖電路層812之金屬層8122上，於經構圖電路層821之金屬層8212上，及在保護層5上形成，且於聚合體層98中之多個開孔980係在金屬層8122與8212之多個接觸點上方，並使彼等外露，其可被稱為圖15I中所示之步驟。接著，藉由三金屬層89a、89b及89c所提供之多個金屬凸塊89係於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上形成，其可被稱為圖30L中所示之步驟。於圖32T中所示金屬凸塊89之規格，可被稱為如圖30L中所示金屬凸塊89之規格。因此，上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成。或者，在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可在經薄化矽基板1之主動側面上，於保護層5上方形成。
於形成圖32T中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，經連接至半導體晶片金屬互連體88b之金屬層68之第一個金屬凸塊或立柱27，可連接金屬互連體88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且經連接至半導體晶片之金屬層68之第二個金屬凸塊或立柱27，可連接電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第一個金屬凸塊89，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第二個金屬凸塊89，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P之第一個金屬凸塊89，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81之第二個金屬凸塊89，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之接地面、匯流排(metal bus)或線路82之第三個金屬凸塊89，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接至半導體晶片之金屬層68之金屬凸塊或立柱27，可連接電容器87至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
圖32U為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖30M中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間，接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。然後，包含電容器87、金屬互連體88b、兩個金屬凸塊或立柱27及聚合體層14與143之結構，可於穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖32A-32R中所示之步驟。因此，與圖32R中所示底部體系103相同之底部體系103可在經薄化矽基板1之背側1a上形成。或者，於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成兩個金屬凸塊或立柱27之後進行。
在形成圖32U中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，經連接至半導體晶片金屬互連體88b之金屬層68之第一個金屬凸塊或立柱27，可連接金屬互連體88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且經連接至半導體晶片之金屬層68之第二個金屬凸塊或立柱27，可連接電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接半導體晶片之微細線條金屬線路619'之第一個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第二個金屬墊片、凸塊或線路34a，可被連接至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，經連接至半導體晶片之微細線條金屬線路619之第一個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。經連接至半導體晶片之微細線條金屬線路619'之第二個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個經連接至半導體晶片之微細線條金屬線路621、622及624之第三個金屬墊片、凸塊或線路34a，可被連接至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。經連接至半導體晶片之金屬層68之金屬凸塊或立柱27，可連接電容器87至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
於下文中，引進圖33A-33Y中所示之另一種製程，以形成圖29A、29B及29D中之電容器87。參考圖33A，於圖30A中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，多個穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之多個區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。穿透矽通孔11a、11d、11e及11f係完全穿透經過經薄化之矽基板1與介電層30。如圖33A中所示，於經薄化之矽基板1中及在介電層30中形成穿透矽通孔11f，以及在穿透矽通孔11f之側壁上形成絕緣層3之製程，可被稱為如圖24C-24H或圖24I-24N中所示，於經薄化之矽基板1中及在介電層30中形成穿透矽通孔11a、11b、11c、11d及11e，以及在穿透矽通孔11a、11b、11c、11d及11e之側壁上形成絕緣層3之製程。接著，由黏著/障壁層4a與晶種層4b所構成之金屬層4可在穿透矽通孔11a、11d、11e及11f中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A中所示之步驟。
於形成金屬層4之後，陽極91與陰極92係在金屬層4之晶種層4b上形成。陽極91之材料可包括聚苯胺、活性碳、石墨、聚吡咯、碳奈米管、NiCo合金或RuO2 。或者，陽極91可為複合材料層，包含鎳層在金屬層4之晶種層4b上，及碳層在該鎳層之頂部表面與側壁上。陰極92之材料可包括聚苯胺、活性碳、石墨、碳奈米管或聚吡咯。例如，當陽極91為NiCo合金時，陰極92可為活性碳或碳奈米管。或者，陽極91與陰極92可為多孔性。陽極91具有厚度t9大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間，且具有寬度d2大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間。陰極92具有厚度t10大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間，且具有寬度d3大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間。
參考圖33B，於形成陽極91與陰極92之後，光阻層29，譬如正型光阻層或負型光阻層，具有厚度大於1.5微米，譬如在5與50微米之間，且較佳為在10與25微米之間，可藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，在金屬層4之晶種層4b上，於陽極91，及在陰極92上形成。接著，光阻層29係以曝光與顯像之製程構圖，以在光阻層29中形成多個開孔29a，曝露出金屬層4之晶種層4b。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層29曝光。如圖33B中所示，在金屬層4之晶種層4b上，於陽極91上，及在陰極92上形成光阻層29，以及在光阻層29中形成開孔29a之製程，可被稱為如圖25B-25C中所示，於晶種層4b上形成光阻層29，以及在光阻層29中形成開孔29a之製程。
接著，參考圖33C，整體金屬層9可藉由一種製程，包括電鍍製程，於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成。如圖33C中所示於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程，可被稱為如圖25D中所示於開孔29a中及在被開孔29a所曝露之金屬層4之晶種層4b上形成整體金屬層9之製程。於圖33C中所示整體金屬層9之規格，可被稱為如圖25D中所示整體金屬層9之規格。
參考圖33D，在圖33C中所示之步驟後，光阻層29可使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層29之一些殘留物可能仍然留在整體金屬層9、陽極91、陰極92，及不在整體金屬層9、陽極91及陰極92下之金屬層4之晶種層4b上。然後，可將該殘留物以電漿，譬如O2電漿或含有低於200PPM氟與氧之電漿，自整體金屬層9、自陽極91、自陰極92及自金屬層4之晶種層4b移除。
接著，參考圖33E，移除不在整體金屬層9、陽極91及陰極92下之金屬層4，其方式是蝕刻不在整體金屬層9、陽極91及陰極92下之晶種層4b，然後蝕刻不在整體金屬層9、陽極91及陰極92下之黏著/障壁層4a。如圖33E中所示，移除不在整體金屬層9、陽極91及陰極92下之晶種層4b，與移除不在整體金屬層9、陽極91及陰極92下之黏著/障壁層4a之製程，可被稱為如圖25F中所示，移除不在整體金屬層9下之晶種層4b，與移除不在整體金屬層9下之黏著/障壁層4a之製程。
因此，陽極91與陰極92係於絕緣層3上方及在經薄化矽基板1之背側1a上形成，且藉由金屬層4與9所提供之前文所述金屬線路88a、88b及88c係於絕緣層3上及在經薄化矽基板1之背側1a上形成。圖33F為圖33E之俯視圖。參考圖33E與33F，陰極92具有多條平行線125，延伸至陽極91之多條平行線124間之間隙。陽極91係經過金屬線路88c，被連接至電壓調節器或轉換器電路41之節點P與前文所述之感應器36。陰極92係經過金屬線路88a，被連接至電壓調節器或轉換器電路41之接地節點Rs與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。在陰極92與陽極91之相鄰線條124與125間之水平間隔d4可大於0.1微米，譬如在0.1與10微米之間，且較佳為在1與5微米之間。
參考圖33G，在圖33E中所示之步驟後，聚合體層14可藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。於聚合體層14中之開孔14b係曝露陽極91與陰極92，且陽極91與陰極92係於絕緣層3上及在開孔14b中。聚合體層14可具有厚度大於2微米，譬如在3與25微米之間，且較佳為在5與15微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。如圖33G中所示形成聚合體層14與聚合體層14中之開孔14b之製程，可被稱為如圖25G中所示形成聚合體層14與聚合體層14中之開孔14a之製程。
圖33I為圖33H之俯視圖。參考圖33H與33I，膠狀電解質93，含有聚合體與金屬離子，譬如Li+ 、Ni+ 或Cu+ ，係在聚合體層14中之開孔14b內，於被開孔14b所曝露之絕緣層3上，及在平行線124與125間之間隙中形成，且覆蓋陽極91與陰極92之頂部表面。於形成膠狀電解質93之後，包含陽極91、陰極92及膠狀電解質93之超電容器87可於絕緣層3上及在聚合體層14中之開孔14b內形成。於經薄化矽基板1之背側1a上之超電容器87具有電容在0.01與100微法拉間之範圍內，且具有能量儲存能力在每平方米0.1與10微法拉(μF/平方毫米)間之範圍內。於圖33I中所示被粗線所包圍之超電容器87之面積係在0.1與10平方米間之範圍內。或者，膠狀電解質93可被含有聚合體與金屬離子(譬如Li+ 、Ni+ 或Cu+ )之液體電解質置換。電容器87為可逆地可充電與可放電。
參考圖33J，聚合體層133係藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於聚合體層14上形成，並覆蓋電解質93。聚合體層133可具有厚度大於2微米，譬如在3與25微米之間，且較佳為在5與15微米之間。聚合體層133之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
參考圖33K，聚合體層133之頂部表面可視情況藉由化學機械拋光(CMP)製程或機械拋光製程進行拋光，導致聚合體層133具有實質上與聚合體層14之頂部表面14s共平面之頂部表面133s。因此，底部體系103係在經薄化矽基板1之背側1a上形成，並包含絕緣層3，由陽極91、陰極92及膠狀電解質93所構成之電容器87，金屬線路88a、88b及88c，及聚合體層14與133，且於聚合體層14中之開孔14b係在絕緣層3上方。
在圖33K中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。然後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
圖33L為橫截面圖，顯示圖33K中所示之半導體晶圓10，具有上方護層體系102於保護層5上方，在經薄化矽基板1之主動側面上，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖33K中所示之步驟後，多個開孔519、519'、521、522及524係於保護層5中形成，以曝露多個金屬線路或墊片600之區域600a。開孔519、519'、521、522及524係在區域600a上方，且區域600a係在開孔519、519'、521、522及524之底部上。接著，使用圖15D-15H中所示之步驟，由黏著/障壁/晶種層8121與金屬層8122所構成之多個經構圖電路層812可於保護層5上及在被開孔519與519'所曝露之金屬線路或墊片600之區域600a上形成，且由黏著/障壁/晶種層8211與金屬層8212所構成之經構圖電路層821可於保護層5上及在被開孔521、522及524所曝露之金屬線路或墊片600之區域600a上形成。然後，聚合體層98係在經構圖電路層812之金屬層8122上，於經構圖電路層821之金屬層8212上，及在保護層5上形成，且於聚合體層98中之多個開孔980係於金屬層8122與8212之多個接觸點上方，並使彼等外露，其可被稱為圖15I中所示之步驟。接著，藉由三金屬層89a、89b及89c所提供之多個金屬凸塊89係於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上形成，其可被稱為圖30L中所示之步驟。於圖33L中所示金屬凸塊89之規格，可被稱為如圖30L中所示金屬凸塊89之規格。因此，上方護層體系102係在經薄化矽基板1之保護層上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成。
在形成圖33L中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，第一個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P至外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該外部電路之外部電源電壓Vdd，且可經過在經薄化矽基板1之主動側面上之金屬線路、匯流排(metal bus)或平面(metal plane)81P，及經過微細線條金屬線路619，被連接至經薄化矽基板1之背側1a上之金屬線路88b與電壓調節器或轉換器電路41。第二個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81至外部電路，以輸出經調節或轉換之電源電壓Vcc至外部電路，且可經過在經薄化矽基板1之主動側面上之金屬線路、匯流排(metal bus)或平面(metal plane)81，及經過微細線條金屬線路619'，被連接至經薄化矽基板1之背側1a上之金屬線路88c與電壓調節器或轉換器電路41。多個第三個金屬凸塊89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過在經薄化矽基板1之主動側面上之接地面、匯流排(metal bus)或線路82，被連接至經薄化矽基板1之背側1a上之金屬線路88a與內部電路21、22、23及24。
圖33M為橫截面圖，顯示圖33K中所示之半導體晶圓10，具有金屬墊片、凸塊或線路在經薄化矽基板1之主動側面上，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖33K中所示之步驟後，多個開孔519、519'、521、522及524係於保護層5中形成，以曝露金屬線路或墊片600之多個區域600a。開孔519、519'、521、522及524係在區域600a上方，且區域600a係在開孔519、519'、521、522及524之底部上。接著，藉由兩個金屬層32與34所提供之多個金屬墊片、凸塊或線路34a可於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成。如圖33M中所示於保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之製程，可被稱為如圖25N中所示於保護層5上及在被開孔531、532、534、539及539'所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之製程。於圖33M中所示金屬墊片、凸塊或線路34a之規格，可被稱為如圖25N中所示金屬墊片、凸塊或線路34a之規格。
在形成圖33M中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，第一個金屬墊片、凸塊或線路34a可連接半導體晶片之微細線條金屬線路619至外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該外部電路之外部電源電壓Vdd，且可經過微細線條金屬線路619被連接至經薄化矽基板1之背側1a上之金屬線路88b與電壓調節器或轉換器電路41。第二個金屬墊片、凸塊或線路34a可連接半導體晶片之微細線條金屬線路619'至外部電路，以輸出經調節或轉換之電源電壓Vcc至外部電路，且可經過微細線條金屬線路619'，被連接至經薄化矽基板1之背側1a上之金屬線路88c與電壓調節器或轉換器電路41。多個第三個金屬墊片、凸塊或線路34a可連接半導體晶片之微細線條金屬線路621、622及624至外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過微細線條金屬線路621、622及624，被連接至經薄化矽基板1之背側1a上之金屬線路88a。
圖33N-33S顯示一種在圖33E中所示半導體晶圓10之經薄化矽基板1之背側1a上形成超電容器87與多個金屬凸塊或立柱27之製程。
參考圖33N，在圖33E中所示之步驟後，聚合體層14可藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成。於聚合體層14中之開孔14a係在金屬線路88b之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上方，並使其外露，於聚合體層14中之開孔14c係在金屬線路88a之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上方，並使其外露，且於聚合體層14中之開孔14d係在金屬線路88c之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上方，並使其外露。於聚合體層14中之開孔14b係曝露陽極91與陰極92，且陽極91與陰極92係於開孔14b中及在絕緣層3上方。聚合體層14可具有厚度大於2微米，譬如在3與25微米之間，且較佳為在5與15微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。如圖33N中所示形成聚合體層14與聚合體層14中之開孔14a、14b、14c及14d之製程，可被稱為如圖25G中所示形成聚合體層14與聚合體層14中之開孔14a之製程。
圖33P為圖33O之俯視圖。參考圖33O與33P，膠狀電解質93，含有聚合體與金屬離子，譬如Li+ 、Ni+ 或Cu+ ，係在聚合體層14中之開孔14b內，於被開孔14b所曝露之絕緣層3上，及在平行線124與125間之間隙中形成，且覆蓋陽極91與陰極92之頂部表面。於形成膠狀電解質93之後，包含陽極91、陰極92及膠狀電解質93之超電容器87可於絕緣層3上及在聚合體層14中之開孔14b內形成。於經薄化矽基板1之背側1a上之超電容器87具有電容在0.01與100微法拉間之範圍內，且具有能量儲存能力在每平方米0.1與10微法拉(μF/平方毫米)間之之範圍。於圖33P中所示被粗線所包圍之超電容器87之面積係在0.1與10平方米間之範圍內。或者，膠狀電解質93可被含有聚合體與金屬離子(譬如Li+ 、Ni+ 或Cu+ )之液體電解質置換。電容器87a為可逆地可充電與可放電。
接著，參考圖33Q，聚合體層133係藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，在聚合體層14上形成，並覆蓋膠狀電解質93，且於聚合體層133中之多個開孔133a係在被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上方，並使彼等外露。聚合體層133具有厚度大於2微米，譬如在3與25微米之間，且較佳為在5與15微米之間。聚合體層133之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
於一種情況中，聚合體層133可藉由一或多種適當製程形成，例如藉由旋轉塗覆負型光敏性聚醯亞胺層，具有厚度在6與50微米之間，在被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，於聚合體層14上，及在膠狀電解質93上，然後烘烤經旋轉塗覆之聚醯亞胺層，接著使經烘烤之聚醯亞胺層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚醯亞胺層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚醯亞胺層，然後使經曝光之聚醯亞胺層顯像，以形成多個開孔，曝露出被開孔14a、14c及14d所曝露之整體金屬層9之區域，接著在100與150℃間之溫度下，於氮環境或於不含氧環境中熟化或加熱經顯像之聚醯亞胺層，歷經20與150分鐘間之時間，經熟化之聚醯亞胺層具有厚度在3與25微米之間，然後以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自金屬線路130之整體金屬層9移除。藉由此方式，聚合體層133係在聚合體層14上形成，並覆蓋膠狀電解質93，且於聚合體層133中所形成之開孔133a係曝露被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域。或者，經顯像之聚醯亞胺層可使用紫外光熟化或加熱。
於另一種情況中，聚合體層133可藉由一或多種適當製程形成，例如藉由旋轉塗覆正型光敏性聚苯并唑層，具有厚度在3與25微米之間，在被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上，於聚合體層14上，及在膠狀電解質93上，然後烘烤經旋轉塗覆之聚苯并唑層，接著使經烘烤之聚苯并唑層曝光，使用1X步進器或1X接點對準器，具有至少兩個具有波長範圍為例如約434至438奈米之G-線，具有波長範圍為例如約403至407奈米之H-線，及具有波長範圍為例如約363至367奈米之I-線，照射經烘烤之聚苯并唑層，意即，G-線與H-線、G-線與I-線、H-線與I-線或G-線、H-線及I-線，照射經烘烤之聚苯并唑層，然後使經曝光之聚苯并唑層顯像，以形成多個開孔，曝露出被開孔14a、14c及14d所曝露之整體金屬層9之區域，接著在100與150℃間之溫度下，於氮環境或於不含氧環境中熟化或加熱經顯像之聚苯并唑層，歷經5與180分鐘之間，且較佳為30與120分鐘間之時間，經熟化之聚苯并唑層具有厚度在3與25微米之間，然後以O2 電漿或含有低於200PPM氟與氧之電漿，使殘留聚合材料或其他污染物自金屬線路130之整體金屬層9移除。藉由此方式，聚合體層133係在聚合體層14上形成，並覆蓋膠狀電解質93，且於聚合體層133中所形成之開孔133a係曝露被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域。或者，經顯像之聚苯并唑層可使用紫外光熟化或加熱。
參考圖33R，在圖33Q中所示之步驟後，黏著/障壁層16，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，在聚合體層133上，於聚合體層14，及在被開孔14a、14c及14d所曝露之整體金屬層9之區域上形成。接著，晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於黏著/障壁層16上形成。黏著/障壁層16之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層18之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層133上，於聚合體層14上，及在被開孔14a、14c及14d所曝露之整體金屬層9之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，在聚合體層133上，於聚合體層14上，及在被開孔14a、14c及14d所曝露之整體金屬層9之區域上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，於鈦層上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於鈦-鎢-合金層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層133上，於聚合體層14上，及在被開孔14a、14c及14d所曝露之整體金屬層9之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉭層上。
或者，當黏著/障壁層16係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層133上，於聚合體層14上，及在被開孔14a、14c及14d所曝露之整體金屬層9之區域上，晶種層18可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉻層上。
於形成晶種層18之後，光阻層31可在任何前文所述材料之晶種層18上形成，且於光阻層31中之多個開孔31a係曝露任何前文所述材料之晶種層18，其可被稱為圖25I中所示之步驟。開孔31a係在被開孔14a、14c及14d所曝露之前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之區域上方。接著，金屬凸塊或立柱27可於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成。如圖33R中所示於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程，可被稱為如圖25J中所示於被開孔31a所曝露之任何前文所述材料之晶種層18上及在開孔31a中形成金屬凸塊或立柱27之製程。於圖33R中所示金屬凸塊或立柱27之規格，可被稱為如圖25J中所示金屬凸塊或立柱27之規格。
接著，參考圖33S，移除光阻層31，其可被稱為圖25K中所示之步驟。然後，移除不在金屬凸塊或立柱27下之晶種層18，接著移除不在金屬凸塊或立柱27下之黏著/障壁層16，其可被稱為圖25L中所示之步驟。因此，在經薄化矽基板1之背側1a上之底部體系103，係以絕緣層3，由陽極91、陰極92及膠狀電解質93所構成之電容器87，金屬線路88a、88b及88c，聚合體層14與133，金屬層16與18，及金屬凸塊或立柱27形成，且於聚合體層14中之開孔14a、14c及14d係在整體金屬層9上方，於聚合體層14中之開孔14b係在絕緣層3上方，且於聚合體層133中之開孔133a係在整體金屬層9上方。於圖33S中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，在圖33S中所示之步驟後，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個開孔50係於保護層5中形成，以曝露金屬線路或墊片600，然後在圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之各上方護層體系102可替代地在經薄化矽基板1之主動側面上，於保護層5上方形成。接著，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
或者，一種在保護層5上方形成圖15H、15K-15M、16L、16M、17J、18I、19H及20中所示之上方護層體系102之任一個之製程，可於圖33A-33E與33N-33S中所示之步驟前進行。在圖33A-33E與33N-33S中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。
於晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。例如，在晶片封裝中，第一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88b與前文所述之感應器36至外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該外部電路之外部電源電壓Vdd，且可經過金屬線路88b，被連接至前文所述之感應器36與電壓調節器或轉換器電路41。第二個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至外部電路，以輸出經調節或轉換之電源電壓Vcc至外部電路。第二個金屬凸塊或立柱27可經過金屬線路88c與微細線條金屬線路619'被連接至電壓調節器或轉換器電路41，及經過金屬線路88c，被連接至前文所述之感應器36與電容器87之陽極91。第三個金屬凸塊或立柱27可連接半導體晶片之金屬線路88a與電容器87至外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24。
圖33T為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖30J中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後，絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含電容器87，金屬互連體88a、88b及88c，金屬凸塊或立柱27，及聚合體層14與143之結構，可在穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖33A-33E與33N-33S中所示之步驟。因此，與圖33S中所示底部體系103相同之底部體系103可於經薄化矽基板1之背側1a上形成。
在形成圖33T中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。於晶粒鋸開製程後，移除自半導體晶圓10所切割之半導體晶片之焊劑32，然後，半導體晶片係經封裝成晶片封裝物。在晶片封裝中，半導體晶片之底部體系103之金屬凸塊或立柱27可被連接至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且多條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，可與被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之銅或鋁區域600a黏結。經導線黏結之導線可連接被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a至第一個外部電路或第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
例如，在晶片封裝中，第一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88b、電壓調節器或轉換器電路41及前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且第一個金屬凸塊或立柱27係經過金屬線路88b與微細線條金屬線路619，被連接至電壓調節器或轉換器電路41。第二個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。第二個金屬凸塊或立柱27可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，且經過金屬線路88c，被連接至前文所述之感應器36與電容器87之陽極91。第三個金屬凸塊或立柱27可連接半導體晶片之金屬線路88a、電容器87及內部電路21、22、23及24至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，且第三個金屬凸塊27係經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24。第一條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，係與被開孔519'所曝露之金屬線路或墊片600之銅或鋁區域600a黏結，且連接半導體晶片之微細線條金屬線路619'與電壓調節器或轉換器電路41至第一個外部電路或第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc。多個第二條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，係與被開孔521、522及524所曝露之金屬線路或墊片600之銅或鋁區域600a黏結，且連接半導體晶片之微細線條金屬線路621、622及624與內部電路21、22、23及24至第一個或第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，第一條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，係與被開孔519所曝露之金屬線路或墊片600之銅或鋁區域600a黏結，且連接半導體晶片之微細線條金屬線路619與電壓調節器或轉換器電路41至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。第二條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，係與被開孔519'所曝露之金屬線路或墊片600之銅或鋁區域600a黏結，且連接微細線條金屬線路619'與電壓調節器或轉換器電路41至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個第三條經導線黏結之導線，譬如經金導線黏結之導線、經鋁導線黏結之導線或經銅導線黏結之導線，係與被開孔521、522及524所曝露之金屬線路或墊片600之銅或鋁區域600a黏結，且連接半導體晶片之微細線條金屬線路621、622及624與內部電路21、22、23及24至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。第一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88a與電容器87至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24。第二個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。第二個金屬凸塊或立柱27可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路88c，被連接至前文所述之感應器36與電容器87之陽極91。
圖33U為橫截面圖，顯示一種形成半導體晶圓之製程，其可藉由一或多種適當製程形成，例如藉由下列步驟。首先，在圖30M中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後，絕緣層3可在經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。接著，包含電容器87，金屬互連體88a、88b及88c，金屬凸塊或立柱27，及聚合體層14與143之結構，可在穿透矽通孔11a、11d、11e及11f中及在經薄化矽基板1之背側1a上形成，其可被稱為圖33A-33E與33N-33S中所示之步驟。因此，與圖33S中所示底部體系103相同之底部體系103可於經薄化矽基板1之背側1a上形成。或者，在保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成金屬墊片、凸塊或線路34a之步驟，可於形成金屬凸塊或立柱27之後進行。
在形成圖33U中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，第一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且可經過金屬線路88b與微細線條金屬線路619，被連接至電壓調節器或轉換器電路41。第二個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。第二個金屬凸塊或立柱27可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路88c，被連接至前文所述之感應器36與電容器87之陽極91。第三個金屬凸塊或立柱27可連接半導體晶片之金屬線路88a與電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24。第一個金屬墊片、凸塊或線路34a與微細線條金屬線路619'可連接半導體晶片之電壓調節器或轉換器電路41至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，其方式是將第一個金屬墊片、凸塊或線路34a黏結至該第二個外部電路，或經由將金導線、鋁導線或銅導線以導線黏結至第一個金屬墊片、凸塊或線路34a及至該第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個第二個金屬墊片、凸塊或線路34a與微細線條金屬線路621、622及624可連接半導體晶片之內部電路21、22、23及24至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，其方式是將第二個金屬墊片、凸塊或線路34a黏結至該第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，或經由將多條金導線、多條鋁導線或多條銅導線以導線黏結至第二個金屬墊片、凸塊或線路34a及至該第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，第一個金屬墊片、凸塊或線路34a與微細線條金屬線路619可連接半導體晶片之電壓調節器或轉換器電路41至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，其方式是將第一個金屬墊片、凸塊或線路34a黏結至第一個外部電路，或經由將金導線、鋁導線或銅導線以導線黏結至第一個金屬墊片、凸塊或線路34a及至該第一個外部電路，以接收來自該第一個外部電路之外部電源電壓Vdd。第二個金屬墊片、凸塊或線路34a與微細線條金屬線路619'可連接半導體晶片之電壓調節器或轉換器電路41至第一個外部電路，其方式是將第二個金屬墊片、凸塊或線路34a黏結至第一個外部電路，或經由將金導線、鋁導線或銅導線以導線黏結至第二個金屬墊片、凸塊或線路34a及至該第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個第三個金屬墊片、凸塊或線路34a與微細線條金屬線路621、622及624可連接半導體晶片之內部電路21、22、23及24至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，其方式是將第三個金屬墊片、凸塊或線路34a黏結至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，或經由將多條金導線、多條鋁導線或多條銅導線以導線黏結至第三個金屬墊片、凸塊或線路34a及至該第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。第一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88a與電容器87至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24。第二個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。第二個金屬凸塊或立柱27可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，且經過金屬線路88c，被連接至前文所述之感應器36與電容器87之陽極91。
圖33V顯示另一種類之電容器87之俯視圖，且圖33W顯示沿著圖33V中之點線A-A所切割之橫截面圖。參考圖33V與33W，電容器87係在絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成。藉由金屬層4與整體金屬層9所提供之遮蔽環123可於絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成，以含有電容器87之膠狀電解質93。或者，遮蔽環123可為聚合體層，譬如聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并唑(PBO)層或環氧樹脂層，或無機層，譬如矽-氧化物層、矽-氧氮化物層或矽-氮化物層，在絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成。遮蔽環123具有大於電容器87之陽極91，且大於電容器87之陰極92之厚度，及具有高於電容器87之陽極91，且高於電容器87之陰極92之頂部表面。陽極91與陰極92係在遮蔽環123中之膠狀電解質93內。聚合體層14係在膠狀電解質93上，在遮蔽環123上，在整體金屬層9上，及在絕緣層3上形成，且覆蓋膠狀電解質93與遮蔽環123。
電容器87之陽極91係被連接至金屬線路88c之整體金屬層9，且電容器87之陰極92係被連接至金屬線路88a之整體金屬層9。電容器87之陽極91可經過微細線條金屬線路619'與金屬線路88c，被連接至電壓調節器或轉換器電路41與前文所述之感應器36。電容器87之陰極92可經過微細線條金屬線路621與金屬線路88a被連接至內部電路21，經過微細線條金屬線路622與金屬線路88a被連接至內部電路22與23，及經過微細線條金屬線路622與624及金屬線路88a被連接至內部電路24。
兩個金屬凸塊或立柱27可在整體金屬層9上方及在經薄化矽基板1之背側1a上形成。左邊一個金屬凸塊或立柱27可經過金屬線路88b，經過穿透矽通孔11a中之整體金屬層9，及經過微細線條金屬結構619，被連接至電壓調節器或轉換器電路41，且經過金屬線路88b，被連接至前文所述之感應器36。右邊一個金屬凸塊或立柱27可經過穿透矽通孔11e中之整體金屬層9，經過微細線條金屬線路621、622及624，及經過金屬線路88a，被連接至內部電路21，經過穿透矽通孔11e中之整體金屬層9，及經過微細線條金屬線路622與624，被連接至內部電路22與23，且經過穿透矽通孔11e中之整體金屬層9，及經過微細線條金屬線路624，被連接至內部電路24。
於圖33W中，底部體系103係在經薄化矽基板1之背側1a上形成，並包含絕緣層3，由陽極91、陰極92及膠狀電解質93所構成之電容器87，金屬線路88b、遮蔽環123、聚合體層14、金屬層16與18及金屬凸塊或立柱27，且於聚合體層14中之開孔14a係在整體金屬層9上方。上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成，且於聚合體層98中之開孔980係在經構圖之電路層812與821下方。
如圖33V與33W中所示陽極91、陰極92及膠狀電解質93之規格，可被個別稱為如圖33A-33U中所示陽極91、陰極92及膠狀電解質93之規格。於圖33W中所示金屬凸塊或立柱27之規格，可被稱為如圖25G-25L與33N-33U中所示金屬凸塊或立柱27之規格。於圖33V與33W中所示形成遮蔽環123以含有膠狀電解質93之製程，可被稱為如圖33A-33E中所示形成金屬層4與整體金屬層9之製程。於圖33V與33W中藉由與圖33A-33U中所示構件相同參考數目所顯示之構件，具有與圖33A-33U中所示構件相同之材料與規格。
在形成圖33V與33W中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，在晶片封裝中，左邊一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。右邊一個金屬凸塊或立柱27可經過微細線條金屬線路622與624，及經過穿透矽通孔11e中之整體金屬層9，連接半導體晶片之電容器87之陰極92與金屬線路88a至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過微細線條金屬線路624，及經過穿透矽通孔11e中之整體金屬層9，連接半導體晶片之內部電路21、22、23及24至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。第一個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個第二個金屬凸塊89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，在晶片封裝中，第一個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P與電壓調節器或轉換器電路41至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。第二個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個第三個金屬凸塊89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。右邊一個金屬凸塊或立柱27可經過微細線條金屬線路622與624，及經過穿透矽通孔11e中之整體金屬層9，連接半導體晶片之電容器87之陰極92與金屬線路88a至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且可經過微細線條金屬線路624，及經過穿透矽通孔11e中之整體金屬層9，連接半導體晶片之內部電路21、22、23及24至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
圖33X顯示另一種類之電容器87之俯視圖，且圖33Y顯示沿著圖33X中之點線A-A所切割之橫截面圖。參考圖33X與33Y，電容器87係在絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成。藉由金屬層4與整體金屬層9所提供之遮蔽環123可於絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成，以含有電容器87之膠狀電解質93。或者，遮蔽環123可為聚合體層，譬如聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并唑(PBO)層或環氧樹脂層，或無機層，譬如矽-氧化物層、矽-氧氮化物層或矽-氮化物層，在絕緣層3上及在半導體晶圓10之經薄化矽基板1之背側1a上形成。遮蔽環123具有大於電容器87之陽極91，且大於電容器87之陰極92之厚度，及具有高於電容器87之陽極91，且高於電容器87之陰極92之頂部表面。電容器87之陽極91係在穿透矽通孔11f中，在經薄化矽基板1之背側1a上，及在遮蔽環123中之膠狀電解質93內。電容器87之陰極92係在穿透矽通孔11d中，在經薄化矽基板1之背側1a上，及在遮蔽環123中之膠狀電解質93內。聚合體層14係在膠狀電解質93上，在遮蔽環123上，在整體金屬層9上，及在絕緣層3上形成，並覆蓋膠狀電解質93與遮蔽環123。
電容器87之陽極91可經過微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41與前文所述之感應器36。電容器87之陰極92可經過微細線條金屬線路621被連接至內部電路21，經過微細線條金屬線路622被連接至內部電路22與23，及經過微細線條金屬線路622與624被連接至內部電路24。
兩個金屬凸塊或立柱27係在整體金屬層9上方及在經薄化矽基板1之背側1a上形成，且連接整體金屬層9。左邊一個金屬凸塊或立柱27可經過金屬線路88b，經過穿透矽通孔11a中之整體金屬層9，及經過微細線條金屬結構619，被連接至電壓調節器或轉換器電路41，且經過金屬線路88b，被連接至前文所述之感應器36。右邊一個金屬凸塊或立柱27可經過穿透矽通孔11e中之整體金屬層9與微細線條金屬線路621、622及624，被連接至內部電路21，經過穿透矽通孔11e中之整體金屬層9及微細線條金屬線路622與624，被連接至內部電路22與23，經過穿透矽通孔11e中之整體金屬層9與微細線條金屬線路624，被連接至內部電路24，及經過穿透矽通孔11e中之整體金屬層9與微細線條金屬線路624，被連接至電容器87之陰極92。
於圖33Y中，底部體系103係在經薄化矽基板1之背側1a上形成，並包含絕緣層3，由陽極91、陰極92及膠狀電解質93所構成之電容器87，金屬線路88b、遮蔽環123、聚合體層14、金屬層16與18及金屬凸塊或立柱27，且於聚合體層14中之開孔14a係在整體金屬層9上方。上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成，且於聚合體層98中之開孔980係在經構圖之電路層812與821下方。
如圖33X與33Y中所示陽極91、陰極92及膠狀電解質93之規格，可被個別稱為如圖33A-33U中所示陽極91、陰極92及膠狀電解質93之規格。如圖33Y中所示金屬凸塊或立柱27之規格，可被稱為圖25G-25L與33N-33U中所示金屬凸塊或立柱27之規格。於圖33X與33Y中所示形成遮蔽環123以含有膠狀電解質93之製程，可被稱為如圖33A-33E中所示形成金屬層4與整體金屬層9之製程。於圖33X與33Y中藉由與圖33A-33U中所示構件相同參考數目所顯示之構件，具有與圖33A-33U中所示構件相同之材料與規格。
在形成圖33X與33Y中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，於晶片封裝中，左邊一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88b與前文所述之感應器36至第一個外部電路之電源匯流排(metal bus)或平面(metal plane)，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。右邊一個金屬凸塊或立柱27可經過穿透矽通孔11e中之整體金屬層9，及經過微細線條金屬線路624，連接半導體晶片之電容器87之陰極92與內部電路21、22、23及24至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。第一個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81至第二個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路。多個第二個金屬凸塊89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)。
或者，於晶片封裝中，第一個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81P與電壓調節器或轉換器電路41至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd。第二個金屬凸塊89可連接半導體晶片之金屬線路、匯流排(metal bus)或平面(metal plane)81至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路。多個第三個金屬凸塊89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)。右邊一個金屬凸塊或立柱27可經過穿透矽通孔11e中之整體金屬層9，及經過微細線條金屬線路624，連接半導體晶片之電容器87之陰極92與內部電路24至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板。
圖34A-34G顯示一種在圖33T中所示半導體晶圓10之經薄化矽基板1之主動側面上形成超電容器87a、經構圖之電路層801、多個金屬凸塊或立柱89及兩個聚合體層98與99之製程。
參考圖34A，在形成圖33T中所示之結構後，移除焊劑32。接著，黏著/障壁/晶種層8011可在保護層5上及在被保護層5中之開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上形成。黏著/障壁/晶種層8011可藉由一或多種適當製程形成，例如藉由使黏著/障壁層8011a，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳為在0.05與0.5微米之間，沉積在保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，然後，使晶種層8011b，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳為在0.05與0.2微米之間，沉積於黏著/障壁層8011a上，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程。黏著/障壁層8011a之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層8011b之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層8011a係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳為在0.05與0.5微米之間，在保護層5上及在被保護層5中之開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上，晶種層8011b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳為在0.05與0.2微米之間，在含鈦層上。
或者，當黏著/障壁層8011a係藉由一或多種適當製程形成時，例如藉由濺射複合材料層，其包含鈦層，具有厚度在0.01與0.15微米之間，在保護層5上及在被開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上，與鈦-鎢-合金層，具有厚度在0.1與0.35微米之間，在鈦層上，晶種層8011b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳為在0.05與0.2微米之間，在鈦-鎢-合金層上。
或者，當黏著/障壁層8011a係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳為在0.05與0.5微米之間，在保護層5上及在被保護層5中之開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上，晶種層8011b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳為在0.05與0.2微米之間，在含鉭層上。
或者，當黏著/障壁層8011a係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.005與0.8微米之間，且較佳為在0.05與0.5微米之間，在保護層5上及在被保護層5中之開孔519、519'、521、522及524所曝露之金屬線路或墊片600之區域600a上，晶種層8011b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.005與0.5微米之間，且較佳為在0.05與0.2微米之間，在含鉻層上。
在形成黏著/障壁/晶種層8011之後，陽極91a與陰極92a可於黏著/障壁/晶種層8011之晶種層8011b上形成。陽極91a之材料可包括聚苯胺、活性碳、石墨、聚吡咯、碳奈米管、NiCo合金或RuO2 。或者，陽極91a可為複合材料層，包含鎳層在晶種層8011b上，及碳層在該鎳層之頂部表面及側壁上。陰極92a之材料可包括聚苯胺、活性碳、石墨、碳奈米管或聚吡咯。例如，當陽極91a為NiCo合金時，陰極92a可為活性碳或碳奈米管。或者，陽極91a與陰極92a可為多孔性。陽極91a具有厚度大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間，且具有寬度大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間。陰極92a具有厚度大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間，且具有寬度大於1微米，譬如在1與20微米之間，且較佳為在2與10微米之間。
在形成陽極91a與陰極92a之後，光阻層71，譬如正型光阻層或負型光阻層，具有厚度大於3微米，譬如在3與110微米之間，且較佳為在5與25微米之間，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，在晶種層8011b上，在陽極91a上，及在陰極92a上形成。接著，光阻層71係以曝光與顯像之製程構圖，以在光阻層71中形成多個開孔710，曝露出晶種層8011b。
接著，整體金屬層8012可藉由一種製程，包括電鍍製程及/或無電鍍覆製程，在被光阻層71中之開孔710所曝露之黏著/障壁/晶種層8011之晶種層8011b上及在開孔710中形成。整體金屬層8012可具有厚度大於2微米，譬如在2與100微米之間，且較佳為在3與20微米之間，並個別大於晶種層8011b、黏著/障壁層8011a及各微細線條金屬層60之厚度。整體金屬層8012可具有寬度大於1微米，譬如在5與150微米之間，且較佳為在5與50微米之間，並大於各微細線條金屬層60之寬度。整體金屬層8012之材料可包括金、銅、銀、鋁、鈀、鉑、銠、釕、錸、鎳或前文所述材料之複合材料。如圖34A中所示在被光阻層71中之開孔710所曝露黏著/障壁/晶種層8011之晶種層8011b上及在開孔710中形成整體金屬層8012之製程，可被稱為如圖15F中所示在被光阻層71中之開孔710所曝露之黏著/障壁/晶種層8011之晶種層上及在開孔710中形成整體金屬層8012之製程。於圖34A中所示整體金屬層8012之規格，可被稱為圖15F中所示整體金屬層8012之規格。
參考圖34B，在形成整體金屬層8012之後，光阻層71係使用無機溶液或使用具有醯胺之有機溶液移除。接著，移除不在整體金屬層8012、陽極91a及陰極92a下之黏著/障壁/晶種層8011，其方式是蝕刻不在整體金屬層8012、陽極91a及陰極92a下之晶種層8011b，然後蝕刻不在整體金屬層8012、陽極91a及陰極92a下之黏著/障壁層8011a。如圖34B中所示蝕刻不在整體金屬層8012、陽極91a及陰極92a下之黏著/障壁/晶種層8011之晶種層8011b之製程，可被稱為如圖15H中所示蝕刻不在整體金屬層8012下之黏著/障壁/晶種層8011之晶種層之製程。如圖34B中所示蝕刻不在整體金屬層8012、陽極91a及陰極92a下之黏著/障壁/晶種層8011之黏著/障壁層8011a之製程，可被稱為如圖15H中所示蝕刻不在整體金屬層8012下之黏著/障壁/晶種層8011之黏著/障壁層之製程。
因此，陽極91a與陰極92a可在保護層5上及在經薄化矽基板1之主動側面上形成，且由黏著/障壁/晶種層8011與整體金屬層8012所構成之經構圖電路層801可在保護層5上及在經薄化矽基板1之主動側面上形成。經構圖之電路層801包含多個金屬線路81、81P及82在保護層5上及在經薄化矽基板1之主動側面上，且金屬線路81、81P及82係藉由黏著/障壁/晶種層8011與整體金屬層8012所提供。金屬線路81可經過保護層5中之開孔519'，及經過微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，且被連接至內部電路21、22、23及24之多個電源節點。金屬線路81P可經過保護層5中之開孔519，及經過微細線條金屬線路619，被連接至電壓調節器或轉換器電路41。金屬線路82可被連接至電壓調節器或轉換器電路41，被連接至內部電路21之接地節點，經過保護層5中之開孔522，及經過微細線條金屬線路622，被連接至內部電路22之接地節點，經過保護層5中之開孔522，及經過微細線條金屬線路622，被連接至內部電路23之接地節點，且經過保護層5中之開孔524，及經過微細線條金屬線路624，被連接至內部電路24之接地節點。金屬線路81P與82可視情況被連接至前文所述之ESD保護電路44，其可被進一步稱為圖29B。
參考圖34C，在圖34B中所示之步驟後，聚合體層98可藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，在保護層5上及在前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之上形成。於聚合體層98中之多個開孔980係在前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之多個區域上方，並使彼等曝露。於聚合體層98中之開孔980a係曝露陽極91a與陰極92a，且陽極91a與陰極92a係在開孔980a中及在保護層5上方。聚合體層98可具有厚度大於2微米，譬如在2與30微米之間，且大於各微細線條介電層30之厚度。聚合體層98之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
圖34D為圖34C之俯視圖。參考圖34C與34D，陰極92a具有多條平行線125a，延伸至陽極91a之多條平行線124a間之間隙中。在陰極92a與陽極91a之相鄰線條124a與125a間之水平間隔可大於0.1微米，譬如在0.1與10微米之間，且較佳為在1與5微米之間。陽極91a係經過金屬線路81，被連接至電壓調節器或轉換器電路41之節點P。陰極92a係經過金屬線路82，被連接至電壓調節器或轉換器電路41之接地節點Rs與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。
在形成聚合體層98與聚合體層98中之開孔980及980a後，膠狀電解質93a，含有聚合體與金屬離子，譬如Li+ 、Ni+ 或Cu+ ，係在聚合體層98中之開孔980a內，在被開孔980a所曝露之保護層5上，及在平行線124a與125a間之間隙中形成，並覆蓋陽極91a與陰極92a之頂部表面。
在形成膠狀電解質93a之後，包含陽極91a、陰極92a及膠狀電解質93a之超電容器87a可於保護層5上及在聚合體層98中之開孔980a內形成。於經薄化矽基板1之主動側面上之超電容器87a具有電容在0.01與100微法拉間之範圍內，且具有能量儲存能力在每平方米0.1與10微法拉(μF/平方毫米)間之範圍內。於圖34D中所示被粗線所包圍超電容器87a之面積係在0.1與10平方米間之範圍內。或者，膠狀電解質93a可被含有聚合體與金屬離子(譬如Li+ 、Ni+ 或Cu+ )之液體電解質置換。電容器87a為可逆地可充電與可放電。金屬線路81可連接超電容器87a之陽極91a至電壓調節器或轉換器電路41，及至內部電路21、22、23及24之電源節點，且金屬線路82可連接超電容器87a之陰極92a至電壓調節器或轉換器電路41，及至內部電路21、22、23及24之接地節點。
接著，參考圖34E，聚合體層99係藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於聚合體層98上形成，並覆蓋超電容器87a之膠狀電解質93a，且於聚合體層99中之多個開孔990係在被聚合體層98中之開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上方，並使彼等外露。聚合體層990可具有厚度大於2微米，譬如在2與30微米之間，且大於各微細線條介電層30之厚度。聚合體層99之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖34F，金屬層89a可在聚合體層99上，於聚合體層98上，及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上形成。接著，金屬層89b可於金屬層89a上形成。金屬層89a之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而金屬層89b之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。金屬層89a與89b可藉由一或多種適當製程形成，例如藉由物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程。金屬層89a可具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，而金屬層89b可具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳為在0.08與0.15微米之間。
例如，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層99上，於聚合體層98上，及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鈦層上。
或者，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層99上，於聚合體層98上，及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉭層上。
或者，當金屬層89a係藉由一或多種適當製程形成時，例如藉由濺射含鉻層，譬如鉻層之單層，具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳為在0.1與0.2微米之間，在聚合體層99上，於聚合體層98上，及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上，金屬層89b可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在0.05與0.5微米之間，在0.08與0.15微米之間，在0.1與1微米之間，或在0.2與0.5微米之間，於含鉻層上。
於形成金屬層89b之後，光阻層71a可在金屬層89b上形成，且於光阻層71a中之多個開孔71b係在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上方，並曝露金屬層89b。接著，金屬層89c可藉由一種製程，包括電鍍製程，於被開孔71b所曝露之金屬層89b上及在開孔71b中形成。金屬層89c可具有厚度大於3微米，譬如在3與200微米之間，且較佳為在5與100微米之間，並個別大於金屬層89b、金屬層89a及各微細線條金屬層60之厚度。金屬層89c可具有寬度大於1微米，譬如在5與200微米之間，且較佳為在5與50微米之間，並大於各微細線條金屬層60之寬度。金屬層89c可包括銅、金、鎳、鋁、銀、鉑、軟焊料或前文所述材料之複合材料。
例如，金屬層89c可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍銅層至厚度大於3微米，譬如在10與150微米之間，且較佳為在20與100微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之銅層89b。
或者，金屬層89c可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍金層至厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之金層89b。
或者，金屬層89c可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍鎳層至厚度大於3微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之銅層或鎳層89b。
或者，金屬層89c可由藉一或多種適當製程形成之單金屬層所構成，例如藉由電鍍焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度大於5微米，譬如在5與200微米之間，且較佳為在10與150微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之銅層或鎳層89b。
或者，金屬層89c可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度大於1微米，譬如在3與150微米之間，且較佳為在5與100微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之銅層89b，接著電鍍或無電鍍覆鎳層至厚度大於1微米，譬如在1與15微米之間，且較佳為在2與10微米之間，於開孔71b中及在開孔71b中之所電鍍銅層上，然後電鍍或無電鍍覆金層或鈀層至厚度大於0.005微米，譬如在0.005與10微米之間，且較佳為在0.05與1微米之間，於開孔71b中及在開孔71b中之所電鍍或無電鍍覆之鎳層上。
或者，金屬層89c可由藉一或多種適當製程形成之三金屬層所構成，例如藉由電鍍銅層至厚度大於1微米，譬如在5與150微米之間，且較佳為在10與100微米之間，於開孔71b中及在被開孔71b所曝露之金屬層89b上，較佳為前文所述之銅層89b，接著電鍍或無電鍍覆鎳層至厚度大於1微米，譬如在1與15微米之間，且較佳為在2與10微米之間，於開孔71b中及在開孔71b中之所電鍍銅層上，然後電鍍或無電鍍覆焊料層(譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金之含鉍層、含銦層或含錫層)至厚度大於1微米，譬如在5與100微米之間，且較佳為在10與50微米之間，於開孔71b中及在開孔71b中之所電鍍或無電鍍覆之鎳層上。
參考圖34G，於形成如圖34F中所示之金屬層89c後，光阻層71a係使用無機溶液或使用具有醯胺之有機溶液移除。接著，不在金屬層89c下之金屬層89b係藉由蝕刻製程移除，然後不在金屬層89c下之金屬層89a係藉由蝕刻製程移除。如圖34G中所示移除不在金屬層89c下之金屬層89b之製程，可被稱為如圖15H中所示移除不在整體金屬層8012下之黏著/障壁/晶種層8011之晶種層之製程。如圖34G中所示移除不在金屬層89c下之金屬層89a之製程，可被稱為如圖15H中所示蝕刻不在整體金屬層8012下之黏著/障壁/晶種層8011之黏著/障壁層之製程。
因此，藉由金屬層89a、89b及89c所提供之金屬凸塊或立柱89可於聚合體層98與99上及在被開孔980所曝露之前文所述各種整體金屬層8012之金、銅、銀、鋁、鈀、鉑、銠、釕、錸或鎳最上層之區域上形成。金屬凸塊或立柱89之金屬層89c可用以連接至外部電路，譬如球格柵陣列(BGA)基板、印刷電路板、半導體晶片、金屬基板、玻璃基板或陶瓷基板，其方式是使金屬層89c與外部電路黏結。
於圖34G中，底部體系103係在經薄化矽基板1之背側1a上形成，並包含絕緣層3，由陽極91、陰極92及膠狀電解質93所構成之電容器87，金屬線路88a、88b及88c，及聚合體層14與133，且在聚合體層14中之開孔14a、14c及14d係在整體金屬層9下方，在聚合體層14中之開孔14b係在絕緣層3下方，及在聚合體層133中之開孔133a係在整體金屬層9下方。上方護層體系102係於經薄化矽基板1之主動側面上，以藉由經構圖電路層801所提供之金屬線路81、81P及82，由陽極91a、陰極92a及膠狀電解質93a所構成之電容器87a，聚合體層98與99，及金屬凸塊89形成，且在聚合體層98中之開孔980係在經構圖之電路層801上方，在聚合體層中之開孔980a係在保護層5上方，及在聚合體層99中之開孔990係在經構圖之電路層801上方。
於圖34G中所示之步驟後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
例如，於晶片封裝中，金屬凸塊或立柱27之一可連接半導體晶片之金屬線路88b至第一個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且可經過金屬線路88b，經過穿透矽通孔11a中之整體金屬層9，及經過微細線條金屬線路619，被連接至電壓調節器或轉換器電路41。另一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路，且可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路88c，被連接至電容器87之陽極91。其他金屬凸塊或立柱27可連接半導體晶片之金屬線路88a與電容器87至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。金屬凸塊或立柱89之一可連接半導體晶片之金屬線路81至第二個外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路，且可經過金屬線路81與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路81，被連接至電容器87a之陽極91a與內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp。另一個金屬凸塊或立柱89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過金屬線路82，被連接至電容器87a之陰極92a與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。
或者，於晶片封裝中，金屬凸塊或立柱89之一可連接半導體晶片之金屬線路81P至第一個外部電路，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自該第一個外部電路之外部電源電壓Vdd，且可經過金屬線路81P與微細線條金屬線路619，被連接至電壓調節器或轉換器電路41。另一個金屬凸塊或立柱89可連接半導體晶片之金屬線路81至第一個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第一個外部電路，且可經過金屬線路81與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路81，被連接至電容器87a之陽極91a與內部電路21、22、23及24之電源節點Tp、Up、Vp及Wp。其他金屬凸塊或立柱89可連接半導體晶片之接地面、匯流排(metal bus)或線路82至第一個外部電路之接地匯流排(metal bus)或平面(metal plane)，且可經過金屬線路82，被連接至電容器87a之陰極92a與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。金屬凸塊或立柱27之一可連接半導體晶片之金屬線路88a與電容器87至第二個外部電路之接地匯流排(metal bus)或平面(metal plane)，譬如半導體晶片、印刷電路板、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，且可經過金屬線路88a，被連接至電容器87之陰極92與內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws。另一個金屬凸塊或立柱27可連接半導體晶片之金屬線路88c至第二個外部電路，以輸出經調節或轉換之電源電壓Vcc至該第二個外部電路，且可經過金屬線路88c與微細線條金屬線路619'，被連接至電壓調節器或轉換器電路41，及經過金屬線路88c，被連接至電容器87之陽極91。
但是，前文所述之感應器36與前文所述之電容器87可為不連續裝置。於下文中，引進在圖35A-35D中所示之製程，以連接不連續感應器36與不連續電容器87至半導體晶圓10。不連續感應器36可用於圖29A與29B中所示之感應器36，而不連續電容器87可用於圖29A、29B及29D中所示之電容器87。
參考圖35A，於圖30A中所示之半導體晶圓10之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。接著，穿透矽通孔11a、11d、11e及11f可於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，然後絕緣層3可於經薄化矽基板1之背側1a上及在穿透矽通孔11a、11d、11e及11f之側壁上形成，其可被稱為圖24C-24H或圖24I-24N中所示之步驟。穿透矽通孔11a、11d、11e及11f係完全穿透經過經薄化之矽基板1與介電層30。接著，藉由金屬層4與9所提供之互相連接結構88可在穿透矽通孔11a、11d、11e及11f中，於絕緣層3上，及在經薄化矽基板1之背側1a上形成，其可被稱為圖25A-25F中所示之步驟。互相連接結構88包含多個金屬線路88a、88b及88c。
參考圖35B，在圖35A中所示之步驟後，聚合體層14係藉由一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，於絕緣層3上及在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之上形成，且於聚合體層14中之多個開孔14a係在前文所述各種整體金屬層9之銅、金、鋁、鎳或鈀最上層之多個區域上方，並使彼等外露。聚合體層14可具有厚度大於3微米，譬如在3與50微米之間，且較佳為在5與25微米之間。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。如圖35B中所示形成聚合體層14與聚合體層14中之開孔14a之製程，可被稱為如圖25G中所示形成聚合體層14與聚合體層14中之開孔14a之製程。
參考圖35C，在圖35B中所示之步驟後，使用圖15D-15H中所示之步驟，由黏著/障壁/晶種層8121與金屬層8122所構成之多個經構圖電路層812可於保護層5上及在被開孔519與519'所曝露之金屬線路或墊片600之區域600a上形成，且由黏著/障壁/晶種層8211與金屬層8212所構成之經構圖電路層821可於保護層5上及在被開孔521、522及524所曝露之金屬線路或墊片600之區域600a上形成。接著，聚合體層98係在經構圖電路層812之金屬層8122上，於經構圖電路層821之金屬層8212上，及在保護層5上形成，且於聚合體層98中之多個開孔980係在金屬層8122與8212之接觸點上方，並使彼等外露，其可被稱為圖15I中所示之步驟。然後，藉由三金屬層89a、89b及89c所提供之多個金屬凸塊89係於聚合體層98上及在被開孔980所曝露之金屬層8122與8212之接觸點上形成，其可被稱為圖30L中所示之步驟。或者，形成經構圖之電路層812與821、聚合體層98及金屬凸塊89之步驟，可於圖35A與35B中所示之步驟前進行。於圖35C中所示金屬凸塊89之規格，可被稱為如圖30L中所示金屬凸塊89之規格。因此，經構圖之電路層812與821、聚合體層98及金屬凸塊89可在經薄化矽基板1之主動側面上，於保護層5上方形成。
參考圖35D，不連續感應器36與不連續電容器87可經過多個金屬凸塊144，譬如焊料球或凸塊、金凸塊、銅凸塊、銀凸塊、鋁凸塊或鎳凸塊，具有厚度大於1微米，譬如在10與250微米之間，被連接至被開孔14a所曝露之整體金屬層9。因此，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3，藉由金屬層4與9所提供之金屬線路88a、88b及88c，不連續感應器36、不連續電容器87、金屬凸塊144及聚合體層14形成，且於聚合體層14中之開孔14a係在整體金屬層9上方。上方護層體系102係在經薄化矽基板1之主動側面上，以經構圖之電路層812與821、聚合體層98及金屬凸塊89形成，且於聚合體層98中之開孔980係在經構圖之電路層812與821下方。於形成圖35D中所示之結構後，半導體晶圓10可藉由晶粒鋸開製程被切成許多個別半導體晶片。在晶粒鋸開製程之後，自半導體晶圓10所切割之半導體晶片可經封裝成晶片封裝物。
於晶片封裝中，在半導體晶片之經薄化矽基板1背側1a上之不連續感應器36，可經過金屬線路88b與88c，經過穿透矽通孔11f與11a中之整體金屬層9，及經過微細線條金屬線路619與619'，被連接至半導體晶片之電壓調節器或轉換器電路41。在半導體晶片之經薄化矽基板1背側1a上之不連續電容器87，可經過金屬線路88c，經過穿透矽通孔11f中之整體金屬層9，及經過微細線條金屬線路619'，被連接至半導體晶片之電壓調節器或轉換器電路41，經過金屬線路88c至不連續感應器36，經過金屬線路88a及經過微細線條金屬線路621至內部電路21，經過金屬線路88a，經過穿透矽通孔11d中之整體金屬層9及經過微細線條金屬線路622至內部電路22與23，及經過金屬線路88a，經過穿透矽通孔11e中之整體金屬層9及經過微細線條金屬線路624至內部電路24。金屬凸塊89之一可連接半導體晶片之經薄化矽基板1主動側面上之金屬線路81P至外部電路，譬如印刷電路板、半導體晶片、球格柵陣列(BGA)基板、金屬基板、玻璃基板或陶瓷基板，以接收來自外部電路之外部電源電壓Vdd，且可被連接至金屬線路88b與不連續感應器36，在半導體晶片之經薄化矽基板1之背側1a上，及半導體晶片之電壓調節器或轉換器電路41，經過半導體晶片之經薄化矽基板1主動側面上之金屬線路81P，及經過半導體晶片之微細線條金屬線路619。另一個金屬凸塊89可連接半導體晶片之經薄化矽基板1主動側面上之金屬線路81至外部電路，以輸出經調節或經轉換之電源電壓Vcc至外部電路，且可被連接至金屬線路88c與在半導體晶片之經薄化矽基板1背側1a上之不連續感應器36，及半導體晶片之電壓調節器或轉換器電路41，經過半導體晶片之經薄化矽基板1主動側面上之金屬線路81及經過半導體晶片之微細線條金屬線路619'。另兩個金屬凸塊89可連接半導體晶片之經薄化矽基板1主動側面上之接地面、匯流排(metal bus)或線路82，至外部電路之接地匯流排(metal bus)或平面(metal plane)，且可被連接至半導體晶片之經薄化矽基板1背側1a上之金屬線路88a，及半導體晶片之內部電路21、22、23及24之接地節點Ts、Us、Vs及Ws，經過薄化矽基板1之主動側面上之接地面、匯流排(metal bus)或線路82。
參考圖36A，晶片封裝模組118含有球格柵陣列(BGA)基板110，兩個晶片封裝57與84在BGA基板110之頂側上，不連續電容器112於BGA基板110之頂側上方，及多個焊料球111a在BGA基板110之底側上。不連續電容器112可經過多個焊料球111d被提供於且連接至BGA基板110。晶片封裝模組118之BGA基板110可經過焊料球111a被提供於且連接至基板，譬如印刷電路板、金屬基板、玻璃基板或陶瓷基板。焊料球111a與111d可包括鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金。
晶片封裝84含有球格柵陣列(BGA)基板113，兩個動態隨機存取記憶體(DRAM)晶片104於BGA基板113之頂側上方，兩個快閃記憶晶片114於DRAM晶片104上方及於BGA基板113上方，特殊應用積體電路(ASIC)晶片115於快閃記憶晶片114之頂部上，於DRAM晶片104上方及於BGA基板113上方，多個焊料球111c含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金在BGA基板113之底側上，多個經導線黏結之導線119，譬如金導線、銅導線或鋁導線，連接晶片104、114及115之一至晶片104、114及115之另一個或至BGA基板113，及模製配料116，譬如聚合體或環氧基為基礎之材料，於BGA基板113之頂側上，於經導線黏結之導線119上，及於晶片104、114及115上，包覆晶片104、114及115以及經導線黏結之導線119。晶片封裝84之BGA基板113可經過焊料球111c被提供於且連接至GA基板110。
於圖36A中所示之線條5表示前文所述之保護層。DRAM晶片104與快閃記憶晶片114各含有前文所述之矽基板1、IC結構6a、前文所述之保護層5及前文所述之上方護層體系102之組合，且此組合可參考圖1B-1D、3B-3D、5B、5K、5S、5U-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K之一，且正如此等圖中所示，於矽基板1上方而在保護層5下方之IC結構6a可包括前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43與44，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。關於晶片104與114，上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
DRAM晶片104之底部者可被裝載至BGA基板113上，其方式是使DRAM晶片104之底部者之矽基板1黏著至BGA基板113之頂側，使用膠材料之薄膜135，譬如聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間。DRAM晶片104之頂部者可被裝載至DRAM晶片104之底部者上，其方式是使DRAM晶片104之頂部者之矽基板1黏著至DRAM晶片104之底部者之上方護層體系102，使用膠材料之另一個薄膜135。快閃記憶晶片114之底部者可被裝載至DRAM晶片104之頂部者上，其方式是使快閃記憶晶片114之底部者之矽基板1黏著至DRAM晶片104之頂部者之上方護層體系102，使用膠材料之另一個薄膜135。快閃記憶晶片114之頂部者可被裝載至快閃記憶晶片114之底部者上，其方式是使快閃記憶晶片114之頂部者之矽基板1黏著至快閃記憶晶片114之底部者之上方護層體系102，使用膠材料之另一個薄膜135。ASIC晶片115可被裝載至快閃記憶晶片114之頂部者上，其方式是使ASIC晶片115黏著至快閃記憶晶片114之頂部者之上方護層體系102，使用膠材料之另一個薄膜135。
DRAM晶片104之頂部者具有右邊部份，懸垂於DRAM晶片104之底部者上，而DRAM晶片104之底部者具有左邊部份，未垂直地在DRAM晶片104之頂部者下方。DRAM晶片104之頂部者具有左邊側壁，自該DRAM晶片104之底部者凹陷。快閃記憶晶片114之底部者具有右邊部份，懸垂於DRAM晶片104之頂部者上，而DRAM晶片104之頂部者具有左邊部份，未垂直地在快閃記憶晶片114之底部者下方。快閃記憶晶片114之底部者具有左邊側壁，自該DRAM晶片104之頂部者凹陷。快閃記憶晶片114之頂部者具有右邊部份，懸垂於快閃記憶晶片114之底部者上，而快閃記憶晶片114之底部者具有左邊部份，未垂直地在快閃記憶晶片114之頂部者下方。快閃記憶晶片114之頂部者具有左邊側壁，自該快閃記憶晶片114之底部者凹陷。
經導線黏結導線119之一，例如可被黏結於上方護層體系102中之經構圖電路層801之整體金屬層8012上，於上方護層體系102中之經構圖電路層802之整體金屬層8022上，於上方護層體系102中之經構圖電路層803之整體金屬層8032上，於上方護層體系102中之金屬線路81上，於上方護層體系102中之金屬線路81P上，於上方護層體系102中之金屬線路82上，於上方護層體系102中之金屬線路83上，於上方護層體系102中之金屬線路83'上，於上方護層體系102中之金屬線路83r上，或於上方護層體系102中之金屬線路85上，以連接晶片104與114之一，至另一個晶片104與114，至晶片115或至BGA基板113。
晶片封裝57含有球格柵陣列(BGA)基板117，晶片101於BGA基板117之頂側上，記憶晶片100，譬如動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片，於晶片101上方且於BGA基板117上方，多個焊料球111b含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金在BGA基板117之底側上，超不連續電容器94於晶片101上方且於BGA基板117上方，超不連續感應器95於晶片101上方且於BGA基板117上方，多個經導線黏結之導線119a，譬如金導線、銅導線或鋁導線，連接晶片101至BGA基板117，及模製配料120，譬如聚合體或環氧基為基礎之材料，於BGA基板117之頂側上，於經導線黏結之導線119a上，於晶片100與101上，於超不連續電容器94上，及於超不連續感應器95上，包覆晶片100與101、經導線黏結之導線119a、超不連續電容器94及超不連續感應器95。晶片封裝57之BGA基板117可經過焊料球111b被提供於且連接至BGA基板110。
晶片101可為中央處理單元(CPU)晶片，經設計為x86構造，中央處理單元(CPU)晶片，經設計為非x86構造，譬如RAM、強RAM或MIP、基帶晶片、繪圖處理單元(GPU)晶片、數位訊號(signal)處理(DSP)晶片、全球定位系統(GPS)晶片、藍牙晶片、無線區域網路(WLAN)晶片，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何基帶電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何繪圖處理單元(GPU)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、繪圖處理單元(GPU)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何無線區域網路(WLAN)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊與任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何基帶電路區塊與任何中央處理單元(CPU)電路區塊或系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、無線區域網路(WLAN)電路區塊及及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造。或者，晶片101可為一種晶片，包括中央處理單元(CPU)電路區塊、繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、藍牙電路區塊、全球定位系統(GPS)電路區塊及/或無線區域網路(WLAN)電路區塊。晶片101，繪圖處理單元(GPU)晶片或在晶片101中之繪圖處理單元(GPU)電路區塊，可針對2D或3D影像顯示器設計，且可被連接至3D影像顯示器，譬如3D電視(3D TV)或3D影像遊樂器，經過導線黏結之導線119a、BGA基板117與110及焊料球111a與111b。
晶片101含有前文所述之矽基板1、IC結構6a、前文所述之保護層5及前文所述之上方護層體系102之組合，且此組合可參考圖1B-1D、3B-3D、5B、5K、5S、5U-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K之一，及正如此等圖中所示，在矽基板1上方而在保護層5下方之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43與44，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。關於晶片101，上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
超不連續電容器94與超不連續感應器95可經過多個焊料球111e，包括鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，被提供於且連接至前文所述晶片101之上方護層體系102之經構圖電路層。例如，用於裝載不連續電容器94與不連續感應器95於晶片101之上方護層體系102上之方法，可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於多個接觸點上，視情況藉由晶片101之上方護層體系102中之經構圖電路層801、802或803或金屬線路81、81P、82、83、83'、83r或85之最上方聚合體層中之開孔外露，然後裝載不連續電容器94與不連續感應器95至軟焊料糊劑上，接著使軟焊料糊劑再流動或加熱，以形成固體焊料球111e，使不連續電容器94與不連續感應器95黏結至晶片101。
晶片101可被裝載至BGA基板117上，其方式是使晶片101之矽基板1黏著至BGA基板117之頂側，使用膠材料之另一個薄膜135。記憶晶片100可經過多個金屬球、凸塊或支柱132，譬如銅凸塊或支柱、焊料球或凸塊、鎳凸塊或支柱或金凸塊或支柱，具有厚度大於5微米，譬如在10與100微米之間，或在50與200微米之間，且於相鄰金屬球、凸塊或支柱132間之節距可大於10微米，譬如在10與100微米之間，被提供於且連接至晶片101之上方護層體系102中之經構圖電路層。底部充填107，譬如聚合體，係被填入晶片101與記憶晶片100間之間隙中，且包圍金屬球、凸塊或支柱132。
關於裝載記憶晶片100至晶片101上之方法，可於最初使金屬球、凸塊或支柱132於記憶晶片100上形成，然後可使金屬球、凸塊或支柱132與多個接觸點黏結，視情況藉由晶片101之上方護層體系102中之經構圖電路層801、802或803或金屬線路81、81P、82、83、83'、83r或85之最上方聚合體層中之開孔外露。例如，用於裝載記憶晶片100至晶片101上之方法可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於接觸點上，視情況藉由晶片101之上方護層體系102中之經構圖電路層801、802或803或金屬線路81、81P、82、83、83'、83r或85之最上方聚合體層中之開孔外露，然後裝載預成形於記憶晶片100上之金屬球、凸塊或支柱132至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊接，使金屬球、凸塊或支柱132黏結至晶片101。或者，金屬球、凸塊或支柱132可於最初藉由前文所述之晶片101上方護層體系102之金屬凸塊89提供，如圖8A-8F、10A-10E、15L、15M、16M及20中所示，然後可使金屬球、凸塊或支柱132與記憶晶片100黏結。
例如，經導線黏結之導線119a之一，可被黏結於上方護層體系102中之經構圖電路層801之整體金屬層8012上，於上方護層體系102中之經構圖電路層802之整體金屬層8022上，於上方護層體系102中之經構圖電路層803之整體金屬層8032上，於上方護層體系102中之金屬線路81上，於上方護層體系102中之金屬線路81P上，於上方護層體系102中之金屬線路82上，於上方護層體系102中之金屬線路83上，於上方護層體系102中之金屬線路83'上，於上方護層體系102中之金屬線路83r上，或於上方護層體系102中之金屬線路85上，以連接晶片101至BGA基板117。
關於低功率消耗設計，寬位元與小驅動器界面電路109可被提供於記憶晶片100與晶片101之間。晶片101具有多個輸入/輸出(I/O)墊片，經連接至記憶晶片100，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路與在晶片101中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。記憶晶片100具有多個I/O墊片，經連接至晶片101，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路與在記憶晶片100中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。於晶片101與記憶晶片100間之資料寬度可大於27 ，譬如27 、28 、29 、210 或211 。
再者，關於低功率消耗設計，可具有綠色電源電路108，譬如調節器，具有超不連續電容器94與超不連續感應器95，使用焊料球111e被提供在晶片101上。
例如，晶片封裝57可藉由一或多種適當方法形成，例如藉由黏結最初在多個記憶晶片100上形成之金屬球、凸塊或支柱132至多個接觸點，視情況藉由晶圓10上方護層體系102中之經構圖電路層801、802或803之最上方聚合體層中之開孔外露，最後被切成多個晶片101，例如圖15H、15K、16L、17J、18I或19H中所示，接著使底部充填107流動至晶圓10與多個記憶晶片100間之間隙中，包圍金屬球、凸塊或支柱132，接著黏結多個不連續電容器94與多個不連續感應器95至接觸點，視情況藉由晶圓10上方護層體系102之經構圖電路層801、802或803之最上方聚合體層中之開孔外露，例如圖15H、15K、16L、17J、18I或19H中所示，經過焊料球111e，使用表面黏著技術(SMT)，接著切割晶圓10，以使多個堆疊單元單一化，包括晶片100與101，不連續電容器94及不連續感應器95，接著裝載堆疊單元至BGA基板117之頂側上，其方式是使用膠材料之薄膜135，使晶片101黏著至BGA基板117之頂側，接著藉由導線黏結方法，使導線119a黏結至晶片101及至BGA基板117，接著形成模製配料120於BGA基板117之頂側上，於導線119a上，於晶片100與101上，於不連續電容器94上，及於不連續感應器95上，包覆晶片100與101、導線119a、不連續電容器94及不連續感應器95，然後藉由球種植方法形成焊料球111b在BGA基板117之底側上。
參考圖36B，晶片封裝模組118a含有球格柵陣列(BGA)基板110，晶片封裝57a在BGA基板110之頂側上，於圖36A中所示之晶片封裝84在BGA基板110之頂側上，不連續電容器112於BGA基板110之頂側上方，及多個焊料球111a在BGA基板110之底側上。不連續電容器112可經過多個焊料球111d被提供於且連接至BGA基板110。晶片封裝模組118a之BGA基板110可經過焊料球111a被提供於且連接至基板，譬如印刷電路板、金屬基板、玻璃基板或陶瓷基板。焊料球111a與111d可包括鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金。於圖36B中所示晶片封裝84之規格可被稱為如圖36A中所示晶片封裝84之規格，而如圖36B中所示形成晶片封裝84之方法可被稱為如圖36A中所示形成晶片封裝84之方法。於圖36B中所示之線條5表示前文所述之保護層，而於圖36B中所示之線條1a表示前文所述經薄化矽基板1之背側。
晶片封裝57a含有球格柵陣列(BGA)基板117，晶片101a於BGA基板117之頂側上，記憶晶片100，譬如動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片，於晶片101a上方且於BGA基板117上方，多個焊料球111b含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金在BGA基板117之底側上，超不連續電容器94於晶片101a上方且於BGA基板117上方，超不連續感應器95於晶片101a上方且於BGA基板117上方，及模製配料120，譬如聚合體或環氧基為基礎之材料，於BGA基板117之頂側上，於晶片100與101a上，於不連續電容器94上，及於不連續感應器95上，包覆晶片100與101a、不連續電容器94及不連續感應器95。晶片封裝57a之BGA基板117可經過焊料球111b被提供於且連接至BGA基板110。
晶片101a可為中央處理單元(CPU)晶片，經設計為x86構造，中央處理單元(CPU)晶片，經設計為非x86構造，譬如ARM、強ARM或MIP、基帶晶片、繪圖處理單元(GPU)晶片、數位訊號(signal)處理(DSP)晶片、全球定位系統(GPS)晶片、藍牙晶片、無線區域網路(WLAN)晶片、系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何基帶電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何繪圖處理單元(GPU)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、繪圖處理單元(GPU)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何無線區域網路(WLAN)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊與任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何基帶電路區塊與任何中央處理單元(CPU)電路區塊或系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造。或者，晶片101a可為一種晶片，包括中央處理單元(CPU)電路區塊、繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、藍牙電路區塊、全球定位系統(GPS)電路區塊及/或無線區域網路(WLAN)電路區塊。晶片101a，繪圖處理單元(GPU)晶片或在晶片101a中之繪圖處理單元(GPU)電路區塊可針對2D或3D影像顯示器設計，且可被連接至3D影像顯示器，譬如3D電視(3D TV)或3D影像遊樂器，經過BGA基板117與110及焊料球111a與111b。
晶片101a含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之上方護層體系102、多個穿透矽通孔11及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y及34G之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖36B中，關於晶片101a，上方護層體系102係於保護層5上形成，於經薄化矽基板1之主動側面上，且底部體系103係於經薄化矽基板1之背側1a上形成。關於晶片101a，於圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y或34G中，提供前文所述之通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1中形成，且於圖36B中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，及如圖36B中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於晶片101a，底部體系103之金屬層可經過穿透矽通孔11中之整體金屬層9，被連接至IC結構6a之微細線條體系6，及經過金屬凸塊或立柱27至BGA基板117，且上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
晶片101a可經過晶片101a之底部體系103之金屬凸塊或立柱27，被提供於且連接至BGA基板117。底部充填107a，譬如聚合體，係被填入晶片101a與BGA基板117頂側間之間隙中，且包圍金屬凸塊或立柱27。超不連續電容器94與超不連續感應器95可經過多個焊料球111e，包括鉍、銦、錫-銀合金、錫-銀-銅合金或錫-鉛合金，被連接至晶片101a上方護層體系102之前文所述經構圖電路層。記憶晶片100可經過多個金屬球、凸塊或支柱132，譬如銅凸塊或支柱、焊料球或凸塊、鎳凸塊或支柱或金凸塊或支柱，具有厚度大於5微米，譬如在10與100微米之間，或在50與200微米之間，且於相鄰金屬球、凸塊或支柱132間之節距可大於10微米，譬如在10與100微米之間，被連接至晶片101a之上方護層體系102中之經構圖電路層。金屬球、凸塊或支柱132可於最初在記憶晶片100上形成，然後金屬球、凸塊或支柱132可與晶片101a黏結在一起。或者，金屬球、凸塊或支柱132可於最初藉由晶片101a上方護層體系102之前文所述金屬凸塊89提供，如圖25T、26K、27T、28I、30L、31I、32T、33W、33Y及34G中所示，然後金屬球、凸塊或支柱132可與記憶晶片100黏結在一起。底部充填107，譬如聚合體，係被填入晶片101a與記憶晶片100間之間隙中，且包圍金屬球、凸塊或支柱132。
關於低功率消耗設計，寬位元與小驅動器界面電路109可被提供於記憶晶片100與晶片101a之間。晶片101a具有多個輸入/輸出(I/O)墊片，經連接至記憶晶片100，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路，及晶片101a中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。記憶晶片100具有多個I/O墊片，經連接至晶片101a，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路與在記憶晶片100中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。於晶片101a與記憶晶片100間之資料寬度可大於27 ，譬如27 、28 、29 、210 或211 。
再者，關於低功率消耗設計，可具有綠色電源電路108，譬如調節器，具有超不連續電容器94與超不連續感應器95，使用焊料球111e，被提供在晶片101a上。
例如，晶片封裝57a可藉由一或多種適當方法形成，例如藉由黏結最初在多個記憶晶片100上形成之金屬球、凸塊或支柱132至多個接觸點上，藉由晶圓10上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，最後被切成多個晶片101a，例如於圖25S或26J中所示，接著使底部充填107流動至晶圓10與多個記憶晶片100間之間隙，包圍金屬球、凸塊或支柱132，接著黏結多個不連續電容器94與多個不連續感應器95至接觸點上，藉由晶圓10上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，例如於圖25S或26J中所示，經過焊料球111e，使用表面黏著技術(SMT)，接著切割晶圓10以使多個堆疊單元單一化，包括晶片100與101a、不連續電容器94及不連續感應器95，接著裝載堆疊單元至BGA基板117之頂側上，其方式是黏結晶片101a底部體系103之金屬凸塊或立柱27至BGA基板117之頂側上，接著使底部充填107a流動至晶片101a與BGA基板117間之間隙中，包圍金屬凸塊或立柱27，接著形成模製配料120於BGA基板117之頂側上，於晶片100與101a上，於不連續電容器94上，及於不連續感應器95上，包覆晶片100與101a、不連續電容器94及不連續感應器95，然後藉由球種植方法，形成焊料球111b在BGA基板117之底側上。
參考圖36C，晶片封裝模組118b含有球格柵陣列(BGA)基板110，堆疊單元136在BGA基板110之頂側上，晶片封裝84a在BGA基板110之頂側上，不連續電容器112於BGA基板110之頂側上方，及多個焊料球111a在BGA基板110之底側上。不連續電容器112可經過多個焊料球111d被提供於且連接至BGA基板110。晶片封裝模組118b之BGA基板110可經過焊料球111a被提供於且連接至基板，譬如印刷電路板、金屬基板、玻璃基板或陶瓷基板。焊料球111a與111d可包括鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金。
晶片封裝84a含有球格柵陣列(BGA)基板113，兩個動態隨機存取記憶體(DRAM)晶片140於BGA基板113之頂側上方，兩個快閃記憶晶片150於DRAM晶片140上方且於BGA基板113上方，特殊應用積體電路(ASIC)晶片115於快閃記憶晶片150之頂部者，於DRAM晶片140上方且於BGA基板113上方，多個焊料球111c含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金在BGA基板113之底側上，及模製配料116，譬如聚合體或環氧基為基礎之材料，於BGA基板113之頂側上，包覆晶片140、150及115。晶片封裝84a之BGA基板113可經過焊料球111c被提供於且連接至BGA基板110。
於圖36C中所示之線條5表示前文所述之保護層，且於圖36C中所示之線條1a表示前文所述之經薄化矽基板1之背側。DRAM晶片140與快閃記憶晶片150各含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之上方護層體系102、多個穿透矽通孔11及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y及34G之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖36C中，關於晶片140與150，上方護層體系102係於保護層5上形成，在經薄化矽基板1之主動側面處，且底部體系103係於經薄化矽基板1之背側1a上形成。關於晶片140與150，於圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y或34G中，提供前文所述通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1上形成，且圖36C中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，及如36C圖中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於晶片140與150，於相鄰兩個金屬凸塊或立柱27間之節距可大於10微米，譬如在10與100微米之間。關於晶片140與150，底部體系103之金屬層可經過穿透矽通孔11之整體金屬層9，被連接至IC結構6a之微細線條體系6，且上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
例如，晶片封裝84a可藉由一或多種適當方法形成，例如藉由下列步驟。首先，最初於DRAM晶片140(頂部者)上形成之金屬凸塊或立柱27可被黏結至晶圓上方護層體系102之多個接觸點上，最後被切成多個DRAM晶片140(底部者)，其例如可為經構圖電路層801之多個接觸點801a，藉由聚合體層98中之開孔980外露，如圖25S或26J中所示。接著，最初於快閃記憶晶片150(底部者)上形成之金屬凸塊或立柱27可被黏結至DRAM晶片140(頂部者)上方護層體系102之多個接觸點上，其例如可為經構圖電路層801之多個接觸點801a，藉由聚合體層98中之開孔980外露，如圖25S或26J中所示。接著，最初於快閃記憶晶片150(頂部者)上形成之金屬凸塊或立柱27可被黏結至快閃記憶晶片150(底部者)上方護層體系102之多個接觸點上，其例如可為經構圖電路層801之多個接觸點801a，藉由聚合體層98中之開孔980外露，如圖25S或26J中所示。接著，ASIC晶片115可被黏結至快閃記憶晶片150(頂部者)上方護層體系102之多個接觸點上，其例如可為經構圖電路層801之多個接觸點801a，藉由聚合體層98中之開孔980外露，如圖25S或26J中所示，經過多個焊料球111f，其含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，其方式是將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於快閃記憶晶片150(頂部者)上方護層體系102之接觸點上，接著裝載多個金屬凸塊，譬如含錫凸塊，譬如錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度在10與300微米之間，或銅支柱，具有厚度在10與100微米之間，預成形於ASIC晶片115上，至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊料球111f，使ASIC晶片115黏結至頂部快閃記憶晶片150之接觸點。接著，可將晶圓切割以使多個堆疊單元單一化，包括兩個DRAM晶片140、兩個快閃記憶晶片150及ASIC晶片115。接著，在單一化堆疊單元之一中，最初於DRAM晶片140(底部者)上形成之金屬凸塊或立柱27，可被提供於BGA基板113上。接著，模製配料116可於BGA基板113之頂側上形成，包覆兩個DRAM晶片140、兩個快閃記憶晶片150及ASIC晶片115，且流動進入底部DRAM晶片140與BGA基板113間之間隙，進入頂部DRAM晶片140與底部DRAM晶片140間之間隙，進入底部快閃記憶晶片150與頂部DRAM晶片140間之間隙，進入頂部快閃記憶晶片150與底部快閃記憶晶片150間之間隙，及進入ASIC晶片115與頂部快閃記憶晶片150間之間隙，包圍金屬凸塊或立柱27與焊料球111f。接著，焊料球111c可在BGA基板113之底側上形成。
堆疊單元136含有記憶晶片100a，譬如動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片，晶片101b在記憶晶片100a上，超不連續電容器94在記憶晶片100a上，及超不連續感應器95在記憶晶片100a上。
晶片101b可為中央處理單元(CPU)晶片，經設計為x86構造，中央處理單元(CPU)晶片，經設計為非x86構造，譬如ARM、強ARM或MIP、基帶晶片、繪圖處理單元(GPU)晶片、數位訊號(signal)處理(DSP)晶片、全球定位系統(GPS)晶片、藍牙晶片、無線區域網路(WLAN)晶片、系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何基帶電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何繪圖處理單元(GPU)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、繪圖處理單元(GPU)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何無線區域網路(WLAN)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊與任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何基帶電路區塊與任何中央處理單元(CPU)電路區塊或系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，或者，晶片101b可為一種晶片，包括中央處理單元(CPU)電路區塊、繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、藍牙電路區塊、全球定位系統(GPS)電路區塊及/或無線區域網路(WLAN)電路區塊。晶片101b，繪圖處理單元(GPU)晶片或在晶片101b中之繪圖處理單元(GPU)電路區塊，可針對2D或3D影像顯示器設計，且可被連接至3D影像顯示器，譬如3D電視(3D TV)或3D影像遊樂器，經過BGA基板110與焊料球111a。
記憶晶片100a含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之上方護層體系102、多個穿透矽通孔11及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y及34G之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖36C中，關於記憶晶片100a，上方護層體系102係在保護層5上形成，於經薄化矽基板1主動側面處，及底部體系103係於經薄化矽基板1之背側1a上形成。關於記憶晶片100a，於圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y或34G，提供前文所述通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1上形成，且圖36C中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，且如圖36C中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於記憶晶片100a，在相鄰兩個金屬凸塊或立柱27間之節距可大於10微米，譬如在10與100微米之間。關於記憶晶片100a，底部體系103之金屬層可經過穿透矽通孔11中之整體金屬層9，被連接至IC結構6a之微細線條體系6，及經過金屬凸塊或立柱27至BGA基板110，且上方護層體系102之金屬層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
堆疊單元136可經過記憶晶片100a底部體系103之金屬凸塊或立柱27，被提供於BGA基板110，且堆疊單元136之記憶晶片100a可經過金屬凸塊或立柱27，被提供於且連接至BGA基板110。例如，裝載堆疊單元136之記憶晶片100a至BGA基板110頂側之方法，可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於BGA基板110之多個接觸點上，接著裝載預成形於記憶晶片100a上之金屬凸塊或立柱27至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊接，使金屬凸塊或立柱27黏結至BGA基板110之接觸點。底部充填107b，譬如聚合體，係被填入記憶晶片100a與BGA基板110頂側間之間隙中，且包圍金屬凸塊或立柱27。
超不連續電容器94與超不連續感應器95可經過多個焊料球111e，包括鉍、銦、錫-銀合金、錫-銀-銅合金或錫-鉛合金，被提供於且連接至記憶晶片100a上方護層體系102之前文所述經構圖電路層。例如，裝載不連續電容器94與不連續感應器95於記憶晶片100a上方護層體系102之方法可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於多個接觸點上，藉由記憶晶片100a上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，例如於圖25S或26J中所示，然後裝載不連續電容器94與不連續感應器95至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊料球111e，使不連續電容器94與不連續感應器95黏結至記憶晶片100a。
晶片101b含有前文所述之矽基板1、IC結構6a、前文所述之保護層5及前文所述之上方護層體系102之組合，且此組合可參考圖1B-1D、3B-3D、5B、5K、5S、5U-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K之一，及正如此等圖中所示，在矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43與44，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。關於晶片101b，上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6，及經過在記憶晶片100a或晶片101b上進行之金屬凸塊89，至記憶晶片100a上方護層體系102之經構圖電路層。
晶片101b可經過在晶片101b或記憶晶片100a上進行之金屬凸塊89，被提供於且連接至記憶晶片100a。例如，裝載晶片101b於記憶晶片100a上之方法可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於多個接觸點上，藉由記憶晶片100a上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，例如於圖25S或26J中所示，然後裝載金屬凸塊89，例如於圖10A、10B、10C、10D、10E或15M中所示，在晶片101b上進行，至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊料球，使晶片101b黏結至記憶晶片100a。或者，裝載晶片101b於記憶晶片100a上之方法可以下述方式進行，將含有錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於多個接觸點上，視情況藉由經構圖電路層801、802或803之最上方聚合體層中之開孔，或晶片101b上方護層體系102中之金屬線路81、81P、82、83、83'、83r或85外露，然後裝載金屬凸塊89，例如於圖25T、26K、27T、28I、30L、31I、32T、33W、33Y或34G中所示，於記憶晶片100a上進行，至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成固體焊料球，使晶片101b黏結至記憶晶片100a。底部充填106，譬如聚合體，可被填入記憶晶片100a與晶片101b間之間隙，包覆在記憶晶片100a或晶片101b上進行之金屬凸塊89。
再者，關於低功率消耗設計，寬位元與小驅動器界面電路109可被提供於記憶晶片100a與晶片101b之間。晶片101b具有多個I/O墊片，經連接至記憶晶片100a，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路，及在晶片101b中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。記憶晶片100a具有多個I/O墊片，經連接至晶片101b，且各I/O墊片係被連接至無ESD保護電路或較小ESD保護電路，及在記憶晶片100a中之驅動器或接收器，且驅動器具有輸出電容在0.01與10 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2 pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間，及接收器具有輸入電容在0.01與20 pF之間，較佳係在0.1與10 pF之間，較佳係在0.1與5 pF之間，較佳係在0.1與3 pF之間，較佳係在0.1與2pF之間，較佳係在0.1與1 pF之間，且較佳在0.01與1 pF之間。於晶片101b與記憶晶片100a間之資料寬度可大於27 ，譬如27 、28 、29 、210 或211 。
再者，關於低功率消耗設計，可具有綠色電源電路，譬如調節器，具有超不連續電容器94與超不連續感應器95，使用焊料球111e被提供於記憶晶片100a上。
例如，堆疊單元136可藉由一或多種適當方法形成，例如藉由黏結最初在多個晶片101b上形成之金屬凸塊89，至多個接觸點上，視情況藉由晶圓10上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，最後被切成多個記憶晶片100a，例如於圖25S或26J中所示，接著使底部充填106流動至晶圓10與多個晶片101b間之間隙中，包圍金屬凸塊89，接著黏結多個不連續電容器94與多個不連續感應器95至接觸點上，藉由晶圓10上方護層體系102中之經構圖電路層801之聚合體層98中之開孔980外露，例如於圖25S或26J中所示，經過焊料球111e，使用表面黏著技術(SMT)，然後切割晶圓10，以使多個堆疊單元136單一化，包括晶片100a與101b、不連續電容器94及不連續感應器95。
參考圖36D，晶片封裝模組118c含有球格柵陣列(BGA)基板110，圖36B中所示之晶片封裝57a，在BGA基板110之頂側上，圖36C中所示之晶片封裝84a，在BGA基板110之頂側上，不連續電容器112於BGA基板110之頂側上方，及多個焊料球111a在BGA基板110之底側上。不連續電容器112可經過多個焊料球111d被提供於且連接至BGA基板110。晶片封裝模組118c之BGA基板110可經過焊料球111a被提供於且連接至基板，譬如印刷電路板、金屬基板、玻璃基板或陶瓷基板。於圖36D中所示晶片封裝57a之規格可被稱為如圖36D中所示晶片封裝57a之規格，且如圖36D中所示形成晶片封裝57a之方法可被稱為如圖36B中所示形成晶片封裝57a之方法。於圖36D中所示晶片封裝84a之規格可被稱為如圖36C中所示晶片封裝84a之規格，且如圖36D中所示形成晶片封裝84a之方法可被稱為如圖36C中所示形成晶片封裝84a之方法。晶片封裝57a之BGA基板117可經過焊料球111b被提供於且連接至BGA基板110。晶片封裝84a之BGA基板113可經過焊料球111c被提供於且連接至BGA基板110。焊料球111a、111b、111c及111d可包括鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金。於圖36D中所示之線條5表示前文所述之保護層，在經薄化矽基板1上，及於圖36D中所示之線條1a表示前文所述經薄化矽基板1之背側。
參考圖37A，模組137含有基板301、導線黏結堆疊記憶體球格柵陣列(BGA)封裝138，被提供於基板301之頂側上，堆疊動態隨機存取記憶體(DRAM)球格柵陣列(BGA)封裝139，被提供於基板301之頂側上，處理器單元303，被提供於基板301之頂側上，不連續裝置305，被提供於基板301之背側上，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之焊料球111g，兩個連接器307與309經連接至基板301，射頻(RF)模組325，被提供於基板301之背側上，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之焊料球111m，多個周圍或通信裝置(未示出)，譬如藍牙晶片或無線通信裝置，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之焊料球，被提供於基板301之頂側及/或背側上，及多個電源裝置(未示出)，譬如電源管理晶片，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之焊料球，被提供於基板301之頂側及/或背側上。
基板301可含有環氧基為基礎之聚合體，譬如BT環氧基。不連續裝置305可為不連續電容器或不連續感應器，且可經過焊料球111g被連接至基板301。或者，不連續裝置305可經過焊料球111g被提供於基板301之頂側上。導線黏結堆疊記憶體BGA封裝138係作為大量儲存器使用，且堆疊DRAM BGA封裝139係作為主記憶體使用。
RF模組325可經過焊料球111m被連接至基板301。RF模組325，呈並排多晶片模組(MCM)格式，可包括球格柵陣列(BGA)基板327，經過焊料球111m被提供於基板301之背側上，射頻(RF)晶片328a，利用膠材料被提供於BGA基板327上，射頻(RF)晶片328b，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111n被提供於BGA基板327上，及兩個不連續組件329a與329b，經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之焊料球111o被提供於BGA基板327上。RF晶片328a可藉由使多個導線黏結導線119c，譬如金導線或銅導線，黏結至RF晶片328a及至BGA基板327，被連接至BGA基板327。RF晶片328b可經過焊料球111n被連接至BGA基板327。不連續組件329a，譬如不連續電容器、不連續感應器或不連續電阻器，可經過焊料球111o被連接至BGA基板337。不連續組件329b，譬如不連續電容器、不連續感應器或不連續電阻器，可經過焊料球111o被連接至BGA基板327。RF晶片328a與328b兩者可包括射頻(RF)功率放大器、射頻(RF)收發機、射頻(RF)驅動器放大器、平衡不平衡電路、表面聲波(SAW)濾波器、濾波器、聯結器及/或隔離器。
RF模組325係用於對無線LAN(WLAN)通信及/或行動電話通信傳送或接收RF(聲音及/或資料)訊號(signal)，譬如3G CDMA(分碼多重存取)或TDMA GSM(時分多重存取全域移動通信系統)。
連接器307可被連接至基板上構件之外部電路，譬如印刷電路板(PCB)，以提供電源或外部訊號(signal)。連接器307可為通用串列匯流排(metal bus)(USB)，譬如USB 2.0或USB 3.0、高解析度多媒體界面(HDMI)、顯示埠或IEEE 1394。或者，連接器307可為光學連接器，譬如Light Peak。連接器307可被連接至充電器、3D影像遊樂器或3D影像顯示器，譬如3D電視(3D TV)。連接器309可被連接至顯示器，譬如平板顯示器、液晶顯示器(LCD)或3D顯示器。
導線黏結堆疊記憶體BGA封裝138含有球格柵陣列(BGA)基板113a，多個記憶晶片104a、104b、104c及104d於BGA基板113a之頂側上方，含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111h在BGA基板113a之底側上，多個經導線黏結之導線119b，譬如金導線、銅導線或鋁導線，連接記憶晶片104a、104b、104c及104d之一至另一個記憶晶片104a、104b、104c及104d或至BGA基板113a，及模製配料116，譬如聚合體或環氧基為基礎之材料，於BGA基板113a之頂側上，於經導線黏結之導線119b上，及於記憶晶片104a、104b、104c及104d上，包覆經導線黏結之導線119b與記憶晶片104a、104b、104c及104d。導線黏結堆疊記憶體BGA封裝138可經過在BGA基板113a之底側上形成之焊料球111h，被提供於且連接至基板301。BGA基板113a可含有環氧基為基礎之聚合體，譬如BT環氧樹脂。各記憶晶片104a、104b、104c及104d可為快閃記憶晶片或動態隨機存取記憶體(DRAM)晶片。各記憶晶片104a、104b、104c及104d可具有記憶體大小大於512K位元，譬如在512K位元與256G位元之間。
記憶晶片104a、104b、104c及104d各含有前文所述之矽基板1、IC結構6a、前文所述之保護層5及前文所述之上方護層體系102之組合，且此組合可參考圖1B-1D、3B-3D、5B、5K、5S、5U-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K之一，及正如此等圖中所示，在矽基板1上方而在保護層5下方之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43與44，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。關於記憶晶片104a、104b、104c及104d，上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。於圖37A中所示之線條5表示前文所述之保護層。
記憶晶片104a可被裝載至BGA基板113a上，其方式是使記憶晶片104a之矽基板1黏著至BGA基板113a之頂側，使用膠材料之薄膜135，譬如聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間。記憶晶片104b可被裝載至記憶晶片104a上，其方式是使記憶晶片104b之矽基板1黏著至記憶晶片104a之上方護層體系102，使用膠材料之另一個薄膜135。記憶晶片104c可被裝載至記憶晶片104b上，其方式是使記憶晶片104c之矽基板1黏著至記憶晶片104b之上方護層體系102，使用膠材料之另一個薄膜135。記憶晶片104d可被裝載至記憶晶片104c上，其方式是使記憶晶片104d之矽基板1黏著至記憶晶片104c之上方護層體系102，使用膠材料之另一個薄膜135。
記憶晶片104b具有右邊部份，懸垂於記憶晶片104a之上，而記憶晶片104a具有左邊部份，未垂直地在記憶晶片104b下方。記憶晶片104b具有左邊側壁，自該記憶晶片104a凹陷。記憶晶片104c具有右邊部份，懸垂於記憶晶片104b之上，而記憶晶片104b具有左邊部份，未垂直地在記憶晶片104c下方。記憶晶片104c具有左邊側壁，自該記憶晶片104b凹陷。記憶晶片104d具有右邊部份，懸垂於記憶晶片104c之上，而記憶晶片104c具有左邊部份，未垂直地在記憶晶片104d下方。記憶晶片104d具有左邊側壁，自該記憶晶片104c凹陷。
記憶晶片104a、104b、104c及104d可經過導線黏結之導線119b被連接至BGA基板113a，及經過導線黏結之導線119b、BGA基板113a及焊料球111h至基板301。
導線黏結堆疊記憶體BGA封裝138含有四個記憶晶片104a、104b、104c及104d。或者，導線黏結堆疊記憶體BGA封裝138可含有超過四個記憶晶片。例如，其他四個記憶晶片可被堆疊在四個記憶晶片104a、104b、104c及104d上，且該其他四個記憶晶片可被連接至彼此，至四個記憶晶片104a、104b、104c及104d及/或至BGA基板113a，經過導線黏結之導線，例如導線黏結之導線119b。因此，八個堆疊記憶晶片可被提供於BGA基板113a上。或者，其他八個記憶晶片可被堆疊在八個堆疊記憶晶片上，及其他八個記憶晶片可被連接至彼此，至八個記憶晶片或至BGA基板113a，經過導線黏結之導線，例如導線黏結之導線119b。因此，十六個堆疊記憶晶片可被提供於BGA基板113a上。如上文所提及，多個堆疊記憶晶片，譬如範圍為4至16個之堆疊記憶晶片，可被提供於BGA基板113a上。
例如，經導線黏結導線119b之一，可被黏結於上方護層體系102中之經構圖電路層801之整體金屬層8012上，於上方護層體系102中之經構圖電路層802之整體金屬層8022上，於上方護層體系102中之經構圖電路層803之整體金屬層8032上，於上方護層體系102中之金屬線路81上，於上方護層體系102中之金屬線路81P上，於上方護層體系102中之金屬線路82上，於上方護層體系102中之金屬線路83上，於上方護層體系102中之金屬線路83'上，於上方護層體系102中之金屬線路83r上，或於上方護層體系102中之金屬線路85上，以連接記憶晶片104a、104b、104c及104d之一，至另一個記憶晶片104a、104b、104c及104d，或至BGA基板113a。
堆疊DRAM BGA封裝139含有球格柵陣列(BGA)基板113b，多個動態隨機存取記憶體(DRAM)晶片140、140a、140b及140c於BGA基板113b之頂側上方，含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111k在BGA基板113b之底側上，及模製配料116a，譬如聚合體或環氧基為基礎之材料，於BGA基板113b之頂側上，及於DRAM晶片140c上，包覆DRAM晶片140、140a、140b及140c。堆疊DRAM BGA封裝139可經過焊料球111k被提供於且連接至基板301。BGA基板113b可含有環氧基為基礎之聚合體，譬如BT環氧樹脂。各DRAM晶片140、140a、140b及140c可具有記憶體大小大於512K位元，譬如在512K位元與256G位元之間。
DRAM晶片140含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之上方護層體系102、多個穿透矽通孔11及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y及34G之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖37A中，關於DRAM晶片140，上方護層體系102係於保護層5上形成，於經薄化矽基板1之主動側面上，且底部體系103係於經薄化矽基板1之背側1a上形成。關於DRAM晶片140，於圖25S、25T、26J、26K、27T、28I、30L、31I、32T、33W、33Y或34G中，提供前文所述之通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1中形成，且於圖37A中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，及如圖37A中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於DRAM晶片140，底部體系103之金屬層可經過穿透矽通孔11中之整體金屬層9，被連接至IC結構6a之微細線條體系6，且上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
DRAM晶片140可經過DRAM晶片140之金屬凸塊或立柱27被提供於且連接至BGA基板113b，及介電層401，譬如聚合體、聚醯亞胺、苯并環丁烯、聚苯并唑、底部充填或氧化矽，可視情況在DRAM晶片140與BGA基板113b間之間隙中形成，包覆金屬凸塊或立柱27。例如，裝載DRAM晶片140至BGA基板113b上之方法可以下述方式進行，將含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於BGA基板113b之多個接觸點，然後裝載預成形於DRAM晶片140上之金屬凸塊或立柱27至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之固體焊料球，使金屬凸塊或立柱27黏結至BGA基板113b之接觸點。
DRAM晶片140a含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之上方護層體系102(包括金屬凸塊89、多個穿透矽通孔11)及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25T、26K、27T、28I、30L、31I、32T、33W、33Y及34G之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖37A中，關於DRAM晶片140a，上方護層體系102係於保護層5上形成，於經薄化矽基板1之主動側面上，且底部體系103係於經薄化矽基板1之背側1a上形成。關於DRAM晶片140a，於圖25T、26K、27T、28I、30L、31I、32T、33W、33Y或34G中，提供前文所述之通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1中形成，且於圖37A中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，及如圖37A中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於DRAM晶片140a，底部體系103之金屬層可經過穿透矽通孔11中之整體金屬層9，被連接至IC結構6a之微細線條體系6，且上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
DRAM晶片140a可經過DRAM晶片140a之金屬凸塊或立柱27被提供於且連接至DRAM晶片140，而另一個介電層401可視情況在DRAM晶片140與140a間之間隙中形成，包覆金屬凸塊或立柱27。例如，裝載DRAM晶片140a至DRAM晶片140上之方法可以下述方式進行，將含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於多個接觸點上，視情況藉由DRAM晶片140上方護層體系102中之經構圖電路層801之最上方聚合體層中之開孔外露，然後裝載預成形於DRAM晶片140a上之金屬凸塊或立柱27至軟焊料糊劑上，然後使軟焊料糊劑再流動或加熱，以形成含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之固體焊料球，使金屬凸塊或立柱27黏結至DRAM晶片140上方護層體系102中之經構圖電路層之接觸點。或者，裝載DRAM晶片140a至DRAM晶片140之方法可藉由黏結在DRAM晶片140a上進行之金屬凸塊或立柱27進行，使用金屬凸塊89，例如圖25T、26K、27T、28I、30L、31I、32T、33W、33Y及34G所示，於DRAM晶片140上進行。
DRAM晶片140b含有前文所述之經薄化矽基板1、IC結構6a、前文所述之保護層5、前文所述之金屬墊片、凸塊或線路34a、多個穿透矽通孔11及前文所述之底部體系103(包括金屬凸塊或立柱27)之組合，且此組合可參考圖25N、25R、26I、27S、28H、30N、31J、32U及33U之一，及正如此等圖中所示，在經薄化矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。關於DRAM晶片140b，金屬墊片、凸塊或線路34a係於經薄化矽基板1之主動側面上形成，且底部體系103係於經薄化矽基板1之背側1a上形成。關於DRAM晶片140b，於圖25N、25R、26I、27S、28H、30N、31J、32U或33U中，提供前文所述之通孔11a、11b、11c、11d、11e及/或11f之穿透矽通孔11係於經薄化矽基板1中形成，且於圖37A中所示穿透矽通孔11之規格可被稱為如圖24B-24N中所示穿透矽通孔11a、11b、11c、11d及11e之規格，及如圖37A中所示形成穿透矽通孔11之方法可被稱為如圖24B-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e之方法。關於DRAM晶片140b，底部體系103之金屬層可經過穿透矽通孔11中之整體金屬層9，被連接至IC結構6a之微細線條體系6，且金屬墊片、凸塊或線路34a可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
DRAM晶片140b可經過DRAM晶片140a之金屬凸塊或立柱27且經過DRAM晶片140b之金屬墊片、凸塊或線路34a，藉由黏結金屬墊片、凸塊或線路34a至金屬凸塊或立柱27上，被裝載至且連接至DRAM晶片140a。另一個介電層401可視情況在DRAM晶片140a與140b間之間隙中形成，包覆金屬凸塊或立柱27及金屬墊片、凸塊或線路34a。
DRAM晶片140c含有前文所述之矽基板1、IC結構6a、前文所述之保護層5及前文所述之上方護層體系102之組合，且此組合可參考圖1B-1D、3B-3D、5B、5K、5S、5U-5Z、7B-7D、8A-8F、10A-10I、12B-12D、14B-14D、15H、15K-15M、16L、16M、17J、18I、19H、20及23K之一，及正如此等圖中所示，在矽基板1與保護層5間之IC結構6a可包含前文所述之內部電路21、22、23及24，前文所述之電壓調節器或轉換器電路41，前文所述之晶片外緩衝器42，前文所述之ESD電路43與44，前文所述之介電層30，前文所述之通孔30'，前文所述之微細線條體系6，包括微細線條金屬層60與微細線條通孔柱塞60'等。於圖37A中，關於DRAM晶片140c，上方護層體系102係在保護層5下方，於矽基板1之主動側面上形成。關於DRAM晶片140c，上方護層體系102之經構圖電路層可經過保護層5中之開孔，被連接至IC結構6a之微細線條體系6。
DRAM晶片140c可經過DRAM晶片140b之金屬凸塊或立柱27，被提供於且連接至DRAM晶片140b，且另一個介電層401可視情況在DRAM晶片140b與140c間之間隙中形成，包覆金屬凸塊或立柱27。例如，裝載DRAM晶片140c至DRAM晶片140b之方法可以下述方式進行，將含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之軟焊料糊劑網版印刷於DRAM晶片140c上方護層體系102中之多個接觸點上，然後使用軟焊料糊劑黏結預成形於DRAM晶片140b上之金屬凸塊或立柱27，然後使軟焊料糊劑再流動或加熱，以形成含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之固體焊料球，使金屬凸塊或立柱27黏結至DRAM晶片140c之接觸點。或者，裝載DRAM晶片140c至DRAM晶片140b上之方法可藉由黏結金屬凸塊89進行，其可參考圖8A-8F、10A-10E、15L、15M、16M及20，藉由DRAM晶片140c之上方護層體系102提供至DRAM晶片140b之金屬凸塊或立柱27上。
DRAM晶片140c可經過藉由DRAM晶片140b、140a及140提供之穿透矽通孔11中之整體金屬層9，及經過藉由DRAM晶片140b、140a及140提供之金屬凸塊或立柱27，被連接至BGA基板113b。DRAM晶片140b可經過藉由DRAM晶片140a與140提供之穿透矽通孔11中之整體金屬層9及經過藉由DRAM晶片140a與140提供之金屬凸塊或立柱27，被連接至BGA基板113b。DRAM晶片140a可經過藉由DRAM晶片140提供之穿透矽通孔11中之整體金屬層9及經過藉由DRAM晶片140提供之金屬凸塊或立柱27，被連接至BGA基板113b。
堆疊DRAM BGA封裝139含有四個DRAM晶片140、140a、140b及140c。或者，堆疊DRAM BGA封裝139可含有超過四個DRAM晶片。例如，其他四個DRAM晶片可被堆疊於四個DRAM晶片140、140a、140b及140c上，且該其他四個DRAM晶片可被連接至彼此，至四個DRAM晶片140、140a、140b及140c，及至BGA基板113b，經過金屬互連體，譬如前文所述之金屬凸塊或立柱27，前文所述之金屬凸塊89，銅凸塊，具有厚度在5與50微米之間或在10與100微米之間，鎳凸塊，具有厚度在5與50微米之間或在10與100微米之間，金凸塊，具有厚度在5與30微米之間或在10與100微米之間，焊料凸塊，具有厚度在5與50微米之間或在10與200微米之間，或下文提及之微凸塊317，在相鄰兩個DRAM晶片之間。因此，八個堆疊DRAM晶片可被提供於BGA基板113b上。或者，其他八個DRAM晶片可被堆疊於八個堆疊DRAM晶片上，且該其他八個DRAM晶片可被連接至彼此，至八個DRAM晶片及至BGA基板113b，經過金屬互連體，譬如前文所述之金屬凸塊或立柱27，前文所述之金屬凸塊89，銅凸塊，具有厚度在5與50微米之間或在10與100微米之間，鎳凸塊，具有厚度在5與50微米之間或在10與100微米之間，金凸塊，具有厚度在5與30微米之間或在10與100微米之間，焊料凸塊，具有厚度在5與50微米之間或在10與200微米之間，或下文提及之微凸塊317，在相鄰兩個DRAM晶片之間。因此，十六個堆疊DRAM晶片可被提供於BGA基板113b上。如上文所提及，多個堆疊DRAM晶片，譬如範圍為4至16個之堆疊DRAM晶片，可被提供於BGA基板113b上。
BGA基板113b可以具有穿透矽通孔之矽基板置換，且DRAM晶片140可經過DRAM晶片140之金屬凸塊或立柱27，被提供於且連接至矽基板。或者，BGA基板113b可以具有經過通孔之玻璃基板置換，且DRAM晶片140可經過DRAM晶片140之金屬凸塊或立柱27，被提供於且連接至玻璃基板。或者，BGA基板113b可以具有絕緣材料之金屬基板置換，且DRAM晶片140可經過DRAM晶片140之金屬凸塊或立柱27，被提供於且連接至金屬基板。或者，BGA基板113b可以陶瓷基板置換，且DRAM晶片140可經過DRAM晶片140之金屬凸塊或立柱27，被提供於且連接至陶瓷基板。前文所述之矽基板、玻璃基板、金屬基板或陶瓷基板可經過焊料球111k被提供於且連接至基板301。
處理器單元303可含有快取記憶晶片311，晶片313於快取記憶晶片311上，快取記憶晶片321於313晶片上，及散熱器或散熱體315於快取記憶晶片321上。快取記憶晶片311可包含具有多個金屬凸塊或立柱27之底部體系103，且快取記憶晶片311可經過凸塊或立柱27被提供於且連接至基板301。底部充填107c，譬如聚合體，可被填入快取記憶晶片311與基板301間之間隙中，且包圍金屬凸塊或立柱27。
晶片313可被提供於且連接至快取記憶晶片311，經過多個微凸塊317，其具有厚度大於5微米，譬如在5與100微米之間，且較佳在10與60微米之間。在相鄰兩個微凸塊317間之節距可為小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳在10與30微米之間。微凸塊317可在快取記憶晶片311之金屬墊片600b與晶片313之金屬墊片600c之間，且快取記憶晶片311之金屬墊片600b可經過微凸塊317，被連接至晶片313之金屬墊片600c。例如，各微凸塊317可包含兩個鎳層，各具有厚度大於2微米，譬如在2與20微米之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個鎳層之間。或者，各微凸塊317可包含兩個銅層，各具有厚度大於2微米，譬如在2與20微米之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個銅層之間。或者，各微凸塊317可包含兩個銅層，各具有厚度大於2微米，譬如在2與20微米之間，兩個鎳層，各具有厚度大於2微米，譬如在2與20微米之間，介於兩個銅層之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個鎳層之間。未具有填料之底部充填107d，譬如聚合體，係被填入快取記憶晶片311與晶片313間之間隙中，且包圍微凸塊317。
快取記憶晶片321可被提供於且連接至晶片313，經過多個微凸塊317a，具有厚度大於5微米，譬如在5與100微米之間，且較佳在10與60微米之間。在相鄰兩個微凸塊317a間之節距可為小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳在10與30微米之間。各微凸塊317a可在快取記憶晶片321之金屬墊片600d與晶片313底部體系103之接觸點之間，及快取記憶晶片321之金屬墊片600d可經過微凸塊317a，被連接至晶片313底部體系103之接觸點。例如，各微凸塊317a可包含兩個鎳層，各具有厚度大於2微米，譬如在2與20微米之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個鎳層之間。或者，各微凸塊317a可包含兩個銅層，各具有厚度大於2微米，譬如在2與20微米之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個銅層之間。或者，各微凸塊317a可包含兩個銅層，各具有厚度大於2微米，譬如在2與20微米之間，兩個鎳層，各具有厚度大於2微米，譬如在2與20微米之間，介於兩個銅層之間，及軟焊料包含銻、鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，介於兩個鎳層之間。未具有填料之底部充填107e，譬如聚合體，係被填入晶片313與快取記憶晶片321間之間隙中，且包圍微凸塊317a。
散熱器或散熱體315可被裝載至快取記憶晶片321，其方式是使散熱器或散熱體315黏著至快取記憶晶片321，使用膠材料之薄膜319，譬如聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間。
或者，參考圖38A，於圖37A中所示之基板301可以球格柵陣列(BGA)基板302置換。含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111z可被提供於BGA基板302之背側上。各焊料球111z具有寬度大於各焊料球111h與111k之寬度。於圖38A中所示之模組137係經設計具有焊料球111z，以與外部電路連接，代替圖37A中所示之連接器307與309，意即，於圖38A中所示之模組137可經過焊料球111z，被連接至充電器，3D影像遊樂器，3D影像顯示器，譬如3D電視(3DTV)，或顯示器，譬如平板顯示器、液晶顯示器(LCD)或3D顯示器。於圖38A中藉由與圖37A中所示構件相同參考數目所顯示之構件，具有與圖37A中所示構件相同之材料與規格。
圖37B顯示模組137之另一項實例。於圖37B中所示之模組137係類似圖37A中所示者，惟沒有快取記憶晶片321被提供於晶片313上，且散熱器或散熱體315係使用膠材料之薄膜319被裝載至晶片313上。於圖37B中藉由與圖37A中所示構件相同參考數目所顯示之構件，具有與圖37A中所示構件相同之材料與規格。
或者，參考圖38B，於圖37B中所示之基板301可以球格柵陣列(BGA)基板302置換。含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111z可被提供於BGA基板302之背側上。各焊料球111z具有寬度大於各焊料球111h與111k之寬度。於圖38B中所示之模組137係經設計具有焊料球111z，以與外部電路連接，代替圖37B中所示之連接器307與309。意即，於圖38B中所示之模組137可經過焊料球111Z，被連接至充電器，3D影像遊樂器，3D影像顯示器，譬如3D電視(3D TV)，或顯示器，譬如平板顯示器、液晶顯示器(LCD)或3D顯示器。於圖38B中藉由與圖37A與37B中所示構件相同參考數目所顯示之構件，具有與圖37A與37B中所示構件相同之材料與規格。
圖37C顯示模組137之另一項實例。於圖37C中所示之模組137係類似圖37B中所示者，惟快取記憶晶片311係被裝載至基板301上，其方式是使用膠材料319a，使快取記憶晶片311黏著至基板301之頂側，快取記憶晶片311係被連接至基板301，其方式是使二條導線119c，譬如金導線或銅導線，以導線黏結至快取記憶晶片311之測試金屬墊片600s與600t及至基板301，且模製配料323係在基板301上形成，包覆經導線黏結之導線119c與晶片311、313及321。散熱器或散熱體315具有表面315a，其係未被模製配料323覆蓋，且實質上與模製配料323之頂部表面323a共平面。膠材料319a可為聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間。模製配料323可為聚合體或環氧基為基礎之材料。於圖37C中藉由與圖37A與37B中所示構件相同參考數目所顯示之構件，具有與圖37A與37B中所示構件相同之材料與規格。
或者，參考圖38C，於圖37C中所示之基板301可以球格柵陣列(BGA)基板302置換。含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111z可被提供於BGA基板302之背側上。各焊料球111z具有寬度大於各焊料球111h與111k之寬度。於圖38C中所示之模組137係經設計具有焊料球111z，以與外部電路連接，代替圖37C中所示之連接器307與309，意即，於圖38C中所示之模組137可經過焊料球111z，被連接至充電器，3D影像遊樂器，3D影像顯示器，譬如3D電視(3D TV)，或顯示器，譬如平板顯示器、液晶顯示器(LCD)或3D顯示器。於圖38C中藉由與圖37A、37B及37C中所示構件相同參考數目所顯示之構件，具有與圖37A、37B及37C中所示構件相同之材料與規格。
圖37D顯示模組137之另一項實例。於圖37D中所示之模組137係類似圖37A中所示者，惟快取記憶晶片311係被裝載至基板301上，其方式是使用膠材料319a，使快取記憶晶片311黏著至基板301之頂側，快取記憶晶片311係被連接至基板301，其方式是使二條導線119c，譬如金導線或銅導線，以導線黏結至快取記憶晶片311之測試金屬墊片600s與600t及至基板301，且模製配料323係在基板301上形成，包覆經導線黏結之導線119c與晶片311、313及321。散熱器或散熱體315具有表面315a，其係未被模製配料323覆蓋，且實質上與模製配料323之頂部表面323a共平面。膠材料319a可為聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間。模製配料323可為聚合體或環氧基為基礎之材料。於圖37D中藉由與圖37A中所示構件相同參考數目所顯示之構件，具有與圖37A中所示構件相同之材料與規格。
或者，參考圖38D，於圖37D中所示之基板301可以球格柵陣列(BGA)基板302置換。含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111z可被提供於BGA基板302之背側上。各焊料球111z具有寬度大於各焊料球111h與111k之寬度。於圖38D中所示之模組137係經設計具有焊料球111z，以與外部電路連接，代替圖37D中所示之連接器307與309，意即，於圖38D中所示之模組137可經過焊料球111z，被連接至充電器，3D影像遊樂器，3D影像顯示器，譬如3D電視(3D TV)，或顯示器，譬如平板顯示器、液晶顯示器(LCD)或3D顯示器。於圖38D中藉由與圖37A與37D中所示構件相同參考數目所顯示之構件，具有與圖37A與37D中所示構件相同之材料與規格。
於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之晶片313可為中央處理單元(CPU)晶片，經設計為x86構造，中央處理單元(CPU)晶片，經設計為非x86構造，譬如ARM、強ARM或MIP、基帶晶片、繪圖處理單元(GPU)晶片、數位訊號(signal)處理(DSP)晶片、無線區域網路(WLAN)晶片、全球定位系統(GPS)晶片、藍牙晶片，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何基帶電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何繪圖處理單元(GPU)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊、繪圖處理單元(GPU)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何無線區域網路(WLAN)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊與任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何基帶電路區塊與任何中央處理單元(CPU)電路區塊，或系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造。或者，於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之晶片313可為一種晶片，包括中央處理單元(CPU)電路區塊、藍牙電路區塊、全球定位系統(GPS)電路區塊、繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊及/或無線區域網路(WLAN)電路區塊。晶片313，繪圖處理單元(GPU)晶片或在晶片313中之繪圖處理單元(GPU)電路區塊，可針對2D或3D影像顯示器設計，且可被連接至3D影像顯示器，譬如3D電視(3D TV)或3D影像遊樂器，經過微凸塊317、快取記憶晶片311、基板301之金屬線路及連接器307，如圖37A、37B、37C或37D中所示，或經過微凸塊317、快取記憶晶片311、BGA基板302之金屬線路及焊料球111z，如圖38A、38B、38C或38D中所示。
參考圖41，於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之RF模組325可以圖41中所示之射頻(RF)模組325置換。RF模組325係經設計成四方扁平無引線(QFN)封裝，且包含具有晶粒槳580a與引線580b之引線架，藉由銀環氧樹脂、聚醯亞胺或丙烯酸之黏著材料581a被連接至晶粒槳580a之射頻(RF)晶片328a，藉由銀環氧樹脂、聚醯亞胺或丙烯酸之黏著材料581b被連接至RF晶片328a之射頻(RF)晶片328b，多條經導線黏結之導線119c，譬如金導線或銅導線，其係連接RF晶片328a與328b至引線580b，及環氧樹脂或聚醯亞胺之包覆材料582，其含有碳或玻璃填料，於引線架上及在RF晶片328a與328b之側壁上形成，包覆經導線黏結之導線119c。引線580b係經排列環繞晶粒槳580a之周圍。RF晶片328a與328b兩者可包括射頻(RF)功率放大器、射頻(RF)收發機、射頻(RF)驅動器放大器、平衡不平衡電路、表面聲波(SAW)濾波器、濾波器、聯結器及/或隔離器。RF模組325可經過含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金之多個焊料球111m，被提供於且連接至基板301或302之背側。或者，RF模組325可經過焊料球111m被提供於且連接至基板301或302之頂側。焊料球111m係在引線580b與基板301或302之間形成。RF模組325係用於對無線LAN(WLAN)通信及/或行動電話通信傳送或接收RF(聲音及/或資料)訊號(signal)，譬如3G CDMA(分碼多重存取)或TDMA GSM(時分多重存取全域移動通信系統)。
圖39A為電路圖之實例，顯示圖37A、37B、38A或38B中所示之快取記憶晶片311與晶片313之界面電路。快取記憶晶片311包含兩個晶片間電路20a與20b、兩個內部電路20c與20d、兩個晶片外電路40a與40b及兩個測試界面電路333a與333b。晶片313包含兩個晶片間電路20e與20f、兩個內部電路20g與20h、兩個晶片外電路40c與40d及兩個測試界面電路333c與333d。快取記憶晶片311係經過微凸塊317被連接至晶片313，及經過金屬凸塊或立柱27至基板301或BGA基板302。
參考圖39A，快取記憶晶片311之晶片間電路20a包含晶片間緩衝器701a與晶片間ESD(靜電排放)電路701b。晶片間緩衝器701a具有第一個節點FN1與第二個節點SN1，且晶片間ESD電路701b具有經連接至第一個節點FN1之節點En。晶片間緩衝器701a可為晶片間接收器，其可為由NMOS電晶體751a與PMOS電晶體751b所構成之換流器，且NMOS電晶體751a與PMOS電晶體751b之閘係充作輸入節點，其係為晶片間緩衝器701a之第一個節點FN1，及NMOS電晶體751a與PMOS電晶體751b之汲極係充作輸出節點，其係為晶片間緩衝器701a之第二個節點SN1。
或者，晶片間緩衝器701a可為多階段串列晶片間接收器，包含換流器之數個階段。例如，參考圖39B，晶片間緩衝器701a可為兩階段串列晶片間接收器。兩階段串列晶片間接收器之第一個階段424a為由NMOS電晶體751a與PMOS電晶體751b所構成之換流器，且兩階段串列晶片間接收器之第二個階段424b(最後階段)亦為一種換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS電晶體751c與PMOS電晶體751d。NMOS電晶體751a與PMOS電晶體751b之閘係充作輸入節點，其係為晶片間緩衝器701a之第一個節點FN1。NMOS電晶體751c與PMOS電晶體751d之汲極係充作輸出節點，其係為晶片間緩衝器701a之第二個節點SN1。NMOS電晶體751a與PMOS電晶體751b之汲極係被連接至NMOS電晶體751c與PMOS電晶體751d之閘。
參考圖39A，快取記憶晶片311之晶片間電路20b包含晶片間緩衝器702a與晶片間ESD(靜電排放)電路702b。晶片間緩衝器702a具有第一個節點FN2與第二個節點SN2，且晶片間ESD電路702b具有經連接至第二個節點SN2之節點En。晶片間緩衝器702a可為晶片間驅動器，其可為由NMOS電晶體752a與PMOS電晶體752b所構成之換流器，且NMOS電晶體752a與PMOS電晶體752b之閘係充作輸入節點，其係為晶片間緩衝器702a之第一個節點FN2，及NMOS電晶體752a與PMOS電晶體752b之汲極係充作輸出節點，其係為晶片間緩衝器702a之第二個節點SN2。
或者，晶片間緩衝器702a可為多階段串列晶片間驅動器，包含換流器之數個階段。例如，參考圖39C，晶片間緩衝器702a可為兩階段串列晶片間驅動器。兩階段串列晶片間驅動器之第一個階段425a為由NMOS電晶體752c與PMOS電晶體752d所構成之換流器，且兩階段串列晶片間驅動器之第二個階段425b(最後階段)為由NMOS電晶體752a與PMOS電晶體752b所構成之換流器。NMOS電晶體752c與PMOS電晶體752d之閘係充作輸入節點，其係為晶片間緩衝器702a之第一個節點FN2。NMOS電晶體752a與PMOS電晶體752b之汲極係充作輸出節點，其係為晶片間緩衝器702a之第二個節點SN2。NMOS電晶體752c與PMOS電晶體752d之汲極係被連接至NMOS電晶體752a與PMOS電晶體752b之閘。
參考圖39A，晶片313之晶片間電路20e包含晶片間緩衝器703a與晶片間ESD(靜電排放)電路703b。晶片間緩衝器703a具有第一個節點FN3與第二個節點SN3，且晶片間ESD電路703b具有經連接至第二個節點SN3之節點En。晶片間緩衝器703a可為晶片間驅動器，其可為由NMOS電晶體753a與PMOS電晶體753b所構成之換流器，且NMOS電晶體753a與PMOS電晶體753b之閘係充作輸入節點，其係為晶片間緩衝器703a之第一個節點FN3，及NMOS電晶體753a與PMOS電晶體753b之汲極係充作輸出節點，其係為晶片間緩衝器703a之第二個節點SN3。
或者，晶片間緩衝器703a可為多階段串列晶片間驅動器，包含換流器之數個階段。例如，參考圖39D，晶片間緩衝器703a可為兩階段串列晶片間驅動器。兩階段串列晶片間驅動器之第一個階段426a為由NMOS電晶體753c與PMOS電晶體753d所構成之換流器，且兩階段串列晶片間驅動器之第二個階段426b(最後階段)為由NMOS電晶體753a與PMOS電晶體753b所構成之換流器。NMOS電晶體753c與PMOS電晶體753d之閘係充作輸入節點，其係為晶片間緩衝器703a之第一個節點FN3。NMOS電晶體753a與PMOS電晶體753b之汲極係充作輸出節點，其係為晶片間緩衝器703a之第二個節點SN3。NMOS電晶體753c與PMOS電晶體753d之汲極係被連接至NMOS電晶體753a與PMOS電晶體753b之閘。
參考圖39A，晶片313之晶片間電路20f包括晶片間緩衝器704a與晶片間ESD(靜電排放)電路704b。晶片間緩衝器704a具有第一個節點FN4與第二個節點SN4，且晶片間ESD電路704b具有經連接至第一個節點FN4之節點En。晶片間緩衝器704a可為晶片間接收器，其可為由NMOS電晶體754a與PMOS電晶體754b所構成之換流器，且NMOS電晶體754a與PMOS電晶體754b之閘係充作輸入節點，其係為晶片間緩衝器704a之第一個節點FN4，及NMOS電晶體754a與PMOS電晶體754b之汲極係充作輸出節點，其係為晶片間緩衝器704a之第二個節點SN4。
或者，晶片間緩衝器704a可為多階段串列晶片間接收器，包含換流器之數個階段。例如，參考圖39E，晶片間緩衝器704a可為兩階段串列晶片間接收器。兩階段串列晶片間接收器之第一個階段427a為由NMOS電晶體754a與PMOS電晶體754b所構成之換流器，且兩階段串列晶片間接收器之第二個階段427b(最後階段)為由NMOS電晶體754c與PMOS電晶體754d所構成之換流器。NMOS電晶體754a與PMOS電晶體754b之閘係充作輸入節點，其係為晶片間緩衝器704a之第一個節點FN4。NMOS電晶體754c與PMOS電晶體754d之汲極係充作輸出節點，其係為晶片間緩衝器704a之第二個節點SN4。NMOS電晶體754a與PMOS電晶體754b之汲極係被連接至NMOS電晶體754c與PMOS電晶體754d之閘。
參考圖39A，快取記憶晶片311之晶片外電路40a包含晶片外緩衝器42a與晶片外ESD(靜電排放)電路43a。晶片外緩衝器42a具有第一個節點FN5與第二個節點SN5，且晶片外ESD電路43a具有經連接至第一個節點FN5之節點En。晶片外緩衝器42a可為晶片外接收器，其可為由NMOS電晶體4205與PMOS電晶體4206所構成之換流器，且NMOS電晶體4205與PMOS電晶體4206之閘係充作輸入節點，其係為晶片外緩衝器42a之第一個節點FN5，及NMOS電晶體4205與PMOS電晶體4206之汲極係充作輸出節點，其係為晶片外緩衝器42a之第二個節點SN5。
或者，晶片外緩衝器42a可為多階段串列晶片外接收器，包含換流器之數個階段。例如，晶片外緩衝器42a可為圖11B中所示之兩階段串列晶片外接收器422。於圖11B中所示之兩階段串列晶片外接收器422之第一個階段422'為由NMOS電晶體4205與PMOS電晶體4206所構成之換流器，且於圖11B中所示之兩階段串列晶片外接收器422之第二個階段422"(最後階段)亦為一種換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS電晶體4207與PMOS電晶體4208。於圖11B中，藉由NMOS電晶體4205與PMOS電晶體4206之閘所充當之輸入節點E，可為圖39A中所示之晶片外緩衝器42a之第一個節點FN5，且藉由NMOS電晶體4207與PMOS電晶體4208之汲極所充當之輸出節點F，可為圖39A中所示之晶片外緩衝器42a之第二個節點SN5。
參考圖39A，快取記憶晶片311之晶片外電路40b包含晶片外緩衝器42b與晶片外ESD(靜電排放)電路43b。晶片外緩衝器42b具有第一個節點FN6與第二個節點SN6，且晶片外ESD電路43b具有經連接至第二個節點SN6之節點En。晶片外緩衝器42b可為晶片外驅動器，其可為由NMOS電晶體4203與PMOS電晶體4204所構成之換流器，且NMOS電晶體4203與PMOS電晶體4204之閘係充作輸入節點，其係為晶片外緩衝器42b之第一個節點FN6，及NMOS電晶體4203與PMOS電晶體4204之汲極係充作輸出節點，其係為晶片外緩衝器42b之第二個節點SN6。
或者，晶片外緩衝器42b可為多階段串列晶片外驅動器，包含換流器之數個階段。例如，晶片外緩衝器42b可為圖11A中所示之兩階段串列晶片外驅動器421。於圖11A中所示之兩階段串列晶片間驅動器421之第一個階段421'為由NMOS電晶體4201與PMOS電晶體4202所構成之換流器，且於圖11A中所示之兩階段串列晶片間驅動器421之第二個階段421"(最後階段)亦為一種換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS電晶體4203與PMOS電晶體4204。於圖11A中，藉由NMOS電晶體4201與PMOS電晶體4202之閘所充當之輸入節點F，可為圖39A中所示之晶片外緩衝器42b之第一個節點FN6，且藉由NMOS電晶體4203與PMOS電晶體4204之汲極所充當之輸出節點E，可為圖39A中所示之晶片外緩衝器42b之第二個節點SN6。
參考圖39A，晶片313之晶片外電路40c包含晶片外緩衝器42c與晶片外ESD(靜電排放)電路43c。晶片外緩衝器42c具有第一個節點FN7與第二個節點SN7，且晶片外ESD電路43c具有經連接至第二個節點SN7之節點En。晶片外緩衝器42c可為晶片外驅動器，其可為由NMOS電晶體4203a與PMOS電晶體4204a所構成之換流器，且NMOS電晶體4203a與PMOS電晶體4204a之閘係充作輸入節點，其係為晶片外緩衝器42c之第一個節點FN7，及NMOS電晶體4203a與PMOS電晶體4204a之汲極係充作輸出節點，其係為晶片外緩衝器42c之第二個節點SN7。
或者，晶片外緩衝器42c可為多階段串列晶片外驅動器，包含換流器之數個階段。例如，參考圖39F，晶片外緩衝器42c可為兩階段串列晶片外驅動器。兩階段串列晶片外驅動器之第一個階段427a為由NMOS電晶體4201a與PMOS電晶體4202a所構成之換流器，且兩階段串列晶片外驅動器之第二個階段427b(最後階段)亦為一種換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS電晶體4203a與PMOS電晶體4204a。NMOS電晶體4201a與PMOS電晶體4202a之閘係充作輸入節點，其係為晶片外緩衝器42c之第一個節點FN7。NMOS電晶體4203a與PMOS電晶體4204a之汲極係充作輸出節點，其係為晶片外緩衝器42c之第二個節點SN7。NMOS電晶體4201a與PMOS電晶體4202a之汲極係被連接至NMOS電晶體4203a與PMOS電晶體4204a之閘。
參考圖39A，晶片313之晶片外電路40d包含晶片外緩衝器42d與晶片外ESD(靜電排放)電路43d。晶片外緩衝器42d具有第一個節點FN8與第二個節點SN8，且晶片外ESD電路43d具有經連接至第一個節點FN8之節點En。晶片外緩衝器42d可為晶片外接收器，其可為由NMOS電晶體4205a與PMOS電晶體4206a所構成之換流器，且NMOS電晶體4205a與PMOS電晶體4206a之閘係充作輸入節點，其係為晶片外緩衝器42d之第一個節點FN8，及NMOS電晶體4205a與PMOS電晶體4206a之汲極係充作輸出節點，其係為晶片外緩衝器42d之第二個節點SN8。
或者，晶片外緩衝器42d可為多階段串列晶片外接收器，包含換流器之數個階段。例如，參考圖39G，晶片外緩衝器42d可為兩階段串列晶片外接收器。兩階段串列晶片外接收器之第一個階段428a為由NMOS電晶體4205a與PMOS電晶體4206a所構成之換流器，且兩階段串列晶片外接收器之第二個階段428b(最後階段)亦為一種換流器，惟其係藉由一或多種適當製程形成，例如藉由較大尺寸之NMOS電晶體4207a與PMOS電晶體4208a。NMOS電晶體4205a與PMOS電晶體4206a之閘係充作輸入節點，其係為晶片外緩衝器42d之第一個節點FN8。NMOS電晶體4207a與PMOS電晶體4208a之汲極係充作輸出節點，其係為晶片外緩衝器42d之第二個節點SN8。NMOS電晶體4205a與PMOS電晶體4206a之汲極係被連接至NMOS電晶體4207a與PMOS電晶體4208a之閘。
圖39H為電路圖之另一項實例，顯示圖37A、37B、38A或38B中所示之快取記憶晶片311與晶片313之界面電路。於圖39H中所示之電路圖係類似圖39A中所示者，惟晶片間緩衝器701a、702a、703a及704a係經設計具有晶片間三態緩衝器，各包含三態驅動器與三態接收器，代替晶片間接收器與驅動器，且晶片外緩衝器42a、42b、42c及42d係經設計具有晶片外三態緩衝器，各包含三態驅動器與三態接收器，代替晶片外接收器與驅動器。於圖39H中，快取記憶晶片311之晶片間緩衝器701a可為晶片間三態緩衝器，具有第一個I/O(輸入/輸出)節點充作晶片間緩衝器701a之第一個節點FN1，且具有第二個I/O節點充作晶片間緩衝器701a之第二個節點SN1。快取記憶晶片311之晶片間緩衝器702a可為晶片間三態緩衝器，具有第一個I/O節點充作晶片間緩衝器702a之第一個節點FN2，且具有第二個I/O節點充作晶片間緩衝器702a之第二個節點SN2。晶片313之晶片間緩衝器703a可為晶片間三態緩衝器，具有第一個I/O節點充作晶片間緩衝器703a之第一個節點FN3，且具有第二個I/O節點充作晶片間緩衝器703a之第二個節點SN3。晶片313之晶片間緩衝器704a可為晶片間三態緩衝器，具有第一個I/O節點充作晶片間緩衝器704a之第一個節點FN4，且具有第二個I/O節點充作晶片間緩衝器704a之第二個節點SN4。快取記憶晶片311之晶片外緩衝器42a可為晶片外三態緩衝器，具有第一個I/O節點充作晶片外緩衝器42a之第一個節點FN5，且具有第二個I/O節點充作晶片外緩衝器42a之第二個節點SN5。快取記憶晶片311之晶片外緩衝器42b可為晶片外三態緩衝器，具有第一個I/O節點充作晶片外緩衝器42b之第一個節點FN6，且具有第二個I/O節點充作晶片外緩衝器42b之第二個節點SN6。晶片313之晶片外緩衝器42c可為晶片外三態緩衝器，具有第一個I/O節點充作晶片外緩衝器42c之第一個節點FN7，且具有第二個I/O節點充作晶片外緩衝器42c之第二個節點SN7。晶片313之晶片外緩衝器42d可為晶片外三態緩衝器，具有第一個I/O節點充作晶片外緩衝器42d之第一個節點FN8，且具有第二個I/O節點充作晶片外緩衝器42d之第二個節點SN8。
參考圖39A與39H，各內部電路20c、20d、20g及20h可為反或閘、反及閘、及閘、或閘、操作放大器、快閃記憶元件、靜態隨機存取記憶體(SRAM)元件、動態隨機存取記憶體(DRAM)元件、非揮發性記憶元件、可消除可程式化唯讀記憶體(EPROM)元件、唯讀記憶(ROM)元件、磁性隨機存取記憶體(MRAM)元件、讀出放大器、類比數位(A/D)轉換器、數位類比(D/A)轉換器、換流器、加法器、多路乘法器、雙訊器、倍增器、互補金氧半導體(CMOS)裝置、雙極性CMOS裝置、雙極電路或類比電路。各內部電路20c、20d、20g及20h可包含NMOS電晶體，具有範圍為例如約0.1與20，範圍為例如約0.1與10，或範圍為例如約0.2與2之其物理通道寬度對其物理通道長度之比例。或者，各內部電路20c、20d、20g及20h可包含PMOS電晶體，具有範圍為例如約0.2與40，範圍為例如約0.2與40，或範圍為例如約0.4與4之其物理通道寬度對其物理通道長度之比例。各晶片間ESD電路701b、702b、703b及704b與各晶片外ESD電路43a、43b、43c及43d可包含一或多個ESD(靜電排放)單元，各由兩個逆偏壓二極體或由PMOS電晶體與NMOS電晶體所構成。
晶片間緩衝器701a之第一個節點FN1可被連接至晶片間ESD電路701b之節點En，經過快取記憶晶片311之金屬互連線條640b至測試界面電路333a之第一個端子F1，經過金屬互連線條640b至快取記憶晶片311之左邊金屬墊片600b，其包含鋁或所電鍍之銅，及經過金屬互連線條640b與左邊金屬墊片600b至左邊微凸塊317。晶片間緩衝器701a之第二個節點SN1可經過快取記憶晶片311之金屬互連線條640a，被連接至內部電路20c。
晶片間緩衝器702a之第一個節點FN2可經過快取記憶晶片311之金屬互連線條640c，被連接至內部電路20d。晶片間緩衝器702a之第二個節點SN2可被連接至晶片間ESD電路702b之節點En，經過快取記憶晶片311之金屬互連線條640d至測試界面電路333b之第一個端子F2，經過金屬互連線條640d至快取記憶晶片311之右邊金屬墊片600b，其包含鋁或所電鍍之銅，及經過金屬互連線條640d與右邊金屬墊片600b至右邊微凸塊317。
晶片間緩衝器703a之第一個節點FN3可經過晶片313之金屬互連線條640e，被連接至內部電路20g。晶片間緩衝器703a之第二個節點SN3可被連接至晶片間ESD電路703b之節點En，經過晶片313之金屬互連線條640f至測試界面電路333c之第一個端子F3，經過金屬互連線條640f至晶片313之左邊金屬墊片600c，其包含鋁或所電鍍之銅，經過金屬互連線條640f與左邊金屬墊片600c至左邊微凸塊317，及經過晶片313之金屬互連線條640f、晶片313之左邊金屬墊片600c、左邊微凸塊317、快取記憶晶片311之左邊金屬墊片600b及快取記憶晶片311之金屬互連線條640b至快取記憶晶片311之晶片間緩衝器701a之第一個節點FN1。
晶片間緩衝器704a之第一個節點FN4可被連接至晶片間ESD電路704b之節點En，經過晶片313之金屬互連線條640h至測試界面電路333d之第一個端子F4，經過金屬互連線條640h至晶片313之右邊金屬墊片600c，其包含鋁或所電鍍之銅，經過金屬互連線條640h與右邊金屬墊片600c至右邊微凸塊317，及經過晶片313之金屬互連線條640h、晶片313之右邊金屬墊片600c、右邊微凸塊317、快取記憶晶片311之右邊金屬墊片600b及快取記憶晶片311之金屬互連線條640d至快取記憶晶片311之晶片間緩衝器702a之第二個節點SN2。晶片間緩衝器704a之第二個節點SN4可經過晶片313之金屬互連線條640g，被連接至內部電路20h。
晶片外緩衝器42a之第一個節點FN5可被連接至晶片外ESD電路43a之節點En，經過快取記憶晶片311之金屬互連線條640j至快取記憶晶片311之測試金屬墊片600t，其包含鋁或所電鍍之銅，經過金屬互連線條640j至快取記憶晶片311之金屬墊片886，及經過金屬互連線條640j與金屬墊片886至左邊金屬凸塊或立柱27。左邊金屬凸塊或立柱27可被提供於且連接至圖37A或37B中所示之基板301，或至圖38A或38B中所示之BGA基板302，且晶片外緩衝器42a之第一個節點FN5可經過金屬互連線條640j、金屬墊片886及左邊金屬凸塊或立柱27，被連接至基板301或BGA基板302。晶片外緩衝器42a之第二個節點SN5可經過快取記憶晶片311之金屬互連線條640i，被連接至測試界面電路333a之第二個端子S1。
晶片外緩衝器42b之第一個節點FN6可經過快取記憶晶片311之金屬互連線條640k，被連接至測試界面電路333b之第二個端子S2。晶片外緩衝器42b之第二個節點SN6可被連接至晶片外ESD電路43b，經過快取記憶晶片311之金屬互連線條640m至快取記憶晶片311之測試金屬墊片600s，其包含鋁或所電鍍之銅，經過金屬互連線條640m至快取記憶晶片311之金屬墊片887，及經過金屬互連線條640m與金屬墊片887至右邊金屬凸塊或立柱27。右邊金屬凸塊或立柱27可被提供於且連接至圖37A或37B中所示之基板301，或至圖38A或38B中所示之BGA基板302，且晶片外緩衝器42b之第二個節點SN6可經過金屬互連線條640m、金屬墊片887及右邊金屬凸塊或立柱27，被連接至基板301或BGA基板302。
晶片外緩衝器42c之第一個節點FN7可經過晶片313之金屬互連線條640n，被連接至測試界面電路333c之第二個端子S3。晶片外緩衝器42c之第二個節點SN7可被連接至晶片外ESD電路43c，及經過晶片313之金屬互連線條640p至晶片313之測試金屬墊片600w，其包含鋁或所電鍍之銅。
晶片外緩衝器42d之第一個節點FN8可被連接至晶片外ESD電路43d，及經過晶片313之金屬互連線條640r至晶片313之測試金屬墊片600x，其包含鋁或所電鍍之銅。晶片外緩衝器42d之第二個節點SN8可經過晶片313之金屬互連線條640q，被連接至測試界面電路333d之第二個端子S4。
圖39I為電路圖之實例，顯示圖37C、37D、38C或38D中所示之快取記憶晶片311與晶片313之界面電路。於圖39I中所示之電路圖係類似圖39A中所示者，惟快取記憶晶片311係經過經導線黏結之導線119c被連接至基板301或BGA基板302，代替金屬凸塊或立柱27。於圖39I中藉由與圖39A中所示構件相同參考數目所顯示之構件，具有與圖39A中所示構件相同之材料與規格。
圖39J為電路圖之另一項實例，顯示圖37C、37D、38C或38D中所示之快取記憶晶片311與晶片313之界面電路。於圖39J中所示之電路圖係類似圖39H中所示者，惟快取記憶晶片311係經過經導線黏結之導線119c被連接至基板301或BGA基板302，代替金屬凸塊或立柱27。於圖39J中藉由與圖39H中所示構件相同參考數目所顯示之構件，具有與圖39H中所示構件相同之材料與規格。
於圖37A-37D、38A-38D、39A及39H-39J中，快取記憶晶片311可具有記憶體大小大於10百萬位元組，譬如在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。例如，快取記憶晶片311可為動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片或同步動態隨機存取記憶體(SDRAM)晶片，具有記憶體大小大於10百萬位元組，譬如在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。極平行通信係被使用於晶片313與快取記憶晶片311之間。在晶片313與快取記憶晶片311間之資料位元寬度係等於或大於512，且較佳為等於或大於1024。快取記憶晶片311具有測試金屬墊片600s與600t，用於測試快取記憶晶片311。
於37A、37D、38A及38D中，由於兩個快取記憶晶片311與321係被個別提供在晶片313之兩個相反側面上，故處理器單元303在晶片313與藉由快取記憶晶片311與321所提供之快取記憶體之間具有加倍位元寬度。快取記憶晶片321可具有記憶體大小大於10百萬位元組，譬如在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。例如，快取記憶晶片321可為動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片或同步動態隨機存取記憶體(SDRAM)晶片，具有記憶體大小大於10百萬位元組，譬如在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。極平行通信係被使用於晶片313與快取記憶晶片321之間。在晶片313與快取記憶晶片321間之資料位元寬度係等於或大於512，且較佳為等於或大於1024。快取記憶晶片321具有兩個測試金屬墊片600y與600z，用於測試快取記憶晶片321。
參考圖39A與圖39H-39J，極小負載係在晶片313與快取記憶晶片311之間。小晶片間緩衝器701a或702a，譬如晶片間驅動器、晶片間接收器或晶片間三態緩衝器，係個別經設計就好像內部緩衝器，譬如內部驅動器、內部接收器或內部三態緩衝器，用於快取記憶晶片311內之長互連，意即，長互連係在快取記憶晶片311內，於長距離上連接多個電晶體。小晶片間緩衝器703a或704a，譬如晶片間驅動器、晶片間接收器或晶片間三態緩衝器，係個別經設計就好像內部緩衝器，譬如內部驅動器、內部接收器或內部三態緩衝器，用於晶片313內之長互連，意即，長互連係在晶片313內，於長距離上連接多個電晶體。小晶片間緩衝器701a、702a、703a及704a係在晶片313與快取記憶晶片311兩者上，針對晶片313與快取記憶晶片311間之訊號(signal)、時標、電源或接地連接設計。在快取記憶晶片311上之晶片間緩衝器(包括晶片間緩衝器701a與702a)之數目係等於或大於512，且較佳為等於或大於1024。在晶片上313之晶片間緩衝器(包括晶片間緩衝器703a與704a)之數目係等於或大於512，且較佳為等於或大於1024。
大晶片外緩衝器42a、42b、42c及42d，譬如晶片外驅動器、晶片外接收器或晶片外三態緩衝器，係在晶片313與快取記憶晶片311兩者上，針對電路測試及/或針對訊號(signal)、時標、電源或接地連接至外部電路(譬如基板301或BGA基板302)設計，且外部電路為不在晶片313或快取記憶晶片311上之電路，及電路測試為(i)將晶片311或313自晶圓鋸開或切成小片塊分開前所進行之晶圓階層測試，或(ii)在晶片311及313係與彼此接合後之封裝階層測試(最後測試)。
測試界面電路333a、333b、333c及333d係經設計在晶片313與快取記憶晶片311兩者上。如自晶片間緩衝器701a或704a所見及，在圖39A或39I中所示之測試界面電路333a或333d之第一個端子F1或F4上之輸出電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。在圖39A或39I中所示之測試界面電路333a或333d之第一個端子F1或F4之輸出負載電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。如晶片間緩衝器702a或703a自所見及，在圖39A或39I中所示之測試界面電路333b或333c之第一個端子F2或F3上之輸入電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。在圖39A或39I中所示之測試界面電路333b或333c之第一個端子F2或F3之輸入負載電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。如自晶片間緩衝器701a、702a、703a或704a所見及，在圖39H或39J中所示之測試界面電路333a、333b、333c或333d之第一個端子F1、F2、F3或F4上之輸入或輸出電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。在圖39H或39J中所示之測試界面電路333a、333b、333c或333d之第一個端子F1、F2、F3或F4之輸入或輸出負載電容，係小於2 pF，例如小於1 pF，或小於0.2 pF。各測試界面電路333a、333b、333c及333d可為掃描測試電路，且該掃描測試電路可在將晶片311或313自晶圓鋸開或切成小片塊分開前之晶圓階層測試時，或在晶片311及313係與彼此接合後之封裝階層測試(最後測試)時進行，及掃描測試電路係用以藉輸入掃描輸入訊號(signal)或輸出掃描輸出訊號(signal)測試倒裝跳動。
小晶片間ESD電路701b、702b、703b及704b係在晶片313與快取記憶晶片311之間用於小晶片間緩衝器701a、702a、703a及704a，以供晶片封裝或組裝製造製程期間之靜電荷保護。或者，對於晶片313與快取記憶晶片311間之小晶片間緩衝器701a、702a、703a及704a，可不需要ESD電路，意即，晶片間ESD電路701b、702b、703b及704b可被省略。換言之，沒有ESD電路被連接至金屬互連線條640b、640d、640f及640h。
為大晶片外緩衝器42a、42b、42c及42d所需要之大晶片外ESD電路43a、43b、43c及43d係在晶片313與快取記憶晶片311兩者上，針對電路測試及/或針對訊號(signal)、時標、電源或接地連接至外部電路(譬如基板301或BGA基板302)設計，且外部電路為不在晶片313與快取記憶晶片311上之電路，及電路測試為(i)將晶片311或313自晶圓鋸開或切成小片塊分開前所進行之晶圓階層測試，或(ii)晶片311及313係與彼此接合後之封裝階層測試(最後測試)。大晶片外ESD電路43a、43b、43c及43d係用於電路測試，譬如晶圓階層測試或封裝階層測試(最後測試)期間之靜電荷保護。
晶片間ESD電路701b、702b、703b或704b之大小可被界定為晶片間ESD電路701b、702b、703b或704b之負載量或電容，且晶片外ESD電路43a、43b、43c或43d之大小可被界定為晶片外ESD電路43a、43b、43c或43d之負載量或電容。於一種情況中，各小晶片間ESD電路701b、702b、703b及704b具有大小(負載量或電容)小於2 pF(微微法拉)，譬如在0.01與2 pF之間，例如小於0.5 pF，譬如在0.01與0.5 pF之間，且各大晶片外ESD電路43a、43b、43c及43d具有大小(負載量或電容)大於2 pF，譬如在2與100 pF之間，例如大於5 pF，譬如在5與100 pF之間。於另一種情況中，各小晶片間ESD電路701b、702b、703b及704b具有大小(負載量或電容)小於1 pF，譬如在0.01與1 pF之間，且各大晶片外ESD電路43a、43b、43c及43d具有大小(負載量或電容)大於1 pF，譬如在1與100 pF之間。
或者，小晶片間ESD電路701b、702b、703b或704b之大小或大晶片外ESD電路43a、43b、43c或43d之大小可被界定如下文。ESD(靜電排放)電路，譬如晶片間ESD電路701b、702b、703b或704b或晶片外ESD電路43a、43b、43c或43d，可包含一或多個ESD單元，且各ESD單元可包含P+ 作用區域與N+ 作用區域，其係被連接至P+ 作用區域，及連接至晶片之I/O(輸入/輸出)金屬墊片或測試金屬墊片，譬如圖39A、39H、39I或39J中所示之金屬墊片600b、600c、600t、600s、600w或600x，且P+ 作用區域之領域加上N+ 作用區域之領域係等於各ESD單元之主動區域。ESD單元之主動區域之合計係等於ESD電路之主動區域。若ESD電路係僅由一個ESD單元所構成，則ESD電路之主動區域係等於該唯一ESD單元之主動區域，若ESD電路係由多個ESD單元所構成，則ESD電路之主動區域係等於所並聯連接之ESD單元主動區域之合計。ESD電路之主動區域可用以界定ESD電路之大小。圖40A-40F顯示如何計算晶片ESD單元之主動區域，及界定由一或多個ESD單元所構成之ESD電路之大小。參考圖40A，晶片之靜電排放(ESD)單元743可由兩個逆偏壓二極體4331與4332所構成。圖40C顯示圖40A中所示之ESD單元743之橫截面圖，且圖40D為頂部透視圖，顯示衍生自圖40C中所示p-型矽基板1頂部表面Z-Z'之ESD單元743之表面形態。參考圖40C與40D，ESD單元743包含兩個P+ 作用區域757a與757b及兩個N+ 作用區域758a與758b。P+ 作用區域757a係在p-型矽基板1中之N-井755內，而N+ 作用區域758a係在p-型矽基板1中。P+ 作用區域757a係經過晶片之金屬互連線條753a，被連接至晶片之I/O金屬墊片或測試金屬墊片，譬如圖39A、39H、39I或39J中所示之快取記憶晶片311之金屬墊片600b、600t或600s或晶片313之金屬墊片600c、600w或600x。N+ 作用區域758a係經過金屬互連線條753a，被連接至P+ 作用區域757a及至晶片之I/O金屬墊片或測試金屬墊片。金屬互連線條753a包含在p-型矽基板1上方藉由多個微細線條金屬層60所提供之部份，於P+ 作用區域757a之接觸區域754a上所形成之第一個通孔柱塞60'，及在N+ 作用區域758a之接觸區域754b上所形成之第二個通孔柱塞60'。P+ 作用區域757b係在p-型矽基板1中，而N+ 作用區域758b係在p-型矽基板1中之N-井755內。P+ 作用區域757b係經過金屬互連線條753b被連接至接地匯流排(metal bus)，且N+ 作用區域758b係經過金屬互連線條735c被連接至電源匯流排(metal bus)。金屬互連線條753b含有於p-型矽基板1上方藉由微細線條金屬層60所提供之部份，與在P+ 作用區域757b之接觸區域754c上所形成之通孔柱塞60'。金屬互連線條753c含有於p-型矽基板1上方藉由微細線條金屬層60所提供之部份，與在N+ 作用區域758b之接觸區域754d上所形成之通孔柱塞60'。
參考圖40D，經連接至晶片之I/O金屬墊片或測試金屬墊片之P+ 作用區域757a，從上面看，具有區域AR1，其係被p-型矽基板1中之場氧化物752所包圍。經連接至晶片之I/O金屬墊片或測試金屬墊片之N+ 作用區域758a，從上面看，具有區域AR2，其係被p-型矽基板1中之場氧化物752所包圍。ESD單元743之主動區域係等於區域AR1加上區域AR2。
或者，參考圖40B，晶片之ESD單元743可由PMOS電晶體681與NMOS電晶體682所構成。圖40E顯示圖40B中所示之ESD單元743之橫截面圖，且圖40F為頂部透視圖，顯示衍生自圖40E中所示p-型矽基板1頂部表面Z-Z'之ESD單元743之表面形態。參考圖40B、40E及40F，ESD單元743之PMOS電晶體681包含閘751a及在閘751a之兩個相反側面上之兩個P+ 作用區域757a與757c，且ESD單元743之NMOS電晶體682包含閘751b及在閘751b之兩個相反側面上之兩個N+ 作用區域758a與758c。P+ 作用區域757a係在p-型矽基板1中之N-井755內，而N+ 作用區域758a係在p-型矽基板1中。P+ 作用區域757a係經過晶片之金屬互連線條753a，被連接至晶片之I/O金屬墊片或測試金屬墊片，譬如圖39A、39H、39I或39J中所示之快取記憶晶片311之金屬墊片600b、600t或600s或晶片313之金屬墊片600c、600w或600x，且N+ 作用區域758a係經過金屬互連線條753a，被連接至P+ 作用區域757a及至晶片之I/O金屬墊片或測試金屬墊片。金屬互連線條753a含有在p-型矽基板1上方藉由多個微細線條金屬層60所提供之部份，於P+ 作用區域757a之接觸區域754a上所形成之第一個通孔柱塞60'，及在N+ 作用區域758a之接觸區域754b上所形成之第二個通孔柱塞60'。P+ 作用區域757b係在p-型矽基板1中，而N+ 作用區域758b係在p-型矽基板1中之N-井755內。P+ 作用區域757c係在p-型矽基板1中之N-井755內，而N+ 作用區域758c係在p-型矽基板1中。N+ 作用區域758c係經過晶片之金屬互連線條753b被連接至晶片之接地匯流排(metal bus)，及經過互連線條753b至P+ 作用區域757b，且P+ 作用區域757b係經過金屬互連線條753b被連接至接地匯流排(metal bus)。P+ 作用區域757c係經過晶片之金屬互連線條735c被連接至晶片之電源匯流排(metal bus)，及經過金屬互連線條735c至N+ 作用區域758b，且N+ 作用區域758b係經過金屬互連線條735c被連接至電源匯流排(metal bus)。金屬互連線條753b含有在p-型矽基板1上方藉由微細線條金屬層60所提供之部份，於P+ 作用區域757b之接觸區域754c上所形成之第一個通孔柱塞60'，及在N+ 作用區域758c之接觸區域754e上所形成之第二個通孔柱塞60'。金屬互連線條753c含有在p-型矽基板1上方藉由微細線條金屬層60所提供之部份，於N+ 作用區域758b之接觸區域754d上所形成之第一個通孔柱塞60'，及在P+ 作用區域757c之接觸區域754f上所形成之第二個通孔柱塞60'。閘751a具有接觸區域754g，經連接至晶片之電源匯流排(metal bus)，及經過金屬互連線條753c至接觸區域754d與754f。閘751b具有接觸區域754h，經連接至晶片之接地匯流排(metal bus)，及經過金屬互連線條753b至接觸區域754c與754e。
參考圖40F，經連接至晶片之I/O金屬墊片或測試金屬墊片之P+ 主動區域757a，從上面看，具有區域AR3，其係被藉由閘751a之側壁748所界定之邊界及場氧化物752與P+ 主動區域757a間之邊緣所包圍。經連接至晶片之I/O金屬墊片或測試金屬墊片之N+ 主動區域758a，從上面看，具有區域AR4，其係被藉由閘751b之側壁749所界定之邊界及場氧化物752與N+ 主動區域758a間之邊緣所包圍。ESD單元743之主動區域係等於區域AR3加上區域AR4。
以圖40A-40F中所示之前文所述界定或計算為基礎，可計算ESD電路之各ESD單元之主動區域，且ESD單元之主動區域之合計係等於ESD電路之主動區域。若ESD電路係僅由一個ESD單元所構成，則ESD電路之主動區域係等於該唯一ESD單元之主動區域。若ESD電路係由多個ESD單元所構成，則ESD電路之主動區域係等於所並聯連接之ESD單元主動區域之合計。
因此，可計算各晶片間ESD電路701b、702b、703b及704b之主動區域與各晶片外ESD電路43a、43b、43c及43d之主動區域。例如，小晶片間ESD電路701b、702b、703b或704b可具有主動區域小於1300平方毫米，譬如在6.5與1300平方毫米之間，例如小於325平方毫米，譬如在6.5與325平方毫米之間，而大晶片外ESD電路43a、43b、43c或43d可具有主動區域大於1300平方毫米，譬如在1300與65000平方毫米之間，例如大於3250平方毫米，譬如在3250與65000平方毫米之間。或者，小晶片間ESD電路701b、702b、703b或704b可具有主動區域小於650平方毫米，而大晶片外ESD電路43a、43b、43c或43d可具有主動區域大於650平方毫米。
快取記憶晶片311之大晶片外ESD電路43a之大小(其係被界定為大晶片外ESD電路43a中之一或多個ESD單元之主動區域之合計，或大晶片外ESD電路43a之負載量或電容)可大於快取記憶晶片311之小晶片間ESD電路701b之大小(其係被界定為小晶片間ESD電路701b中之一或多個ESD單元之主動區域之合計，或小晶片間ESD電路701b之負載量或電容)達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
快取記憶晶片311之大晶片外ESD電路43b之大小(其係被界定為大晶片外ESD電路43b中之一或多個ESD單元之主動區域之合計，或大晶片外ESD電路43b之負載量或電容)可大於快取記憶晶片311之小晶片間ESD電路702b之大小(其係被界定為小晶片間ESD電路702b中之一或多個ESD單元之主動區域之合計，或小晶片間ESD電路702b之負載量或電容)達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
晶片313之大晶片外ESD電路43c之大小(其係被界定為大晶片外ESD電路43c中之一或多個ESD單元之主動區域之合計，或大晶片外ESD電路43c之負載量或電容)可大於晶片313之小晶片間ESD電路703b之大小(其係被界定為小晶片間ESD電路703b中之一或多個ESD單元之主動區域之合計，或小晶片間ESD電路703b之負載量或電容)達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
晶片313之大晶片外ESD電路43d之大小(其係被界定為大晶片外ESD電路43d中之一或多個ESD單元之主動區域之合計，或大晶片外ESD電路43d之負載量或電容)可大於晶片313之小晶片間ESD電路704b之大小(其係被被界定為小晶片間ESD電路704b中之一或多個ESD單元之主動區域之合計，或小晶片間ESD電路704b之負載量或電容)達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
於圖39A或39I中所示之晶片間緩衝器702a或703a之大小，可以晶片間緩衝器702a或703a之負載或負載量為特徵。參考圖39A或39I，晶片間緩衝器702a或703a之負載或負載量為晶片間緩衝器702a或703a之總相等電容負載，且晶片間緩衝器702a或703a係經設計具有某一大小，以驅動等於電容Ca1 加上電容Ca2 加上電容Ca3 加上電容Cg1 加上電容Cg2 加上電容Cb1 加上電容Cb2 加上電容Cb3 之負載或負載量。電容Ca1 為在晶片311或313上，於晶片間緩衝器702a或703a與金屬墊片600b或600c間之金屬互連線條640d或640f之電容。電容Ca2 為在晶片311或313上，相應於晶片間緩衝器702a或703a之金屬墊片600b或600c之電容。電容Ca3 為在晶片311或313上，相當於晶片間702a或703a之寄生電容。電容Cg1 為微凸塊317之電容。電容Cg2 為在快取記憶晶片311與晶片313間之間隙中之寄生電容。電容Cb1 為在晶片313或311上，於晶片間緩衝器704a或701a與金屬墊片600c或600b間之金屬互連線條640h或640b之電容。電容Cb2 為在晶片313或311上，相應於晶片間緩衝器704a或701a之金屬墊片600c或600b之電容。電容Cb3 為在晶片313或311上，相當於晶片間緩衝器704a或701a之寄生電容。
因此，於圖39A或39I中所示之晶片間緩衝器702a或703a之負載或負載量可經界定。晶片間緩衝器702a或703a之負載或負載量，譬如圖39C或39D中所示之兩階段序列晶片間驅動器之最後階段換流器425b或426b之負載或負載量，其中NMOS電晶體752a或753a與PMOS電晶體752b或753b之汲極係被連接至金屬墊片600b或600c，可小於2 pF，譬如在2 pF與0.001 pF之間，例如小於1 pF，或小於0.3 pF。關於時標速率或訊號(signal)頻率大於1G Hz，於圖39A或39I中所示之晶片間緩衝器702a或703a之負載或負載量或大小可小於0.1 pF，譬如在0.1 pF與0.001 pF之間。
於圖39H或39J中所示之晶片間緩衝器701a、702a、703a或704a之大小，可以晶片間緩衝器701a、702a、703a或704a之負載或負載量為特徵。參考圖39H或39J，晶片間緩衝器701a、702a、703a或704a之負載或負載量為晶片間緩衝器701a、702a、703a或704a之總相等電容負載，且晶片間緩衝器701a、702a、703a或704a係經設計具有某一大小，以驅動等於電容Ca1 加上電容Ca2 加上電容Ca3 加上電容Cg1 加上電容Cg2 加上電容Cb1 加上電容Cb2 加上電容Cb3 之負載或負載量。電容Ca1 為在晶片311或313上，於晶片間緩衝器701a、702a、703a或704a與金屬墊片600b或600c間之金屬互連線條640b、640d、640f或640h之電容。電容Ca2 為在晶片311或313上，相應於晶片間緩衝器701a、702a、703a或704a之金屬墊片600b或600c之電容。電容Ca3 為在晶片311或313上，相當於晶片間701a、702a、703a或704a之寄生電容。電容Cg1 為微凸塊317之電容。電容Cg2 為在快取記憶晶片311與晶片313間之間隙中之寄生電容。電容Cb1 為在晶片313或311上，於晶片間緩衝器703a、704a、701a或702a與金屬墊片600c或600b間之金屬互連線條640f、640h、640b或640d之電容。電容Cb2 為在晶片313或311上，相應於晶片間緩衝器703a、704a、701a或702a之金屬墊片600c或600b之電容。電容Cb3 為在晶片313或311上，相當於晶片間緩衝器703a、704a、701a或702a之寄生電容。
因此，於圖39H或39J中所示之晶片間緩衝器701a、702a、703a或704a之負載或負載量可經界定。晶片間緩衝器701a、702a、703a或704a之負載或負載量，譬如多階段序列三態緩衝器之最後階段三態驅動器之負載或負載量，其中NMOS電晶體與PMOS電晶體之汲極係被連接至金屬墊片600b或600c，可小於2 pF，譬如在2 pF與0.001 pF之間，例如小於1 pF，或小於0.3 pF。關於時標速率或訊號(signal)頻率大於1G Hz，於圖39H或39J中所示之晶片間緩衝器701a、702a、703a或704a之負載或負載量或大小可小於0.1 pF，譬如在0.1 pF與0.001 pF之間。
於圖39A或39H中所示之晶片外緩衝器42b之大小，可以晶片外緩衝器42b之負載或負載量為特徵。參考圖39A或39H，晶片外緩衝器42b之負載或負載量為晶片外緩衝器42b之總相等電容負載，且晶片外緩衝器42b係經設計具有某一大小，以驅動等於電容Ca1 加上電容Ca2 加上電容Ca3 加上電容Ca4 加上電容Ca5 加上電容Cxz 之負載或負載量。電容Ca1 為在快取記憶晶片311上，於晶片外緩衝器42b與金屬墊片600s之間，及在快取記憶晶片311上，於晶片外緩衝器42b與金屬墊片887間之金屬互連線條640m之電容。電容Ca2 為在快取記憶晶片311上，相應於晶片外緩衝器42b之金屬墊片600s之電容。電容Ca3 為在快取記憶晶片311上，相應於晶片外緩衝器42b之金屬墊片887之電容。電容Ca4 為在快取記憶晶片311上，相當於晶片外緩衝器42b之寄生電容。電容Ca5 為自晶片外緩衝器42b至金屬墊片600s，及自晶片外緩衝器42b至金屬墊片887之寄生電容。電容Cxz 可為在晶圓階層測試製程期間，但在與外部電路譬如基板301或302黏結後之測試裝置電容與測試裝置中之寄生電容，電容Cxz 可包括金屬凸塊或立柱27之電容，加上在基板301或302上，自金屬凸塊或立柱27至另一個晶片或被動裝置之互連中之寄生電容，加上在基板301或302中之金屬互連線條之電容，加上在基板301或302上之另一個晶片或被動裝置之電容，加上在基板301或302上，相當於另一個晶片或被動裝置之寄生電容。
因此，於圖39A或39H中所示之晶片外緩衝器42b之負載或負載量可經界定。晶片外緩衝器42b之負載或負載量，譬如多階段序列晶片間驅動器之最後階段驅動器之負載或負載量，其中NMOS電晶體與PMOS電晶體之汲極係被連接至金屬墊片600s與887，可大於2 pF，譬如在2與100 pF之間，例如大於5 pF，或大於10 pF。於圖39A或39H中所示晶片外緩衝器42b之負載或負載量係大於圖39A或39H中所示晶片間緩衝器702a之負載或負載量，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39I或39J中所示之晶片外緩衝器42b之大小，可以晶片外緩衝器42b之負載或負載量為特徵。參考圖39I或39J，晶片外緩衝器42b之負載或負載量為晶片外緩衝器42b之總相等電容負載，且晶片外緩衝器42b係經設計具有某一大小，以驅動等於電容Ca1 加上電容Ca2 加上電容Ca3 加上電容Ca4 加上電容Cxz 之負載或負載量。電容Ca1 為在快取記憶晶片311上，於晶片外緩衝器42b與金屬墊片600s間之金屬互連線條640m之電容。電容Ca2 為在快取記憶晶片311上，相應於晶片外緩衝器42b之金屬墊片600s之電容。電容Ca3 為在快取記憶晶片311上，相當於晶片外緩衝器42b之寄生電容。電容Ca4 為自晶片外緩衝器42b至金屬墊片600s之寄生電容。電容Cxz 可為在晶圓階層測試製程期間，但在與外部電路譬如基板301或302黏結後之測試裝置電容與測試裝置中之寄生電容，電容Cxz 可包括經導線黏結之導線119c之電容，加上在基板301或302上，自經導線黏結之導線119c至另一個晶片或被動裝置之互連中之寄生電容，加上在基板301或302中之金屬互連線條之電容，加上在基板301或302上之另一個晶片或被動裝置之電容，加上在基板301或302上，相當於另一個晶片或被動裝置之寄生電容。
因此，於圖39I或39J中所示之晶片外緩衝器42b之負載或負載量可經界定。晶片外緩衝器42b之負載或負載量，譬如多階段序列晶片間驅動器之最後階段驅動器之負載或負載量，其中NMOS電晶體與PMOS電晶體之汲極係被連接至金屬墊片600s，可大於2 pF，譬如在2與100 pF之間，例如大於5 pF，或大於10 pF。於圖39I或39J中所示晶片外緩衝器42b之負載或負載量係大於圖39I或39J中所示晶片間緩衝器702a之負載或負載量，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39A、39H、39I或39J中所示之晶片外緩衝器42c之大小，可以晶片外緩衝器42c之負載或負載量為特徵。參考圖39A、39H、39I或39J，晶片外緩衝器42c之負載或負載量為晶片外緩衝器42c之總相等電容負載，且晶片外緩衝器42c係經設計具有某一大小，以驅動等於電容Ca1 加上電容Ca2 加上電容Ca3 加上電容Ca4 加上電容Cxz 之負載或負載量。電容Ca1 為在晶片313上，於晶片外緩衝器42c與金屬墊片600w間之金屬互連線條640p之電容。電容Ca2 為在晶片313上，相應於晶片外緩衝器42c之金屬墊片600w之電容。電容Ca3 為在晶片313上，相當於晶片外緩衝器42c之寄生電容。電容Ca4 為自晶片外緩衝器42c至金屬墊片600w之寄生電容。電容Cxz 可為在晶圓階層測試製程期間之測試裝置電容與測試裝置中之寄生電容。
因此，於圖39A、39H、39I或39J中所示之晶片外緩衝器42c之負載或負載量可經界定。晶片外緩衝器42c之負載或負載量，譬如多階段序列晶片間驅動器之最後階段驅動器之負載或負載量，其中NMOS電晶體與PMOS電晶體之汲極係被連接至金屬墊片600w，可大於2 pF，譬如在2與100 pF之間，例如大於5 pF，或大於10 pF。於圖39A、39H、39I或39J中所示晶片外緩衝器42c之負載或負載量係大於圖39A、39H、39I或39J中所示晶片間緩衝器703a之負載或負載量，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39A、39H、39I或39J中所示之晶片間緩衝器702a或703a之大小，可以晶片間緩衝器702a或703a之尖峰驅動電流為特徵，且於圖39A、39H、39I或39J中所示之晶片外緩衝器42b或42c之大小，可以晶片外緩衝器42b或42c之尖峰驅動電流為特徵。晶片外緩衝器42b或42c之尖峰驅動電流係大於晶片間緩衝器702a或703a之尖峰驅動電流，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
例如，關於圖39A或39I中所示之晶片間緩衝器702a，當PMOS電晶體752b為開啟，且NMOS電晶體752a為關閉時，藉由晶片間緩衝器702a所驅動之前文所述負載或負載量係以帶電電流充電。當NMOS電晶體752a為開啟，且PMOS電晶體752b為關閉時，藉由晶片間緩衝器702a所驅動之前文所述負載或負載量係以放電電流放電。NMOS電晶體752a或PMOS電晶體752b之尖峰帶電或放電電流(偏壓之功能)可用以界定晶片間緩衝器702a之尖峰驅動電流。關於圖39A或39I中所示之晶片外緩衝器42b，當PMOS電晶體4204為開啟，且NMOS電晶體4203為關閉時，藉由晶片外緩衝器42b所驅動之前文所述負載或負載量係以帶電電流充電。當NMOS電晶體4203為開啟，且PMOS電晶體4204為關閉時，藉由晶片外緩衝器42b所驅動之前文所述負載或負載量係以放電電流放電。NMOS電晶體4203或PMOS電晶體4204之尖峰充電或放電電流(偏壓之功能)可用以界定晶片外緩衝器42b之尖峰驅動電流。晶片外緩衝器42b之尖峰驅動電流係大於晶片間緩衝器702a之尖峰驅動電流，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39A、39H、39I或39J中所示之晶片間緩衝器702a或703a之大小，可以晶片間緩衝器702a或703a之最後階段驅動器中電晶體之導通電阻為特徵，且於圖39A、39H、39I或39J中所示之晶片外緩衝器42b或42c之大小，可以晶片外緩衝器42b或42c之最後階段驅動器中電晶體之導通電阻為特徵。晶片外緩衝器42b或42c之導通電阻係大於晶片間緩衝器702a或703a之導通電阻，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
例如，關於圖39A或39I中所示之晶片間緩衝器702a，當PMOS電晶體752b為開啟，且NMOS電晶體752a為關閉時，藉由晶片間緩衝器702a所驅動之前文所述負載或負載量係經充電，及PMOS電晶體752b係相當於具有導通電阻之電阻器。當NMOS電晶體752a為開啟，且PMOS電晶體752b為關閉時，藉由晶片間緩衝器702a所驅動之前文所述負載或負載量係經放電，及NMOS電晶體752a係相當於具有導通電阻之電阻之電阻器。NMOS電晶體752a或PMOS電晶體752b之導通電阻(偏壓之功能)可用以特徵鑒定晶片間緩衝器702a之大小。關於圖39A或39I中所示之晶片外緩衝器42b，當PMOS電晶體4204為開啟，且NMOS電晶體4203為關閉時，藉由晶片外緩衝器42b所驅動之前文所述負載或負載量係經充電，及PMOS電晶體4204係相當於具有導通電阻之電阻器。當NMOS電晶體4203為開啟，且PMOS電晶體4204為關閉時，藉由晶片外緩衝器42b所驅動之前文所述負載或負載量係經放電，及NMOS電晶體4203係相當於具有導通電阻之電阻器。NMOS電晶體4203或PMOS電晶體4204之導通電阻(偏壓之功能)可用以特徵鑒定晶片外緩衝器42b之大小。
於圖39A或39I中所示之晶片間緩衝器702a之大小，可以NMOS電晶體752a或PMOS電晶體752b之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體752a與PMOS電晶體752b之汲極係經過金屬互連線條640d，被連接至快取記憶晶片311之金屬墊片600b。若晶片間緩衝器702a為圖39C中所示之兩階段序列晶片間驅動器，則晶片間緩衝器702a之大小可以最後階段驅動器425b中之NMOS電晶體752a或PMOS電晶體752b之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體752a與PMOS電晶體752b之汲極係經過金屬互連線條640d，被連接至快取記憶晶片311之金屬墊片600b。NMOS電晶體752a或PMOS電晶體752b之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。NMOS電晶體752a之物理通道寬度對物理通道長度之比例可在1與50之間，例如在1與20之間，且PMOS電晶體752b之物理通道寬度對物理通道長度之比例可在1與100之間，例如在1與40之間。
於圖39A或39I中所示之晶片間緩衝器703a之大小，可以NMOS電晶體753a或PMOS電晶體753b之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體753a與PMOS電晶體753b之汲極係經過金屬互連線條640f，被連接至晶片313之金屬墊片600c。若晶片間緩衝器703a為圖39D中所示之兩階段序列晶片間驅動器，則晶片間緩衝器703a之大小可以最後階段驅動器426b中之NMOS電晶體753a或PMOS電晶體753b之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體753a與PMOS電晶體753b之汲極係經過金屬互連線條640f，被連接至晶片313之金屬墊片600c。NMOS電晶體753a或PMOS電晶體753b之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。NMOS電晶體753a之物理通道寬度對物理通道長度之比例係在1與50之間，例如在1與20之間，且PMOS電晶體753b之物理通道寬度對物理通道長度之比例係在1與100之間，例如在1與40之間。
於圖39A或39I中所示之晶片外緩衝器42b之大小，可以NMOS電晶體4203或PMOS電晶體4204之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體4203與PMOS電晶體4204之汲極係經過金屬互連線條640m，被連接至快取記憶晶片311之金屬墊片600s或887。若晶片外緩衝器42b為圖11A中所示之兩階段序列晶片外驅動器421，則晶片外緩衝器42b之大小可以最後階段驅動器421"中之NMOS電晶體4203或PMOS電晶體4204之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體4203與PMOS電晶體4204之汲極係經過金屬互連線條640m，被連接至快取記憶晶片311之金屬墊片600s或887。NMOS電晶體4203或PMOS電晶體4204之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。NMOS電晶體4203之物理通道寬度對物理通道長度之比例可大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間。PMOS電晶體4204之物理通道寬度對物理通道長度之比例可大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。NMOS電晶體4203之物理通道寬度對物理通道長度之比例可大於NMOS電晶體752a之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。PMOS電晶體4204之物理通道寬度對物理通道長度之比例可大於PMOS電晶體752b之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39A或39I中所示之晶片外緩衝器42c之大小，可以NMOS電晶體4203a或PMOS電晶體4204a之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體4203a與PMOS電晶體4204a之汲極係經過金屬互連線條640p，被連接至晶片313之金屬墊片600w。若晶片外緩衝器42c為圖39F中所示之兩階段序列晶片外驅動器，則晶片外緩衝器42c之大小可以最後階段驅動器427b中之NMOS電晶體4203a或PMOS電晶體4204a之物理通道寬度對物理通道長度之比例為特徵，且NMOS電晶體4203a與PMOS電晶體4204a之汲極係經過金屬互連線條640p，被連接至晶片313之金屬墊片600w。NMOS電晶體4203a或PMOS電晶體4204a之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。NMOS電晶體4203a之物理通道寬度對物理通道長度之比例係大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間。PMOS電晶體4204a之物理通道寬度對物理通道長度之比例係大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。NMOS電晶體4203a之物理通道寬度對物理通道長度之比例可大於NMOS電晶體753a之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。PMOS電晶體4204a之物理通道寬度對物理通道長度之比例可大於PMOS電晶體753b之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39H或39J中所示之晶片間緩衝器701a或702a之大小，可以晶片間三態緩衝器之三態驅動器之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且三態驅動器係經過金屬互連線條640b或640d，被連接至快取記憶晶片311之金屬墊片600b，及三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與50之間，例如在1與20之間，而三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與100之間，例如在1與40之間。若晶片間緩衝器701a或702a為多階段三態緩衝器，則晶片間緩衝器701a或702a之大小，可以多階段三態緩衝器之最後階段三態驅動器中之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且最後階段三態驅動器係經過金屬互連線條640b或640d，被連接至快取記憶晶片311之金屬墊片600b，及最後階段三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與50之間，例如在1與20之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例係在1與100之間，例如在1與40之間。NMOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。
於圖39H或39J中所示之晶片間緩衝器703a或704a之大小，可以晶片間三態緩衝器之三態驅動器之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且三態驅動器係經過金屬互連線條640f或640h，被連接至晶片313之金屬墊片600c，及三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與50之間，例如在1與20之間，而三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與100之間，例如在1與40之間。若晶片間緩衝器703a或704a為多階段三態緩衝器，則晶片間緩衝器703a或704a之大小，可以多階段三態緩衝器之最後階段三態驅動器中之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且最後階段三態驅動器係經過金屬互連線條640f或640h，被連接至晶片313之金屬墊片600c，及最後階段三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與50之間，例如在1與20之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係在1與100之間，例如在1與40之間。NMOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。
於圖39H或39J中所示之晶片外緩衝器42a或42b之大小，可以晶片外三態緩衝器之三態驅動器之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且三態驅動器係經過金屬互連線條640j或640m，被連接至快取記憶晶片311之金屬墊片600t或600s，及三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間，而三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。若晶片外緩衝器42a或42b為多階段三態緩衝器，則晶片外緩衝器42a或42b之大小，可以多階段三態緩衝器之最後階段三態驅動器中之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且最後階段三態驅動器係經過金屬互連線條640j或640m，被連接至快取記憶晶片311之金屬墊片600t或600s，及最後階段三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。NMOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。於圖39H或39J中所示晶片外三態緩衝器42a或42b之三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度比例，可大於圖39H或39J中所示晶片間三態緩衝器701a或702a之三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。於圖39H或39J中所示晶片外三態緩衝器之三態驅動器42a或42b之PMOS電晶體之物理通道寬度對物理通道長度比例，可大於圖39H或39J中所示晶片間三態緩衝器701a或702a之三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖39H或39J中所示之晶片外緩衝器42c或42d之大小，可以晶片外三態緩衝器之三態驅動器之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且三態驅動器係經過金屬互連線條640p或640r，被連接至晶片313之金屬墊片600w或600x，及三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間，而三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。若晶片外緩衝器42c或42d為多階段三態緩衝器，則晶片外緩衝器42c或42d之大小，可以多階段三態緩衝器之最後階段三態驅動器中之NMOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度比例為特徵，且最後階段三態驅動器係經過金屬互連線條640p或640r，被連接至晶片313之金屬墊片600w或600x，及最後階段三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度之比例，係大於30，譬如在30與20000之間，例如大於50，譬如在50與300之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，係大於60，譬如在60與40000之間，例如大於100，譬如在100與600之間。NMOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之界定，可被稱為圖21與22中之說明。於圖39H或39J中所示晶片外三態緩衝器42c或42d之三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度比例，可大於圖39H或39J中所示晶片間三態緩衝器703a或704a之三態驅動器之NMOS電晶體之物理通道寬度對物理通道長度比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。於圖39H或39J中所示晶片外三態緩衝器42c或42d之三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度比例，可大於圖39H或39J中所示晶片間三態緩衝器703a或704a之三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
圖42A-42O為橫截面圖，顯示一種形成圖37A、37D、38A、38D、39A、39H、39I或39J中所示之晶片313之製程。參考圖42A，半導體晶圓10a，譬如矽晶圓，係具有矽基板1，在矽基板1中及/或於其上方之前文所述之晶片外電路40c，其包含前文所述之晶片外緩衝器42c與前文所述之晶片外ESD電路43c，在矽基板1中及/或於其上方之前文所述之晶片外電路40d，其包含前文所述之晶片外緩衝器42d與前文所述之晶片外ESD電路43d，在矽基板1中及/或於其上方之前文所述之晶片間電路20e與20f，在矽基板1中及/或於其上方之前文所述之內部電路20g與20h，在矽基板1上方之多個介電層30，在矽基板1上方之多個微細線條金屬層60，在介電層30之通孔30'中之多個通孔柱塞60'，及絕緣層5，意即保護層，在微細線條金屬層60上方，在介電層30上方，在晶片外電路40c與40d上方，在晶片間電路20e與20f上方，及在內部電路20g與20h上方。
半導體晶圓10a具有前文所述之金屬墊片600c、600w及600x。金屬墊片600c、600w及600x係藉由保護層5下之最上方微細線條金屬層60所提供，且包含鋁、鋁-銅-合金或所電鍍之銅。各金屬墊片600c、600w及600x可具有厚度在0.5與3微米之間，或在20奈米與1.5微米之間，與寬度小於1微米，譬如在0.2與0.95微米之間。於保護層5中之多個開孔50係在金屬墊片600c、600w及600x上方，並使彼等外露，且金屬墊片600c、600w及600x係在開孔50之底部上。各開孔50可具有寬度在10與100微米之間，且較佳為在20與60微米之間。
矽基板1具有厚度t1在600與1000微米之間，在50微米與1毫米之間，或在75與250微米之間。或者，矽基板1可以其他半導體基板置換，譬如矽-鍺(SiGe)基板或砷化鎵(GaAs)基板。介電層30係被個別插入相鄰微細線條金屬層60之間，且相鄰微細線條金屬層60係經過介電層30內部之通孔柱塞60'互連。介電層30可藉由一或多種適當製程形成，例如藉由CVD(化學蒸氣沉積)製程、PECVD(電漿加強CVD)製程、高密度電漿(HDP)CVD製程或旋轉塗覆方法。介電層30之材料可包括氧化矽、氮化矽、氧氮化矽、氧碳化矽(SiOC)或矽碳氮化物(SiCN)。各介電層30可由一或多個無機層所構成，且可具有厚度在0.1與1.5微米之間。例如，各介電層30可包含一層氧氮化矽或矽碳氮化物及在該氧氮化矽或矽碳氮化物層上之一層氧化矽或氧碳化矽。或者，各介電層30可包含氧化物層，譬如矽-氧化物層，具有厚度在0.02與1.2微米之間，與氮化物層，譬如矽-氮化物層，具有厚度在0.02與1.2微米之間，於氧化物層上。
各微細線條金屬層60具有厚度在20奈米與1.5微米之間，且較佳為在100奈米與1微米之間。各微細線條金屬層60可包含金屬線路，具有寬度小於1微米，譬如在0.05與0.95微米之間。微細線條金屬層60之材料可包括所電鍍之銅、鋁、鋁-銅合金或前文所述材料之複合材料。
例如，各微細線條金屬層60可包含所電鍍之銅層，具有厚度在20奈米與1.5微米之間，且較佳為在100奈米與1微米之間，於介電層30之一中，黏著/障壁層，譬如鈦-氮化物層、鈦-鎢-合金層、鉭-氮化物層、鈦層或鉭層，在所電鍍銅層之底部表面與側壁上，及銅之晶種層，在所電鍍之銅層與黏著/障壁層之間。銅之晶種層係在所電鍍銅層之底部表面與側壁上，且與所電鍍銅層之底部表面與側壁接觸。所電鍍之銅層、銅之晶種層及黏著/障壁層可藉由一或多種適當製程形成，例如藉由鑲嵌或雙重鑲嵌製程，包括電鍍製程、濺射製程及化學機械拋光(CMP)製程。
或者，各微細線條金屬層60可包含黏著/障壁層於介電層30之一之頂部表面上，所濺射之鋁或鋁-銅-合金層，具有厚度在20奈米與1.5微米之間，且較佳為在100奈米與1微米之間，於黏著/障壁層之頂部表面上，及抗反射層在所濺射之鋁或鋁-銅-合金層之頂部表面上。所濺射之鋁或鋁-銅-合金層、黏著/障壁層及抗反射層可藉由一或多種適當製程形成，例如藉由一種製程，包括濺射製程與蝕刻製程。所濺射鋁或鋁-銅-合金層之側壁並未被黏著/障壁層與抗反射層覆蓋。黏著/障壁層與抗反射層可為鈦層、鈦-氮化物層或鈦-鎢層。
半導體晶圓10a具有前文所述之金屬互連線條640e、640f、640g、640h、640n、640p、640q及640r，各包含藉由微細線條金屬層60與通孔柱塞60'所提供之部份，但金屬互連線條640e與640g並未示於圖42A-42O中。半導體晶圓10a亦包含前文所述之測試界面電路333c與333d(未示於圖42A-42O中)。金屬互連線條640e可連接晶片間電路20e與內部電路20g，且金屬互連線條640g可連接晶片間電路20f與內部電路20h。晶片間電路20e可經過金屬互連線條640f，被連接至金屬墊片600c之一，及至測試界面電路333c。晶片間電路20f可經過金屬互連線條640h，被連接至另一個金屬墊片600c，及至測試界面電路333d。金屬互連線條640n可連接晶片外緩衝器42c與測試界面電路333c，且金屬互連線條640q可連接晶片外緩衝器42d與測試界面電路333d。晶片外緩衝器42c可經過金屬互連線條640p，被連接至晶片外ESD電路43c，及至測試金屬墊片600w。晶片外緩衝器42d可經過金屬互連線條640r，被連接至晶片外ESD電路43d，及至測試金屬墊片600x。
保護層5可保護晶片間電路20e與20f、內部電路20g與20h、晶片外電路40c與40d及微細線條金屬層60免於被水份與外部離子污染傷害。換言之，可防止可移動離子(譬如鈉離子)、過渡金屬(譬如金、銀及銅)及雜質穿透經過保護層5至晶片間電路20e與20f、內部電路20g與20h、晶片外電路40c與40d及微細線條金屬層60。
保護層5可藉由一或多種適當製程形成，例如藉由化學蒸氣沉積(CVD)方法，且典型上具有厚度大於0.2微米，譬如在0.3與1.5微米之間。保護層5係通常由氧化矽(譬如SiO2 )、氮化矽(譬如Si3 N4 )、氧氮化矽(譬如SiON)、氧碳化矽(SiOC)、PSG(磷矽酸鹽玻璃)、矽碳氮化物(譬如SiCN)或前文所述材料之複合材料製成。
保護層5可由一或多個無機層所構成。例如，保護層5可為以下之複合材料層，氧化物層，譬如氧化矽或氧碳化矽(SiOC)，具有厚度在0.2與1.2微米之間，與氮化物層，譬如氮化矽、氧氮化矽或矽碳氮化物(SiCN)，具有厚度在0.2與1.2微米之間，於氧化物層上。或者，保護層5可為氮化矽、氧氮化矽或矽碳氮化物(SiCN)之單層，具有厚度在0.2與1.2微米之間。於舉例之情況中，保護層5包含半導體晶圓10a之最上方無機層，且半導體晶圓10a之最上方無機層可為氮化矽層，具有厚度大於0.2微米，譬如在0.2與1.5微米之間。
參考圖42B，於提供圖42A中所示之半導體晶圓10a後，熔劑或絕緣材料33可於開孔50中及在被開孔50所曝露之金屬墊片600c、600w及600x上形成。接著，參考圖42C，其中為了簡單解釋起見，該步驟係以倒轉圖說明，半導體晶圓10a之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間，或在10與150微米之間。
接著，參考圖42D，其中為了簡單解釋起見，該步驟係以倒轉圖說明，多個穿透矽通孔11(其中只有兩個係示於圖42D-42N中)係於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，且絕緣層3係於經薄化矽基板1之背側1a上及在穿透矽通孔11之側壁上形成。穿透矽通孔11係完全穿透經過經薄化之矽基板1與介電層30。各穿透矽通孔11可具有直徑或寬度W1在5與100微米之間，或在3與50微米之間，與深度在1與10微米之間，在3與50微米之間，或在10與150微米之間。例如，絕緣層3可包含氮化物層，譬如矽-氮化物層，聚合體層，譬如聚醯亞胺層、苯并環丁烯層或聚苯并唑層，矽-氧氮化物層、矽-碳-氮化物(SiCN)層、矽-氧基碳化物(SiOC)層或矽-氧化物層。如圖42D中所示形成穿透矽通孔11與絕緣層3之製程，可被稱為如圖24D-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e與絕緣層3之製程。於圖42D中所示絕緣層3之規格，可被稱為如圖24D-24H或圖24I-24N中所示絕緣層3之規格。
接著，參考圖42E，其中為了簡單解釋起見，該步驟係以倒轉圖說明，藉由兩個金屬層4與9所提供之互相連接結構88可於穿透矽通孔11中，在絕緣層3上，於微細線條金屬層60之區域60a上，及在經薄化矽基板1之背側1a上形成，且金屬層4係由以下所構成，黏著/障壁層4a，在絕緣層3上，於穿透矽通孔11中，及在被穿透矽通孔11所曝露之微細線條金屬層60之區域60a上，與晶種層4b，在黏著/障壁層4a上。金屬層9之側壁並未被金屬層4覆蓋。如圖42E中所示形成互相連接結構88之製程，可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖42E中所示包含黏著/障壁層4a與晶種層4b之金屬層4之規格，可被稱為如圖25A中所示包含黏著/障壁層4a與晶種層4b之金屬層4之規格。於圖42E中所示金屬層9之規格，可被稱為如圖25D中所示金屬層9之規格。
接著，參考圖42F，其中為了簡單解釋起見，該步驟係以倒轉圖說明，聚合體層14係使用一種製程，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，且包括熟化製程，在金屬層9上，於絕緣層3上，及在互相連接結構88之側壁上形成。於聚合體層14中之兩個開孔14a係在金屬層9之兩個區域上方，並使彼等外露。聚合體層14具有厚度大於2微米，譬如在3與25微米之間，且較佳為在5與15微米之間，大於各介電層30之厚度，且大於保護層5之厚度。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖42G，其中為了簡單解釋起見，該步驟係以倒轉圖說明，黏著/障壁層16z，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，於聚合體層14上及在被開孔14a所曝露之金屬層9之區域上形成，然後晶種層18z，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，可利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，在黏著/障壁層16z上形成。黏著/障壁層16z之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層18z之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
例如，當黏著/障壁層16z係藉由一或多種適當製程形成時，例如藉濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層14上及在被開孔14a所曝露之金屬層9之區域上，晶種層18z可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鈦層上。
或者，當黏著/障壁層16z係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層14上及在被開孔14a所曝露之金屬層9之區域上，晶種層18z可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鉭層上。
於形成晶種層18z之後，光阻層31，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在1與60微米之間，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於晶種層18z上形成。接著，光阻層31係以曝光與顯像之製程構圖，以在光阻層31中形成多個開孔31a，曝露出晶種層18z。1X步進器或1X接點對準器可用以在曝光製程期間使光阻層31曝光。
接著，金屬層27y係利用電鍍製程，於被開孔31a所曝露之任何前文所述材料之晶種層18z上及在開孔31a中形成，然後焊料層27z係利用電鍍製程，在開孔31a中之金屬層27y上形成。各金屬層27y與焊料層27z具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，大於晶種層18z之厚度，且大於黏著/障壁層16z之厚度。金屬層27y之材料包括銅及/或鎳，而焊料層27z之材料包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金。焊料層27z可用以與快取記憶晶片321黏結。
例如，金屬層27y可藉由一或多種適當製程形成，例如藉由電鍍銅之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於被開孔31a所曝露之晶種層18z上，較佳為前文所述之銅層18z，且焊料層27z，其包含鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於銅之單金屬層上形成。
或者，金屬層27y可藉由一或多種適當製程形成，例如藉由電鍍鎳之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於被開孔31a所曝露之晶種層18z上，較佳為前文所述之銅或鎳層18z，且焊料層27z，其包含鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於鎳之單金屬層上形成。
或者，金屬層27y可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於被開孔31a所曝露之晶種層18z上，較佳為前文所述之銅層18z，然後電鍍鎳層，具有厚度大於0.2微米，譬如在0.3與6微米之間，且較佳為在1與3微米之間，於所電鍍之銅層上。焊料層27z，其包含鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於金屬層27y之所電鍍鎳層上形成。
接著，參考圖42H，其中為了簡單解釋起見，該步驟係以倒轉圖說明，光阻層31係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層31之一些殘留物可能仍然留在於不在金屬層27y下之晶種層18z上。然後，可將該殘留物以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自晶種層18z移除。接著，移除不在金屬層27y下之晶種層18z，然後移除不在金屬層27y下之黏著/障壁層16z。
例如，不在金屬層27y下之晶種層18z與不在金屬層27y下之黏著/障壁層16z可藉由乾蝕刻製程移除，譬如Ar濺射蝕刻製程、反應性離子蝕刻(RIE)製程或離子研磨製程。
或者，不在金屬層27y下之晶種層18z與不在金屬層27y下之黏著/障壁層16z可藉由濕蝕刻製程移除。當晶種層18z為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻。當黏著/障壁層16z為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。當黏著/障壁層16z為鈦層時，其可含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。
若不在金屬層27y下之晶種層18z係使用濕蝕刻製程移除，則切口係在懸垂於晶種層18z上之金屬層27y下形成。於金屬層27y下之晶種層18z具有自金屬層27y之第二個側壁凹陷之第一個側壁，且在第一個側壁與第二個側壁間之距離係在0.1與2微米之間。
因此，如圖42H中所示，在經薄化矽基板1之背側1a上之底部體系103係以絕緣層3，聚合體層14，藉由金屬層4與9提供之互相連接結構88及多個微凸塊317c，意即金屬凸塊，藉由黏著/障壁層16z提供，晶種層18z，金屬層27y及焊料層27z形成。各微凸塊317c具有高度大於2微米，譬如在2與70微米之間，且較佳在5與50微米之間，及寬度或直徑大於3微米，譬如在3與30微米之間。於相鄰兩個微凸塊317c間之節距P2可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。微凸塊317c之一可經過互相連接結構88被連接至另一個微凸塊317c。微凸塊317c係用來與快取記憶晶片321黏結。晶片間電路20e可經過金屬互連線條640f被連接至互相連接結構88，經過金屬互連線條640f與互相連接結構88至微凸塊317c，及經過金屬互連線條640f、互相連接結構88及金屬互連線條640h至晶片間電路20f。晶片間電路20f可經過金屬互連線條640h被連接至互相連接結構88，及經過金屬互連線條640h與互相連接結構88至微凸塊317c。
或者，互相連接結構88可被使用於電源互連體，譬如電源平面、電源匯流排(metal bus)、電源線路或電源線，以經過穿透矽通孔11，與晶片間電路20e之電源節點、內部電路20g之電源節點、晶片外緩衝器42c之電源節點、晶片外ESD電路43c之陽極、測試界面電路333c之電源節點、晶片間電路20f之電源節點、內部電路20h之電源節點、晶片外緩衝器42d之電源節點、晶片外ESD電路43d之陽極及測試界面電路333d之電源節點連接。晶片間電路20e、內部電路20g、晶片外緩衝器42c及測試界面電路333c之電源節點可經過互相連接結構88，被連接至晶片間電路20f、內部電路20h、晶片外緩衝器42d及測試界面電路333d之電源節點。晶片外ESD電路43c之節點可經過互相連接結構88，被連接至晶片外ESD電路43d之節點。
或者，互相連接結構88可被使用於接地互連體，譬如接地面、接地匯流排(metal bus)、接地線路或基線，以經過穿透矽通孔11，與晶片間電路20e之接地節點、內部電路20g之接地節點、晶片外緩衝器42c之接地節點、晶片外ESD電路43c之陽極、測試界面電路333c之接地節點、晶片間電路20f之接地節點、內部電路20h之接地節點、晶片外緩衝器42d之接地節點、晶片外ESD電路43d之陽極及測試界面電路333d之接地節點連接。晶片間電路20e、內部電路20g、晶片外緩衝器42c及測試界面電路333c之接地節點可經過互相連接結構88被連接至晶片間電路20f、內部電路20h、晶片外緩衝器42d及測試界面電路333d之接地節點。晶片外ESD電路43c之節點可經過互相連接結構88，被連接至晶片外ESD電路43d之節點。
參考圖42I，於形成圖42H中所示之微凸塊317c後，可移除熔劑或絕緣材料33，以曝露藉由保護層5中之開孔50所外露之金屬墊片600c、600w及600x。接著，參考圖42J，聚合體層95可視情況於半導體晶圓10a之保護層5上形成。於聚合體層95中之多個開孔950係在藉由開孔50所曝露之金屬墊片600c、600w及600x上，並使彼等外露。聚合體層95可具有厚度大於2微米，譬如在3與50微米之間，且較佳為在2與30微米之間，大於保護層5者，且大於各介電層30者。聚合體層95之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖42K，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米間之黏著/障壁層32y，可於聚合體層95上且於藉由開孔950所曝露之金屬墊片600c、600w及600x上形成，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，然後具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米間之晶種層32z可於黏著/障壁層32y上形成，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程。黏著/障壁層32y之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，而晶種層32z之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
當黏著/障壁層32y係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層95上且於藉由開孔950所曝露之金屬墊片600c、600w及600x上，晶種層32z可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鈦層上。
或者，當黏著/障壁層32y係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層95上且於藉由開孔950所曝露之金屬墊片600c、600w及600x上，晶種層32z可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鉭層上。
形成晶種層32z之後，光阻層71，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在1與60微米之間，係於晶種層32z上，藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程形成。接著，光阻層71係以曝光與顯像之製程構圖，以形成光阻層71中之多個開孔710，曝露晶種層32z，且開孔710係在金屬墊片600c上，但在金屬墊片600w與600x上以供測試係無開孔在光阻層71中。1X步進器或1X接點對準器可在曝光製程期間用以使光阻層71曝光。
接著，金屬層34y係利用電鍍製程，於藉由開孔710所曝露之任何前文所述材料之晶種層32z上，及在開孔710中形成，然後焊料層34z係利用電鍍製程，於開孔710中之金屬層34y上形成。金屬層34y與焊料層34z兩者具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，大於晶種層32z者，且大於黏著/障壁層32y者。金屬層34y之材料包括銅及/或鎳，而焊料層34z之材料包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金。焊料層34z可用來與快取記憶晶片311黏結。
例如，金屬層34y可藉由一或多種適當製程形成，例如藉由電鍍銅之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32z上，較佳為前文所述之銅層32z，及焊料層34z，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於銅之單金屬層上形成。
或者，金屬層34y可藉由一或多種適當製程形成，例如藉由電鍍鎳之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32z上，較佳為前文所述之銅或鎳層32z，及焊料層34z，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於鎳之單金屬層上形成。
或者，金屬層34y可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32z上，較佳為前文所述之銅層32z，然後電鍍鎳層，具有厚度大於0.2微米，譬如在0.3與6微米之間，且較佳為在1與3微米之間，於所電鍍之銅層上。焊料層34z包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程，於金屬層34y之經電鍍鎳層上形成。
接著，參考圖42L，光阻層71係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層71之一些殘留物可能仍然留在於不在金屬層34y下之晶種層32z上。然後，殘留物可使用電漿自晶種層32z移除，譬如O2 電漿或含有低於200PPM氟與氧之電漿。接著，移除不在金屬層34y下之晶種層32z，然後移除不在金屬層34y下之黏著/障壁層32y。
例如，不在金屬層34y下之晶種層32z及不在金屬層34y下之黏著/障壁層32y可藉由乾蝕刻製程移除，譬如Ar濺射蝕刻製程、反應性離子蝕刻(RIE)製程或離子研磨製程。
或者，不在金屬層34y下之晶種層32z及不在金屬層34y下之黏著/障壁層32y可藉由濕蝕刻製程移除。當晶種層32z為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻。當黏著/障壁層32y為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。當黏著/障壁層32y為鈦層時，其可以含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。
若不在金屬層34y下之晶種層32z係使用濕蝕刻製程移除，則切口係在懸垂於晶種層32z上之金屬層34y下形成。於金屬層34y下之晶種層32z具有自金屬層34y之第二個側壁凹陷之第一個側壁，且在第一個側壁與第二個側壁間之距離係在0.1與2微米之間。
因此，如圖42L中所示，藉由黏著/障壁層32y、晶種層32z、金屬層34y及焊料層34z所提供之多個微凸塊317d，意即金屬凸塊，係於藉由開孔50與950所曝露之金屬墊片600c上、於聚合體層95上及在經薄化矽基板1之主動側面上形成，且係用來與快取記憶晶片311黏結。各微凸塊317d具有高度大於2微米，譬如在2與70微米之間，且較佳為在5與50微米之間，及寬度或直徑大於3微米，譬如在3與30微米之間。在相鄰兩個微凸塊317d間之節距P3可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。金屬互連線條640f與640h係經過開孔50與950與微凸塊317d連接。晶片間電路20e可經過金屬互連線條640f被連接至微凸塊317d之一，且晶片間電路20f可經過金屬互連線條640h被連接至另一個微凸塊317d。沒有微凸塊被形成於藉由開孔50與950所曝露之金屬墊片600w與600x上，意即，金屬墊片600w與600x係藉由開孔50與950曝露，以供測試。
或者，參考圖42M，可省略聚合體層95，意即，黏著/障壁層32y可被形成於保護層5上及在藉由保護層5中之開孔50所曝露之金屬墊片600c上。因此，藉由黏著/障壁層32y、晶種層32z、金屬層34y及焊料層34z所提供之微凸塊317d可被形成於藉由開孔50所曝露之金屬墊片600c上，於保護層5上，及在經薄化矽基板1之主動側面上。
參考圖42N，在形成微凸塊317d之後，半導體晶圓10a可藉由晶粒鋸開製程被切成多個於圖37A、37D、38A、38D、39A、39H、39I或39J中所示之晶片313。或者，參考圖42O，於圖42B-42I中所示之步驟可被省略，意即，在提供圖42A中所示之半導體晶圓10a後，可進行圖42J-42L中所示之步驟，以形成聚合體層95與微凸塊317d，然後，半導體晶圓10a可藉由晶粒鋸開製程，被切成多個於圖37B、37C、38B、38C、39A、39H、39I或39J中所示之晶片313。
於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之晶片313之IC結構6c含有晶片間電路20e與20f，內部電路20g與20h，晶片外電路40c，包括晶片外緩衝器42c與晶片外ESD電路43c，晶片外電路40d，包括晶片外緩衝器42d與晶片外ESD電路43d，介電層30，通孔30'，微細線條金屬層60，通孔柱塞60'，測試界面電路333c與333d，及金屬互連線條640e、640f、640g、640h、640n、640p、640q及640r，如圖42N或42O中所示。
圖43A-43E為橫截面圖，顯示形成半導體晶圓之製程，最後被切成多個於圖37A、37D、38A或38D中所示之快取記憶晶片321。參考圖43A，半導體晶圓10b，譬如矽晶圓，係具有矽基板1，多個晶片間電路20j與20k在矽基板1中及/或於其上，多個內部電路20m與20n在矽基板1中及/或於其上，晶片外電路40e，包括晶片外緩衝器42e與晶片外ESD電路43e，在矽基板1中及/或於其上，晶片外電路40f，包括晶片外緩衝器42f與晶片外ESD電路43f，在矽基板1中及/或於其上，多個介電層30在矽基板1上，多個微細線條金屬層60在矽基板1上，多個通孔柱塞60'在介電層30之通孔30'，及絕緣層5，意即保護層，在微細線條金屬層60上、在介電層30上、在晶片間電路20j與20k上、在晶片外電路40e與40f上及在內部電路20m與20n上。
半導體晶圓10b具有前文所述之金屬墊片600d、600y及600z。金屬墊片600d、600y及600z係藉由最上方微細線條金屬層60提供，於保護層5下，且包括鋁、鋁-銅-合金或電鍍銅。各金屬墊片600d、600y及600z可具有厚度在0.5與3微米之間，或在20奈米與1.5微米之間，且寬度小於1微米，譬如在0.2與0.95微米之間。在保護層5中之多個開孔50係在金屬墊片600d、600y及600z上，並使彼等外露，及金屬墊片600d、600y及600z係在開孔50之底部上。各開孔50可具有寬度在10與100微米之間，且較佳為在20與60微米之間。
半導體晶圓10b具有多個金屬互連線條640s、640t、640u、640v、640w、640x、640y及640z，各包含藉由微細線條金屬層60與通孔柱塞60'所提供之部份。晶片外緩衝器42e可經過金屬互連線條640s被連接至晶片外ESD電路43e及至測試金屬墊片600z。晶片外緩衝器42f可經過金屬互連線條640t被連接至晶片外ESD電路43f及至測試金屬墊片600y。內部電路20m可經過金屬互連線條640y被連接至晶片間電路20j，及內部電路20n可經過金屬互連線條640z被連接至晶片間電路20k。
半導體晶圓10b亦包括兩個測試界面電路333e與333f(未示出)。測試界面電路333e可經過金屬互連線條640u被連接至晶片外緩衝器42e，及測試界面電路333f可經過金屬互連線條640v被連接至晶片外緩衝器42f。晶片間電路20j可經過金屬互連線條640w被連接至測試界面電路333e及至金屬墊片600d之一。晶片間電路20k可經過金屬互連線條640x被連接至測試界面電路333f及至另一個金屬墊片600d。
保護層5可保護晶片間電路20j與20k、內部電路20m與20n、晶片外電路40e與40f、測試界面電路333e與333f及微細線條金屬層60免於受到水份與外來離子污染所傷害。換言之，可移動離子(譬如鈉離子)、過渡金屬(譬如金、銀及銅)及雜質可被防止穿透經過保護層5至晶片間電路20j與20k、內部電路20m與20n、晶片外電路40e與40f、測試界面電路333e與333f及微細線條金屬層60。如圖43A中所示矽基板1、介電層30、微細線條金屬層60及保護層5之規格，可個別被稱為如42A圖中所示矽基板1、介電層30、微細線條金屬層60及保護層5之規格。
接著，參考圖43B，聚合體層95可視情況在半導體晶圓10b之保護層5上形成。聚合體層95中之多個開孔950係在藉由開孔50所曝露之金屬墊片600d、600y及600z上，並使彼等外露。如圖43B中所示聚合體層95之規格可被稱為如圖42J中所示聚合體層95之規格。
接著，參考圖43C，黏著/障壁層32w，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，可於聚合體層95上及於藉由開孔950所曝露之金屬墊片600d、600y及600z上形成，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程，然後晶種層32x，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，可於黏著/障壁層32w上形成，利用物理蒸氣沉積(PVD)製程，譬如濺射製程或蒸發製程。黏著/障壁層32w之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，及晶種層32x之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
當黏著/障壁層32w係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金鈦或氮化鈦之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層95上，及於藉由開孔950所曝露之金屬墊片600d、600y及600z上，晶種層32x可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鈦層上。
或者，當黏著/障壁層32w係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳為在1.5與100奈米之間，於聚合體層95上，及於藉由開孔950所曝露之金屬墊片600d、600y及600z上，晶種層32x可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳為在35與300奈米之間，於含鉭層上。
於形成晶種層32x之後，光阻層71，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在1與60微米之間，係藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，於晶種層32x上形成。接著，光阻層71係以曝光與顯像之製程構圖，以形成多個開孔710在光阻層71中，使晶種層32x曝露，及開孔710係在金屬墊片600d上，但在金屬墊片600y與600z上以供測試並無開孔在光阻層71中。1X步進器或1X接點對準器可用以在曝光製程期間，使光阻層71曝光。
接著，金屬層34w係在藉由開孔710所曝露之任何前文所述材料之晶種層32x上及在開孔710中，利用電鍍製程形成，然後焊料層34x係在開孔710中及在開孔710中之金屬層34w上，利用電鍍製程形成。金屬層34w與焊料層34x兩者具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，大於晶種層32x者，及大於黏著/障壁層32w者。金屬層34w之材料包括銅及/或鎳，而焊料層34x之材料包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金。焊料層34x可用來與晶片313黏結。
例如，金屬層34w可藉由一或多種適當製程形成，例如藉由電鍍銅之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32x上，較佳為前文所述之銅層32x，及焊料層34x包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可於銅之單金屬層上，利用電鍍製程形成。
或者，金屬層34w可藉由一或多種適當製程形成，例如藉由電鍍鎳之單金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32x上，較佳為前文所述之銅或鎳層32x，及焊料層34x包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可於鎳之單金屬層上，利用電鍍製程形成。
或者，金屬層34w可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於藉由開孔710所曝露之晶種層32x上，較佳為前文所述之銅層32x，然後電鍍鎳層，具有厚度大於0.2微米，譬如在0.3與6微米之間，且較佳為在1與3微米之間，於所電鍍之銅層上。焊料層34x包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可於金屬層34w之電鍍鎳層上，利用電鍍製程形成。
接著，參考圖43D，使用無機溶液或使用具有醯胺之有機溶液，移除光阻層71。來自光阻層71之一些殘留物可能留在於不在金屬層34w下之晶種層32x上。然後，以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，可使殘留物自晶種層32x移除。接著，移除不在金屬層34w下之晶種層32x，然後，移除不在金屬層34w下之黏著/障壁層32w。
例如，不在金屬層34w下之晶種層32x與不在金屬層34w下之黏著/障壁層32w可經由乾蝕刻製程移除，譬如Ar濺射蝕刻製程、反應性離子蝕刻(RIE)製程或離子研磨製程。
或者，不在金屬層34w下之晶種層32x與不在金屬層34w下之黏著/障壁層32w可經由濕蝕刻製程移除。當晶種層32x為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻，當黏著/障壁層32w為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。當黏著/障壁層32w為鈦層時，其可以含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。
若不在金屬層34w下之晶種層32x係使用濕蝕刻製程移除，則切口係在懸垂於晶種層32x上之金屬層34w下形成。在金屬層34w下之晶種層32x具有自金屬層34w之第二個側壁凹陷之第一個側壁，且在第一個側壁與第二個側壁間之距離係在0.1與2微米之間。
因此，如圖43D中所示，藉由黏著/障壁層32w、晶種層32x、金屬層34w及焊料層34x所提供之多個微凸塊317e，意即，金屬凸塊，係在被開孔50與950所曝露之金屬墊片600d上，在聚合體層95上及在經薄化矽基板1之主動側面上形成。各微凸塊317e具有高度大於2微米，譬如在2與70微米之間，且較佳在5與50微米之間，及寬度或直徑大於3微米，譬如在3與30微米之間。在相鄰兩個微凸塊317e間之節距P2可小於60微米，且較佳係小於40微米，譬如在5與40微米之間，且較佳在10與30微米之間。無微凸塊在被開孔50與950所曝露之金屬墊片600y與600z上形成，意即，金屬墊片600y及600z係被開孔50與950曝露，以供測試。
晶片間電路20j與測試界面電路333e可經過金屬互連線條640w，且經過開孔50之一，被連接至微凸塊317e之一，及晶片間電路20k與測試界面電路333f可經過金屬互連線條640x，且經過另一個開孔50，被連接至另一個微凸塊317e。在一種情況中，微凸塊317e之一可經過金屬互連線條640w，被連接至晶片間電路20j與測試界面電路333e之訊號(signal)節點，而另一個微凸塊317e可經過金屬互連線條640x，被連接至晶片間電路20k與測試界面電路333d之訊號(signal)節點。在另一種情況中，微凸塊317e之一可經過金屬互連線條640w，被連接至晶片間電路20j與測試界面電路333e之電源或接地節點，而另一個微凸塊317e可經過金屬互連線條640x，被連接至晶片間電路20k與測試界面電路333d之電源或接地節點。
或者，參考圖43E，聚合體層95可被省略，意即，黏著/障壁層32w可在保護層5上及在被保護層5中之開孔50所曝露之金屬墊片600d上形成。因此，藉由黏著/障壁層32w、晶種層32x、金屬層34w及焊料層34x所提供之微凸塊317e可在被保護層5中之開孔50所曝露之金屬墊片600d上及在經薄化矽基板1之主動側面上形成。
於圖43D或43E中所示之半導體晶圓10b可於最後被切成多個快取記憶晶片321。
圖44A-44C為橫截面圖，顯示一種關於將晶片313與半導體晶圓10b黏結之製程，該晶圓於最後係被切成多個如圖37A、37D、38A或38D中所示之快取記憶晶片321。
參考圖44A，圖42N中所示之晶片313可與圖43D中所示之半導體晶圓10b黏結，其方式是使用再流動或加熱製程，將微凸塊317c之焊料層27z與微凸塊317e之焊料層34x接合。於再流動或加熱製程期間，焊料層27z與焊料層34x係被熔解成焊料層35，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳在5與25微米之間，在金屬層27y與34w之間。因此，藉由黏著/障壁層16z與32w、晶種層18z與32x、金屬層27y與34w及焊料層35所提供之前文所述微凸塊317a可在半導體晶圓10b之金屬墊片600d與晶片313之底部體系103之互相連接結構88之多個接觸點之間形成。各微凸塊317a具有厚度大於5微米，譬如在5與100微米之間，且較佳在10與60微米之間，及與金屬墊片600d之一，且與互相連接結構88之接觸點之一接觸。在相鄰兩個微凸塊317a間之節距可小於60微米，且較佳係小於40微米，譬如在5與40微米之間，且較佳在10與30微米之間。金屬墊片600d可經過微凸塊317a，被連接至互相連接結構88。
接著，參考圖44B，未具有填料之前文所述底部充填107e，譬如聚合體，係被填入晶片313與快取記憶晶片321間之間隙中，且包圍微凸塊317a。隨後，參考圖44C，可切割半導體晶圓10b，以使多個堆疊單元單一化，包括經過微凸塊317a互相連接之晶片313與321。圖37A、37D、38A或38D中所示之快取記憶晶片321之IC結構6d含有晶片間電路20j與20k、內部電路20m與20n、包含晶片外緩衝器42e與晶片外ESD電路43e之晶片外電路40e、包含晶片外緩衝器42f與晶片外ESD電路43f之晶片外電路40f、測試界面電路333e與333f、介電層30、通孔30'、微細線條金屬層60、通孔柱塞60'，及金屬互連線條640s、640t、640u、640v、640w、640x、640y及640z。
圖45A為電路圖之實例，顯示圖37A、37D、38A、38D或44C中所示之晶片313與快取記憶晶片321之界面電路。關於圖45A中所示之晶片313之電路圖之詳細說明，請參考圖39A、39D-39J及40A-40F中之圖解。圖45B為電路圖之另一項實例，顯示圖37A、37D、38A、38D或44C中所示之晶片313與快取記憶晶片321之界面電路。圖45B中所示之電路圖係類似圖45A中所示者，惟晶片間緩衝器701a、702a、703a及704a係經設計具有晶片間三態緩衝器，各包含三態驅動器與三態接收器，且晶片外緩衝器42c、42d、42e及42f係經設計具有晶片外三態緩衝器，各包含三態驅動器與三態接收器。關於圖45B中所示之晶片313電路圖之詳細說明，請參考圖39H與40A-40F中之圖解。
參考圖45A與45B，圖45A或45B中所示之快取記憶晶片321包含晶片間電路20j與20k、內部電路20m與20n、包含晶片外緩衝器42e與晶片外ESD電路43e之晶片外電路40e、包含晶片外緩衝器42f與晶片外ESD電路43f之晶片外電路40f及測試界面電路333e與333f。
晶片間電路20j包含晶片間緩衝器701a與晶片間ESD電路701b。晶片間電路20j之晶片間緩衝器701a具有第一個節點FN1與第二個節點SN1，且晶片間ESD電路701b具有經連接至第一個節點FN1之節點En。晶片間緩衝器701a之第一個節點FN1可被連接至晶片間ESD電路701b之節點En，經過快取記憶晶片321之金屬互連線條640w至測試界面電路333e之第一個端子F5，經過金屬互連線條640w至快取記憶晶片321之包含鋁或經電鍍銅之左邊金屬墊片600d、經過金屬互連線條640w與左邊金屬墊片600d至左邊微凸塊317a，及經過金屬互連線條640w、左邊金屬墊片600d、左邊微凸塊317a及晶片313之金屬互連線條640f至晶片313之晶片間緩衝器703a之第二個節點SN3。晶片間緩衝器701a之第二個節點SN1可經過快取記憶晶片321之金屬互連線條640y，被連接至內部電路20m。如圖45A或45B中所示之晶片間緩衝器701a之規格可被稱為如圖39A、39B或39H中所示之晶片間緩衝器701a之規格，且如圖45A或45B中所示之晶片間ESD電路701b之規格可被稱為如圖39A或39H中所示之晶片間ESD電路701b之規格。
晶片間電路20k包含晶片間緩衝器702a與晶片間ESD電路702b。晶片間電路20k之晶片間緩衝器702a具有第一個節點FN2與第二個節點SN2，且晶片間ESD電路702b具有經連接至第二個節點SN2之節點En。晶片間緩衝器702a之第一個節點FN2可經過快取記憶晶片321之金屬互連線條640z，被連接至內部電路20n。晶片間緩衝器702a之第二個節點SN2可被連接至晶片間ESD電路702b之節點En，經過快取記憶晶片321之金屬互連線條640x至測試界面電路333f之第一個端子F6，經過金屬互連線條640x至快取記憶晶片321之右邊金屬墊片600d，其包含鋁或所電鍍之銅，經過金屬互連線條640x與右邊金屬墊片600d至右邊微凸塊317a，及經過金屬互連線條640x、右邊金屬墊片600d、右邊微凸塊317a及晶片313之金屬互連線條640h至晶片313之晶片間緩衝器704a之第一個節點FN4。如圖45A或45B中所示之晶片間緩衝器702a之規格可被稱為如圖39A、39C或39H中所示之晶片間緩衝器702a之規格，且如圖45A或45B中所示之晶片間ESD電路702b之規格可被稱為如圖39A或39H中所示之晶片間ESD電路702b之規格。
晶片間ESD電路701b與702b係在晶片313與快取記憶晶片321之間用於晶片間緩衝器20j與20k，以供晶片封裝或組裝製程期間之靜電荷保護。或者，對於晶片313與快取記憶晶片321間之晶片間緩衝器20j與20k，可不需要ESD電路，意即，晶片間ESD電路701b與702b可被省略。換言之，沒有ESD電路被連接至金屬互連線條640w與640x。
晶片外緩衝器42e具有第一個節點FN5與第二個節點SN5，且晶片外ESD電路43e具有經連接至第一個節點FN5及至測試金屬墊片600z之節點En。晶片外緩衝器42e之第一個節點FN5可被連接至晶片外ESD電路43e之節點En，及經過金屬互連線條640s至快取記憶晶片321之測試金屬墊片600z，其包含鋁或所電鍍之銅。晶片外緩衝器42e之第二個節點SN5可經過快取記憶晶片321之金屬互連線條640u，被連接至測試界面電路333e之第二個端子S5。如圖45A或45B中所示晶片外緩衝器42e之規格可被稱為如圖39A或39H中所示晶片外緩衝器42a之規格，且如圖45A或45B中所示晶片外ESD電路43e之規格可被稱為如圖39A或39H中所示晶片外ESD電路43a之規格。
晶片外緩衝器42f具有第一個節點FN6與第二個節點SN6，且晶片外ESD電路43f具有經連接至第二個節點SN6及至測試金屬墊片600y之節點En。晶片外緩衝器42f之第一個節點FN6可經過快取記憶晶片321之金屬互連線條640v，被連接至測試界面電路333f之第二個端子S6。晶片外緩衝器42f之第二個節點SN6可被連接至晶片外ESD電路43f之節點En，及經過金屬互連線條640t至快取記憶晶片321之測試金屬墊片600y，其包含鋁或所電鍍之銅。如圖45A或45B中所示晶片外緩衝器42f之規格可被稱為如圖39A或39H中所示晶片外緩衝器42a之規格，且如圖45A或45B中所示晶片外ESD電路43e之規格可被稱為如圖39A或39H中所示晶片外ESD電路43a之規格。
於圖45A或45B中所示之各內部電路20m與20n可為反或閘、反及閘、及閘、或閘、快閃光記憶元件、動態隨機存取記憶體(DRAM)元件、靜態隨機存取記憶體(SRAM)元件、非揮發性記憶元件、可消除可程式化唯讀記憶體(EPROM)元件、唯讀記憶(ROM)元件、磁性隨機存取記憶體(MRAM)元件、類比數位(A/D)轉換器、數位類比(D/A)轉換器、操作放大器、讀出放大器、換流器、加法器、多路乘法器、雙訊器、倍增器、互補金氧半導體(CMOS)裝置、雙極性CMOS裝置、雙極電路或類比電路。圖45A或45B中所示之各內部電路20m與20n可包括NHOS電晶體，具有其物理通道寬度對其物理通道長度之比例，範圍為例如約0.1與20，範圍為例如約0.1與10或範圍為例如約0.2與2。或者，圖45A或45B中所示之各內部電路20m與20n可包括PMOS電晶體，具有其物理通道寬度對其物理通道長度之比例，範圍為例如約0.2與40，範圍為例如約0.2與40或範圍為例如約0.4與4。
圖45A或45B中所示之測試界面電路333e與333f兩者可為掃描測試電路，且該掃描測試電路可在將快取記憶晶片321自晶圓鋸開或切成小片塊分開前之晶圓階層測試時，或在晶片321及313係與彼此接合後之封裝階層測試時進行，及掃描測試電路係用以藉輸入掃描輸入訊號(signal)或輸出掃描輸出訊號(signal)測試倒裝跳動。
於圖45A中所示之晶片間緩衝器702a之大小可以NHOS電晶體752a或PMOS電晶體752b之物理通道寬度對物理通道長度之比例為特徵，且NHOS電晶體752a與PMOS電晶體752b之汲極係經過金屬互連線條640x被連接至快取記憶晶片321之金屬墊片600d。若晶片間緩衝器702a為圖39C中所示之兩階段串列晶片間驅動器，則晶片間緩衝器702a之大小可以在最後階段驅動器425b中之NHOS電晶體752a或PMOS電晶體752b之物理通道寬度對物理通道長度之比例為特徵，且NHOS電晶體752a與PMOS電晶體752b之汲極係經過金屬互連線條640x被連接至快取記憶晶片321之金屬墊片600d。NHOS電晶體752a或PMOS電晶體752b之物理通道寬度與物理通道長度之定義可被稱為圖21與22中之圖解。NHOS電晶體752a之物理通道寬度對物理通道長度之比例可在1與50之間，舉例在1與20之間，及PMOS電晶體752b之物理通道寬度對物理通道長度之比例可在1與100之間，舉例在1與40之間。
於圖45A中所示之晶片外緩衝器42f之大小可以NHOS電晶體4203或PMOS電晶體4204之物理通道寬度對物理通道長度之比例為特徵，且NHOS電晶體4203與PMOS電晶體4204之汲極係經過金屬互連線條640t被連接至快取記憶晶片321之測試金屬墊片600y。若晶片外緩衝器42f為圖11A中所示之兩階段串列晶片外驅動器421，則晶片外緩衝器42f之大小可以在最後階段驅動器421"中之NMOS電晶體4203或PMOS電晶體4204之物理通道寬度對物理通道長度之比例為特徵，及NHOS電晶體4203與PMOS電晶體4204之汲極係經過金屬互連線條640t被連接至快取記憶晶片321之測試金屬墊片600y。NHOS電晶體4203或PMOS電晶體4204之物理通道寬度與物理通道長度之定義可被稱為圖21與22中之圖解。NHOS電晶體4203之物理通道寬度對物理通道長度之比例可大於30，譬如在30與20000之間，舉例為大於50，譬如在50與300之間。PMOS電晶體4204之物理通道寬度對物理通道長度之比例可大於60，譬如在60與40000之間，舉例大於100，譬如在100與600之間。晶片外緩衝器42f之NHOS電晶體4203之物理通道寬度對物理通道長度之比例可大於晶片間緩衝器702a之NHOS電晶體752a之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。晶片外緩衝器42f之PMOS電晶體4204之物理通道寬度對物理通道長度之比例可大於晶片間緩衝器702a之PMOS電晶體752b之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
於圖45B中所示之晶片間緩衝器701a或702a之大小可以晶片間三態緩衝器之三態驅動器之NHOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度之比例為特徵，且三態驅動器係經過金屬互連線條640w或640x被連接至快取記憶晶片321之金屬墊片600d之一，及三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例係在1與50之間，舉例為在1與20之間，且三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例係在1與100之間，舉例為在1與40之間。若晶片間緩衝器701a或702a為多階段三態緩衝器，則晶片間緩衝器701a或702a之大小可以在多階段三態緩衝器之最後階段三態驅動器中之NHOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度之比例為特徵，及最後階段三態驅動器係經過金屬互連線條640w或640x被連接至快取記憶晶片321之金屬墊片600d之一，且最後階段三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例係在1與50之間，舉例為在1與20之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例係在1與100之間，舉例為在1與40之間。NHOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之定義可被稱為圖21與22中之圖解。
於圖45B中所示之晶片外緩衝器42e或42f之大小可以晶片外三態緩衝器之三態驅動器之NHOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度之比例為特徵，且三態驅動器係經過金屬互連線條640s或640t被連接至快取記憶晶片321之金屬墊片600z或600y，及三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例係大於30，譬如在30與20000之間，舉例為大於50，譬如在50與300之間，且三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例係大於60，譬如在60與40000之間，舉例為大於100，譬如在100與600之間。若晶片外緩衝器42e或42f為多階段三態緩衝器，則晶片外緩衝器42e或42f之大小可以在多階段三態緩衝器之最後階段三態驅動器中之NHOS電晶體或PMOS電晶體之物理通道寬度對物理通道長度之比例為特徵，及最後階段三態驅動器係經過金屬互連線條640s或640t被連接至快取記憶晶片321之金屬墊片600z或600y，且最後階段三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例係大於30，譬如在30與20000之間，舉例為大於50，譬如在50與300之間，而最後階段三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例係大於60，譬如在60與40000之間，舉例為大於100，譬如在100與600之間。NHOS電晶體或PMOS電晶體之物理通道寬度與物理通道長度之定義可被稱為圖21與22中之圖解。圖45B中所示晶片外三態緩衝器42e或42f之三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例可大於圖45B中所示晶片間三態緩衝器701a或702a之三態驅動器之NHOS電晶體之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。圖45B中所示晶片外三態緩衝器42e或42f之三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例可大於圖45B中所示晶片間三態緩衝器701a或702a之三態驅動器之PMOS電晶體之物理通道寬度對物理通道長度之比例，達超過3倍、10倍、25倍或50倍，譬如在3與100倍之間。
各晶片間ESD電路701b與702b及各晶片外ESD電路43e與43f可包含一或多個ESD(靜電排放)單元，各由兩個逆偏壓二極體或由PMOS電晶體與NHOS電晶體所構成。
快取記憶晶片321之晶片間ESD電路701b或702b之大小可被界定為晶片間ESD電路701b或702b之負載量或電容，且快取記憶晶片321之晶片外ESD電路43e或43f之大小可被界定為晶片外ESD電路43e或43f之負載量或電容。於一種情況中，快取記憶晶片321之各晶片間ESD電路701b與702b具有負載量或電容小於2 pF(微微法拉)，譬如在0.01與2 pF之間，舉例為小於0.5 pF，譬如在0.01與0.5 pF之間，及快取記憶晶片321之各大晶片外ESD電路43e與43f具有負載量或電容大於2 pF，譬如在2與100 pF之間，舉例為大於5 pF，譬如在5與100 pF之間。在另一種情況中，快取記憶晶片321之各晶片間ESD電路701b與702b具有負載量或電容小於1 pF，譬如在0.01與1 pF之間，且快取記憶晶片321之各大晶片外ESD電路43e與43f具有負載量或電容大於1 pF，譬如在1與100 pF之間。
或者，快取記憶晶片321之晶片間ESD電路701b或702b之大小可被界定為晶片間ESD電路701b或702b之主動區域，且快取記憶晶片321之大晶片外ESD電路43e或43f之大小可被界定為大晶片外ESD電路43e或43f之主動區域。計算或界定各晶片間ESD電路701b與702b之主動區域與各晶片外ESD電路43e與43f之主動區域可被稱為圖40A-40f中所示之步驟。
例如，快取記憶晶片321之各晶片間ESD電路701b與702b可具有主動區域小於1300平方毫米，譬如在6.5與1300平方毫米之間，舉例為小於325平方毫米，譬如在6.5與325平方毫米之間，且快取記憶晶片321之各晶片外ESD電路43e與43f可具有主動區域大於1300平方毫米，譬如在1300與65000平方毫米之間，舉例為大於3250平方毫米，譬如在3250與65000平方毫米之間。或者，快取記憶晶片321之各晶片間ESD電路701b與702b可具有主動區域小於650平方毫米，及快取記憶晶片321之各晶片外ESD電路43e與43f可具有主動區域大於650平方毫米。
快取記憶晶片321之晶片外ESD電路43e之大小(被界定為晶片外ESD電路43e之主動區域或晶片外ESD電路43e之負載量或電容)可大於快取記憶晶片321之晶片間ESD電路701b之大小(被界定為晶片間ESD電路701b之主動區域或晶片間ESD電路701b之負載量或電容)，達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
快取記憶晶片321之晶片外ESD電路43f之大小(被界定為晶片外ESD電路43f之主動區域或晶片外ESD電路43f之負載量或電容)可大於快取記憶晶片321之晶片間ESD電路702b之大小(被界定為晶片間ESD電路702b之主動區域或晶片間ESD電路702b之負載量或電容)，達超過3倍、10倍、25倍或50倍，譬如在3與50倍之間。
圖46A-46M為橫截面圖，顯示一種形成半導體晶圓之製程，該晶圓係於最後被切成多個圖37A、37B、38A或38B中所示之快取記憶晶片311。參考圖46A，半導體晶圓10c，譬如矽晶圓，係具有矽基板1、前文所述之晶片外電路40a(包含晶片外緩衝器42a與晶片外ESD電路43a在矽基板1中及/或於其上)、晶片外電路40b(包含晶片外緩衝器42b與晶片外ESD電路43b在矽基板1中及/或於其上)、在矽基板1中及/或其上之晶片間電路20a與20b、在矽基板1中及/或其上之內部電路20c與20d、在矽基板1上之多個介電層30、在矽基板1上之多個微細線條金屬層60、在介電層30之通孔30'中之多個通孔柱塞60'及絕緣層5，其係為保護層，在微細線條金屬層60上、在介電層30上、在晶片外電路40a與40b上、在晶片間電路20a與20b上及在內部電路20c與20d上。
半導體晶圓10c具有前文所述之金屬墊片600b、600s及600t。金屬墊片600b、600s及600t係藉由最上方微細線條金屬層60在保護層5下提供，且包括鋁、鋁-銅-合金或電鍍之銅。各金屬墊片600b、600s及600t可具有厚度在0.5與3微米之間，或在20奈米與1.5微米之間，且寬度小於1微米，譬如在0.2與0.95微米之間。在保護層5上之多個開孔50係在金屬墊片600b、600s及600t上方，並使彼等外露，及金屬墊片600b、600s及600t係在開孔50底部上。各開孔50可具有寬度在10與100微米之間，且較佳在20與60微米之間。
半導體晶圓10c具有前文所述之金屬互連線條640a、640b、640c、640d、640i、640j、640k及640m，各包含藉由微細線條金屬層60與通孔柱塞60'所提供之部份。半導體晶圓10c亦包括前文所述之測試界面電路333a與333b(未示於圖46A-46N中)。內部電路20c可經過金屬互連線條640a被連接至晶片間電路20a，且內部電路20d可經過金屬互連線條640c被連接至晶片間電路20b。晶片間電路20a可被連接至金屬墊片600b之一，及經過金屬互連線條640b至測試界面電路333a。晶片間電路20b可被連接至另一個金屬墊片600b，且經過金屬互連線條640d至測試界面電路333b。測試界面電路333a可經過金屬互連線條640i被連接至晶片外緩衝器42a，及測試界面電路333b可經過金屬互連線條640k被連接至晶片外緩衝器42b。晶片外緩衝器42a可被連接至晶片外ESD電路43a，且經過金屬互連線條640j至測試金屬墊片600t。晶片外緩衝器42b可被連接至晶片外ESD電路43b，及經過金屬互連線條640m至測試金屬墊片600s。
保護層5可保護晶片間電路20a與20b、內部電路20c與20d、晶片外電路40a與40b、測試界面電路333a與333b及微細線條金屬層60免於因水份與外來離子污染而受到傷害。換言之，可移動離子(譬如鈉離子)、過渡金屬(譬如金、銀及銅)及雜質可被防止經過保護層5穿透至晶片間電路20a與20b、內部電路20c與20d、晶片外電路40a與40b、測試界面電路333a與333b及微細線條金屬層60。如圖46A中所示矽基板1、介電層30、微細線條金屬層60及保護層5之規格可個別被稱為如圖42a中所示之矽基板1、介電層30、微細線條金屬層60及保護層5之規格。
參考圖46B，於提供圖46A中所示之半導體晶圓10c後，焊劑或絕緣材料33可在開孔50中及在被開孔50所曝露之金屬墊片600b、600s及600t上形成。接著，參考圖46C，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，半導體晶圓10c之矽基板1係藉由機械研磨或化學機械拋光(CMP)矽基板1之背側1a，而被薄化至厚度t2在1與10微米之間，在3與50微米之間或在10與150微米之間。
接著，參考圖46D，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，多個穿透矽通孔11(彼等之僅兩個係被示於圖46A-46N中)係於經薄化之矽基板1中及在至少一個介電層30中形成，曝露出微細線條金屬層60之區域60a，且絕緣層3係在經薄化矽基板1之背側1a上及在穿透矽通孔11之側壁上形成。穿透矽通孔11係完全穿透經過經薄化之矽基板1與介電層30。各穿透矽通孔11可具有直徑或寬度W1在5與100微米之間，或在3與50微米之間，且深度在1與10微米之間，在3與50微米之間或在10與150微米之間。例如，絕緣層3可包括氮化物層，譬如矽-氮化物層，聚合體層，譬如聚醯亞胺層、苯并環丁烯層或聚苯并唑層，矽-氧氮化物層、矽-碳-氮化物(SiCN)層、矽-氧基碳化物(SiOC)層或矽-氧化物層。如圖46D中所示形成穿透矽通孔11與絕緣層3之製程可被稱為如圖24D-24H或圖24I-24N中所示形成穿透矽通孔11a、11b、11c、11d及11e及絕緣層3之製程。圖46D中所示絕緣層3之規格可被稱為如圖24D-24H或圖24I-24N中所示絕緣層3之規格。
接著，參考圖46E，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，藉由兩個金屬層4與9所提供之多個互相連接結構88可在穿透矽通孔11中，在絕緣層3上，在微細線條金屬層60之區域60a上，及在經薄化矽基板1之背側1a上形成，且金屬層4係由以下所構成，黏著/障壁層4a，在絕緣層3上，在穿透矽通孔11中，及在被穿透矽通孔11所曝露之微細線條金屬層60之區域60a上，與晶種層4b，在黏著/障壁層4a上。金屬層9之側壁並未被金屬層4覆蓋。如圖46E中所示形成互相連接結構88之製程可被稱為如圖25A-25F中所示形成互相連接結構88之製程。如圖46E中所示包括黏著/障壁層4a與晶種層4b之金屬層4之規格可被稱為如圖25A中所示包括黏著/障壁層4a與晶種層4b之金屬層4之規格。圖46E中所示金屬層9之規格可被稱為如圖25D中所示金屬層9之規格。
互相連接結構88之左邊者可經過一或多個穿透矽通孔11，且經過金屬互連線條640j，被連接至晶片外緩衝器42a，至晶片外ESD電路43a，及至測試金屬墊片600t。互相連接結構88之右邊者可經過一或多個穿透矽通孔11，且經過金屬互連線條640m，被連接至晶片外緩衝器42b，至晶片外ESD電路43b，及至測試金屬墊片600s。
互相連接結構88之中間者可被使用於電源互連體，譬如電源平面、電源匯流排(metal bus)、電源線路或電源線，以經過穿透矽通孔11，與晶片間電路20a之電源節點、內部電路20c之電源節點、晶片外緩衝器42a之電源節點、晶片外ESD電路43a之陽極、測試界面電路333a之電源節點、晶片間電路20b之電源節點、內部電路20d之電源節點、晶片外緩衝器42b之電源節點、晶片外ESD電路43b之陽極及測試界面電路333b之電源節點連接。晶片間電路20a、內部電路20c、晶片外緩衝器42a及測試界面電路333a之電源節點可經過互相連接結構88之中間者被連接至晶片間電路20b、內部電路20d、晶片外緩衝器42b及測試界面電路333b之電源節點。晶片外ESD電路43a之節點可經過互相連接結構88之中間者，被連接至晶片外ESD電路43b之節點。
或者，互相連接結構88之中間者可被使用於接地互連體，譬如接地面、接地匯流排(metal bus)、接地線路或基線，以經過穿透矽通孔11，與晶片間電路20a之接地節點、內部電路20c之接地節點、晶片外緩衝器42a之接地節點、晶片外ESD電路43a之陽極、測試界面電路333a之接地節點、晶片間電路20b之接地節點、內部電路20d之接地節點、晶片外緩衝器42b之接地節點、晶片外ESD電路43b之陽極及測試界面電路333b之接地節點連接。晶片間電路20a、內部電路20c、晶片外緩衝器42a及測試界面電路333a之接地節點可經過互相連接結構88之中間者，被連接至晶片間電路20b、內部電路20d、晶片外緩衝器42b及測試界面電路333b之接地節點。晶片外ESD電路43a之節點可經過互相連接結構88之中間者，被連接至晶片外ESD電路43b之節點。
接著，參考圖46F，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，聚合體層14係於金屬層9上、於絕緣層3上及在互相連接結構88之側壁上，使用一種製程形成，包括旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程，及包括熟化製程。聚合體層14中之多個開孔14a係在金屬層9之多個區域上，並使彼等外露。聚合體層14具有厚度大於2微米，譬如在3與25微米之間，且較佳在5與15微米之間，大於各介電層30者，且大於保護層5者。聚合體層14之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖46G，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，黏著/障壁層16具有厚度小於1微米，譬如在0.02與0.5微米之間，且較佳在0.1與0.2微米之間，可在聚合體層14上，及在被開孔14a所曝露之金屬層9之區域上，利用物理蒸氣沉積(PVD)製程形成，譬如濺射製程或蒸發製程，然後，晶種層18，具有厚度小於1微米，譬如在0.05與0.5微米之間，且較佳在0.08與0.15微米之間，可在黏著/障壁層16，利用物理蒸氣沉積(PVD)製程形成，譬如濺射製程或蒸發製程。如圖46G中所示黏著/障壁層16與晶種層18之規格可被稱為個別如圖25H中所示黏著/障壁層16與晶種層18之規格。如圖46G中所示形成黏著/障壁層16與晶種層18之製程可被稱為個別如圖25H中所示形成黏著/障壁層16與晶種層18之製程。
於形成晶種層18之後，光阻層31，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在1與60微米之間，係於晶種層18上，藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程形成。接著，光阻層31係以曝光與顯像之製程構圖，以形成光阻層31中之多個開孔31a，使晶種層18曝露。1X步進器或1X接點對準器可用以使光阻層31於曝光製程期間曝光。
接著，多個金屬凸塊或立柱27係於互相連接結構88上，於被開孔31a所曝露之任何前文所述材料之晶種層18上，及在開孔31a中形成。金屬凸塊或立柱27可具有厚度大於5微米，譬如在5與150微米之間，且較佳在10與100微米之間，大於晶種層18者，大於黏著/障壁層16者，及大於各微細線條金屬層60者。金屬凸塊或立柱27可具有寬度大於1微米，譬如在5與150微米之間，且較佳在5與50微米之間，及大於各微細線條金屬層60者。金屬凸塊或立柱27之材料可包括銅、金、鎳、鋁、銀、軟焊料、鉑或前文所述材料之複合材料。如圖46G中所示金屬凸塊或立柱27之規格可被稱為如圖25J中所示金屬凸塊或立柱27之規格。如圖46G中所示形成金屬凸塊或立柱27之製程可被稱為如圖25J中所示形成金屬凸塊或立柱27之製程。
接著，參考圖46H，其中為了簡單解釋起見，下列步驟係以倒轉圖說明，光阻層31係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層31之一些殘留物可能留在於不在屬凸塊或立柱27下之晶種層18上。然後，可以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，使殘留物自晶種層18移除。接著，移除不在金屬凸塊或立柱27下之晶種層18，然後移除不在金屬凸塊或立柱27下之黏著/障壁層16。如圖46H中所示移除不在金屬凸塊或立柱27下之晶種層18之製程可被稱為如圖25L中所示移除不在金屬凸塊或立柱27下之晶種層18之製程，及如圖46H中所示移除不在金屬凸塊或立柱27下之黏著/障壁層16之製程可被稱為如圖25L中所示移除不在金屬凸塊或立柱27下之黏著/障壁層16之製程。
若不在金屬凸塊或立柱27下之黏著/障壁層16係使用濕蝕刻製程移除，則多個切口係在懸垂於黏著/障壁層16上之金屬凸塊或立柱27下形成。於金屬凸塊或立柱27下之黏著/障壁層16具有第一個側壁凹陷自金屬凸塊或立柱27之第二個側壁，且第一個側壁與第二個側壁間之距離d1係在0.1與2微米之間。
因此，如圖46H中所示，於半導體晶圓10c之經薄化矽基板1之背側1a上之底部體系103可以絕緣層3、聚合體層14、黏著/障壁層16、晶種層18、金屬凸塊或立柱27及藉由金屬層4所提供之互相連接結構88形成。金屬凸塊或立柱27可經過晶種層18與黏著/障壁層1被連接至互相連接結構88，且可用來與前文所述之基板301或BGA基板302黏結。在相鄰兩個金屬凸塊或立柱27間之節距可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，及較佳為在10與30微米之間。
參考圖46I，在圖46H中所示形成金屬凸塊或立柱27後，可移除焊劑或絕緣材料33，以曝露藉由保護層5中之開孔50所曝露之金屬墊片600b、600s及600t。接著，參考圖46J，聚合體層95可視情況於半導體晶圓10c之保護層5上形成。聚合體層95中之多個開孔950係在藉由開孔50所曝露之金屬墊片600b、600s及600t上，並使彼等曝露。聚合體層95可具有厚度大於2微米，譬如在3與50微米之間，且較佳在2與30微米之間，大於保護層5者，及大於各介電層30者。聚合體層95之材料可包括苯并環丁烷(BCB)、聚醯亞胺(PI)、聚苯并唑(PBO)或環氧樹脂。
接著，參考圖46K，黏著/障壁層32s具有厚度小於1微米，譬如在1與300奈米之間，且較佳在1.5與100奈米之間，可在聚合體層95上，及在藉由開孔950所曝露之金屬墊片600b、600s及600t上，利用物理蒸氣沉積(PVD)製程形成，譬如濺射製程或蒸發製程，然後，晶種層32t，具有厚度小於1微米，譬如在20與500奈米之間，且較佳在35與300奈米之間，可在黏著/障壁層32s上，利用物理蒸氣沉積(PVD)製程形成，譬如濺射製程或蒸發製程。黏著/障壁層32s之材料可包括鈦、鈦-鎢合金、氮化鈦、鉻、鉭、氮化鉭或前文所述材料之複合材料，及晶種層32t之材料可包括銅、鎳、鋁、金、銀、鉑或鈀。
當黏著/障壁層32s係藉由一或多種適當製程形成時，例如藉由濺射含鈦層，譬如鈦-鎢合金、鈦或氮化鈦之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳在1.5與100奈米之間，於聚合體層95上，及於藉由開孔950所曝露之金屬墊片600b、600s及600t上，晶種層32t可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳在35與300奈米之間，於含鈦層上。
或者，當黏著/障壁層32s係藉由一或多種適當製程形成時，例如藉由濺射含鉭層，譬如鉭或氮化鉭之單層，具有厚度小於1微米，譬如在1與300奈米之間，且較佳在1.5與100奈米之間，於聚合體層95上，及於藉由開孔950所曝露之金屬墊片600b、600s及600t上，晶種層32t可藉由一或多種適當製程形成，例如藉由濺射銅層、鎳層、鋁層、金層、銀層、鉑層或鈀層，具有厚度小於1微米，譬如在20與500奈米之間，且較佳在35與300奈米之間，於含鉭層上。
於形成晶種層32t之後，光阻層71，譬如正型光阻層或負型光阻層，具有厚度大於1微米，譬如在1與60微米之間，係於晶種層32t上，藉由旋轉塗覆製程、層合製程、網版印刷製程或噴霧製程形成。接著，光阻層71係以曝光與顯像之製程構圖，以形成光阻層71中之多個開孔710，曝露出晶種層32t，及開孔710係在金屬墊片600b上，但在金屬墊片600s與600t上以供測試係無開孔在光阻層71中。1X步進器或1X接點對準器可用以在曝光製程期間，使光阻層71曝光。
接著，金屬層34s係於藉由開孔710所曝露之任何前文所述材料之晶種層32t上及於開孔710中，利用電鍍製程形成，然後，焊料層34t係於開孔710中之金屬層34s上，利用電鍍製程形成。金屬層34s與焊料層34t兩者具有厚度大於1微米，譬如在1與30微米之間，且較佳在2與20微米之間，或在5與25微米之間，大於晶種層32t者，及大於黏著/障壁層32s者。金屬層34s之材料包括銅及/或鎳，而焊料層34t之材料包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金。焊料層34t可用來與晶片313黏結。
例如，金屬層34s可藉由一或多種適當製程形成，例如藉由電鍍銅之單一金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳在2與20微米之間，或在5與25微米之間，於晶種層32t上，較佳為藉由開孔710所曝露之前文所述銅層32t，及焊料層34t，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳在5與25微米之間，可在銅之單一金屬層上，利用電鍍製程形成。
或者，金屬層34s可藉由一或多種適當製程形成，例如藉由電鍍鎳之單一金屬層，具有厚度大於1微米，譬如在1與30微米之間，且較佳在2與20微米之間，或在5與25微米之間，於晶種層32t上，較佳為藉由開孔710所曝露之前文所述銅或鎳層32t，及焊料層34t，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳在5與25微米之間，可在鎳之單一金屬層上，利用電鍍製程形成。
或者，金屬層34s可藉由一或多種適當製程形成，例如藉由電鍍銅層，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在2與20微米之間，或在5與25微米之間，於晶種層32t上，較佳為藉由開孔710所曝露之前文所述銅層32t，然後，電鍍鎳層，具有厚度大於0.2微米，譬如在0.3與6微米之間，且較佳為在1與3微米之間，於經電鍍之銅層上。焊料層34t，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，可利用電鍍製程在金屬層34s之經電鍍鎳層上形成。
接著，參考圖46L，光阻層71係使用無機溶液或使用具有醯胺之有機溶液移除。來自光阻層71之一些殘留物可能仍然留在於不在金屬層34s下之晶種層32t上。然後，殘留物可以電漿，譬如O2 電漿或含有低於200PPM氟與氧之電漿，自晶種層32t移除。接著，移除不在金屬層34s下之晶種層32t，然後，移除不在金屬層34s下之黏著/障壁層32s。
例如，不在金屬層34s下之晶種層32t與不在金屬層34s下之黏著/障壁層32s可藉由乾蝕刻製程移除，譬如Ar濺射蝕刻製程、反應性離子蝕刻(RIE)製程或離子研磨製程。
或者，不在金屬層34s下之晶種層32t與不在金屬層34s下之黏著/障壁層32s可藉由濕蝕刻製程移除。當晶種層32t為銅層時，其可以含有NH4 OH之溶液或以含有H2 SO4 之溶液蝕刻。當黏著/障壁層32s為鈦-鎢-合金層時，其可以含有過氧化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。當黏著/障壁層32s為鈦層時，其可以含有氟化氫之溶液或以含有NH4 OH與過氧化氫之溶液蝕刻。
若不在金屬層34s下之晶種層32t係使用濕蝕刻製程移除，則切口係在懸垂於晶種層32t上之金屬層34s下形成。在金屬層34s下之晶種層32t係具有自金屬層34s之第二個側壁凹陷之第一個側壁，而第一個側壁與第二個側壁間之距離係在0.1與2微米之間。
因此，如圖46L中所示，藉由黏著/障壁層32s、晶種層32t、金屬層34s及焊料層34t所提供之多個微凸塊317f，意即，金屬凸塊，係在藉由開孔50與950所曝露之金屬墊片600b上、在聚合體層95上及在經薄化矽基板1之主動側面上形成，且被用於與晶片313黏結。各微凸塊317f具有高度大於2微米，譬如在2與70微米之間，且較佳為在5與50微米之間，而寬度或直徑係大於3微米，譬如在3與30微米之間。在相鄰兩個微凸塊317f間之節距P3可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。晶片間電路20a可經過金屬互連線條640b與開孔50之一，被連接至微凸塊317f之一，且晶片間電路20b可經過金屬互連線條640d與另一個開孔50，被連接至另一個微凸塊317f。無微凸塊在藉由開孔50與950所曝露之金屬墊片600s與600t上形成，意即，金屬墊片600s與600t係被開孔50與950所曝露，以供測試快取記憶晶片311。
或者，參考圖46M，可省略聚合體層95，意即，黏著/障壁層32s可在保護層5上及在藉由保護層5中之開孔50所曝露之金屬墊片600b上形成。因此，藉由黏著/障壁層32s、晶種層32t、金屬層34s及焊料層34t所提供之微凸塊317f可在藉由開孔50所曝露之金屬墊片600b上、在保護層5上及在經薄化矽基板1之主動側面上形成。
或者，參考圖46N，可省略圖46B-46I中所示之步驟，意即，在提供圖46A中所示之半導體晶圓10c後，可進行圖46J-46L中所示之步驟，以形成聚合體層95與微凸塊317f。
於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之快取記憶晶片311之IC結構6b含有晶片間電路20a與20b、內部電路20c與20d、包含晶片外緩衝器42a與晶片外ESD電路43a之晶片外電路40a、包含晶片外緩衝器42b與晶片外ESD電路43b之晶片外電路40b、介電層30、通孔30'、微細線條金屬層60、通孔柱塞60'、測試界面電路333a與333b，及金屬互連線條640a、640b、640c、640d、640i、640j、640k及640m，如圖46M或46N中所示。
於圖37A或38A中所示之處理器單元303可使用圖47A-47C中所示之製程形成。圖47A-47C為橫截面圖，顯示一種關於使已以快取記憶晶片321黏結之晶片313與半導體晶圓10c黏結之製程，該晶圓最後係被切成多個快取記憶晶片311。參考圖47A，於圖44C中所示之堆疊單元之晶片313係與圖46L中所示之半導體晶圓10c黏結，其方式是使用再流動或加熱製程，使晶片313之微凸塊317d之焊料層34z與半導體晶圓10c之微凸塊317f之焊料層34t接合。於再流動或加熱製程期間，係使焊料層34z與焊料層34t熔解至焊料層35a中，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，在金屬層34y與34s之間。因此，藉由黏著/障壁層32s與32y、晶種層32t與32z、金屬層34s與34y及焊料層35a所提供之前文所述微凸塊317，可在半導體晶圓10c之金屬墊片600b與晶片313之金屬墊片600c之間形成。各微凸塊317具有厚度大於5微米，譬如在5與100微米之間，且較佳為在10與60微米之間。微凸塊317係與金屬墊片600b與600c接觸，且金屬墊片600b可經過微凸塊317被連接至金屬墊片600c。於相鄰兩個微凸塊317間之節距可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。
接著，參考圖47B，未具有填料之前文所述之底部充填107d，譬如聚合體，係被填入半導體晶圓10c與晶片313間之間隙中，且包圍微凸塊317。接著，前文所述之散熱器或散熱體315(未示於圖47B與47C中)可被裝載至快取記憶晶片321之矽基板1上，其方式是使用前文所述膠材料之薄膜319(未示於圖47B與47C中)，使散熱器或散熱體315黏著至快取記憶晶片321之矽基板1。
接著，參考圖47C，半導體晶圓10c可被切割，以使多個處理器單元303單一化，包括快取記憶晶片311與321、晶片313及散熱器或散熱體315，且晶片313與321係經過微凸塊317a互相連接，而晶片311與313係經過微凸塊317互相連接。其次，參考圖37A或38A，圖47C中所示之處理器單元303可與基板301或BGA基板302黏結，其方式是使快取記憶晶片311之金屬凸塊或立柱27與基板301或BGA基板302之多個接觸點接合，接著，未具有填料之前文所述底部充填107c，譬如聚合體，係被填入快取記憶晶片311與基板301或BGA基板302間之間隙中，且包圍金屬凸塊或立柱27。
因此，圖47C中所示快取記憶晶片311之晶片外緩衝器42a與晶片外ESD電路43a，可經過圖47C中所示快取記憶晶片311之互相連接結構88之左邊一個，且經過亦示於圖47C中之快取記憶晶片311之金屬凸塊或立柱27之左邊一個，被連接至基板301或BGA基板302之訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。於圖47C中所示快取記憶晶片311之晶片外緩衝器42b與晶片外ESD電路43b，可經過圖47C中所示快取記憶晶片311之互相連接結構88之右邊一個，且經過亦示於圖47C中之快取記憶晶片311之金屬凸塊或立柱27之右邊一個，被連接至基板301或BGA基板302之另一個訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。
亦示於圖47C中之快取記憶晶片311之金屬凸塊或立柱27之中間兩個，可被連接至基板301或BGA基板302之電源互連體，譬如電源平面、電源匯流排(metal bus)、電源線路或電源線，且於圖47C中所示快取記憶晶片311之互相連接結構88之中間一個，可經過金屬凸塊或立柱27之中間兩個，被連接至基板301或BGA基板302之電源互連體。
或者，亦示於圖47C中之快取記憶晶片311之金屬凸塊或立柱27之中間兩個，可被連接至基板301或BGA基板302之接地互連體，譬如接地面、接地匯流排(metal bus)、接地線路或基線，且於圖47C中所示之快取記憶晶片311之互相連接結構88之中間一個，可經過金屬凸塊或立柱27之中間兩個，被連接至基板301或BGA基板302之接地互連體。
於圖37B或38B中所示之處理器單元303可使用圖47D-47F中所示之製程形成。圖47D-47F為橫截面圖，顯示一種關於使晶片313與半導體晶圓10c黏結之製程，該晶圓最後係被切成多個快取記憶晶片311。參考圖47D，圖42O中所示之晶片313係與圖46L中所示之半導體晶圓10c黏結，其方式是使用再流動或加熱製程，使晶片313之微凸塊317d之焊料層34z與半導體晶圓10c之微凸塊317f之焊料層34t接合。於再流動或加熱製程期間，係使焊料層34z與焊料層34t熔解至焊料層35a中，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，在金屬層34y與34s之間。因此，藉由黏著/障壁層32s與32y、晶種層32t與32z、金屬層34s與34y及焊料層35a所提供之前文所述微凸塊317，可在半導體晶圓10c之金屬墊片600b與晶片313之金屬墊片600c之間形成。各微凸塊317具有厚度大於5微米，譬如在5與100微米之間，且較佳為在10與60微米之間。微凸塊317係與金屬墊片600b與600c接觸，且金屬墊片600b可經過微凸塊317被連接至金屬墊片600c。於相鄰兩個微凸塊317間之節距可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。
接著，參考圖47E，未具有填料之前文所述之底部充填107d，譬如聚合體，係被填入半導體晶圓10c與晶片313間之間隙中，且包圍微凸塊317，然後，前文所述之散熱器或散熱體315係被裝載至晶片313之矽基板1上，其方式是使用前文所述膠材料之薄膜319，使散熱器或散熱體315黏著至晶片313之矽基板1。
接著，參考圖47F，半導體晶圓10c可被切割，以使多個處理器單元303單一化，包括快取記憶晶片311、晶片313及散熱器或散熱體315，且晶片311與313係經過微凸塊317互相連接。然後，參考圖37B或38B，圖47F中所示之處理器單元303可與基板301或BGA基板302黏結，其方式是使快取記憶晶片311之金屬凸塊或立柱27與多個基板301或BGA基板302之接觸點接合，接著，未具有填料之前文所述之底部充填107c，譬如聚合體，係被填入快取記憶晶片311與基板301或BGA基板302間之間隙中，且包圍金屬凸塊或立柱27。
因此，於圖47F中所示快取記憶晶片311之晶片外緩衝器42a與晶片外ESD電路43a，可經過圖47F中所示快取記憶晶片311之互相連接結構88之左邊一個，且經過亦示於圖47F中之快取記憶晶片311之金屬凸塊或立柱27之左邊一個，被連接至基板301或BGA基板302之訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。於圖47F中所示之快取記憶晶片311之晶片外緩衝器42b與晶片外ESD電路43b，可經過圖47F中所示快取記憶晶片311之互相連接結構88之右邊一個，且經過亦示於圖47F中之快取記憶晶片311之金屬凸塊或立柱27之右邊一個，被連接至基板301或BGA基板302之另一個訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。
亦示於圖47F中之快取記憶晶片311之金屬凸塊或立柱27之中間兩個，可被連接至基板301或BGA基板302之電源互連體，譬如電源平面、電源匯流排(metal bus)、電源線路或電源線，且於圖47F中所示快取記憶晶片311之互相連接結構88之中間一個，可經過金屬凸塊或立柱27之中間兩個被連接至基板301或BGA基板302之電源互連體。
或者，亦示於圖47F中之快取記憶晶片311之金屬凸塊或立柱27之中間兩個，可被連接至基板301或BGA基板302之接地互連體，譬如接地面、接地匯流排(metal bus)、接地線路或基線，且於圖47F中所示快取記憶晶片311之互相連接結構88之中間一個，可經過金屬凸塊或立柱27之中間兩個被連接至基板301或BGA基板302之接地互連體。
圖47G-47I為橫截面圖，顯示一種關於使晶片313與半導體晶圓10c黏結之製程，該晶圓最後係被切成多個快取記憶晶片311，如圖37C或38C中所示。
於圖37C或38C中所示之處理器單元303可使用圖47G-47I中所示之製程形成。圖47G-47I為橫截面圖，顯示一種關於使晶片313與半導體晶圓10c黏結之製程，該晶圓最後係被切成多個快取記憶晶片311。參考圖47G，於圖42O中所示之晶片313係與圖46N中所示之半導體晶圓10c黏結，其方式是使用再流動或加熱製程，使晶片313之微凸塊317d之焊料層34z與半導體晶圓10c之微凸塊317f之焊料層34t接合。於再流動或加熱製程期間，係使焊料層34z與焊料層34t熔解至焊料層35a中，包括鉍、銦銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，在金屬層34y與34s之間。因此，藉由黏著/障壁層32s與32y、晶種層32t與32z、金屬層34s與34y及焊料層35a所提供之前文所述微凸塊317，可在半導體晶圓10c之金屬墊片600b與晶片313之金屬墊片600c之間形成。各微凸塊317具有厚度大於5微米，譬如在5與100微米之間，且較佳為在10與60微米之間。微凸塊317係與金屬墊片600b與600c接觸，且金屬墊片600b可經過微凸塊317被連接至金屬墊片600c。於相鄰兩個微凸塊317間之節距可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。
接著，參考圖47H，未具有填料之前文所述底部充填107d，譬如聚合體，係被填入半導體晶圓10c與晶片313間之間隙中，且包圍微凸塊317，然後，前文所述之散熱器或散熱體315係被裝載至晶片313之矽基板1，其方式是使用前文所述膠材料之薄膜319，使散熱器或散熱體315黏著至晶片313之矽基板1。
接著，參考圖47I，半導體晶圓10c可被切割，以使多個處理器單元303單一化，包括快取記憶晶片311、晶片313及散熱器或散熱體315，且晶片311與313係經過微凸塊317互相連接。
參考圖37C或38C，在圖47I中所示之步驟後，圖47I中所示之處理器單元303可被裝載至基板301或BGA基板302上，其方式是使用前文所述之膠材料319a，使快取記憶晶片311之矽基板1黏著至基板301或BGA基板302之頂側。接著，前文所述之導線119c，譬如金導線或銅導線，可利用導線黏結製程，與快取記憶晶片311之測試金屬墊片600t與600s，及與基板301或BGA基板302之多個接觸點黏結。快取記憶晶片311之測試金屬墊片600t與600s可經過導線黏結之導線119c被連接至基板301或BGA基板302之頂側之接觸點。然後，前文所述之模製配料323係在基板301或BGA基板302上形成，包覆導線黏結之導線119c與晶片311和313，而散熱器或散熱體315具有未被模製配料323覆蓋且實質上與模製配料323之頂部表面323a共平面之表面315a。
因此，於圖47I中所示快取記憶晶片311之晶片外緩衝器42a與晶片外ESD電路43a，可經過導線黏結之導線119c之一，被連接至基板301或BGA基板302之訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。於圖47i中所示快取記憶晶片311之晶片外緩衝器42b與晶片外ESD電路43b，可經過另一個導線黏結之導線119c，被連接至基板301或BGA基板302之另一個訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。
於圖37D或38D中所示之處理器單元303可使用圖47J-47L中所示之製程形成。圖47J-47L為橫截面圖，顯示一種關於使已以快取記憶晶片321黏結之晶片313與半導體晶圓10c黏結之製程，該晶圓最後係被切成多個快取記憶晶片311。參考圖47J，於圖44C中所示堆疊單元之晶片313係與圖46N中所示之半導體晶圓10c黏結，其方式是使用再流動或加熱製程，使晶片313之微凸塊317d之焊料層34z與半導體晶圓10c之微凸塊317f之焊料層34t接合。於再流動或加熱製程期間，使焊料層34z與焊料層34t熔解至焊料層35a中，包括鉍、銦、銻、錫、錫-鉛合金、錫-銀合金或錫-銀-銅合金，具有厚度大於1微米，譬如在1與30微米之間，且較佳為在5與25微米之間，在金屬層34y與34s之間。因此，藉由黏著/障壁層32s與32y、晶種層32t與32z、金屬層34s與34y及焊料層35a所提供之前文所述微凸塊317，可在半導體晶圓10c之金屬墊片600b與晶片313之金屬墊片600c之間形成。各微凸塊317具有厚度大於5微米，譬如在5與100微米之間，且較佳為在10與60微米之間。微凸塊317係與金屬墊片600b與600c接觸，且金屬墊片600b可經過微凸塊317被連接至金屬墊片600c。於相鄰兩個微凸塊317間之節距可小於60微米，且較佳為小於40微米，譬如在5與40微米之間，且較佳為在10與30微米之間。
接著，參考圖47K，未具有填料之前文所述之底部充填107d，譬如聚合體，係被填入半導體晶圓10c與晶片313間之間隙中，且包圍微凸塊317，然後，前文所述之散熱器或散熱體315(未示於圖47K與47L中)係被裝載至快取記憶晶片321之矽基板1上，其方式是使用前文所述膠材料之薄膜319(未示於圖47K與47L中)，使散熱器或散熱體315黏著至快取記憶晶片321之矽基板1。
接著，參考圖47L，半導體晶圓10c可被切割，以使多個處理器單元303單一化，包括快取記憶晶片311與321、晶片313及散熱器或散熱體315，且晶片313與321係經過微凸塊317a互相連接，而晶片311與313係經過微凸塊317互相連接。
參考圖37D或38D，在圖47L中所示之步驟後，於圖47L中所示之處理器單元303可被裝載至基板301或BGA基板302上，其方式是使用前文所述之膠材料319a，使快取記憶晶片311之矽基板1黏著至基板301或BGA基板302之頂側。接著，前文所述之導線119c，譬如金導線或銅導線，可利用導線黏結製程，與快取記憶晶片311之測試金屬墊片600t與600s，並與基板301或BGA基板302之多個接觸點黏結。快取記憶晶片311之測試金屬墊片600t與600s可經過導線黏結之導線119c被連接至基板301或BGA基板302之頂側之接觸點。然後，前文所述之模製配料323係在基板301或BGA基板302上形成，包覆導線黏結之導線119c與晶片311、313及321，而散熱器或散熱體315具有未被模製配料323覆蓋且實質上與模製配料323之頂部表面323a共平面之表面315a。
因此，於圖47L中所示快取記憶晶片311之晶片外緩衝器42a與晶片外ESD電路43a，可經過導線黏結之導線119c之一，被連接至基板301或BGA基板302之訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。於圖47L中所示快取記憶晶片311之晶片外緩衝器42b與晶片外ESD電路43b，可經過另一個導線黏結之導線119c，被連接至基板301或BGA基板302之另一個訊號(signal)互連體，譬如訊號(signal)匯流排(metal bus)、訊號(signal)線路、訊號(signal)線或訊號(signal)墊片。
或者，如圖48A中所示，堆疊DRAM BGA封裝139可以另一個堆疊DRAM封裝1390置換。堆疊DRAM封裝1390係包括球格柵陣列(BGA)基板1391、在BGA基板1391之頂部側面上方之多個堆疊DRAM晶片1392、在堆疊DRAM晶片1392上之控制晶片1996，且控制晶片1996可用以測定哪一個DRAM晶片1392係被觸發，以讀取或寫入來自其或於其中之日期，多個焊料球1393，含有鉍、銦、錫-鉛合金、錫-銀合金或錫-銀-銅合金，在BGA基板1391之底側上，多個導線黏結之導線1394，譬如金導線、銅導線或鋁導線，使DRAM晶片1392之一連接至另一個DRAM晶片1392或至BGA基板1391，及模製配料1395，譬如聚合體或環氧基為基礎之材料，在BGA基板1391之頂側上及在DRAM晶片1392上，包覆導線黏結之導線1394與DRAM晶片1392。堆疊DRAM封裝1390可被提供於圖37A、37B、37C及37D中所示之基板301上或在圖38A、38B、38C及38D中所示之BGA基板302上，意即，焊料球1393，各具有與BGA基板1391之底側黏結之頂端及與基板301之頂側黏結之底端，示於圖37A、37B、37C及37D中，或與BGA基板302之頂側黏結，示於圖38A、38B、38C及38D中，且因此，BGA基板1391可經過焊料球1393被連接至圖37A、37B、37C及37D中所示之基板301，或經過焊料球1393至圖38A、38B、38C及38D中所示之BGA基板302。BGA基板1391可含有環氧基為基礎之聚合體，譬如BT環氧樹脂。
圖48C與48D顯示各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48B之F-F'切割線被組裝或併入圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由濺射鋁所製成。圖48E與48F顯示各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48B之F-F'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由電鍍銅或金所製成。圖48G顯示根據另一項具體實施例之DRAM晶片1392之俯視圖，該晶片係被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內。圖48H與48I顯示各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48G之G-G'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由濺射鋁所製成。圖48J與48K顯示各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48G之G-G'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由電鍍銅或金所製成。參考圖48C-48F與48H-48K，顯示DRAM晶片1392之橫截面圖，各DRAM晶片1392可包含矽半導體基板1，各由多個MOS裝置1397所構成之多個晶片外驅動器或接收器42，MOS裝置各具有擴散部份，譬如MOS裝置之源極201與汲極202，在矽半導體基板1與閘203中，譬如金屬閘或多閘，具有厚度在0.002與0.2微米之間，於矽半導體基板1上，八個記憶排1404，各包含多個記憶元件與被連接至該記憶元件之讀出放大器，在矽半導體基板1上之多個金屬層6，且任一個金屬層6可被濺射鋁，具有厚度在0.01與3微米之間，關於一個金屬層或以電鍍銅形成之鑲嵌銅，具有厚度在0.01與3微米之間，關於一個金屬層，及鈦、鈦-氮化物、鉭或鉭-氮化物層，於經電鍍銅之底部與側壁上，在金屬層6間之多個介電或絕緣層30，而各介電或絕緣層30可為氧化矽，具有厚度在0.01與3微米之間，對於由濺射鋁製成之金屬層6，或可為含有薄矽-氮化物或視情況含有碳之氧氮化矽層之複合材料，且具有厚度在0.005與0.1微米之間，於其下方之鑲嵌銅與視情況含有碳之矽-氧化物層上，且具有厚度在0.05與3微米之間，於薄矽-氮化物或氧氮化矽層上，對於由鑲嵌銅所製成之金屬層6，與在金屬層6上方之保護層5及介電或絕緣層30，而保護層5可為矽-氮化物或矽-氧氮化物層，具有厚度在0.3與2微米之間，於頂部金屬層6之鑲嵌銅上，或可為含有矽-氧化物層之複合材料，具有厚度在0.3與2微米之間，於頂部金屬層6之經濺射鋁與矽-氮化物或矽-氧氮化物層上，具有厚度在0.3與2微米之間，於矽-氧化物層上。在保護層5中之開孔1407係在頂部金屬層6之多個接觸點1408上方，而接觸點1408係在開孔1407之底部上。若接觸點1408係被連接至晶片外驅動器42，則連接點1408係被連接至晶片外驅動器42之MOS裝置1397之汲極；若接觸點1408係被連接至晶片外接收器42，則連接點1408係被連接至晶片外接收器42之MOS裝置1397之閘。除了上述說明之外，藉由與指示其他具體實施例中之構件相同之參考數目所指示之構件，可被稱為其他具體實施例之構件。
參考圖48C、48D、48H及48I，各DRAM晶片1392係進一步包含保護層5上之再分佈電路層1411，且再分佈電路層1411係包含黏著層1401，譬如鈦、鈦-鎢合金、氮化鈦、鉭或氮化鉭，具有厚度在0.002與0.05微米之間，與在黏著層1401上之經濺射鋁層1402，具有厚度在0.7與5微米之間，及於再分佈電路層1411上及在保護層5上之另一個保護層1400，且保護層1400可為含有矽-氧化物層之複合材料，具有厚度在0.3與2微米之間，於再分佈電路層1411之經濺射鋁層1402上及在保護層5上，以及於矽-氧化物層上之矽-氮化物或矽-氧氮化物層，具有厚度在0.3與2微米之間。在保護層1400中之多個開孔1431係於再分佈電路層1411之經設計供導線黏結之接觸點1418上方，而接觸點1418係於開孔1431之底部上。
或者，參考圖48E、48F、48J及48K，各DRAM晶片1392係包含保護層5上之聚合體層1409，譬如聚醯亞胺或苯并環丁烯(BCB)，具有厚度在2與30微米之間，且在聚合體層1409中之開孔1410係於頂部金屬層6之接觸點1408上方。再分佈電路層1411可於聚合體層1409上形成。於此情況中，再分佈電路層1411係包含黏著層1412，譬如鈦、鈦-鎢合金或氮化鈦，具有厚度在0.002與0.05微米之間，於黏著層1412上之銅或金晶種層1413，具有厚度在0.002與0.1微米之間，及在銅或金晶種層1413上之經電鍍銅或金層1405。若層1405為經電鍍銅，藉由一或多種適當製程，例如藉由電鍍或無電鍍覆製程，所形成之選用鎳層1414，可被提供於電鍍銅層1405上，且藉由一或多種適當製程，例如藉由電鍍或無電鍍覆製程，所形成之選用金層1415，可被提供於鎳層1414上。視情況，各DRAM晶片1392可包含於再分佈電路層1411上及在聚合體層1409上之另一個聚合體1416，譬如聚醯亞胺或苯并環丁烯(BCB)，具有厚度在2與30微米之間，而在聚合體層1416中之開孔1417係於再分佈電路層1411之經設計供導線黏結之接觸點1418上方，且接觸點1418係在開孔1417之底部上。或者，可省略聚合體層1409。再分佈電路層1411可被直接提供於保護層5上，且無聚合體層在保護層5與再分佈電路層1411之間。或者，可省略聚合體層1416，而無聚合體層於再分佈電路層1411上。
圖48B與48G顯示根據兩個具體實施例之DRAM晶片1392之俯視透視圖。參考圖48G，接觸點1408係被排列在與DRAM晶片之兩個相對邊緣1392a與1392b平行之DRAM晶片1392中心線1403中。或者，參考圖48B，接觸點1408係被個別地排列在遠離DRAM晶片1392中心線1403之左邊與右邊之兩條中心線1421與1422中，並與DRAM晶片之兩個相對邊緣1392a與1392b平行。圖48B與48G中所示被點線所包圍之區域1419係顯示矽半導體基板1之頂部表面之區域，其中係提供晶片外驅動器或接收器42，意即，可以有晶片外驅動器或接收器42在低於接觸點1408之水平面上，且各晶片外驅動器或接收器42係被連接至且定位在接近接觸點1408之一上，如圖48C-48F與48H-48K中所示。在一種情況中，無晶片外驅動器或接收器係垂直地在接觸點1408下方，如圖48C、48E、48H及48J中所示。例如，晶片外驅動器或接收器42，如圖48C與48E中所示，係在低於被連接至晶片外驅動器或接收器42之接觸點1408之水平面上，且具有距接觸點1408中心之水平偏位p，達範圍為30至250微米，其中圖48B中所示之接觸點1408係被個別地排列在遠離DRAM晶片1392之中心線1403左邊與右邊之兩條中心線1421與1422中。而且，當如圖48G中所示之接觸點1408係被排列在與DRAM晶片之兩個相對邊緣1392a與1392b平行之DRAM晶片1392之中心線1403之中時，在低於被連接至晶片外驅動器或接收器42之接觸點1408水平面上之晶片外驅動器或接收器42可具有距接觸點1408中心之水平偏位p，達範圍為30至250微米，如圖48H與48J中所示。
在另一種情況中，可以有晶片外驅動器或接收器42垂直地在接觸點1408下方。如圖48D與48F中所示，接觸點1408可垂直地在於晶片外驅動器或接收器42上且連接至其上，其中於圖48B中所示之接觸點1408係被個別地排列在遠離DRAM晶片1392之中心線1403左邊與右邊之兩條中心線1421與1422中，且在保護層5中之開孔1407之寬度或直徑D可儘可能地小，且例如可在0.2與20微米之間，而較佳為在0.5與5微米之間。而且，當如圖48G中所示之接觸點1408係被排列在與DRAM晶片之兩個相對邊緣1392a與1392b平行之DRAM晶片1392中心線1403之中時，如圖48I與48K中所示之接觸點1408可垂直地在於晶片外驅動器或接收器42上且連接至其上，及在保護層5中之開孔1407中之寬度或直徑D可儘可能地小，且例如可在0.2與20微米之間，而較佳為在0.5與5微米之間。
參考圖48B與48G，在左邊或右邊邊緣與DRAM晶片1392之中心線1403間之距離s，可涵蓋範圍從150與500微米。八個記憶排1404中之四個係在區域1419之左側上，而八個記憶排1404中之另外四個係在區域1419之右側上。參考圖48G，再分佈電路層1411可以多個再分佈線路1411a構圖，各連接接觸點1408之一至接觸點1418之一，其係經設計供導線黏結，被安排在接近邊緣1392a之線條中。或者，參考圖48B，再分佈電路層1411可以多個再分佈線路1411a構圖，各連接接觸點1408之一至接觸點1418之一，其係經設計供導線黏結，被排列在接近邊緣1392a之兩條線條中。
多個如圖48B-48K中所示之前文所述DRAM晶片1392可被堆疊。例如，可以有四個、八個、十六個或三十二個DRAM晶片1392被堆疊，如下文所述：參考圖48A，最下方之DRAM晶片1392可被裝載至BGA基板1391上，其方式是使用膠材料之薄膜1420，譬如聚合體或環氧基為基礎之材料，具有厚度在1與50微米之間，使最下方DRAM晶片1392之矽半導體基板1黏著至BGA基板1391之頂側。上方DRAM晶片1392可被裝載至下方DRAM晶片1392，其方式是使用膠材料之另一個薄膜1420，使上方DRAM晶片1392之矽基板1黏著至下方晶片1392之頂側。控制晶片1996可被裝載至最上方DRAM晶片1392，其方式是使用膠材料之另一個薄膜1420，使控制晶片1996黏著至最上方DRAM晶片1392之頂側。上方DRAM晶片1392具有懸垂於下方DRAM晶片1392上之右邊部份，而下方DRAM晶片1392具有未垂直於上方DRAM晶片1392下之左邊部份。上方DRAM晶片1392具有凹陷自下方DRAM晶片1392之左邊側壁。導線黏結之導線1394可各具有與上方DRAM晶片1392之接觸點1418或控制晶片1996之接觸點1433黏結之末端，及與下方DRAM晶片1392之接觸點1418或與BGA基板1391之金屬墊片1399黏結之另一個末端。特定言之，若導線黏結之導線1394為銅導線，則導線黏結之導線1394可各具有與上方DRAM晶片1392之電鍍銅層1405或與控制晶片1996之接觸點1433之銅黏結之末端，及與下方DRAM晶片1392之電鍍銅層1405或與BGA基板1391之金屬墊片1399之銅黏結之另一末端。若導線黏結之導線1394為金導線，則導線黏結之導線1394可各具有與上方DRAM晶片1392之經濺射鋁層1402、經電鍍金層1405或金層1415或與控制晶片1996之接觸點1433之金或鋁黏結之末端，及與下方DRAM晶片1392之經濺射鋁層1402、經電鍍金層1405或金層1415或與BGA基板1391之金屬墊片1399之金黏結之另一末端。
於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之前文所述模組137可僅包含一個處理器單元303在基板301或BGA基板302上。或者，模組137可包含多個處理器單元303在基板301或BGA基板302上，且組裝任一個處理器單元303及設計任一個處理器單元303電路之方式可被稱為如圖37A、37B、37C、37D、38A、38B、38C或38D中所示組裝處理器單元303及圖39A、39H、39I或39J中所示設計處理器單元303之電路之任一方式。
例如，模組137可包含三個處理器單元303在基板301或BGA基板302上。在其中一個處理器單元303中之晶片313可為中央處理單元(CPU)晶片，經設計為x86構造或經設計為非x86構造，在另一個處理器單元303中之晶片313可為繪圖處理單元(GPU)晶片，而在另外一個處理器單元303中之晶片313可為基帶晶片。
或者，模組137可包含兩個處理器單元303在基板301或BGA基板302上。在其中一個處理器單元303中之晶片313可為系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，而在另一個處理器單元303中之晶片313可為基帶晶片。
或者，模組137可包含兩個處理器單元303在基板301或BGA基板302上。在其中一個處理器單元303中之晶片313可為系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，而在另一個處理器單元303中之晶片313可為繪圖處理單元(GPU)晶片。
於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之前文所述模組137，於圖36A中所示之前文所述晶片封裝模組118、於圖36B中所示之前文所述晶片封裝模組118a、於圖36C中所示之前文所述晶片封裝模組118b、於圖36D中所示之前文所述晶片封裝模組118c、於圖29A-29T中所示之前文所述半導體晶片、自前文所述半導體晶圓10所切割之前文所述半導體晶片，及包含自前文所述半導體晶圓10所切割之前文所述半導體晶片之前文所述晶片封裝，可被使用於電話、無線電話、行動電話、智慧型電話、小筆電、筆記型電腦、數位照像機、數位攝像機、數位像框、個人數位輔助器(PDA)、袖珍個人電腦、手提個人電腦、電子書、數位書籍、桌上型電腦、薄片或板電腦、汽車電子產品、可移動網際網路裝置(MID)、可移動電視、投影機、可移動投影機、微微投影機、智慧型投影機、3D影像顯示器、3D電視(3D TV)、3D影像遊樂器、可移動電腦裝置、可移動電腦電話(亦稱為可移動電話電腦或可移動個人電腦電話)，其係為結合並提供電腦與電話，或高性能及/或低功率電腦或伺服器(例如用於雲端計算)功能之裝置或系統。
當於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之模組137被使用於可移動電腦電話時，藉由導線黏結之堆疊記憶體BGA封裝138所提供之大量儲存器之記憶體大小，係大於4十億位元組，譬如在4十億位元組與1兆位元組之間，且藉由堆疊DRAM BGA封裝139所提供之主記憶體之記憶體大小，係大於100百萬位元組，譬如在100百萬位元組與256十億位元組之間，且較佳為在256百萬位元組與64十億位元組之間。
當於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之模組137被使用於高性能及/或低功率電腦或伺服器時，3D影像顯示器，譬如3D電視(3DTV)，或3D影像遊樂器，與高性能及/或低功率電腦或伺服器，例如，可被使用於雲端計算，藉由導線黏結之堆疊記憶體BGA封裝138所提供之大量儲存器之記憶體大小，係大於4十億位元組，譬如在4十億位元組與128兆位元組之間，且較佳為在64十億位元組與1兆位元組之間，而藉由堆疊DRAM BGA封裝139所提供之主記憶體之記憶體大小，係大於256百萬位元組，譬如在256百萬位元組與1兆位元組之間，且較佳為在1與256十億位元組之間。
當於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之模組137被使用於可移動電腦電話時，快取記憶晶片311可為動態隨機存取記憶體(DRAM)晶片、同步動態隨機存取記憶體(SDRAM)晶片或靜態隨機存取記憶體(SRAM)晶片，且快取記憶晶片311之記憶體大小係在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。
當於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之模組137被使用於高性能及/或低功率電腦或伺服器、3D影像顯示器或3D影像遊樂器時，快取記憶晶片311可為動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片或同步動態隨機存取記憶體(SDRAM)晶片，且快取記憶晶片311之記憶體大小係在10百萬位元組與32十億位元組之間，且較佳為在100百萬位元組與4十億位元組之間。
例如，於圖37A、37B、37C、37D、38A、38B、38C或38D中所示之模組137，可被提供於高性能影像顯示器，尤其是用於3D影像顯示器，且可被連接至原位(內建)影像顯示器，或原位(內建)3D影像顯示器，或可被連接至外部3D影像顯示器，譬如3DTV或3D影像遊樂器。
或者，於圖37A、37B、37C、37D、38A、38B、38C或38D中，晶片313可為記憶晶片，譬如同步動態隨機存取記憶體(SDRAM)晶片、靜態隨機存取記憶體(SRAM)晶片或動態隨機存取記憶體(DRAM)晶片，同時晶片311可為經設計為x86構造之中央處理單元(CPU)晶片，經設計為非x86構造之中央處理單元(CPU)晶片，譬如ARM、強ARM或MIP，基帶晶片、繪圖處理單元(GPU)晶片、數位訊號(signal)處理(DSP)晶片、無線區域網路(WLAN)晶片、全球定位系統(GPS)晶片、藍牙晶片，系統整合晶片(SOC)，包括經設計為x86構造或為非x86構造之繪圖處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，但不包括任何基帶電路區塊，系統整合晶片(SOC)，包括經設計為x86構造或為非x86構造之基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊，系統整合晶片(SOC)，包括經設計為x86構造或為非x86構造之基帶電路區塊、繪圖處理單元(GPU)電路區塊及中央處理單元(CPU)電路區塊，但不包括任何無線區域網路(WLAN)電路區塊，系統整合晶片(SOC)，包括基帶電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何繪圖處理單元(GPU)電路區塊及任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括繪圖處理單元(GPU)電路區塊與無線區域網路(WLAN)電路區塊，但不包括任何基帶電路區塊及任何中央處理單元(CPU)電路區塊，系統整合晶片(SOC)，包括經設計為x86構造或為非x86構造之繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊、無線區域網路(WLAN )電路區塊及中央處理單元(CPU)電路區塊，或晶片，包括中央處理單元(CPU)電路區塊、藍牙電路區塊、全球定位系統(GPS)電路區塊、繪圖處理單元(GPU)電路區塊、基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊及/或無線區域網路(WLAN)電路區塊。應注意的是，此構造亦可以圖39A、39H、39I或39J中所示之電路設計。
因此，本發明揭示內容之諸方面與具體實施例可提供勝過先前技術之利益與優點。
已被討論之組件、步驟、特徵、利益及優點僅只是說明而已。其中均未而關於彼等之討論亦未意欲以任何方式限制保護之範圍。許多其他具體實施例亦意欲涵蓋在內。其包括具有較少、附加及/或不同組件、步驟、特徵、利益及優點之具體實施例。其亦包括其中組件及/或步驟係以不同方式排列及/或順序之具體實施例。
在閱讀本發明揭示內容時，熟諳此藝者將明瞭的是，本發明揭示內容之具體實施例可在電腦硬體、軟體、固件或其任何組合及在一或多個網路上施行或藉其幫助。適當軟體可包括電腦可讀取或機器可讀取之指令，關於進行設計及/或控制根據本發明揭示內容製造晶片結構之方法與技術(及其部份)。可利用任何適當軟體語言(機器依存性或機器無關)。再者，本發明揭示內容之具體實施例可被包含在各種訊號(signal)中或藉其進行，例如，如於無線RF或IR通信連結上傳輸或自網際網路下載。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被引用於本揭示內容中之所有論文、專利、專利申請案及其他公報均據此併於本文供參考。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
A-A．．．中點線
Ao．．．輸出節點
AR1．．．區域
AR2．．．區域
AR3．．．區域
AR4．．．區域
Bo．．．輸出節點
CS1．．．節點
CS2．．．行列選擇訊號(signal)
Cxw ．．．金屬寬度對電介質厚度縱橫比之函數板電容
Cxz ．．．電容
D．．．寬度或直徑
d1．．．距離
d2．．．寬度
d3．．．寬度
d4．．．水平間隔
Dg．．．接地節點
Dg'．．．接地節點
Dp．．．電源節點
Dp'．．．電源節點
E．．．輸出節點
Eg．．．節點
En．．．致能訊號(signal)節點
Ep．．．節點
Es．．．外部接地節點
點
F．．．節點
F'．．．節點
F-F'．．．切割線
F1．．．第一個端子
F2．．．第一個端子
F3．．．第一個端子
F4．．．第一個端子
FN1．．．第一個節點
FN2．．．第一個節點
FN3．．．第一個節點
FN4．．．第一個節點
FN5．．．第一個節點
FN6．．．第一個節點
FN7．．．第一個節點
FN8．．．第一個節點
G．．．節點
G'．．．節點
G-G'．．．切割線
H1．．．高度
L．．．物理通道長度
P．．．輸出電壓節點
P1．．．節距
P2．．．節距
P3．．．節距
R．．．節點
RE．．．READ ENABLE資料
RE1．．．READ ENABLE資料
RE2．．．READ ENABLE資料
Rs．．．接地節點
s．．．距離
S1．．．第二個端子
S2．．．第二個端子
S3．．．第二個端子
S4．．．第二個端子
SN1．．．第二個節點
SN2．．．第二個節點
SN3．．．第二個節點
SN4．．．第二個節點
SN5．．．第二個節點
SN6．．．第二個節點
SN7．．．第二個節點
SN8．．．第二個節點
t．．．厚度
t1．．．厚度
t2．．．厚度
t3．．．厚度
t4．．．厚度
t5．．．厚度
t6．．．厚度
t7．．．厚度
t8．．．厚度
t9．．．厚度
t10．．．厚度
Tp．．．電源節點
Ts．．．接地節點
Ui．．．輸入節點
Ui'．．．輸入節點
Uo．．．輸出節點
Up．．．電源節點
Us．．．接地節點
Vcc．．．輸出電壓　電源電壓
Vdd．．．外部電源電壓
Vi．．．輸入節點
Vi'．．．輸入節點
Vo．．．輸出節點
Vp．．．電源節點
Vs．．．接地節點
Vss．．．接地參考電壓
W．．．物理通道寬度
W1．．．直徑或寬度
W2．．．橫向寬度
W3．．．寬度
W4．．．寬度
WE．．．WRITE ENABLE資料
WE1．．．WRITE ENABLE資料
WE2．．．WRITE ENABLE資料
Wi．．．輸入節點
Wi'．．．輸入節點
Wo．．．輸出節點
Wp．．．電源節點
Ws．．．接地節點
Xi．．．輸入節點
Xi'．．．輸入節點
Xo．．．輸出節點
Xo'．．．輸出節點
Yi-．．．輸入節點輸入電壓
Yi+．．．輸入節點輸入電壓
Yo．．．輸出節點輸出電壓
Z-Z'．．．頂部表面
1．．．矽基板
1a．．．背側
2．．．裝置層
2'．．．MOS電晶體
3．．．絕緣層
3a．．．蝕刻阻止層
3b．．．絕緣層
4．．．金屬層
4a．．．黏著/障壁層
4b．．．晶種層
5．．．保護層
6．．．微細線條金屬體系微細線條體系
6a．．．IC結構
6b．．．IC結構
6c．．．IC結構
6d．．．IC結構
9．．．整體金屬層
9a．．．區域
10．．．半導體晶圓
10'．．．DRAM晶片
10a．．．半導體晶圓
10b．．．半導體晶圓
10c．．．半導體晶圓
11．．．穿透矽通孔
11a．．．穿透矽通孔
11b．．．穿透矽通孔
11c．．．穿透矽通孔
11d．．．穿透矽通孔
11e．．．穿透矽通孔
11f．．．穿透矽通孔
11g．．．穿透矽通孔穿透-矽環形開孔
11h．．．穿透矽通孔
13．．．印刷電路板(PCB)
14．．．聚合體層
14a．．．開孔
14b．．．開孔
14c．．．開孔
14d．．．開孔
14s．．．頂部表面
15．．．接觸點接點墊片
16．．．黏著/障壁層金屬層
16z．．．黏著/障壁層
18．．．晶種層
18z．．．晶種層
19．．．聚合體層焊料球
20．．．內部電路
20a．．．晶片間電路
20b．．．晶片間電路
20c．．．內部電路
20d．．．內部電路
20e．．．晶片間電路
20f．．．晶片間電路
20g．．．內部電路
20h．．．內部電路
20j．．．晶片間電路　晶片間緩衝器
20k．．．晶片間電路　晶片間緩衝器
20m．．．內部電路
20n．．．內部電路
21．．．內部電路
22．．．反或閘　內部電路
23．．．反及閘　內部電路
24．．．反或閘　內部電路
25．．．內部電路　電引線
26．．．雷射引線　內部電路
27．．．金屬凸塊或立柱
27y．．．金屬層
27z．．．焊料層
28．．．光阻層
28a．．．環形開孔
29．．．光阻層
29a．．．開孔
29b．．．線圈形開孔
30．．．絕緣層　介電層
30'．．．通孔
31．．．光阻層
31a．．．開孔
32．．．焊劑　金屬層　黏著/障壁層　鎳層
32s．．．黏著/障壁層
32t．．．晶種層
32y．．．黏著/障壁層
32z．．．晶種層
32w．．．黏著/障壁層
32x．．．晶種層　銅層　銅或鎳層
33．．．焊劑或絕緣材料
34．．．金屬層　含鋁層
34a．．．金屬墊片、凸塊或線路
34s．．．金屬層
34t．．．焊料層
34w．．．金屬層
34x．．．焊料層
34y．．．金屬層
34z．．．焊料層
35．．．焊料層
35a．．．焊料層
36．．．感應器　線圈
36a．．．接觸點
36b．．．接觸點
40．．．晶片外電路
40a．．．晶片外電路
40b．．．晶片外電路
40c．．．晶片外電路
40d．．．晶片外電路
40e．．．晶片外電路
40f．．．晶片外電路
41．．．電壓調節器或轉換器電路
42．．．晶片外緩衝器　晶片外驅動器或接收器
42a．．．晶片外緩衝器
42b．．．晶片外緩衝器
42c．．．晶片外緩衝器
42d．．．晶片外緩衝器
42e．．．晶片外緩衝器　晶片外三態緩衝器
42f．．．晶片外緩衝器　晶片外三態緩衝器
43．．．晶片外ESD電路
43a．．．晶片外ESD電路
43b．．．晶片外ESD電路
43c．．．晶片外ESD電路
43d．．．晶片外ESD電路
43e．．．晶片外ESD電路
43f．．．晶片外ESD電路
44．．．ESD電路
45．．．ESD電路
46．．．絕緣層
50．．．開孔
51．．．光阻層
51a．．．開孔
51b．．．開孔
54．．．光阻層
54a．．．開孔
57a．．．晶片封裝
58．．．通孔柱塞
58a．．．頂部表面
60．．．電路層　微細線條金屬層　微細線條金屬墊片　上方通孔柱塞
60'．．．堆疊柱塞
60a．．．區域
61．．．IC微細線條金屬線路　IC微細線條互連
61'．．．微細線條金屬線路
64．．．黏著/障壁層
65．．．晶種層
66．．．金屬罩蓋
67．．．光阻層
67a．．．開孔
68．．．金屬層
69．．．微細線條金屬線路　微細線條IC金屬結構
71．．．光阻層
72．．．光阻層
73．．．光阻層
74．．．光阻層
80．．．上方護層金屬　上方保護金屬層
81．．．金屬線路　金屬線路、匯流排(metal bus)或平面(metal plane)　粗金屬導體　電源互連體
81P．．．金屬線路　電源匯流排(metal bus)　電源互連體　電源匯流排(metal bus)或平面(metal plane)
82．．．金屬線路　接地互連體　接地面、匯流排(metal bus)或線路
83．．．金屬線路、匯流排(metal bus)或平面(metal plane)
83'．．．金屬線路、匯流排(metal bus)或平面(metal plane)
83r．．．再分佈之金屬線路　金屬線路、匯流排(metal bus)或平面(metal plane)　粗金屬線路　再分佈金屬層
83s．．．厚且寬金屬線路或匯流排(metal bus)
84．．．晶片封裝
84a．．．晶片封裝
85．．．位址匯流排(metal bus)　金屬線路、匯流排(metal bus)或平面(metal plane)　介電層
86．．．光阻層
87．．．電容器
87a．．．下層板　超電容器
87b．．．上層板
88．．．互相連接結構
88a．．．接地互連體　金屬互連體　金屬線路
88b．．．電源互連體　金屬線路
88c．．．電源互連體　金屬互連體　金屬線路
88d．．．金屬互連體
88e．．．金屬互連體
88f．．．金屬互連體
88g．．．金屬互連體
89．．．金屬凸塊　接點結構　焊接墊或凸塊
89'．．．導線
89a．．．金屬層　黏著/障壁層
89b．．．金屬層　金晶種層　銅晶種層　鎳層
89c．．．金屬層　銅層　鎳層　金層
90．．．聚合體層
91．．．陽極
91a．．．陽極
92．．．陰極
92a．．．陰極
93．．．膠狀電解質
93a．．．膠狀電解質
94．．．不連續電容器
95．．．聚合體層　不連續感應器
97．．．聚合體層
98．．．聚合體層
99．．．聚合體層
100．．．晶片
100a．．．記憶晶片
101．．．晶片
101a．．．晶片
101b．．．晶片
102．．．上方護層體系
103．．．底部體系
104．．．動態隨機存取記憶體(DRAM)晶片
104a．．．記憶晶片
104b．．．記憶晶片
104c．．．記憶晶片
104d．．．記憶晶片
106．．．底部充填
107．．．底部充填
107a．．．底部充填
107b．．．底部充填
107c．．．底部充填
107d．．．底部充填
107e．．．底部充填
108．．．綠色電源電路
109．．．寬位元與小驅動器界面電路
110．．．球格柵陣列(BGA)基板
111a．．．焊料球
111b．．．焊料球
111c．．．焊料球
111d．．．焊料球
111e．．．焊料球
111f．．．焊料球
111g．．．焊料球
111h．．．焊料球
111k．．．焊料球
111m．．．焊料球
111n．．．焊料球
111o．．．焊料球
111z．．．焊料球
112．．．不連續電容器
113．．．球格柵陣列(BGA)基板
113a．．．球格柵陣列(BGA)基板
113b．．．球格柵陣列(BGA)基板
114．．．快閃記憶晶片
115．．．特殊應用積體電路(ASIC)晶片
116．．．模製配料
116a．．．模製配料
117．．．球格柵陣列(BGA)基板
118．．．晶片封裝模組
118a．．．晶片封裝模組
118b．．．晶片封裝模組
118c．．．晶片封裝模組
119．．．經導線黏結之導線
119a．．．經導線黏結之導線
119b．．．經導線黏結之導線
119c．．．經導線黏結之導線
120．．．模製配料
123．．．遮蔽環
124．．．平行線　相鄰線條
124a．．．平行線　相鄰線條
125．．．平行線　相鄰線條
125a．．．平行線　相鄰線條
126．．．銅層
127．．．鎳層
128．．．鈀層　金層
129．．．經導線黏結之導線
130．．．金屬線路
132．．．支柱　金屬球、凸塊或支柱
133．．．聚合體層
133s．．．頂部表面
133a．．．開孔
135．．．薄膜
136．．．堆疊單元
137．．．模組
138．．．經導線黏結之堆疊記憶體球格柵陣列(BGA)封裝
139．．．堆疊動態隨機存取記憶體(DRAM)球格柵陣列(BGA)封裝
140．．．動態隨機存取記憶體(DRAM)晶片
140a．．．動態隨機存取記憶體(DRAM)晶片
140b．．．動態隨機存取記憶體(DRAM)晶片
140c．．．動態隨機存取記憶體(DRAM)晶片
141．．．金屬凸塊或立柱
142．．．聚合體層
142a．．．頂部表面
143．．．聚合體層
143a．．．開孔
144．．．金屬凸塊
150．．．快閃記憶晶片
200．．．主動區域　內部體系
201．．．源極
202．．．場氧化物區域　汲極
203．．．閘
204．．．閘
2041 ．．．部份
204n ．．．部份
205．．．位址解碼器
206．．．源極
208．．．汲極
211．．．換流器
212．．．內部驅動器　內部接收器
212'．．．內部接收器　接收器電路
213．．．三態緩衝器
213'．．．內部輸入三態緩衝器
214．．．讀出放大器
215．．．記憶元件
216．．．通過閘　通過電路
216'．．．通過閘
217．．．鎖存記憶體　鎖存電路
217'．．．鎖存記憶體　鎖存電路
218．．．操作放大器
219．．．差分電路
251．．．多晶矽層
252．．．金屬-矽化物層
301．．．基板
302．．．球格柵陣列(BGA)基板
303．．．處理器單元
305．．．不連續裝置
307．．．連接器
309．．．連接器
311．．．高速緩衝記憶晶片
313．．．晶片
315．．．散熱器或散熱體
315a．．．表面
317．．．微凸塊
317a．．．微凸塊
317c．．．微凸塊
317d．．．微凸塊
317e．．．微凸塊
317f．．．微凸塊
319．．．薄膜
319a．．．膠材料
321．．．高速緩衝記憶晶片
323．．．模製配料
323a．．．頂部表面
325．．．射頻(RF)模組
327．．．球格柵陣列(BGA)基板
328a．．．射頻(RF)晶片
328b．．．射頻(RF)晶片
329a．．．不連續組件
329b．．．不連續組件
333a．．．測試界面電路
333b．．．測試界面電路
333c．．．測試界面電路
333d．．．測試界面電路
333e．．．測試界面電路
333f．．．測試界面電路
401．．．層
410．．．電壓參考發生器
410'．．．電流鏡電路
421．．．晶片外驅動器　兩階段串列反應晶片間驅動器
421'．．．第一個階層之換流器
421"．．．第二個階層之換流器
421'''．．．第三個階層之換流器
421""．．．第四個階層之換流器
422．．．晶片外接收器
422'．．．晶片外接收器之第一個階層
422"．．．晶片外接收器之第二個階層
423．．．三態緩衝器
424a．．．第一個階段
424b．．．第二個階段
425a．．．第一個階段
425b．．．第二個階段　最後階層換流器之負載或負載量　最後階層驅動器
426a．．．第一個階段
426b．．．第二個階段　最後階層換流器之負載或負載量　最後階層驅動器
427a．．．第一個階段
427b．．．第二個階段　最後階層驅動器
428a．．．第一個階段
428b．．．第二個階段
511．．．開孔
512．．．開孔
514．．．開孔
519．．．開孔
519'．．．開孔
521．．．開孔
522．．．開孔
524．．．開孔
526．．．開孔
529．．．開孔
531．．．開孔
531'．．．開孔
532．．．開孔
532'．．．開孔
534．．．開孔
534'．．．開孔
539．．．開孔
539'．．．開孔
549．．．開孔
549'．．．開孔
559．．．開孔
559'．．．開孔
580a．．．晶粒
580b．．．引線
581a．．．黏著材料
581b．．．黏著材料
600．．．金屬墊片或線路
600a．．．區域
600b．．．金屬墊片
600c．．．金屬墊片
600d．．．金屬墊片
600s．．．金屬墊片
600t．．．金屬墊片
600w．．．金屬墊片
600x．．．金屬墊片
600y．．．金屬墊片
600z．．．金屬墊片
602．．．金屬層
602y．．．相鄰金屬線或線路
602z．．．相鄰金屬線或線路
611．．．微細線條金屬結構　微細線條金屬線路或平面(metal plane)　微細線條電路金屬層
612．．．微細線條金屬線路或平面(metal plane)　微細線條金屬結構　微細線條電路金屬層
612a．．．微細線條金屬線路
612b．．．微細線條金屬線路
612c．．．微細線條金屬線路
614．．．微細線條金屬結構　微細線條金屬線路或平面(metal plane)　微細線條電路金屬層
618．．．節段
619．．．微細線條電路層　微細線條金屬結構　微細線條金屬線路
619'．．．微細線條電路金屬層　微細線條金屬線路　微細線條金屬線路或平面(metal plane)　微細線條電路層　微細線條金屬結構
621．．．微細線條金屬線路　微細線條金屬結構
622．．．微細線條金屬線路　微細線條金屬結構
622a．．．微細線條金屬線路
622b．．．微細線條金屬線路
622c．．．微細線條金屬線路
624．．．微細線條金屬線路　微細線條金屬結構
629．．．微細線條金屬線路　微細線條金屬結構
631．．．微細線條金屬匯流排(metal bus)或線路　微細線條IC金屬結構　金屬互連體　微細線條金屬
631'．．．微細線條金屬結構
632．．．微細線條金屬互連體系　微細線條IC金屬結構　金屬互連體　微細線條金屬
632'．．．微細線條金屬結構　金屬互連體
632a．．．微細線路　微細線條金屬結構
632a'．．．微細線條金屬結構　微細線條金屬線路
632b．．．微細線路
632b'．．．微細線條金屬線路　微細線條金屬結構
632c．．．微細線路　微細線條金屬層
632c'．．．微細線條金屬線路　微細線條金屬結構
634．．．微細線條IC金屬結構　金屬互連體　微細線條金屬
634'．．．微細線條金屬結構
638．．．微細線條金屬線路
639．．．堆疊微細線條金屬通孔與金屬墊片　微細線條金屬線路　微細線條金屬　微細線條IC金屬結構
639'．．．微細線條金屬線路
640a．．．金屬互連線條
640b．．．金屬互連線條
640c．．．金屬互連線條
640d．．．金屬互連線條
640e．．．金屬互連線條
640f．．．金屬互連線條
640g．．．金屬互連線條
640h．．．金屬互連線條
640i．．．金屬互連線條
640j．．．金屬互連線條
640k．．．金屬互連線條
640m．．．金屬互連線條
640n．．．金屬互連線條
640p．．．金屬互連線條
640q．．．金屬互連線條
640r．．．金屬互連線條
640s．．．金屬互連線條
640t．．．金屬互連線條
640u．．．金屬互連線條
640v．．．金屬互連線條
640w．．．金屬互連線條
640x．．．金屬互連線條
640y．．．金屬互連線條
640z．．．金屬互連線條
649．．．微細線條金屬線路或匯流排(metal bus)
649'．．．微細線條金屬線路　微細線條接地金屬匯流排(metal bus)
661．．．金屬罩蓋
662．．．金屬罩蓋
664．．．金屬罩蓋
669．．．金屬罩蓋
681．．．PMOS電晶體
682．．．NMOS電晶體
701a．．．晶片間緩衝器
701b．．．晶片間ESD電路
702a．．．晶片間緩衝器
702b．．．晶片間ESD電路
703a．．．晶片間緩衝器
703b．．．晶片間ESD電路
704a．．．晶片間緩衝器
704b．．．晶片間ESD電路
710．．．開孔
720．．．開孔
720'．．．開孔
730．．．開孔　光阻層
740．．．開孔
740'．．．開孔
743．．．靜電排放(ESD)單元
748．．．側壁
749．．．側壁
751a．．．NMOS電晶體　閘
751b．．．PMOS電晶體　閘
751c．．．NMOS電晶體
751d．．．PMOS電晶體
752．．．場氧化物
752a．．．NMOS電晶體
752b．．．PMOS電晶體
752c．．．NMOS電晶體
752d．．．PMOS電晶體
753a．．．NMOS電晶體　金屬互連線條
753b．．．PMOS電晶體　金屬互連線條
753c．．．NMOS電晶體　金屬互連線條
753d．．．PMOS電晶體
754a．．．NMOS電晶體　接點區域
754b．．．PMOS電晶體　接點區域
754c．．．NMOS電晶體　接點區域
754d．．．PMOS電晶體　接點區域
754e．．．接點區域
754f．．．接點區域
754g．．．接點區域
754h．．．接點區域
755．．．N-井
757a．．．P+主動區域
757b．．．P+主動區域
757c．．．P+主動區域
758a．．．N+主動區域
758b．．．N+主動區域
758c．．．N+主動區域
801．．．電路金屬層　經構圖之電路層
801a．．．區域　接觸點
801w．．．金屬線條或線路
802．．．經構圖之電路層　電路金屬層
802x．．．典型金屬線或線路
802y．．．金屬線或線路
802z．．．金屬線或線路
803．．．金屬層　經構圖之電路層
811．．．經構圖之電路層　電源平面、匯流排(metal bus)或線路　金屬層
812．．．經構圖之電路層　電源平面、匯流排(metal bus)或線路
821．．．經構圖之電路層　接地面、匯流排(metal bus)或線路　金屬層
831．．．經構圖之電路層　金屬層　厚金屬平面、線路或匯流排(metal bus)
832．．．經構圖之電路層　金屬線路或匯流排(metal bus)
886．．．金屬墊片
887．．．金屬墊片
891．．．金屬層
897．．．通孔柱塞
897'．．．金屬片塊
898．．．通孔柱塞
898'．．．電鍍金屬層　金屬片塊
900．．．開孔
950．．．開孔
970．．．開孔
980．．．開孔
980a．．．開孔
990．．．開孔
1390．．．堆疊DRAM BGA封裝
1391．．．球格柵陣列(BGA)基板
1392．．．DRAM晶片
1392a．．．邊緣
1392b．．．邊緣
1393．．．焊料球
1394．．．導線黏結導線
1395．．．模製配料
1399．．．金屬墊片
1400．．．保護層
1401．．．黏著層
1402．．．濺射鋁層
1403．．．中心線
1404．．．八個記憶排
1405．．．電鍍銅或金層
1407．．．開孔
1408．．．接觸點
1409．．．聚合體層
1411．．．再分佈電路層
1412．．．黏著層
1413．．．銅或金晶種層
1414．．．鎳層
1415．．．金層
1416．．．聚合體層
1417．．．開孔
1418．．．接觸點
1419．．．區域
1420．．．薄膜
1421．．．中心線
1422．．．中心線
1431．．．開孔
1433．．．接觸點
1996．．．控制晶片
2101．．．n-通道MOS電晶體　p-通道MOS電晶體
2103．．．n-通道MOS電晶體
2103'．．．n-通道MOS裝置　n-通道MOS電晶體
2104．．．p-通道MOS電晶體
2104'．．．p-通道MOS裝置　p-通道MOS電晶體
2107．．．n-通道MOS電晶體
2107'．．．n-通道MOS電晶體
2108．．．p-通道MOS電晶體
2108'．．．p-通道MOS電晶體
2111．．．NMOS電晶體
2112．．．PMOS電晶體
2113．．．NMOS電晶體
2114．．．PMOS電晶體
2115．．．NMOS電晶體
2116．．．PMOS電晶體
2117．．．NMOS電晶體
2118．．．PMOS電晶體
2119．．．NMOS電晶體
2120．．．NMOS電晶體
2121．．．電晶體
2122．．．n-通道MOS電晶體
2123．．．n-通道MOS電晶體
2124．．．NMOS電晶體
2124'．．．NMOS電晶體
2125．．．n-MOS電晶體
2126．．．p-MOS電晶體
2127．．．n-通道MOS電晶體
2128．．．p-通道MOS電晶體
2129．．．NMOS電晶體
2129'．．．NMOS電晶體
2130．．．NMOS電晶體
2130'．．．NMOS電晶體
2132．．．p-MOS電晶體
2133．．．電容器
2134．．．電阻器
2135．．．n-通道MOS電晶體
2136．．．p-通道MOS電晶體
2138．．．節點
2171．．．位元線
2172．．．位元(條塊)線
2175．．．字元線
2177．．．線路
2177'．．．線路
2178．．．線路
2178'．．．線路
2179．．．線路
2180．．．線路
2180'．．．線路
2181．．．線路
2181'．．．線路
2182．．．線路
2182'．．．線路
2901．．．PMOS電晶體
2901'．．．PMOS電晶體
2902．．．PMOS電晶體
2902'．．．PMOS電晶體
2903．．．NMOS電晶體
2903'．．．NMOS電晶體
2904．．．NMOS電晶體
2904'．．．NMOS電晶體
2905．．．線路
2905'．．．線路
2906．．．線路
2906'．．．線路
4101．．．p-通道MOS電晶體
4102．．．p-通道MOS電晶體
4103．．．p-通道MOS電晶體
4104．．．p-通道MOS電晶體
4105．．．p-通道MOS電晶體
4106．．．p-通道MOS電晶體
4107．．．n-通道MOS電晶體
4108．．．n-通道MOS電晶體
4109．．．p-通道MOS電晶體
4110．．．p-通道MOS電晶體
4111．．．電晶體
4112．．．電晶體
4199．．．節點
4201．．．NMOS裝置　NMOS電晶體
4201a．．．NMOS電晶體
4202．．．PMOS裝置　PMOS電晶體
4202a．．．PMOS電晶體
4203．．．NMOS裝置　NMOS電晶體
4203a．．．NMOS電晶體
4204．．．PMOS裝置　PMOS電晶體
4204a．．．PMOS電晶體
4205．．．NMOS裝置　NMOS電晶體
4205a．．．NMOS電晶體
4206．．．PMOS裝置　PMOS電晶體
4206a．．．PMOS電晶體
4207．．．NMOS裝置　NMOS電晶體
4207a．．．NMOS電晶體
4208．．．PMOS裝置　PMOS電晶體
4208a．．．PMOS電晶體
4209．．．NMOS裝置　NMOS電晶體
4210．．．PMOS裝置　PMOS電晶體
4211．．．NMOS裝置　NMOS電晶體
4212．．．PMOS裝置　PMOS電晶體
4331．．．逆偏壓二極體　二極體
4332．．．二極體
4333．．．逆偏壓二極體
6111．．．節段
6121．．．節段
6121a．．．節段
6121b．．．節段
6121c．．．節段
6141．．．節段
6190．．．墊片
6190'．．．墊片
6191．．．IC微細線條金屬線路
6191'．．．節段
6290．．．接點墊片
6311．．．微細線條金屬線路
6321．．．微細線條金屬線路
6321a．．．節段
6321b．．．節段
6321c．．．節段
6341．．．微細線條金屬線路
6390．．．原始墊片　IC微細線條金屬(I/O)墊片　接點墊片
6391．．．金屬線路
6391'．．．金屬線路
6490．．．接點墊片
6490'．．．接點墊片
8000．．．接觸點
8001．．．黏著/障壁/晶種層
8002．．．整體金屬層　傳導整體層
8011．．．黏著/障壁/晶種層
8011'．．．切口
8011a．．．黏著/障壁層
8011b．．．晶種層
8012．．．傳導整體層　整體金屬層　整體傳導層　金屬層
8021．．．黏著/障壁/晶種層
8022．．．整體金屬層　整體傳導金屬層
8031．．．黏著/障壁/晶種層
8032．．．整體傳導金屬層　整體金屬層
8110．．．接觸點　金屬墊片　接點墊片
8111．．．黏著/障壁/晶種層
8112．．．整體傳導金屬層　電鍍金屬層　金屬層
8120．．．接觸點　接點墊片
8121．．．黏著/障壁/晶種層
8122．．．金屬層　電鍍金屬層
8211．．．黏著/障壁/晶種層
8212．．．金屬層
8310．．．接觸點　接點墊片
8311．．．黏著/障壁/晶種層
8312．．．金屬層　整體傳導金屬層
8312a．．．整體傳導金屬層
8312b．．．整體傳導金屬層
8320．．．接觸點
8321．．．黏著/障壁/晶種層
8322．．．整體傳導金屬層　金屬層　電鍍金屬層
9511．．．開孔
9512．．．開孔
9514．．．開孔
9519．．．開孔
9519'．．．開孔
9531．．．開孔
9532．．．開孔
9534．．．開孔
9539．．．開孔
9539'．．．開孔
9549．．．開孔
9829．．．開孔
9831．．．開孔
9834．．．開孔
9839．．．開孔
9849'．．．開孔
9919．．．開孔
9929．．．開孔
9939．．．開孔
9939'．．．開孔
9949．．．開孔
9949'．．．開孔
21331．．．頂部電極
21332．．．底部電極
圖式係揭示本發明揭示內容之說明性具體實施例。其並未提出所有具體實施例。其他具體實施例可被另外或替代地使用。可為顯而易見或沒有必要之細節可被省略，以節省空間或供更有效之說明。反之，一些具體實施例可被實施，而無需所揭示之所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當與伴隨之圖式一起閱讀時，本揭示內容之諸方面可自下文說明而更充分地瞭解，該圖式在本質上係欲被認為是說明性，而非作為限制。該圖式未必按比例，而是強調揭示內容之原則。
圖1A為經過微細線條金屬化作用被連接至多個內部電路之先前技藝電壓調節器或轉換器電路之概要表示圖。
圖1B為根據一項具體實施例之經過上方護層電源匯流排(metal bus)(金屬線、線路或平面(metal plane))被連接至多個內部電路之電壓調節器或轉換器電路之概要表示圖。
圖1C與1D為根據一項具體實施例之經過上方護層電源與接地匯流排(metal bus)(金屬線、線路或平面(metal plane))被連接至多個內部電路之電壓調節器或電壓轉換器之概要表示圖。
圖2A為經過微細線條金屬化作用被連接至多個內部電路之先前技藝電壓調節器或轉換器電路之俯視線路圖。
圖2B為根據一項具體實施例之經過上方護層電源匯流排(metal bus)(金屬線、線路或平面(metal plane))被連接至多個內部電路之電壓調節器或轉換器電路之俯視線路圖。
圖2C為根據一項具體實施例之經過上方護層電源與接地匯流排(metal bus)(金屬線、線路或平面(metal plane))被連接至多個內部電路之電壓調節器或轉換器電路之俯視線路圖。
圖3A為經過微細線條金屬化作用被連接至多個內部電路之先前技藝電壓調節器或轉換器電路之橫截面表示圖。
圖3B為根據一項具體實施例之經過上方護層電源匯流排(metal bus)(金屬線、線路或匯流排(metal bus))被連接至多個內部電路之電壓調節器或轉換器電路之橫截面表示圖。
圖3C為根據一項具體實施例之經過上方護層電源與接地匯流排(metal bus)(金屬線、線路或平面(metal plane)，在兩個經構圖之電路金屬層中)被連接至多個內部電路之電壓調節器或轉換器電路之橫截面表示圖。
圖3D為根據一項具體實施例之經過上方護層電源匯流排(metal bus)(金屬線、線路或匯流排(metal bus))被連接至多個內部電路之電壓調節器或轉換器電路之橫截面表示圖。此圖係類似圖3B，惟另一個聚合體層係被提供在最底部上方保護金屬層與保護層之間。
圖4為根據一項具體實施例之CMOS電壓轉換器電路實例之概要表示圖。
圖5A為根據一項具體實施例之經過保護層下方微細線條金屬化結構所連接之多個內部電路之概要表示圖。
圖5B為根據一項具體實施例之經過保護層上方厚且寬金屬層所連接以傳輸訊號(signal)之多個內部電路之概要表示圖。
圖5C顯示根據一項具體實施例之換流器之電路圖，其可被應用至圖5B中所示之內部電路21。
圖5D顯示根據一項具體實施例之內部驅動器之電路圖，其可被應用至圖5B中所示之內部電路21。
圖5E顯示根據一項具體實施例之三態緩衝器之電路圖，其可被應用至圖5B中所示之內部電路21。
圖5F顯示根據一項具體實施例之三態緩衝器之電路圖，其可被應用至圖5B中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5G顯示根據一項具體實施例之閘開關之電路圖，其可被應用至圖5B中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5H顯示根據一項具體實施例之鎖存電路之電路圖，其可被應用至圖5B中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5I顯示根據一項具體實施例之閘開關與內部驅動器之電路圖，其可被應用至圖5B中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5J顯示根據一項具體實施例之鎖存電路與內部驅動器之電路圖，其可被應用至圖5B中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5K為根據一項具體實施例之經過保護層上方厚且寬金屬層所連接以傳輸訊號(signal)之多個內部電路之概要表示圖。
圖5L顯示根據一項具體實施例之內部接收器之電路圖，其可被應用至圖5K中所示之內部電路21。
圖5M顯示根據一項具體實施例之三態緩衝器之電路圖，其可被應用至圖5K中所示之內部電路21。
圖5N顯示根據一項具體實施例之三態緩衝器之電路圖，其可被應用至圖5K中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5O顯示根據一項具體實施例之閘開關之電路圖，其可被應用至圖5K中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5P顯示根據一項具體實施例之鎖存電路之電路圖，其可被應用至圖5K中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5Q顯示根據一項具體實施例之閘開關與內部接收器之電路圖，其可被應用至圖5K中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5R顯示根據一項具體實施例之鎖存電路與內部接收器之電路圖，其可被應用至圖5K中所示之內部電路21，經連接至對記憶元件所連接之讀出放大器。
圖5S為根據一項具體實施例之經過保護層上方厚且寬金屬層所連接以傳輸類比訊號(signal)之多個內部電路之概要表示圖。
圖5T顯示根據一項具體實施例之差分放大器之電路圖，其可被應用至圖5S中所示之內部電路21。
圖5U-5Z顯示根據一項具體實施例之在保護層上方具有位址匯流排(metal bus)與資料匯流排(metal bus)之記憶晶片之概要表示圖。
圖6A為根據一項具體實施例之從內部電路至其他內部電路之訊號(signal)分佈之俯視線路圖。
圖6B為根據一項具體實施例之訊號(signal)分佈之俯視線路圖，且內部電路係經過上方護層互連體系傳送訊號(signal)至其他內部電路，不需要焊料凸塊與晶片外電路。
圖7A為根據一項具體實施例之從內部電路至其他內部電路之訊號(signal)分佈之橫截面表示圖。
圖7B為根據一項具體實施例之訊號(signal)分佈之橫截面表示圖，且內部電路係經過上方護層互連體系傳送訊號(signal)至其他內部電路，不需要焊料凸塊與晶片外電路。
圖7C為根據一項具體實施例之訊號(signal)分佈之橫截面表示圖，且內部電路係經過上方護層體系傳送訊號(signal)至其他內部電路，不需要焊料凸塊與晶片外電路。兩種上方護層體系包含兩個金屬層。
圖7D為根據一項具體實施例之訊號(signal)分佈之橫截面表示圖，且內部電路係經過上方護層互連體系傳送訊號(signal)至其他內部電路。此圖係類似圖7B，惟另一個聚合體層係被提供在保護層與最底部上方保護金屬層之間。
圖8A為根據一項具體實施例之經過晶片外電路，使用微細線條體系，從內部電路至外部電路之訊號(signal)分佈之概要表示圖。
圖8B、8D、8E及8F為根據一項具體實施例之訊號(signal)之概要表示圖，該訊號(signal)係在內部電路中產生，經過上方護層金屬與微細線條金屬，且經過晶片外電路被傳播至外部電路。
圖8C為根據一項具體實施例之訊號(signal)之概要表示圖，該訊號(signal)係經過上方護層金屬與微細線條金屬，且經過晶片外電路自外部電路傳輸至內部電路。
圖9A為根據一項具體實施例之經過晶片外電路，使用微細線條體系，從內部電路至外部電路之訊號(signal)分佈之俯視線路圖。
圖9B為根據一項具體實施例之經過保護層上方厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)連接至晶片外電路之多個內部電路之俯視線路圖。
圖9C為根據一項具體實施例之經過保護層上方厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)連接至晶片外電路之多個內部電路之俯視線路圖，且該晶片外電路包含兩階段串列晶片外驅動器421。
圖9D為根據一項具體實施例之經過保護層上方厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)連接至晶片外電路之多個內部電路之俯視線路圖，且該晶片外電路包含四階段串列晶片外驅動器42。
圖10A為根據一項具體實施例之經過晶片外電路，使用微細線條體系，從內部電路至外部電路之訊號(signal)分佈之橫截面表示圖。
圖10B-10E與10G-10I為根據一項具體實施例之經過保護層上方厚且寬金屬線路、匯流排(metal bus)或平面(metal plane)連接至晶片外電路之多個內部電路之橫截面表示圖。
圖10F為根據一項具體實施例之經過保護層下方金屬線路、匯流排(metal bus)或平面(metal plane)連接至晶片外電路之多個內部電路之橫截面表示圖，使用導線以導線黏結至保護層上之重新定位墊片。
圖11A為根據一項具體實施例之晶片外驅動電路實例之概要表示圖，其可被應用至圖8B中所示之晶片外緩衝器42。
圖11B為根據一項具體實施例之晶片外接收電路實例之概要表示圖，其可被應用至圖8C中所示之晶片外緩衝器42。
圖11C為根據一項具體實施例之晶片外三態緩衝器實例之概要表示圖，其可被應用至圖8B中所示之晶片外緩衝器42。
圖11D為根據一項具體實施例之晶片外驅動電路實例之概要表示圖，其可被應用至圖8E中所示之晶片外緩衝器42。
圖11E為根據一項具體實施例之晶片外三態緩衝器實例之概要表示圖，其可被應用至圖8C中所示之晶片外緩衝器42。
圖11F為根據一項具體實施例之ESD接頭實例之概要表示圖，其可被應用至圖8B、8C、8E及8F中所示之晶片外ESD電路43。
圖11G為根據一項具體實施例之四階段串列晶片外驅動電路實例之概要表示圖，其可被應用至圖8F中所示之晶片外緩衝器42。
圖11H為根據一項具體實施例之兩個ESD接頭實例之概要表示圖，其可被應用至圖8D中所示之晶片外ESD電路43。
圖12A為根據一項具體實施例之外部電源至內部電路之分佈之概要表示圖。
圖12B為根據一項具體實施例之外部電源經過上方護層金屬至內部電路之分佈之概要表示圖。ESD保護電路係被連接至上方護層金屬。
圖12C為根據一項具體實施例之外部電源與外部接地經過上方護層金屬至內部電路之分佈之概要表示圖。內部電路之電源與接地節點兩者均被連接至上方護層金屬。ESD電路係被連接至上方護層金屬。
圖12D為根據一項具體實施例之外部電源與外部接地經過上方護層金屬至內部電路之分佈之概要表示圖。超過一個ESD電路係被連接至上方護層金屬。
圖12E為根據一項具體實施例之ESD電路實例之概要表示圖，其可被應用至圖12B-12D中所示之ESD電路44或45。
圖13A為根據一項具體實施例之外部電源至內部電路之分佈之俯視線路圖。
圖13B為根據一項具體實施例之外部電源經過上方護層金屬至內部電路之分佈之俯視線路圖。ESD保護電路係被連接至上方護層金屬。
圖13C為根據一項具體實施例之外部電源與外部接地經過上方護層至內部電路之分佈之俯視線路圖。內部電路之電源與接地節點兩者均被連接至上方護層金屬。ESD保護電路係被連接至上方護層電源與接地線路、匯流排(metal bus)或平面(metal plane)。
圖14A為根據一項具體實施例之外部電源至內部電路之分佈之橫截面表示圖。
圖14B為根據一項具體實施例之外部電源經過上方護層金屬至內部電路之分佈之橫截面表示圖。ESD保護電路係被連接至上方護層金屬。
圖14C為根據一項具體實施例之外部電源與外部接地經過上方護層金屬至內部電路之分佈之橫截面表示圖。內部電路之電源與接地節點兩者均被連接至上方護層金屬。電源線、線路或平面(metal plane)係在第二個上方保護金屬層中，然而接地線、線路或平面(metal plane)係在第二個上方保護金屬層下方之第一個上方保護金屬層中。ESD保護電路係被連接至上方護層金屬。
圖14D為根據一項具體實施例之外部電源經過上方護層金屬至內部電路之分佈之橫截面表示圖。ESD保護電路係被連接至上方護層金屬。此圖係類似圖14B，惟另一個聚合體層係在最底部上方保護金屬層與保護層之間形成。
圖15A與圖15B為根據一項具體實施例之起始材料之描繪。該起始材料為晶圓。本發明揭示內容之上方護層體系係欲被建立在該晶圓上。圖15B在具有選用金屬罩蓋覆蓋於藉由保護層中之開孔所外露之金屬墊片或線路上係與圖15A不同。
圖15C至圖15L顯示根據一項具體實施例之以兩個金屬層形成上方護層體系之處理步驟，其中各金屬層係藉由壓花製程形成。
圖15M為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括上方護層體系在半導體晶圓之保護層上。
圖16A至圖16M顯示根據一項具體實施例之以兩個金屬層形成上方護層體系之處理步驟，其中第一個上方保護金屬層係藉由雙壓花製程形成，然而第二個上方保護金屬層係藉由單壓花(壓花)製程形成。
圖17A至圖17J顯示根據一項具體實施例之以三個金屬層形成上方護層體系之處理步驟。第一個與第二個上方保護金屬層係藉由一或多種適當製程形成，例如藉由雙壓花製程，然而第三個(最頂部)上方保護金屬層係藉由一或多種適當製程形成，例如藉由單壓花(壓花)製程。
圖18A至圖18I顯示根據一項具體實施例之以三個金屬層形成上方護層體系之處理步驟。第一個與第三個上方保護金屬層係藉由一或多種適當製程形成，例如藉由單壓花(壓花)製程，然而第二個上方保護金屬層係藉由一或多種適當製程形成，例如藉由雙壓花製程。
圖19A至圖19I顯示根據一項具體實施例之以兩個金屬層形成上方護層體系之處理步驟。第一個上方保護金屬層係藉由一或多種適當製程形成，例如藉由雙壓花製程，然而第二個(最頂部)上方保護金屬層係藉由一或多種適當製程形成，例如藉由單壓花(壓花)製程。
圖20係說明根據一項具體實施例之關於計算上方護層體系與微細線條體系中金屬線或線路之每單位長度之電容之模型。
圖21與22顯示根據一項具體實施例之MOS電晶體之俯視圖，其可為PMOS電晶體或NMOS電晶體。
圖23A-23M顯示根據一項具體實施例之關於封裝DRAM晶片之橫截面圖。
圖23N顯示根據一項具體實施例之關於DRAM晶片之晶片封裝之俯視圖。
圖24A顯示根據一項具體實施例之半導體晶圓之橫截面圖。
圖24B為根據一項具體實施例之橫截面圖，顯示一種使圖24A中所示半導體晶圓之矽基板薄化之製程。
圖24C為根據一項具體實施例之圖24B中所示半導體晶圓之橫截面圖，包括穿透矽通孔在半導體晶圓之矽基板中，且包括絕緣層在穿透矽通孔之側壁上及在矽基板之背側上。
圖24D-24H為根據一項具體實施例之橫截面圖，顯示一種在圖24B中所示半導體晶圓之矽基板中形成穿透矽通孔，與在穿透矽通孔之側壁上及在矽基板之背側上形成絕緣層之製程。
圖24I-24N為根據一項具體實施例之橫截面圖，顯示另一種在圖24B中所示半導體晶圓之矽基板中形成穿透矽通孔，與在穿透矽通孔之側壁上及在矽基板之背側上形成絕緣層之製程。
圖25A-25L為根據一項具體實施例之橫截面圖，顯示一種在圖24C中所示半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖25M-25T為根據一項具體實施例之半導體晶圓之橫截面圖。
圖25U、25V及25W為根據一項具體實施例之封裝之橫截面圖。
圖26A-26G為根據一項具體實施例之橫截面圖，顯示一種在圖24C中所示半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖26H-26K為根據一項具體實施例之半導體晶圓之橫截面圖。
圖27A-27Q為根據一項具體實施例之橫截面圖，顯示一種在圖24C中所示半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖27R-27T為根據一項具體實施例之半導體晶圓之橫截面圖。
圖28A-28F為根據一項具體實施例之橫截面圖，顯示一種在圖24C中所示半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖28G-28I為根據一項具體實施例之半導體晶圓之橫截面圖。
圖28J為根據一項具體實施例之晶片封裝之橫截面圖。
圖29A-29T顯示根據一項具體實施例之半導體晶片之簡化電路圖。
圖30A-30I為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖30J、30K及30L為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括上方護層體系在半導體晶圓之保護層上與底部體系在半導體晶圓之背側上。
圖30M與30N為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括金屬墊片、凸塊或線路在半導體晶圓矽基板之主動側面上，且包括底部體系在矽側面之背側上。
圖31A-31G為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖31H與31I為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括上方護層體系在半導體晶圓之保護層上與底部體系在半導體晶圓之背側上。
圖31J為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括金屬墊片、凸塊或線路在半導體晶圓矽基板之主動側面上，且包括底部體系在矽側面之背側上。
圖32A-32R為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖32S與32T為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括金屬墊片、凸塊或線路在半導體晶圓矽基板之主動側面上，且包括底部體系在矽側面之背側上。
圖32U為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程。
圖33A-33K為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖33L為根據一項具體實施例之橫截面圖，顯示圖33K中所示之半導體晶圓，具有上方護層體系在半導體晶圓矽基板之主動側面上。
圖33M為根據一項具體實施例之橫截面圖，顯示圖33K中所示之半導體晶圓，具有金屬墊片、凸塊或線路在半導體晶圓矽基板之主動側面上。
圖33N-33S為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之背側上形成底部結構技術之底部體系之製程。
圖33T與33U為根據一項具體實施例之半導體晶圓之橫截面圖。
圖33V顯示根據一項具體實施例之半導體晶圓之電容器之俯視圖。
圖33W顯示根據一項具體實施例之沿著圖33V中點線A-A所切割之橫截面圖。
圖33X顯示根據一項具體實施例之半導體晶圓之電容器之俯視圖。
圖33Y顯示根據一項具體實施例之沿著圖33X中點線A-A所切割之橫截面圖。
圖34A-34G為根據一項具體實施例之橫截面圖，顯示一種在半導體晶圓之保護層上形成超電容器、經構圖之電路層、金屬凸塊或立柱及兩個聚合體層之製程。
圖35A-35D為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，包括上方護層體系在半導體晶圓之保護層上，且包括底部體系、不連續感應器及不連續電容器在半導體晶圓之背側上。
圖36A-36D為根據一項具體實施例之晶片封裝模組之橫截面圖。
圖37A-37D與38A-38D為根據一項具體實施例之模組之橫截面圖。
圖39A、39H、39I及39J為根據一項具體實施例之電路圖，各顯示快取記憶晶片與晶片之界面電路。
圖39B與39C顯示根據一項具體實施例之快取記憶晶片中之晶片間電路之電路圖。
圖39D與39E顯示根據一項具體實施例之晶片中之晶片間電路之電路圖。
圖39F與39G顯示根據一項具體實施例之晶片中之晶片外緩衝器之電路圖。
圖40A-40F顯示根據一項具體實施例之如何計算晶片ESD單元之主動區域，及界定由一或多個ESD單元所構成之ESD電路之大小。
圖41顯示根據一項具體實施例之模組之橫截面圖，包括基板、射頻(RF)模組及經導線黏結之堆疊記憶體BGA封裝。
圖42A-42O為根據一項具體實施例之橫截面圖，顯示一種形成晶片之製程。
圖43A-43E為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，該晶圓最後係被切成多個快取記憶晶片。
圖44A-44C為根據一項具體實施例之橫截面圖，顯示一種使圖42N中所示晶片與圖43D中所示半導體晶圓黏結之製程。
圖45A與45B為根據一項具體實施例之電路圖，各顯示快取記憶晶片與晶片之界面電路。
圖46A-46N為根據一項具體實施例之橫截面圖，顯示一種形成半導體晶圓之製程，該晶圓最後係被切成多個快取記憶晶片。
圖47A-47C為根據一項具體實施例之橫截面圖，顯示一種形成處理器單元之製程。
圖47D-47F為根據一項具體實施例之橫截面圖，顯示一種形成處理器單元之製程。
圖47G-47I為根據一項具體實施例之橫截面圖，顯示一種形成處理器單元之製程。
圖47J-47L為根據一項具體實施例之橫截面圖，顯示一種形成處理器單元之製程。
圖48A顯示根據一項具體實施例之另一種堆疊DRAM BGA封裝1390。
圖48B顯示根據一項具體實施例之DRAM晶片1392之俯視圖，該晶片係被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內。
圖48C與48D顯示根據一項具體實施例之各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48B之F-F'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由濺射鋁所製成。
圖48E與48F顯示根據一項具體實施例之各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48B之F-F'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由電鍍銅或金所製成。
圖48G顯示根據一項具體實施例之DRAM晶片1392之俯視圖，該晶片係被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內。
圖48H與48I顯示根據一項具體實施例之各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48G之G-G'切割線被放置、組裝或併入圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由濺射鋁所製成。
圖48J與48K顯示根據一項具體實施例之各種類型DRAM晶片1392之橫截面圖，該晶片係沿著圖48G之G-G'切割線被組裝在圖48A中所示之堆疊DRAM BGA封裝1390內，且再分佈電路層1411係主要由電鍍銅或金所製成。
雖然某些具體實施例係經描繪於圖式中，但熟諳此藝者將明瞭的是，所描繪之具體實施例為說明性，且所示者之變型，以及本文中所述之其他具體實施例，可在本發明揭示內容之範圍內被設想到及實施。
P．．．輸出電壓節點
Tp．．．電源節點
Ts．．．接地節點
Ui．．．輸入節點
Uo．．．輸出節點
Up．．．電源節點
Us．．．接地節點
Vcc．．．輸出電壓
Vcc．．．電源電壓
Vdd．．．外部電源電壓
Vi．．．輸入節點
Vo．．．輸出節點
Vp．．．電源節點
Vs．．．接地節點
Vss．．．接地參考電壓
Wi．．．輸入節點
Wo．．．輸出節點
Wp．．．電源節點
Ws．．．接地節點
Xi．．．輸入節點
Xo．．．輸出節點
5．．．保護層
20．．．內部電路
21．．．內部電路
22．．．反或閘　內部電路
23．．．反及閘　內部電路
24．．．反或閘　內部電路
41．．．電壓調節器或轉換器電路
61'．．．微細線條金屬線路
81．．．金屬線路　金屬線路、匯流排(metal bus)或平面(metal plane)　粗金屬導體　電源互連體
81P．．．金屬線路　電源匯流排(metal bus)　電源互連體電源匯流排(metal bus)或平面(metal plane)
102．．．上方護層體系
511．．．開孔
512．．．開孔
514．．．開孔
519．．．開孔
519'．．．開孔
611．．．微細線條金屬結構　微細線條金屬線路或平面(metal plane)　微細線條電路金屬層
612．．．微細線條金屬線路或平面(metal plane)　微細線條金屬結構　微細線條電路金屬層
612a．．．微細線條金屬線路
612b．．．微細線條金屬線路
612c．．．微細線條金屬線路
614．．．微細線條金屬結構　微細線條金屬線路或平面(metal plane)　微細線條電路金屬層
619．．．微細線條電路層　微細線條金屬結構　微細線條金屬線路
619'．．．微細線條電路金屬層　微細線條金屬線路　微細線條金屬線路或平面(metal plane)　微細線條電路層　微細線條金屬結構

Claims (20)

  1. 一種模組，包含：基板；處理器單元，於該基板上，其中該處理器單元包含第一個快取記憶晶片於該基板上，與處理器晶片於該第一個快取記憶晶片上，其中該第一個快取記憶晶片係經過多個在該第一個快取記憶晶片與該處理器晶片間之微凸塊被連接至該處理器晶片，其中在該多個微凸塊之相鄰兩個間之節距係小於60微米；大量儲存器，於該基板上，其中該大量儲存器包含第一個記憶晶片於該基板上，與第二個記憶晶片於該第一個記憶晶片上，其中該第一個記憶晶片係經過至少一個第一個導線黏結導線被連接至該第二個記憶晶片；主記憶體，於該基板上，其中該主記憶體包含第一個動態隨機存取記憶晶片於該基板上，與第二個動態隨機存取記憶晶片於該第一個動態隨機存取記憶晶片上；及連接器，經連接至該基板。
  2. 如請求項1之模組，其中模組係在電腦、行動電話、可移動電腦電話、照像機、電子書、數位相框、汽車電子產品、3D影像顯示器、3D電視、3D影像遊樂器、投影機或用於雲端計算之伺服器中施行。
  3. 如請求項1之模組，其中該處理器晶片包含中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，繪圖處理單元(GPU)電路區塊，基帶電路區塊、數位訊號(signal)處理(DSP)電路區塊或無線區域網路(WLAN)電路區塊。
  4. 如請求項1之模組，其中該處理器晶片包含中央處理單元(CPU)晶片，經設計為x86構造或為非x86構造。
  5. 如請求項1之模組，其中該處理器晶片包含系統整合晶片(SOC)，包括基帶電路區塊、無線區域網路(WLAN)電路區塊及中央處理單元(CPU)電路區塊，經設計為x86構造或為非x86構造，但不包括任何繪圖處理單元(GPU)電路區塊。
  6. 如請求項1之模組，其中該第一個快取記憶晶片包含動態隨機存取記憶體(DRAM)晶片、同步動態隨機存取記憶體(SDRAM)晶片或靜態隨機存取記憶體(SRAM)晶片。
  7. 如請求項1之模組，其中該第一個快取記憶晶片具有記憶體大小在10百萬位元組與32十億位元組之間。
  8. 如請求項1之模組，其中該第一個快取記憶晶片係經過至少一個第二個導線黏結導線，被連接至該基板。
  9. 如請求項1之模組，其中該第一個快取記憶晶片包含矽基板，多個穿透矽通孔在該矽基板中，底部體系在該矽基板之背側上及在該多個穿透矽通孔中，第一個介電層在該矽基板之頂側上，第一個金屬層在該第一個介電層上，第二個介電層在該第一個金屬層上，第二個金屬層在該第二個介電層上，及保護層在該矽基板之頂側上，在該第一個與第二個介電層上，及在該第一個與第二個金屬層上，其中在該保護層中之多個開孔之每一個係在該第二個金屬層之多個接觸點之個別一個上，且該多個接觸點係在該多個開孔之底部上，其中該多個微凸塊係經過該多個開孔被連接至該多個接觸點，其中該底部體系包含金屬凸塊在該矽基板與該基板之間，其中該第一個快取記憶晶片係經過該金屬凸塊被連接至該基板。
  10. 如請求項1之模組，其中該第一個記憶晶片包含快閃記憶晶片或動態隨機存取記憶體(DRAM)晶片。
  11. 如請求項1之模組，其中該處理器單元進一步包含第二個快取記憶晶片於該處理器晶片上，其中該第二個快取記憶晶片係被連接至該處理器晶片。
  12. 如請求項1之模組，其中該第二個記憶晶片具有右邊部份，懸垂於該第一個記憶晶片上，及該第一個記憶晶片具有左邊部份，未垂直地在該第二個記憶晶片下方，其中該第二個記憶晶片具有左邊側壁，自該第一個記憶晶片凹陷。
  13. 如請求項1之模組，其進一步包含射頻(RF)模組於該基板上。
  14. 如請求項1之模組，其中該第一個動態隨機存取記憶晶片包含第一個矽基板，第一個介電層於該第一個矽基板上，第一個金屬層於該第一個介電層上，第二個介電層於該第一個金屬層上，第二個金屬層於該第二個介電層上，及第一個保護層於該第一個矽基板上，於該第一個與第二個介電層上，及在該第一個與第二個金屬層上，其中在該第一個保護層中之多個開孔之每一個係在該第二個金屬層之多個接觸點之個別一個上，且該多個接觸點係在該多個開孔之底部上，其中該第二個動態隨機存取記憶晶片包含第二個矽基板，多個穿透矽通孔在該第二個矽基板中，底部體系在該第二個矽基板之背側上及在該多個穿透矽通孔中，第三個介電層在該第二個矽基板之頂側上，第三個金屬層在該第三個介電層上，第四個介電層在該第三個金屬層上，第四個金屬層在該第四個介電層上，及第二個保護層在該第二個矽基板之頂側上，在該第三個與第四個介電層上，及在該第三個與第四個金屬層上，其中該底部體系包含金屬凸塊在該第二個矽基板與該第一個動態隨機存取記憶晶片之間，其中該金屬凸塊係經過該多個開孔之一被連接至該多個接觸點之一，其中該第二個動態隨機存取記憶晶片係經過該金屬凸塊被連接至該第一個動態隨機存取記憶晶片。
  15. 如請求項1之模組，其中該連接器係用於連接至充電器、遊樂器、顯示器或電視。
  16. 如請求項1之模組，其中該連接器包含通用串列匯流排(metal bus)(USB)、高解析度多媒體界面(HDMI)、顯示埠、IEEE 1394或光學連接器。
  17. 如請求項1之模組，其中該第一個快取記憶晶片包含第一個金屬墊片，第二個金屬墊片，具有第一個節點經連接至該第一個金屬墊片之測試界面電路，第一個晶片間緩衝器，經連接至該第一個金屬墊片及至該測試界面電路之第一個節點，晶片外緩衝器，具有第一個節點經連接至該測試界面電路之第二個節點，及第二個節點經連接至該第二個金屬墊片，及晶片外靜電排放(ESD)電路，經連接至該晶片外緩衝器之第二個節點及至該第二個金屬墊片，其中該多個微凸塊之一係在該第一個金屬墊片上，其中該多個微凸塊之一係經過該第一個金屬墊片被連接至該第一個晶片間緩衝器及至該測試界面電路之第一個節點，其中該第二個金屬墊片並不經過該第一個快取記憶晶片與該處理器晶片間之任何微凸塊向上連接至該處理器晶片。
  18. 如請求項17之模組，其中該晶片外緩衝器包含第一個NMOS電晶體，且該第一個晶片間緩衝器包含第二個NMOS電晶體，其中該第一個NMOS電晶體之物理通道寬度對物理通道長度之比例，係大於該第二個NMOS電晶體之物理通道寬度對物理通道長度之比例達超過3倍。
  19. 如請求項17之模組，其中該處理器晶片包含第三個金屬墊片，與經連接至該第三個金屬墊片之第二個晶片間緩衝器，其中該多個微凸塊之一係在該第一個與第三個金屬墊片之間，其中該多個微凸塊之一係經過該第三個金屬墊片被連接至該第二個晶片間緩衝器，其中該第一個晶片間緩衝器係依序經過該第一個金屬墊片、該多個微凸塊之一及該第三個金屬墊片，被連接至該第二個晶片間緩衝器。
  20. 如請求項19之模組，其中沒有靜電排放(ESD)電路經連接至該第一個晶片間緩衝器與該第二個晶片間緩衝器間之路徑。
TW099107175A 2009-03-30 2010-03-11 使用頂部後護層技術及底部結構技術之積體電路晶片 TWI478313B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US16447309P 2009-03-30 2009-03-30

Publications (2)

Publication Number Publication Date
TW201108387A TW201108387A (en) 2011-03-01
TWI478313B true TWI478313B (zh) 2015-03-21

Family

ID=42783981

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099107175A TWI478313B (zh) 2009-03-30 2010-03-11 使用頂部後護層技術及底部結構技術之積體電路晶片

Country Status (7)

Country Link
US (2) US8456856B2 (zh)
EP (1) EP2414801B1 (zh)
JP (2) JP5714564B2 (zh)
KR (1) KR101307490B1 (zh)
CN (2) CN102379037B (zh)
TW (1) TWI478313B (zh)
WO (1) WO2010114687A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056154B2 (en) 2016-09-14 2018-08-21 Micron Technology, Inc. Apparatuses and methods for flexible fuse transmission
US10381103B2 (en) 2017-08-18 2019-08-13 Micron Technology, Inc. Apparatuses and methods for latching redundancy repair addresses to avoid address bits overwritten at a repair block
US10443531B2 (en) 2017-08-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods for storing redundancy repair information for memories

Families Citing this family (289)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5079342B2 (ja) * 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
WO2008103752A1 (en) * 2007-02-21 2008-08-28 Rambus Inc. High-speed memory package
FR2925980B1 (fr) * 2007-12-28 2010-06-04 St Microelectronics Sa Plot de contact electrique
JP5438980B2 (ja) * 2009-01-23 2014-03-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8110926B2 (en) * 2009-01-30 2012-02-07 Broadcom Corporation Redistribution layer power grid
US8456856B2 (en) 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
KR101169531B1 (ko) * 2009-07-03 2012-07-27 가부시키가이샤 테라미크로스 반도체구성체 및 그 제조방법과 반도체장치 및 그 제조방법
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
KR101143398B1 (ko) * 2009-07-30 2012-05-22 에스케이하이닉스 주식회사 반도체 집적회로
US20110080184A1 (en) * 2009-10-01 2011-04-07 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US8531199B2 (en) * 2009-10-01 2013-09-10 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
WO2011044289A1 (en) * 2009-10-07 2011-04-14 Rain Bird Corporation Volumetric budget based irrigation control
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置
US9024431B2 (en) 2009-10-29 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die contact structure and method
JP5544872B2 (ja) * 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8237460B1 (en) * 2010-02-18 2012-08-07 Amkor Technology, Inc. Pogo pin inserting device for testing semiconductor devices and method therefor
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
KR20110112707A (ko) * 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
US8502372B2 (en) 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
JP2012064891A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
TWI664631B (zh) * 2010-10-05 2019-07-01 日商半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
US8927909B2 (en) * 2010-10-11 2015-01-06 Stmicroelectronics, Inc. Closed loop temperature controlled circuit to improve device stability
US9431298B2 (en) * 2010-11-04 2016-08-30 Qualcomm Incorporated Integrated circuit chip customization using backside access
FR2969381A1 (fr) * 2010-12-21 2012-06-22 St Microelectronics Crolles 2 Puce electronique comportant des piliers de connexion, et procede de fabrication
FR2970119B1 (fr) * 2010-12-30 2013-12-13 St Microelectronics Crolles 2 Sas Puce de circuits integres et procede de fabrication.
FR2970118B1 (fr) 2010-12-30 2013-12-13 St Microelectronics Crolles 2 Puce de circuits integres et procede de fabrication.
US8921976B2 (en) * 2011-01-25 2014-12-30 Stmicroelectronics, Inc. Using backside passive elements for multilevel 3D wafers alignment applications
US8598465B2 (en) * 2011-01-27 2013-12-03 Northrop Grumman Systems Corporation Hermetic circuit ring for BCB WSA circuits
TWI446500B (zh) * 2011-01-27 2014-07-21 Xintec Inc 晶片封裝體及其形成方法
US8889995B2 (en) 2011-03-03 2014-11-18 Skyworks Solutions, Inc. Wire bond pad system and method
KR20120119960A (ko) * 2011-04-21 2012-11-01 삼성전자주식회사 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US9402319B2 (en) 2011-05-11 2016-07-26 Vlt, Inc. Panel-molded electronic assemblies
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
US20140204102A1 (en) * 2011-05-19 2014-07-24 The Trustees Of Columbia University In The City Of New York Using graphics processing units in control and/or data processing systems
US20190027409A1 (en) * 2011-06-28 2019-01-24 Monolithic 3D Inc. A 3d semiconductor device and system
KR20130007120A (ko) * 2011-06-29 2013-01-18 에스케이하이닉스 주식회사 반도체 장치 및 그의 테스트 방법
TWI470760B (zh) * 2011-07-21 2015-01-21 Xintec Inc 晶片封裝體及其形成方法
TWI447889B (zh) * 2011-08-05 2014-08-01 Chipmos Technologies Inc 晶片封裝結構
US8912649B2 (en) * 2011-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy flip chip bumps for reducing stress
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
US9437512B2 (en) * 2011-10-07 2016-09-06 Mediatek Inc. Integrated circuit package structure
US10475759B2 (en) * 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US9117677B2 (en) * 2011-10-13 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit having a resistor and method of forming the same
US10131534B2 (en) * 2011-10-20 2018-11-20 Snaptrack, Inc. Stacked vias for vertical integration
US10109606B2 (en) 2011-10-27 2018-10-23 Global Circuit Innovations, Inc. Remapped packaged extracted die
US9870968B2 (en) 2011-10-27 2018-01-16 Global Circuit Innovations Incorporated Repackaged integrated circuit and assembly method
US10177054B2 (en) 2011-10-27 2019-01-08 Global Circuit Innovations, Inc. Method for remapping a packaged extracted die
US10147660B2 (en) 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
US10002846B2 (en) 2011-10-27 2018-06-19 Global Circuit Innovations Incorporated Method for remapping a packaged extracted die with 3D printed bond connections
US9966319B1 (en) * 2011-10-27 2018-05-08 Global Circuit Innovations Incorporated Environmental hardening integrated circuit method and apparatus
US10128161B2 (en) 2011-10-27 2018-11-13 Global Circuit Innovations, Inc. 3D printed hermetic package assembly and method
US9935028B2 (en) 2013-03-05 2018-04-03 Global Circuit Innovations Incorporated Method and apparatus for printing integrated circuit bond connections
US8569856B2 (en) * 2011-11-03 2013-10-29 Omnivision Technologies, Inc. Pad design for circuit under pad in semiconductor devices
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
KR101327081B1 (ko) 2011-11-04 2013-11-07 엘지이노텍 주식회사 무선전력 수신장치 및 그 제어 방법
US9817029B2 (en) * 2011-12-07 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Test probing structure
US8987606B2 (en) * 2011-12-13 2015-03-24 Empire Technology Development Llc Elastomer adhesions
JP2013232620A (ja) * 2012-01-27 2013-11-14 Rohm Co Ltd チップ部品
US9263412B2 (en) * 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US8683870B2 (en) * 2012-03-15 2014-04-01 Meggitt (Orange County), Inc. Sensor device with stepped pads for connectivity
US8750011B2 (en) * 2012-03-19 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ROM cells
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
JP6001893B2 (ja) * 2012-03-23 2016-10-05 ローム株式会社 セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法
US8946057B2 (en) * 2012-04-24 2015-02-03 Applied Materials, Inc. Laser and plasma etch wafer dicing using UV-curable adhesive film
US9190348B2 (en) 2012-05-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Scheme for connector site spacing and resulting structures
CN104410373B (zh) 2012-06-14 2016-03-09 西凯渥资讯处理科技公司 包含相关系统、装置及方法的功率放大器模块
US8969177B2 (en) 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
JP6036083B2 (ja) * 2012-09-21 2016-11-30 株式会社ソシオネクスト 半導体装置及びその製造方法並びに電子装置及びその製造方法
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9615453B2 (en) 2012-09-26 2017-04-04 Ping-Jung Yang Method for fabricating glass substrate package
US8803283B2 (en) * 2012-09-27 2014-08-12 Intel Corporation Vertical meander inductor for small core voltage regulators
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP5439567B1 (ja) * 2012-10-11 2014-03-12 株式会社東芝 半導体装置
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US9034752B2 (en) * 2013-01-03 2015-05-19 Micron Technology, Inc. Methods of exposing conductive vias of semiconductor devices and associated structures
CA2898598C (en) 2013-01-18 2023-01-03 Yale University Superconducting device with at least one enclosure
US10424712B2 (en) * 2013-01-18 2019-09-24 Yale University Methods for making a superconducting device with at least one enclosure
US8896094B2 (en) 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
US20140210111A1 (en) * 2013-01-25 2014-07-31 Apple Inc. Embedded package on package systems
KR101984831B1 (ko) * 2013-01-31 2019-05-31 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US8907500B2 (en) * 2013-02-04 2014-12-09 Invensas Corporation Multi-die wirebond packages with elongated windows
JP6211772B2 (ja) * 2013-02-14 2017-10-11 ローム株式会社 Ｌｓｉのｅｓｄ保護回路および半導体装置
US20140241062A1 (en) * 2013-02-27 2014-08-28 Lsi Corporation Modular, Scalable Rigid Flex Memory Module
CN205081096U (zh) 2013-02-28 2016-03-09 株式会社村田制作所 Esd保护器件
JPWO2014132938A1 (ja) * 2013-02-28 2017-02-02 株式会社村田製作所 半導体装置およびｅｓｄ保護デバイス
JP5843045B2 (ja) 2013-02-28 2016-01-13 株式会社村田製作所 半導体装置
US20140252571A1 (en) * 2013-03-06 2014-09-11 Maxim Integrated Products, Inc. Wafer-level package mitigated undercut
US9449945B2 (en) * 2013-03-08 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Filter and capacitor using redistribution layer and micro bump layer
US9006900B2 (en) * 2013-03-11 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with advanced pad structure resistant to plasma damage and method for forming the same
US8916972B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion between post-passivation interconnect structure and polymer
US20140266286A1 (en) * 2013-03-13 2014-09-18 Qualcomm Incorporated Through-substrate via with a fuse structure
CN205452284U (zh) 2013-04-05 2016-08-10 株式会社村田制作所 Esd保护器件
US9123686B2 (en) 2013-04-12 2015-09-01 Western Digital Technologies, Inc. Thermal management for solid-state drive
US9214433B2 (en) * 2013-05-21 2015-12-15 Xilinx, Inc. Charge damage protection on an interposer for a stacked die assembly
US9059123B2 (en) * 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
WO2015015566A1 (ja) * 2013-07-30 2015-02-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
TWI511257B (zh) * 2013-07-30 2015-12-01 Univ Nat Chiao Tung 半導體元件之內連接結構
US9478498B2 (en) 2013-08-05 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Through package via (TPV)
US8890223B1 (en) * 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
TWI576870B (zh) 2013-08-26 2017-04-01 精材科技股份有限公司 電感結構及其製作方法
CN103456353A (zh) * 2013-09-04 2013-12-18 东南大学 一种用于sram亚阈值地址解码器的驱动电路
JP2015065553A (ja) * 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US20150097268A1 (en) * 2013-10-07 2015-04-09 Xintec Inc. Inductor structure and manufacturing method thereof
KR102116896B1 (ko) * 2013-10-14 2020-06-01 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6678102B2 (ja) 2013-10-15 2020-04-08 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ 低雑音ジョセフソン接合系方向性増幅器
US20150109025A1 (en) * 2013-10-18 2015-04-23 Qualcomm Incorporated Area saving in latch arrays
EP2866040B1 (en) * 2013-10-22 2017-07-19 Nxp B.V. Circuit and method for detection of IC connection failure
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US9379078B2 (en) * 2013-11-07 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D die stacking structure with fine pitches
US10271134B2 (en) * 2013-11-22 2019-04-23 Covarx Corporation 2D matrix array backing interconnect assembly, 2D ultrasonic transducer array, and method of manufacture
US9436790B1 (en) * 2013-11-25 2016-09-06 Marvell International Ltd. Systems and methods for integrated circuit design
US9287227B2 (en) 2013-11-29 2016-03-15 STMicroelectronics (Shenzhen) R&D Co. Ltd Electronic device with first and second contact pads and related methods
US9496173B2 (en) * 2013-12-20 2016-11-15 Intel Corporation Thickened stress relief and power distribution layer
US9559040B2 (en) * 2013-12-30 2017-01-31 International Business Machines Corporation Double-sided segmented line architecture in 3D integration
JP2015135869A (ja) * 2014-01-16 2015-07-27 株式会社テラプローブ 半導体装置、及び半導体装置の製造方法
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9245825B2 (en) 2014-01-23 2016-01-26 Sandisk Technologies Inc. I/O pin capacitance reduction using TSVS
TWI576869B (zh) * 2014-01-24 2017-04-01 精材科技股份有限公司 被動元件結構及其製作方法
CN104810244B (zh) * 2014-01-26 2018-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法、半导体器件和电子装置
US9472545B2 (en) * 2014-01-31 2016-10-18 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with electrostatic discharge (ESD) protection
US9373594B2 (en) * 2014-02-13 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Under bump metallization
US9948254B2 (en) 2014-02-21 2018-04-17 Yale University Wireless Josephson bifurcation amplifier
US9852998B2 (en) 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
KR20150138703A (ko) * 2014-06-02 2015-12-10 에스케이하이닉스 주식회사 스택 패키지
KR102207162B1 (ko) 2014-06-11 2021-01-25 삼성전자주식회사 카메라 장치 및 카메라 장치를 구비한 전자 장치
US20160014900A1 (en) * 2014-07-10 2016-01-14 United Technologies Corporation Apparatus, system, and method for electronics manufacturing using direct write with fabricated foils
US9589927B2 (en) * 2014-09-19 2017-03-07 Nxp Usa, Inc. Packaged RF amplifier devices with grounded isolation structures and methods of manufacture thereof
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
US9620453B2 (en) * 2014-10-13 2017-04-11 Globalfoundries Inc. Semiconductor structure including a layer of a first metal between a diffusion barrier layer and a second metal and method for the formation thereof
US9406572B2 (en) * 2014-10-30 2016-08-02 Infineon Technologies Ag Method for processing a substrate and a method of process screening for integrated circuits
US9698116B2 (en) * 2014-10-31 2017-07-04 Nxp Usa, Inc. Thick-silver layer interface for a semiconductor die and corresponding thermal layer
CN105575959B (zh) * 2014-11-21 2018-06-15 威盛电子股份有限公司 集成电路装置
US20160155723A1 (en) * 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
US10102327B2 (en) 2014-12-31 2018-10-16 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips
US10097182B2 (en) 2014-12-31 2018-10-09 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips
US9936580B1 (en) 2015-01-14 2018-04-03 Vlt, Inc. Method of forming an electrical connection to an electronic module
US9967984B1 (en) 2015-01-14 2018-05-08 Vlt, Inc. Power adapter packaging
US9455402B2 (en) * 2015-01-23 2016-09-27 Macronix International Co., Ltd. Resistive memory device with ring-shaped metal oxide on top surfaces of ring-shaped metal layer and barrier layer
EP3262697B1 (en) 2015-02-27 2021-10-13 Yale University Techniques for producing quantum amplifiers and related systems and methods
CN107251435B (zh) 2015-02-27 2021-03-12 耶鲁大学 基于约瑟夫逊结的循环器以及相关系统和方法
WO2016138395A1 (en) 2015-02-27 2016-09-01 Yale University Techniques for coupling plannar qubits to non-planar resonators and related systems and methods
US9633883B2 (en) 2015-03-20 2017-04-25 Rohinni, LLC Apparatus for transfer of semiconductor devices
WO2016161161A1 (en) * 2015-03-31 2016-10-06 Cree, Inc. Light emitting diodes and methods with encapsulation
SG11201708202TA (en) 2015-04-17 2017-11-29 Univ Yale Wireless josephson parametric converter
JP6504601B2 (ja) * 2015-05-13 2019-04-24 ローム株式会社 半導体装置
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US20170047276A1 (en) * 2015-08-13 2017-02-16 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US9893048B2 (en) * 2015-09-14 2018-02-13 Qualcomm Incorporated Passive-on-glass (POG) device and method
CN106556790B (zh) * 2015-09-24 2020-05-12 中芯国际集成电路制造(上海)有限公司 一种硅通孔传感器及检测方法、电子装置
US20170093442A1 (en) 2015-09-28 2017-03-30 Skyworks Solutions, Inc. Integrated front-end architecture for carrier aggregation
US9935076B1 (en) 2015-09-30 2018-04-03 Apple Inc. Structure and method for fabricating a computing system with an integrated voltage regulator module
US9875988B2 (en) * 2015-10-29 2018-01-23 Semtech Corporation Semiconductor device and method of forming DCALGA package using semiconductor die with micro pillars
US9691723B2 (en) 2015-10-30 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connector formation methods and packaged semiconductor devices
CN105448963B (zh) * 2015-12-04 2019-06-04 上海兆芯集成电路有限公司 晶体管以及电流源装置
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
KR20180091936A (ko) * 2016-01-06 2018-08-16 캐보트 마이크로일렉트로닉스 코포레이션 저-k 기재의 연마 방법
CN108698815B (zh) 2016-01-15 2022-04-08 耶鲁大学 用于操纵双量子位量子态的技术及相关系统和方法
JP6661396B2 (ja) * 2016-01-29 2020-03-11 キヤノン株式会社 半導体装置および電子機器
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
CN105742283B (zh) * 2016-02-29 2018-01-30 三星半导体(中国)研究开发有限公司 倒置堆叠封装件
TWI600351B (zh) * 2016-03-18 2017-09-21 慧榮科技股份有限公司 印刷電路板以及元件製造方法
JP2017175047A (ja) * 2016-03-25 2017-09-28 ソニー株式会社 半導体装置、固体撮像素子、撮像装置、および電子機器
US20170288780A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Optoelectronic transceiver assemblies
US11336167B1 (en) 2016-04-05 2022-05-17 Vicor Corporation Delivering power to semiconductor loads
US10158357B1 (en) 2016-04-05 2018-12-18 Vlt, Inc. Method and apparatus for delivering power to semiconductors
US10903734B1 (en) 2016-04-05 2021-01-26 Vicor Corporation Delivering power to semiconductor loads
US10362678B2 (en) 2016-04-18 2019-07-23 Skyworks Solutions, Inc. Crystal packaging with conductive pillars
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
US10269769B2 (en) 2016-04-18 2019-04-23 Skyworks Solutions, Inc. System in package with vertically arranged radio frequency componentry
US10297576B2 (en) 2016-04-18 2019-05-21 Skyworks Solutions, Inc. Reduced form factor radio frequency system-in-package
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
TWI610081B (zh) * 2016-05-27 2018-01-01 蘇州明皜傳感科技有限公司 量測微電容之探針卡
JP6766184B2 (ja) * 2016-06-03 2020-10-07 インテグリス・インコーポレーテッド ハフニア及びジルコニアの蒸気相エッチング
DE102016111321B4 (de) * 2016-06-21 2018-05-03 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelemente
EP3264455B1 (en) * 2016-06-30 2021-05-26 Nxp B.V. A flip chip circuit
US10034407B2 (en) * 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
SG11201811413QA (en) * 2016-07-25 2019-02-27 Hoya Corp Mask blank, transfer mask, method for producing transfer mask, and method for manufacturing semiconductor device
US10312193B2 (en) * 2016-08-12 2019-06-04 Qualcomm Incorporated Package comprising switches and filters
US10423878B2 (en) * 2016-09-07 2019-09-24 International Business Machines Corporation Artificial neuron apparatus
US9922922B1 (en) * 2016-09-16 2018-03-20 Omnivision Technologies, Inc. Microchip with cap layer for redistribution circuitry and method of manufacturing the same
WO2018063292A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Data storage system using wafer-level packaging
KR102711053B1 (ko) * 2016-10-04 2024-09-30 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
KR102393946B1 (ko) 2016-10-07 2022-05-03 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10672745B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10141215B2 (en) 2016-11-03 2018-11-27 Rohinni, LLC Compliant needle for direct transfer of semiconductor devices
US9875958B1 (en) 2016-11-09 2018-01-23 International Business Machines Corporation Trace/via hybrid structure and method of manufacture
JP6698499B2 (ja) * 2016-11-15 2020-05-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10471545B2 (en) 2016-11-23 2019-11-12 Rohinni, LLC Top-side laser for direct transfer of semiconductor devices
US10504767B2 (en) 2016-11-23 2019-12-10 Rohinni, LLC Direct transfer apparatus for a pattern array of semiconductor device die
JP2018092690A (ja) * 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体集積システム
TWI800014B (zh) 2016-12-29 2023-04-21 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10062588B2 (en) 2017-01-18 2018-08-28 Rohinni, LLC Flexible support substrate for transfer of semiconductor devices
US9972581B1 (en) * 2017-02-07 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Routing design of dummy metal cap and redistribution line
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
JP6800788B2 (ja) 2017-03-15 2020-12-16 キオクシア株式会社 半導体記憶装置
US20180350732A1 (en) * 2017-06-01 2018-12-06 Applied Materials, Inc. Small vias in a polymer layer disposed on a substrate
US20190088695A1 (en) 2017-09-18 2019-03-21 Stmicroelectronics (Crolles 2) Sas Bonding pad architecture using capacitive deep trench isolation (cdti) structures for electrical connection
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
US11245329B2 (en) 2017-09-29 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Power module
KR102481203B1 (ko) 2017-11-23 2022-12-27 삼성전자주식회사 이상 전압 차단을 위한 캐패시터와 연결된 커넥터 및 이를 구비한 전자 장치
US11737376B2 (en) 2017-12-11 2023-08-22 Yale University Superconducting nonlinear asymmetric inductive element and related systems and methods
JP2019121640A (ja) * 2017-12-28 2019-07-22 ルネサスエレクトロニクス株式会社 半導体装置
US10797020B2 (en) 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
US10403564B2 (en) * 2017-12-30 2019-09-03 Intel Corporation Dual-damascene zero-misalignment-via process for semiconductor packaging
US10115645B1 (en) 2018-01-09 2018-10-30 Global Circuit Innovations, Inc. Repackaged reconditioned die method and assembly
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
EP3525232A1 (en) * 2018-02-09 2019-08-14 Nexperia B.V. Semiconductor device and method of manufacturing the same
US10741477B2 (en) * 2018-03-23 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US10861804B2 (en) * 2018-03-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for enhancing insertion loss performance of an antenna switch
US10600774B2 (en) * 2018-04-06 2020-03-24 Qualcomm Incorporated Systems and methods for fabrication of gated diodes with selective epitaxial growth
US10410905B1 (en) 2018-05-12 2019-09-10 Rohinni, LLC Method and apparatus for direct transfer of multiple semiconductor devices
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10840906B2 (en) * 2018-05-15 2020-11-17 Curators Of The University Of Missouri Cross-talk computing foundation for digital logic
US11249384B2 (en) * 2018-06-29 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Mask for EUV lithography and method of manufacturing the same
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
US10700041B2 (en) * 2018-09-21 2020-06-30 Facebook Technologies, Llc Stacking of three-dimensional circuits including through-silicon-vias
US20200098684A1 (en) * 2018-09-26 2020-03-26 Nxp Usa, Inc. Transistor, packaged device, and method of fabrication
US10672703B2 (en) 2018-09-26 2020-06-02 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of fabrication
US11094571B2 (en) 2018-09-28 2021-08-17 Rohinni, LLC Apparatus to increase transferspeed of semiconductor devices with micro-adjustment
US11526649B2 (en) 2018-10-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive isolation structure insert for reversed signals
US10985134B2 (en) * 2018-11-09 2021-04-20 Nanya Technology Corporation Method and system of manufacturing stacked wafers
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN111554680B (zh) 2018-12-10 2023-09-05 钰创科技股份有限公司 统一集成电路系统
US11223355B2 (en) 2018-12-12 2022-01-11 Yale University Inductively-shunted transmon qubit for superconducting circuits
CN111384034B (zh) * 2018-12-29 2022-03-04 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及其制造方法
WO2020150348A1 (en) 2019-01-17 2020-07-23 Yale University Josephson nonlinear circuit
JP7332304B2 (ja) * 2019-02-14 2023-08-23 キオクシア株式会社 半導体装置およびその製造方法
JP7364343B2 (ja) * 2019-02-26 2023-10-18 浜松ホトニクス株式会社 光検出装置の製造方法、及び光検出装置
US10840216B2 (en) * 2019-03-05 2020-11-17 Cerebras Systems Inc. Systems and methods for powering an integrated circuit having multiple interconnected die
CN111696952A (zh) * 2019-03-13 2020-09-22 住友电工光电子器件创新株式会社 微波集成电路
EP3712630B1 (en) * 2019-03-20 2021-04-28 LEM International SA Magnetic field sensor
CN113661578B (zh) * 2019-04-09 2024-06-28 ams有限公司 用于与焊盘的欧姆接触的氧化铟锡(ito)层的片上集成
JP2020178010A (ja) * 2019-04-17 2020-10-29 キオクシア株式会社 半導体記憶装置
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
KR20210006121A (ko) * 2019-07-08 2021-01-18 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
WO2021026865A1 (zh) * 2019-08-15 2021-02-18 深圳市汇顶科技股份有限公司 一种芯片互连结构、芯片及芯片互连方法
US11393808B2 (en) * 2019-10-02 2022-07-19 Qualcomm Incorporated Ultra-low profile stacked RDL semiconductor package
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
TWI770541B (zh) * 2019-11-28 2022-07-11 南韓商三星電子股份有限公司 半導體封裝
FR3104317A1 (fr) 2019-12-04 2021-06-11 Stmicroelectronics (Tours) Sas Procédé de fabrication de puces électroniques
FR3104315B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104316B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
CN111128934B (zh) * 2019-12-16 2021-08-24 华虹半导体(无锡)有限公司 铝垫结构的形成方法以及包含铝垫结构的器件
US11600498B2 (en) * 2019-12-31 2023-03-07 Texas Instruments Incorporated Semiconductor package with flip chip solder joint capsules
KR20210095442A (ko) * 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2021150626A (ja) * 2020-03-24 2021-09-27 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
US11552084B2 (en) * 2020-03-31 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Shared bit lines for memory cells
US11243573B2 (en) * 2020-04-28 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, display apparatus and manufacturing method of semiconductor package
CN111650631B (zh) * 2020-05-22 2023-06-02 苏州研材微纳科技有限公司 多丝正比计数器中金属丝网的装配方法
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
TWI780668B (zh) * 2020-05-28 2022-10-11 日商村田製作所股份有限公司 用於半導體複合裝置之模組
DE102021105366A1 (de) 2020-06-25 2021-12-30 Samsung Electronics Co., Ltd. Halbleiterpackage
US11239220B2 (en) * 2020-06-30 2022-02-01 Nanya Technology Corporation Semiconductor package and method of fabricating the same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
CN113973431B (zh) * 2020-07-23 2023-08-18 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
JP7259130B2 (ja) 2020-08-06 2023-04-17 長江存儲科技有限責任公司 ３次元メモリのためのマルチダイピーク電力管理
US12100630B2 (en) * 2020-11-13 2024-09-24 Macom Technology Solutions Holdings, Inc. Packaged RF power device with PCB routing outside protective member
US11508680B2 (en) 2020-11-13 2022-11-22 Global Circuit Innovations Inc. Solder ball application for singular die
US11410927B2 (en) * 2020-11-24 2022-08-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming thereof
CN112857628B (zh) * 2021-04-02 2022-05-17 厦门市敬微精密科技有限公司 一种mems电容式压力传感器芯片及其制造工艺
US11742323B2 (en) * 2021-04-27 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US11610625B2 (en) * 2021-06-16 2023-03-21 Sandisk Technologies Llc Hetero-plane data storage structures for non-volatile memory
TWI839620B (zh) 2021-06-30 2024-04-21 立積電子股份有限公司 半導體裝置及形成半導體裝置之方法
US11855057B2 (en) * 2021-07-08 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US12075709B2 (en) * 2021-07-16 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Tungsten via for a magnetic tunnel junction interconnect
US12057317B2 (en) * 2021-07-19 2024-08-06 Micron Technology, Inc. Conductive layers in memory array region and methods for forming the same
TWI769027B (zh) * 2021-07-27 2022-06-21 瑞昱半導體股份有限公司 靜電放電防護電路、驅動電路，以及預驅動電路及其積體電路版圖
CN115942605A (zh) * 2021-08-13 2023-04-07 康普技术有限责任公司 印刷电路板组件和基站天线
TWI789073B (zh) * 2021-10-25 2023-01-01 國立清華大學 射頻積體電路
US12028059B2 (en) * 2022-03-17 2024-07-02 Raytheon Company Common gate input circuit for III/V D-mode buffered FET logic (BFL)
CN115050653B (zh) * 2022-08-16 2022-12-30 宁波芯健半导体有限公司 Soi芯片的晶圆级封装方法、系统及存储介质
TWI831473B (zh) * 2022-11-15 2024-02-01 瑞昱半導體股份有限公司 半導體裝置及其布局方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046002A1 (en) * 2003-08-26 2005-03-03 Kang-Wook Lee Chip stack package and manufacturing method thereof
TW200537516A (en) * 2003-11-06 2005-11-16 Elpida Memory Inc Stacked memory, memory module and memory system
TW200608526A (en) * 2004-08-24 2006-03-01 Chipmos Technologies Inc Memory module and method for manufacturing the same
TW200611305A (en) * 2004-09-28 2006-04-01 Taiwan Semiconductor Mfg Co Ltd Package structure, fabrication method thereof and method of electrically connecting a plurality of semiconductor chips in a vertical stack
TW200802126A (en) * 2006-06-08 2008-01-01 Powertech Technology Inc Chip scale chip card with multiply chip back-to-back stack
TW200840004A (en) * 2007-03-16 2008-10-01 Powertech Technology Inc Memory card structure
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789231A (en) * 1980-11-25 1982-06-03 Hitachi Ltd Semiconductor circuit device
US4439727A (en) * 1981-12-21 1984-03-27 Ibm Corporation Low capacitance pad for semiconductor chip testing
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
KR100318257B1 (ko) * 1998-11-07 2002-04-22 박종섭 인쇄회로기판및그의신호배선방법
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
JP4569913B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
US6594153B1 (en) * 2000-06-27 2003-07-15 Intel Corporation Circuit package for electronic systems
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7209354B2 (en) * 2003-12-02 2007-04-24 Silicon Intergrated Systems Corp. Ball grid array package with heat sink device
US7209366B2 (en) * 2004-03-19 2007-04-24 Intel Corporation Delivery regions for power, ground and I/O signal paths in an IC package
JP4377269B2 (ja) * 2004-03-19 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100564621B1 (ko) * 2004-04-08 2006-03-28 삼성전자주식회사 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지
US7268419B2 (en) * 2004-06-17 2007-09-11 Apple Inc. Interposer containing bypass capacitors for reducing voltage noise in an IC device
JP3774468B2 (ja) * 2004-07-26 2006-05-17 株式会社システム・ファブリケーション・テクノロジーズ 半導体装置
US7224075B2 (en) * 2004-08-13 2007-05-29 Intel Corporation Methods and systems for attaching die in stacked-die packages
CN102290425B (zh) * 2004-08-20 2014-04-02 Kamiyacho知识产权控股公司 具有三维层叠结构的半导体器件的制造方法
JP2006080145A (ja) * 2004-09-07 2006-03-23 Nec Electronics Corp チップオンチップ型半導体集積回路装置
JP4551776B2 (ja) * 2005-01-17 2010-09-29 日本圧着端子製造株式会社 両面ｆｐｃ
CN1828890A (zh) * 2005-03-03 2006-09-06 因芬尼昂技术股份公司 具有重新路由层集成电路及堆叠管芯组
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US20080001271A1 (en) * 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
KR100894869B1 (ko) 2007-09-27 2009-04-24 한국생산기술연구원 나노 입자를 포함한 2원계 합금도금을 이용한 3원계 무연 솔더 미세범프와 그 형성방법
US8102663B2 (en) * 2007-09-28 2012-01-24 Oracle America, Inc. Proximity communication package for processor, cache and memory
US7880310B2 (en) * 2007-09-28 2011-02-01 Intel Corporation Direct device attachment on dual-mode wirebond die
US7767486B2 (en) * 2007-11-21 2010-08-03 Intel Corporation High-volume on-wafer heterogeneous packaging of optical interconnects
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
JP2009252036A (ja) * 2008-04-08 2009-10-29 Panasonic Corp メモリカード
US8006793B2 (en) * 2008-09-19 2011-08-30 Better Place GmbH Electric vehicle battery system
US7705447B2 (en) * 2008-09-29 2010-04-27 Intel Corporation Input/output package architectures, and methods of using same
US8456856B2 (en) 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US8501618B2 (en) * 2010-07-26 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming RDL wider than contact pad along first axis and narrower than contact pad along second axis
JP5789231B2 (ja) 2011-08-09 2015-10-07 徹自 上坂 浮力式動力発生方法
US9837303B2 (en) * 2012-03-23 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor method and device of forming a fan-out device with PWB vertical interconnect units
JP6021378B2 (ja) * 2012-03-29 2016-11-09 オリンパス株式会社 基板および半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046002A1 (en) * 2003-08-26 2005-03-03 Kang-Wook Lee Chip stack package and manufacturing method thereof
TW200537516A (en) * 2003-11-06 2005-11-16 Elpida Memory Inc Stacked memory, memory module and memory system
TW200608526A (en) * 2004-08-24 2006-03-01 Chipmos Technologies Inc Memory module and method for manufacturing the same
TW200611305A (en) * 2004-09-28 2006-04-01 Taiwan Semiconductor Mfg Co Ltd Package structure, fabrication method thereof and method of electrically connecting a plurality of semiconductor chips in a vertical stack
TW200802126A (en) * 2006-06-08 2008-01-01 Powertech Technology Inc Chip scale chip card with multiply chip back-to-back stack
TW200840004A (en) * 2007-03-16 2008-10-01 Powertech Technology Inc Memory card structure
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056154B2 (en) 2016-09-14 2018-08-21 Micron Technology, Inc. Apparatuses and methods for flexible fuse transmission
TWI693521B (zh) * 2016-09-14 2020-05-11 美商美光科技公司 用於可撓性熔絲傳輸之裝置與方法
US10381103B2 (en) 2017-08-18 2019-08-13 Micron Technology, Inc. Apparatuses and methods for latching redundancy repair addresses to avoid address bits overwritten at a repair block
US10443531B2 (en) 2017-08-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods for storing redundancy repair information for memories
US10867692B2 (en) 2017-08-18 2020-12-15 Micron Technology, Inc. Apparatuses and methods for latching redundancy repair addresses at a memory
US11015547B2 (en) 2017-08-18 2021-05-25 Micron Technology, Inc. Apparatuses and methods for storing redundancy repair information for memories

Also Published As

Publication number Publication date
EP2414801A1 (en) 2012-02-08
EP2414801B1 (en) 2021-05-26
TW201108387A (en) 2011-03-01
JP5714564B2 (ja) 2015-05-07
US20130242500A1 (en) 2013-09-19
JP2015073107A (ja) 2015-04-16
WO2010114687A1 (en) 2010-10-07
CN102379037A (zh) 2012-03-14
EP2414801A4 (en) 2016-11-16
CN105140136B (zh) 2018-02-13
US8456856B2 (en) 2013-06-04
KR20110130521A (ko) 2011-12-05
KR101307490B1 (ko) 2013-12-11
JP2012522398A (ja) 2012-09-20
CN105140136A (zh) 2015-12-09
US20100246152A1 (en) 2010-09-30
US9612615B2 (en) 2017-04-04
CN102379037B (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
TWI478313B (zh) 使用頂部後護層技術及底部結構技術之積體電路晶片
US7989954B2 (en) Integrated circuit chips with fine-line metal and over-passivation metal
US7592710B2 (en) Bond pad structure for wire bonding
US20170103970A1 (en) 3d integrated circuit package with through-mold first level interconnects
TW201117349A (en) System-in packages
CN101231993B (zh) 一种线路组件
CN101231998B (zh) 一种线路组件
CN101231994B (zh) 一种线路组件
CN101231997B (zh) 一种线路组件
CN101231995B (zh) 一种线路组件
CN101231996B (zh) 一种线路组件
TW200816373A (en) Circuit component and process for forming the same

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees