JP6211772B2 - Ｌｓｉのｅｓｄ保護回路および半導体装置 - Google Patents

Description

本発明は、ＬＳＩのＥＳＤ保護回路および半導体装置に係り、特に素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置に関する。

半導体装置および半導体集積回路（以下、ＬＳＩと称する）にダメージを与える現象として静電気放電（Electro Static Discharge、以下、ＥＳＤと称する）がある。半導体装置およびＬＳＩに対するＥＳＤは、静電気を帯びた導電体や人間等が、半導体装置の外部端子に接近・接触した場合に発生することが多く、ＥＳＤによる電流がＬＳＩ内部に流れることにより、ＬＳＩ内部のトランジスタの特性変動や配線の破壊等を引き起こす。

このようなＥＳＤによる電流から半導体装置を保護するために、半導体装置内に、保護回路（以下、ＥＳＤ保護回路と称する）が用いられている（例えば、特許文献１）。

特開平１１−６８０３８号公報

そして、従来は、半田バンプで構成されるひとつの外部端子から、複数のＬＳＩ内部のトランジスタ（以下、被保護回路と称する）へ配線を介して接続される場合、ＥＳＤによる電流が、どの被保護回路に到達しても破壊を免れるように、被保護回路毎に、ＥＳＤ保護回路を設ける必要があった。

そのため、比較的大きな面積のＭＯＳトランジスタ等で構成されるＥＳＤ保護回路が、複数設置され、ＬＳＩのサイズがそのまま半導体装置のサイズになるＷＣＳＰ型の半導体装置において、半導体装置が大型化するという問題があった。

本発明の目的は、素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置を提供することにある。

上記目的を達成するための本発明の一態様によれば、被保護回路を有するＬＳＩの一方の面の上に配置された保護層上に格子状に備えられる外部端子としての複数の半田バンプと、前記保護層に覆われるとともに前記ＬＳＩと前記半田バンプとを電気的に接続する再配線部と、前記被保護回路を静電破壊から保護する保護素子とを備え、前記再配線部は、前記ＬＳＩの一辺に垂直な方向に延在する第１の延在部と、前記第１の延在部に対して垂直な方向に延在する第２の延在部とを交互に有し、前記第１の延在部または前記第２の延在部のうち少なくとも一方は、前記保護層内の同一層上に一対の同じ長さを有し、かつ前記長さは前記半田バンプ間の距離と等しいか短い平行配置部を含み、前記平行配置部は、前記ＬＳＩと前記半田バンプとの間を結ぶ直線に沿って前記直線の左右いずれか片側のみに形成されるＬＳＩのＥＳＤ保護回路が提供される。

また、本発明の他の態様によれば、上記のＬＳＩのＥＳＤ保護回路を備える半導体装置が提供される。

本発明によれば、素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置を提供することができる。

ＷＣＳＰ（ウエハ・レベル・チップ・サイズ・パッケージ）型の半導体装置の半田バンプが形成された側の面を示す平面図。 図１に示すＷＣＳＰ型の半導体装置のＩ−Ｉ線断面図。 比較例に係るＷＣＳＰ型の半導体装置の半田バンプが形成された側の面を示す一部透視図。 比較例に係るＥＳＤ保護回路を示す模式的回路図。 第１の実施形態に係るＷＣＳＰ型の半導体装置におけるＥＳＤ保護回路を示す模式的回路図。 第１の実施形態に係りＢＭＰ_ＧからＬＳＩの保護素子を通過した後、再び再配線に接続されるまでを示す平面図。 図６に示すＥＳＤ保護回路のＩＩ−ＩＩ線断面図。 （ａ）第１の実施形態に係るＥＳＤ保護回路においてＮＭＯＳトランジスタを用いた保護回路図、（ｂ）ＣＭＯＳトランジスタを用いた保護回路図、（ｃ）ダイオードを用いた保護回路図。 ＷＣＳＰ型の半導体装置の半田バンプＢＭＰが形成された面を示した概観図。 第２の実施形態に係る高周波フィルタを有するＥＳＤ保護回路の形成例であって、（ａ）模式的構成図、（ｂ）電流方向を示す説明図。 第２の実施形態に係るＷＣＳＰ型の半導体装置の半田バンプＢＭＰが形成された面を示した概観図。 フィルタ回路の概念を示す回路図。 第４の実施形態に係るＥＳＤ保護回路の他の構成例を示す模式的構成図。 第５の実施形態に係るＥＳＤ保護回路であって、配線を分岐させた構成例を示す模式的構成図。 第５の実施形態に係るＥＳＤ保護回路であって、配線を分岐させると共に保護素子を設けた構成例を示す模式的構成図。 第５の実施形態に係るＱＦＮパッケージ型の半導体デバイスにおけるＥＳＤ保護回路の形成例を示す平面図。

次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

なお、本実施の形態において、シリコンウェハに形成された半導体集積回路をＬＳＩ（Large Scale Integration）と称し、パッケージ封入後の形態（ＷＣＳＰ（ＷＬ−ＣＳＰ(Wafer Level-Chip Size Package)と表記されることもある）その他）を半導体装置と称するものとする。

（ＷＣＳＰ型の半導体装置の基本構造）
図１および図２を参照して、本発明に係るＷＣＳＰ型の半導体装置２００の基本構造について説明する。

ＷＣＳＰ型の半導体装置２００とは、多数のＬＳＩが搭載されたシリコンウェハから、個々のＬＳＩを切り出す前に、端子の形成と配線（ＬＳＩの配線と区別し、以下、再配線と称する）を行い、その後ウェハから切り出された半導体装置である。

ＷＣＳＰ型を用いる最大の理由は、半導体装置の外形サイズの最小化（他に、薄型化、軽量化、ＬＳＩの端子配置の自由度の高さなど）であり、ＬＳＩの外形サイズが、そのまま半導体装置の外形サイズになるという特徴を有する。

図１は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された側の面を示す平面図、図２は、そのＩ−Ｉ線断面図である。

図１に示すように、ＷＣＳＰ型の半導体装置２００は、平面視で略矩形状とされ外部端子として複数の半田バンプＢＭＰが所定間隔で設けられている。

図２に示すように、ＷＣＳＰ型の半導体装置２００は、ＬＳＩ１０と、ＬＳＩ１０の表面に形成されるパッケージ部１００とから構成されている。

パッケージ部１００は、層間膜１２と、この層間膜１２上に形成される再配線部ＭＲＤと、半田バンプＢＭＰと、再配線部ＭＲＤと半田バンプＢＭＰとの間を接続する金属層からなるポスト電極ＭＰとが設けられている。

また、再配線部ＭＲＤとポスト電極ＭＰとを覆うようにエポキシ樹脂等による保護層１４が設けられている。

（比較例）
ここで、本実施の形態に係るＥＳＤ保護回路３００を説明する前に、比較例に係るＥＳＤ保護回路３００Ａについて説明する。

図３は、比較例に係るＷＣＳＰ型の半導体装置２００Ａの半田バンプＢＭＰが形成された側の面を示す一部透視図、図４は、比較例に係るＥＳＤ保護回路３００Ａを示す模式的回路図である。

図３において半田バンプＢＭＰ_Ｇは、ＬＳＩ１０のＧＮＤ端子に接続されるＧＮＤ電位の電極であり、仮にＬＳＩ１０が３箇所のＧＮＤ端子を持つ時、ＭＲＤ_０１、ＭＲＤ_０２、ＭＲＤ_０３とコンタクトホールＣＨ_０１、ＣＨ_０２、ＣＨ_０３を介して、ＬＳＩ１０のＧＮＤ端子ＧＮＤ_０１、ＧＮＤ_０２、ＧＮＤ_０３に接続される。

より詳細には、図４に示すように、コンタクトホールＣＨ_０１、ＣＨ_０２、ＣＨ_０３を介したＬＳＩ１０のＧＮＤ端子ＧＮＤ_０１、ＧＮＤ_０２、ＧＮＤ_０３には、ＬＳＩ１０の配線ＧＷＬ_０１、ＧＷＬ_０２、ＧＷＬ_０３が接続されており、該配線には各々、保護素子ＰＲＴ_０１、ＰＲＴ_０２、ＰＲＴ_０３が接続されている。

また、ＬＳＩ１０の配線ＧＷＬ_０１、ＧＷＬ_０２、ＧＷＬ_０３は、保護素子ＰＲＴ_０１、ＰＲＴ_０２、ＰＲＴ_０３を通過した後、被保護回路に接続されている。

図４における保護素子はＮＭＯＳトランジスタで標記しているが、もちろん他の種類の保護素子であっても構わない。

なお、図３および図４において、ＬＳＩ１０のＧＮＤ端子ＧＮＤ_０１、ＧＮＤ_０２、ＧＮＤ_０３は、コンタクトホールと重なるため、ＣＨ_０１（ＧＮＤ_０１）のように表現する。

前記比較例に拠れば、半田バンプＢＭＰ_ＧからＥＳＤによる電流が侵入した場合、各保護素子ＰＲＴ_０１、ＰＲＴ_０２、ＰＲＴ_０３が、ブレークダウンやダイオード応答し、ＥＳＤによる電流が被保護回路へ到達しないため、被保護回路の特性変動や破壊を防止すること可能である。

（比較例の問題点）
しかし、上述のように、比較例に係るＥＳＤ保護回路３００Ａにおいては、ＬＳＩ１０の配線ＧＷＬ_０１、ＧＷＬ_０２、ＧＷＬ_０３の各々に保護素子ＰＲＴ_０１、ＰＲＴ_０２、ＰＲＴ_０３を設ける必要があり、大きな面積の保護素子を複数配置して、ＬＳＩの外形サイズが大型化することで、すなわち半導体装置２００Ａが大型化する要因となっていた。

［第１の実施の形態］
図５〜図８を参照して第１の実施形態に係るＥＳＤ保護回路３００について説明する。

図５は、第１の実施形態に係るＥＳＤ保護回路３００を示す模式的回路図である。

第１の実施形態は、外部端子としての半田バンプＢＭＰ_Ｇと、ポスト電極ＭＰを介してＢＭＰ_Ｇに接続される第１の再配線部ＭＲＤ０１と、コンタクトホールＣＨ_０１を介してＭＲＤ_０１に接続されるＬＳＩの配線ＧＷＬ_０１と、ＧＷＬ_０１に接続される保護素子ＰＲＴ_０１を有し、また、前記ＧＷＬ_０１は別途設けられたコンタクトホールＣＨ_１１にも接続されている。コンタクトホールＣＨ_１１は第２および第３の再配線部ＭＲＤ_１２、ＭＲＤ_１３に接続され、各々、コンタクトホールＣＨ０２を介してＬＳＩの配線ＧＷＬ０２、コンタクトホールＣＨ_０３を介してＬＳＩの配線ＧＷＬ_０３に接続されている。

この形態において、半田バンプＢＭＰ_ＧへＥＳＤによる電流が侵入した場合、ＰＲＴ_０１がブレークダウンやダイオード応答し、ＰＲＴ_０１より後段に位置するＧＷＬ_０２およびＧＷＬ_０３に接続される被保護回路へ、ＥＳＤによる電流が到達しないため、被保護回路の特性変動や破壊を防止すること可能である。

より詳細には、半田バンプＢＭＰ_Ｇから再配線ＭＲＤのみで複数の端子へ接続した場合は、複数の端子全てにほぼ同時にＥＳＤによる電流が到達するのに対し、本実施形態では、コンタクトホール、ＬＳＩの配線、再びコンタクトホール、再び再配線、を介することで、インピーダンスを増加し、かつ、再配線の表皮を流れる電流が他の端子へ高速で進入する経路を遮断している。

そして、第１の実施形態によれば、前記比較例に係るＥＳＤ保護回路に比して、保護素子ＰＲＴ_０２、ＰＲＴ_０３を削減することができ、保護素子を形成する面積を少なくして、半導体装置２００の小型化に資することができる。

ここで図６は、第１の実施形態に係りＢＭＰ_ＧからＬＳＩの保護素子を通過した後、再び再配線に接続されるまでを示す平面図、図７は、図６のＩＩ−ＩＩ線断面図である。

図６および図７に示すように、外部端子としての半田バンプＢＭＰ_Ｇはポスト電極ＭＰを介して第１の再配線部ＭＲＤ_０１に接続され、第１の再配線部ＭＲＤ_０１はコンタクトホールＣＨ_０１を介してＬＳＩの端子ＧＮＤ_０１に接続され、ＬＳＩ内のトップメタルＴＯＰ（Ｍ２）、電極ＴＨ、金属層Ｍ３、電極２Ｃ等を介して基板１０Ａに形成された保護素子ＰＲＴ_０１のソース領域１６（Ｓ）に接続されている。

一方、第２、第３の再配線部ＭＲＤ_１２、ＭＲＤ_１３は、コンタクトホールＣＨ１１を介してＬＳＩの端子ＧＮＤ_１１に接続され、ＬＳＩ内の電極ＴＨ、２Ｃ等を介して基板１０Ａに形成された保護素子ＰＲＴ_０１のソース領域１６（Ｓ）に接続されている。

また、保護素子ＰＲＴ_０１のドレイン領域１８（Ｄ）は、電極２Ｃ等を介してＶＤＤ電位の配線に接続されている。

以上説明した構成により、第１の実施の形態におけるＥＳＤ保護回路３００を実現することができる。

第１の実施形態に係るＥＳＤ保護回路３００の説明において、ＧＮＤを例に説明したため、保護素子は、図８（ａ）の模式的回路３００ＡのようにＮＭＯＳトランジスタを用いて説明したが、ＧＮＤではなく信号線であった場合に、保護素子として図８（ｂ）に示すＣＭＯＳ回路３００Ｂや、図８（ｃ）に示すダイオード等を用いる回路３００Ｃとすることもできる。ＥＳＤによる電流の被保護回路への進入を阻止する意味では、これらの保護回路は同様の役割を果たす。

［第２の実施の形態］
図９および図１０を参照して、第２の実施形態に係る高周波フィルタ３０１を有するＥＳＤ保護回路３００Ｄについて説明する。

図９は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された面を示した概観図で、再配線ＭＲＤの蛇行によるインダクタ成分が高周波フィルタ３０１を構成している。

図１０は、より詳細な本実施形態の説明図であって、図１０（ａ）は構成図、図１０（ｂ）は磁束方向を示す説明図である。なお、第１の実施形態で説明した、ＬＳＩの配線に接続される保護素子は、本実施形態の説明では図示しない。

図１０（ａ）において、コンタクトホールＣＨ_３１には、特に高周波ノイズから保護したい被保護回路が接続されている。

さらに詳細に図１０（ｂ）を用いて高周波フィルタ３０１の動作を説明する。高周波フィルタ３０１を構成する蛇行した再配線部ＭＲＤ_２１に高周波の電流Ｉが流れる時、図１０（ｂ）の左端のコの字型に囲まれた部分では、コイルの効果で矢羽で示すような磁束が発生し、発生した磁束が、隣接するコの字型を矢じりで示すように貫通すると、磁界を打ち消す向きに誘導電流I_INDUCE発生するが、I_INDUCEは流れ込んだ電流Iとは逆方向に流れる電流なので、電流同士が互いに打ち消し合う作用を生じる。

このような高周波フィルタ３０１としての動作と効果により、ＥＳＤを含めた高周波ノイズが、被保護回路へ到達するのを妨げ、被保護回路の特性変動や破壊を防止すること可能である。

そして、第２の実施形態によれば、高周波フィルタ３０１を再配線部に設けたので、半導体装置の面積を拡大することなく、ＥＳＤを含めた高周波ノイズから被保護回路を保護することができる。

［第３の実施の形態］
図１１および図１２を参照して、第３の実施形態に係るＲＣローパスフィルタ３０２を有するＥＳＤ保護回路３００Ｅについて説明する。

図１１は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された面を示した概観図で、再配線ＭＲＤの引き回しによる抵抗および容量がローパスフィルタ３０２を構成している。

図１２は、フィルタ回路の概念を示す回路図であり、抵抗と容量を示す。

第３の実施形態に係る構成は、第２の実施形態に係る高周波フィルタ３０１をローパスフィルタ３０２に置き換えたものである。

図１１に示す例では、ＬＳＩ１０の周縁に沿って、フィルタを構成する再配線部ＭＲＤが延設されている。

これにより、半田バンプＢＭＰ_Ｇを介してＥＳＤを含めたノイズが侵入した場合であっても、再配線部ＭＲＤで構成されるフィルタ３０２により、半田バンプＢＭＰ_ｉに接続されるＬＳＩ等の被保護回路を保護することができる。

［第４の実施の形態］
図１３〜１５を参照して、第４の実施形態に係るＥＳＤ保護回路３００Ｆ〜３００Ｈについて説明する。

図１３は、本実施形態に係るＥＳＤ保護回路の他の構成例を示す模式的構成図である。

この構成例では、半田バンプＢＭＰ_Ｇに接続される第１の再配線ＭＲＤ０１はコンタクトホールＣＨ_０１およびトップメタルＴＯＰを介してコンタクトホールＣＨ_０２に接続されている。

また、コンタクトホールＣＨ_０１とＣＨ_０２との間には、保護素子ＰＲＴとしてＭＯＳトランジスタが形成されている。

また、コンタクトホールＣＨ_０２、ＣＨ_０３を介して、フィルタを構成する第２の再配線ＭＲＤ_０２、ＭＲＤ_０３が延設されている。再配線ＭＲＤ_０３はコンタクトホールＣＨ_４を介して図示しないＬＳＩ等の被保護回路に接続されている。

また、同様に、コンタクトホールＣＨ_０２、ＣＨ_０３を介してＬＳＩ等の被保護回路が接続される。

このような構成のＥＳＤ保護回路３００Ｆによれば、例えば、半田バンプＢＭＰ_Ｇを介してサージ電流等が侵入した場合には、保護素子ＰＲＴの働きにより、サージ電流は、再配線ＭＲＤ_０２、ＭＲＤ_０３側に流入せず、被保護回路としての各種集積回路（ＬＳＩ）がサージ電流によって破壊される事態を回避することができる。

さらに、半田バンプＢＭＰ_Ｇを介してＥＳＤを含めたノイズが侵入した場合であっても、再配線ＭＲＤ_０１〜ＭＲＤ_０３で構成されるローパスフィルタ３０３により、ノイズをカットして、コンタクトホールＣＨ_０３やＣＨ_０４を介して接続されるＬＳＩ等の被保護回路を保護することができる。

図１４は、本実施形態に係るＥＳＤ保護回路３００Ｇであって、配線を分岐させた構成例を示す模式的構成図である。

図１４に示すＥＳＤ保護回路３００Ｇでは、半田バンプＢＭＰ_Ｇに接続される再配線ＭＲＤ_０１はコンタクトホールＣＨ_０１およびトップメタルＴＯＰを介してコンタクトホールＣＨ０２に接続されている。

また、コンタクトホールＣＨ_０１とＣＨ_０２との間には、保護素子ＰＲＴとしてＭＯＳトランジスタが形成されている。

また、コンタクトホールＣＨ_０２を分岐点として、再配線ＭＲＤ_０３、ＭＲＤ_０７、ＭＲＤ_０８が分岐して延設されている。なお、各接続先のコンタクトホールＣＨ_０７、ＣＨ_０８、ＣＨ_０３には、被保護回路としての各種集積回路（ＬＳＩ）が接続される。

また、再配線ＭＲＤ_０３が接続されるコンタクトホールＣＨ_０３からは再配線ＭＲＤ０４が延設され、接続先のコンタクトホールＣＨ_０４を分岐点として、再配線ＭＲＤ_０５、ＭＲＤ_０６が分岐して延設されている。なお、各接続先のコンタクトホールＣＨ_０３、ＣＨ_０４、ＣＨ_０５、ＣＨ_０６には、それぞれ被保護回路としての各種集積回路（ＬＳＩ）が接続される。

このような構成のＥＳＤ保護回路３００Ｇによれば、１つの保護素子ＰＲＴの働きにより、この保護素子ＰＲＴより下流において分岐される再配線ＭＲＤ_０３〜ＭＲＤ_０６に接続される被保護回路としての各種集積回路（ＬＳＩ）の全てをサージ電流等から保護することができる。

即ち、例えば、半田バンプＢＭＰ_Ｇを介してサージ電流が侵入した場合には、保護素子（ＭＯＳトランジスタ）ＰＲＴの働きにより、サージ電流は、再配線ＭＲＤ_０３〜ＭＲＤ_０６側の何れにも流入せず、被保護回路としての各種集積回路（ＬＳＩ）がサージ電流によって破壊される事態を回避することができる。

このように、一つの保護素子ＰＲＴで、複数の被保護回路（ＬＳＩ）を保護することができるので、再配線ＭＲＤ_０３〜ＭＲＤ_０６側に別途保護素子を設ける必要がなく、保護素子を形成する面積を少なくして、半導体デバイスを小型化することができる。

図１５は、本実施形態に係るＥＳＤ保護回路３００Ｈであって、配線を分岐させると共に保護素子を設けた構成例を示す模式的構成図である。

図１５に示すＥＳＤ保護回路３００Ｈでは、複数の配線部ＭＲＤ_０２〜ＭＲＤ_０４は、被保護回路（ＬＳＩ）の耐圧に応じた保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１を介して接続されるようになっている。

より詳細には、図１５に示すように、半田バンプＢＭＰ_Ｇに接続される配線部ＭＲＤ_０１〜ＭＲＤ_０３は保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１およびコンタクトホールＣＨ_０１〜ＣＨ_０３を介して被保護回路（ＬＳＩ）に接続される。

そして、保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１は、コンタクトホールＣＨ_０１〜ＣＨ_０３を介して接続される被保護回路（ＬＳＩ）の耐圧に応じた大きさのＭＯＳトランジスタ等とされる。

即ち、図１５に示す例では、保護素子ＰＴＳ１、ＰＴＳ２は、保護素子ＰＴＬ１に比して小さなＭＯＳトランジスタ等とされ、保護素子ＰＴＳ１、ＰＴＳ２側には比較的耐圧の高い被保護回路（ＬＳＩ）が、保護素子ＰＴＬ１側には比較的耐圧の低い被保護回路（ＬＳＩ）が接続される。

これにより、無駄に大きな保護素子（ＭＯＳトランジスタ等）を設ける必要がなくなり、半導体デバイスを小型化することができる。

また、半田バンプＢＭＰ_Ｇに接続される第１の再配線部ＭＲＤ_０４はコンタクトホールＣＨ_０４を介して比較的大きな保護素子（ＭＯＳトランジスタ）ＰＴＬ２に接続されている。

また、保護素子（ＭＯＳトランジスタ）ＰＴＬ２はコンタクトホールＣＨ_０５に接続され、このコンタクトホールＣＨ_０５を分岐点として第２の再配線部ＭＲＤ_０５〜ＭＲＤ_０７が分岐して延設されている。

第２の再配線部ＭＲＤ_０５〜ＭＲＤ_０７には、被保護素子としてトランジスタＴＬ３、ＴＬ４、ＴＳ３が接続されている。ここで、被保護素子としてトランジスタＴＳ３の耐圧は、トランジスタＴＬ３、ＴＬ４よりも低いものとする。

そして、保護素子（ＭＯＳトランジスタ）ＰＴＬ２の大きさは、被保護素子としてトランジスタＴＳ３の耐圧に応じたものとされる。

これにより、保護素子（ＭＯＳトランジスタ）ＰＴＬ２を無駄に大きな保護素子（ＭＯＳトランジスタ等）とする必要がなくなり、半導体デバイスを小型化することができる。

なお、以上説明した図１３〜図１５において、ＭＲＤ_０１〜ＭＲＤ_０８のうち任意の再配線部に、第２の実施の形態で説明した高周波フィルタを適用することもできる。

［第５の実施の形態］
図１６を参照して、第５の実施形態に係るＱＦＮパッケージ型の半導体装置２００ＢにおけるＥＳＤ保護回路３００Ｉについて説明する。

なお、ＱＦＮ＝クアッド・フラット・ノーリードは、ＱＦＰ＝クアッド・フラット・パッケージの一種であり、リード線省略（Ｎｏ−Ｌｅａｄ）が特徴である。

図１６は、本実施形態に係るＱＦＮパッケージ型の半導体装置２００ＢにおけるＥＳＤ保護回路３００Ｉの形成例を示す平面図である。

まず、ＱＦＮパッケージ型の半導体装置２００Ｂとは、ＱＦＰ＝クアッド・フラット・パッケージの一種であって、リードを省略して電極パッドを形成した樹脂封止のパッケージと、該パッケージに封入されたＬＳＩである。リードが省略されているため、実装面積の削減と軽量化が得られる。

図１６に示すように、本実施形態に係るＱＦＮパッケージ型の半導体装置２００Ｂは、ＬＳＩ５１と、ＬＳＩ５１を囲繞して封止する樹脂製のパッケージ部１００とから構成されており、パッケージ部１００の周縁には、外部端子ＰＬが形成され、外部端子ＰＬ５１とＬＳＩ５１の端子ＴＥ５１はＡｕ線等のボンディングワイヤＷＬ５１で接続され、また端子ＴＥ５１は保護素子ＰＲＴ５１が接続されている。

また、ＰＲＴ５１には、端子ＴＥ５２も接続され、端子ＴＥ５２とＴＥ５３、ＴＥ５４は、各々ボンディングワイヤＷＬ５３、ボンディングワイヤＷＬ５４で接続されている。

また、端子ＴＥ５２、ＴＥ５３、ＴＥ５４には、各々被保護回路が接続されている。

この形態において、外部端子ＰＬ５１へＥＳＤによる電流が侵入した場合、保護素子ＰＲＴ５１がブレークダウンやダイオード応答し、保護素子ＰＲＴ５１より後段に位置する端子ＴＥ５３、ＴＥ５４に接続される被保護回路へ、ＥＳＤによる電流が到達しないため、被保護回路の特性変動や破壊を防止すること可能である。

そして、第５の実施形態によれば、端子ＴＥ５３、ＴＥ５４に別途保護素子を設ける必要がないので、保護素子を形成する面積を少なくして、ＬＳＩを小型化することができる。

また、第５の実施形態によれば、ＬＳＩの外部端子数の削減を図ることができる。

[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明のＥＳＤ保護回路は、ＷＣＳＰ型の半導体装置や、ＱＮＦパッケージ型の半導体装置などに適用できる。

ＢＭＰ、ＢＭＰ_Ｇ、ＢＭＰ_ｉ…半田バンプ
Ｍ１〜Ｍ３…金属層
ＭＰ…ポスト電極
ＭＲＤ_０１…第１の再配線（再配線部）
ＭＲＤ_０２〜ＭＲＤ_１３…第２の再配線（再配線部）
ＰＬ…外部端子
ＰＲＴ、ＰＴＬ１，２、ＰＴＳ１，２…保護素子
ＴＥ５１〜５３…端子
ＴＯＰ…トップメタル
ＣＨ_０１〜ＣＨ_３１…コンタクトホール
ＧＮＤ_０１〜ＧＮＤ_０３、ＧＮＤ_１１…ＧＮＤ端子
ＧＷＬ_０１〜ＧＷＬ_０３…配線
ＷＬ５１〜ＷＬ５３…ボンディングワイヤ
１０…ＬＳＩ
１０Ａ…基板
１２…層間膜
１４…保護層
２Ｃ、ＴＨ…電極
１６（Ｓ）…ソース領域
１８（Ｄ）…ドレイン領域
２４、２５…柱状電極
１００…パッケージ部
２００、２００Ａ、２００Ｂ…半導体装置
３００（３００Ａ〜３００Ｉ）…ＥＳＤ保護回路
３０１…高周波フィルタ
３０２…ローパスフィルタ

Claims (10)

1. 被保護回路を有するＬＳＩの一方の面の上に配置された保護層上に格子状に備えられる外部端子としての複数の半田バンプと、
   前記保護層に覆われるとともに前記ＬＳＩと前記半田バンプとを電気的に接続する再配線部と、
   前記被保護回路を静電破壊から保護する保護素子と
   を備え、
   前記再配線部は、前記ＬＳＩの一辺に垂直な方向に延在する第１の延在部と、前記第１の延在部に対して垂直な方向に延在する第２の延在部とを交互に有し、前記第１の延在部または前記第２の延在部のうち少なくとも一方は、前記保護層内の同一層上に一対の同じ長さを有し、かつ前記長さは前記半田バンプ間の距離と等しいか短い平行配置部を含み、前記平行配置部は、前記ＬＳＩと前記半田バンプとの間を結ぶ直線に沿って前記直線の左右いずれか片側のみに形成されることを特徴とするＬＳＩのＥＳＤ保護回路。
2. 前記再配線部は、ウエハ・レベル・チップ・サイズ・パッケージに搭載される配線で構成されることを特徴とする請求項１に記載のＬＳＩのＥＳＤ保護回路。
3. 前記再配線部は、ボンディングワイヤで構成されることを特徴とする請求項１または２に記載のＬＳＩのＥＳＤ保護回路。
4. 前記再配線部の少なくとも一部は、高周波フィルタで構成されることを特徴とする請求項１〜３のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
5. 前記高周波フィルタは、前記再配線部の少なくとも一部を蛇行させて形成されるインダクタ成分で構成されることを特徴とする請求項４に記載のＬＳＩのＥＳＤ保護回路。
6. 前記再配線部の少なくとも一部は、フィルタ部で構成されることを特徴とする請求項１〜５のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
7. 前記フィルタ部は、前記再配線部の少なくとも一部を所定形状に延設して形成される抵抗成分および容量成分によって構成されることを特徴とする請求項６に記載のＬＳＩのＥＳＤ保護回路。
8. 請求項１〜７のいずれか１項に記載のＬＳＩのＥＳＤ保護回路を備えることを特徴とする半導体装置。
9. ウエハ・レベル・チップ・サイズ・パッケージに搭載されることを特徴とする請求項８に記載の半導体装置。
10. クワッド・フォア・ノンリードパッケージに搭載されることを特徴とする請求項８に記載の半導体装置。

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