KR101566026B1 - 반도체장치의 제조방법 및 반도체장치 - Google Patents

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니이치 이토
테츠지 나카무라
타카미츠 나가오사
히사시 오카무라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 와이어본딩으로 실장되는 칩과 범프전극으로 실장되는 칩에서, 제조공정을 공통화할 수 있는 기술을 제공한다.
[해결 수단] 범프전극에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에 있어서도, 본딩와이어에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에 있어서도, 1개의 최상층의 배선(7)에 범프 접속부(15) 및 본딩패드(16)의 양쪽 모두를 설치한다. 범프전극을 이용하는 경우에는 범프 접속부(15) 상의 절연막에 개구부를 설치하고, 본딩패드(16) 상은 절연막으로 덮는다. 한편, 본딩와이어를 이용하는 경우에는 본딩패드(16) 상의 절연막에 개구부를 설치하고, 범프 접속부(15) 상은 절연막으로 덮는다.
Figure R1020080124766
반도체기판, 범프전극, 와이어본딩

Description

반도체장치의 제조방법 및 반도체장치{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체장치의 제조기술 및 반도체장치에 관하여, 특히, 반도체칩에 있어서 외부와의 전기적 접속구조의 형성에 적용하는 유효한 기술에 관한 것이다.
볼 그리드 어레이(Ball Grid Array) 구조의 LSI를 구축하는 경우, BGA(Ball Grid Array)형, 재배선 구조를 이용한 CSP, 또는 범프전극(bump electrode) 구조의 형태를 취하는 것이 고려될 수 있다.
BGA형에서는, 패키지로서의 와이어본딩이 필요하게 되고, 재배선 구조에서는 반도체칩의 패시베이션막(passivation film) 상에서의 재배선이 필요하게 된다. 이것들은 LSI 칩의 IO 영역에 설치된 패드에 접속 된다.
이에 대해서, 범프전극 구조는 LSI 칩 내의 최상층 금속배선층에서, 범프전극을 구성하는 볼에 접속을 행하기 위해, 전원 배선 및 GND 배선은 IO 셀을 경유하지 않고, 하층 배선층에 직접 접속되고, 패드를 갖지 않는 구조로 되어 있다.
따라서, 상기와 같이 BGA형 및 재배선 구조와, 범프전극 구조에서는, 레이아 웃 구조가 다르기 때문에, 동일한 LSI로 상기 2개의 패키지 형태를 혼재시키는 것을 고려한 경우, 최상층 배선에 개구(開口)하기 위한 전용 안면마스크를, 각각 별개로 작성해 놓을 필요가 있다.
특개 2003－273154호 공보(특허문헌 1)에는, 반도체칩 영역의 능동소자 면의 네 귀퉁이 부근에, 와이어본딩용 패드영역 및 재배선용 패드영역의 양쪽 모두를 구비한 메탈 배선층을 형성하고, 또한, 그 메탈 배선층 상을 패시베이션막으로 덮고, 반도체칩의 실장 형태로 맞추어 와이어본딩용 패드영역 또는 재배선용 패드영역 중 어느 하나 상의 패시베이션막을 선택적으로 제거하여 개구하는 기술이 개시되어 있다. 그것에 의해, 비용을 상승시키지 않고, 또한 반도체장치의 사이즈를 증대시키는 것 없이 리드단자를 갖는 패키지에도 CSP(Chip Size Package)에도 반도체칩을 대응시키는 것이 가능하다고 되어 있다.
특개평11－87400호 공보(특허문헌 2)는, 반도체칩에 형성된 집적회로를 외부에 전기적으로 접속하기 위한 패드부에 있어서, 패드부를 덮는 보호막을 선택적으로 개구하는 것으로 2개의 접속부를 형성하고, 와이어본딩 및 범프 접속 중 어느 형태로도 외부와 전기적으로 접속할 수 있는 구조로서, 반도체장치의 개발 효율과 양산 효율을 향상시키는 기술을 개시하고 있다.
[특허 문헌 1] 특개 2003－273154호 공보
[특허 문헌 2] 특개평 11－87400호 공보
그러나, 상기 특허문헌 1에 개시된 기술은, 재배선 구조를 전제로 한 것이다. 그리고, 통상의 재배선 구조는 IO 셀과 접속하는 패드에 접속하는 것이다. 따라서, 상기 특허문헌 1의 경우, 와이어본딩용 패드의 수에 대응한 재배선용 패드영역을 준비할 필요가 있다. 따라서, 반도체칩에서 필요로 하는 와이어본딩용 패드의 수가 증가하면, 그것과 같은 수만큼, 재배선용 패드영역, 및 재배선 상에 형성되는 범프전극의 수를 늘리게 된다. 이에 따라, 반도체칩(이하, 단순히 칩으로 기재)의 소형화가 저해된다고 하는 폐단이 발생한다.
또한, 상기 특허 문헌 2에 개시된 기술의 경우, 범프전극에 의한 실장 형태로 하면, 와이어본딩용의 접속부가 개구되고, 상시 노출된 상태로 되어 있는 것으로부터, 와이어본딩용의 접속부에서의 부식의 발생 등이 우려된다. 또한, 와이어본딩에 의한 실장 형태로 하면, 범프전극도 형성되어 있는 것으로부터, 와이어와 범프전극이 단락되어 버릴 우려가 있다.
또한, 본 발명의 다른 목적은, 반도체장치를 소형화 할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본 발명에 있어서 개시되는 발명 가운데, 대표적인 것의 개요를 간단하게 설 명하면 다음과 같다.
(1) 본 발명에 의한 반도체장치의 제조방법은, (a) 분할 영역에 의해 복수의 칩 영역에 구획된 반도체기판 상에서, 상기 복수의 칩 영역의 각각에 집적회로를 형성하는 공정, (b) 상기 복수의 칩 영역의 각각 내에서, 제1 회로영역으로부터 제2 회로영역으로 연장하고, 상기 집적회로와 전기적으로 접속하는 제1 배선을 상기 집적회로의 상층에 형성하는 공정, (c) 상기 제1 회로영역의 상기 제1 배선의 일부를 제1 패드로 규정하고, 상기 제2 회로영역의 상기 제1 배선의 일부를 제2 패드로 규정하는 공정, (d) 상기 제1 배선의 존재 하에서 상기 반도체기판 상에 보호막을 형성하는 공정, (e) 상기 제1 패드 상 또는 상기 제2 패드 상의 상기 보호막에 개구부를 형성하는 공정, (f) 상기 분할 영역에 따라 상기 반도체기판을 절단하고, 개개의 반도체칩으로 분할하는 공정, (g) 상기 반도체칩의 각각을 실장기판에 실장하고, 본딩와이어 또는 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 공정을 포함하며, 상기 (g) 공정에 있어서, 상기 본딩와이어를 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우에는, 상기 (e) 공정에서 상기 개구부는 상기 제1 패드 상의 상기 보호막에 형성하고, 상기 (g) 공정에서 상기 본딩와이어를 상기 개구부 하에서 상기 제1 패드에 접속하고, 상기 (g) 공정에 있어서, 상기 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우에는, 상기 (e) 공정에서, 상기 개구부는 상기 제2 패드 상의 상기 보호막에 형성하고, 또한 상기 개구부 하에서 상기 제2 패드와 접속하는 상기 범프전극을 상기 제2 패드 상에 형성하는 것이다.
(2) 본 발명에 의한 반도체장치는, 주면에 집적회로가 형성되고, 외주를 따라서 복수 배치된 입출력 회로를 포함한 제1 회로영역과, 상기 제1 회로영역 사이에 배치된 제2 회로영역이 규정된 반도체칩과, 상기 제2 회로영역 상에 형성되고, 상기 집적회로와 전기적으로 접속하는 범프전극을 가지는 것이다.
(3) 본 발명에 의한 반도체장치는, 상기 (2)의 반도체장치에 있어서, 상기 제1 회로영역 및 상기 제2 회로영역 보다 상기 반도체칩의 중심에 가까운 제3 회로영역이 규정되고, 상기 제2 회로영역 및 상기 범프전극은, 상기 제1 회로영역과 상기 제3 회로영역의 사이에 더 배치되고, 상기 범프전극 중에, 상기 제1 회로영역 사이의 상기 제2 회로영역 상의 하나 또는 서로 인접한 2개의 상기 범프전극과, 상기 제1 회로영역과 상기 제3 회로영역과의 사이의 상기 제2 회로영역 상의 하나 또는 서로 인접한 2개의 상기 범프전극이, 정삼각형의 각 정점으로 되도록 상기 범프전극이 배치되어 있는 것이다.
본 발명에 있어서 개시되는 발명 가운데, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 다음과 같다. (1) 와이어본딩으로 실장되는 칩과 범프전극으로 실장되는 칩에서, 제조공정을 공통화할 수 있다. (2) 반도체장치를 소형화 할 수 있다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션(section) 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하 고, 그것들은 서로 무관계한 것은 아니며, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니고, 특정한 수 이상에서도, 이하에서도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성요소(요소 단계(step) 등도 포함)는, 특히 명시한 경우 및 원리적으로 분명하게 필수적이라고 고려되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다. 또한, 실시예 등에 있어서 구성요소 등에 대해서, 「A로부터 된다」, 「A에 의해 된다」라고 할 때는, 특히, 그 요소만 가리켜 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 말할 필요도 없다.
동일하게, 이하의 실시 형태에 있어서, 구성요소 등의 형상, 위치관계 등으로 언급할 때는, 특히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 고려되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 동일하다.
또한, 재료 등에 대해 언급할 때는, 특히 그렇지 않다고 가리켜 명기했을 때, 또는, 원리적 또는 상황적으로 그렇지 않은 때를 제외하고, 특정한 재료는 주요한 재료이며, 부차적 요소, 첨가물, 부가 요소 등을 배제하는 것은 아니다. 예를 들면, 실리콘 부재는 특히 명시한 경우 등을 제외하고, 순수한 실리콘의 경우뿐만 이 아니라, 첨가 불순물, 실리콘을 주요한 요소로 하는 2원, 3원 등의 합금(예를 들어 SiGe)등을 포함하는 것으로 한다.
또한, 본 실시 형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 가지는 것은 원칙으로서 동일 부호가 주어지고, 그 반복 설명은 생략한다.
또한, 본 실시 형태에서 이용하는 도면에 있어서는, 평면도에서도 도면을 보기 쉽게 하기 위해서 부분적으로 해칭을 부가하는 경우가 있다.
이하, 본 발명의 실시 형태를 도면에 근거하여 상세하게 설명한다.
(실시 형태 1) 본 실시 형태 1의 반도체장치는, 예를 들어 BGA형의 반도체장치이며, 도 1은, 본 실시 형태 1의 반도체장치에 포함되는 칩(1)의 레이아웃을 설명하는 평면도이다. 또한, 도 2는 도 1중의 영역(A1)를 확대하여 나타내는 요부 평면도이고, 도 3 및 도 4는 도 2중의 A－A선에 따른 단면을 나타내며, 도 5 및 도 6은 도 2중의 B－B선에 따른 단면을 나타내고, 도 7 및 도 8은 도 2중의 C－C선에 따른 단면을 나타내며, 도 9 및 도 10은 도 2중의 D－D선에 따른 단면을 나타내고 있다. 또한, 도 3 및 도 4는 외부 접속용 전극(범프전극(bump electrode) 또는 본딩와이어(bonding wire) 접속용의 본딩패드)과 신호용 배선과의 접속 상태를 나타내며, 도 5~도 10은 외부 접속용 전극과 전원·GND(기준 전위)용 배선과의 접속 상태를 나타내고, 도 3~도 10중의 굵은선 화살표는 전류경로를 나타내고 있다. 도 11은, 도 1중의 영역(A2)에서 형성된 배선의 레이아웃(평면)을 나타내고 있다.
도 1~도 11에 나타나는 바와 같이, 칩(1)에 있어서는, 예를 들어 단결정 실리콘으로 이루어진 반도체기판(2)의 주면 상에 MISFET(Metal Insulator Semicon ductor Field Effect Transistor)등의 반도체소자(3) 및 그 반도체소자(3)와 전기적으로 접속하는 배선(4 ~ 7)등이 설치되어 있다. 배선(4 ~ 6)은, 예를 들어 산화실리콘 등으로 이루어진 층간절연막(8~10)에 형성한 배선 형성용의 홈에 동 또는 동합금을 매립하는 것으로 형성되어 있다. 또한, 배선(4)의 상층에 형성된 배선(5) 및 배선(5)의 상층에 형성된 배선(6)이 형성된 홈에 대해서는, 저부(底部)에 하층의 배선과의 접속용의 구멍이 설치되어 있고, 이것들 홈(groove) 및 구멍(hole)을 일괄하여 동 또는 동합금을 매립하는 것으로, 하층의 배선과의 접속용 플러그와 배선이 일체로 형성된 구조로 되어 있다. 또한, 배선(4 ~ 6)이 형성된 홈 및 구멍의 측벽 및 저면에는, 배선(4 ~ 6)을 형성하는 동(銅)의 층간절연막(8 ~ 10)등으로의 확산을 막기 위해, 티탄(titan), 질화티탄(titan nitride), 탄탈(tantalum) 또는 질화탄탈(tantalum nitride) 등의 단층막 또는 이러한 적층막이 배리어(barrier) 절연막으로서 형성되어 있지만, 도 3 ~ 도 10 중에서의 도시는 생략하고 있다. 최상층의 배선(제1 배선)(7)은, 예를 들면 알루미늄막 또는 알루미늄합금막을 주 도전층으로 하는 배선으로, 반도체기판(2) 상에 성막된 알루미늄막 또는 알루미늄합금막을 에칭으로 패터닝하는 것으로 형성되어 있다. 배선(7) 상에는, 예를 들어 산화실리콘 등의 절연막(보호막)(11) 및 질화실리콘막 등의 절연막으로 이루어진 표면 보호막(보호막)(12)이 형성되어 있다. 또한, 본 실시 형태 1에서는, 보호막으로서 산화실리콘막과 질화실리콘막의 적층막을 예시하지만, 이것에 한정되는 것은 아니며, 예를 들어 질화실리콘막(12)등, 단층의 절연막 만으로 형성하는 것도 가능하다.
또한, 상기의 절연막(11) 및 절연막(12)의 일부는 개구되어 있고, 상기의 배선(7)이 노출하고 있는 영역으로 되어 있다.
상기 배선(7)의 일부는, 상기 개구부로부터 노출된 영역으로 되어 있다. 이 배선(7)이 노출된 영역은, 범프전극(13)이 접속되는 범프접속부(제2 패드)(15), 본딩와이어(14)가 접속되는 본딩패드(제1 패드)(16) 및 검사용 탐침이 접촉하는 테스트용 패드(17)로 되기 위한 영역이며, 그 평면 형상이 다른 배선(7)의 영역과 비교하여, 폭 넓게 형성되어 있다.
최상층의 배선(7)은, 하층의 배선(4, 5, 6)과의 전기적 접속을 칩(1)의 외주(外周)를 따라 배치된 입출력 회로 형성영역(제1 회로영역)(AIO)에서 행하며, 입출력 회로 형성영역(AIO)로부터 상대적으로 칩(1)의 평면 내측의 영역(제2 회로영역)으로 연장하고 있다. 또한, 본딩패드(16) 및 테스트용 패드(17)는, 평면에서는 그 입출력 회로 형성영역(AIO)에 배치 되어 있다.
도 3 및 도 4에 나타나는 바와 같이, 신호용배선으로 되는 배선(7)은, 입출력 회로 형성영역(AIO)에서 하층의 배선(4, 5, 6)과 전기적으로 접속하고, 입출력 회로 형성영역(AIO)에 형성된 입출력 회로(반도체소자(3)를 포함) 및 배선(4)을 경유하여, 칩(1)의 내부에 형성된 논리(logic)(디지털계)회로에 전기적으로 접속되어 있다.
도 5 및 도 6에 나타나는 바와 같이, 전원전위 또는 기준전위와 전기적으로접속하는 전원·GND용 배선으로 되는 배선(7)은, 입출력 회로 형성영역(AIO)에서 하층의 배선(4, 5, 6)과 전기적으로 접속하고, 배선(4)을 경유하여, 칩(1)의 내부 에 형성된 논리회로로의 급전(給電)을 행하고 있다. 전원·GND용 배선이 되는 배선(7)이 전기적으로 접속하는 전원·GND용의 배선(4, 5, 6)은, 같은 배선층에서 복수의 배선이 같은 방향으로 연장하고, 하나의 상층 또는 하층의 동전위의 복수의 배선이 평면에서 교차하는 방향으로 연장하는 구조(이후, 메쉬(mesh) 구조로 기재)로 되어 있다. 도 5 및 도 6에서는, 배선(7)이 입출력 회로 형성영역(AIO)에서, 하나의 하층의 배선(6)과 접속하고 있는 예를 도시하고 있지만, 입출력 회로 형성영역(AIO)에 더하여, 그 이외의 개소에서도 배선(7)이 배선(6)과 접속하는 구조여도 좋다.
도 7 ~ 도 11에 나타나는 바와 같이, 본 실시 형태 1에 있어서는, 전원·GND용 배선이 되는 배선(7)은 슬릿 구조로 되어 있고, 하층의 배선(6)과 접속되는 것에 의해, 도 11에 나타내는 메쉬 배선을 형성하고 있다. 또한, 예를 들어 제1 배선층을 전원 배선으로 하고, 제2 배선층을 GND 배선으로 되는 구성으로 한다면, 단일의 배선층에서도 메쉬 배선이 구성될 수 있는 것은 명확하다. 입출력 회로 형성영역(AIO) 이외의 영역(예를 들어, 영역 A2)에서도 복수 개소에서 하층의 배선(6)에 접속 하고 있다. 이 영역(제2 회로영역)(A2)에 있어서는, 배선(7)의 하층의 배선층(제2 배선층)에 형성된 배선(제3 배선)(4, 5, 6)도 메쉬구조로 되어 있다.
이와 같이, 전원·GND용 배선으로 되는 배선(4, 5, 6, 7)은, 메쉬구조로 하고, 복수 개소에서 상층 및 하층의 배선과 접속하는 구조로 하는 것에 의해, 안정된 급전을 행하는 것이 가능하게 된다. 또한, 영역(A2) 내의 메쉬구조로 되어 있는 배선(7)에도 범프 접속부(제3 패드)(15)를 설치하여, 접속하는 범프전극(13)을 더 형성하여도 좋다.
도 2~도 10에 나타나는 바와 같이, 본 실시 형태 1에 있어서는, 범프전극(13)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에 있어서도, 본딩와이어(14)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에 있어서도, 1개의 배선(7)에는, 범프 접속부(15) 및 본딩패드(16)의 양쪽 모두가 형성되어 있다. 다만, 모든 배선(7)에 범프 접속부(15) 및 본딩패드(16)가 설치되어 있는 것은 아니며, 범프 접속부(15)가 설치되지 않은 본딩패드(16)도 존재하고 있다.
범프전극(13)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에는, 범프전극(13)을 형성하는 위치에 있어서의 절연막(11) 및 표면 보호막(12)에 범프 접속부(15)에 이르는 개구부(18)를 형성하고, 본딩패드(16) 및 테스트용 패드(17) 상은, 절연막(11) 및 표면 보호막(12)으로 덮힌 채로의 상태로 한다. 범프전극(13)의 형성 시에 본딩패드(16) 및 테스트용 패드(17) 상을 절연막(11) 및 표면 보호막(12)으로 덮힌 채로의 상태로 하는 것은, 범프전극(13)으로 되는 납땜의 리플로우 열(reflow heat)로 본딩패드(16) 및 테스트용 패드(17)가 용해되어 버리는 것을 방지하기 위해서이다.
한편, 본딩와이어(14)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에는, 본딩패드(16) 및 테스트용 패드(17) 상의 절연막(11) 및 표면 보호막(12)에 본딩패드(16) 및 테스트용 패드(17)의 각각 달하는 개구부(19, 20)를 형성하고, 범프 접속부(15)상은, 절연막(11) 및 표면 보호막(12)으로 덮힌 채로의 상태로 한다. 본딩와이어(14) 접속 시에, 범프 접속부(15) 상을 절연막(11) 및 표면 보호막(12) 으로 덮힌 채로의 상태로 하는 것은, 범프 접속부(15)로부터 부식이 진행되어 버리는 것을 막기 위해서이다.
또한, 도 3, 도 5, 도 7 및 도 9에서는, 실제로는 형성되어 있지 않은 개구부(19, 20)의 각각의 개구위치(19A, 20A)를 도시하고, 도 4, 도 6, 도 8 및 도 10에서는, 실제로는 형성되어 있지 않은 개구부(18)의 개구위치(18A)도 도시하고 있다.
상기와 같이, 본 실시 형태 1에 의하면, 범프전극(13)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우와, 본딩와이어(14)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에, 최상층의 배선(7)을 형성할 때까지의 칩(1)은, 같은 레이아웃으로 할 수 있다. 그것에 의해, 범프전극(13)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우와, 본딩와이어(14)에 의해 칩(1)이 외부와의 전기적 접속을 행하는 경우에, 최상층의 배선(7)을 형성할 때까지는, 동일 마스크를 이용하여 패턴 형성하는 것이 가능하게 되고, 공정을 공통화하는 것이 가능하게 된다. 그 결과, 본 실시 형태 1의 반도체장치의 양산성을 향상 할 수 있고, 제조비용을 저감 할 수 있다.
개구부(18, 19, 20)의 레이아웃 검증은, 개구부(18)와 개구부(19, 20)에서 별개의 레이어(layer)(데이터 타입의 변환이라고 해도 좋다)로 해놓고, 각각 적합한 레이아웃 검증룰을 작성하는 것으로 실시될 수 있다. 또한, 개구부(18, 19, 20)의 레이아웃 검증은, 상기 개구부의 데이터 타입, 또는 레이어를 본딩와이어를 사용 하는 경우와 범프전극을 사용 하는 경우로 따로 갖게 하는 것에 의해, 설계자가 동일한 룰 파일(rule file)로 개구부(18, 19, 20)의 레이아웃 검증 룰을 사용구분하고, 상기 레이어를 선택하여 이용해도 좋다.
또한, 개구부(18, 19, 20)용의 마스크 작성은, 마스크 작성지지를 하는 데이터 파일인 MPD(Mask Pattern Data Specification)를 이용하여, 범프전극(13)을 이용하는 경우에는 개구부(18)의 레이어를 할당(assign)하고, 본딩와이어(14)를 이용하는 경우에는 개구부(19, 20)의 레이어를 할당하여, 각각 전용의 마스크를 작성한다. 이러한 웨이퍼 레벨로의 프로세스 방식으로 하는 것으로, 범프전극(13)을 이용하는 경우와 본딩와이어(14)를 이용하는 경우로, 칩(1)의 제작구분이 가능하게 된다.
또한, 개구부(18, 19, 20)의 패턴 전사 공정에 관해서는, 마스크를 작성하지 않고, 전자빔에 의한 직묘(直描) 방식으로 해도 좋다. 그것에 의해, 마스크 제조에 걸리는 비용을 삭감 할 수 있다. 또한, 배선(7)보다 하층의 배선패턴에 대해서도, 전자빔에 의한 직묘 방식으로 해도 좋다.
다음으로, 본 실시 형태 1의 칩(1)의 제조공정에 대해서, 도 12~도 15를 이용하여 설명한다. 전술한 바와 같이, 범프전극(13)을 이용하는 경우와 본딩와이어(14)를 이용하는 경우에서, 배선(7)을 형성할 때까지의 공정은 동일하다.
우선, 도 12에 나타나는 바와 같이, 집적회로를 형성하는 반도체소자(3) 및 배선(4 ~ 6)이 형성된 반도체기판(2) 상에, 예를 들어 산화실리콘막을 퇴적하여 층간절연막(10A)을 형성한다.
이어서, 포토리소그래피(photolithography) 기술에 의해 패터닝된 포토레지 스트막을 마스크로서 층간절연막(10A)을 에칭하고, 배선(6)에 이르는 컨택트홀을 형성한다.
그 다음에, 그 컨택트홀 내를 포함하는 층간절연막(10A) 상에 얇은 티탄막 또는 질화티탄막의 단층막, 또는 이것들의 적층막을 퇴적하여 배리어 도전막을 형성한 후, 층간절연막(10A) 상에 텅스텐막을 퇴적하고, 그 텅스텐막으로 컨택트홀을 매립한다. 그 다음으로, 컨택트홀 외의 배리어 도전막 및 텅스텐막을 제거함으로써, 배선(6)과 접속하는 플러그(7A)를 형성한다.
다음으로, 도 13에 나타나는 바와 같이, 반도체기판(2) 상에, 티탄막, 알루미늄막(혹은 알루미늄합금막) 및 질화티탄막을 순차적으로 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭(dry etching)(건식식각법)에 의해 그것들 티탄막, 알루미늄막(혹은 알루미늄합금막) 및 질화티탄막을 패터닝하고, 배선(7)을 형성한다. 전술한 바와 같이, 이 공정에 있어서, 범프접속부(15), 본딩패드(16) 및 테스트용 패드(17)가 형성 및 규정된다.
이어서, 반도체기판(1) 상에, 산화실리콘막 및 질화실리콘막을 순차적으로 퇴적하고, 절연막(11) 및 표면보호막(12)을 형성한다.
이후의 공정은, 범프전극(13)을 이용하는 경우와 본딩와이어(14)를 이용하는 경우에서 다르게 된다.
범프전극(13)을 이용하는 경우에는, 도 14에 나타나는 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막을 마스크로서 표면보호막(12) 및 절연막(11)을 에칭하고, 배선(7)에 이르는 개구부(18)을 형성한다. 이어서, 예를 들 면 무전해도금법에 의해 개구부(18) 하의 배선(7) 상에 금(金)막 등의 도전성막을 성막하고, 범프전극용 하지막(ground film)(13A)을 형성한다.
다음으로, 범프전극(13)을 형성한다. 범프전극(13)의 제조공정으로서는, 예를 들면, 땜납 인쇄 기술에 의해 반도체기판(2) 상에 땜납페이스트(solder paste)를 인쇄한 후, 리플로우 처리(reflow treatment)에 의해 땜납페이스트를 용해 및 재결정화시켜, 범프전극용 하지막(13A) 상에 범프전극(13)을 형성한다(도 3, 도 5, 도 7 및 도 9참조). 그 땜납페이스트로서는, 예를 들면, 주석, 은 및 동으로부터 형성된 납프리 땜납(lead free solder)을 이용할 수 있다. 또한, 땜납페이스트를 이용하는 대신에, 미리 구상(球狀)으로 형성된 땜납 볼을 개구부(18) 상에 공급한 후에, 반도체기판(2)에 대하여 리플로우 처리를 실시하는 것에 의해서도 범프전극(13)을 형성할 수 있다.
그 후, 웨이퍼 상태의 반도체기판(2)을 구획된 칩영역 사이의 스크라이브(scribe)(다이싱(dicing)) 영역을 따라서 절단하고, 개개의 칩(1)으로 분할한다. 분할된 칩(1)은, 실장기판 상에 범프전극(13)을 통하여 실장할 수 있다. 칩(1)을 실장기판 상에 배치한 후, 범프전극(13)을 리플로우하고, 그 다음에 칩(1)과 실장기판과의 사이에 언더필수지(under-fill resin)를 채우고, 본 실시 형태 1의 반도체장치를 제조한다.
본딩와이어(14)를 이용하는 경우에는, 도 15에 나타나는 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막을 마스크로서 표면보호막(12) 및 절연막(11)을 에칭하고, 입출력 회로 형성영역(AIO)에서 배선(7)에 이르는 개구 부(19, 20)를 형성한다.
다음으로, 테스트용 패드(17)에 프로브(probe)에 의한 웨이퍼 테스트를 행한다. 프로브에 의한 테스트에서는, 프로브의 바늘(針)을 직접 테스트용 패드(17)에 접촉시키는 것으로 행해진다. 만약, 실제로 본딩와이어(14)를 형성하기 위한 본딩패드(16)로 테스트를 행하면, 프로브 바늘에 의한 응력으로부터 본딩패드(16) 하의 층간절연막에 크랙이 발생하는 등의 불량이 생기는 것이 우려된다. 따라서, 본 실시 형태 1에서는, 프로브에 의한 테스트용의 테스트용 패드(17)의 영역과, 실제로 본딩와이어(14)를 형성하기 위한 본딩패드(16)의 영역을 각각 형성하고 있다.
다음으로, 웨이퍼 상태의 반도체기판(2)을 구획된 칩영역 사이의 스크라이브(다이싱) 영역(분할 영역)을 따라서 절단하고, 개개의 칩(1)으로 분할한다. 분할 된 칩(1)은, DAF(Die Attached Film) 등을 이용하여 실장기판(예를 들어, 다층배선 기판)에 탑재한다. 그 다음에, 개구부(19A) 하의 본딩패드(16)와 실장기판의 전극을 본딩와이어(14)로 접속한 후(도 4, 도 6, 도 8 및 도 10참조), 몰드수지에 의해 칩(1) 및 본딩와이어(14)를 봉입한다. 그 후, 몰드수지 및 실장기판을 소정 위치로 절단하고, 본 실시 형태 1의 반도체장치를 제조한다.
여기서, 도 16 및 도 17은, 칩(1)에 있어서의 범프접속부(15)(혹은 범프전극(13)), 본딩패드(16) 및 테스트용 패드(17) 부근의 요부평면도이며, 도 16은 본딩와이어(14)를 이용한 경우의 평면을 나타내고, 도 17은 범프전극(13)을 이용한 경우를 나타내고 있다. 전술한 바와 같이, 본딩패드(16) 및 테스트용 패드(17)는, 입출력 회로 형성영역(AIO)에 배치되어 있고, 본딩패드(16) 및 테스트용 패드(17) 하에는, 입출력회로를 포함한 입출력회로 셀(IOC)이 형성되어 있다.
이와 같이, 여기까지의 본 실시 형태 1에서는, 본딩패드(16) 및 테스트용 패드(17)를 각각 배치하는 경우에 대해서 설명했지만, 도 18 및 도 19에 나타나는 바와 같이, 본딩패드(16)과 테스트용 패드(17)가 일체로 형성된 평면 사이즈의 큰 구조, 또는 테스트용 패드(17) 그 자체를 생략한 구조라 해도 좋다.
또한, 최상층의 배선(7)에 관해서는 알루미늄을 주성분으로 한 구성으로 설명했지만, 동(銅) 등의 다른 재질이어도 같은 효과를 얻을 수 있는 것은 분명하다. 또한, 최상층의 배선(7)만을 알루미늄으로 형성하고, 그것보다 하층의 배선층은 동을 주체로 하는 배선층으로 형성해도 좋다. 층간절연막(10)에 배선(6)을 형성하는 경우에 대해 예시하면, 층간절연막(10)을 형성한 후에, 하층의 배선(5)에 접속하는 구멍을 형성하고, 그 후, 배선(6)을 구성하는 배선홈을 형성한다. 다음에, 구멍 및 홈 내에, 탄탈이나 질화탄탈 등의 도전성막으로 되는 배리어 메탈막을 형성하고, 그 배리어 메탈막 상에 동을 주성분으로 하는 도전성막(동막)을 형성한다. 그리고, 홈외부의 배리어 메탈막 및 동막을, CMP법 등에 의해 제거하는 것으로, 구멍 및 홈내에 배리어 메탈막 및 동막을 매립하며, 배선(6) 및 배선(6)과 배선(5)을 접속하는 접속부를 형성할 수 있다.
그런데, 본 실시 형태 1에 있어서, 칩(1)을 외부의 예를 들면, 메모리회로 등의 다른 칩과 전기적으로 접속시키는 경우에는, 본딩와이어(14)를 이용하는 구조로 하고, 예를 들어 영역(A3)(도 1참조)에 배치된 본딩패드(16)(배선(7))가 메모리회로와 전기적으로 접속하기 위한 인터페이스가 되는 구성으로 한다. 한편, 칩(1) 을 외부의 메모리회로와 전기적으로 접속시킬 필요가 없는 경우에는, 범프전극(13)을 이용하는 구조로 하고, 예를 들어 영역(A3)에서 외부의 메모리회로와 전기적으로 접속시키기 위해서 설치된 배선(7) 상에서의 범프전극(13)의 형성은 생략하는 것으로, 칩(1)의 사이즈를 축소화할 수 있다. 그 때문에, 외부의 메모리회로와 전기적으로 접속하기 위한 인터페이스가 되는 영역(A3)에 있어서는, 예를 들면, 본딩패드(16)는 51개가 되고, 범프전극(13)은 10개가 된다. 즉, 본 실시 형태 1에 있어서, 칩(1)에 형성되는 본딩패드(16)의 수는, 범프 접속부(15)의 수보다 많다.
또한, 범프전극(13)을 이용하는 구성으로 된 경우에는, 메모리회로와 전기적으로 접속하기 위한 인터페이스가 되는 영역(A3)의 배선(7)이 개방단으로 되지만, 그러한 배선(7)에 대해서는, 풀업(pull up) 혹은 풀다운(pull down) 등의 처리를 실시하고, 개방단으로 되어도 칩(1) 내에 형성된 논리회로의 동작에 지장을 초래하지 않게 설계할 필요가 있다.
도 20 ~ 도 23은, 본 실시 형태 1의 칩(1)을 무선시스템의 제어기로 하여 모듈 기판(21)에 실장한 경우의 예를 나타낸 것이며, 도 20 및 도 21은, 각각 상기 본딩와이어(14)를 이용하고 있는 경우의 평면도 및 측면도이고, 도 22 및 도 23은, 각각 상기 범프전극(13)을 이용하고 있는 경우의 평면도 및 측면도이다. 모듈 기판(21)에는, 칩(1) 이외에, 고주파동작을 행하는 RF(Radio Frequency)회로가 형성된 RF칩(22) 및 바이패스콘덴서칩(23) 등도 실장되어 있다. 바이패스콘덴서칩(23)은, 전원 안정화를 위해서 전원 라인에 전기적으로 삽입되어 있다. 또한, 도 20 ~ 도 23 중의 화살표는, 각 칩 사이의 신호의 흐름을 나타내는 것이다.
전술한 바와 같이, 본딩와이어(14)가 이용된 칩(1)을 모듈기판(21)에 실장한 경우에는, 메모리회로가 형성된 메모리칩(24)도 모듈기판(21)에 실장할 수 있다(도 20 및 도 21참조). 그것에 의해, 펌웨어(firmware) 등의 프로그램을 다수 탑재하는 것이 가능하게 되므로, 무선시스템 전체의 기능을 향상시키는 것이 가능하게 된다.
한편, 범프전극(13)이 이용된 칩(1)을 실장한 경우에는, 메모리칩(24)은 실장되지 않는 구성으로 되기 때문에, 최소구성으로 무선시스템을 구축하는 것이 가능하게 된다(도 22 및 도 23참조). 그것에 의해, 그 무선시스템이 구축된 모듈의 사이즈를 최소화 할 수 있게 되므로, 예를 들면, 휴대전화와 같은 모듈의 실장 영역이 한정되는 기기에 대해서도, 무선시스템을 적용하는 것이 가능하게 된다.
(실시 형태 2) 도 24는, 본 실시 형태 2의 칩(1)의 요부 평면도이며, 상기 실시 형태 1에서 나타내 보인 도 1 중의 영역(A4)에 상당하는 영역을 도시한 것이다.
도 24에 나타나는 바와 같이, 상대적으로 칩(1)의 외주(1A)에 가깝고, 그 외주(1A)에 따른 영역(A4)에는, 입출력회로 셀(IOC)이 형성되며, 그 입출력 회로 셀(IOC) 상에는 상기 실시 형태 1에서도 설명한 본딩패드(16) 및 테스트용 패드(17)가 형성되어 있다.
도 2에 나타나는 바와 같이, 상기 실시 형태 1에서도 설명한 것처럼, 1개의 배선(7)에 범프 접속부(15), 본딩패드(16) 및 테스트용 패드(17)도 형성되어 있다. 입출력 회로셀(IOC) 상에는 본딩패드(16) 및 테스트용 패드(17)가 형성되어 있는 것으로부터, 배선(7)을 범프전극(13)이 평면에서 입출력 회로셀(IOC)과 겹치지 않 는 영역, 예를 들면, 상대적으로 칩(1)의 중심 방향까지 끌어서 범프 접속부(15)를 배치하고 있다.
여기서, 도 24에 나타나는 바와 같이, 영역(A4)에 있어서, 인접하는 2개의 입출력 회로셀(IOC) 간에 범프전극(13)을 배치할 수 있는 공간(space)을 확보할 수 있도록 입출력 회로셀(IOC)의 배치 레이아웃을 설계할 수 있는 경우에는, 그러한 입출력 회로셀(IOC)의 배치 레이아웃으로 하고, 입출력 회로셀(IOC) 간의 공간에 배선(7)을 끌어서 범프 접속부(15) 및 범프전극(13)을 배치한다. 그것에 의해, 상대적으로 칩(1)의 중심 방향에서 범프전극(13)을 배치하기 위한 영역을 확보할 필요가 없어지므로, 칩(1)의 면적을 축소하고, 칩(1)을 소형화하는 것이 가능하게 된다. 특히, 이러한 영역(A4)은, 도 1에 나타내는 아날로그계 회로영역(A6)에 가까운 경우에, 유효하게 활용할 수 있다. 그 이유는, 아날로그계 회로영역(A6)은, 다른 논리(logic)계 회로가 형성되는 영역과 비교하여, 신호선이나 전원선을 끌어 들이는 비율이 적어서, 입출력 회로셀(IOC)의 수가 적게 되기 때문이다.
또한, 영역(A3)와 같은 다른 영역에 있어서도, 입출력 회로셀(IOC)의 수가 적게 되는 경우에는, 인접하는 2개의 입출력 회로셀(IOC) 간에 범프전극(13)을 배치할 수 있다.
또한, 도 25에 나타나는 바와 같이, 입출력 회로셀(IOC) 간의 공간에 배치된 범프전극(13) 아래를 유효하게 활용하기 위해서, 입출력 회로셀(IOC) 간의 공간에 배치된 범프전극(13) 아래에, 예를 들면, 통상의 논리(디지털계)회로나, 정전기방전(Electrostatic Discharge；ESD) 대책용의 다이오드를 포함하는 보호회로를 형성 해도 좋다. 그것에 의해, 칩(1)에 한층 더 회로기능을 탑재하거나, 칩(1)의 면적을 더욱 축소하여 칩(1)을 더욱 소형화하거나 하는 것이 가능하게 된다.
또한, 상대적으로 칩(1)의 외주(1A)에 가깝고, 그 외주(1A)에 따른 영역(A5)(도 1참조)에 있어서도, 상기의 영역(A4)와 같은 레이아웃으로 입출력 회로셀(IOC)을 배치하고, 입출력 회로셀(IOC) 간의 공간에 배선(7)을 끌어서 범프 접속부(15) 및 범프전극(13)을 배치한다.
그런데, 본 실시 형태 2에 있어서, 그 영역(A5)은, 칩(1)의 외주(1A)와, 설계상 범프전극(13)을 배치할 수 없는 영역(제3 회로영역)(A6)과의 사이의 좁은 영역이며, 또한, 칩(1)의 외주(1A)로부터 소정거리(T1) 이상을 이간(離間)하여 범프전극(13)을 배치해야 하고, 범프전극(13)의 배치에 있어서 제약이 있는 영역이다. 또한 그 영역(A6)은, 상대적으로 영역(A5) 보다 칩(1)의 내측에 위치하고, 예를 들면, 아날로그계 회로가 형성되어 있다. 만일, 아날로그계 회로영역(A6) 상에 배선(7)이나, 범프전극(13)을 형성하면, 배선(7)으로부터의 노이즈나 기생용량이 발생할 우려가 있다. 아날로그계 회로영역(A6)은, 다른 논리회로에 비해, 노이즈나 기생용량에 민감한 영역이므로, 상기와 같은 제약이 특히 엄격한 영역으로 되어 있다.
도 26에 나타나는 바와 같이, 이러한 영역(A5)에 있어서, 상대적으로 칩(1)의 외주(1A)에 가까운 위치에 배치된 범프전극(13)과 상대적으로 영역(A6)에 가까운 위치에 배치된 범프전극(13)을, 칩(1)의 외주(1A)와 직행하는 방향에서 피치(pitch)(P1)와 나란한 경우에는, 이 피치(P1)가 상대적으로 칩(1)의 외주(1A)에 가까운 위치에 배치된 범프전극(13)의 배치 피치(P2)와 같더라도, 상대적으로 영역(A6)에 가까운 위치에 배치된 범프전극(13)이 범프전극(13)을 배치할 수 없는 영역(A6)에 들어가 버릴 우려가 있다.
또한, 도 27에 나타나는 바와 같이, 상대적으로 칩(1)의 외주(1A)에 가까운 위치에 배치된 범프전극(13)의 2개(혹은 1개)와, 상대적으로 영역(A6)에 가까운 위치에 배치된 범프전극(13)의 하나(혹은 2개)를, 이등변 삼각형의 정점으로 되도록 배치하고, 범프전극(13)이 영역(A6)와 겹치지 않게 했을 경우에는, 칩(1)의 외주(1A)에 따른 방향으로의 범프전극(13)의 배치 피치(P2)가 넓어져서, 소망한 수의 범프전극(13)을 배치하려고 하면, 칩(1)의 대형화를 초래할 우려가 있다. 또한 도 27 중에서는, 상대적으로 칩(1)의 외주(1A)에 가까운 위치에 배치된 범프전극(13)과, 인접하는 상대적으로 영역(A6)에 가까운 위치에 배치된 범프전극(13)과의 피치를 P1로 하고 있다.
그래서, 본 실시 형태 2에서는, 도 28에 나타나는 바와 같이, 상대적으로 칩(1)의 외주(1A)에 가까운 위치에 배치된 범프전극(13)의 2개(혹은 1개)와, 상대적으로 영역(A6)에 가까운 위치에 배치된 범프전극(13)의 하나(혹은 2개)를, 정삼각형의 정점으로 되도록 배치한다. 즉, 각 범프전극(13)의 중심을 정점으로 하여, 각 정점을 연결한 형태가, 정삼각형으로 되도록 배치하고 있다. 그것에 의해, 도 27에 나타난 바와 같이, 이등변 삼각형의 정점으로 되는 범프전극(13)의 배치 방법에 비해, 작은 영역으로 소망한 수의 범프전극(13)을 배치하는 것이 가능하게 된다. 그것에 의해, 칩(1)의 사이즈가 커져 버리는 것을 막아, 칩(1)의 사이즈를 유 지 또는 축소하는 것이 가능하게 된다.
이상, 본 발명자에 의해서 된 발명을 실시 형태에 근거하여 구체적으로 설명 했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
본 발명의 반도체장치의 제조방법 및 반도체장치는, 칩이 본딩와이어 또는 범프전극을 통하여 실장된 구조를 가지는 반도체장치로 광범위하게 적용 할 수 있다.
도 1은 본 발명의 일실시 형태인 반도체장치에 포함되는 칩의 평면도이다.
도 2는 도 1의 일부를 확대한 요부 평면도이다.
도 3은 도 2 중의 A－A선에 따른 단면을 나타내는 요부 단면도이다.
도 4는 도 2 중의 A－A선에 따른 단면을 나타내는 요부 단면도이다.
도 5는 도 2 중의 B－B선에 따른 단면을 나타내는 요부 단면도이다.
도 6은 도 2 중의 B－B선에 따른 단면을 나타내는 요부 단면도이다.
도 7은 도 2 중의 C－C선에 따른 단면을 나타내는 요부 단면도이다.
도 8은 도 2 중의 C－C선에 따른 단면을 나타내는 요부 단면도이다.
도 9는 도 2 중의 D－D선에 따른 단면을 나타내는 요부 단면도이다.
도 10은 도 2 중의 D－D선에 따른 단면을 나타내는 요부 단면도이다.
도 11은 본 발명의 일실시 형태인 반도체장치에 포함되는 칩에 형성된 전원·GND용 배선의 패턴을 설명하는 요부 평면도이다.
도 12는 본 발명의 일실시 형태인 반도체장치의 제조공정을 설명하는 요부 단면도이다.
도 13은 도 12에 이어서 반도체장치의 제조공정 중의 요부 단면도이다.
도 14는 도 13에 이어서 반도체장치의 제조공정 중의 요부 단면도이다.
도 15는 도 13에 이어서 반도체장치의 제조공정 중의 요부 단면도이다.
도 16은 본 발명의 일실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 17은 본 발명의 일실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 18은 본 발명의 일실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 19는 본 발명의 일실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 20은 본 발명의 일실시 형태인 반도체장치의 평면도이다.
도 21은 본 발명의 일실시 형태인 반도체장치의 측면도이다.
도 22는 본 발명의 일실시 형태인 반도체장치의 평면도이다.
도 23은 본 발명의 일실시 형태인 반도체장치의 측면도이다.
도 24는 본 발명의 다른 실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 25는 본 발명의 다른 실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
도 26은 본 발명의 다른 실시 형태인 반도체장치에 포함되는 칩과 비교한 칩의 요부 평면도이다.
도 27은 본 발명의 다른 실시 형태인 반도체장치에 포함되는 칩과 비교한 칩의 요부 평면도이다.
도 28은 본 발명의 다른 실시 형태인 반도체장치에 포함되는 칩의 요부 평면도이다.
[부호의 설명]
1 칩
1A 외주
2 반도체기판
3 반도체소자
4~6 배선(제3배선)
7 배선(제1 배선, 제2 배선)
7A 플러그
8~10,10A 층간절연막
11 절연막(보호막)
12 표면보호막(보호막)
13 범프전극
13A 범프전극용 하지막
14 본딩와이어
15 범프 접속부(제2 패드, 제3 패드)
16 본딩패드(제1 패드)
17 테스트용 패드
18 개구부
18A 개구위치
19 개구부
19A 개구위치
20 개구부
20A 개구위치
21 모듈 기판
22 RF칩
23 바이패스콘덴서칩
24 메모리칩
A1 영역
A2 영역(제2 회로영역)
A3 영역
A4 영역
A5 영역
A6 영역(제3 회로영역)
AIO 입출력 회로 형성영역(제1 회로영역)
IOC 입출력 회로셀
LEC 회로셀

Claims (22)

  1. (a) 분할 영역에 의해 복수의 칩 영역으로 구획된 반도체기판 상에서, 상기 복수의 칩 영역의 각각에 집적회로를 형성하는 공정, (b) 상기 복수의 칩 영역의 각각 내에서, 제1 회로영역으로부터 제2 회로영역으로 연장되고, 상기 집적회로와 전기적으로 접속하는 제1 배선을 상기 집적회로의 상층에 형성하는 공정, (c) 상기 제1 회로영역의 상기 제1 배선의 일부를 제1 패드로 규정하고, 상기 제2 회로영역의 상기 제1 배선의 일부를 제2 패드로 규정하는 공정, (d) 상기 제1 배선의 존재 하에서 상기 반도체기판 상에 보호막을 형성하는 공정, (e) 상기 제1 패드 상 또는 상기 제2 패드 상의 상기 보호막에 개구부를 형성하는 공정, (f) 상기 분할 영역에 따라 상기 반도체기판을 절단하고, 개개의 반도체칩으로 분할하는 공정, (g) 상기 반도체칩의 각각을 실장기판에 실장하고, 본딩와이어 또는 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 공정을 포함하며,
    상기 (g) 공정에 있어서, 상기 본딩와이어를 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우에, 상기 (e) 공정에서 상기 개구부는 상기 제1 패드 상의 상기 보호막에 형성하고, 또한, 상기 제2 패드 상은 상기 보호막으로 덮인 상태로 하여, 상기 (g) 공정에서 상기 본딩와이어를 상기 개구부 하에서 상기 제1 패드에 직접 접속하며,
    상기 (g) 공정에 있어서, 상기 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우에, 상기 (e) 공정에서, 상기 개구부는 상기 제2 패드 상의 상기 보호막에 형성하고, 또한, 상기 제1 패드 상은 상기 보호막으로 덮인 상태로 하여, 상기 개구부 하에서 상기 제2 패드와 접속하는 상기 범프전극을 상기 제2 패드 상에 직접 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 배선은 전원전위 또는 기준전위와 전기적으로 접속하고, 상기 반도체칩의 각각은, 상기 범프전극을 통하여 상기 실장기판과 전기적으로 접속하며, 상기 (b) 공정에서는, 상기 제1 배선이 형성된 제1 배선층에서, 상기 제1 배선과 전기적으로 접속하고, 서로 평행하게 연장되는 복수의 제2 배선을 형성하며, 상기 (c) 공정에서는, 상기 제2 배선의 일부를 제3 패드로 규정하고, 상기 (e) 공정에서는, 상기 제3 패드 상의 상기 보호막에 상기 개구부를 형성하고, 또한 상기 개구부 하에서 상기 제3 패드와 접속하는 상기 범프전극을 상기 제3 패드 상에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 (a) 공정에서는, 상기 제1 배선 및 상기 제2 배선과 전기적으로 접속하고, 서로 평행하게 연장되는 복수의 제3 배선을 상기 제1 배선층 보다 하층의 제2 배선층에서 형성하고, 상기 복수의 제2 배선 및 상기 복수의 제3 배선은, 상기 반도체칩의 중앙을 포함한 상기 제2 회로영역에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체칩의 각각은, 상기 범프전극을 통하여 상기 실장기판과 전기적으로 접속하고, 상기 반도체칩 내에서, 상기 제2 회로영역을, 상대적으로 상기 반도체칩의 외주(外周)에 가까운 상기 제1 회로영역과, 상기 제1 회로영역 및 상기 제2 회로영역보다도 상기 반도체칩의 내측의 제3 회로영역과의 사이에 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체칩의 각각은, 상기 범프전극을 통하여 상기 실장기판과 전기적으로 접속하고, 입출력회로를 포함한 상기 제1 회로영역을, 상기 반도체칩의 외주를 따라 복수 배치하고, 상기 제2 회로영역을, 상기 제1 회로영역 사이에 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 범프전극 하의 상기 제2 회로영역에 디지털계 회로 또는 ESD(Electro static Discharge) 대책용의 반도체소자를 포함한 제1 회로를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2 회로영역을, 상기 제1 회로영역과, 상기 제1 회로영역 및 상기 제2 회로영역보다도 상기 반도체칩의 중심에 가까운 제3 회로영역과의 사이에 배치하 고, 상기 범프전극 중에, 상기 제1 회로영역 사이의 상기 제2 회로영역 상의 하나 또는 서로 인접한 2개의 상기 범프전극과, 상기 제1 회로영역과 상기 제3 회로영역과의 사이의 상기 제2 회로영역 상의 하나 또는 서로 인접한 2개의 상기 범프전극이, 정삼각형의 각 정점으로 되도록 상기 범프전극을 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 패드의 수는, 상기 제2 패드의 수보다 많은 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 (b) 공정에 있어서, 상기 제1 배선을 복수 형성하고, 상기 복수의 상기 제1 배선의 일부는, 메모리 칩과의 사이의 인터페이스가 되고, 상기 실장기판에 상기 메모리칩을 실장하는 경우에는, 상기 (g) 공정에서, 상기 본딩와이어를 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하고, 상기 인터페이스와 상기 메모리칩을 전기적으로 접속하며, 상기 실장기판에 상기 메모리 칩을 실장하지 않은 경우에는, 상기 (g) 공정에서, 상기 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하고, 상기 (c) 공정에서, 상기 인터페이스에는 상기 제2 패드를 규정하지 않고, 상기 (e) 공정에서는 상기 인터페이스와 접속하는 상기 범프전극은 형성하지 않은 것을 특징으로 하는 반도체장치의 제조방 법.
  10. 제 1 항에 있어서,
    상기 본딩와이어를 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우와, 상기 범프전극을 통하여 상기 반도체칩의 각각과 상기 실장기판을 전기적으로 접속하는 경우에, 상기 제1 회로영역, 상기 제2 회로영역, 상기 집적회로 및 상기 제1 배선은, 동일한 레이아웃으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. (a) 반도체기판 상에 제1 배선을 형성하는 공정, (b) 상기 제1 배선 상에, 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막에 개구부를 형성하고, 상기 제1 배선의 일부를 노출시키는 공정을 가지는 반도체장치의 제조방법에 있어서,
    상기 (a) 공정에서, 상기 제1 배선에는, 본딩와이어가 직접 접속되기 위한 복수의 제1 영역과, 범프전극이 형성되기 위한 복수의 제2 영역이 형성되어 있고, 상기 (c) 공정에서, 상기 반도체장치에 상기 본딩와이어를 사용하는 경우에는, 상기 개구부는 상기 복수의 제1 영역에 각각 형성되고, 또한, 상기 복수의 제2 영역에는 형성되지 않으며, 상기 (c) 공정에서, 상기 반도체장치에 상기 범프전극을 사용하는 경우에는, 상기 개구부는 상기 복수의 제2 영역에 각각 형성되고, 또한, 상기 복수의 제1 영역에는 형성되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 복수의 제1 영역의 수는, 상기 복수의 제2 영역의 수보다 많은 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 복수의 제1 영역의 하에는, 입출력회로용 셀이 각각 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 복수의 제2 영역 중 일부는, 인접하는 입출력회로용 셀의 사이에 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 인접하는 입출력회로용 셀의 사이에 형성되어 있는 상기 제2 영역 하의 상기 반도체기판에는, 디지털계 회로 또는 ESD 대책용의 반도체소자가 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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