JP2000058548A - 半導体装置の配線構造 - Google Patents

Abstract

(57)【要約】 【課題】 フリップチップ方式で基板に実装されるＬＳ
Ｉチップにおいて、ワイヤボンディング用電極から形成
される追加電極が微少信号回路に誤動作を生じさせない
ようにする。 【解決手段】 ＬＳＩチップ３には、微少信号を取り扱
うメモリ回路やアナログ・デジタル変換回路，発振子入
出力回路などが実装された回路領域、即ち、メモリ回路
領域４やアナログ・デジタル変換回路領域５，発振子入
出力回路領域６などの微少信号回路領域があり、また、
このＬＳＩチップ３の表面の周辺部に、ワイヤボンディ
ング用電極８が設けられている。これらワイヤボンディ
ング用電極８から追加配線２が伸延され、それらの先端
部９がＬＳＩチップ３の表面全体にわたってほぼ均一に
分布するように配置されているが、これら追加配線２
は、その先端部９も含めて、微少信号回路領域を避ける
ようにして配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パッケージングさ
れないで外部に露出した状態の半導体チップを直接基板
に実装した半導体装置の配線構造に関する。

【０００２】

【従来の技術】電子機器の小形化に伴い、回路基板への
ＬＳＩの実装はより高密度実装が要求されている。ＬＳ
Ｉは、通常、パッケージングされた状態で基板に搭載さ
れるものであるが、最も高密度に実装できる形態は、Ｌ
ＳＩをパッケージングされない裸チップ（以下、ベアチ
ップという）のままで基板に実装する方式である。ベア
チップ方式としては、ワイヤボンディングで基板に接続
する方法と、ベアチップの表面と基板の表面とを重ね合
わせて、ベアチップの表面に形成された電極を直接基板
の表面に形成されている電極に接続するフリップチップ
方式とがあるが、後者の方が実装密度が高いことはいう
までもない。

【０００３】かかるフリップチップ方式を実施するに際
し、コスト低減のために、一般に市販されているＬＳＩ
チップ(以下、汎用チップという)を利用することが望ま
しいが、この汎用チップは、チップ表面の周辺部にワイ
ヤボンディング用電極を有している。このワイヤボンデ
ィング用電極は年々狭ピッチ化が進み、例えば、０．１
３ｍｍピッチが量産化されている。従って、このワイヤ
ボンディング用電極上に、例えば、ハンダバンプを形成
して基板にフリップチップ接続する場合、基板側の電極
も狭ピッチ化が要求され、基板コストが上昇するといっ
た問題がある。

【０００４】この問題を解決する従来技術としては、文
献「4th Symposium on Microjoining and Assembly Tec
hnology in ElectronicsJanuary」29−30,1998,Yokoham
a に記載のように、ＬＳＩチップの表面の周辺部に設け
られたワイヤボンディング用電極からＬＳＩチップ表面
の中央部に向かって金属配線（以下、追加配線という）
を形成し、その追加配線の一部を新たな電極とする配線
構造が知られている。この従来技術では、かかる新たな
電極をチップ表面全体に格子状に配置することができる
ので、そのピッチを、例えば、０．５ｍｍ程度とするこ
とにより、基板側にこれと同じ広いピッチの電極を容易
に形成することができ、低価格な基板を利用することが
できる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、汎用チップ上に新たに形成した追加配線と
汎用チップに元々形成されている回路の配線(以下、チ
ップ内配線という)との間で容量性及びインダクタンス
性の電気的結合が生じ、ノイズが発生して回路の誤動作
が生ずるおそれがあるが、これに対して充分な配慮がな
されていなかった。

【０００６】即ち、図３に示すように、チップ内配線１
と追加配線２とが汎用チップ３の表面の保護膜１０を挟
んで対向する構造が採られている半導体装置において、
例えば、追加配線２に５Ｖというハイレベルのパルスが
印加されと、チップ内配線１にノイズが発生する。この
ノイズの電圧レベルの大小によっては、ＬＳＩチップの
或る回路で誤動作が発生するおそれがあった。

【０００７】本発明の目的は、かかる問題を解消し、ノ
イズによる誤動作の発生を防止できるようにして、汎用
チップ上に追加配線を形成できるようにした半導体装置
の配線構造を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ハイ，ローとレベル変化するデジタル信
号以外の微少な信号で動作する回路領域、あるいは同様
に微少であってノイズの影響を受け易い回路領域（以
下、これらをまとめて微少信号回路領域という）の上を
避けて追加配線を施すものである。微少信号回路領域と
しては、メモリ回路領域やアナログ・デジタル変換回路
領域，発振子信号入出力回路領域などである。

【０００９】これによると、かかる微少信号回路領域の
配線と追加配線とが充分な間隔をおいて配置されること
になり、これら配線の電気的結合が回避できて、追加配
線からのノイズによる微少信号回路の誤動作をなくすこ
とができる。

【００１０】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は本発明による半導体装置の配
線構造の一実施形態を示す平面図であって、２は追加配
線、３は汎用チップ、４はメモリ回路領域、５はアナロ
グ・デジタル変換回路領域、６は発振子信号入出力回路
領域、７はデジタル動作回路領域、８はワイヤボンディ
ング用電極、９は追加配線２の配線先端部である。

【００１１】同図において、汎用チップ３の内部回路領
域としては、微少信号を取り扱う微少信号回路領域とし
てのメモリ回路領域４，アナログ・デジタル変換回路領
域５及び発振子信号入出力回路領域６と、これら微少信
号回路領域以外のデジタル動作回路領域７とがある（こ
こでは、微少信号回路領域のみをハッチングして明示し
ている）。

【００１２】汎用チップ３の表面の周辺には、ワイヤボ
ンディング用電極８が形成されており、隣り合うワイヤ
ボンディング用電極８の最小ピッチは、ここでは、０．
１３ｍｍとする。汎用チップ３の基板への一般的な実装
方法としては、かかるワイヤボンディング用電極８とＱ
ＦＰ(Quad Flat Package)などのＬＳＩパッケージの内
部リードとを金ワイヤで接続するワイヤボンディング方
式と、汎用チップ３を直接基板に搭載し、ワイヤボンデ
ィング用電極８と基板側の電極とを金ワイヤで接続する
フリップチップ方式とがある。

【００１３】この実施形態では、高密度実装を実現する
ためにフリップチップ方式を適用するものであるが、こ
のために、先ず、汎用チップ３の表面に追加配線２を形
成する。追加配線２は、ワイヤボンディング用電極８か
ら汎用チップ３の表面の中央部に向かって形成され、夫
々の追加配線２の配線先端部９を新たな電極として、後
工程により、ハンダまたは金などの突起状の電極、即
ち、バンプ電極が形成される。

【００１４】この実施形態では、夫々の追加配線２を、
微少信号を取り扱うメモリ回路領域４やアナログ・デジ
タル変換回路領域５，発振子信号入出力回路領域６の表
面を避けて、これら微少信号回路領域以外のデジタル動
作回路領域７などの表面に形成されている。バンプ電極
を形成する追加配線２の配線先端部９は、バンプ電極の
ピッチをできる限り広くとるために、格子状に配置する
ことが望ましい。

【００１５】図２に図１での１つの追加配線２に沿う断
面を示す図であって、１０は保護膜、１１は最表面保護
膜、１２はハンダバンプであり、図１に対応する部分に
は同一符号をつけている。

【００１６】同図において、ワイヤボンディング用電極
８は、Ａｌ（アルミニューム）を主体とした金属膜であ
る。汎用チップ３の表面は、ワイヤボンディング用電極
８の部分を除いて、保護膜１０で被覆されている。この
保護膜１０は、シリコン窒化膜，シリコン酸化膜，ポリ
イミド膜などの単独または複合膜である。追加配線２
は、ここでは、Ｃｒ（クロム）／Ｃｕ（銅）の２層配線
を用いるものとするが、本発明がこの構成に限定するも
のではない。

【００１７】追加配線２は、メモリ回路領域、アナログ
・デジタル変換回路領域及び発振子信号入出力回路領域
などの微少信号を取り扱う微少信号回路領域を避け、こ
れら微少信号回路領域以外のデジタル動作回路領域７の
上に保護膜１０を介して形成されている。

【００１８】なお、この実施形態では、メモリ回路領域
やアナログ・デジタル変換回路領域，発振子信号入出力
回路領域などの微少信号回路領域を全て避けて追加配線
２を形成することが最も望ましいが、ノイズが混入して
も誤動作の危険性の少ない微少信号回路に対しては、追
加配線２の配置の都合上、かかる微少信号回路領域の上
に追加配線２を形成するようにしてもよい。但し、この
実施形態は、ノイズの混入によって誤動作の危険性があ
る微少信号回路領域を少なくとも１つ有するものであ
る。

【００１９】追加配線２が形成された後、汎用チプ３の
表面全体にポリイミドなどの最表面保護膜１１が形成さ
れ、さらに、追加配線８の配線先端部９で最表面保護膜
１１が除去されて、ハンダバンプ１２がメッキ法や蒸着
法などを用いて形成される。

【００２０】ここで、本発明の発明者が行なった微少信
号回路領域を選定するためのノイズレベルの典型的なシ
ミュレーションの結果の一例を示すと、追加配線幅を２
０μｍ，内部配線幅を５μｍ，追加配線と内部配線とが
重なる長さを１ｍｍ，追加配線に印加されるパルス電圧
を５Ｖ，パルス電圧の立上り及び立下り速度を１５ｎｓ
ｅｃ、パルス周波数を１０ＭＨｚとしたとき、内部配線
に発生するノイズレベルは２０ｍＶであった。他の条件
でのシュミレーション結果も含めて判定した結果、通常
のノイズレベルは１００ｍＶ以下であり、汎用チップの
内部でレベルがハイ，ローとデジタル動作で動いている
デジタル動作回路領域では、ノイズによる誤動作の危険
性はないことが明らかとなった。従って、デジタル動作
回路領域以外の微少信号回路領域を避けて追加配線を施
すことにより、ノイズ発生による誤動作を防止すること
ができる。

【００２１】以上のように、この実施形態では、汎用チ
ップ３上に広いピッチのバンプ電極を設けることによ
り、誤動作の危険性をなくしたフリップチップ接続用の
ＬＳＩチップを得ることができる。

【００２２】以上、本発明の実施形態について説明した
が、本発明は、かかる実施形態のみに限定されるもので
はない。例えば、バンプとしては、ハンダバンプ以外
に、金やその他の突起状電極でもよいし、追加配線２の
近接配置を避ける微少信号回路としては、上記のメモリ
回路領域やアナログ・デジタル変換回路領域，発振子信
号入出力回路領域のみに限るものではない。また、汎用
のＬＳＩチップを例として説明したが、それ以外のＬＳ
Ｉチップであってもよい。

【００２３】

【発明の効果】以上説明したように、本発明によると、
微少信号回路領域を避けて汎用チップの表面に、電極ピ
ッチ拡大用の追加配線を施すことにより、ノイズによる
誤動作のないフリップチップ接続用のＬＳＩチップを得
ることができ、高機能かつ複合機能を有する汎用チップ
を高密度に低コストの基板上に実装することが可能とな
り、高機能，高信頼，小形，低価格の電子装置を実現で
きる。

【図面の簡単な説明】

【図１】本発明による半導体装置の配線構造の一実施形
態を示す平面図である。

【図２】図１における追加配線に沿う断面を示す図であ
る。

【図３】従来の半導体装置の配線構造の一例の断面を示
す図である。

【符号の説明】

１ チップ内配線 ２ 追加配線 ３ 汎用チップ ４ メモリ回路領域 ５ アナログ・デジタル変換回路領域 ６ 発振子信号入出力回路領域 ７ デジタル動作回路領域 ８ ワイヤボンディング用電極 ９ 配線先端部 １０ 保護膜 １１ 最表面保護膜 １２ ハンダバンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中▲鶴▼ 州人 茨城県ひたちなか市大字高場2520番地 株 式会社日立製作所自動車機器事業部内 (72)発明者 志儀 英孝 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 伊藤 高志 東京都小平市水本町五丁目20番１号 株式 会社日立製作所半導体事業部内 Ｆターム(参考） 5F033 AA00 AA03 AA05 BA11 BA12 BA17 CA01 EA25 EA28 EA29 EA32 FA01

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体チップ表面の周辺部に設けられた
   ワイヤボンディング用電極から該半導体チップ表面上に
   追加配線を形成し、該追加配線の一部を新たな電極とす
   る半導体装置の配線構造において、 該半導体チップでのハイ，ローとレベルが変化するデジ
   タル信号以外の微少な信号で動作する回路領域の上を避
   けて該追加配線を施すことを特徴とする半導体装置の配
   線構造。
2. 【請求項２】 半導体チップ表面の周辺部に設けられた
   ワイヤボンディング用電極から該半導体チップ表面上に
   追加配線を形成し、該追加配線の一部を新たな電極とす
   る半導体装置の配線構造において、 該半導体チップでのハイ，ローとレベルが変化するデジ
   タル信号以外の微少な信号であって、かつノイズに影響
   され易い信号動作する回路領域の上を避けて該追加配線
   を施すことを特徴とする半導体装置の配線構造。
3. 【請求項３】 請求項１または２において、 前記回路領域は、メモリ回路領域，アナログ・デジタル
   変換回路領域，発振子入出力回路領域の少なくともいず
   れか１つの領域であることを特徴とする半導体装置の配
   線構造。