JP2004079559A - 半導体チップ - Google Patents
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Abstract
【課題】小型にしてフリップチップ方式による実装が可能であり、かつ端子数の多い半導体チップを提供する。
【解決手段】主面１の一辺１ａに沿う方向には、ピッチｐ１で８個又は７個のボンディングパッド３を配列する。また、これと直交する辺１ｂに沿う方向には、ピッチｐ１より小さなピッチｐ２で５個又は４個のボンディングパッド３を配列する。さらに、辺１ｂに沿う方向に隣接して配置される２つのボンディングパッド列は、前記一辺１ａに沿う方向に半ピッチずらして配列する。最も好ましくは、隣接する３つのボンディングパッド３を正三角形の頂角の位置に配列し、主面１上に配置された１つのボンディングパッド３からその周辺に配置される他のボンディングパッド３までの距離を全て一定にする。
【選択図】 図１
【解決手段】主面１の一辺１ａに沿う方向には、ピッチｐ１で８個又は７個のボンディングパッド３を配列する。また、これと直交する辺１ｂに沿う方向には、ピッチｐ１より小さなピッチｐ２で５個又は４個のボンディングパッド３を配列する。さらに、辺１ｂに沿う方向に隣接して配置される２つのボンディングパッド列は、前記一辺１ａに沿う方向に半ピッチずらして配列する。最も好ましくは、隣接する３つのボンディングパッド３を正三角形の頂角の位置に配列し、主面１上に配置された１つのボンディングパッド３からその周辺に配置される他のボンディングパッド３までの距離を全て一定にする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特にＣＳＰ（チップスケールパッケージ）と呼称される半導体チップやＢＧＡ（ボールグリッドアレイ）と呼称される半導体チップなど、フリップチップ方式による実装が可能な半導体チップにおける外部接続端子の多端子化手段に関する。
【０００２】
【従来の技術】
従来より、例えば携帯電話、デジタルカメラ、ノートパソコン又はＰＤＡ等の電子機器の小型化と多機能化とに対応するため、これらの電子機器に搭載される半導体チップとしてＣＳＰやＢＧＡなどを用い、これらの半導体チップを回路基板にフリップチップ方式で実装する技術が提案されている。
【０００３】
ＣＳＰ及びＢＧＡは、半導体素子領域内を含む主面上に複数個のボンディングパッドを分散配置し、各ボンディングパッドごとに外部接続用の金属ボールや金属バンプを設けた半導体チップであって、半導体素子領域内を含む主面上にボンディングパッドを分散配置するので、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、より小型の半導体チップにより多数のボンディングパッドを配置することができ、電子機器の小型化と多機能化とに対応することができる。また、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、ボンディングパッドの配列ピッチを大きくすることができるので、回路基板に対する半導体チップの実装をより容易かつ確実に行うことができる。
【０００４】
図８に、従来より知られているこの種の半導体チップにおけるボンディングパッドの配列例を示す。この図から明らかなように、本例の半導体チップ１００においては、主面１０１の平面形状が正方形に形成されており、主面１０１の一辺１０１ａ及びこれと直交する辺１０１ｂに沿って、合計６４個のボンディングパッド１０２がそれぞれ等しいピッチｐ１で配列されている。この場合には、図８に示すように、１つのボンディングパッド１０２とその周囲に隣接して配置されるボンディングパッド１０２との距離が全て等間隔にならず、辺１０１ａ，１０１ｂに沿う方向よりも辺１０１ａ，１０１ｂに対して傾斜する方向の方が大きくなる。
【０００５】
本例の半導体チップ１００は、主面１０１上にボンディングパッド１０２が均等に配列されているので、外部接続用の金属ボールや金属バンプを介して回路基板上に実装したとき、実装に伴う外部ひずみが金属ボールや金属バンプそれに主面１０１に作用しにくく、実装時の接続安定性及び耐久性に優れる。
【０００６】
【発明が解決しようとする課題】
ところで、前例のような電子装置は、ますます小型化されかつ多機能化される傾向にあるので、これに伴い、これらの電子装置に実装される半導体チップにも、より一層の小型化と多端子化とが要求されている。
【０００７】
前記のように、主面１０１の一辺１０１ａ及びこれと直交する辺１０１ｂに沿って複数個のボンディングパッド１０２をそれぞれ等ピッチで配列するボンディングパッドの配列方法は、半導体チップのサイズ及び形成されるボンディングパッドの数によっても異なるが、必ずしもボンディングパッドの最密配列方法ではなく、同一サイズの半導体チップにより多くのボンディングパッドを形成できる余地がある。
【０００８】
本発明は、かかる知見に基づいてなされたものであり、その目的は、小型にしてフリップチップ方式による実装が可能であり、かつ端子数の多い半導体チップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、第１の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３≧ｐ１、ｐ４≧ｐ１の関係にあるという構成にした。
【００１０】
ボンディングパッドをこのような関係で配列すると、ボンディングパッドの配列密度が、隣接して配置される２つのボンディングパッドの最小ピッチを一定としたときに、主面上の一方向及びこれと直交する方向にボンディングパッドをそれぞれ等ピッチで配列した場合よりも高密度になるので、半導体チップを大型化したり回路基板に対する半導体チップの実装容易性を害することなく半導体チップの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、ボンディングパッドの配列を高密度化できる結果、完成ウエハをダイシングして個々の半導体チップを切り出す際に、ダイシングエリアとボンディングパッドとの間のスペース的な余裕を大きくすることができ、良品の歩留まりを高めることができる。
【００１１】
本発明は、前記の目的を達成するため、第２の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係にあるという構成にした。
【００１２】
このように、１つのボンディングパッドとその周囲に隣接して配置される複数個のボンディングパッドとの距離が等間隔になるように各ボンディングパッドを配列すると、ボンディングパッドの配列に無駄がなく、一定のスペース内にボンディングパッドを最も高密度に配置することができる。よって、最も効率的にフリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００１３】
本発明は、前記の目的を達成するため、第３の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、１つのボンディングパッドとその周囲に隣接して配置されるボンディングパッドとの距離が等間隔になる領域を有するという構成にした。
【００１４】
このように、１つのボンディングパッドとその周囲に隣接して配置されるボンディングパッドとの距離が等間隔になるように各ボンディングパッドを配置すると、ボンディングパッドの配列に無駄がなく、一定のスペース内にボンディングパッドを最も高密度に配置することができる。よって、最も効率的にフリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００１５】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記主面の平面形状が長方形であり、前記主面の短辺方向における前記ボンディングパッドの配列ピッチよりも、前記主面の長辺方向における前記ボンディングパッドの配列ピッチの方を狭くするという構成にした。
【００１６】
このように、主面の平面形状が長方形である場合において、主面の短辺方向におけるボンディングパッドの配列ピッチよりも主面の長辺方向におけるボンディングパッドの配列ピッチの方を狭くすると、主面の長辺方向により高密度にボンディングパッドを配列することができるので、逆の配列、即ち、主面の長辺方向におけるボンディングパッドの配列ピッチよりも主面の短辺方向におけるボンディングパッドの配列ピッチの方を狭くした場合に比べて、より多数のボンディングパッドを主面上に設けることができる。
【００１７】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドに外部接続用の金属ボール又は金属バンプを設けるという構成にした。
【００１８】
このように、ボンディングパッド上に外部接続用の金属ボール又は金属バンプを設けると、フリップチップ方式による実装が可能になるので、回路基板に対する半導体チップの実装を容易化することができる。
【００１９】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドが前記主面上の１層にのみ形成されているという構成にした。
【００２０】
このように、ボンディングパッドを主面上の１層にのみ形成すると、所要のボンディングパッドを半導体チップの製造プロセスで形成することができるので、完成ウエハ製造後における再配線等を省略することができ、半導体チップの製造をより容易化することができる。
【００２１】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドが、前記主面上の１層に形成された第１のボンディングパッドと、当該第１のボンディングパッドと電気的に接続され、前記１層上に絶縁層を介して配置された第２のボンディングパッドとからなるという構成にした。
【００２２】
このように、ボンディングパッドを、主面上の１層に形成された第１のボンディングパッドと、当該第１のボンディングパッドと電気的に接続され、前記１層上に絶縁層を介して配置された第２のボンディングパッドとから構成すると、第１のボンディングパッドが形成された完成ウエハに絶縁層の形成と第２のボンディングパッドの再配線とを行うことによって、第１のボンディングパッドの配列に関係なく第２のボンディングパッドを配列することができるので、第２のボンディングパッドの配列の高密度化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００２３】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分にのみ配置されているという構成にした。
【００２４】
現在のところ、最も多く使用されている半導体チップは、ワイヤボンディング用の半導体チップであって、ボンディングパッドが半導体素子領域の周辺部分にのみ配置されている。したがって、この種の半導体チップの基になる完成ウエハを利用して第２のボンディングパッドを有する半導体チップを製造すると、特殊な導体チップの基になる完成ウエハを利用して同種の半導体チップを製造する場合に比べて、所望の半導体チップの製造コストを低減することができる。
【００２５】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分及び内周部分に分散して配置されているという構成にした。
【００２６】
このように、第１のボンディングパッドが半導体素子領域の周辺部分及び内周部分に分散して配置されている半導体チップの基になる完成ウエハを利用すると、第１のボンディングパッドと第２のボンディングパッドとをつなぐ再配線の配線長を短くすることができるので、再配線による信号の干渉や浮遊容量の増加を防止することができて、第２のボンディングパッドを有する半導体チップの動特性を改善することができる。
【００２７】
【発明の実施の形態】
以下、本発明に係る半導体チップの実施形態例を、図１乃至図４に基づいて説明する。図１は実施形態例に係る半導体チップ１Ａのボンディングパッド形成面側から見た平面図、図２は実施形態例に係る半導体チップ１Ａの断面構造の第１例を示す断面図、図３は実施形態例に係る半導体チップ１Ａの断面構造の第２例を示す断面図、図４は実施形態例に係る半導体チップ１Ａの断面構造の第３例を示す断面図である。
【００２８】
本例の半導体チップ１Ａは、図１に示すように、主面１の平面形状が正方形に形成されており、当該主面１に例えば電源回路、演算増幅器、比較増幅器、ＲＦ送受信部及び論理部などの図示しない各回路ブロックからなる半導体素子領域２が形成されている。この半導体素子領域２内を含む主面１上には、主面１の一辺１ａに沿う方向にピッチｐ１で８個又は７個のボンディングパッド３が配列されると共に、これと直交する辺１ｂに沿う方向にピッチｐ１より小さなピッチｐ２で５個又は４個のボンディングパッド３が配列されていて、前記直交する辺１ｂに沿う方向に隣接して配置される２つのボンディングパッド列は、前記一辺１ａに沿う方向に半ピッチずれて配列されている。また、本例の半導体チップ１Ａにおいては、隣接する３つのボンディングパッド３が、それぞれ一辺の長さがｐ１である正三角形の頂角の位置に配列されていて、前記一辺１ａ及びこれと直交する辺１ｂに対して傾斜する方向に配列されたボンディングパッド３の配列ピッチをｐ３，ｐ４としたとき、ピッチｐ１，ｐ２，ｐ３，ｐ４は、ｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係になっている。したがって、本例の半導体チップ１Ａにおいては、主面１上に配置された１つのボンディングパッド３からその周辺に配置される他のボンディングパッド３までの距離が全てｐ１で等間隔になる。
【００２９】
実施形態例に係る半導体チップ１Ａは、ボンディングパッド３を最も高密度な配列方法で配置したものであり、図８に示した従来技術との比較より明らかなように、隣接して配置される２つのボンディングパッド３の最小ピッチを共にｐ１としたとき、合計６８個のボンディングパッド３を配列することができる。これらのボンディングパッド３上には、外部接続用の金属バンプ４や金属ボール５が設けられる。
【００３０】
前記ボンディングパッド３は、図２に示すように、半導体チップ１Ａの製造プロセスで前記主面１上に形成されたボンディングパッド３ａをそのまま利用することもできるし、図３及び図４に示すように、半導体チップ１Ａの製造プロセスが完了して完成ウエハを得た後の再配線プロセスで、前記主面１上に絶縁層６を介して再配線され、半導体チップ１Ａの製造プロセスで前記主面１上に形成されたボンディングパッド３ａと電気的に接続されたものを利用することもできる。図３は、半導体チップ１Ａの製造プロセスでボンディングパッド３ａが前記半導体素子領域２内に図１の配列で予め形成された半導体チップを利用した場合の例を示しており、図４は、半導体チップ１Ａの製造プロセスでボンディングパッド３ａが前記半導体素子領域２の周囲にのみ形成された半導体チップを利用した場合の例を示している。
【００３１】
かように、実施形態例に係る半導体チップ１Ａは、ボンディングパッド３を最も高密度な配列方法で配置したので、半導体チップ１Ａを大型化したり回路基板に対する半導体チップ１Ａの実装容易性を害することなく半導体チップ１Ａの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、本例に係る半導体チップ１Ａは、主面１上にボンディングパッド３が均等に配列されているので、外部接続用の金属ボールや金属バンプを介して回路基板上に実装したとき、実装に伴う外部ひずみが金属ボールや金属バンプそれに主面１に作用しにくく、実装時の接続安定性及び耐久性に優れる。
【００３２】
なお、前記実施形態例においては、主面１の一辺１ａに沿うボンディングパッド３の配列ピッチをｐ１、これと直交する辺１ｂに沿うボンディングパッド３の配列ピッチをｐ２、一辺１ａ及びこれと直交する辺１ｂに対して傾斜する方向に沿うボンディングパッド３の配列ピッチをｐ３，ｐ４としたとき、ピッチｐ１，ｐ２，ｐ３，ｐ４がｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係になるようにボンディングパッド３を配列したが、本発明の要旨はこれに限定されるものではなく、ｐ１＞ｐ２、ｐ３≧ｐ１、ｐ４≧ｐ１の関係でボンディングパッド３を配列すれば、図８に示した従来技術よりも、ボンディングパッド３の配列密度を高密度にすることができる。
【００３３】
また、前記実施形態例においては、主面１の全面についてボンディングパッド３を均等に配列したが、本発明の要旨はこれに限定されるものではなく、主面１の少なくとも一部に図８に示した従来技術よりもボンディングパッド３の配列密度が高密度になる領域を有すれば足りる。
【００３４】
さらに、前記実施形態例においては、主面１の平面形状が正方形に形成された半導体チップを例に挙げて説明したが、本発明の要旨はこれに限定されるものではなく、図５に示すように、主面１の平面形状が長方形に形成された半導体チップについても同様に実施することができる。この場合には、主面１上により多数のボンディングパッド３を配列できるようにするため、主面１の短辺方向におけるボンディングパッド３の配列ピッチｐ１よりも、主面１の長辺方向におけるボンディングパッド３の配列ピッチｐ２の方が狭くされる。
【００３５】
図６及び図７に、本発明に係る半導体チップの他の例を示す。図６の半導体チップ１Ａは、正方形の主面１を有する半導体チップに本発明を適用した場合の実施例であって、３個のボンディングパッド３が正三角形の各頂角の位置に配置されている。また、図６の半導体チップ１Ａは、長方形の主面１を有する半導体チップに本発明を適用した場合の実施例であって、５個のボンディングパッド３が長方形の中心と各頂角の位置とに配置されている。
【００３６】
【発明の効果】
以上説明したように、本発明の半導体チップは、隣接して配置される２つのボンディングパッドの最小ピッチを一定としたときに、主面上の一方向及びこれと直交する方向にボンディングパッドをそれぞれ等ピッチで配列した場合よりも高密度になるようにボンディングパッドを配列したので、半導体チップを大型化したり回路基板に対する半導体チップの実装容易性を害することなく半導体チップの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、ボンディングパッドの配列を高密度化できる結果、完成ウエハをダイシングして個々の半導体チップを切り出す際に、ダイシングエリアとボンディングパッドとの間のスペース的な余裕を大きくすることができ、良品の歩留まりを高めることができる。
【図面の簡単な説明】
【図１】実施形態例に係る半導体チップ１Ａのボンディングパッド形成面側から見た平面図である。
【図２】実施形態例に係る半導体チップ１Ａの断面構造の第１例を示す断面図である。
【図３】実施形態例に係る半導体チップ１Ａの断面構造の第２例を示す断面図である。
【図４】実施形態例に係る半導体チップ１Ａの断面構造の第３例を示す断面図である。
【図５】実施形態例に係る半導体チップ１Ａの他の例を示すボンディングパッド形成面側から見た平面図である。
【図６】実施形態例に係る半導体チップ１Ａのさらに他の例を示すボンディングパッド形成面側から見た平面図である。
【図７】実施形態例に係る半導体チップ１Ａのさらに他の例を示すボンディングパッド形成面側から見た平面図である。
【図８】従来例に係る半導体チップのボンディングパッド形成面側から見た平面図である。
【符号の説明】
１ 主面
２ 半導体素子領域
３ ボンディングパッド
４ 金属バンプ
５ 金属ボール
６ 絶縁層
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特にＣＳＰ（チップスケールパッケージ）と呼称される半導体チップやＢＧＡ（ボールグリッドアレイ）と呼称される半導体チップなど、フリップチップ方式による実装が可能な半導体チップにおける外部接続端子の多端子化手段に関する。
【０００２】
【従来の技術】
従来より、例えば携帯電話、デジタルカメラ、ノートパソコン又はＰＤＡ等の電子機器の小型化と多機能化とに対応するため、これらの電子機器に搭載される半導体チップとしてＣＳＰやＢＧＡなどを用い、これらの半導体チップを回路基板にフリップチップ方式で実装する技術が提案されている。
【０００３】
ＣＳＰ及びＢＧＡは、半導体素子領域内を含む主面上に複数個のボンディングパッドを分散配置し、各ボンディングパッドごとに外部接続用の金属ボールや金属バンプを設けた半導体チップであって、半導体素子領域内を含む主面上にボンディングパッドを分散配置するので、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、より小型の半導体チップにより多数のボンディングパッドを配置することができ、電子機器の小型化と多機能化とに対応することができる。また、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、ボンディングパッドの配列ピッチを大きくすることができるので、回路基板に対する半導体チップの実装をより容易かつ確実に行うことができる。
【０００４】
図８に、従来より知られているこの種の半導体チップにおけるボンディングパッドの配列例を示す。この図から明らかなように、本例の半導体チップ１００においては、主面１０１の平面形状が正方形に形成されており、主面１０１の一辺１０１ａ及びこれと直交する辺１０１ｂに沿って、合計６４個のボンディングパッド１０２がそれぞれ等しいピッチｐ１で配列されている。この場合には、図８に示すように、１つのボンディングパッド１０２とその周囲に隣接して配置されるボンディングパッド１０２との距離が全て等間隔にならず、辺１０１ａ，１０１ｂに沿う方向よりも辺１０１ａ，１０１ｂに対して傾斜する方向の方が大きくなる。
【０００５】
本例の半導体チップ１００は、主面１０１上にボンディングパッド１０２が均等に配列されているので、外部接続用の金属ボールや金属バンプを介して回路基板上に実装したとき、実装に伴う外部ひずみが金属ボールや金属バンプそれに主面１０１に作用しにくく、実装時の接続安定性及び耐久性に優れる。
【０００６】
【発明が解決しようとする課題】
ところで、前例のような電子装置は、ますます小型化されかつ多機能化される傾向にあるので、これに伴い、これらの電子装置に実装される半導体チップにも、より一層の小型化と多端子化とが要求されている。
【０００７】
前記のように、主面１０１の一辺１０１ａ及びこれと直交する辺１０１ｂに沿って複数個のボンディングパッド１０２をそれぞれ等ピッチで配列するボンディングパッドの配列方法は、半導体チップのサイズ及び形成されるボンディングパッドの数によっても異なるが、必ずしもボンディングパッドの最密配列方法ではなく、同一サイズの半導体チップにより多くのボンディングパッドを形成できる余地がある。
【０００８】
本発明は、かかる知見に基づいてなされたものであり、その目的は、小型にしてフリップチップ方式による実装が可能であり、かつ端子数の多い半導体チップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、第１の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３≧ｐ１、ｐ４≧ｐ１の関係にあるという構成にした。
【００１０】
ボンディングパッドをこのような関係で配列すると、ボンディングパッドの配列密度が、隣接して配置される２つのボンディングパッドの最小ピッチを一定としたときに、主面上の一方向及びこれと直交する方向にボンディングパッドをそれぞれ等ピッチで配列した場合よりも高密度になるので、半導体チップを大型化したり回路基板に対する半導体チップの実装容易性を害することなく半導体チップの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、ボンディングパッドの配列を高密度化できる結果、完成ウエハをダイシングして個々の半導体チップを切り出す際に、ダイシングエリアとボンディングパッドとの間のスペース的な余裕を大きくすることができ、良品の歩留まりを高めることができる。
【００１１】
本発明は、前記の目的を達成するため、第２の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係にあるという構成にした。
【００１２】
このように、１つのボンディングパッドとその周囲に隣接して配置される複数個のボンディングパッドとの距離が等間隔になるように各ボンディングパッドを配列すると、ボンディングパッドの配列に無駄がなく、一定のスペース内にボンディングパッドを最も高密度に配置することができる。よって、最も効率的にフリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００１３】
本発明は、前記の目的を達成するため、第３の手段として、主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、１つのボンディングパッドとその周囲に隣接して配置されるボンディングパッドとの距離が等間隔になる領域を有するという構成にした。
【００１４】
このように、１つのボンディングパッドとその周囲に隣接して配置されるボンディングパッドとの距離が等間隔になるように各ボンディングパッドを配置すると、ボンディングパッドの配列に無駄がなく、一定のスペース内にボンディングパッドを最も高密度に配置することができる。よって、最も効率的にフリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００１５】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記主面の平面形状が長方形であり、前記主面の短辺方向における前記ボンディングパッドの配列ピッチよりも、前記主面の長辺方向における前記ボンディングパッドの配列ピッチの方を狭くするという構成にした。
【００１６】
このように、主面の平面形状が長方形である場合において、主面の短辺方向におけるボンディングパッドの配列ピッチよりも主面の長辺方向におけるボンディングパッドの配列ピッチの方を狭くすると、主面の長辺方向により高密度にボンディングパッドを配列することができるので、逆の配列、即ち、主面の長辺方向におけるボンディングパッドの配列ピッチよりも主面の短辺方向におけるボンディングパッドの配列ピッチの方を狭くした場合に比べて、より多数のボンディングパッドを主面上に設けることができる。
【００１７】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドに外部接続用の金属ボール又は金属バンプを設けるという構成にした。
【００１８】
このように、ボンディングパッド上に外部接続用の金属ボール又は金属バンプを設けると、フリップチップ方式による実装が可能になるので、回路基板に対する半導体チップの実装を容易化することができる。
【００１９】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドが前記主面上の１層にのみ形成されているという構成にした。
【００２０】
このように、ボンディングパッドを主面上の１層にのみ形成すると、所要のボンディングパッドを半導体チップの製造プロセスで形成することができるので、完成ウエハ製造後における再配線等を省略することができ、半導体チップの製造をより容易化することができる。
【００２１】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記ボンディングパッドが、前記主面上の１層に形成された第１のボンディングパッドと、当該第１のボンディングパッドと電気的に接続され、前記１層上に絶縁層を介して配置された第２のボンディングパッドとからなるという構成にした。
【００２２】
このように、ボンディングパッドを、主面上の１層に形成された第１のボンディングパッドと、当該第１のボンディングパッドと電気的に接続され、前記１層上に絶縁層を介して配置された第２のボンディングパッドとから構成すると、第１のボンディングパッドが形成された完成ウエハに絶縁層の形成と第２のボンディングパッドの再配線とを行うことによって、第１のボンディングパッドの配列に関係なく第２のボンディングパッドを配列することができるので、第２のボンディングパッドの配列の高密度化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。
【００２３】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分にのみ配置されているという構成にした。
【００２４】
現在のところ、最も多く使用されている半導体チップは、ワイヤボンディング用の半導体チップであって、ボンディングパッドが半導体素子領域の周辺部分にのみ配置されている。したがって、この種の半導体チップの基になる完成ウエハを利用して第２のボンディングパッドを有する半導体チップを製造すると、特殊な導体チップの基になる完成ウエハを利用して同種の半導体チップを製造する場合に比べて、所望の半導体チップの製造コストを低減することができる。
【００２５】
また、本発明は、前記の目的を達成するため、前記各構成の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分及び内周部分に分散して配置されているという構成にした。
【００２６】
このように、第１のボンディングパッドが半導体素子領域の周辺部分及び内周部分に分散して配置されている半導体チップの基になる完成ウエハを利用すると、第１のボンディングパッドと第２のボンディングパッドとをつなぐ再配線の配線長を短くすることができるので、再配線による信号の干渉や浮遊容量の増加を防止することができて、第２のボンディングパッドを有する半導体チップの動特性を改善することができる。
【００２７】
【発明の実施の形態】
以下、本発明に係る半導体チップの実施形態例を、図１乃至図４に基づいて説明する。図１は実施形態例に係る半導体チップ１Ａのボンディングパッド形成面側から見た平面図、図２は実施形態例に係る半導体チップ１Ａの断面構造の第１例を示す断面図、図３は実施形態例に係る半導体チップ１Ａの断面構造の第２例を示す断面図、図４は実施形態例に係る半導体チップ１Ａの断面構造の第３例を示す断面図である。
【００２８】
本例の半導体チップ１Ａは、図１に示すように、主面１の平面形状が正方形に形成されており、当該主面１に例えば電源回路、演算増幅器、比較増幅器、ＲＦ送受信部及び論理部などの図示しない各回路ブロックからなる半導体素子領域２が形成されている。この半導体素子領域２内を含む主面１上には、主面１の一辺１ａに沿う方向にピッチｐ１で８個又は７個のボンディングパッド３が配列されると共に、これと直交する辺１ｂに沿う方向にピッチｐ１より小さなピッチｐ２で５個又は４個のボンディングパッド３が配列されていて、前記直交する辺１ｂに沿う方向に隣接して配置される２つのボンディングパッド列は、前記一辺１ａに沿う方向に半ピッチずれて配列されている。また、本例の半導体チップ１Ａにおいては、隣接する３つのボンディングパッド３が、それぞれ一辺の長さがｐ１である正三角形の頂角の位置に配列されていて、前記一辺１ａ及びこれと直交する辺１ｂに対して傾斜する方向に配列されたボンディングパッド３の配列ピッチをｐ３，ｐ４としたとき、ピッチｐ１，ｐ２，ｐ３，ｐ４は、ｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係になっている。したがって、本例の半導体チップ１Ａにおいては、主面１上に配置された１つのボンディングパッド３からその周辺に配置される他のボンディングパッド３までの距離が全てｐ１で等間隔になる。
【００２９】
実施形態例に係る半導体チップ１Ａは、ボンディングパッド３を最も高密度な配列方法で配置したものであり、図８に示した従来技術との比較より明らかなように、隣接して配置される２つのボンディングパッド３の最小ピッチを共にｐ１としたとき、合計６８個のボンディングパッド３を配列することができる。これらのボンディングパッド３上には、外部接続用の金属バンプ４や金属ボール５が設けられる。
【００３０】
前記ボンディングパッド３は、図２に示すように、半導体チップ１Ａの製造プロセスで前記主面１上に形成されたボンディングパッド３ａをそのまま利用することもできるし、図３及び図４に示すように、半導体チップ１Ａの製造プロセスが完了して完成ウエハを得た後の再配線プロセスで、前記主面１上に絶縁層６を介して再配線され、半導体チップ１Ａの製造プロセスで前記主面１上に形成されたボンディングパッド３ａと電気的に接続されたものを利用することもできる。図３は、半導体チップ１Ａの製造プロセスでボンディングパッド３ａが前記半導体素子領域２内に図１の配列で予め形成された半導体チップを利用した場合の例を示しており、図４は、半導体チップ１Ａの製造プロセスでボンディングパッド３ａが前記半導体素子領域２の周囲にのみ形成された半導体チップを利用した場合の例を示している。
【００３１】
かように、実施形態例に係る半導体チップ１Ａは、ボンディングパッド３を最も高密度な配列方法で配置したので、半導体チップ１Ａを大型化したり回路基板に対する半導体チップ１Ａの実装容易性を害することなく半導体チップ１Ａの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、本例に係る半導体チップ１Ａは、主面１上にボンディングパッド３が均等に配列されているので、外部接続用の金属ボールや金属バンプを介して回路基板上に実装したとき、実装に伴う外部ひずみが金属ボールや金属バンプそれに主面１に作用しにくく、実装時の接続安定性及び耐久性に優れる。
【００３２】
なお、前記実施形態例においては、主面１の一辺１ａに沿うボンディングパッド３の配列ピッチをｐ１、これと直交する辺１ｂに沿うボンディングパッド３の配列ピッチをｐ２、一辺１ａ及びこれと直交する辺１ｂに対して傾斜する方向に沿うボンディングパッド３の配列ピッチをｐ３，ｐ４としたとき、ピッチｐ１，ｐ２，ｐ３，ｐ４がｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係になるようにボンディングパッド３を配列したが、本発明の要旨はこれに限定されるものではなく、ｐ１＞ｐ２、ｐ３≧ｐ１、ｐ４≧ｐ１の関係でボンディングパッド３を配列すれば、図８に示した従来技術よりも、ボンディングパッド３の配列密度を高密度にすることができる。
【００３３】
また、前記実施形態例においては、主面１の全面についてボンディングパッド３を均等に配列したが、本発明の要旨はこれに限定されるものではなく、主面１の少なくとも一部に図８に示した従来技術よりもボンディングパッド３の配列密度が高密度になる領域を有すれば足りる。
【００３４】
さらに、前記実施形態例においては、主面１の平面形状が正方形に形成された半導体チップを例に挙げて説明したが、本発明の要旨はこれに限定されるものではなく、図５に示すように、主面１の平面形状が長方形に形成された半導体チップについても同様に実施することができる。この場合には、主面１上により多数のボンディングパッド３を配列できるようにするため、主面１の短辺方向におけるボンディングパッド３の配列ピッチｐ１よりも、主面１の長辺方向におけるボンディングパッド３の配列ピッチｐ２の方が狭くされる。
【００３５】
図６及び図７に、本発明に係る半導体チップの他の例を示す。図６の半導体チップ１Ａは、正方形の主面１を有する半導体チップに本発明を適用した場合の実施例であって、３個のボンディングパッド３が正三角形の各頂角の位置に配置されている。また、図６の半導体チップ１Ａは、長方形の主面１を有する半導体チップに本発明を適用した場合の実施例であって、５個のボンディングパッド３が長方形の中心と各頂角の位置とに配置されている。
【００３６】
【発明の効果】
以上説明したように、本発明の半導体チップは、隣接して配置される２つのボンディングパッドの最小ピッチを一定としたときに、主面上の一方向及びこれと直交する方向にボンディングパッドをそれぞれ等ピッチで配列した場合よりも高密度になるようにボンディングパッドを配列したので、半導体チップを大型化したり回路基板に対する半導体チップの実装容易性を害することなく半導体チップの多端子化を図ることができ、フリップチップ方式による実装が可能な半導体チップの小型化及び／又は多端子化を図ることができる。また、ボンディングパッドの配列を高密度化できる結果、完成ウエハをダイシングして個々の半導体チップを切り出す際に、ダイシングエリアとボンディングパッドとの間のスペース的な余裕を大きくすることができ、良品の歩留まりを高めることができる。
【図面の簡単な説明】
【図１】実施形態例に係る半導体チップ１Ａのボンディングパッド形成面側から見た平面図である。
【図２】実施形態例に係る半導体チップ１Ａの断面構造の第１例を示す断面図である。
【図３】実施形態例に係る半導体チップ１Ａの断面構造の第２例を示す断面図である。
【図４】実施形態例に係る半導体チップ１Ａの断面構造の第３例を示す断面図である。
【図５】実施形態例に係る半導体チップ１Ａの他の例を示すボンディングパッド形成面側から見た平面図である。
【図６】実施形態例に係る半導体チップ１Ａのさらに他の例を示すボンディングパッド形成面側から見た平面図である。
【図７】実施形態例に係る半導体チップ１Ａのさらに他の例を示すボンディングパッド形成面側から見た平面図である。
【図８】従来例に係る半導体チップのボンディングパッド形成面側から見た平面図である。
【符号の説明】
１ 主面
２ 半導体素子領域
３ ボンディングパッド
４ 金属バンプ
５ 金属ボール
６ 絶縁層
Claims (9)
- 主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３≧ｐ１、ｐ４≧ｐ１の関係にあることを特徴とする半導体チップ。
- 主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、前記主面上の一方向及びこれと直交する方向に前記ボンディングパッドがそれぞれ所定の等ピッチで配列され、かつ、前記直交する方向に隣接して配置される２つのボンディングパッド列が前記一方向に関して１ピッチ以下の範囲で相互にずれた領域を有し、当該領域内における前記ボンディングパッドの配列が、前記主面上の一方向に配列された前記ボンディングパッドの配列ピッチをｐ１、これと直交する方向に配列された前記ボンディングパッドの配列ピッチをｐ２、前記一方向及びこれと直交する方向に対して傾斜する方向に配列された前記ボンディングパッドの配列ピッチをｐ３，ｐ４としたとき、ｐ１＞ｐ２、ｐ３＝ｐ４＝ｐ１の関係にあることを特徴とする半導体チップ。
- 主面に半導体素子領域が形成され、前記半導体素子領域内を含む前記主面上に複数個のボンディングパッドが分散配置された半導体チップにおいて、前記主面上の少なくとも一部に、１つのボンディングパッドとその周囲に隣接して配置されるボンディングパッドとの距離が等間隔になる領域を有することを特徴とする半導体チップ。
- 請求項１乃至３のいずれかに記載の半導体チップにおいて、前記主面の平面形状が長方形であり、前記主面の短辺方向における前記ボンディングパッドの配列ピッチよりも、前記主面の長辺方向における前記ボンディングパッドの配列ピッチの方を狭くしたことを特徴とする半導体チップ。
- 請求項１乃至４のいずれかに記載の半導体チップにおいて、前記ボンディングパッドに外部接続用の金属ボール又は金属バンプを設けたことを特徴とする半導体チップ。
- 請求項１乃至５のいずれかに記載の半導体チップにおいて、前記ボンディングパッドが前記主面上の１層にのみ形成されていることを特徴とする半導体チップ。
- 請求項１乃至５のいずれかに記載の半導体チップにおいて、前記ボンディングパッドが、前記主面上の１層に形成された第１のボンディングパッドと、当該第１のボンディングパッドと電気的に接続され、前記１層上に絶縁層を介して配置された第２のボンディングパッドとからなることを特徴とする半導体チップ。
- 請求項７に記載の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分にのみ配置されていることを特徴とする半導体チップ。
- 請求項７に記載の半導体チップにおいて、前記第１のボンディングパッドが、前記半導体素子領域の周辺部分及び内周部分に分散して配置されていることを特徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233445A JP2004079559A (ja) | 2002-08-09 | 2002-08-09 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002233445A JP2004079559A (ja) | 2002-08-09 | 2002-08-09 | 半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004079559A true JP2004079559A (ja) | 2004-03-11 |
Family
ID=32018574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002233445A Withdrawn JP2004079559A (ja) | 2002-08-09 | 2002-08-09 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004079559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200394A (ja) * | 2008-02-25 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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-
2002
- 2002-08-09 JP JP2002233445A patent/JP2004079559A/ja not_active Withdrawn
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