JP4414117B2 - 半導体チップ及びこれを用いた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ及び半導体装置に係り、特に、半導体チップに形成される入出力端子、内部配線及び電極パッドの配列と、回路ブロックの形成面上に絶縁層を介して再配線を形成してなる半導体装置における入出力端子、内部配線、電極パッド及び再配線の配列に関する。
【０００２】
【従来の技術】
携帯電話、デジタルカメラ、ノートパソコンの例に代表される電子機器においては、小型化、薄型化、軽量化に対する要求が強く、それに用いられる半導体部品をいかに小型化、薄型化、軽量化し、かつ製造コストを抑えるかが研究開発上の１つの重要な課題となっている。
【０００３】
このため、パッケージＩＣ（ＴＯＦＰ、ＴＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid Array )、ＣＳＰ（Chip Scale Package ) の開発が進められ、一部では既に実用化されている。また、より小型の半導体高密度実装を考えた場合には、ベアチップ実装で、しかもフリップチップ方式による実装技術（接続技術）の普及も強く望まれている。
【０００４】
従来のフリップチップ方式によるベアチップ実装では、半導体チップの電極パッド面上にバンプを形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半導体チップ上に再配線を行ってバンプ形成用のランド端子を設け、そのランド端子間のピッチを広げて、実装の簡易化をはかろうとする技術も一般化している。
【０００５】
図６に、従来よりこの種の半導体装置の製造に適用されている半導体チップの一例を示す。
【０００６】
この図から明らかなように、本例の半導体チップ１００は、回路形成面に６個の回路ブロック、即ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とが形成されたシステムＬＳＩであって、電極パッド７が、回路ブロック外のチップ外縁部に沿って配置されている。なお、前記各電極パッド７は、前記各回路ブロック１〜６に形成された図示しない入出力端子と図示しない内部配線を介して接続されている。
【０００７】
【発明が解決しようとする課題】
前記した従来の半導体チップは、各電極パッド７が図示しない内部配線によってチップ外縁部に引き出されているため、ＣＳＰ化するためには再配線が必要となり、半導体装置の製造コストが高価になると共に、内部配線と再配線とを合わせた配線の配線長が長くなり、信号の遅延、線間の干渉或いは雑音の増加などを引き起こしやすいという不都合があった。かかる不都合は、現在普及しつつある高周波用の半導体チップにおいては特に顕著になり、クロストークノイズや共振ずれの原因になる。また、各電極パッド７がチップ外縁部に引き出されているため、設計上、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置せざるを得ない場合が多く、他の回路ブロックからの電磁波的な悪影響を受けやすいという不都合もある。
【０００８】
本発明は、かかる従来技術の不備を解消するためになされたものであって、その目的は、安価にして信号の遅延や線間の干渉それに雑音の増加などを引き起こしにくい半導体チップ及びこれを用いた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の課題を解決するため、半導体チップについては、複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップにおいて、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッドの全部を、前記入出力端子が形成された各回路ブロック内に配置し、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置するという構成にした。
【００１０】
このように、入出力端子と当該入出力端子に接続された内部配線及び電極パッドの全部を入出力端子が形成された各回路ブロック内に配置すると、当該半導体チップを用いてＣＳＰを作製する場合に、内部配線及び再配線の線路長を短くできるので、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減でき、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１１】
また、本発明は、前記の課題を解決するため、半導体装置については、複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップを用い、前記回路ブロックの形成面上に絶縁層を介して前記電極パッドと接続された再配線を形成してなる半導体装置において、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッド並びに再配線の全部を、前記入出力端子が形成された各回路ブロック内に配置し、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置するという構成にした。
【００１２】
このように、入出力端子と当該入出力端子に接続された内部配線及び電極パッド並びに再配線の全部を入出力端子が形成された各回路ブロック内に配置すると、内部配線及び再配線の線路長を短くできるので、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減でき、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１３】
【発明の実施の形態】
本発明に係る半導体チップの実施形態例を図１乃至図３に基づいて説明する。図１は第１実施形態例に係る半導体チップの平面図、図２は参考例１に係る半導体チップの平面図、図３は参考例２に係る半導体チップの平面図である。
【００１４】
第１実施形態例に係る半導体チップ２０は、図１に示すように、回路形成面にＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とが分割して形成され、前記各回路ブロック１〜６の周辺部内側に沿って、それぞれ電極パッド１ａ〜６ａが配置されている。
【００１５】
前記ＣＰＵコア１内に配置された電極パッド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂと、ＣＰＵコア１内に形成された内部配線１ｃを介して接続されている。以下、これと同様に、ＤＳＰコア２内に配置された電極パッド２ａは、ＤＳＰコア２内に形成された入出力端子２ｂと、ＤＳＰコア２内に形成された内部配線２ｃを介して接続され、アナログ回路３内に配置された電極パッド３ａは、アナログ回路３内に形成された入出力端子３ｂと、アナログ回路３内に形成された内部配線３ｃを介して接続され、アナログ・ディジタル変換回路４内に配置された電極パッド４ａは、アナログ・ディジタル変換回路４内に形成された入出力端子４ｂと、アナログ・ディジタル変換回路４内に形成された内部配線４ｃを介して接続され、メモリ（ＲＯＭ／ＲＡＭ）５内に配置された電極パッド５ａは、メモリ（ＲＯＭ／ＲＡＭ）５内に形成された入出力端子５ｂと、メモリ（ＲＯＭ／ＲＡＭ）５内に形成された内部配線５ｃを介して接続され、ロジック回路６内に配置された電極パッド６ａは、ロジック回路６内に形成された入出力端子６ｂと、ロジック回路６内に形成された内部配線５ｃを介して接続されている。なお、図１においては、図示を容易にするために、各回路ブロックについて１つの入出力端子１ｂ〜６ｂと１つの内部配線１ｃ〜６ｃしか図示されていないが、電極パッド１ａ〜６ａの数に応じた数の入出力端子と内部配線とを有することはもちろんである。
【００１６】
本例の半導体チップ２０は、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される内部配線（例えば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当該１の回路ブロック内に配置するので、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、ＣＳＰを作製する場合の内部配線及び再配線の線路長を短くでき、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体チップ２０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａを配置したので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１７】
参考例１に係る半導体チップ３０は、図２に示すように、電極パッド１ａ〜６ａが、各回路ブロック１〜６内に格子状に分散して配置されている。その他については、第１実施形態例に係る半導体チップ２０と同じであるので、説明を省略する。
【００１８】
本例の半導体チップ３０は、第１実施形態例に係る半導体チップ２０と同様の効果を有するほか、電極パッド１ａ〜６ａが各回路ブロック１〜６内に格子状に分散して配置されているので、実装基板の配線のマージンを増加させることができ、実装信頼性の高い製品が得られる。
【００１９】
参考例２に係る半導体チップ４０は、図３に示すように、電極パッド１ａ〜６ａが、各回路ブロック１〜６内に千鳥状に分散して配置されている。その他については、第１実施形態例に係る半導体チップ２０と同じであるので、説明を省略する。
【００２０】
本例の半導体チップ４０は、第１実施形態例に係る半導体チップ２０と同様の効果を有するほか、電極パッド１ａ〜６ａが各回路ブロック１〜６内に千鳥状に分散して配置されているので、実装基板の配線のマージンを増加させることができ、実装信頼性の高い製品が得られる。
【００２１】
なお、前記各実施形態例においては、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される内部配線（例えば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当該１の回路ブロック内に配置したが、必ずしも全ての内部配線及び電極パッドを当該１の回路ブロック内に配置する必要はなく、線路長の短縮を図ることができ、かつ線間の干渉や雑音の増加等の不都合を生じない場合には、一部の内部配線及び電極パッドを当該１の回路ブロック外に配置することも可能である。
【００２２】
次に、本発明に係る半導体装置の実施形態を、図４及び図５に基づいて説明する。図４は第１実施形態例に係る半導体装置の断面図、図５は第２実施形態例に係る半導体装置の断面図である。
【００２３】
第１実施形態例に係る半導体装置５０は、図４に示すように、前記半導体チップ２０に形成された電極パッド１ａ〜６ａ上に直接バンプ１１を形成したことを特徴とする。バンプ１１としては、金バンプやニッケルバンプそれにはんだバンプなどを形成することができる。なお、図４の例では、前記第１実施例に係る半導体チップ２０を用いたが、本発明の要旨はこれに限定されるものではなく、本発明に係る任意の半導体チップを用いることができる。
【００２４】
本例の半導体装置５０は、図１に示した第１実施形態例に係る半導体チップ２０を用い、当該半導体チップ２０に形成された電極パッド１ａ〜６ａ上に直接バンプ１１を形成したので、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される全ての内部配線（例えば、１ｃ）、電極パッド（例えば、１ａ）及びバンプ８を当該１の回路ブロック内に配置することができる。よって、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、バンプ付きの半導体装置を作製する場合の内部配線１ｃ〜６ｃの線路長を短くでき、冗長な配線による信号の遅延、線間の干渉あるいは雑音の増加を低減することができる。また、１の回路ブロックの入出力端子に接続された内部配線等を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体装置５０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａが配置された半導体チップ２０を用いたので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２５】
第２実施形態例に係る半導体装置６０は、図５に示すように、前記半導体チップ２０と、当該半導体チップ２０の電極パッド１ａ〜６ａ形成部を除く部分に形成された第１絶縁層１２と、当該第１絶縁層１２上に形成され、一端が前記電極パッド１ａ〜６ａに接続され、他端にランド端子１３が形成された再配線１４と、前記ランド端子１３の一部を除く部分に形成された第２絶縁層１５と、前記ランド端子１３上に形成されたはんだボール１６とからなることを特徴とする。前記再配線１４は、当該再配線１４が接続される入出力端子を有する回路ブロック内に形成される。なお、図５の例では、前記第１実施例に係る半導体チップ２０を用いたが、本発明の要旨はこれに限定されるものではなく、本発明に係る任意の半導体チップを用いることができる。
【００２６】
本例の半導体装置６０は、図１に示した第１実施形態例に係る半導体チップ２０を用い、かつ、再配線１４を、当該再配線１４が接続される入出力端子を有する回路ブロック内に形成したので、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される全ての内部配線（例えば、１ｃ）、電極パッド（例えば、１ａ）、再配線１５及びはんだボール１６を当該１の回路ブロック内に配置することができる。よって、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、ＣＳＰタイプの半導体装置を作製する場合の内部配線１ｃ〜６ｃ及び再配線１４の線路長を短くでき、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体装置５０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａが配置された半導体チップ２０を用いたので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２７】
【発明の効果】
本発明の半導体チップは、入出力端子と当該入出力端子に接続された内部配線及び電極パッドの全部又は一部を入出力端子が形成された各回路ブロック内に配置したので、当該半導体チップを用いてＣＳＰを作製する場合に、内部配線及び再配線の線路長を短くすることができ、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないか、してもその数量を減少するので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２８】
本発明の半導体装置は、入出力端子と当該入出力端子に接続された内部配線及び電極パッド並びに再配線の全部又は一部を入出力端子が形成された各回路ブロック内に配置するので、内部配線及び再配線の線路長を短くすることができ、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないか、してもその数量を減少するので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップの平面図である。
【図２】参考例１に係る半導体チップの平面図である。
【図３】参考例２に係る半導体チップの平面図である。
【図４】第１実施形態例に係る半導体装置の断面図である。
【図５】第２実施形態例に係る半導体装置の断面図である。
【図６】従来例に係る半導体チップの平面図である。
【符号の説明】
１〜６ 回路ブロック
１１ バンプ
１２ 第１絶縁層
１３ ランド端子
１４ 再配線
１５ 第２絶縁層
１６ はんだボール
２０，３０，４０ 半導体チップ
５０，６０ 半導体装置
【発明の属する技術分野】
本発明は、半導体チップ及び半導体装置に係り、特に、半導体チップに形成される入出力端子、内部配線及び電極パッドの配列と、回路ブロックの形成面上に絶縁層を介して再配線を形成してなる半導体装置における入出力端子、内部配線、電極パッド及び再配線の配列に関する。
【０００２】
【従来の技術】
携帯電話、デジタルカメラ、ノートパソコンの例に代表される電子機器においては、小型化、薄型化、軽量化に対する要求が強く、それに用いられる半導体部品をいかに小型化、薄型化、軽量化し、かつ製造コストを抑えるかが研究開発上の１つの重要な課題となっている。
【０００３】
このため、パッケージＩＣ（ＴＯＦＰ、ＴＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid Array )、ＣＳＰ（Chip Scale Package ) の開発が進められ、一部では既に実用化されている。また、より小型の半導体高密度実装を考えた場合には、ベアチップ実装で、しかもフリップチップ方式による実装技術（接続技術）の普及も強く望まれている。
【０００４】
従来のフリップチップ方式によるベアチップ実装では、半導体チップの電極パッド面上にバンプを形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半導体チップ上に再配線を行ってバンプ形成用のランド端子を設け、そのランド端子間のピッチを広げて、実装の簡易化をはかろうとする技術も一般化している。
【０００５】
図６に、従来よりこの種の半導体装置の製造に適用されている半導体チップの一例を示す。
【０００６】
この図から明らかなように、本例の半導体チップ１００は、回路形成面に６個の回路ブロック、即ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とが形成されたシステムＬＳＩであって、電極パッド７が、回路ブロック外のチップ外縁部に沿って配置されている。なお、前記各電極パッド７は、前記各回路ブロック１〜６に形成された図示しない入出力端子と図示しない内部配線を介して接続されている。
【０００７】
【発明が解決しようとする課題】
前記した従来の半導体チップは、各電極パッド７が図示しない内部配線によってチップ外縁部に引き出されているため、ＣＳＰ化するためには再配線が必要となり、半導体装置の製造コストが高価になると共に、内部配線と再配線とを合わせた配線の配線長が長くなり、信号の遅延、線間の干渉或いは雑音の増加などを引き起こしやすいという不都合があった。かかる不都合は、現在普及しつつある高周波用の半導体チップにおいては特に顕著になり、クロストークノイズや共振ずれの原因になる。また、各電極パッド７がチップ外縁部に引き出されているため、設計上、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置せざるを得ない場合が多く、他の回路ブロックからの電磁波的な悪影響を受けやすいという不都合もある。
【０００８】
本発明は、かかる従来技術の不備を解消するためになされたものであって、その目的は、安価にして信号の遅延や線間の干渉それに雑音の増加などを引き起こしにくい半導体チップ及びこれを用いた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の課題を解決するため、半導体チップについては、複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップにおいて、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッドの全部を、前記入出力端子が形成された各回路ブロック内に配置し、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置するという構成にした。
【００１０】
このように、入出力端子と当該入出力端子に接続された内部配線及び電極パッドの全部を入出力端子が形成された各回路ブロック内に配置すると、当該半導体チップを用いてＣＳＰを作製する場合に、内部配線及び再配線の線路長を短くできるので、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減でき、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１１】
また、本発明は、前記の課題を解決するため、半導体装置については、複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップを用い、前記回路ブロックの形成面上に絶縁層を介して前記電極パッドと接続された再配線を形成してなる半導体装置において、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッド並びに再配線の全部を、前記入出力端子が形成された各回路ブロック内に配置し、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置するという構成にした。
【００１２】
このように、入出力端子と当該入出力端子に接続された内部配線及び電極パッド並びに再配線の全部を入出力端子が形成された各回路ブロック内に配置すると、内部配線及び再配線の線路長を短くできるので、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減でき、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１３】
【発明の実施の形態】
本発明に係る半導体チップの実施形態例を図１乃至図３に基づいて説明する。図１は第１実施形態例に係る半導体チップの平面図、図２は参考例１に係る半導体チップの平面図、図３は参考例２に係る半導体チップの平面図である。
【００１４】
第１実施形態例に係る半導体チップ２０は、図１に示すように、回路形成面にＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３と、アナログ・ディジタル変換回路４と、メモリ（ＲＯＭ／ＲＡＭ）５と、ロジック回路６とが分割して形成され、前記各回路ブロック１〜６の周辺部内側に沿って、それぞれ電極パッド１ａ〜６ａが配置されている。
【００１５】
前記ＣＰＵコア１内に配置された電極パッド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂと、ＣＰＵコア１内に形成された内部配線１ｃを介して接続されている。以下、これと同様に、ＤＳＰコア２内に配置された電極パッド２ａは、ＤＳＰコア２内に形成された入出力端子２ｂと、ＤＳＰコア２内に形成された内部配線２ｃを介して接続され、アナログ回路３内に配置された電極パッド３ａは、アナログ回路３内に形成された入出力端子３ｂと、アナログ回路３内に形成された内部配線３ｃを介して接続され、アナログ・ディジタル変換回路４内に配置された電極パッド４ａは、アナログ・ディジタル変換回路４内に形成された入出力端子４ｂと、アナログ・ディジタル変換回路４内に形成された内部配線４ｃを介して接続され、メモリ（ＲＯＭ／ＲＡＭ）５内に配置された電極パッド５ａは、メモリ（ＲＯＭ／ＲＡＭ）５内に形成された入出力端子５ｂと、メモリ（ＲＯＭ／ＲＡＭ）５内に形成された内部配線５ｃを介して接続され、ロジック回路６内に配置された電極パッド６ａは、ロジック回路６内に形成された入出力端子６ｂと、ロジック回路６内に形成された内部配線５ｃを介して接続されている。なお、図１においては、図示を容易にするために、各回路ブロックについて１つの入出力端子１ｂ〜６ｂと１つの内部配線１ｃ〜６ｃしか図示されていないが、電極パッド１ａ〜６ａの数に応じた数の入出力端子と内部配線とを有することはもちろんである。
【００１６】
本例の半導体チップ２０は、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される内部配線（例えば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当該１の回路ブロック内に配置するので、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、ＣＳＰを作製する場合の内部配線及び再配線の線路長を短くでき、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体チップ２０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａを配置したので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００１７】
参考例１に係る半導体チップ３０は、図２に示すように、電極パッド１ａ〜６ａが、各回路ブロック１〜６内に格子状に分散して配置されている。その他については、第１実施形態例に係る半導体チップ２０と同じであるので、説明を省略する。
【００１８】
本例の半導体チップ３０は、第１実施形態例に係る半導体チップ２０と同様の効果を有するほか、電極パッド１ａ〜６ａが各回路ブロック１〜６内に格子状に分散して配置されているので、実装基板の配線のマージンを増加させることができ、実装信頼性の高い製品が得られる。
【００１９】
参考例２に係る半導体チップ４０は、図３に示すように、電極パッド１ａ〜６ａが、各回路ブロック１〜６内に千鳥状に分散して配置されている。その他については、第１実施形態例に係る半導体チップ２０と同じであるので、説明を省略する。
【００２０】
本例の半導体チップ４０は、第１実施形態例に係る半導体チップ２０と同様の効果を有するほか、電極パッド１ａ〜６ａが各回路ブロック１〜６内に千鳥状に分散して配置されているので、実装基板の配線のマージンを増加させることができ、実装信頼性の高い製品が得られる。
【００２１】
なお、前記各実施形態例においては、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される内部配線（例えば、１ｃ）及び電極パッド（例えば、１ａ）を、全て当該１の回路ブロック内に配置したが、必ずしも全ての内部配線及び電極パッドを当該１の回路ブロック内に配置する必要はなく、線路長の短縮を図ることができ、かつ線間の干渉や雑音の増加等の不都合を生じない場合には、一部の内部配線及び電極パッドを当該１の回路ブロック外に配置することも可能である。
【００２２】
次に、本発明に係る半導体装置の実施形態を、図４及び図５に基づいて説明する。図４は第１実施形態例に係る半導体装置の断面図、図５は第２実施形態例に係る半導体装置の断面図である。
【００２３】
第１実施形態例に係る半導体装置５０は、図４に示すように、前記半導体チップ２０に形成された電極パッド１ａ〜６ａ上に直接バンプ１１を形成したことを特徴とする。バンプ１１としては、金バンプやニッケルバンプそれにはんだバンプなどを形成することができる。なお、図４の例では、前記第１実施例に係る半導体チップ２０を用いたが、本発明の要旨はこれに限定されるものではなく、本発明に係る任意の半導体チップを用いることができる。
【００２４】
本例の半導体装置５０は、図１に示した第１実施形態例に係る半導体チップ２０を用い、当該半導体チップ２０に形成された電極パッド１ａ〜６ａ上に直接バンプ１１を形成したので、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される全ての内部配線（例えば、１ｃ）、電極パッド（例えば、１ａ）及びバンプ８を当該１の回路ブロック内に配置することができる。よって、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、バンプ付きの半導体装置を作製する場合の内部配線１ｃ〜６ｃの線路長を短くでき、冗長な配線による信号の遅延、線間の干渉あるいは雑音の増加を低減することができる。また、１の回路ブロックの入出力端子に接続された内部配線等を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体装置５０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａが配置された半導体チップ２０を用いたので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２５】
第２実施形態例に係る半導体装置６０は、図５に示すように、前記半導体チップ２０と、当該半導体チップ２０の電極パッド１ａ〜６ａ形成部を除く部分に形成された第１絶縁層１２と、当該第１絶縁層１２上に形成され、一端が前記電極パッド１ａ〜６ａに接続され、他端にランド端子１３が形成された再配線１４と、前記ランド端子１３の一部を除く部分に形成された第２絶縁層１５と、前記ランド端子１３上に形成されたはんだボール１６とからなることを特徴とする。前記再配線１４は、当該再配線１４が接続される入出力端子を有する回路ブロック内に形成される。なお、図５の例では、前記第１実施例に係る半導体チップ２０を用いたが、本発明の要旨はこれに限定されるものではなく、本発明に係る任意の半導体チップを用いることができる。
【００２６】
本例の半導体装置６０は、図１に示した第１実施形態例に係る半導体チップ２０を用い、かつ、再配線１４を、当該再配線１４が接続される入出力端子を有する回路ブロック内に形成したので、１の回路ブロック（例えば、ＣＰＵコア１）に形成された入出力端子（例えば、１ｂ）と電気的に接続される全ての内部配線（例えば、１ｃ）、電極パッド（例えば、１ａ）、再配線１５及びはんだボール１６を当該１の回路ブロック内に配置することができる。よって、全ての電極パッドを半導体チップの外周縁に沿って配置する場合に比べて、ＣＳＰタイプの半導体装置を作製する場合の内部配線１ｃ〜６ｃ及び再配線１４の線路長を短くでき、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないので、他の回路ブロックからの電磁波的な悪影響を防止することができる。さらに、本例の半導体装置５０は、各回路ブロック１〜６の周辺部内側に沿って電極パッド１ａ〜６ａが配置された半導体チップ２０を用いたので、各回路ブロック１〜６内における線間の干渉及び雑音の増加なども低減することができる。よって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２７】
【発明の効果】
本発明の半導体チップは、入出力端子と当該入出力端子に接続された内部配線及び電極パッドの全部又は一部を入出力端子が形成された各回路ブロック内に配置したので、当該半導体チップを用いてＣＳＰを作製する場合に、内部配線及び再配線の線路長を短くすることができ、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないか、してもその数量を減少するので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【００２８】
本発明の半導体装置は、入出力端子と当該入出力端子に接続された内部配線及び電極パッド並びに再配線の全部又は一部を入出力端子が形成された各回路ブロック内に配置するので、内部配線及び再配線の線路長を短くすることができ、冗長な再配線による信号の遅延、線間の干渉あるいは雑音の増加を低減できて、再配線の設計を簡略化することができる。また、１の回路ブロックの入出力端子に接続された内部配線や再配線を他の回路ブロック内に配置しないか、してもその数量を減少するので、他の回路ブロックからの電磁波的な悪影響を防止することができる。したがって、高性能かつ低コストにして信頼性の高い半導体装置を作製できる。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップの平面図である。
【図２】参考例１に係る半導体チップの平面図である。
【図３】参考例２に係る半導体チップの平面図である。
【図４】第１実施形態例に係る半導体装置の断面図である。
【図５】第２実施形態例に係る半導体装置の断面図である。
【図６】従来例に係る半導体チップの平面図である。
【符号の説明】
１〜６ 回路ブロック
１１ バンプ
１２ 第１絶縁層
１３ ランド端子
１４ 再配線
１５ 第２絶縁層
１６ はんだボール
２０，３０，４０ 半導体チップ
５０，６０ 半導体装置
Claims (2)
- 複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップにおいて、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッドの全部を、前記入出力端子が形成された各回路ブロック内に配置しており、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置したことを特徴とする半導体チップ。
- 複数の回路ブロックと、これら各回路ブロックのそれぞれに形成された入出力端子と、当該入出力端子より引き出された内部配線と、当該内部配線を介して前記入出力端子に接続された電極パッドとを有する半導体チップを用い、前記回路ブロックの形成面上に絶縁層を介して前記電極パッドと接続された再配線を形成してなる半導体装置において、前記入出力端子と当該入出力端子に接続された前記内部配線及び電極パッド並びに再配線の全部を、前記入出力端子が形成された各回路ブロック内に配置しており、各回路ブロックの周辺部内側に沿って電極パッドの全部を配置したことを特徴とする半導体装置。
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