JP2003068933A - 半導体装置 - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 線路長が短く、信号の遅延や線間の干渉ある
いは雑音の増加などの不都合を引き起こしにくい高信頼
性の半導体装置を提供する。 【解決手段】 半導体装置を、半導体チップ２０の回路
形成部１〜６内に形成された複数の入出力端子１ｂ等
と、当該複数の入出力端子より引き出された複数の内部
配線１ｃ等と、当該内部配線を介して前記各入出力端子
に接続された複数の電極パッド１ａ〜６ａと、前記回路
形成部上に形成された絶縁層７と、前記電極パッドに一
端が接続され、前記絶縁層上に形成された複数の再配線
９とから構成する。半導体チップ２０の回路形成部内に
複数の電極パッドを形成し、複数の再配線の合計長さ
を、各入出力端子から回路形成部の外縁までの距離の合
計よりも短くする。
いは雑音の増加などの不都合を引き起こしにくい高信頼
性の半導体装置を提供する。 【解決手段】 半導体装置を、半導体チップ２０の回路
形成部１〜６内に形成された複数の入出力端子１ｂ等
と、当該複数の入出力端子より引き出された複数の内部
配線１ｃ等と、当該内部配線を介して前記各入出力端子
に接続された複数の電極パッド１ａ〜６ａと、前記回路
形成部上に形成された絶縁層７と、前記電極パッドに一
端が接続され、前記絶縁層上に形成された複数の再配線
９とから構成する。半導体チップ２０の回路形成部内に
複数の電極パッドを形成し、複数の再配線の合計長さ
を、各入出力端子から回路形成部の外縁までの距離の合
計よりも短くする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、半導体チップの回路形成面上に絶縁層を介して再
配線を形成してなる半導体装置における再配線の配線構
造に関する。 【０００２】 【従来の技術】携帯電話、デジタルカメラ、ノートパソ
コンの例に代表される電子機器においては、小型化、薄
型化、軽量化に対する要求が強く、それに用いられる半
導体部品をいかに小型化、薄型化、軽量化し、かつ製造
コストを抑えるかが研究開発上の１つの重要な課題とな
っている。 【０００３】このため、パッケージＩＣ（ＴＯＦＰ、Ｔ
ＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid
Array )、ＣＳＰ（Chip Scale Package ) の開発が進め
られ、一部では既に実用化されている。また、より小型
の半導体高密度実装を考えた場合には、ベアチップ実装
で、しかもフリップチップ方式による実装技術（接続技
術）の普及も強く望まれている。 【０００４】従来のフリップチップ方式によるベアチッ
プ実装では、半導体チップの電極パッド面上にバンプを
形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半
導体チップ上に再配線を行ってバンプ形成用のランド端
子を設け、そのランド端子間のピッチを広げて、実装の
簡易化をはかろうとする技術も一般化している。 【０００５】ところで、従来のベアチップには、パッケ
ージＩＣ化する際におけるベアチップの電極パッドと外
部端子との実装方法としてワイヤポンディング方式が用
いられている関係上、電極パッドがベアチップの外縁部
に沿って配置されているのが一般的である。 【０００６】図４に、この種のベアチップを用いて作製
される従来例に係るＣＳＰの一例を示す。図４（ａ）は
従来例に係るＣＳＰの作製に使用されるベアチップの平
面図、図４（ｂ）は再配線が施された従来例に係るベア
チップの平面図、図４（ｃ）は従来例に係るＣＳＰの平
面図、図４（ｄ）は従来例に係るＣＳＰの断面図であ
る。 【０００７】図４（ａ）に示すように、本例のＣＳＰ１
００は、回路形成部１０１の周囲に所要数の電極パッド
１０３が配置されたベアチップ１０４を用いて作製され
る。もちろん、前記各電極パッド１０３と前記回路形成
部１０１内に形成された各入出力端子１０５とは、内部
配線１０６を介して接続されている。ＣＳＰ１００の作
製は、図４（ａ）に示したベアチップ１０４の電極パッ
ド形成部を除く部分に第１絶縁層１０７を塗布した後、
当該第１絶縁層１０７上に、図４（ｂ）に示すように、
一端が前記電極パッド１０３に接続され、他端にランド
端子１０８が形成された再配線１０９を形成し、次い
で、図４（ｃ）、（ｄ）に示すように、前記ランド端子
１０８の一部を除く部分に第２絶縁層１１０を形成した
後、当該第２絶縁層１１０より露出された前記ランド端
子１０８上にはんだボール１１１を搭載するといった方
法で行われる。 【０００８】 【発明が解決しようとする課題】前記したように、回路
形成部１０１の周囲に所要数の電極パッド１０３が配置
されたベアチップ１０４を用いて作製される従来のＣＳ
Ｐ１００は、前記各入出力端子１０５と前記ランド端子
１０８とをつなぐ配線の長さが、前記入出力端子１０５
と前記電極パッド１０３とをつなぐ内部配線１０６の長
さｓ１と前記電極パッド１０３と前記ランド端子１０８
とをつなぐ再配線１０９の長さｓ２の合計長さになるの
で、配線長が不必要に長くなり、信号の遅延、線間の干
渉あるいは雑音の増加などの不都合を引き起こしやすい
という不都合がある。 【０００９】なお、前記においてはＣＳＰを例にとって
説明したが、バンプ付きチップ等の他種の半導体装置に
ついても、同様の不都合を有する。 【００１０】本発明は、かかる従来技術の不都合を解決
するためになされたもので、その目的は、入出力端子と
ランド端子とをつなぐ配線の長さが短く、信号の遅延や
線間の干渉あるいは雑音の増加などの不都合を引き起こ
しにくい高信頼性の半導体装置を提供することにある。 【００１１】 【課題を解決するための手段】本発明は、前記の課題を
解決するため、半導体チップの回路形成部内に形成され
た複数の入出力端子と、当該複数の入出力端子より引き
出された複数の内部配線と、当該内部配線を介して前記
各入出力端子に接続された複数の電極パッドと、前記回
路形成部上に形成された絶縁層と、前記電極パッドに一
端が接続され、前記絶縁層上に形成された複数の再配線
とを有する半導体装置において、前記半導体チップの回
路形成部内に前記複数の電極パッドを形成し、前記複数
の再配線の合計長さを、前記各入出力端子から前記回路
形成部の外縁までの距離の合計よりも短くするという構
成にした。 【００１２】このように、半導体チップの回路形成部内
に電極パッドを形成し、当該電極パッドに一端が接続さ
れた再配線の合計長さを、入出力端子から回路形成部の
外縁までの距離の合計よりも短くすると、ＣＳＰについ
ては、電極パッドとランド端子とを接続する再配線の設
計を簡略化することができるので、ＣＳＰの低コスト化
を図れると共に、入出力端子からランド端子までに至る
線路長を短くすることができて、信号の遅延や線間の干
渉あるいは雑音の増加などの不都合を解消することがで
きるので、ＣＳＰの信頼性の向上を図ることができる。
特に、現在普及しつつある高周波用の半導体チップにお
いては、不要な再配線を簡略化できるので、クロストー
クノイズや共振ズレなどの不具合を低減させることがで
きる。一方、バンプ付きチップについては、前記と同様
の作用効果を有するほか、半導体チップにおける回路形
成部内の電極パッドの配列を均一化することができるの
で、電極パッドに対するボンディングによる金バンプの
形成、或いは印刷によるはんだバンプの形成が容易化さ
れて、均一な配列のバンプ付きチップを得ることがで
き、実装信頼性の高い製品を得ることができる。 【００１３】 【発明の実施の形態】本発明に係る半導体装置の第１実
施形態例を、図１に基づいて説明する。図１（ａ）は本
例に係る半導体装置の作製に使用されるベアチップの平
面図、図１（ｂ）は再配線が施されたベアチップの平面
図、図１（ｃ）は本例に係るＣＳＰの平面図、図１
（ｄ）は本例に係るＣＳＰの断面図、図１（ｅ）は本例
に係るバンプ付きチップの断面図である。 【００１４】図１（ａ）に示すように、本例の半導体装
置の作製に使用される半導体チップ２０は、回路形成面
に形成される回路形成部が、６個の回路ブロック、即
ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３
と、アナログ・ディジタル変換回路４と、メモリ（ＲＯ
Ｍ／ＲＡＭ）５と、ロジック回路６とから形成され、前
記各回路ブロック１〜６の周辺部内側に沿って、それぞ
れ電極パッド１ａ〜６ａが配置されている。 【００１５】前記ＣＰＵコア１内に配置された電極パッ
ド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂ
と、ＣＰＵコア１内に形成された内部配線１ｃを介して
接続されている。他の回路ブロック２〜６についても同
様であり、各回路ブロック２〜６内に配置された電極パ
ッド２ａ〜６ａは、該当する各回路ブロック２〜６内に
形成された入出力端子と、該当する各回路ブロック２〜
６内に形成された内部配線を介してそれぞれ接続されて
いる。 【００１６】図１（ｃ）及び図１（ｄ）に示す本例のＣ
ＳＰは、図１（ｂ）に示すように、半導体チップ２０の
電極パッド形成部を除く部分に第１絶縁層７を塗布した
後、当該第１絶縁層７上に、一端が電極パッド１ａ〜６
ａに接続され、他端にランド端子８が形成された再配線
９を形成し、次いで、ランド端子８の一部を除く部分に
第２絶縁層１０を形成し、当該第２絶縁層１０より露出
された前記ランド端子８上にはんだボール１１を搭載す
るといった方法で作製される。より具体的には、ウエハ
状態の半導体チップ２０の回路形成面上に、電極パッド
１ａ〜６ａ及びスクライブラインを除いて第１絶縁層７
を均一の厚さに形成する。その上に、再配線９を形成し
ないエリアにレジスト層を形成し、レジストがないエリ
アに、例えば銅めっきにより再配線９を形成する。この
プロセスで同時にランド端子８も形成する。次いで、レ
ジストを除去した後、ランド端子８及びスクライブライ
ンを除いて第２絶縁層１０を均一の厚さに形成する。次
いで、ランド端子８上にフラックスを塗布してはんだボ
ール１１を搭載し、このはんだボール１１をリフローに
より硬化させ、フラックスを洗浄除去する。最後にダイ
シングすることにより個片のＣＳＰを得るという方法が
とられる。 【００１７】前記再配線９は、その合計長さが、前記入
出力端子（１ｂ等）から前記回路形成部の外縁に至るま
での距離の合計よりも短く形成される。なお、前記回路
形成部の外縁に至るまでの距離とは、前記入出力端子の
形成部から図４（ａ）に示した従来の半導体チップにお
ける電極パッド１０３の形成部までに至る最短距離を言
う。 【００１８】これに対して、本例のバンプ付きチップ
は、図１（ｅ）に示すように、電極パッド１ａ〜６ａ上
にバンプ１２を形成することによって作製される。な
お、金バンプ１２は、各電極パッド２ａ〜６ａに金をボ
ンディングした後、当該ボンディングされた金の先端部
に平坦な板を押し付け、先端部を平坦化することによっ
て作製される。また、はんだバンプ１２については、は
んだ印刷等によって作製することができる。 【００１９】本例の半導体装置は、半導体チップ２０に
形成された各回路ブロック１〜６内に電極パッド１ａ〜
６ａを形成し、当該電極パッド１ａ〜６ａに一端が接続
された再配線９の合計長さを、入出力端子（１ｂ等）か
ら回路形成部の外縁までの距離の合計よりも短くしたの
で、ＣＳＰについては、電極パッド１ａ〜６ａとランド
端子８とを接続する再配線の設計を簡略化することがで
きてＣＳＰの低コスト化を図れると共に、入出力端子
（１ｂ等）からランド端子８までに至る線路長を短くす
ることができ、信号の遅延や線間の干渉あるいは雑音の
増加などの不都合を解消することができて、ＣＳＰの信
頼性の向上を図ることができる。特に、現在普及しつつ
ある高周波用の半導体チップにおいては、不要な再配線
を簡略化できるので、クロストークノイズや共振ズレな
どの不具合を低減させることができる。一方、バンプ付
きチップについては、前記と同様の作用効果を有するほ
か、半導体チップ２０における回路形成部内の電極パッ
ド１ａ〜６ａの配列を均一化することができるので、電
極パッド１ａ〜６ａに対するボンディングによる金バン
プの形成、或いは印刷によるはんだバンプの形成が容易
化することができて、均一な配列のバンプ付きチップを
得ることができ、実装信頼性の高い製品を得ることがで
きる。 【００２０】次に、本発明に係る半導体装置の第２実施
形態例を図２に基づいて説明する。図２（ａ）は本例に
係る半導体装置の作製に使用されるベアチップの平面
図、図２（ｂ）は再配線が施されたベアチップの平面
図、図２（ｃ）は本例に係るＣＳＰの平面図である。 【００２１】第２実施形態例に係る半導体装置は、図２
（ａ）に示すように、電極パッド１ａ〜６ａが各回路ブ
ロック１〜６内に格子状に分散された半導体チップ３０
を用いると共に、図２（ｃ）に示すように、はんだボー
ル１１を回路形成部の中央部分を除く全面にほぼ均一に
分散配置したことを特徴とする。その他については、第
１実施形態例に係る半導体装置と同じであるので、説明
を省略する。 【００２２】本例の半導体装置は、第１実施形態例に係
る半導体装置と同様の効果を有するほか、はんだボール
１１を回路形成部の中央部分を除く全面にほぼ均一に分
散配置したので、実装基板の配線のマージンを増加させ
ることができ、実装基板に対する実装信頼性を高めるこ
とができる。 【００２３】次に、本発明に係る半導体装置の第３実施
形態例を図３に基づいて説明する。図３（ａ）は本例に
係る半導体装置の作製に使用されるベアチップの平面
図、図３（ｂ）は再配線が施されたベアチップの平面
図、図３（ｃ）は本例に係るＣＳＰの平面図である。 【００２４】第３実施形態例に係る半導体装置は、図３
（ａ）に示すように、電極パッド１ａ〜６ａが各回路ブ
ロック１〜６内に千鳥状に分散された半導体チップ４０
を用いると共に、図３（ｃ）に示すように、はんだボー
ル１１を回路形成部の中央部分を除く全面にほぼ均一に
分散配置したことを特徴とする。その他については、第
１実施形態例に係る半導体装置と同じであるので、説明
を省略する。本例の半導体装置は、第２実施形態例に係
る半導体装置と同様の効果を有する。 【００２５】 【発明の効果】以上説明したように、本発明によると、
半導体チップに形成された各回路ブロック内に電極パッ
ドを形成し、当該電極パッドに一端が接続された再配線
の合計長さを、入出力端子から回路形成部の外縁までの
距離の合計よりも短くしたので、ＣＳＰについては、電
極パッドとランド端子とを接続する再配線の設計を簡略
化することができてＣＳＰの低コスト化を図れると共
に、入出力端子からランド端子までに至る線路長を短く
することができ、信号の遅延や線間の干渉あるいは雑音
の増加などの不都合を解消することができて、ＣＳＰの
信頼性の向上を図ることができる。一方、バンプ付きチ
ップについては、前記と同様の効果を有するほか、半導
体チップにおける回路形成部内の電極パッドの配列を均
一化することができるので、電極パッドに対するボンデ
ィングによる金バンプの形成、或いは印刷によるはんだ
バンプの形成が容易化することができて、均一な配列の
バンプ付きチップを得ることができ、実装信頼性の高い
製品を得ることができる。
特に、半導体チップの回路形成面上に絶縁層を介して再
配線を形成してなる半導体装置における再配線の配線構
造に関する。 【０００２】 【従来の技術】携帯電話、デジタルカメラ、ノートパソ
コンの例に代表される電子機器においては、小型化、薄
型化、軽量化に対する要求が強く、それに用いられる半
導体部品をいかに小型化、薄型化、軽量化し、かつ製造
コストを抑えるかが研究開発上の１つの重要な課題とな
っている。 【０００３】このため、パッケージＩＣ（ＴＯＦＰ、Ｔ
ＳＯＰ等）実装に代わるより小型のＢＧＡ（Ball Grid
Array )、ＣＳＰ（Chip Scale Package ) の開発が進め
られ、一部では既に実用化されている。また、より小型
の半導体高密度実装を考えた場合には、ベアチップ実装
で、しかもフリップチップ方式による実装技術（接続技
術）の普及も強く望まれている。 【０００４】従来のフリップチップ方式によるベアチッ
プ実装では、半導体チップの電極パッド面上にバンプを
形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半
導体チップ上に再配線を行ってバンプ形成用のランド端
子を設け、そのランド端子間のピッチを広げて、実装の
簡易化をはかろうとする技術も一般化している。 【０００５】ところで、従来のベアチップには、パッケ
ージＩＣ化する際におけるベアチップの電極パッドと外
部端子との実装方法としてワイヤポンディング方式が用
いられている関係上、電極パッドがベアチップの外縁部
に沿って配置されているのが一般的である。 【０００６】図４に、この種のベアチップを用いて作製
される従来例に係るＣＳＰの一例を示す。図４（ａ）は
従来例に係るＣＳＰの作製に使用されるベアチップの平
面図、図４（ｂ）は再配線が施された従来例に係るベア
チップの平面図、図４（ｃ）は従来例に係るＣＳＰの平
面図、図４（ｄ）は従来例に係るＣＳＰの断面図であ
る。 【０００７】図４（ａ）に示すように、本例のＣＳＰ１
００は、回路形成部１０１の周囲に所要数の電極パッド
１０３が配置されたベアチップ１０４を用いて作製され
る。もちろん、前記各電極パッド１０３と前記回路形成
部１０１内に形成された各入出力端子１０５とは、内部
配線１０６を介して接続されている。ＣＳＰ１００の作
製は、図４（ａ）に示したベアチップ１０４の電極パッ
ド形成部を除く部分に第１絶縁層１０７を塗布した後、
当該第１絶縁層１０７上に、図４（ｂ）に示すように、
一端が前記電極パッド１０３に接続され、他端にランド
端子１０８が形成された再配線１０９を形成し、次い
で、図４（ｃ）、（ｄ）に示すように、前記ランド端子
１０８の一部を除く部分に第２絶縁層１１０を形成した
後、当該第２絶縁層１１０より露出された前記ランド端
子１０８上にはんだボール１１１を搭載するといった方
法で行われる。 【０００８】 【発明が解決しようとする課題】前記したように、回路
形成部１０１の周囲に所要数の電極パッド１０３が配置
されたベアチップ１０４を用いて作製される従来のＣＳ
Ｐ１００は、前記各入出力端子１０５と前記ランド端子
１０８とをつなぐ配線の長さが、前記入出力端子１０５
と前記電極パッド１０３とをつなぐ内部配線１０６の長
さｓ１と前記電極パッド１０３と前記ランド端子１０８
とをつなぐ再配線１０９の長さｓ２の合計長さになるの
で、配線長が不必要に長くなり、信号の遅延、線間の干
渉あるいは雑音の増加などの不都合を引き起こしやすい
という不都合がある。 【０００９】なお、前記においてはＣＳＰを例にとって
説明したが、バンプ付きチップ等の他種の半導体装置に
ついても、同様の不都合を有する。 【００１０】本発明は、かかる従来技術の不都合を解決
するためになされたもので、その目的は、入出力端子と
ランド端子とをつなぐ配線の長さが短く、信号の遅延や
線間の干渉あるいは雑音の増加などの不都合を引き起こ
しにくい高信頼性の半導体装置を提供することにある。 【００１１】 【課題を解決するための手段】本発明は、前記の課題を
解決するため、半導体チップの回路形成部内に形成され
た複数の入出力端子と、当該複数の入出力端子より引き
出された複数の内部配線と、当該内部配線を介して前記
各入出力端子に接続された複数の電極パッドと、前記回
路形成部上に形成された絶縁層と、前記電極パッドに一
端が接続され、前記絶縁層上に形成された複数の再配線
とを有する半導体装置において、前記半導体チップの回
路形成部内に前記複数の電極パッドを形成し、前記複数
の再配線の合計長さを、前記各入出力端子から前記回路
形成部の外縁までの距離の合計よりも短くするという構
成にした。 【００１２】このように、半導体チップの回路形成部内
に電極パッドを形成し、当該電極パッドに一端が接続さ
れた再配線の合計長さを、入出力端子から回路形成部の
外縁までの距離の合計よりも短くすると、ＣＳＰについ
ては、電極パッドとランド端子とを接続する再配線の設
計を簡略化することができるので、ＣＳＰの低コスト化
を図れると共に、入出力端子からランド端子までに至る
線路長を短くすることができて、信号の遅延や線間の干
渉あるいは雑音の増加などの不都合を解消することがで
きるので、ＣＳＰの信頼性の向上を図ることができる。
特に、現在普及しつつある高周波用の半導体チップにお
いては、不要な再配線を簡略化できるので、クロストー
クノイズや共振ズレなどの不具合を低減させることがで
きる。一方、バンプ付きチップについては、前記と同様
の作用効果を有するほか、半導体チップにおける回路形
成部内の電極パッドの配列を均一化することができるの
で、電極パッドに対するボンディングによる金バンプの
形成、或いは印刷によるはんだバンプの形成が容易化さ
れて、均一な配列のバンプ付きチップを得ることがで
き、実装信頼性の高い製品を得ることができる。 【００１３】 【発明の実施の形態】本発明に係る半導体装置の第１実
施形態例を、図１に基づいて説明する。図１（ａ）は本
例に係る半導体装置の作製に使用されるベアチップの平
面図、図１（ｂ）は再配線が施されたベアチップの平面
図、図１（ｃ）は本例に係るＣＳＰの平面図、図１
（ｄ）は本例に係るＣＳＰの断面図、図１（ｅ）は本例
に係るバンプ付きチップの断面図である。 【００１４】図１（ａ）に示すように、本例の半導体装
置の作製に使用される半導体チップ２０は、回路形成面
に形成される回路形成部が、６個の回路ブロック、即
ち、ＣＰＵコア１と、ＤＳＰコア２と、アナログ回路３
と、アナログ・ディジタル変換回路４と、メモリ（ＲＯ
Ｍ／ＲＡＭ）５と、ロジック回路６とから形成され、前
記各回路ブロック１〜６の周辺部内側に沿って、それぞ
れ電極パッド１ａ〜６ａが配置されている。 【００１５】前記ＣＰＵコア１内に配置された電極パッ
ド１ａは、ＣＰＵコア１内に形成された入出力端子１ｂ
と、ＣＰＵコア１内に形成された内部配線１ｃを介して
接続されている。他の回路ブロック２〜６についても同
様であり、各回路ブロック２〜６内に配置された電極パ
ッド２ａ〜６ａは、該当する各回路ブロック２〜６内に
形成された入出力端子と、該当する各回路ブロック２〜
６内に形成された内部配線を介してそれぞれ接続されて
いる。 【００１６】図１（ｃ）及び図１（ｄ）に示す本例のＣ
ＳＰは、図１（ｂ）に示すように、半導体チップ２０の
電極パッド形成部を除く部分に第１絶縁層７を塗布した
後、当該第１絶縁層７上に、一端が電極パッド１ａ〜６
ａに接続され、他端にランド端子８が形成された再配線
９を形成し、次いで、ランド端子８の一部を除く部分に
第２絶縁層１０を形成し、当該第２絶縁層１０より露出
された前記ランド端子８上にはんだボール１１を搭載す
るといった方法で作製される。より具体的には、ウエハ
状態の半導体チップ２０の回路形成面上に、電極パッド
１ａ〜６ａ及びスクライブラインを除いて第１絶縁層７
を均一の厚さに形成する。その上に、再配線９を形成し
ないエリアにレジスト層を形成し、レジストがないエリ
アに、例えば銅めっきにより再配線９を形成する。この
プロセスで同時にランド端子８も形成する。次いで、レ
ジストを除去した後、ランド端子８及びスクライブライ
ンを除いて第２絶縁層１０を均一の厚さに形成する。次
いで、ランド端子８上にフラックスを塗布してはんだボ
ール１１を搭載し、このはんだボール１１をリフローに
より硬化させ、フラックスを洗浄除去する。最後にダイ
シングすることにより個片のＣＳＰを得るという方法が
とられる。 【００１７】前記再配線９は、その合計長さが、前記入
出力端子（１ｂ等）から前記回路形成部の外縁に至るま
での距離の合計よりも短く形成される。なお、前記回路
形成部の外縁に至るまでの距離とは、前記入出力端子の
形成部から図４（ａ）に示した従来の半導体チップにお
ける電極パッド１０３の形成部までに至る最短距離を言
う。 【００１８】これに対して、本例のバンプ付きチップ
は、図１（ｅ）に示すように、電極パッド１ａ〜６ａ上
にバンプ１２を形成することによって作製される。な
お、金バンプ１２は、各電極パッド２ａ〜６ａに金をボ
ンディングした後、当該ボンディングされた金の先端部
に平坦な板を押し付け、先端部を平坦化することによっ
て作製される。また、はんだバンプ１２については、は
んだ印刷等によって作製することができる。 【００１９】本例の半導体装置は、半導体チップ２０に
形成された各回路ブロック１〜６内に電極パッド１ａ〜
６ａを形成し、当該電極パッド１ａ〜６ａに一端が接続
された再配線９の合計長さを、入出力端子（１ｂ等）か
ら回路形成部の外縁までの距離の合計よりも短くしたの
で、ＣＳＰについては、電極パッド１ａ〜６ａとランド
端子８とを接続する再配線の設計を簡略化することがで
きてＣＳＰの低コスト化を図れると共に、入出力端子
（１ｂ等）からランド端子８までに至る線路長を短くす
ることができ、信号の遅延や線間の干渉あるいは雑音の
増加などの不都合を解消することができて、ＣＳＰの信
頼性の向上を図ることができる。特に、現在普及しつつ
ある高周波用の半導体チップにおいては、不要な再配線
を簡略化できるので、クロストークノイズや共振ズレな
どの不具合を低減させることができる。一方、バンプ付
きチップについては、前記と同様の作用効果を有するほ
か、半導体チップ２０における回路形成部内の電極パッ
ド１ａ〜６ａの配列を均一化することができるので、電
極パッド１ａ〜６ａに対するボンディングによる金バン
プの形成、或いは印刷によるはんだバンプの形成が容易
化することができて、均一な配列のバンプ付きチップを
得ることができ、実装信頼性の高い製品を得ることがで
きる。 【００２０】次に、本発明に係る半導体装置の第２実施
形態例を図２に基づいて説明する。図２（ａ）は本例に
係る半導体装置の作製に使用されるベアチップの平面
図、図２（ｂ）は再配線が施されたベアチップの平面
図、図２（ｃ）は本例に係るＣＳＰの平面図である。 【００２１】第２実施形態例に係る半導体装置は、図２
（ａ）に示すように、電極パッド１ａ〜６ａが各回路ブ
ロック１〜６内に格子状に分散された半導体チップ３０
を用いると共に、図２（ｃ）に示すように、はんだボー
ル１１を回路形成部の中央部分を除く全面にほぼ均一に
分散配置したことを特徴とする。その他については、第
１実施形態例に係る半導体装置と同じであるので、説明
を省略する。 【００２２】本例の半導体装置は、第１実施形態例に係
る半導体装置と同様の効果を有するほか、はんだボール
１１を回路形成部の中央部分を除く全面にほぼ均一に分
散配置したので、実装基板の配線のマージンを増加させ
ることができ、実装基板に対する実装信頼性を高めるこ
とができる。 【００２３】次に、本発明に係る半導体装置の第３実施
形態例を図３に基づいて説明する。図３（ａ）は本例に
係る半導体装置の作製に使用されるベアチップの平面
図、図３（ｂ）は再配線が施されたベアチップの平面
図、図３（ｃ）は本例に係るＣＳＰの平面図である。 【００２４】第３実施形態例に係る半導体装置は、図３
（ａ）に示すように、電極パッド１ａ〜６ａが各回路ブ
ロック１〜６内に千鳥状に分散された半導体チップ４０
を用いると共に、図３（ｃ）に示すように、はんだボー
ル１１を回路形成部の中央部分を除く全面にほぼ均一に
分散配置したことを特徴とする。その他については、第
１実施形態例に係る半導体装置と同じであるので、説明
を省略する。本例の半導体装置は、第２実施形態例に係
る半導体装置と同様の効果を有する。 【００２５】 【発明の効果】以上説明したように、本発明によると、
半導体チップに形成された各回路ブロック内に電極パッ
ドを形成し、当該電極パッドに一端が接続された再配線
の合計長さを、入出力端子から回路形成部の外縁までの
距離の合計よりも短くしたので、ＣＳＰについては、電
極パッドとランド端子とを接続する再配線の設計を簡略
化することができてＣＳＰの低コスト化を図れると共
に、入出力端子からランド端子までに至る線路長を短く
することができ、信号の遅延や線間の干渉あるいは雑音
の増加などの不都合を解消することができて、ＣＳＰの
信頼性の向上を図ることができる。一方、バンプ付きチ
ップについては、前記と同様の効果を有するほか、半導
体チップにおける回路形成部内の電極パッドの配列を均
一化することができるので、電極パッドに対するボンデ
ィングによる金バンプの形成、或いは印刷によるはんだ
バンプの形成が容易化することができて、均一な配列の
バンプ付きチップを得ることができ、実装信頼性の高い
製品を得ることができる。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体装置の構成と製造
方法とを示す説明図である。 【図２】第２実施形態例に係る半導体装置の構成と製造
方法とを示す説明図である。 【図３】第３実施形態例に係る半導体装置の構成と製造
方法とを示す説明図である。 【図４】従来例に係る半導体装置の構成と製造方法とを
示す説明図である。 【符号の説明】 １〜６ 回路ブロック（回路形成部） １ａ〜６ａ 電極パッド １ｂ 入出力端子 １ｃ 内部配線 ７ 第１絶縁層 ８ ランド端子 ９ 再配線 １０ 第２絶縁層 １１ はんだボール １２ バンプ
方法とを示す説明図である。 【図２】第２実施形態例に係る半導体装置の構成と製造
方法とを示す説明図である。 【図３】第３実施形態例に係る半導体装置の構成と製造
方法とを示す説明図である。 【図４】従来例に係る半導体装置の構成と製造方法とを
示す説明図である。 【符号の説明】 １〜６ 回路ブロック（回路形成部） １ａ〜６ａ 電極パッド １ｂ 入出力端子 １ｃ 内部配線 ７ 第１絶縁層 ８ ランド端子 ９ 再配線 １０ 第２絶縁層 １１ はんだボール １２ バンプ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体チップの回路形成部内に形成され
た複数の入出力端子と、当該複数の入出力端子より引き
出された複数の内部配線と、当該内部配線を介して前記
各入出力端子に接続された複数の電極パッドと、前記回
路形成部上に形成された絶縁層と、前記電極パッドに一
端が接続され、前記絶縁層上に形成された複数の再配線
とを有する半導体装置において、前記半導体チップの回
路形成部内に前記複数の電極パッドを形成し、前記複数
の再配線の合計長さを、前記各入出力端子から前記回路
形成部の外縁までの距離の合計よりも短くしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253073A JP2003068933A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253073A JP2003068933A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068933A true JP2003068933A (ja) | 2003-03-07 |
Family
ID=19081453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253073A Pending JP2003068933A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147213A (ja) * | 2006-12-06 | 2008-06-26 | Oki Electric Ind Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10313074A (ja) * | 1997-05-14 | 1998-11-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000243876A (ja) * | 1999-02-23 | 2000-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
2001
- 2001-08-23 JP JP2001253073A patent/JP2003068933A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10313074A (ja) * | 1997-05-14 | 1998-11-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000243876A (ja) * | 1999-02-23 | 2000-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147213A (ja) * | 2006-12-06 | 2008-06-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP4658914B2 (ja) * | 2006-12-06 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
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