KR20240090500A - 전자 부품 패키지 및 그 제조 방법 - Google Patents

전자 부품 패키지 및 그 제조 방법 Download PDF

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KR20240090500A
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conductive
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시아우-시 린
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다이오드 인코포레이티드
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Abstract

본 발명은 전자 부품 패키지 및 그의 제조 방법에 관련한 것이다. 일 실시예에서, 전자 부품 패키지는 제1 금속층, 고전압 트랜지스터 반도체 다이, 제1 몰딩 컴파운드층, 제2 금속층, 제1 수직 접속 구조, 제2 수직 접속 구조, 제어 회로 베어 칩, 및 제2 몰딩 컴파운드층을 포함한다. 본 발명의 전자 부품 패키지에서, 리드 프레임 및 전기적 리드는 금속층 및 수직 접속 구조로 대체되어, 칩의 전기적 접속 위치가 더 유연해지고 방열 효과를 향상시킬 수 있다. 리드 프레임 및 전기적 리드에 비해, 본 개시의 전자 부품 패키지는 고전압 또는 고전류 칩의 패키징에 더 적합하다.

Description

전자 부품 패키지 및 그 제조 방법
본 발명은 전자 부품 패키지 및 그 제조 방법에 관한 것이고, 더 상세하게는, 고전압 트랜지스터 반도체 다이와 제어 회로 베어 칩을 갖는 전자 부품 패키지에 관한 것이다.
전자 부품(예를 들어, 칩 또는 집적 회로(IC)) 패키지에서, 리드 프레임 패키징 기술은 전기적 리드(와이어)를 통해 칩 종점의 전기적 접속을 제공하기 위해 사용될 수 있다. 패키징 기술이 계속해서 밀도가 증가하고 소형화 되면서, 패키지의 입출력(I/O) 접속 핀 및 그 상호 접속의 수가 증가하고 더욱 복잡해질 것이다. 리드 프레임은 배선층만을 제공할 수 있어 칩 전기적 접속의 위치가 제한되므로, 이러한 공간 제한은 멀티 칩 패키징에 대해 기술적 병목 현상이 된다. 게다가, 방열 문제가 또한 칩의 성능에 영향을 미치도록 심각해질 수 있다.
플립 칩 패키징 기술 또한 멀티 칩 패키징을 구현할 수 있지만, 칩들은 페이스-다운 방식으로 패키지 기판을 통해 서로에 접속된다. 리드 프레임의 사용에 비해, 플립 칩 패키징 기술의 제조 비용은 증가할 수 있으며, 더 복잡한 제조 공정으로 인해 그의 처리량이 또한 감소할 수 있다.
본 개시의 실시예는 전자 부품 패키지에 관련한 것이다. 전자 부품 패키지는 서로와 직접 접촉하지 않는 제1 외부 단자, 제2 외부 단자, 및 제3 외부 단자를 포함-하는 제1 금속층; 게이트, 소스, 및 드레인을 갖는 고전압 트랜지스터 반도체 다이 - 드레인은 고전압 트랜지스터 반도체 다이의 측면에 위치하고, 게이트 및 소스는 고전압 트랜지스터 반도체 다이의 반대 측면에 위치하고, 고전압 트랜지스터 반도체 다이는 제1 금속층 상에 배치되고, 드레인은 제2 외부 단자에 연결됨 -; 서로 반대편인 제1 측면 및 제2 측면을 갖는 제1 몰딩 컴파운드층 - 제1 몰딩 컴파운드층은 고전압 트랜지스터 반도체 다이를 덮고, 제1 몰딩 컴파운드층은 제1 금속층의 적어도 일부분을 더 덮고, 제1 외부 단자, 제2 외부 단자, 및 제3 외부 단자는 제1 몰딩층의 제1 측면으로부터 노출됨 -; 서로 직접 접촉하지 않는 제1 금속층 부분 및 제2 금속층 부분을 포함하는 제2 금속층 - 제2 금속층은 제1 몰딩 컴파운드층의 제2 측면 상에 배치됨 -; 제1 몰딩 컴파운드층을 통과하고 제1 외부 단자에 제1 금속층 부분을 연결하는 제1 수직 접속 구조; 제1 몰딩 컴파운드층의 일부를 통과하고 고전압 트랜지스터 반도체 다이의 게이트에 제2 금속층 부분을 연결하는 제2 수직 접속 구조; 고전압 트랜지스터 반도체 다이의 게이트 및 소스와 마주하는 활성 표면을 갖는 제어 회로 베어 칩 - 활성 표면은 제1 금속층 부분 및 제2 금속층 부분에 대응하여 연결되는 제1 제어 단자 및 제2 제어 단자를 포함함 -; 및 서로 반대편인 제1 측면 및 제2 측면을 갖는 제2 몰딩 컴파운드층 - 제2 몰딩 컴파운드층은 제1 몰딩 컴파운드층 상에 배치되고, 제2 몰딩 컴파운드층의 제1 측면은 제1 몰딩 컴파운드층의 제2 측면에 부착되어, 제2 몰딩 컴파운드층이 제어 회로 베어 칩 및 제2 금속층을 덮음 - 을 포함하고, 제어 회로 다이 칩의 제1 제어 단자는 제1 금속층 부분 및 제1 수직 접속 구조를 통해 제1 외부 단자에 연결되고; 제어 회로 다이 칩의 제2 제어 단자는 제2 금속층 부분 및 제2 수직 접속 구조를 통해 고전압 트랜지스터 반도체 다이의 게이트에 연결되고; 고전압 트랜지스터 반도체 다이의 소스는 제3 외부 단자에 연결된다.
본 개시의 실시예는 전자 부품 패키지의 제조 방법에 관한 것이다. 방법은 임시 캐리어를 제공하는 단계; 임시 캐리어 상에 제1 금속층을 형성하는 단계 - 제1 금속층은 서로와 직접 접촉하지 않는 제1 외부 단자, 제2 외부 단자, 및 제3 외부 단자를 포함함 -; 제1 금속층 상에 고전압 트랜지스터 반도체 다이를 배치하는 단계 - 고전압 트랜지스터 반도체 다이는 게이트, 소스, 및 드레인을 갖고, 드레인은 고전압 트랜지스터 반도체 다이의 측면에 위치하고 제2 외부 단자에 연결되고, 게이트 및 소스는 고전압 트랜지스터 반도체 다이의 반대 측면에 위치함 -; 고전압 트랜지스터 반도체 다이 및 제1 금속층의 적어도 일부분을 덮기 위해 임시 캐리어 상에 제1 몰딩 컴파운드층을 형성하는 단계 - 제1 몰딩 컴파운드층은 서로 반대편인 제1 측면과 제2 측면을 가짐 -; 제1 몰딩 컴파운드층의 제2 측면에 제2 금속층을 형성하는 단계 - 제2 금속층은 서로와 직접 접촉하지 않는 제1 금속층 부분 및 제2 금속층 부분을 포함함 -; 제1 외부 단자에 제1 금속층 부분을 연결하는 단계; 고전압 트랜지스터 반도체 다이의 게이트에 제2 금속층 부분을 연결하는 단계; 제1 몰딩 컴파운드 상에 제어 회로 베어 칩을 배치하는 단계 - 제어 회로 베어 칩은 고전압 트랜지스터 반도체 다이의 게이트 및 소스와 마주하는 활성 표면을 갖고, 활성 표면은 제1 금속층 부분 및 제2 금속층 부분에 대응하여 연결되는 제1 제어 단자 및 제2 제어 단자를 포함함 -; 제1 몰딩 컴파운드층 상에 제2 몰딩 컴파운드층을 형성하는 단계 - 제2 몰딩 컴파운드층은 서로 반대편인 제1 측면 및 제2 측면을 갖고, 제2 몰딩 컴파운드층의 제1 측면은 제어 회로 베어 칩 및 제2 금속층을 덮기 위해 제1 몰딩 컴파운드층의 제2 측면에 부착됨 -; 제3 외부 단자에 고전압 트랜지스터 반도체 다이의 소스를 연결하는 단계; 및 제1 몰딩 컴파운드층의 제1 측면으로부터 제1 외부 단자, 제2 외부 단자, 및 제3 외부 단자를 노출시키기 위해 임시 캐리어를 제거하는 단계를 포함한다.
첨부된 도면을 참조하여 이하의 상세한 설명을 읽으면, 본 개시의 몇몇 실시예의 양태가 가장 잘 이해될 수 있을 것이다. 다양한 구조가 규모에 맞게 그려지지 않을 수 있다는 점에 유의해야 한다. 실제로, 논의의 명확성을 위해, 다양한 구조의 치수가 임의로 확대 또는 축소될 수 있다.
도 1a는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 단면도를 도시한다;
도 1b는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 사시도를 도시한다;
도 1c는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 사시도를 도시한다;
도 2는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 단면도를 도시한다;
도 3은 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 단면도를 도시한다;
도 4a 내지 도 4f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법의 하나 이상의 단계를 도시한다;
도 5a 내지 도 5f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법의 하나 이상의 단계를 도시한다; 및
도 6a 내지 도 6f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법의 하나 이상의 단계를 도시한다.
도면 및 상세한 설명에서 동일 또는 유사한 부품은 동일한 참조 부호를 사용하여 표시된다. 본 개시의 몇몇 실시예는 첨부된 도면을 참조하여 이하의 상세한 설명으로부터 바로 이해될 것이다.
이하의 개시는 제시된 주제의 상이한 특징들을 구현하기 위해 수많은 상이한 실시예 또는 예시를 제공한다. 부품 및 구성의 구체적인 예시는 아래에서 설명될 것이다. 물론, 이들은 단지 예시일 뿐이며 제한하는 것으로 의도되지 않는다. 본 개시에서, 제1 특징을 제2 특징 위 또는 상에 형성하는 것은, 제1 특징 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 특징 및 제2 특징이 직접 접촉하지 않도록, 제1 특징 및 제2 특징 사이에 다른 특징이 형성될 수 있는 실시예를 더 포함할 수 있다. 또한, 본 개시의 다양한 예시에서 참조 번호 및/또는 문자가 반복될 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체는 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
본 개시의 실시예는 아래에서 상세히 논의될 것이다. 그러나, 본 개시는 매우 다양한 특정 환경에서 실시될 수 있는 다수의 적용 가능한 개념을 제공한다는 것이 이해되어야 한다. 논의된 특정 실시예는 단지 예시적인 것이며 본 개시의 범위를 제한하지 않는다.
본 개시는 전자 부품 패키지 및 그 제조 방법을 제공한다. 본 개시의 전자 부품 패키지는 하나의 패키징 바디 내에 고전압 트랜지스터 반도체 다이와 제어 회로 베어 칩을 통합하고, 소형화에 대한 수요를 만족하고 PCB(Printed Circuit Board) 또는 템플릿 상의 회로 배선 면적을 감소시킬 수 있다. 또한, 본 개시의 전자 부품 패키지 내에서, 리드 프레임 및 전기적 리드가 금속층(예를 들어, 재배선층(redistribution layer)) 및 수직 접속 구조(예를 들어, 도전성 필러 또는 도전성 비아)로 대체된다. 리드 프레임과 전기적 리드에 비해, 본 개시의 전자 부품 패키지는 고전압 또는 고전류 칩의 패키징에 더 적합하다. 또한, 본 개시의 칩의 활성 표면(또는 활성 영역)은 금속층을 통해 면대면으로 접속될 수 있으므로, 칩 사이의 통신 경로를 단축시킬 수 있고, 통신 속도를 증가시킬 수 있다.
도 1a를 참조하면, 도 1a는 본 케이스의 특정 실시예에 따른 전자 부품 패키지(1)의 단면도를 도시한다. 전자 부품 패키지(1)는 전자 부품(10 및 12), 봉지재(encapsulant)(11 및 13), 제1 금속층(외부 단자(m11, m12, 및 m13)를 포함함) 및 제2 금속층(금속층 부분(m21, m22, 및 m23)을 포함함)을 포함할 수 있다.
제1 금속층의 외부 단자(m11, m12, 및 m13)는 서로와 직접 접촉하지 않을 수 있다. 예를 들어, 외부 단자(m11, m12, 및 m13)는 봉지재(11)를 통해 서로로부터 분리될 수 있다. 예를 들어, 외부 단자(m11, m12, 및 m13)는 서로에 직접 접속되지 않을 수 있다. 외부 단자(m12)는 외부 단자(m11 및 m13) 사이에 위치할 수 있다.
외부 단자(m11, m12, 및 m13)의 크기(예를 들어, 폭, 두께, 면적 등)는 동일하거나 상이할 수 있다. 도 1a에 도시된 바와 같이, 외부 단자(m12)의 폭은 외부 단자(m11 또는 m13)의 폭보다 클 수 있다. 일부 실시예에서, 외부 단자(m12)의 면적은 전자 부품(10)의 면적(예를 들어, 표면 면적)의 약 1 내지 2배일 수 있다. 또한, 도 1a에 도시된 바와 같이, 외부 단자(m11, m12, 및 m13)의 두께는 서로 동일할 수 있다. 외부 단자(m11, m12, 및 m13)는 각각 금속 또는 금속 합금과 같은 도전성 물질을 포함할 수 있다. 도전성 물질의 예시는 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 팔라듐(Pd), 기타 금속 또는 합금, 또는 이들 중 2 이상의 조합을 포함할 수 있다. 외부 단자(m11, m12 및 m13)는 전자 부품 패키지(1) 및 외부 장치(예를 들어, PCB, 다른 패키지, 또는 다른 전자 부품) 사이의 전기적 접속을 제공할 수 있다.
전자 부품(10)은 반도체 칩(또는 다이) 을 포함할 수 있다. 칩은 집적 회로(IC)를 형성하기 위해 트랜지스터, 저항, 커패시터, 및 상호 접속 구조와 같은 회로 부품을 포함할 수 있다. 일부 실시예에서, 전자 부품(10)은 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), 예를 들어(하지만 제한되지는 않음), NMOS, PMOS, CMOS, 전압 피드백 장치 및/또는 스위치를 포함할 수 있다.
일부 실시예에서, 전자 부품(10)은 더 높은 항복 전압(또는 내전압)을 갖는 고전압 트랜지스터를 포함할 수 있고, 높은 입력 전압 및/또는 높은 출력 전압을 갖는 회로에 적용될 수 있다. 또한, 전자 부품(10)은 DRAM(dynamic random access memory), SRAM(static random access memory) 및 다양한 종류의 비휘발성 메모리(PROM(programmable read-only memory) 및 플래시 메모리를 포함)를 포함하는 메모리 장치, 광전자 장치, 로직 장치, 및 통신 장치, 및 다른 종류의 장치와 같은 임의의 종류의 집적 회로를 포함할 수 있다.
전자 부품(10)은 표면(101), 표면(101)과 반대편인 표면(102), 및 표면(101) 및 표면(102) 사이에서 연장되는 표면(또는 측면)(103)을 가질 수 있다. 하나 이상의 전기적 단자는 전자 부품(10)의 표면(101) 및/또는 표면(102)으로부터 노출될 수 있다. 예를 들어, 전자 부품(10)의 게이트 및 소스는 전자 부품(10)의 동일 측면에 위치할 수 있고, 드레인은 반대 측면에 위치할 수 있다. 전자 부품(10)의 드레인은 표면(101)에 위치할 수 있고, 게이트 및 소스는 표면(102)에 위치할 수 있다.
전자 부품(10)은 제1 금속층 상에 위치할 수 있다. 전자 부품(10)의 드레인은 제1 금속층의 외부 단자(m12)에 연결(또는 전기적으로 접속)될 수 있다. 전자 부품(10)의 드레인은 제1 금속층의 외부 단자(m12)와 접촉할 수 있다. 드레인의 드레인 금속층(즉, 외부 단자(m12))은 표면(101)에 위치할 수 있고, 게이트의 게이트 금속층(10e1) 및 소스의 소스 금속층(10e2)은 표면(102)에 위치할 수 있다.
봉지재(11)는 전자 부품(10) 및 제1 금속층의 적어도 일부분을 덮을 수 있다. 봉지재(11)는 몰딩 컴파운드(예를 들어, 에폭시 몰딩 컴파운드) 또는 에폭시 수지, 페놀 수지, 실리콘-함유 수지 등, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 다른 적절한 물질을 포함할 수 있다.
봉지재(11)는 표면(111) 및 표면(111)에 반대편인 표면(112)을 가질 수 있다. 제1 금속층의 외부 단자(m11, m12, 및 m13)는 표면(111)으로부터 노출될 수 있다. 일부 실시예에서, 제1 금속층의 외부 단자(m11, m12, 및 m13)는 각각 표면(111)과 같은 높이로(flush) 또는 동일 평면 상에 배치될 수 있다.
제2 금속층의 금속층 부분(m21, m22, 및 m23)은 봉지재(11)의 표면(112)에 위치할 수 있다. 즉, 제1 금속층 및 제2 금속층은 봉지재(11)의 반대편인 측면 상에 위치한다. 제1 금속층은 봉지재(11) 내에 부분적으로 매립될 수 있고, 제2 금속층은 봉지재(11)의 표면(112)으로부터 돌출될 수 있다.
제2 금속층의 금속층 부분(m21, m22, 및 m23)은 서로와 직접 접촉하지 않을 수 있다. 예를 들어, 금속층 부분(m21, m22, 및 m23)은 봉지재(13)를 통해 서로로부터 분리될 수 있다. 예를 들어, 금속층 부분(m21, m22, 및 m23)은 서로에 직접 연결되지 않을 수 있다. 금속층 부분(m22)는 금속층 부분(m21 및 m23) 사이에 위치할 수 있다.
금속층 부분(m21, m22, 및 m23)의 크기(폭, 두께, 면적 등)는 서로 동일하거나 상이할 수 있다. 도 1a에 도시된 바와 같이, 금속층 부분(m23)의 폭은 금속층 부분(m21) 또는 금속층 부분(m22)의 폭보다 클 수 있다. 또한, 도 1a에 도시된 바와 같이, 금속층 부분(m21, m22, 및 m23)의 두께는 서로 동일할 수 있다. 금속층 부분(m21, m22, 및 m23)은 금속 또는 금속 합금과 같은 도전성 물질을 각각 포함할 수 있다. 도전성 물질의 예시는 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 팔라듐(Pd), 다른 금속 또는 합금, 또는 이들 중 2 이상의 조합을 포함할 수 있다.
제2 금속층은 봉지재(11 및 13) 사이에 봉지화될(encapsulated) 수 있다. 제2 금속층은 전자 부품 패키지(1)의 내부 상호 접속 구조의 일부분일 수 있다. 제2 금속층은 재배선층을 포함할 수 있다. 제2 금속층은 전자 부품(10 및 12) 사이의 전기적 접속을 제공하고, 전자 부품(10) 및 제1 금속층 사이의 전기적 접속을 제공하며, 전자 부품(12) 및 제1 금속층 사이의 전기적 접속을 제공할 수 있다.
일부 실시예에서, 금속층 부분(m21)은 전자 부품(12) 및 외부 단자(m11) 사이의 전기적 접속을 제공할 수 있다. 예를 들어, 금속층 부분(m21)는 봉지재(11)의 적어도 일부를 통과하는 수직 접속 구조를 통해 외부 단자(m11)와 연결될 수 있다. 도 1a에 도시된 바와 같이, 수직 접속 구조는 도전성 비아(v1) 및 도전성 필러(p1)를 포함할 수 있다. 도전성 필러(p1)는 외부 단자(m11) 및 도전성 비아(v1) 사이에 배치될 수 있다. 도전성 필러(p1)는 외부 단자(m11)와 접촉하기 위해 도전성 비아(v1)의 한 측면(예를 들어, 그의 하부)으로부터 봉지재(11)의 표면(111)까지 연장될 수 있다. 도전성 필러(p1)는 외부 단자(m11)와 접촉하는 제1 측면(예를 들어, 그의 하부) 및 도전성 비아(v1)와 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 필러(p1)의 직경은 제2 측면으로부터 제1 측면으로 가면서 변하지 않고 유지될 수 있다. 예를 들어, 도전성 필러(p1)의 상부 직경은 그의 하부 직경과 동일하다. 도전성 비아(v1)는 도전성 필러(p1) 및 금속층 부분(m21) 사이에 배치될 수 있다. 도전성 비아(v1)는 도전성 필러(p1)와 접촉하는 제1 측면(예를 들어, 그의 하부) 및 금속층 부분(m21)과 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 비아(v1)의 직경은 제2 측면으로부터 제1 측면으로 가면서 감소될 수 있다. 예를 들어, 금속층 부분(m21)에 가까운 측면 상의 도전성 비아(v1)의 직경은 도전성 필러(p1)에 가까운 측면 상의 직경보다 크다. 예를 들어, 도전성 비아(v1)의 상부 직경은 그의 하부 직경보다 크다. 도전성 비아(v1)는 봉지재(11)의 표면(112)으로부터 표면(111)으로 연장될 수 있다. 도전성 비아(v1)의 제1 측면(예를 들어, 그의 하부)은 표면(111)과 동일 평면 상에 있을 수 있고, 도전성 비아(v1)의 제2 측면(예를 들어, 그의 상부)은 표면(112)과 동일 평면 상에 있을 수 있다.
일부 실시예에서, 금속층 부분(m22)은 전자 부품(10 및 12) 사이의 전기적 접속을 제공할 수 있다. 예를 들어, 금속층 부분(m22)은 봉지재(11)의 적어도 일부를 통과하는 수직 접속 구조를 통해 전자 부품(10)의 게이트의 게이트 금속층(10e1)에 연결될 수 있다. 도 1a에 도시된 바와 같이, 수직 접속 구조는 도전성 비아(v2)를 포함할 수 있다. 도전성 비아(v2)는 게이트 금속층(10e1) 및 금속층 부분(m22) 사이에 배치될 수 있다. 도전성 비아(v2)는 게이트 금속층(10e1)과 접촉하는 제1 측면(예를 들어, 그의 하부) 및 금속층 부분(m22)과 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 비아(v2)의 직경은 제2 측면으로부터 제1 측면으로 가면서 감소될 수 있다. 예를 들어, 금속층 부분(m22)에 가까운 측면 상의 도전성 비아(v2)의 직경은 게이트 금속층(10e1)에 가까운 측면 상의 직경보다 크다. 예를 들어, 도전성 비아(v2)의 상부 직경은 그의 하부 직경보다 크다. 도전성 비아(v2)는 봉지재(11)의 표면(112)으로부터 표면(111)으로 연장될 수 있다. 도전성 비아(v2)의 제1 측면(예를 들어, 그의 하부)은 표면(111)과 동일 평면 상에 있지 않을 수 있고, 도전성 비아(v2)의 제2 측면(예를 들어, 그의 상부)은 표면(112)과 동일 평면 상에 있을 수 있다.
일부 실시예에서, 금속층 부분(m23)은 전자 부품(10) 및 외부 단자(m13) 사이의 전기적 접속을 제공할 수 있다. 예를 들어, 금속층 부분(m23)은 봉지재(11)의 적어도 일부를 통과하는 수직 접속 구조를 통해 전자 부품(10)의 소스의 소스 금속층(10e2)에 연결될 수 있다. 도 1a에 도시된 바와 같이, 수직 접속 구조는 도전성 비아(v3)를 포함할 수 있다. 도전성 비아(v3)는 소스 금속층(10e2) 및 금속층 부분(m23) 사이에 배치될 수 있다. 도전성 비아(v3)는 소스 금속층(10e2)과 접촉하는 제1 측면(예를 들어, 그의 하부)및 금속층 부분(m23)과 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 비아(v3)의 직경은 제2 측면으로부터 제1 측면으로 가면서 감소될 수 있다. 예를 들어, 금속층 부분(m23)에 가까운 측면 상의 도전성 비아(v3)의 직경은 소스 금속층(10e2)에 가까운 측면 상의 직경보다 크다. 예를 들어, 도전성 비아(v3)의 상부 직경은 그의 하부 직경보다 크다. 도전성 비아(v3)는 봉지재(11)의 표면(112)으로부터 표면(111)으로 연장될 수 있다. 도전성 비아(v3)의 제1 측면(예를 들어, 그의 하부)은 표면(111)과 동일 평면 상에 있을 수 있고, 도전성 비아(v3)의 제2 측면(예를 들어, 그의 상부)은 표면(112)과 동일 평면 상에 있을 수 있다.
일부 실시예에서, 금속층 부분(m23)은 봉지재(11)의 적어도 일부를 통과하는 수직 접속 구조를 통해 외부 단자(m13)에 연결될 수 있다. 도 1a에 도시된 바와 같이, 수직 접속 구조는 도전성 비아(v4) 및 도전성 필러(p2)를 포함할 수 있다. 도전성 필러(p2)는 외부 단자(m13) 및 도전성 비아(v4) 사이에 배치될 수 있다. 도전성 필러(p2)는 외부 단자(m13)와 접촉하기 위해 도전성 비아(v4)의 측면(예를 들어, 그의 하부)으로부터 봉지재(11)의 표면(111)으로 연장될 수 있다. 도전성 필러(p2)는 외부 단자(m13)와 접촉하는 제1 측면(예를 들어, 그의 하부) 및 도전성 비아(v4)와 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 필러(p2)의 직경은 제2 측면으로부터 제1 측면으로 가면서 변하지 않고 유지될 수 있다. 예를 들어, 도전성 필러(p2)의 상부 직경은 그의 하부 직경과 동일하다. 도전성 비아(v4)는 도전성 필러(p2) 및 금속층 부분(m23) 사이에 배치될 수 있다. 도전성 비아(v4)는 도전성 필러(p2)와 접촉하는 제1 측면(예를 들어, 그의 하부) 및 금속층 부분(m23)과 접촉하는 제2 측면(예를 들어, 그의 상부)을 포함할 수 있다. 도전성 비아(v4)의 직경은 제2 측면으로부터 제1 측면으로 가면서 감소될 수 있다. 예를 들어, 금속층 부분(m23)에 가까운 측면 상의 도전성 비아(v4)의 직경은 도전성 필러(p2)에 가까운 측면 상의 직경보다 크다. 예를 들어, 도전성 비아(v4)의 상부 직경은 그의 하부 직경보다 크다. 도전성 비아(v4)는 봉지재(11)의 표면(112)으로부터 표면(111)으로 연장될 수 있다. 도전성 비아(v4)의 제1 측면(예를 들어, 그의 하부)은 표면(111)과 동일 평면 상에 있을 수 있고, 도전성 비아(v4)의 제2 측면(예를 들어, 그의 상부)은 표면(112)과 동일 평면 상에 있을 수 있다.
일부 실시예에서, 도전성 필러(p1)의 높이(p1h) 및 도전성 필러(p2)의 높이(p2h)는 동일할 수 있다. 외부 단자(m11)와 접촉하는 도전성 필러(p1)의 제1 측면(예를 들어, 그의 하부)은 외부 단자(m13)와 접촉하는 도전성 필러(p2)의 제1 측면(예를 들어, 그의 하부)과 동일 평면 상에 있을 수 있다. 도전성 비아(v1)와 접촉하는 도전성 필러(p1)의 제2 측면(예를 들어, 그의 상부)은 도전성 비아(v4)와 접촉하는 도전성 필러(p2)의 제2 측면(예를 들어, 그의 상부)과 동일 평면 상에 있을 수 있다. 일부 실시예에서, 도전성 비아(v1)와 접촉하는 도전성 필러(p1)의 제2 측면(예를 들어, 그의 상부)은 게이트 금속층(10e1)(또는 소스 금속층(10e2))의 표면과 동일 평면 상에 있을 수 있다. 일부 실시예에서, 도전성 비아(v4)와 접촉하는 도전성 필러(p2)의 제2 측면(예를 들어, 그의 상부)은 게이트 금속층(10e1)(또는 소스 금속층(10e2))의 표면과 동일 평면 상에 있을 수 있다.
일부 실시예에서, 도전성 비아(v1)의 높이(v1h), 도전성 비아(v2)의 높이(v2h), 도전성 비아(v3)의 높이(v3h), 및 도전성 비아(v4)의 높이(v4h)는 동일할 수 있다. 도전성 필러(p1)와 접촉하는 도전성 비아(v1)의 제1 측면(예를 들어, 그의 하부), 게이트 금속층(10e1)과 접촉하는 도전성 비아(v2)의 제1 측면(예를 들어, 그의 하부), 소스 금속층(10e2)과 접촉하는 도전성 비아(v3)의 제1 측면(예를 들어, 그의 하부), 및 도전성 필러(p2)와 접촉하는 도전성 비아(v4)의 제1 측면(예를 들어, 그의 하부)은 동일 평면 상에 있을 수 있다. 금속층 부분(m21)과 접촉하는 도전성 비아(v1)의 제2 측면(예를 들어, 그의 상부), 금속층 부분(m22)과 접촉하는 도전성 비아(v2)의 제2 측면(예를 들어, 그의 상부), 금속층 부분(m23)과 접촉하는 도전성 비아(v3)의 제2 측면(예를 들어, 그의 상부), 및 금속층 부분(m23)과 접촉하는 도전성 비아(v4)의 제2 측면(예를 들어, 그의 상부)은 동일 평면 상에 있을 수 있다.
전자 부품(12)은 봉지재(11)의 표면(112) 상에 위치할 수 있다. 전자 부품(12)은 제2 금속층 상에 위치할 수 있다. 전자 부품(12)은 반도체 칩(또는 다이)을 포함할 수 있다. 칩은 집적 회로(IC)를 형성하기 위해 트랜지스터, 저항기, 커패시터, 및 상호 접속 구조와 같은 회로 부품을 포함할 수 있다. 일부 실시예에서, 전자 부품(11)은 제어 회로를 포함할 수 있다. 또한, 전자 부품(11)은 CPU(central processing unit), GPU(graphics processing unit), 마이크로프로세서 유닛(micro processing unit, MPU), ASIC(Application-specific integrated circuit), FPGA(field-programmable gate or grid array), 마이크로 컨트롤러(microcontroller), SoC(system-on-chip) 등과 같은 임의의 종류의 제어 회로를 포함할 수 있다. 전자 부품(12)은 전자 부품(10)을 제어하기 위해 전자 부품(10)에 연결될 수 있다.
전자 부품(12)은 표면(121) 및 표면(121)과 반대편인 표면(122)을 가질 수 있다. 표면(121)은 활성 표면을 포함할 수 있고, 표면(122)은 수동 표면 또는 배면 표면을 포함할 수 있다. 전자 부품(12)의 표면(121)은 전자 부품(10)의 표면(102)과 마주할 수 있다. 전자 부품(12)의 표면(121)은 전자 부품(10)의 게이트 및 소스를 마주할 수 있다. 하나 이상의 제어 단자(또는 전기적 단자)는 전자 부품(12)의 표면(121)로부터 노출될 수 있다. 예를 들어, 제어 단자(또는 전기적 단자)의 금속층(12e1 및 12e2)은 표면(121)에 위치할 수 있다.
금속층(12e1)은 전기적 커넥터(12s1)를 통해 제2 금속층의 금속층 부분(m21)에 연결된 후 외부 단자(m11)에 연결될 수 있다. 금속층(12e2)은 전기적 커넥터(12s2)를 통해 제2 금속층의 금속층 부분(m22)에 연결된 후, 전자 부품(10)의 게이트의 게이트 금속층(10e1)에 연결될 수 있다.
일부 실시예에서, 전기적 커넥터(12s1 및 12s2)는 제어 가능한 붕괴 칩 접속 범프(C4) 범프, 볼 그리드 어레이(BGA) 또는 랜드 그리드 어레이(LGA)와 같은 솔더볼을 각각 포함할 수 있다.
봉지재(13)는 전자 부품(12), 전기적 커넥터(12s1 및 12s2) 및 제2 금속층의 적어도 일부를 덮을 수 있다. 봉지재(13)는 봉지재(11)의 표면(112)에 부착될 수 있다. 일부 실시예에서, 봉지재(13)는 봉지재(11)를 위해 열거된 것과 같은 물질을 포함할 수 있다. 일부 실시예에서, 봉지재(13) 및 봉지재(11) 사이에 인터페이스가 있을 수 있다. 그러나, 다른 실시예에서, 봉지재(13) 및 봉지재(11) 사이에 인터페이스가 없을 수 있다.
도 1b는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 사시도를 도시한다. 일부 실시예에서, 도 1b에 도시된 전자 부품 패키지는 도 1a에 도시된 바와 같은 단면도를 가질 수 있다. 봉지재(11 및 13)는 도 1b에서 간결성을 위해 생략되어 있다. 도 1b에 도시된 전자 부품 패키지의 구성 요소 중 도 1aA에 도시된 전자 부품 패키지(1)와 동일 또는 유사한 구성 요소는 동일한 참조 부호로 표시되며, 동일 또는 유사한 구성 요소에 대한 상세한 설명은 반복되지 않는다.
도 1b에 도시된 전자 부품 패키지는 임시 캐리어(40) 상에 위치한다. 임시 캐리어(40)는 세라믹 기판, 반도체 기판, 유전체 기판, 유리 기판 등과 같은 기판을 포함할 수 있다. 임시 캐리어(40)는, 예를 들어, 금속 기판을 포함하거나, 그 상에 금속층 또는 도전층을 갖는 도전성일 수 있다. 제1 금속층은 임시 캐리어(40) 상에 배치된다.
제1 금속층은 복수의 외부 단자(m11) 및 복수의 외부 단자(m13)를 포함할 수 있다. 복수의 외부 단자(m11)는 전자 부품(10)의 측면을 따라 배열될 수 있다. 5개의 외부 단자(m11)가 도 1b에 도시되어 있음에도 불구하고, 외부 단자(m11)의 수는 이에 한정되지 않는다. 일부 실시예에서, 설계 요건에 따라, 임의의 수의 외부 단자(m11)가 있을 수 있다. 예를 들어, 외부 단자(m11)의 수는 전자 부품(12)의 표면(121) 상의 제어 단자의 수에 대응할 수 있다. 예를 들어, 복수의 전기적 커넥터(12s1), 복수의 금속층 부분(m21), 및 복수의 수직 접속 구조(도전성 비아(v1) 및 도전성 필러(p1)를 각각 포함함)는 대응하는 제어 단자를 대응하는 외부 단자(m11)에 연결시키기 위해 대응하는 외부 단자(m11) 상에 배치될 수 있다.
복수의 외부 단자(m13)는 전자 부품(10)의 또다른 측면(예를 들어, 표면(103))을 따라 배열될 수 있다. 5개의 외부 단자(m13)가 도 1b에 도시되어 있음에도 불구하고, 외부 단자(m13)의 수는 이에 한정되지 않고, 외부 단자(m11)의 수와 다를 수 있다. 일부 실시예에서, 설계 요건에 따라, 임의의 수의 외부 단자(m13)가 있을 수 있다. 예를 들어, 전자 부품(10)의 소스의 전류가 더 큰 경우, 더 많은 전류 경로를 제공하고 방열 효율을 향상시키기 위해 외부 단자(m13) 및 그 위의 수직 접속 구조(도전성 비아(v4) 및 도전성 필러(p2)를 각각 포함함)가 더 많아질 수 있다.
일부 실시예에서, 도 2에 도시된 바와 같이, 도전성 필러(p1 및 p2)는 생략될 수 있고, 도전성 비아(v1)는 외부 단자(m11)에 직접 연결될 수 있고, 도전성 비아(v4)는 외부 단자(m13)에 직접 연결될 수 있다. 그러나, 외부 단자(m11) 및 외부 단자(m13) 상의 수직 접속 구조로서 도전성 필러 및 도전성 비아를 사용하는 것은 도전성 비아만을 사용하는 것에 비해 전기 전도도를 향상시킬 수 있다.
제1 금속층은 드레인과 접촉하기 위해 전자 부품(10)의 표면(101) 상에 위치하는 외부 단자(m12)의 단일층을 포함할 수 있다. 따라서, 본 개시에서, 외부 단자(m12)는 전자 부품(10)의 드레인 금속층이라고도 지칭될 수 있다. 전술한 바와 같이, 외부 단자(m12)의 면적은 전자 부품(10)의 면적(예를 들어, 표면 면적)의 약 1 내지 2배일 수 있다. 복수의 외부 단자(m11) 및 복수의 외부 단자(m13)는 각각 외부 단자(m12)의 반대편에 위치할 수 있다.
전자 부품(10)은 복수의 게이트 및 복수의 게이트 금속층(10e1)을 포함할 수 있다. 일부 실시예에서, 전자 장치(10)는 단일 소스 및 단일 소스 금속층(10e2)을 포함할 수 있다. 그러나, 전자 부품(10)의 게이트 또는 소스의 수가 이에 한정되는 것은 아니다. 예를 들어, 전자 부품(10)의 게이트의 수는 전자 부품(12)의 표면(121) 상의 제어 단자의 수에 대응할 수 있다. 예를 들어, 복수의 전기적 커넥터(12s2), 복수의 금속층 부분(m22), 및 복수의 도전성 비아(v2)는 대응하는 제어 단자를 대응하는 게이트에 연결하기 위해 대응하는 게이트 금속층(10e1) 상에 배치될 수 있다.
제2 금속층은 복수의 금속층 부분(m21) 및 복수의 금속층 부분(m22)를 포함할 수 있다. 전술한 바와 같이, 금속층 부분(m21 및 m22)의 수는 전자 부품(12)의 표면(121) 상의 제어 단자의 수에 대응할 수 있다. 금속층 부분(m21)은 하나의 전기적 커넥터(12s1) 및 도전성 비아(v1) 사이에 각각 위치할 수 있다. 금속층 부분(m22)은 하나의 전기적 커넥터(12s2) 및 하나의 도전성 비아(v2) 사이에 각각 위치할 수 있다.
제2 금속층은 금속층 부분(m23)의 단일층을 포함할 수 있다. 금속층 부분(m23)은 복수의 외부 단자(m13)에 전자 부품(10)의 소스를 연결할 수 있다. 다만, 금속층 부분(m23)의 수는 이에 제한되지 않는다. 예를 들어, 전자 부품(10)이 복수의 소스를 포함하는 경우, 소스는 복수의 금속층 부분(m23)을 통해 대응하는 외부 단자(m13)에 연결될 수 있다.
도 1c는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 사시도를 도시한다. 일부 실시예에서, 도 1c에 도시된 전자 부품 패키지는 도 1a에 도시된 바와 같은 단면도를 가질 수 있다. 봉지재(11 및 13)는 간결성을 위해 도 1c에서 생략된다. 도 1c에 도시된 전자 부품 패키지는 도 1b에 도시된 전자 부품 패키지와 유사하며, 그 차이점은 아래에서 설명된다.
복수의 외부 단자(m13) 및 그 위의 수직 접속 구조(도전성 비아(v4) 및 도전성 필러(p2)를 각각 포함함)는 전자 부품(10)의 3개의 측면 표면을 따라 배열될 수 있다. 예를 들어, 복수의 외부 단자(m13) 및 그 상부의 수직 접속 구조는 전자 부품(10)의 3개의 측면 표면을 둘러쌀 수 있다. 금속층 부분(m23)은 전자 부품(10)을 덮고 전자 부품(10)의 3개의 측면 표면을 넘어 연장될 수 있다. 전술한 바와 같이, 전자 부품(10)의 소스의 전류가 더 큰 경우, 더 많은 전류 경로를 제공하고 방열 효율을 향상시키기 위해 외부 단자(m13) 및 그 위의 수직 접속 구조가 더 많아질 수 있다.
도 2는 본 케이스의 특정 실시예에 따른 전자 부품 패키지(2)의 단면도를 도시한다. 도 2에 도시된 전자 부품 패키지(2)는 도 1a에 도시된 전자 부품 패키지(1)와 유사하고, 동일 또는 유사한 구성 요소는 동일한 부호로 표시된다. 동일 또는 유사한 구성 요소에 대한 상세한 설명은 반복되지 않고, 그들 사이의 차이점은 아래에서 설명된다.
전자 부품 패키지(2)에서 도전성 필러(p1 및 p2)는 생략되고, 도전성 비아(v1)가 외부 단자(m11)에 직접 연결(또는 접촉)되고, 도전성 비아(v4)가 외부 단자(m13)에 직접 연결(또는 접촉)된다. 도전성 비아(v1)의 높이(v1h) 및 도전성 비아(v4)의 높이(v4h)는 동일할 수 있다. 도전성 비아(v1)의 높이(v1h) 및 도전성 비아(v4)의 높이(v4h)는 도전성 비아(v2)의 높이(v2h) 또는 도전성 비아(v3)의 높이(v3h)보다 각각 클 수 있다.
일부 실시예에서, 도전성 비아(v2)의 폭(v2w)(예를 들어, 최대 폭)은 도전성 비아(v1)의 폭(v1w), 도전성 비아(v3)의 폭(v3w), 및 도전성 비아(v4)의 폭(v4w) 중 임의의 하나보다 작을 수 있다. 도전성 비아(v2)의 폭(v2w)은 약 50 내지 200 미크론(μm) 범위일 수 있다. 일부 실시예에서, 도전성 비아(v4)의 폭(v4w)(예를 들어, 최대 폭)은 도전성 비아(v1)의 폭(v1w), 도전성 비아(v2)의 폭(v2w), 및 도전성 비아(v3)의 폭(v3w) 중 임의의 하나보다 클 수 있다.
일부 실시예에서, 도전성 필러(p1 및 p2)가 생략되므로, 전자 부품 패키지(2)의 공정 단계가 더 적을 수 있다. 또한, 도전성 필러를 사용하는 것에 비해, 오직 도전성 비아만을 사용하는 것은 전류의 크기에 따라 수직 접속 구조의 크기를 조정하는 것을 더 용이하게 한다. 예를 들어, 전류가 더 큰 경우, 도전성 비아를 넓힘으로써 큰 전류를 전달할 수 있다.
도 3은 본 케이스의 특정 실시예에 따른 전자 부품 패키지(3)의 단면도를 도시한다. 도 3에 도시된 전자 부품 패키지(3)는 도 2에 도시된 전자 부품 패키지(2)와 유사하고, 동일 또는 유사한 구성 요소는 동일한 부호로 표시된다. 동일 또는 유사한 구성 요소에 대한 상세한 설명은 반복되지 않고, 그들 사이의 차이점은 아래에서 설명된다.
전자 부품 패키지(3)에서, 도전성 비아(v3), 금속층 부분(m23) 및 도전성 비아(v4)는 외부 단자(m13)에 소스 금속층(10e2)을 연결하기 위해 모노리식(monolithic) 도전체(30)로 대체된다. 모노리식 도전체(30)는, 소스 금속층(10e2)과 중첩하고 표면(103)을 넘어 연장되는 것과 같이 전자 부품(10)의 외부를 향해 연장되는 하나의 단부를 가질 수 있다. 예를 들어, 모노리식 도전체(30)는 소스 금속층(10e2)으로부터 수평으로 연장되는 부분(301)을 가질 수 있다. 수평 연장 부분(301)은 소스 금속층(10e2)과 중첩하는 하나의 단부를 가질 수 있고, 소스 금속층(10e2)과 중첩되지 않는 다른 단부를 가질 수 있다. 또한, 모노리식 도전체(30)는 외부 단자(m13)에 수평 연장 부분(301)을 연결하는 또다른 부분(302)을 가질 수 있다. 부분(302)은 비-수직 및 비-수평 방식으로 부분(301)의 하나의 단부 및 외부 단자(m13) 사이로 연장될 수 있다. 일부 실시예에서, 모노리식 도전체(30)는 봉지재(13)에 의해 덮일 수 있다.
일부 실시예에서, 전자 부품 패키지(3)의 공정 단계는 전자 부품 패키지(2)의 공정 단계보다 적을 수 있다. 또한, 도전성 필러 또는 도전성 비아를 이용하여 외부 단자(m13)에 소스 금속층(10e2)을 연결하는 것에 비해, 전자 부품 패키지(3)의 전류 경로가 짧아질 수 있다. 일부 실시예에서, 만약 복수의 외부 단자(m13)(도 1b에 도시됨)가 포함된다면, 모노리식 도전체(30)는 복수의 외부 단자(m13)에 전자 부품(10)의 소스(하나 또는 복수의 소스)를 연결할 수 있다.
도 4a 내지 도 4f를 참조하면, 도 4a 내지 도 4f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법 내의 하나 이상의 단계를 도시한다. 적어도 이들 도면 중 일부는 본 개시의 양태의 더 나은 이해를 촉진하기 위해 단순화되었다.
도 4a를 참조하면, 제조 방법은 임시 캐리어(40)를 제공하는 것을 포함한다. 임시 캐리어(40)는 세라믹 기판, 반도체 기판, 유전체 기판, 유리 기판 등과 같은 기판을 포함할 수 있다. 임시 캐리어(40)는 예를 들어, 금속 기판을 포함하거나, 그 위에 금속층 또는 도전층을 갖는 도전성일 수 있다.
제조 방법은 임시 캐리어(40) 상에 제1 금속층을 배치하는 것을 포함한다. 제1 금속층은 도금 또는 화학적 기상 증착으로 형성될 수 있다. 제1 금속층은 외부 단자(m11, m12, 및 m13)를 형성하기 위해 패턴화될 수 있다.
다음으로, 외부 단자(m11, m12, 및 m13) 상에 도전성 필러(p1), 전자 부품(10) 및 도전성 필러(p2)가 각각 배치된다. 전자 부품(10)의 드레인은 아래를 향해 외부 단자(m12)와 접촉할 수 있다. 표면(102)에는 게이트의 게이트 금속층(10e1) 및 소스의 소스 금속층(10e2)이 위치할 수 있다. 일부 실시예에서, 도전성 필러(p1)의 높이(p1h) 및 도전성 필러(p2)의 높이(p2h)는 동일할 수 있다. 일부 실시예에서, 도전성 필러(p1)의 상부는 게이트 금속층(10e1)(또는 소스 금속층(10e2))의 표면과 동일 평면 상에 있을 수 있다. 일부 실시예에서, 도전성 기둥(p2)의 상부는 게이트 금속층(10e1)(또는 소스 금속층(10e2))의 표면과 동일 평면 상에 있을 수 있다.
도 4b를 참조하면, 도전성 필러(p1), 전자 부품(10), 도전성 필러(p2) 및 제1 금속층의 적어도 일부를 덮기 위해 임시 캐리어(40) 상에 봉지재(11)가 형성된다. 일부 실시예에서, 봉지재(11)는 이송 몰딩 또는 압축 몰딩과 같은 몰딩 기술에 의해 형성된다.
다음으로, 개구(11t1, 11t2, 11t3, 및 11t4)를 형성하기 위해 봉지재(11)의 일부분이 제거될 수 있다. 개구(11t1, 11t2, 11t3, 및 11t4)는 각각 도전성 필러(p1), 게이트 금속층(10e1), 소스 금속층(10e2), 및 도전성 필러(p2)의 부분을 노출시킨다.
일부 실시예에서, 개구(11t1, 11t2, 11t3, 및 11t4)는 상이한 기울기를 갖는 상부 및 하부를 가질 수 있다. 상부는 하부보다 더 넓을 수 있다. 상부는 하부를 향해 점점 가늘어질 수 있다(taper). 상부는 임시 캐리어(40)를 향해 점점 가늘어질 수 있다. 일부 실시예에서, 개구(11t1, 11t2, 11t3, 및 11t4)는 레이저 드릴링 공정에 의해 형성될 수 있다.
도 4c를 참조하면, 도전성 비아(v1, v2, v3, 및 v4)를 형성하기 위해 개구(11t1, 11t2, 11t3, 및 11t4) 내에 도전성 물질이 형성될 수 있다. 일부 실시예에서, 도전성 물질은 스퍼터링(sputtering) 또는 스프레이와 같은 물리적 기상 증착(PVD)에 의해 형성될 수 있다. 일부 실시예에서, 도전성 물질은 도금 또는 CVD에 의해 형성될 수 있다. 일부 실시예에서, 도전성 비아(v1, v2, v3, 및 v4)의 상부는 평탄화 공정, 연마 공정, 또는 또다른 적절한 제거 공정에 의해 동일 평면 상에 만들어질 수 있다.
도 4d를 참조하면, 제2 금속층이 봉지재(11)의 표면(112) 상에 배치된다. 제2 금속층은 도금 또는 CVD에 의해 형성될 수 있다. 제2 금속층은 금속층 부분(m21, m22, 및 m23)을 형성하기 위해 패턴화될 수 있다.
도 4e를 참조하면, 전자 부품(12)이 제2 금속층 상에 배치된다. 제어 단자(또는 전기적 단자)의 금속층(12e1)은 전기적 커넥터(12s1)를 통해 제2 금속층의 금속층 부분(m21)에 연결될 수 있다. 제어 단자의 금속층(12e2)은 전기적 커넥터(12s2)를 통해 제2 금속층의 금속층 부분(m22)에 연결될 수 있다.
도 4f를 참조하면, 전자 부품(12), 전기적 커넥터(12s1 및 12s2), 및 제2 금속층의 적어도 일부를 덮기 위해 봉지재(11) 상에 봉지재(13)가 형성된다. 일부 실시예에서, 봉지재(13)는 이송 몰딩 또는 압축 몰딩과 같은 몰딩 기술에 의해 형성된다. 이후 임시 캐리어(40)가 외부 단자들(m11, m12, 및 m13)을 노출시키기 위해 제거된다.
위의 단계들에 의해 형성된 반도체 구조는 도 1a에 도시된 전자 부품 패키지(1)와 동일할 수 있다.
도 5a 내지 도 5f를 참조하면, 도 5a 내지 도 5f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법 내의 하나 이상의 단계를 도시한다. 적어도 이들 도면들 중 일부는 본 개시의 양태의 더 나은 이해를 촉진하기 위해 단순화되었다.
도 5a를 참조하면, 제조 방법은 임시 캐리어(40)를 제공하는 것을 포함한다. 임시 캐리어(40)는 세라믹 기판, 반도체 기판, 유전체 기판, 유리 기판 등과 같은 기판을 포함할 수 있다. 임시 캐리어(40)는 예를 들어 금속 기판을 포함하거나 또는 그 위에 금속층 또는 도전층을 갖는 도전성일 수 있다.
제조 방법은 임시 캐리어(40) 상에 제1 금속층을 배치하는 것을 포함한다. 제1 금속층은 도금 또는 CVD에 의해 형성될 수 있다. 제1 금속층은 외부 단자(m11, m12 및 m13)를 형성하기 위해 페턴화될 수 있다.
다음으로, 전자 부품(10)이 외부 단자(m12) 상에 배치된다. 전자 부품(10)의 드레인은 아래를 향해 외부 단자(m12)와 접촉할 수 있다. 게이트의 게이트 금속층(10e1) 및 소스의 소스 금속층(10e2)이 표면(102)에 위치할 수 있다.
도 5b를 참조하면, 봉지재(11)가 전자 부품(10) 및 제1 금속층의 적어도 일부를 덮기 위해 임시 캐리어(40) 상에 형성된다. 일부 실시예에서, 봉지재(11)는 이송 몰딩 또는 압축 몰딩과 같은 몰딩 기술에 의해 형성된다.
다음으로, 봉지재(11)의 일부분은 개구(11t1, 11t2, 11t3, 및 11t4)를 형성하기 위해 제거될 수 있다. 개구(11t1, 11t2, 11t3, 및 11t4)는 각각 외부 단자(m11), 게이트 금속층(10e1), 소스 금속층(10e2) 및 외부 단자(m13)의 부분을 노출시킨다.
일부 실시예에서, 개구(11t1, 11t2, 11t3, 및 11t4)는 상이한 기울기를 갖는 상부 및 하부를 가질 수 있다. 상부는 하부보다 더 넓을 수 있다. 상부는 하부를 향해 점점 가늘어질 수 있다. 상부는 임시 캐리어(40)를 향해 점점 가늘어질 수 있다. 일부 실시예에서, 개구(11t1, 11t2, 11t3, 및 11t4)는 레이저 드릴링 공정에 의해 형성될 수 있다.
도 5c를 참조하면, 도전성 물질이 도전성 비아(v1, v2, v3, 및 v4)을 형성하기 위해 개구(11t1, 11t2, 11t3, 및 11t4) 내에 형성될 수 있다. 일부 실시예에서, 도전성 물질은 스퍼터링 또는 스프레이와 같은 PVD에 의해 형성될 수 있다. 일부 실시예에서, 도전성 물질은 도금 또는 CVD에 의해 형성될 수 있다. 일부 실시예에서, 도전성 비아(v1, v2, v3, 및 v4)의 상부는 평탄화 공정, 연마 공정, 또는 또다른 적절한 제거 공정에 의해 동일 평면 상에 만들어질 수 있다.
도 5d 내지 도 5f의 단계들은 도 4d 내지 도 4f의 단계들과 동일하며, 여기서 반복되지 않을 것이다. 이후 임시 캐리어(40)는 외부 단자들(m11, m12, 및 m13)을 노출시키기 위해 제거된다.
위의 공정에 의해 형성된 반도체 구조는 도 2에 도시된 전자 부품 패키지(2)와 동일할 수 있다.
도 6a 내지 도 6f를 참조하면, 도 6a 내지 도 6f는 본 케이스의 특정 실시예에 따른 전자 부품 패키지의 제조 방법의 하나 이상의 단계를 도시한 것이다. 적어도 이들 도면들 중 일부는 본 개시의 양태의 더 나은 이해를 촉진하기 위해 단순화되었다.
도 6a를 참조하면, 제조 방법은 임시 캐리어(40)를 제공하는 것을 포함한다. 임시 캐리어(40)는 세라믹 기판, 반도체 기판, 유전체 기판, 유리 기판과 같은 기판을 포함할 수 있다. 임시 캐리어(40)는 예를 들어, 금속 기판을 포함하거나 또는 그 위에 금속층 또는 도전층을 갖는 도전성일 수 있다.
제조 방법은 임시 캐리어(40) 상에 제1 금속층을 배치하는 것을 포함한다. 제1 금속층은 도금 또는 CVD에 의해 형성될 수 있다. 제1 금속층은 외부 단자(m11, m12, 및 m13)를 형성하기 위해 패턴화될 수 있다. 전자 부품(10)은 외부 단자(m12) 상에 배치된다. 전자 부품(10)의 드레인은 아래를 향해 외부 단자(m12)와 접촉할 수 있다. 게이트의 게이트 금속층(10e1) 및 소스의 소스 금속층(10e2)은 표면(102)에 위치할 수 있다.
다음으로, 소스 금속층(10e2)은 모노리식 도전체(30)를 통해 외부 단자(m13)에 연결된다.
다음으로, 봉지재(11)가 전자 부품(10), 모노리식 도전체(30) 및 제1 금속층의 적어도 일부를 덮기 위해 임시 캐리어(40) 상에 형성된다.
도 6b를 참조하면, 봉지재(11)의 부분은 개구(11t1 및 11t2)를 형성하기 위해 제거될 수 있다. 개구(11t1 및 11t2)는 각각 외부 단자(m11) 및 게이트 금속층(10e1)의 부분을 노출시킨다.
일부 실시예에서, 개구(11t1 및 11t2)는 상이한 기울기를 갖는 상부 및 하부를 가질 수 있다. 상부는 하부보다 더 넓을 수 있다. 상부는 하부를 향해 점점 가늘어질 수 있다. 상부는 임시 캐리어(40)를 향해 점점 가늘어질 수 있다. 일부 실시예에서, 개구(11t1 및 11t2)는 레이저 드릴링 공정에 의해 형성될 수 있다.
도 6c를 참조하면, 도전성 물질은 도전성 비아(v1 및 v2)를 형성하기 위해 개구(11t1 및 11t2) 내에 형성될 수 있다. 일부 실시예에서, 도전성 물질은 스퍼터링 또는 스프레이와 같은 PVD에 의해 형성될 수 있다. 일부 실시예에서, 도전성 물질은 도금 또는 CVD에 의해 형성될 수 있다. 일부 실시예에서, 도전성 비아(v1 및 v2)의 상부는 평탄화 공정, 연마 공정, 또는 다른 적절한 제거 공정에 의해 동일 평면 상에 만들어질 수 있다.
도 6d 내지 도 6f의 단계들은 도 6d 내지 도 6f의 단계들과 동일하며, 여기서 반복되지 않을 것이다. 이후 임시 캐리어(40)는 외부 단자들(m11, m12, 및 m13)을 노출시키기 위해 제거된다.
위의 공정에 의해 형성된 반도체 구조는 도 3에 도시된 전자 부품 패키지(3)와 동일할 수 있다.
여기서, 설명의 편의를 위해, 첨부 도면 내에 도시된 바와 같이, "아래", "하부", "낮은", "위", "상부", "왼쪽 측면", "오른쪽 측면"과 같은 공간적으로 상대적인 용어는 하나의 구성 요소 또는 특징 및 또다른 구성 요소 또는 특징 사이의 관계를 설명하기 위해 사용될 수 있다. 첨부 도면 내에 도시된 배향에 더하여, 공간적으로 상대적인 용어는 사용 또는 동작 시 장치의 상이한 배향을 포함하도록 의도될 수 있다. 장치는 다른 방식으로(90도 또는 다른 배향으로 회전함으로써) 배향될 수 있고, 따라서, 본 명세서에 사용된 공간적으로 상대적인 기술어는 유사하게 해석될 수 있다. 부품이 또다른 부품에 "접속" 또는 "연결"되는 것으로 지칭될 때, 그것은 또다른 부품에 직접 접속 또는 연결될 수 있거나, 중간 부품이 존재할 수 있다는 것으로 이해되어야 한다.
본 명세서에서 사용되는 바와 같이, 용어들 "대략," "실질적으로," "본질적으로," 및 "약"은 작은 변형들을 설명 및 해석하기 위해 사용된다. 사건 또는 상황과 함께 사용될 때, 용어는 사건 또는 상황이 정확히 발생하는 경우뿐만 아니라 사건 또는 상황이 근접하게 발생하는 경우를 지칭할 수 있다. 주어진 값 또는 범위와 관련하여 본 명세서에서 사용되는 바와 같이, 용어 "약"은 일반적으로 주어진 값 또는 범위의 ± 10%, ± 5%, ± 1%, 또는 ± 0.5% 이내를 지칭한다. 범위는 하나의 종점에서부터 또다른 종점까지 또는 2개의 종점들 사이로 본 명세서에서 표현될 수 있다. 본 명세서에 개시된 모든 범위는 달리 명시되지 않는 한 종점을 포함한다. 용어 "실질적으로 동일 평면"은, 동일한 평면을 따라 위치한 위치 차이가 10 μm, 5 μm, 1 μm 또는 0.5 μm 이내인 것과 같은, 수 미크론(μm) 이내인 동일한 평면을 따라 위치한 두 표면의 위치 차이를 지칭할 수 있다. 값 또는 속성이 "실질적으로" 동일하다고 지칭되는 경우, 용어는 명시된 값의 평균 값의 ±10%, ±5%, ±1%, 또는 ±0.5% 이내에 있는 값을 지칭할 수 있다.
전술한 바는 몇몇 실시예 특징 및 본 개시의 상세한 양태를 요약한다. 본 개시에서 설명된 실시예는 동일 또는 유사한 목적의 구현을 촉진하고/하거나 본 명세서에 도입된 실시예의 동일 또는 유사한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 용이하게 사용될 수 있다. 이와 같은 균등물은 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않는 범위에서 다양한 변경, 대체 및 수정이 이루어질 수 있다.

Claims (27)

  1. 전자 부품 패키지로서,
    서로와 직접 접촉하지 않는 제1 외부 단자, 제2 외부 단자 및 제3 외부 단자를 포함하는 제1 금속층;
    게이트, 소스, 및 드레인을 갖는 고전압 트랜지스터 반도체 다이 - 상기 드레인은 상기 고전압 트랜지스터 반도체 다이의 측면에 위치하고, 상기 게이트 및 상기 소스는 상기 고전압 트랜지스터 반도체 다이의 반대편 측면에 위치하고, 상기 고전압 트랜지스터 반도체 다이는 상기 제1 금속층 상에 배치되고, 상기 드레인은 상기 제2 외부 단자에 연결됨 -;
    서로 반대편인 제1 측면 및 제2 측면을 갖는 제1 몰딩 컴파운드층 - 상기 제1 몰딩 컴파운드층은 상기 고전압 트랜지스터 반도체 다이를 덮고, 상기 제1 몰딩 컴파운드층은 상기 제1 금속층의 적어도 일부분을 더 덮고, 상기 제1 외부 단자, 상기 제2 외부 단자, 및 상기 제3 외부 단자는 상기 제1 몰딩층의 상기 제1 측면으로부터 노출됨 -;
    서로와 직접 접촉하지 않는 제1 금속층 부분 및 제2 금속층 부분을 포함하는 제2 금속층 - 상기 제2 금속층은 상기 제1 몰딩 컴파운드층의 상기 제2 측면 상에 배치됨 -;
    상기 제1 몰딩 컴파운드층을 통과하고 상기 제1 외부 단자에 상기 제1 금속층 부분을 연결하는 제1 수직 접속 구조;
    상기 제1 몰딩 컴파운드층의 일부분을 통과하고 상기 고전압 트랜지스터 반도체 다이의 상기 게이트에 상기 제2 금속층 부분을 연결하는 제2 수직 접속 구조;
    상기 고전압 트랜지스터 반도체 다이의 상기 게이트 및 상기 소스와 마주하는 활성 표면을 갖는 제어 회로 베어 칩 - 상기 활성 표면은 상기 제1 금속층 부분 및 상기 제2 금속층 부분에 대응하여 연결되는 제1 제어 단자 및 제2 제어 단자를 포함함 -; 및
    서로 반대편인 제1 측면 및 제2 측면을 갖는 제2 몰딩 컴파운드층 - 상기 제2 몰딩 컴파운드층은 상기 제1 몰딩 컴파운드층 상에 배치되고, 상기 제2 몰딩 컴파운드층의 상기 제1 측면은 상기 제1 몰딩 컴파운드층의 상기 제2 측면에 부착되어, 상기 제2 몰딩 컴파운드층이 상기 제어 회로 베어 칩 및 상기 제2 금속층을 덮음 - 을 포함하는 것을 특징으로 하고,
    상기 제어 회로 다이 칩의 상기 제1 제어 단자는 상기 제1 금속층 부분 및 상기 제1 수직 접속 구조를 통해 상기 제1 외부 단자에 연결되고;
    상기 제어 회로 다이 칩의 상기 제2 제어 단자는 상기 제2 금속층 부분 및 상기 제2 수직 접속 구조를 통해 상기 고전압 트랜지스터 반도체 다이의 상기 게이트에 연결되고;
    상기 고전압 트랜지스터 반도체 다이의 상기 소스는 상기 제3 외부 단자에 연결되는, 전자 부품 패키지.
  2. 제1항에 있어서,
    상기 제1 수직 접속 구조는 제1 도전성 비아를 포함하고, 상기 제2 수직 접속 구조는 제2 도전성 비아를 포함하고, 상기 제1 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아의 상기 제2 측면으로부터 상기 제1 도전성 비아의 상기 제1 측면으로 감소되고, 상기 제2 도전성 비아의 직경은 상기 제2 도전성 비아의 상기 제2 측면으로부터 상기 제2 도전성 비아의 상기 제1 측면으로 감소되는, 전자 부품 패키지.
  3. 제2항에 있어서,
    상기 제2 도전성 비아는 상기 제1 몰딩 컴파운드층의 상기 제2 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되고, 상기 제2 도전성 비아의 상기 제2 측면은 상기 제1 몰딩 컴파운드층의 상기 제2 측면과 동일 평면 상에 있고, 상기 제2 도전성 비아의 상기 제1 측면은 상기 고전압 트랜지스터 반도체 다이의 상기 게이트의 게이트 금속층과 접촉하는, 전자 부품 패키지.
  4. 제3항에 있어서,
    상기 제1 도전성 비아는 상기 제1 몰딩 컴파운드층의 상기 제2 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되고, 상기 제1 도전성 비아의 상기 제2 측면은 상기 제1 몰딩 컴파운드층의 상기 제2 측면과 동일 평면 상에 있고, 상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 몰딩 컴파운드층의 상기 제1 측면과 동일 평면 상에 있지 않은, 전자 부품 패키지.
  5. 제4항에 있어서,
    상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 외부 단자와 접촉하는, 전자 부품 패키지.
  6. 제4항에 있어서,
    상기 제1 수직 접속 구조는 상기 제1 도전성 비아 및 상기 제1 외부 단자 사이에 배치되는 제1 도전성 필러(pillar)를 더 포함하고, 상기 제1 도전성 필러는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 필러의 직경은 상기 제1 도전성 필러의 상기 제2 측면으로부터 상기 제1 도전성 필러의 상기 제1 측면으로 변하지 않고 유지되고, 상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 도전성 비아의 상기 제1 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되어, 상기 제1 도전성 필러의 상기 제1 측면이 상기 제1 외부 단자와 접촉하는, 전자 부품 패키지.
  7. 제6항에 있어서,
    상기 제1 도전성 비아의 상기 제1 측면은 상기 제2 도전성 비아의 상기 제1 측면과 동일 평면 상에 있는, 전자 부품 패키지.
  8. 제1항에 있어서,
    상기 제2 금속층은 상기 제1 금속층 부분 및 상기 제2 금속층 부분과 직접 접촉하지 않는 제3 금속층 부분을 더 포함하고, 상기 제2 금속층 부분은 상기 제1 금속층 부분 및 상기 제3 금속층 부분 사이에 위치하는, 전자 부품 패키지.
  9. 제8항에 있어서,
    상기 제1 몰딩 컴파운드층의 일부분을 통과하고 상기 고전압 트랜지스터 반도체 다이의 상기 소스에 상기 제3 금속층 부분을 연결하는 제3 수직 접속 구조; 및
    상기 제1 몰딩 컴파운드층을 통과하고 상기 제3 외부 단자에 상기 제3 금속층 부분을 연결하여, 상기 고전압 트랜지스터 반도체 다이의 상기 소스가 제3 외부 단자에 연결되도록 하는 제4 수직 접속 구조를 더 포함하는, 전자 부품 패키지.
  10. 제9항에 있어서,
    상기 제3 수직 접속 구조는 제3 도전성 비아를 포함하고, 상기 제4 수직 접속 구조는 제4 도전성 비아를 포함하고, 상기 제3 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제4 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제3 도전성 비아의 직경은 상기 제3 도전성 비아의 상기 제2 측면으로부터 상기 제3 도전성 비아의 상기 제1 측면으로 감소되고, 상기 제4 도전성 비아의 직경은 상기 제4 도전성 비아의 상기 제2 측면으로부터 상기 제4 도전성 비아의 상기 제1 측면으로 감소되는, 전자 부품 패키지.
  11. 제10항에 있어서,
    상기 제3 도전성 비아는 상기 제1 몰딩 컴파운드층의 상기 제2 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되고, 상기 제3 도전성 비아의 상기 제2 측면은 상기 제1 몰딩 컴파운드층의 상기 제2 측면과 동일 평면 상에 있고, 상기 제3 도전성 비아의 상기 제1 측면은 상기 고전압 트랜지스터 반도체 다이의 상기 소스의 소스 금속층과 접촉하는, 전자 부품 패키지.
  12. 제11항에 있어서,
    상기 제4 도전성 비아는 상기 제1 몰딩 컴파운드층의 상기 제2 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되고, 상기 제4 도전성 비아의 상기 제2 측면은 상기 제1 몰딩 컴파운드층의 상기 제2 측면과 동일 평면 상에 있고, 상기 제4 도전성 비아의 상기 제1 측면은 상기 제1 몰딩 컴파운드층의 상기 제1 측면과 동일 평면 상에 있지 않은, 전자 부품 패키지.
  13. 제12항에 있어서,
    상기 제4 도전성 비아의 상기 제1 측면은 상기 제3 외부 단자와 접촉하는, 전자 부품 패키지.
  14. 제12항에 있어서,
    상기 제4 수직 접속 구조는 상기 제4 도전성 비아 및 상기 제3 외부 단자 사이에 배치된 제2 도전성 필러를 더 포함하고, 상기 제2 도전성 필러는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 필러의 직경은 상기 제2 도전성 필러의 상기 제2 측면으로부터 상기 제2 도전성 필러의 상기 제1 측면으로 변하지 않고 유지되고, 상기 제4 도전성 비아의 상기 제1 측면은 상기 제2 도전성 필러의 상기 제2 측면과 접촉하고, 상기 제2 도전성 필러는 상기 제4 도전성 비아의 상기 제1 측면으로부터 상기 제1 몰딩 컴파운드층의 상기 제1 측면으로 연장되어, 상기 제2 도전성 필러의 상기 제1 측면은 상기 제3 외부 단자와 접촉하는, 전자 부품 패키지.
  15. 제14항에 있어서,
    상기 제4 도전성 비아의 상기 제1 측면은 상기 제3 도전성 비아의 상기 제1 측면과 동일 평면 상에 있는, 전자 부품 패키지.
  16. 제1항에 있어서,
    모노리식 도전체(monolithic conductor)를 더 포함하고, 상기 모노리식 도전체는:
    상기 고전압 트랜지스터 반도체 다이의 상기 소스의 소스 금속층 상에 배치된 제1 부분 - 평면도에서 볼 때, 상기 모노리식 도전체의 상기 제1 부분은 상기 소스의 상기 소스 금속층으로부터 상기 고전압 트랜지스터 반도체 다이의 외부로 연장되어, 상기 모노리식 도전체의 상기 제1 부분의 제1 단부는 상기 고전압 트랜지스터 반도체 다이와 중첩하고, 상기 모노리식 도전체의 상기 제1 부분의 제2 단부는 상기 고전압 트랜지스터 반도체 다이와 중첩하지 않음 -; 및
    상기 모노리식 도전체의 상기 제1 부분의 상기 제2 단부 및 상기 제3 외부 단자에 비-수직 및 비-수평 방식으로 연결된 제2 부분을 갖는, 전자 부품 패키지.
  17. 제16항에 있어서,
    상기 단일 도전체는 상기 제1 몰딩 컴파운드층에 의해 덮인, 전자 부품 패키지.
  18. 제1항에 있어서,
    상기 제1 금속층 부분 상에 배치되고 상기 제1 금속층 부분에 상기 제어 회로 베어 칩의 상기 제1 제어 단자 상의 금속층을 연결하는 제1 솔더볼(solder ball); 및
    상기 제2 금속층 부분 상에 배치되고 상기 제2 금속층 부분에 상기 제어 회로 베어 칩의 상기 제2 제어 단자 상의 금속층을 연결하는 제2 솔더볼을 더 포함하는, 전자 부품 패키지.
  19. 제18항에 있어서,
    상기 제2 몰딩 컴파운드층은 상기 제1 솔더볼 및 상기 제2 솔더볼을 덮는, 전자 부품 패키지.
  20. 전자 부품 패키지의 제조 방법으로서,
    임시 캐리어를 제공하는 단계;
    상기 임시 캐리어 상에 제1 금속층을 형성하는 단계 - 상기 제1 금속층은 서로와 직접 접촉하지 않는 제1 외부 단자, 제2 외부 단자 및 제3 외부 단자를 포함함 -;
    상기 제1 금속층 상에 고전압 트랜지스터 반도체 다이를 배치하는 단계 - 상기 고전압 트랜지스터 반도체 다이는 게이트, 소스, 및 드레인을 갖고, 상기 드레인은 상기 고전압 트랜지스터 반도체 다이의 측면에 위치하고 상기 제2 외부 단자에 연결되고, 상기 게이트 및 상기 소스는 상기 고전압 트랜지스터 반도체 다이의 반대 측면에 위치함 -;
    상기 고전압 트랜지스터 반도체 다이 및 상기 제1 금속층의 적어도 일부분을 덮기 위해 상기 임시 캐리어 상에 제1 몰딩 컴파운드층을 형성하는 단계 - 상기 제1 몰딩 컴파운드층은 서로 반대편인 제1 측면 및 제2 측면을 가짐 -;
    상기 제1 몰딩 컴파운드층의 상기 제2 측면 상에 제2 금속층을 형성하는 단계 - 상기 제2 금속층은 서로와 직접 접촉하지 않는 제1 금속층 부분 및 제2 금속층 부분을 포함함 -;
    상기 제1 외부 단자에 상기 제1 금속층 부분을 연결하는 단계;
    상기 고전압 트랜지스터 반도체 다이의 상기 게이트에 상기 제2 금속층 부분을 연결하는 단계;
    상기 제1 몰딩 컴파운드 상에 제어 회로 베어 칩을 배치하는 단계 - 상기 제어 회로 베어 칩은 상기 고전압 트랜지스터 반도체 다이의 상기 게이트 및 상기 소스와 마주하는 활성 표면을 갖고, 상기 활성 표면은 상기 제1 금속층 부분 및 상기 제2 금속층 부분에 대응하여 연결되는 제1 제어 단자 및 제2 제어 단자를 포함함 -;
    상기 제1 몰딩 컴파운드층 상에 제2 몰딩 컴파운드층을 형성하는 단계 - 상기 제2 몰딩 컴파운드층은 서로 반대편인 제1 측면 및 제2 측면을 갖고, 상기 제2 몰딩 컴파운드층의 상기 제1 측면은 상기 제어 회로 베어 칩 및 상기 제2 금속층을 덮기 위해 상기 제1 몰딩 컴파운드층의 상기 제2 측면에 부착됨 -;
    상기 제3 외부 단자에 상기 고전압 트랜지스터 반도체 다이의 상기 소스를 연결하는 단계; 및
    상기 제1 몰딩 컴파운드층의 상기 제1 측면으로부터 상기 제1 외부 단자, 상기 제2 외부 단자, 및 상기 제3 외부 단자를 노출시키기 위해 상기 임시 캐리어를 제거하는 단계를 포함하는, 전자 부품 패키지의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 외부 단자 상에 제1 도전성 필러를 배치하는 단계 - 상기 제1 도전성 필러는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 필러의 상기 제1 측면은 상기 제1 외부 단자와 접촉하고, 상기 제1 도전성 필러의 직경은 상기 제1 도전성 필러의 상기 제2 측면으로부터 상기 제1 도전성 필러의 상기 제1 측면으로 변하지 않고 유지됨 -;
    상기 제3 외부 단자 상에 제2 도전성 필러를 배치하는 단계 - 상기 제2 도전성 필러는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 필러의 상기 제1 측면은 상기 제3 외부 단자와 접촉하고, 상기 제2 도전성 필러의 직경은 상기 제2 도전성 필러의 상기 제2 측면으로부터 상기 제2 도전성 필러의 상기 제1 측면으로 변하지 않고 유지됨 -;
    상기 제1 도전성 필러 및 상기 제2 도전성 필러를 덮기 위해 상기 임시 캐리어 상에 상기 제1 몰딩 컴파운드층을 형성하는 단계; 및
    상기 제1 도전성 필러의 일부분, 상기 제2 도전성 필러의 일부분, 상기 게이트의 게이트 금속층의 일부분, 및 상기 소스의 소스 금속층의 일부분을 노출시키기 위해 상기 제1 몰딩 컴파운드 내에 복수의 개구를 형성하는 단계를 더 포함하는, 제조 방법
  22. 제21항에 있어서,
    상기 제1 도전성 필러 상에 제1 도전성 비아를 형성하는 단계 - 상기 제1 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 도전성 필러의 상기 제2 측면과 접촉하고, 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아의 상기 제2 측면으로부터 상기 제1 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 게이트 금속층 상에 제2 도전성 비아를 형성하는 단계 - 상기 제2 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 비아의 상기 제1 측면은 상기 게이트 금속층과 접촉하고, 상기 제2 도전성 비아의 직경은 상기 제2 도전성 비아의 상기 제2 측면으로부터 상기 제2 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 소스 금속층 상에 제3 도전성 비아를 형성하는 단계 - 상기 제3 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제3 도전성 비아의 상기 제1 측면은 상기 소스 금속층과 접촉하고, 상기 제3 도전성 비아의 직경은 상기 제3 도전성 비아의 상기 제2 측면으로부터 상기 제3 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 제2 도전성 필러 상에 제4 도전성 비아를 형성하는 단계 - 상기 제4 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제4 도전성 비아의 상기 제1 측면은 상기 제2 도전성 필러의 상기 제2 측면과 접촉하고, 상기 제4 도전성 비아의 직경은 상기 제4 도전성 비아의 상기 제2 측면으로부터 상기 제4 도전성 비아의 상기 제1 측면으로 감소됨 -; 및
    상기 제1 몰딩 컴파운드층 상에 제3 금속층 부분을 형성하는 단계 - 상기 제3 금속층 부분은 상기 제1 금속층 부분 및 상기 제2 금속층 부분과 직접 접촉하지 않고, 상기 제2 금속층 부분은 상기 제1 금속층 부분 및 상기 제3 금속층 부분 사이에 위치하고, 상기 제3 금속층 부분은 상기 제3 도전성 비아 및 상기 제4 도전성 비아에 연결되어 상기 고전압 트랜지스터 반도체 다이의 상기 소스가 상기 제3 외부 단자에 연결됨 - 를 더 포함하는, 제조 방법.
  23. 제22항에 있어서,
    상기 제1 도전성 비아의 상기 제2 측면, 상기 제2 도전성 비아의 상기 제2 측면, 상기 제3 도전성 비아의 상기 제2 측면, 상기 제4 도전성 비아의 상기 제2 측면, 및 상기 제1 몰딩 컴파운드층의 상기 제2 측면은 동일 평면 상에 있는, 제조 방법.
  24. 제22항에 있어서,
    상기 제1 도전성 비아의 상기 제1 측면, 상기 제2 도전성 비아의 상기 제1 측면, 상기 제3 도전성 비아의 상기 제1 측면, 상기 제4 도전성 비아의 상기 제1 측면, 및 상기 제1 몰딩 컴파운드층의 상기 제1 측면 평면은 동일 평면 상에 있지 않은, 제조 방법.
  25. 제22항에 있어서,
    상기 제1 도전성 비아의 상기 제1 측면, 상기 제2 도전성 비아의 상기 제1 측면, 상기 제3 도전성 비아의 상기 제1 측면, 및 상기 제4 도전성 비아의 상기 제1 측면은 동일 평면 상에 있는, 제조 방법.
  26. 제20항에 있어서,
    상기 제1 외부 단자 및 상기 제3 외부 단자를 덮기 위해 상기 임시 캐리어 상에 상기 제1 몰딩 컴파운드층을 형성하는 단계;
    상기 제1 외부 단자의 일부분, 상기 제3 외부 단자의 일부분, 상기 게이트의 게이트 금속층의 일부분, 및 상기 소스의 소스 금속층의 일부분을 노출시키기 위해 상기 제1 몰딩 컴파운드층 내에 복수의 개구를 형성하는 단계;
    상기 제1 외부 단자 상에 제1 도전성 비아를 형성하는 단계 - 상기 제1 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 외부 단자와 접촉하고, 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아의 상기 제2 측면으로부터 상기 제1 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 게이트 금속층 상에 제2 도전성 비아를 형성하는 단계 - 상기 제2 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 비아의 상기 제1 측면은 상기 게이트 금속층과 접촉하고, 상기 제2 도전성 비아의 직경은 상기 제2 도전성 비아의 상기 제2 측면으로부터 상기 제2 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 소스 금속층 상에 제3 도전성 비아를 형성하는 단계 - 상기 제3 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제3 도전성 비아의 상기 제1 측면은 상기 소스 금속층과 접촉하고, 상기 제3 도전성 비아의 직경은 상기 제3 도전성 비아의 상기 제2 측면으로부터 상기 제3 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 제3 외부 단자 상에 제4 도전성 비아를 형성하는 단계 - 상기 제4 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제4 도전성 비아의 상기 제1 측면은 상기 제3 외부 단자와 접촉하고, 상기 제4 도전성 비아의 직경은 상기 제4 도전성 비아의 상기 제2 측면으로부터 상기 제4 도전성 비아의 상기 제1 측면으로 감소됨 -; 및
    상기 제1 몰딩 컴파운드층 상에 제3 금속층 부분을 형성하는 단계 - 상기 제3 금속층 부분은 상기 제1 금속층 부분 및 상기 제2 금속층 부분과 직접 접촉하지 않고, 상기 제2 금속층 부분은 상기 제1 금속층 부분 및 상기 제3 금속층 부분 사이에 위치하고, 상기 제3 금속층 부분은 상기 제3 도전성 비아 및 상기 제4 도전성 비아에 연결되어, 상기 고전압 트랜지스터 반도체 다이의 상기 소스가 상기 제3 외부 단자에 연결됨 - 를 더 포함하는, 제조 방법.
  27. 제20항에 있어서,
    모노리식 도전체를 형성하는 단계 - 상기 모노리식 도전체는:
    상기 고전압 트랜지스터 반도체 다이의 상기 소스의 소스 금속층 상에 배치된 제1 부분 - 평면도에서 볼 때, 상기 모노리식 도전체의 상기 제1 부분은 상기 소스의 상기 소스 금속층으로부터 상기 고전압 트랜지스터 반도체 다이의 외부로 연장되어, 상기 모노리식 도전체의 상기 제1 부분의 제1 단부가 상기 고전압 트랜지스터 반도체 다이와 중첩하고, 상기 모노리식 도전체의 상기 제1 부분의 제2 단부가 상기 고전압 트랜지스터 반도체 다이와 중첩하지 않음 -; 및
    비-수직 및 비-수평 방식으로 상기 모노리식 도전체의 상기 제1 부분의 상기 제2 단부 및 상기 제3 외부 단자에 연결된 제2 부분을 가짐 -;
    상기 모노리식 도전체 및 상기 소스 금속층의 일부분을 덮기 위해 상기 임시 캐리어 상에 상기 제1 몰딩 컴파운드층을 형성하는 단계;
    상기 제1 외부 단자의 일부분 및 상기 게이트의 게이트 금속층의 일부분을 노출시키기 위해 상기 제1 몰딩 컴파운드층에 복수의 개구를 형성하는 단계;
    상기 제1 외부 단자 상에 제1 도전성 비아를 형성하는 단계 - 상기 제1 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제1 도전성 비아의 상기 제1 측면은 상기 제1 외부 단자와 접촉하고, 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아의 상기 제2 측면으로부터 상기 제1 도전성 비아의 상기 제1 측면으로 감소됨 -;
    상기 게이트 금속층 상에 제2 도전성 비아를 형성하는 단계 - 상기 제2 도전성 비아는 제1 측면 및 제2 측면을 포함하고, 상기 제2 도전성 비아의 상기 제1 측면은 상기 게이트 금속층과 접촉하고, 상기 제2 도전성 비아의 직경은 상기 제2 도전성 비아의 상기 제2 측면으로부터 상기 제2 도전성 비아의 상기 제1 측면으로 감소됨 - 를 더 포함하는, 제조 방법.
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