TW202228262A - 半導體封裝 - Google Patents

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TW202228262A
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Taiwan
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redistribution
pattern
redistribution pattern
dielectric
semiconductor
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TW110129937A
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鄭顯秀
瀏太元
鄭命杞
安鎭燦
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南韓商三星電子股份有限公司
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Abstract

本發明揭露一種包括半導體晶片及重佈線層的半導體封裝。半導體晶片包含半導體基底、鈍化層以及自鈍化層暴露的第一電源接墊、第二電源接墊以及訊號接墊。重佈線層包含感光性介電層以及在感光性介電層中的第一重佈線圖案至第三重佈線圖案及高介電常數介電圖案。第一重佈線圖案、第二重佈線圖案以及第三重佈線圖案分別連接至第一電源接墊、第二電源接墊以及訊號接墊。高介電常數介電圖案在第一重佈線圖案與第二重佈線圖案之間。感光性介電層包含第一介電材料。高介電常數介電圖案包含第二介電材料，第二介電材料的介電常數大於第一介電材料的介電常數。高介電常數介電圖案與鈍化層接觸。鈍化層包含與第一介電材料及第二介電材料不同的介電材料。

Description

半導體封裝
本發明概念是關於一種半導體封裝。 相關申請案的交叉參考
此申請案主張2021年1月4日在韓國智慧財產局申請的韓國專利申請案第10-2021-0000207號的優先權，所述韓國專利申請案的揭露內容特此以全文引用的方式併入本文中。
提供半導體封裝以實施認定用於電子產品的積體電路晶片。半導體封裝通常被配置成使得半導體晶片安裝於印刷電路板上，且接合線或凸塊用於將半導體晶片電連接至印刷電路板。隨著電子工業的發展，已進行各種研究以改良半導體封裝的可靠度及耐久性。
本發明概念的一些實施例提供一種具有增加的可靠度的半導體封裝。
根據本發明概念的一些實施例，一種半導體封裝可包含半導體晶片及在半導體晶片的表面上的重佈線層。半導體晶片可包含半導體基底、在半導體基底與重佈線層之間的鈍化層，以及在鈍化層中的第一電源接墊、第二電源接墊以及訊號接墊。重佈線層可包含感光性介電層及第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數介電圖案。第一重佈線圖案可電連接至第一電源接墊。第二重佈線圖案可電連接至第二電源接墊。第三重佈線圖案可電連接至訊號接墊。高介電常數介電圖案可在第一重佈線圖案與第二重佈線圖案之間。感光性介電層可包含第一介電材料。高介電常數介電圖案可包含第二介電材料。第二介電材料的第二介電常數可大於第一介電材料的第一介電常數。高介電常數介電圖案可與鈍化層接觸。鈍化層可包含與第一介電材料及第二介電材料不同的第三介電材料。
根據本發明概念的一些實施例，一種半導體封裝可包含半導體晶片及在半導體晶片的表面上的重佈線層。半導體晶片可包含半導體基底、在半導體基底與重佈線層之間的鈍化層，以及在鈍化層中的第一電源接墊、第二電源接墊以及訊號接墊。重佈線層可包含感光性介電層及第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數介電圖案。第一重佈線圖案可電連接至第一電源接墊。第二重佈線圖案可電連接至第二電源接墊。第三重佈線圖案可電連接至訊號接墊。高介電常數介電圖案可在第一重佈線圖案與第二重佈線圖案之間。感光性介電層可包含第一介電材料。高介電常數介電圖案可包含第二介電材料。第二介電材料的第二介電常數可大於第一介電材料的第一介電常數。第三重佈線圖案可包含與訊號接墊接觸的通孔部分，以及在通孔部分上且與訊號接墊及鈍化層垂直間隔開的線部分。線部分與鈍化層之間的距離可大於高介電常數介電圖案的厚度。
根據本發明概念的一些實施例，一種半導體封裝可包含第一子封裝及在第一子封裝上的第二子封裝。第一子封裝可包含：下部重佈線基底；半導體晶片，在下部重佈線基底上；上部重佈線基底，與下部重佈線基底垂直間隔開，且在半導體晶片的相對側上；以及導電柱，在下部重佈線基底與上部重佈線基底之間。半導體晶片可包含半導體基底、在半導體基底與下部重佈線基底之間的鈍化層，以及在鈍化層中的第一電源接墊、第二電源接墊以及訊號接墊。下部重佈線基底可包含感光性介電層及第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數介電圖案。第一重佈線圖案可電連接至第一電源接墊。第二重佈線圖案可電連接至第二電源接墊。第三重佈線圖案可電連接至訊號接墊。高介電常數介電圖案可在第一重佈線圖案與第二重佈線圖案之間。感光性介電層可包含第一介電材料。高介電常數介電圖案可包含第二介電材料。第二介電材料的第二介電常數大於第一介電材料的第一介電常數。第一重佈線圖案可包含與第一電源接墊接觸的上部第一重佈線圖案，及在上部第一重佈線圖案下方的下部第一重佈線圖案。第二重佈線圖案可包含與第二電源接墊接觸的上部第二重佈線圖案，及在上部第二重佈線圖案下方的下部第二重佈線圖案。高介電常數介電圖案可與上部第一重佈線圖案的一部分交疊。上部第二重佈線圖案可與高介電常數介電圖案交疊。下部第一重佈線圖案可包含與上部第一重佈線圖案接觸的第一通孔部分，及連接至第一通孔部分且與上部第二重佈線圖案間隔開的第一線部分。下部第二重佈線圖案可包含與上部第二重佈線圖案接觸的第二通孔部分，及連接至第二通孔部分且與上部第二重佈線圖案間隔開的第二線部分。第一通孔部分的厚度可大於第二通孔部分的厚度。
下文現將結合隨附圖式詳細描述半導體封裝基底及包含半導體封裝基底的半導體封裝。
圖1示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。
參考圖1，根據本發明概念的半導體封裝1可為鰭式封裝。半導體封裝1可包含半導體晶片100及在半導體晶片100上的重佈線層200。半導體晶片100可為記憶體元件、邏輯元件（例如微處理器、類比元件、數位訊號處理器）或多功能半導體晶片，諸如系統晶片（system-on-chip；SOC）。記憶體元件可包含例如DRAM、SRAM、快閃記憶體、EEPROM、PRAM、MRAM或RRAM。
半導體晶片100可包含半導體基底110、鈍化層120、第一電源接墊VP1、第二電源接墊VP2以及訊號接墊IO。第一電源接墊VP1、第二電源接墊VP2以及訊號接墊IO可設置於半導體基底110的一個表面110a上。一個表面110a可為其上設置有諸如電晶體的積體電路的主動表面。鈍化層120可保護主動表面110a，且可維持第一電源接墊VP1、第二電源接墊VP2以及訊號接墊IO之間的節點分離。
第一電源接墊VP1可連接至半導體封裝1外部的電源，且第二電源接墊VP2可連接至半導體封裝1外部的接地。在一些實施例中，第一電源接墊VP1可連接至半導體封裝1外部的接地，且第二電源接墊VP2可連接至半導體封裝1外部的電源。訊號接墊IO可連接至半導體封裝1外部的電路結構，且利用所述電路結構傳送訊號。第一電源接墊VP1及第二電源接墊VP2以及訊號接墊IO可包含金屬材料。鈍化層120可包含例如氮化矽（SiNx）。
重佈線層200可設置於鈍化層120、第一電源接墊VP1及第二電源接墊VP2以及訊號接墊IO上。重佈線層200可包含第一感光性介電層241、第二感光性介電層242、第一重佈線圖案210、第二重佈線圖案220、第三重佈線圖案230、高介電常數介電圖案250以及外部連接接墊260。
第一感光性介電層241及第二感光性介電層242可依序堆疊於鈍化層120上。第一感光性介電層241及第二感光性介電層242可為單個層。第一感光性介電層241及第二感光性介電層242可包含第一介電材料。第一介電材料可包含感光性聚合物，諸如感光性聚醯亞胺、聚苯并噁唑、酚醛聚合物及/或苯并環丁烯聚合物。第一介電材料可具有小於約4的介電常數。
第一重佈線圖案210及第二重佈線圖案220可設置於鈍化層120上。第一重佈線圖案210及第二重佈線圖案220可與鈍化層120接觸。
高介電常數介電圖案250可設置於第一重佈線圖案210與第二重佈線圖案220之間。高介電常數介電圖案250可包含第二介電材料。第二介電材料可具有大於第一介電材料的介電常數的介電常數。第二介電材料可包含介電常數大於約20的材料。第二介電材料可包含例如二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）或氧化釔（Y 2O 3）中的一者。電容器可由第一重佈線圖案210、第二重佈線圖案220以及高介電常數介電圖案250形成。第一重佈線圖案210及第二重佈線圖案220可各自充當電容器的電極，且高介電常數介電圖案250可充當電極之間的介電質。
第一介電材料及第二介電材料可與鈍化層120的介電材料不同。
第一重佈線圖案210可電連接至第一電源接墊VP1。第一重佈線圖案210可與第一電源接墊VP1接觸。第二重佈線圖案220可電連接至第二電源接墊VP2，且與第二電源接墊VP2接觸。施加至第一重佈線圖案210的電壓可與施加至第二重佈線圖案220的電壓不同。
第三重佈線圖案230可電連接至訊號接墊IO，且與訊號接墊IO接觸。第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230可不彼此接觸。第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230可包含金屬材料。
圖2示出繪示圖1的部分 aa的放大視圖。
參考圖1及圖2，第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230可各自包含晶種/障壁圖案SP及導電圖案CP。導電圖案CP可設置於晶種/障壁圖案SP下方。晶種/障壁圖案SP可包含例如銅/鈦（Cu/Ti）。導電圖案CP可包含例如銅。高介電常數介電圖案250可插入於第一重佈線圖案210的導電圖案CP與第二重佈線圖案220的導電圖案CP之間。高介電常數介電圖案250可與第一重佈線圖案210及第二重佈線圖案220的導電圖案CP接觸。
高介電常數介電圖案250可具有小於或等於約1微米的厚度T1。
第三重佈線圖案230可包含通孔部分VA及連接至通孔部分VA的線部分LA。通孔部分VA可與訊號接墊IO接觸。線部分LA可與訊號接墊IO及鈍化層120垂直間隔開。線部分LA可包含在與半導體基底110平行的方向上延伸的突起。第一感光性介電層241可插入於線部分LA與鈍化層120之間。線部分LA與鈍化層120之間的間隔或距離T2可與第一感光性介電層241的厚度T2實質上相同。線部分LA及鈍化層120之間的間隔或距離T2可等於或大於約5微米。
高介電常數介電圖案250的厚度T1可小於第一感光性介電層241的厚度T2。
根據本發明概念，因第一重佈線圖案210及第二重佈線圖案220限定電容器，故可能無需將電容器分別附接至重佈線層200。由於第一重佈線圖案210及第二重佈線圖案220在其間設置有具有較小厚度及較高介電常數的高介電常數介電圖案250，因而電容器的電容可增大以減少功率雜訊。另外，由於第三重佈線圖案230在其下設置有第一感光性介電層241，所述第一感光性介電層241的介電常數小於高介電常數介電圖案250的介電常數，且所述第一感光性介電層241的厚度大於高介電常數介電圖案250的厚度，因而介電特性可增加以減少訊號干擾及訊號延遲。
此外，根據本發明概念，高介電常數介電圖案250可延伸以接觸鈍化層120。電容器可形成在鄰近於半導體晶片100的鈍化層120的位置上。高介電常數介電圖案250的第二介電材料與鈍化層120的氮化矽（SiNx）之間的黏著力可大於高介電常數介電圖案250的第二介電材料與第一感光性介電層241及第二感光性介電層242的第一介電材料之間的黏著力，且因此電容器可形成於上文所提及的位置上。
返回參考圖1，各別外部連接接墊260可設置於第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230中的每一者上。外部連接接墊260中的每一者可包含導電材料，諸如金屬。外部連接端子270可設置於對應外部連接接墊260上。外部連接端子270可為例如焊球。
圖3至圖10示出繪示製造根據本發明概念的一些實施例的半導體封裝的方法的橫截面視圖。
參考圖3，可設置晶圓WF。晶圓WF可包含半導體基底110、第一電源接墊VP1、第二電源接墊VP2、訊號接墊IO以及鈍化層120。第一電源接墊VP1及第二電源接墊VP2、訊號接墊IO以及鈍化層120可設置於半導體基底110的一個表面110a上，且鈍化層120可暴露第一電源接墊VP1及第二電源接墊VP2以及訊號接墊IO。
參考圖4，可形成第一光罩圖案PM1。第一光罩圖案PM1可藉由對光阻材料進行塗佈、曝光及/或顯影而形成。第一光罩圖案PM1可包含第一開口OP1，所述第一開口OP1限定將形成第一重佈線圖案210的空間。電鍍製程可用於在第一開口OP1中形成第一重佈線圖案210。
參考圖5，可移除第一光罩圖案PM1。隨後，高介電常數介電圖案250可形成於第一重佈線圖案210上。可形成形如晶圓WF上的保形層的第二介電材料，且接著可執行蝕刻製程以蝕刻該層的一部分以形成高介電常數介電圖案250。蝕刻製程可部分地暴露第一重佈線圖案210的頂部表面210U。
參考圖6，可形成第一感光性介電層241。第一感光性介電層241可藉由對感光性介電材料進行塗佈、曝光、顯影及/或固化而形成。第二光罩圖案PM2可形成於第一感光性介電層241上。第二光罩圖案PM2可藉由對光阻材料進行塗佈、曝光及/或顯影而形成。第一感光性介電層241及第二光罩圖案PM2可包含限定將如下文所論述形成第二重佈線圖案220的區的第二開口OP2，且亦可包含將如下文所論述形成第三重佈線圖案230的區的第三開口OP3。
參考圖7，第二重佈線圖案220及第三重佈線圖案230可同時形成。第二重佈線圖案220及第三重佈線圖案230可藉由例如電鍍製程形成。其後，可移除第二光罩圖案PM2。
參考圖8，可形成第二感光性介電層242。第二感光性介電層242可藉由對感光性介電材料進行塗佈、曝光、顯影及/或固化而形成。此後，可形成與第二感光性介電層242交疊的第三光罩圖案PM3。第三光罩圖案PM3及第二感光性介電層242可包含第四開口OP4，所述第四開口OP4暴露第一重佈線圖案210的部分、第二重佈線圖案220的部分以及第三重佈線圖案230的部分。第三光罩圖案PM3可藉由對光阻材料進行塗佈、曝光及/或顯影而形成。
參考圖9，外部連接接墊260可形成於第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230的部分上。外部連接接墊260可藉由電鍍製程形成。
參考圖10，外部連接端子270可形成於對應外部連接接墊260上。外部連接端子270可藉由例如焊球附接製程形成。隨後，可沿鋸割線SL執行鋸割製程。
因此，半導體封裝1可如圖1中所繪示來製造。
圖11示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。除下文所論述之外，將進行省略以避免參考圖1所給出的重複描述。
參考圖11，半導體封裝2可為扇出型封裝。如圖11中所繪示，外部連接端子270中的至少一者可不與半導體晶片100垂直交疊。
重佈線層200可在其上設置有覆蓋半導體晶片100或與半導體晶片100交疊的模塑構件340。模塑構件340可包含材料，諸如環氧樹脂模塑化合物（epoxy molding compound；EMC）。
圖12示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。圖13示出繪示圖12的部分 bb的放大視圖。除下文所論述之外，將進行省略以避免參考圖1所給出的重複描述。
參考圖12，半導體封裝3可包含第一子半導體封裝PK1及第二子半導體封裝PK2。半導體封裝3可具有封裝上封裝結構。
第一子半導體封裝PK1可包含下部重佈線基底200'、第一半導體晶片100、上部重佈線基底400、導電柱330以及第一模塑構件340。
下部重佈線基底200'可包含第一感光性介電層241、第二感光性介電層242、第三感光性介電層243、第一重佈線圖案210、第二重佈線圖案220、第三重佈線圖案230以及外部連接接墊260。下部重佈線基底200'可對應於圖1的重佈線層200。第一感光性介電層241、第二感光性介電層242以及第三感光性介電層243可依序堆疊於第一半導體晶片100上。第一感光性介電層241、第二感光性介電層242以及第三感光性介電層243可充當單個感光性介電層。
如圖12及圖13中所繪示，第一重佈線圖案210可包含垂直堆疊的上部第一重佈線圖案211及下部第一重佈線圖案212。上部第一重佈線圖案211可與第一電源接墊VP1及鈍化層120接觸。下部第一重佈線圖案212可設置於上部第一重佈線圖案211下方。
上部第一重佈線圖案211的一部分可覆蓋有高介電常數介電圖案250或與高介電常數介電圖案250交疊。下部第一重佈線圖案212可包含第一通孔部分V1及連接至第一通孔部分V1的第一線部分L1。上部第一重佈線圖案211可具有與下部第一重佈線圖案212的第一通孔部分V1接觸的暴露部分。
第二重佈線圖案220可包含垂直堆疊的上部第二重佈線圖案221及下部第二重佈線圖案222。下部第二重佈線圖案222可設置於上部第二重佈線圖案221下方。
上部第二重佈線圖案221可與第二電源接墊VP2、鈍化層120以及高介電常數介電圖案250接觸。上部第二重佈線圖案221可跨越高介電常數介電圖案250與上部第一重佈線圖案211垂直間隔開。下部第二重佈線圖案222可包含第二通孔部分V2及連接至第二通孔部分V2的第二線部分L2。第二通孔部分V2可與上部第二重佈線圖案221接觸。第二通孔部分V2可具有小於第一通孔部分V1的厚度H1的厚度H2。
第三重佈線圖案230可包含垂直堆疊的上部第三重佈線圖案231及下部第三重佈線圖案232。下部第三重佈線圖案232設置於上部第三重佈線圖案231下方。
上部第三重佈線圖案231可與訊號接墊IO及第一感光性介電層241接觸。下部第三重佈線圖案232可包含第三通孔部分V3及連接至第三通孔部分V3的第三線部分L3。第三通孔部分V3可與上部第三重佈線圖案231接觸。第三通孔部分V3可具有小於第一通孔部分V1的厚度H1的厚度H3。
外部連接接墊260可對應地設置於下部第一重佈線圖案212、下部第二重佈線圖案222以及下部第三重佈線圖案232上。外部連接端子270可與對應外部連接接墊260垂直交疊。外部連接端子270可與對應外部連接接墊260接觸。第一半導體晶片100可設置於下部重佈線基底200'上。
第一半導體晶片100可為例如邏輯晶片。第一半導體晶片100可包含第一半導體基底110及第一鈍化層120。外部連接端子270可經由外部連接接墊260及第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230電耦接至第一電源接墊VP1及第二電源接墊VP2以及訊號接墊IO。半導體封裝3可為藉由晶片第一製程形成的扇出型半導體封裝。
導電柱330可設置於下部重佈線基底200'上及第一模塑構件340中。導電柱330可安置為與第一半導體晶片100側向間隔開。導電柱330可與選自第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230中的至少一者接觸。導電柱330可經由第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230電連接至外部連接端子270及/或第一半導體晶片100。導電柱330可包含例如銅。
第一模塑構件340可形成於下部重佈線基底200'上，且覆蓋下部重佈線基底200'，或與下部重佈線基底200'交疊。第一模塑構件340可暴露導電柱330的頂部表面，同時覆蓋導電柱330的側壁或與所述側壁交疊。第一模塑構件340可覆蓋第一半導體晶片100的頂部側向表面及相對側向表面，或與所述頂部側向表面及相對側向表面交疊。
上部重佈線基底400可安置於第一模塑構件340的頂部表面及導電柱330的頂部表面上。
上部重佈線基底400可包含第四感光性介電層421、第五感光性介電層422以及上部重佈線圖案410。第四感光性介電層421及第五感光性介電層422可與上文所論述的第一感光性介電層241、第二感光性介電層242以及第三感光性介電層243實質上相同。上部重佈線圖案410可具有與上文所論述的第一重佈線圖案210、第二重佈線圖案220以及第三重佈線圖案230的作用實質上相同的作用。接合接墊430可設置於上部重佈線圖案410上。
第二子半導體封裝PK2可設置於上部重佈線基底400上。第二子半導體封裝PK2可包含封裝基底900、第二半導體晶片800以及第二模塑構件840。封裝基底900可為印刷電路板或重佈線基底。金屬接墊905及金屬接墊907可安置於封裝基底900的相對表面上。
第二半導體晶片800可為記憶體晶片，諸如DRAM或NAND快閃。第二半導體晶片800可為與第一半導體晶片100的類型不同的類型。第二半導體晶片800可包含第二半導體基底810及第二鈍化層820。安置於第二半導體基底810的一個表面上的晶片接墊812可線接合連接至封裝基底900的金屬接墊905。
連接端子834可安置於第一子半導體封裝PK1與第二子半導體封裝PK2之間。連接端子834可與接合接墊430及金屬接墊907接觸。連接端子834可電連接至接合接墊430及金屬接墊907。因此，第二子半導體封裝PK2可經由上部重佈線基底400、連接端子834以及導電柱330電連接至第一半導體晶片100及外部連接端子270。
圖14示出繪示根據本發明概念的一些實施例的半導體封裝的平面視圖。圖15示出沿圖14的線I-I'截取的橫截面視圖。出於組態清楚起見，圖14省略圖15的一些組件。將進行省略以避免參考圖12所給出的重複描述。
參考圖14及圖15，根據一些實施例的半導體封裝4可包含包含連接基底901的第一子半導體封裝PK1及第一子半導體封裝PK1上的第二子半導體封裝PK2。連接基底901可置放於下部重佈線基底200'的頂部表面200a上。下部重佈線基底200'可包含電容器，所述電容器包含如圖1及圖12中所論述的第一重佈線圖案210及第二重佈線圖案220以及高介電常數介電圖案250。
連接基底901可具有穿過其中的孔990。當以平面進行觀察時，孔990可安置於下部重佈線基底200'的中心部分上。第一半導體晶片100可設置於孔990中。連接基底901可設置於下部重佈線基底200'上。舉例而言，可藉由在印刷電路板中形成孔990來製造連接基底901。連接基底901可包含基礎層909及導電結構920。
基礎層909可包含介電材料。舉例而言，基礎層909可包含碳類材料、陶瓷或聚合物。基礎層909可包含與下部重佈線基底200'的第一感光性介電層241、第二感光性介電層242以及第三感光性介電層243的介電材料不同的介電材料。
孔990可穿透基礎層909。導電結構920可包含第一接墊921、導電線923、通孔924以及第二接墊922。
第一接墊921可設置於連接基底901的底部表面上。導電線923可插入於基礎層909之間。通孔924可穿透基礎層909，且可電耦接至導電線923。第二接墊922可安置於連接基底901的頂部表面上，且可耦接至通孔924中的一者。第二接墊922可經由通孔924及導電線923電連接至第一接墊921。第二接墊922可不在垂直方向上與第一接墊921對準。第二接墊922的數目或配置可與第一接墊921的數目或配置不同。導電結構920可包含金屬。導電結構920可包含例如選自銅、鋁、金、鉛、不鏽鋼、鐵及/或其任何合金的至少一者。
第一模塑構件340可填充第一半導體晶片100與連接基底901之間的間隙。第一模塑構件340可在其中設置有暴露導電結構920的第二接墊922的上部孔970。根據一些實施例，上部孔970可在其中設置有填充上部孔970的導體980。導體980可包含例如金屬。
上部重佈線基底400可設置於第一模塑構件340的頂部表面上。上部重佈線圖案410可電連接至導體980。第二子半導體封裝PK2可與圖12中所論述的第二子半導體封裝PK2實質上相同。
根據本發明概念，半導體封裝可藉由使用電容器來減少其功率雜訊，所述電容器在重佈線層中包含施加有電壓的重佈線圖案，且包含在重佈線圖案之間的高介電常數介電圖案。因此，半導體封裝可具有改良的可靠度。
儘管已結合隨附圖式中所示出的本發明概念的一些實例實施例來描述本發明概念，但本領域的普通技術人員將理解，可在不脫離本發明概念的精神及基本特徵的情況下在本發明概念中作出形式及細節的變化。因此，應將上文所揭露的實施例視為說明性且非限制性的。
1、2、3、4:半導體封裝 100:半導體晶片 110:半導體基底 110a:表面 120:鈍化層 200:重佈線層 200a、210U:頂部表面 200':下部重佈線基底 210:第一重佈線圖案 211:上部第一重佈線圖案 212:下部第一重佈線圖案 220:第二重佈線圖案 221:上部第二重佈線圖案 222:下部第二重佈線圖案 230:第三重佈線圖案 231:上部第三重佈線圖案 232:下部第三重佈線圖案 241:第一感光性介電層 242:第二感光性介電層 243:第三感光性介電層 250:高介電常數介電圖案 260:外部連接接墊 270:外部連接端子 330:導電柱 340:第一模塑構件 400:上部重佈線基底 410:上部重佈線圖案 421:第四感光性介電層 422:第五感光性介電層 430:接合接墊 800:第二半導體晶片 810:第二半導體基底 812:晶片接墊 820:第二鈍化層 834:連接端子 840:第二模塑構件 900:封裝基底 901:連接基底 905、907:金屬接墊 909:基礎層 920:導電結構 921:第一接墊 922:第二接墊 923:導電線 924:通孔 970:上部孔 980:導體 990:孔 aa、bb:部分 CP:導電圖案 H1、H2、H3、T1、T2:厚度 IO:訊號接墊 I-I':線 L1:第一線部分 L2:第二線部分 L3:第三線部分 LA:線部分 OP1:第一開口 OP2:第二開口 OP3:第三開口 OP4:第四開口 PK1:第一子半導體封裝 PK2:第二子半導體封裝 PM1:第一光罩圖案 PM2:第二光罩圖案 PM3:第三光罩圖案 SL:鋸割線 SP:晶種/障壁圖案 V1:第一通孔部分 V2:第二通孔部分 V3:第三通孔部分 VA:通孔部分 VP1:第一電源接墊 VP2:第二電源接墊 WF:晶圓
圖1示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖2示出繪示圖1的部分 aa的放大視圖。 圖3至圖10示出繪示製造根據本發明概念的一些實施例的半導體封裝的方法的橫截面視圖。 圖11示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖12示出繪示根據本發明概念的一些實施例的半導體封裝的橫截面視圖。 圖13示出繪示圖12的部分 bb的放大視圖。 圖14示出繪示根據本發明概念的一些實施例的半導體封裝的平面視圖。 圖15示出沿圖14的線I-I'截取的橫截面視圖。
1:半導體封裝
100:半導體晶片
110:半導體基底
110a:表面
120:鈍化層
200:重佈線層
210:第一重佈線圖案
220:第二重佈線圖案
230:第三重佈線圖案
241:第一感光性介電層
242:第二感光性介電層
250:高介電常數介電圖案
260:外部連接接墊
270:外部連接端子
aa:部分
IO:訊號接墊
VP1:第一電源接墊
VP2:第二電源接墊

Claims (10)

  1. 一種半導體封裝，包括： 半導體晶片；以及 重佈線層，在所述半導體晶片的表面上， 其中所述半導體晶片包括： 半導體基底； 鈍化層，在所述半導體基底與所述重佈線層之間；以及 第一電源接墊、第二電源接墊以及訊號接墊，在所述鈍化層中， 其中所述重佈線層包括： 感光性介電層；以及 第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數（high-k）介電圖案，其中所述第一重佈線圖案電連接至所述第一電源接墊，所述第二重佈線圖案電連接至所述第二電源接墊，所述第三重佈線圖案電連接至所述訊號接墊，且所述高介電常數介電圖案在所述第一重佈線圖案與所述第二重佈線圖案之間， 其中所述感光性介電層包括第一介電材料， 其中所述高介電常數介電圖案包括第二介電材料， 其中所述第二介電材料的第二介電常數大於所述第一介電材料的第一介電常數， 其中所述高介電常數介電圖案與所述鈍化層接觸，且 其中所述鈍化層包括與所述第一介電材料及所述第二介電材料不同的第三介電材料。
  2. 如請求項1所述的半導體封裝，其中所述鈍化層包括氮化矽（SiNx）。
  3. 如請求項1所述的半導體封裝， 其中所述第一介電材料的所述第一介電常數小於約4，且 其中所述第二介電材料的所述第二介電常數大於約20。
  4. 如請求項1所述的半導體封裝，其中所述第二介電材料包括二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）和氧化釔（Y 2O 3）中的一者。
  5. 如請求項1所述的半導體封裝， 其中所述第一電源接墊經由所述第一重佈線圖案電連接至所述半導體封裝外部的電源， 其中所述第二電源接墊經由所述第二重佈線圖案電連接至所述半導體封裝外部的接地，且 其中所述訊號接墊經由所述第三重佈線圖案電連接至所述半導體封裝外部的電路結構。
  6. 如請求項1所述的半導體封裝，其中所述第一重佈線圖案被配置成接收第一電壓，所述第一電壓與由所述第二重佈線圖案接收到的第二電壓不同。
  7. 如請求項1所述的半導體封裝，其中所述第一介電材料包括選自感光性聚醯亞胺、聚苯并噁唑、酚醛聚合物和苯并環丁烯聚合物的至少一者。
  8. 一種半導體封裝，包括： 半導體晶片；以及 重佈線層，在所述半導體晶片的表面上， 其中所述半導體晶片包括： 半導體基底； 鈍化層，在所述半導體基底與所述重佈線層之間；以及 第一電源接墊、第二電源接墊以及訊號接墊，在所述鈍化層中， 其中所述重佈線層包括： 感光性介電層；以及 第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數介電圖案，其中所述第一重佈線圖案電連接至所述第一電源接墊，所述第二重佈線圖案電連接至所述第二電源接墊，所述第三重佈線圖案電連接至所述訊號接墊，且所述高介電常數介電圖案在所述第一重佈線圖案與所述第二重佈線圖案之間， 其中所述感光性介電層包括第一介電材料， 其中所述高介電常數介電圖案包括第二介電材料， 其中所述第二介電材料的第二介電常數大於所述第一介電材料的第一介電常數， 其中所述第三重佈線圖案包括： 通孔部分，與所述訊號接墊接觸；以及 線部分，在所述通孔部分上，其中所述線部分與所述半導體晶片平行延伸，且與所述訊號接墊及所述鈍化層垂直間隔開，且 其中所述線部分與所述鈍化層之間的距離大於所述高介電常數介電圖案的厚度。
  9. 如請求項8所述的半導體封裝， 其中所述第一重佈線圖案包括： 上部第一重佈線圖案，與所述第一電源接墊接觸；以及 下部第一重佈線圖案，相對於所述半導體晶片在所述上部第一重佈線圖案下方， 其中所述第二重佈線圖案包括： 上部第二重佈線圖案，與所述第二電源接墊接觸；以及 下部第二重佈線圖案，相對於所述半導體晶片在所述上部第二重佈線圖案下方， 其中所述高介電常數介電圖案與所述上部第一重佈線圖案的一部分接觸， 其中所述上部第二重佈線圖案與所述高介電常數介電圖案接觸， 其中所述下部第一重佈線圖案包括： 第一通孔部分，與所述上部第一重佈線圖案接觸；以及 第一線部分，連接至所述第一通孔部分，且與所述上部第一重佈線圖案間隔開， 其中所述下部第二重佈線圖案包括： 第二通孔部分，與所述上部第二重佈線圖案接觸；以及 第二線部分，連接至所述第二通孔部分，且與所述上部第二重佈線圖案間隔開，且 其中所述第一通孔部分的厚度大於所述第二通孔部分的厚度。
  10. 一種半導體封裝，包括： 第一子封裝；以及 第二子封裝，在所述第一子封裝上， 其中所述第一子封裝包括： 下部重佈線基底； 半導體晶片，在所述下部重佈線基底上； 上部重佈線基底，與所述下部重佈線基底垂直間隔開，且在所述半導體晶片的相對側上；以及 導電柱，在所述下部重佈線基底與所述上部重佈線基底之間， 其中所述半導體晶片包括： 半導體基底； 鈍化層，在所述半導體基底與所述下部重佈線基底之間；以及 第一電源接墊、第二電源接墊以及訊號接墊，在所述鈍化層中， 其中所述下部重佈線基底包括： 感光性介電層；以及 第一重佈線圖案、第二重佈線圖案、第三重佈線圖案以及高介電常數介電圖案，其中所述第一重佈線圖案電連接至所述第一電源接墊，所述第二重佈線圖案電連接至所述第二電源接墊，所述第三重佈線圖案電連接至所述訊號接墊，且所述高介電常數介電圖案在所述第一重佈線圖案與所述第二重佈線圖案之間， 其中所述感光性介電層包括第一介電材料， 其中所述高介電常數介電圖案包括第二介電材料， 其中所述第二介電材料的第二介電常數大於所述第一介電材料的第一介電常數， 其中所述第一重佈線圖案包括： 上部第一重佈線圖案，與所述第一電源接墊接觸；以及 下部第一重佈線圖案，相對於所述半導體晶片在所述上部第一重佈線圖案下方， 其中所述第二重佈線圖案包括： 上部第二重佈線圖案，與所述第二電源接墊接觸；以及 下部第二重佈線圖案，相對於所述半導體晶片在所述上部第二重佈線圖案下方， 其中所述高介電常數介電圖案與所述上部第一重佈線圖案的一部分交疊， 其中所述上部第二重佈線圖案與所述高介電常數介電圖案交疊， 其中所述下部第一重佈線圖案包括： 第一通孔部分，與所述上部第一重佈線圖案接觸；以及 第一線部分，連接至所述第一通孔部分，且與所述上部第一重佈線圖案間隔開， 其中所述下部第二重佈線圖案包括； 第二通孔部分，與所述上部第二重佈線圖案接觸；以及 第二線部分，連接至所述第二通孔部分，且與所述上部第二重佈線圖案間隔開，且 其中所述第一通孔部分的厚度大於所述第二通孔部分的厚度。
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