CN114725046A - 半导体封装 - Google Patents

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redistribution
pattern
dielectric
redistribution pattern
semiconductor package
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郑显秀
浏太元
郑命杞
安镇灿
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体封装，包括半导体芯片和再分布层。半导体芯片包括半导体衬底、钝化层、以及从钝化层暴露出的第一电源焊盘、第二电源焊盘和信号焊盘。再分布层包括光敏介电层以及光敏介电层中的第一再分布图案至第三再分布图案和高k介电图案。第一再分布图案、第二再分布图案和第三再分布图案分别连接到第一电源焊盘、第二电源焊盘和信号焊盘。高k介电图案在第一再分布图案和第二再分布图案之间。光敏介电层包括第一介电材料。高k介电图案包括介电常数大于第一介电材料的介电常数的第二介电材料。高k介电图案与钝化层接触。钝化层包括与第一介电材料和第二介电材料不同的介电材料。

Description

半导体封装
相关申请的交叉引用
本美国非临时申请在35 U.S.C§119下要求于2021年1月4日在韩国知识产权局递交的韩国专利申请No.10-2021-0000207的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及半导体封装。
背景技术
提供了一种半导体封装来实现集成电路芯片，以有资格在电子产品中使用。半导体封装通常被配置为使得半导体芯片安装在印刷电路板上，并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以提高半导体封装的可靠性和耐用性。
发明内容
本发明构思的一些实施例提供了一种具有提高的可靠性的半导体封装。
根据本发明构思的一些实施例，半导体封装可以包括半导体芯片、以及在半导体芯片的表面上的再分布层。半导体芯片可以包括半导体衬底、半导体衬底和再分布层之间的钝化层、以及钝化层中的第一电源焊盘、第二电源焊盘和信号焊盘。再分布层可以包括光敏介电层、以及第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案。第一再分布图案可以电连接到第一电源焊盘。第二再分布图案可以电连接到第二电源焊盘。第三再分布图案可以电连接到信号焊盘。高k介电图案可以在第一再分布图案和第二再分布图案之间。光敏介电层可以包括第一介电材料。高k介电图案可以包括第二介电材料。第二介电材料的第二介电常数可以大于第一介电材料的第一介电常数。高k介电图案可以与钝化层接触。钝化层可以包括与第一介电材料和第二介电材料不同的第三介电材料。
根据本发明构思的一些实施例，半导体封装可以包括半导体芯片、以及在半导体芯片的表面上的再分布层。半导体芯片可以包括半导体衬底、半导体衬底和再分布层之间的钝化层、以及钝化层中的第一电源焊盘、第二电源焊盘和信号焊盘。再分布层可以包括光敏介电层、以及第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案。第一再分布图案可以电连接到第一电源焊盘。第二再分布图案可以电连接到第二电源焊盘。第三再分布图案可以电连接到信号焊盘。高k介电图案可以在第一再分布图案和第二再分布图案之间。光敏介电层可以包括第一介电材料。高k介电图案可以包括第二介电材料。第二介电材料的第二介电常数可以大于第一介电材料的第一介电常数。第三再分布图案可以包括与信号焊盘接触的通孔部分、以及在通孔部分上并与信号焊盘和钝化层竖直地间隔开的线状部分。线状部分和钝化层之间的距离可以大于高k介电图案的厚度。
根据本发明构思的一些实施例，半导体封装可以包括第一子封装、以及第一子封装上的第二子封装。第一子封装可以包括下再分布基板、下再分布基板上的半导体芯片、与下再分布基板竖直地间隔开并在半导体芯片的反面上的上再分布基板、以及在下再分布基板和上再分布基板之间的导电柱。半导体芯片可以包括半导体衬底、半导体衬底和下再分布基板之间的钝化层、以及钝化层中的第一电源焊盘、第二电源焊盘和信号焊盘。下再分布基板可以包括光敏介电层、以及第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案。第一再分布图案可以电连接到第一电源焊盘。第二再分布图案可以电连接到第二电源焊盘。第三再分布图案可以电连接到信号焊盘。高k介电图案可以在第一再分布图案和第二再分布图案之间。光敏介电层可以包括第一介电材料。高k介电图案可以包括第二介电材料。第二介电材料的第二介电常数大于第一介电材料的第一介电常数。第一再分布图案可以包括与第一电源焊盘接触的上第一再分布图案、以及在上第一再分布图案下方的下第一再分布图案。第二再分布图案可以包括：与第二电源焊盘接触的上第二再分布图案、以及在上第二再分布图案下方的下第二再分布图案。高k介电图案可以与上第一再分布图案的一部分重叠。上第二再分布图案可以与高k介电图案重叠。下第一再分布图案可以包括与上第一再分布图案接触的第一通孔部分、以及连接到第一通孔部分并与上第二再分布图案间隔开的第一线状部分。下第二再分布图案可以包括与上第二再分布图案接触的第二通孔部分、以及连接到第二通孔部分并与上第二再分布图案间隔开的第二线状部分。第一通孔部分的厚度可以大于第二通孔部分的厚度。
附图说明
图1示出了示出根据本发明构思的一些实施例的半导体封装的截面图。
图2示出了示出图1的部分aa的放大视图。
图3至图10示出了示出根据本发明构思的一些实施例的制造半导体封装的方法的截面图。
图11示出了示出根据本发明构思的一些实施例的半导体封装的截面图。
图12示出了示出根据本发明构思的一些实施例的半导体封装的截面图。
图13示出了示出图12的部分bb的放大视图。
图14示出了示出根据本发明构思的一些实施例的半导体封装的平面图。
图15示出了沿图14的线I-I’截取的截面图。
具体实施方式
现在将结合附图在下面详细描述半导体封装基板和包括半导体封装基板的半导体封装。
图1示出了示出根据本发明构思的一些实施例的半导体封装的截面图。
参照图1，根据本发明构思的半导体封装1可以是扇入封装。半导体封装1可以包括半导体芯片100和半导体芯片100上的再分布层200。半导体芯片100可以是存储器件、逻辑器件(例如，微处理器、模拟器件、数字信号处理器)或诸如片上系统(SOC)之类的多功能半导体芯片。存储器件可以包括例如DRAM、SRAM、闪存、EEPROM、PRAM、MRAM或RRAM。
半导体芯片100可以包括半导体衬底110、钝化层120、第一电源焊盘VP1、第二电源焊盘VP2和信号焊盘IO。第一电源焊盘VP1、第二电源焊盘VP2和信号焊盘IO可以设置在半导体衬底110的一个表面110a上。一个表面110a可以是在其上设置诸如晶体管之类的集成电路的有源表面。钝化层120可以保护有源表面110a，并且可以保持第一电源焊盘VP1、第二电源焊盘VP2和信号焊盘IO之间的节点分离。
第一电源焊盘VP1可以连接到半导体封装1外部的电源，并且第二电源焊盘VP2可以连接到半导体封装1外部的地。在一些实施例中，第一电源焊盘VP1可以连接到半导体封装1外部的地，并且第二电源焊盘VP2可以连接到半导体封装1外部的电源。信号焊盘IO可以连接到半导体封装1外部的电路结构并与其传送信号。第一电源焊盘VP1和第二电源焊盘VP2以及信号焊盘IO可以包括金属材料。钝化层120可以包括例如氮化硅(SiNx)。
再分布层200可以设置在钝化层120、第一电源焊盘VP1和第二电源焊盘VP2、以及信号焊盘IO上。再分布层200可以包括第一光敏介电层241、第二光敏介电层242、第一再分布图案210、第二再分布图案220、第三再分布图案230、高k介电图案250和外部连接焊盘260。
第一光敏介电层241和第二光敏介电层242可以顺序地堆叠在钝化层120上。第一光敏介电层241和第二光敏介电层242可以是单层。第一光敏介电层241和第二光敏介电层242可以包括第一介电材料。第一介电材料可以包括光敏聚合物，例如，光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和/或苯并环丁烯聚合物。第一介电材料可以具有小于4的介电常数。
第一再分布图案210和第二再分布图案220可以设置在钝化层120上。第一再分布图案210和第二再分布图案220可以与钝化层120接触。
高k介电图案250可以设置在第一再分布图案210和第二再分布图案220之间。高k介电图案250可以包括第二介电材料。第二介电材料的介电常数可以大于第一介电材料的介电常数。第二介电材料可以包括介电常数大于20的材料。第二介电材料可以包括例如氧化铪(HfO2)、氧化锆(ZrO2)或氧化钇(Y2O3)中的一种。可以由第一再分布图案210、第二再分布图案220和高k介电图案250形成电容器。第一再分布图案210和第二再分布图案220均可以用作电容器的电极，并且高k介电图案250可以用作电极之间的电介质。
第一介电材料和第二介电材料可以与钝化层120的介电材料不同。
第一再分布图案210可以电连接到第一电源焊盘VP1。第一再分布图案210可以与第一电源焊盘VP1接触。第二再分布图案220可以电连接到第二电源焊盘VP2并与其接触。施加到第一再分布图案210的电压可以与施加到第二再分布图案220的电压不同。
第三再分布图案230可以电连接到信号焊盘IO并与其接触。第一再分布图案210、第二再分布图案220和第三再分布图案230可以不彼此接触。第一再分布图案至第三再分布图案210、220和230可以包括金属材料。
图2示出了示出了图1的部分aa的放大视图。
参照图1和图2，第一再分布图案210、第二再分布图案220和第三再分布图案230均可以包括种子/阻挡图案SP和导电图案CP。导电图案CP可以设置在种子/阻挡图案SP下方。种子/阻挡图案SP可以包括例如铜/钛(Cu/Ti)。导电图案CP可以包括例如铜。高k介电图案250可以介于第一再分布图案210的导电图案CP和第二再分布图案220的导电图案CP之间。高k介电图案250可以与第一再分布图案210和第二再分布图案220的导电图案CP接触。
高k介电图案250可以具有小于或等于1μm的厚度T1。
第三再分布图案230可以包括通孔部分VA和连接到通孔部分VA的线状部分LA。通孔部分VA可以与信号焊盘IO接触。线状部分LA可以与信号焊盘IO和钝化层120竖直地间隔开。线状部分LA可以包括在平行于半导体衬底110的方向上延伸的突起。第一光敏介电层241可以介于线状部分LA和钝化层120之间。线状部分LA和钝化层120之间的间隔或距离T2可以与第一光敏介电层241的厚度T2基本相同。线状部分LA和钝化层120之间的间隔或距离T2可以等于或大于5μm。
高k介电图案250的厚度T1可以小于第一光敏介电层241的厚度T2。
根据本发明构思，由于第一再分布图案210和第二再分布图案220限定了电容器，因此可以不需要向再分布层200单独附加电容器。由于第一再分布图案210和第二再分布图案220之间设置有具有较小厚度和高介电常数的高k介电图案250，因此可以增大该电容器的电容以减少电源噪声。另外，由于第三再分布图案230下方设置有介电常数小于高k介电图案250的介电常数并且厚度大于高k介电图案250的厚度的第一光敏介电层241，因此可以增加介电特性以减少信号干扰和信号延迟。
此外，根据本发明构思，高k介电图案250可以延伸以接触钝化层120。电容器可以形成在与半导体芯片100的钝化层120相邻的位置上。高k介电图案250的第二介电材料和钝化层120的氮化硅(SiNx)之间的粘合力可以大于高k介电图案250的第二介电材料与第一光敏介电层241和第二光敏介电层242的第一介电材料之间的粘合力，并且因此电容器可以形成在以上提及的位置上。
返回参照图1，相应的外部连接焊盘260可以设置在第一再分布图案210、第二再分布图案220和第三再分布图案230中的每一个上。外部连接焊盘260中的每一个可以包括导电材料，例如，金属。外部连接端子270可以设置在相应的外部连接焊盘260上。外部连接端子270可以是例如焊球。
图3至图10示出了示出根据本发明构思的一些实施例的制造半导体封装的方法的截面图。
参照图3，可以提供晶片WF。晶片WF可以包括半导体衬底110、第一电源焊盘VP1、第二电源焊盘VP2、信号焊盘IO和钝化层120。第一电源焊盘VP1和第二电源焊盘VP2、信号焊盘IO和钝化层120可以设置在半导体衬底110的一个表面110a上，并且钝化层120可以暴露第一电源焊盘VP1和第二电源焊盘VP2以及信号焊盘IO。
参照图4，可以形成第一光掩模图案PM1。第一光掩模图案PM1可以通过涂覆、曝光和/或显影光刻胶材料形成。第一光掩模图案PM1可以包括第一开口OP1，其限定将在其中形成第一再分布图案210的空间。可以采用电镀工艺，以在第一开口OP1中形成第一再分布图案210。
参照图5，可以去除第一光掩模图案PM1。然后，可以在第一再分布图案210上形成高k介电图案250。可以在晶片WF上形成形状类似于共形层的第二介电材料，然后可以执行蚀刻工艺，以蚀刻该层的一部分以形成高k介电图案250。蚀刻工艺以可以部分地暴露第一再分布图案210的顶表面210U。
参照图6，可以形成第一光敏介电层241。第一光敏介电层241可以通过涂覆、曝光、显影和/或固化光敏介电材料形成。可以在第一光敏介电层241上形成第二光掩模图案PM2。第二光掩模图案PM2可以通过涂覆、曝光和/或显影光刻胶材料形成。第一光敏介电层241和第二光掩模图案PM2可以包括第二开口OP2，第二开口OP2限定将如下所述形成第二再分布图案220的区域，并且还可以包括第三开口OP3，第三开口OP3限定将如下所述形成第三再分布图案230的区域。
参照图7，第二再分布图案220和第三再分布图案230可以同时形成。第二再分布图案220和第三再分布图案230可以通过例如电镀工艺形成。此后，可以去除第二光掩模图案PM2。
参照图8，可以形成第二光敏介电层242。第二光敏介电层242可以通过涂覆、曝光、显影和/或固化光敏介电材料形成。此后，可以形成与第二光敏介电层242重叠的第三光掩模图案PM3。第三光掩模图案PM3和第二光敏介电层242可以包括第四开口OP4，其暴露第一再分布图案210的一部分、第二再分布图案220的一部分和第三再分布图案230的一部分。第三光掩模图案PM3可以通过涂覆、曝光和/或显影光刻胶材料形成。
参照图9，可以在第一再分布图案210的一部分、第二再分布图案220的一部分和第三再分布图案230的一部分上形成外部连接焊盘260。外部连接焊盘260可以通过电镀工艺形成。
参照图10，可以在相应的外部连接焊盘260上形成外部连接端子270。外部连接端子270可以通过例如焊球附接工艺形成。此后，可以沿锯切线SL执行锯切工艺。
因此，可以如图1所示制造半导体封装1。
图11示出了示出根据本发明构思的一些实施例的半导体封装的截面图。除了下面所讨论的之外，将进行省略以避免参考图1给出的重复描述。
参照图11，半导体封装2可以是扇出封装。如图11所示，外部连接端子270中的至少一个可以不与半导体芯片100竖直地重叠。
再分布层200上可以设置有覆盖半导体芯片100或与其重叠的模制构件340。模制构件340可以包括诸如环氧树脂模塑料(EMC)之类的材料。
图12示出了示出根据本发明构思的一些实施例的半导体封装的截面图。图13示出了示出图12的部分bb的放大视图。除了下面所讨论的之外，将进行省略以避免参考图1给出的重复描述。
参照图12，半导体封装3可以包括第一子半导体封装PK1和第二子半导体封装PK2。半导体封装3可以具有层叠封装结构。
第一子半导体封装PK1可以包括下再分布基板200’、第一半导体芯片100、上再分布基板400、导电柱330和第一模制构件340。
下再分布基板200’可以包括第一光敏介电层241、第二光敏介电层242、第三光敏介电层243、第一再分布图案210、第二再分布图案220、第三再分布图案230和外部连接焊盘260。下再分布基板200’可以与图1的再分布层200相对应。第一光敏介电层241、第二光敏介电层242和第三光敏介电层243可以顺序地堆叠在第一半导体芯片100上。第一光敏介电层241、第二光敏介电层242和第三光敏介电层243可以用作单个光敏介电层。
如图12和图13所示，第一再分布图案210可以包括竖直地堆叠的上第一再分布图案211和下第一再分布图案212。上第一再分布图案211可以与第一电源焊盘VP1和钝化层120接触。下第一再分布图案212可以设置在上第一再分布图案211下方。
上第一再分布图案211的一部分可以覆盖有高k介电图案250或与其重叠。下第一再分布图案212可以包括第一通孔部分V1和连接到第一通孔部分V1的第一线状部分L1。上第一再分布图案211可以具有与下第一再分布图案212的第一通孔部分V1接触的暴露部分。
第二再分布图案220可以包括竖直地堆叠的上第二再分布图案221和下第二再分布图案222。下第二再分布图案222可以设置在上第二再分布图案221下方。
上第二再分布图案221可以与第二电源焊盘VP2、钝化层120和高k介电图案250接触。上第二再分布图案221可以跨过高k介电图案250与上第一再分布图案211竖直地间隔开。下第二再分布图案222可以包括第二通孔部分V2和连接到第二通孔部分V2的第二线状部分L2。第二通孔部分V2可以与上第二再分布图案221接触。第二通孔部分V2的厚度H2可以小于第一通孔部分V1的厚度H1。
第三再分布图案230可以包括竖直地堆叠的上第三再分布图案231和下第三再分布图案232。下第三再分布图案232可以设置在上第三再分布图案231下方。
上第三再分布图案231可以与信号焊盘IO和第一光敏介电层241接触。下第三再分布图案232可以包括第三通孔部分V3和连接到第三通孔部分V3的第三线状部分L3。第三通孔部分V3可以与上第三再分布图案231接触。第三通孔部分V3的厚度H3可以小于第一通孔部分V1的厚度H1。
外部连接焊盘260可以相应地设置在下第一再分布图案212、第二再分布图案222和第三再分布图案232上。外部连接端子270可以与相应的外部连接焊盘260竖直地重叠。外部连接端子270可以与相应的外部连接焊盘260接触。第一半导体芯片100可以设置在下再分布基板200’上。
第一半导体芯片100可以是例如逻辑芯片。第一半导体芯片100可以包括第一半导体衬底110和第一钝化层120。外部连接端子270可以通过外部连接焊盘260以及第一再分布图案210、第二再分布图案220和第三再分布图案230电耦合到第一电源焊盘VP1和第二电源焊盘VP2以及信号焊盘IO。半导体封装3可以是由芯片优先工艺形成的扇出半导体封装。
导电柱330可以设置在下再分布基板200’上以及第一模制构件340中。导电柱330可以设置为与第一半导体芯片100横向地间隔开。导电柱330可以与选自第一再分布图案210、第二再分布图案220和第三再分布图案230的至少一个接触。导电柱330可以通过第一再分布图案210、第二再分布图案220和第三再分布图案230电连接到外部连接端子270和/或第一半导体芯片100。导电柱330可以包括例如铜。
第一模制构件340可以形成在下再分布基板200’上，并覆盖再分布基板200’或与其重叠。第一模制构件340可以暴露导电柱330的顶表面，同时覆盖导电柱330的侧壁或与其重叠。第一模制构件340可以覆盖第一半导体芯片100的顶表面和相对侧表面或与其重叠。
上再分布基板400可以设置在第一模制构件340的顶表面和导电柱330的顶表面上。
上再分布基板400可以包括第四光敏介电层421、第五光敏介电层422和上再分布图案410。第四光敏介电层421和第五光敏介电层422可以与上面讨论的第一光敏介电层241、第二光敏介电层242和第三光敏介电层243基本相同。上再分布图案410的功能可以与上面讨论的第一再分布图案210、第二再分布图案220和第三再分布图案230的功能基本相同。接合焊盘430可以设置在上再分布图案410上。
第二子半导体封装PK2可以设置在上再分布基板400上。第二子半导体封装PK2可以包括封装基板900、第二半导体芯片800和第二模制构件840。封装基板900可以是印刷电路板或再分布基板。金属焊盘905和金属焊盘907可以设置在封装基板900的相对表面上。
第二半导体芯片800可以是存储器芯片，例如，DRAM或NAND闪存。第二半导体芯片800的类型可以与第一半导体芯片100的类型不同。第二半导体芯片800可以包括第二半导体衬底810和第二钝化层820。设置在第二半导体衬底810的一个表面上的芯片焊盘812可以被导线接合连接到封装基板900的金属焊盘905。
连接端子834可以设置在第一子半导体封装PK1和第二子半导体封装PK2之间。连接端子834可以与接合焊盘430和金属焊盘907接触。连接端子834可以电连接到接合焊盘430和金属焊盘907。因此，第二子半导体封装PK2可以通过上再分布基板400、连接端子834和导电柱330电连接到第一半导体芯片100和外部连接端子270。
图14示出了示出根据本发明构思的一些实施例的半导体封装的平面图。图15示出了沿图14的线I-I’截取的截面图。为了使配置清楚，图14省略了图15的一些组件。将进行省略以避免参考图12给出的重复描述。
参照图14和图15，根据一些实施例的半导体封装4可以包括：包括连接基板901的第一子半导体封装PK1和第一子半导体封装PK1上的第二子半导体封装PK2。连接基板901可以放置在下再分布基板200’的顶表面200a上。下再分布基板200’可以包括电容器，该电容器包括如图1和图12所讨论的第一再分布图案210和第二再分布图案220以及高k介电图案250。
连接基板901可以具有穿透其的孔990。当在平面图中观察时，孔990可以位于下再分布基板200’的中心部分上。第一半导体芯片100可以设置在孔990中。连接基板901可以设置在下再分布基板200’上。例如，连接基板901可以通过在印刷电路板中形成孔990来制造。连接基板901可以包括基层909和导电结构920。
基层909可以包括介电材料。例如，基层909可以包括碳基材料、陶瓷或聚合物。基层909可以包括与下再分布基板200’的第一光敏介电层241、第二光敏介电层242和第三光敏介电层243的介电材料不同的介电材料。
孔990可以穿透基层909。导电结构920可以包括第一焊盘921、导电线923、通孔924和第二焊盘922。
第一焊盘921可以设置在连接基板901的底表面上。导电线923可以介于基层909之间。通孔924可以穿透基层909，并且可以电耦合到导电线923。第二焊盘922可以设置在连接基板901的顶表面上，并且可以耦合到通孔924之一。第二焊盘922可以通过通孔924和导电线923电连接到第一焊盘921。第二焊盘922可以在竖直方向上不与第一焊盘921对准。第二焊盘922的数量和布置可以与第一焊盘921的数量和布置不同。导电结构920可以包括金属。导电结构920可以包括例如选自铜、铝、金、铅、不锈钢、铁和/或其任何合金的至少一个。
第一模制构件340可以填充第一半导体芯片100和连接基板901之间的间隙。第一模制构件340中可以设置有暴露导电结构920的第二焊盘922的上孔970。根据一些实施例，上孔970中可以设置有填充上孔970的导体980。导体980可以包括例如金属。
上再分布基板400可以设置在第一模制构件340的顶表面上。上再分布图案410可以电连接到导体980。第二子半导体封装PK2可以与图12中所讨论的第二子半导体封装PK2基本相同。
根据本发明构思，半导体封装可以通过使用再分布层中的电容器来减少其电源噪声，该电容器包括对其施加电压的再分布图案，并且包括再分布图案之间的高k介电图案。因此，半导体封装可以具有提高的可靠性。
尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节的变化。因此，以上公开的实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种半导体封装，包括：
半导体芯片；以及
再分布层，在所述半导体芯片的表面上，
其中，所述半导体芯片包括：
半导体衬底；
钝化层，在所述半导体衬底和所述再分布层之间；以及
第一电源焊盘、第二电源焊盘和信号焊盘，在所述钝化层中，
其中，所述再分布层包括：
光敏介电层；以及
第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案，其中，所述第一再分布图案电连接到所述第一电源焊盘，所述第二再分布图案电连接到所述第二电源焊盘，所述第三再分布图案电连接到所述信号焊盘，并且所述高k介电图案在所述第一再分布图案和所述第二再分布图案之间，
其中，所述光敏介电层包括第一介电材料，
其中，所述高k介电图案包括第二介电材料，
其中，所述第二介电材料的第二介电常数大于所述第一介电材料的第一介电常数，
其中，所述高k介电图案与所述钝化层接触，并且
其中，所述钝化层包括与所述第一介电材料和所述第二介电材料不同的第三介电材料。
2.根据权利要求1所述的半导体封装，其中，所述钝化层包括氮化硅SiNx。
3.根据权利要求1所述的半导体封装，
其中，所述第一介电材料的第一介电常数小于4，并且
其中，所述第二介电材料的第二介电常数大于20。
4.根据权利要求1所述的半导体封装，其中，所述第二介电材料包括氧化铪HfO2、氧化锆ZrO2或氧化钇Y2O3中的一种。
5.根据权利要求1所述的半导体封装，
其中，所述第一电源焊盘通过所述第一再分布图案电连接到所述半导体封装外部的电源，
其中，所述第二电源焊盘通过所述第二再分布图案电连接到所述半导体封装外部的地，并且
其中，所述信号焊盘通过所述第三再分布图案电连接到所述半导体封装外部的电路结构。
6.根据权利要求1所述的半导体封装，其中，所述第一再分布图案被配置为接收第一电压，所述第一电压与由所述第二再分布图案接收到的第二电压不同。
7.根据权利要求1所述的半导体封装，其中，所述第一介电材料包括选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物或苯并环丁烯聚合物的至少一种。
8.根据权利要求1所述的半导体封装，其中，所述第一再分布图案和所述第二再分布图案与所述钝化层接触。
9.根据权利要求1所述的半导体封装，其中，所述高k介电图案的厚度小于或等于1μm。
10.一种半导体封装，包括：
半导体芯片；以及
再分布层，在所述半导体芯片的表面上，
其中，所述半导体芯片包括：
半导体衬底；
钝化层，在所述半导体衬底和所述再分布层之间；以及
第一电源焊盘、第二电源焊盘和信号焊盘，在所述钝化层中，
其中，所述再分布层包括：
光敏介电层；以及
第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案，其中，所述第一再分布图案电连接到所述第一电源焊盘，所述第二再分布图案电连接到所述第二电源焊盘，所述第三再分布图案电连接到所述信号焊盘，并且所述高k介电图案在所述第一再分布图案和所述第二再分布图案之间，
其中，所述光敏介电层包括第一介电材料，
其中，所述高k介电图案包括第二介电材料，
其中，所述第二介电材料的第二介电常数大于所述第一介电材料的第一介电常数，
其中，所述第三再分布图案包括：
通孔部分，与所述信号焊盘接触；以及
线状部分，在所述通孔部分上，其中，所述线状部分平行于所述半导体芯片延伸，并与所述信号焊盘和所述钝化层竖直地间隔开，并且
其中，所述线状部分和所述钝化层之间的距离大于所述高k介电图案的厚度。
11.根据权利要求10所述的半导体封装，
其中，所述高k介电图案的厚度小于或等于1μm，并且
其中，所述线状部分和所述钝化层之间的距离大于或等于5μm。
12.根据权利要求10所述的半导体封装，
其中，所述第一再分布图案包括：
上第一再分布图案，与所述第一电源焊盘接触；以及
下第一再分布图案，相对于所述半导体芯片在所述上第一再分布图案下方，
其中，所述第二再分布图案包括：
上第二再分布图案，与所述第二电源焊盘接触；以及
下第二再分布图案，相对于所述半导体芯片在所述上第二再分布图案下方，
其中，所述高k介电图案与所述上第一再分布图案的一部分接触，
其中，所述上第二再分布图案与所述高k介电图案接触，
其中，所述下第一再分布图案包括：
第一通孔部分，与所述上第一再分布图案接触；以及
第一线状部分，连接到所述第一通孔部分，并与所述上第一再分布图案间隔开，
其中，所述下第二再分布图案包括：
第二通孔部分，与所述上第二再分布图案接触；以及
第二线状部分，连接到所述第二通孔部分，并与所述上第二再分布图案间隔开，并且
其中，所述第一通孔部分的厚度大于所述第二通孔部分的厚度。
13.根据权利要求10所述的半导体封装，
其中，所述第一介电材料包括选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物或苯并环丁烯聚合物的至少一种，并且
其中，所述第二介电材料包括氧化铪HfO2、氧化锆ZrO2或氧化钇Y2O3中的一种。
14.根据权利要求10所述的半导体封装，
其中，所述钝化层包括氮化硅SiNx，并且
其中，所述高k介电图案与所述钝化层接触。
15.根据权利要求10所述的半导体封装，其中，所述第一再分布图案被配置为接收第一电压，所述第一电压与由所述第二再分布图案接收到的第二电压不同。
16.根据权利要求12所述的半导体封装，
其中，所述高k介电图案与所述下第一再分布图案的所述第一通孔部分的侧壁接触。
17.一种半导体封装，包括：
第一子封装；以及
第二子封装，在所述第一子封装上，
其中，所述第一子封装包括：
下再分布基板；
半导体芯片，在所述下再分布基板上；
上再分布基板，与所述下再分布基板竖直地间隔开，并相对于所述下再分布基板在所述半导体芯片的另一侧上；以及
导电柱，在所述下再分布基板和所述上再分布基板之间，
其中，所述半导体芯片包括：
半导体衬底；
钝化层，在所述半导体衬底和所述下再分布基板之间；以及
第一电源焊盘、第二电源焊盘和信号焊盘，在所述钝化层中，
其中，所述下再分布基板包括：
光敏介电层；以及
第一再分布图案、第二再分布图案、第三再分布图案和高k介电图案，其中，所述第一再分布图案电连接到所述第一电源焊盘，所述第二再分布图案电连接到所述第二电源焊盘，所述第三再分布图案电连接到所述信号焊盘，并且所述高k介电图案在所述第一再分布图案和所述第二再分布图案之间，
其中，所述光敏介电层包括第一介电材料，
其中，所述高k介电图案包括第二介电材料，
其中，所述第二介电材料的第二介电常数大于所述第一介电材料的第一介电常数，
其中，所述第一再分布图案包括：
上第一再分布图案，与所述第一电源焊盘接触；以及
下第一再分布图案，相对于所述半导体芯片在所述上第一再分布图案下方，
其中，所述第二再分布图案包括：
上第二再分布图案，与所述第二电源焊盘接触；以及
下第二再分布图案，相对于所述半导体芯片在所述上第二再分布图案下方，
其中，所述高k介电图案与所述上第一再分布图案的一部分重叠，
其中，所述上第二再分布图案与所述高k介电图案重叠，
其中，所述下第一再分布图案包括：
第一通孔部分，与所述上第一再分布图案接触；以及
第一线状部分，连接到所述第一通孔部分，并与所述上第一再分布图案间隔开，
其中，所述下第二再分布图案包括；
第二通孔部分，与所述上第二再分布图案接触；以及
第二线状部分，连接到所述第二通孔部分，并与所述上第二再分布图案间隔开，并且
其中，所述第一通孔部分的厚度大于所述第二通孔部分的厚度。
18.根据权利要求17所述的半导体封装，
其中，所述第一电源焊盘通过所述第一再分布图案电连接到所述半导体封装外部的电源，
其中，所述第二电源焊盘通过所述第二再分布图案电连接到所述半导体封装外部的地，并且
其中，所述信号焊盘通过所述第三再分布图案电连接到所述半导体封装外部的电路结构。
19.根据权利要求17所述的半导体封装，
其中，所述第一介电材料包括选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物或苯并环丁烯聚合物的至少一种，
其中，所述第二介电材料包括氧化铪HfO2、氧化锆ZrO2或氧化钇Y2O3中的一种，并且
其中，所述钝化层包括氮化硅SiNx。
20.根据权利要求17所述的半导体封装，
其中，所述第三再分布图案包括与所述信号焊盘接触的第三通孔部分和在所述第三通孔部分上的第三线状部分，
其中，所述第三线状部分与所述信号焊盘和所述钝化层竖直地间隔开，并且
其中，所述第三线状部分和所述钝化层之间的距离大于所述高k介电图案的厚度。
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