JP2008078555A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】封止樹脂に対する密着性の低下を抑制しつつ、高周波特性の改善を図る手段を提供する。
【解決手段】半導体装置1は、半導体チップ11と、ボンディングパッド18の内側のみ、特に半導体チップ11の周縁部を残してアクティブ領域を覆うように設けられた、低誘電率材料からなるフィルム15(第1のフィルム)と、半導体チップ11およびフィルム15を覆うように設けられたPKG成形樹脂14(封止樹脂)と、を備えている。
【選択図】図1
【解決手段】半導体装置1は、半導体チップ11と、ボンディングパッド18の内側のみ、特に半導体チップ11の周縁部を残してアクティブ領域を覆うように設けられた、低誘電率材料からなるフィルム15(第1のフィルム)と、半導体チップ11およびフィルム15を覆うように設けられたPKG成形樹脂14(封止樹脂)と、を備えている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
半導体チップを外部から電気的、機械的または化学的に保護することを目的として、半導体チップをエポキシ樹脂等で樹脂封止する方法が一般的である。例えば、リードフレーム上に半導体チップを搭載し、該チップ上のボンディングパッドとリードフレームのインナーリードとを金線等のボンディングワイヤで接続した後に、エポキシ樹脂等で封止しパッケージ成形を行なうものである。
上記の製造方法は低コストで大量生産に適しているため、従来はセラミックパッケージであった製品(例えば高出力、高周波デバイス)においても、エポキシ樹脂等を使用したフルモールドパッケージ化が進んでいる。
しかしながら、前述のエポキシ系樹脂では、樹脂中から半導体チップへの吸湿による耐湿性の低下という問題があった。また、該エポキシ系樹脂の誘電率が3.9〜4.5と高いことにより、該半導体チップの素子部に入り込んだ樹脂によって寄生容量(例えばFETならばゲート−ドレイン間容量Cgd)が増加し、高周波特性が悪化するという問題もあった。
それらを改善する手法として、半導体チップの表面をポリイミド系樹脂や、シリコーン樹脂、フッ素含有エラストマーまたはポリマー樹脂等で被覆保護する方法が一般的に知られている。
図5は、従来の半導体装置の一例を示す平面図である。また、図6は、図5のA線に沿った断面図である。この半導体装置の製造方法を説明する。まず、リードフレーム102の上に半導体チップ101を搭載し、ボンディングワイヤ103によってリードフレーム102のインナーリードと接続する。その後、高周波特性改善や半導体チップ101の保護のために、誘電率が2.0〜2.4と低く耐化学薬品性の強いフッ素含有エラストマーまたはポリマー樹脂からなるポッティング樹脂105で半導体チップ101の上部を被覆する。その後に、エポキシ樹脂等のパッケージ成形用樹脂(封止樹脂)104でパッケージ封止、成形する。
これにより、半導体チップ101の素子部の周囲は低誘電率となるため、素子電極間の寄生容量の低減により、高周波特性を改善させることができる。また、高い耐化学薬品性を得ることができる。
また、特許文献1には、半導体チップの保護膜として、カルボジイミド単位(-R-N=C=N-、Rは2価の有機基)を分子内に含む樹脂成分を用いた半導体装置が開示されている。これは前述のカルボジイミド単位を分子内に含む樹脂を有機溶剤に溶解し、塗布可能な溶液粘度を有するワニス状態にして使用するものである。
図7は、特許文献1に記載された半導体装置を示す断面図である。リードフレーム207のダイパッド上にシリコンチップ201が金箔等で接合されており、該チップ201の表面に二酸化ケイ素の絶縁膜202が約100nmの厚みで形成されている。絶縁膜202の一部には外部電極取り出し用のアルミニウムからなるボンディングパッド部が形成され、回路と接続している。このアルミニウム配線層にはPSG,SiN,SiO2 等から形成されるパッシベーション膜203が約50〜200nmの厚みで形成されている。
このパッシベーション膜203を被覆するように、カルボジイミド単位を分子内に含む樹脂成分からなる保護膜206が形成されている。ボンディングパッド部は、金線やアルミニウム線等のボンディングワイヤ205によってリードフレーム207と電気的に接続されている。シリコンペレット全体が熱硬化性エポキシ樹脂からなる封止樹脂208で封止されている。このように保護膜206を用いることで、吸水性や透湿率が小さく、高い耐湿性を得ることができると特許文献1に記載されている。
図8および図9は、特許文献1に記載された他の半導体装置を示す断面図である。図8の半導体装置では、後半工程にてワニスが使用される。図9では、半導体チップ201の表面およびダイパッド裏面の全体に保護膜206が形成されている。これらの半導体装置においても、上述した図7の半導体装置と同様の効果が得られる。
なお、本発明に関連する先行技術文献としては、特許文献1の他に、特許文献2,3が挙げられる。
特開平9−8181号公報
特開2003−133512号公報
特開平5−136312号公報
しかしながら、図5および図6に示した半導体装置で使用されるポッティング樹脂105は、耐化学薬品性を向上するための素材であるので、封止樹脂104の材料であるエポキシ樹脂等と親和性が低く、密着性が殆ど得られない。そのため、ポッティング樹脂105と封止樹脂104との界面に空隙ができ、外部からの水分の浸入による耐湿性悪化、剥離や、実装時の熱履歴による水蒸気爆発によるクラック等の問題があった。図7〜図9に示した保護膜206を構成する、カルボジイミド単位を分子内に含む樹脂でも、半導体チップとの密着性を改善することによる耐湿性向上は得られているが、封止樹脂208との密着性は、フッ素系樹脂ほど悪くはないものの完全な改善には至っておらず同様の問題を抱えている。
この問題は、例えば図5および図6において樹脂105の塗布領域を小さくし、チップ101のアクティブ領域のみを被覆させることで、抑制することができる。封止樹脂104と樹脂105との界面が小さくなるからである。ところが、被覆形状のバラツキにより、今度は逆にチップ101のアクティブ領域が被覆されずに、誘電率の高い封止樹脂104がチップ101のアクティブ領域に侵入し、寄生容量が増大し高周波特性低減が発生する問題があった。これは、図7の半導体装置についても同様である。
かかるバラツキによる問題は、図9に示した構造のように半導体チップの表面およびダイパッド裏面の全体に保護膜206を形成することで、回避できる。ところが、そうすると封止樹脂208と保護膜206との界面の面積が増加し、上述の密着性の問題が悪化傾向となってしまう。また、半導体装置の製造工程において、図9の構造のように全面に渡って安定的に保護膜206を形成するには、コストの高い装置が必要である。また、図6に示したような、リードフレームの裏面を直接露出させてグランドのコンタクトを取り、放熱性を必要とするようなパッケージにおいては、保護膜が裏面のコンタクトを阻害してしまうため、図9のような構造を適用できない。
一方、図7に示す従来例のように、半導体チップを作成する前工程にて保護膜206を形成すれば、上述の問題は回避できる。ただし、この場合、高周波特性改善という観点からすると、必ず素子電極間には保護膜206が入っているため、今後どんなにポリカルボジイミド樹脂の低誘電率化がなされたとしても、全く素子電極間に樹脂がない状態、すなわち空気の誘電率以下にはならない。それゆえ、寄生容量成分増加という観点では高周波特性改善にも限界がある。
本発明による半導体装置は、半導体チップと、上記半導体チップの周縁部を残してアクティブ領域を覆うように設けられた、低誘電率材料からなる第1のフィルムと、上記半導体チップおよび上記第1のフィルムを覆うように設けられた封止樹脂と、を備えることを特徴とする。
また、本発明による半導体装置の製造方法は、半導体チップの周縁部を残してアクティブ領域を覆うように、低誘電率材料からなる第1のフィルムを形成する工程と、上記半導体チップおよび上記第1のフィルムを覆うように、封止樹脂を形成する工程と、を含むことを特徴とする。
本発明においては、半導体チップ上に設けられる第1のフィルムを低誘電率材料によって構成しているため、半導体チップの電極間の寄生容量が低減し、高周波特性の改善を図ることができる。さらに、第1のフィルムがフィルム状に加工されているため、当該第1のフィルムを半導体チップの所望の領域上にのみ、形状を安定した状態で搭載することができる。その結果、封止樹脂と第1のフィルムとの界面の面積を小さく抑え、それにより従来技術について上述した密着性の悪化の問題を抑制することができる。
本発明によれば、封止樹脂に対する密着性の低下を抑制しつつ、高周波特性の改善を図ることが可能な半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
(第1実施形態)
(第1実施形態)
図1は、本発明による半導体装置の第1実施形態を示す平面図である。また、図2は、図1のA線に沿った断面図である。半導体装置1は、半導体チップ11と、半導体チップ11の周縁部を残してアクティブ領域を覆うように設けられた、低誘電率材料からなるフィルム15(第1のフィルム)と、半導体チップ11およびフィルム15を覆うように設けられたPKG成形樹脂14(封止樹脂)と、を備えている。ここで、アクティブ領域とは、半導体チップ11の上面(配線層側の面)のうち、トランジスタ等の回路素子や配線が形成された領域のことである。
半導体チップ11は、ワイヤボンディングによってリードフレーム12上に実装されている。つまり、半導体チップ11上に設けられたボンディングパッド18とリードフレーム12のインナーリードとがボンディングワイヤ13によって接続されている。
フィルム15は、ボンディングパッド18の内側にのみ設けられている。特にフィルム15は、半導体チップ11のアクティブ領域上にのみ設けられていることが好ましい。フィルム15を構成する低誘電率材料は、フッ素含有エラストマーまたはポリマー樹脂であることが好ましい。また、PKG成形樹脂14の材料は、例えばエポキシ樹脂である。
本発明による半導体装置の製造方法の第1実施形態として、半導体装置1の製造方法の一例を説明する。まず、リードフレーム12の上に半導体チップ11を自動マウンター等の装置を用いて載置する。次に、半導体チップ11の周縁部を残してアクティブ領域を覆うようにフィルム15を形成する。例えば、予め成形されたフィルム15を半導体チップ11に貼り付けた後、材料によってはベーク工程を付加し、加熱固着させる。このときのフィルム15の半導体チップ11上への載置には、半導体チップ11のリードフレーム12上への載置に用いた装置と同一の装置を用いることができる。続いて、ボンディングワイヤ13によって、半導体チップ11とリードフレーム12とを電気的に接続する。その後、PKG成形樹脂14で封止し、パッケージ成形を行なう。
本実施形態の効果を説明する。半導体チップ11上に設けられるフィルム15を低誘電率材料によって構成しているため、半導体チップ11の電極間の寄生容量が低減し、高周波特性の改善を図ることができる。さらに、フィルム15がフィルム状に加工されているため、当該フィルム15を半導体チップ11の所望の領域上にのみ、形状を安定した状態で搭載することができる。その結果、PKG成形樹脂14とフィルム15との界面の面積を小さく抑え、それにより従来技術について上述した密着性の悪化の問題を抑制することができる。特にフィルム15をアクティブ領域上にのみ設けた場合、寄生容量低減に必要な最小限の領域のみをフィルム15で覆うことになるので、密着性の悪化の問題をより効果的に抑制できる。
本実施形態によれば、樹脂封止パッケージの半導体装置において、耐湿性悪化、剥離や、実装時の熱履歴による水蒸気爆発によるクラック等の問題なく、高周波特性の改善を図ることができる。また、低コストの樹脂封止パッケージ品でありながら、中空構造パッケージ、またはセラミックパッケージと変わらない高周波特性を得ることができる。また、本実施形態は、リードフレームの裏面を露出させて直接接地、放熱させるようなパッケージ構造の半導体装置にも適用できる。
さらに、フィルム15を半導体チップ11上に搭載する際には、上述のように、半導体チップ11の実装に用いるのと同一の装置を用いることができる。これに対して、図5〜図9に示した従来技術では、ポッティング樹脂105または保護膜206を塗布するための装置を追加的に用いる必要がある。
フィルム15を構成する低誘電率材料がフッ素含有エラストマーまたはポリマー樹脂である場合、これらの材料は誘電率が2.0〜2.4と低いため、上述した寄生容量の低減効果が充分に得られる。さらに、これらの材料は耐化学薬品性が強いため、半導体チップ11を効果的に保護することができる。
(第2実施形態)
(第2実施形態)
図3は、本発明による半導体装置の第2実施形態を示す断面図である。半導体装置2は、フィルム15とPKG成形樹脂14との間に介在し、PKG成形樹脂14に対する親和性がフィルム15よりも高いフィルム16(第2のフィルム)を備えている。フィルム16としては、エポキシフィルム、またはエポキシ樹脂含有ポリイミド系コンポジットフィルム等を用いることができる。
これにより、フィルム15が低誘電率化のためにPKG成形樹脂14に対する親和性が低く、密着性が悪化することを抜本的に解決できる。本実施形態のその他の構成および効果は、第1実施形態と同様である。なお、本実施形態においてフィルム16を設ける代わりに、フィルム15の表面を親水性に改質してもよい。その場合であっても、フィルム16を設けた場合と同様の効果が得られる。
(第3実施形態)
(第3実施形態)
図4(a)は、本発明による半導体装置の第3実施形態を示す断面図である。半導体装置3においては、図3のフィルム15の代わりにフィルム17が設けられている。フィルム17は、低誘電率で且つ粘性のある材料によって構成されており、フィルム16に塗布されている。そして、これらのフィルム16およびフィルム17からなる積層フィルムが、フィルム17が半導体チップ11側、フィルム16がPKG成形樹脂14側となるようにして搭載されている。
図4(b)は、フィルム16およびフィルム17からなる積層フィルムを下側(半導体チップ11側)から見たときの平面図である。この図からわかるように、フィルム17は、フィルム16の周縁部の下にのみ設けられている。これにより、半導体チップ11との密着性がより向上できる。また、上記積層フィルムの内部は空洞であり、アクティブ領域の素子電極の周囲の殆どが空隙であるため、寄生容量が大幅に削減され、更なる高周波特性の改善が図られる。本実施形態のその他の構成および効果は、第2実施形態と同様である。なお、本実施形態においてフィルム17をフィルム16の周縁部にのみ塗布することは必須ではなく、フィルム16の全面に塗布してもよい。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。
1 半導体装置
2 半導体装置
3 半導体装置
11 半導体チップ
12 リードフレーム
13 ボンディングワイヤ
14 PKG成形樹脂
15 フィルム
16 フィルム
17 フィルム
18 ボンディングパッド
2 半導体装置
3 半導体装置
11 半導体チップ
12 リードフレーム
13 ボンディングワイヤ
14 PKG成形樹脂
15 フィルム
16 フィルム
17 フィルム
18 ボンディングパッド
Claims (10)
- 半導体チップと、
前記半導体チップの周縁部を残してアクティブ領域を覆うように設けられた、低誘電率材料からなる第1のフィルムと、
前記半導体チップおよび前記第1のフィルムを覆うように設けられた封止樹脂と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体チップ上にはボンディングパッドが設けられており、
前記第1のフィルムは、前記ボンディングパッドの内側にのみ設けられている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1のフィルムは、前記半導体チップの前記アクティブ領域上にのみ設けられている半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記低誘電率材料は、フッ素含有エラストマーまたはポリマー樹脂である半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記半導体チップは、ワイヤボンディングによってリードフレーム上に実装されている半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第1のフィルムと前記封止樹脂との間に介在し、前記封止樹脂に対する親和性が前記第1のフィルムよりも高い第2のフィルムを備える半導体装置。 - 請求項6に記載の半導体装置において、
前記第1のフィルムは、前記第2のフィルムの周縁部の下にのみ設けられている半導体装置。 - 半導体チップの周縁部を残してアクティブ領域を覆うように、低誘電率材料からなる第1のフィルムを形成する工程と、
前記半導体チップおよび前記第1のフィルムを覆うように、封止樹脂を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1のフィルムを形成する工程においては、予め成形された前記第1のフィルムを前記半導体チップに貼り付ける半導体装置の製造方法。 - 請求項8または9に記載の半導体装置の製造方法において、
前記半導体チップをリードフレーム上に載置する工程を含み、
前記第1のフィルムを形成する工程においては、前記半導体チップの載置に用いた装置と同一の装置を用いて、前記第1のフィルムを前記半導体チップ上に載置する半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006258852A JP2008078555A (ja) | 2006-09-25 | 2006-09-25 | 半導体装置およびその製造方法 |
US11/860,560 US7622804B2 (en) | 2006-09-25 | 2007-09-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006258852A JP2008078555A (ja) | 2006-09-25 | 2006-09-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008078555A true JP2008078555A (ja) | 2008-04-03 |
Family
ID=39350282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006258852A Pending JP2008078555A (ja) | 2006-09-25 | 2006-09-25 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7622804B2 (ja) |
JP (1) | JP2008078555A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020012604A1 (ja) * | 2018-07-12 | 2020-01-16 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5490605B2 (ja) * | 2010-04-28 | 2014-05-14 | 住友重機械工業株式会社 | 樹脂封止装置及び樹脂封止方法 |
US9461005B2 (en) * | 2015-02-12 | 2016-10-04 | Ampleon Netherlands B.V. | RF package with non-gaseous dielectric material |
JP7338204B2 (ja) * | 2019-04-01 | 2023-09-05 | 富士電機株式会社 | 半導体装置 |
KR20220098458A (ko) * | 2021-01-04 | 2022-07-12 | 삼성전자주식회사 | 반도체 패키지 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0794642A (ja) * | 1993-07-27 | 1995-04-07 | Toshiba Corp | 半導体装置 |
JPH1065067A (ja) * | 1996-08-22 | 1998-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH10270606A (ja) * | 1997-03-24 | 1998-10-09 | Rohm Co Ltd | パッケージ型半導体装置の構造 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136312A (ja) | 1991-11-15 | 1993-06-01 | Sony Corp | 半導体装置 |
JPH098181A (ja) | 1995-06-20 | 1997-01-10 | Nitto Denko Corp | 半導体装置 |
US6353268B1 (en) * | 1997-08-22 | 2002-03-05 | Micron Technology, Inc. | Semiconductor die attachment method and apparatus |
US6222260B1 (en) * | 1998-05-07 | 2001-04-24 | Vlsi Technology, Inc. | Integrated circuit device with integral decoupling capacitor |
JP2003133512A (ja) | 2002-08-12 | 2003-05-09 | Rohm Co Ltd | 樹脂パッケージ型半導体装置 |
SG131789A1 (en) * | 2005-10-14 | 2007-05-28 | St Microelectronics Asia | Semiconductor package with position member and method of manufacturing the same |
US7633157B2 (en) * | 2005-12-13 | 2009-12-15 | Micron Technology, Inc. | Microelectronic devices having a curved surface and methods for manufacturing the same |
-
2006
- 2006-09-25 JP JP2006258852A patent/JP2008078555A/ja active Pending
-
2007
- 2007-09-25 US US11/860,560 patent/US7622804B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0794642A (ja) * | 1993-07-27 | 1995-04-07 | Toshiba Corp | 半導体装置 |
JPH1065067A (ja) * | 1996-08-22 | 1998-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH10270606A (ja) * | 1997-03-24 | 1998-10-09 | Rohm Co Ltd | パッケージ型半導体装置の構造 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020012604A1 (ja) * | 2018-07-12 | 2020-01-16 | 三菱電機株式会社 | 半導体装置 |
JPWO2020012604A1 (ja) * | 2018-07-12 | 2021-02-15 | 三菱電機株式会社 | 半導体装置 |
KR20210018458A (ko) * | 2018-07-12 | 2021-02-17 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
KR102390531B1 (ko) | 2018-07-12 | 2022-04-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
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Publication number | Publication date |
---|---|
US20090079043A1 (en) | 2009-03-26 |
US7622804B2 (en) | 2009-11-24 |
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