KR20210018458A - 반도체 장치 - Google Patents

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KR20210018458A
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미쓰비시덴키 가부시키가이샤
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Abstract

트랜지스터 칩(2)은 능동 영역(7)을 갖는다. 제 1 봉지재(5)가 능동 영역(7)의 외주부를 덮지 않고 능동 영역(7)의 중앙부를 덮는다. 제 2 봉지재(6)가 능동 영역(7)의 외주부를 덮는다. 제 1 봉지재(5)의 열전도율은 제 2 봉지재(6)의 열전도율보다 크다. 제 2 봉지재(6)의 유전율은 제 1 봉지재(5)의 유전율보다 작다.

Description

반도체 장치
본 발명은, 트랜지스터 칩을 봉지재로 덮는 반도체 장치에 관한 것이다.
반도체 장치에 있어서, 트랜지스터 및 MMIC의 특성을 저하시키지 않고, 또한, 신뢰성을 확보하기 위해, 세라믹 패키지 또는 다층 배선 구조가 이용되고 있다. 그러나, 세라믹 패키지는 프로세스 비용과 부재 비용이 고가이다. 또, 염가로 소자를 제작하기 위해서 몰드 패키지를 이용하는 경우가 있다(예를 들면, 특허문헌 1 참조). 종래의 몰드 패키지에서는, 내열성 및 내습성이 높은 봉지재로 트랜지스터 칩 전체 영역을 덮고 있었다.
일본 특허공개 2017-168486호 공보
방열성을 향상시키기 위해서 열전도율이 큰 봉지재를 이용하면, 소스 드레인간 용량 Cds가 증가하여 효율 또는 이득 등의 고주파 특성이 저하된다는 문제가 있었다. 한편, 고주파 특성의 저하를 억제하기 위해서 유전율이 작은 봉지재를 이용하면, 방열성이 저하되어, 신뢰성을 확보할 수 없다는 문제가 있었다.
본 발명은, 전술한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 신뢰성을 확보하면서 고주파 특성의 저하를 억제할 수 있는 반도체 장치를 얻는 것이다.
본 발명에 따른 반도체 장치는, 능동 영역을 갖는 트랜지스터 칩과, 상기 능동 영역의 외주부를 덮지 않고 상기 능동 영역의 중앙부를 덮는 제 1 봉지재와, 상기 능동 영역의 상기 외주부를 덮는 제 2 봉지재를 구비하고, 상기 제 1 봉지재의 열전도율은 상기 제 2 봉지재의 열전도율보다 크고, 상기 제 2 봉지재의 유전율은 상기 제 1 봉지재의 유전율보다 작은 것을 특징으로 한다.
본 발명에서는, 발열 집중 개소인 트랜지스터 칩의 능동 영역의 중앙부를 열전도율이 큰 제 1 봉지재로 덮는다. 이에 의해, 방열성이 향상되기 때문에, 신뢰성을 확보할 수 있다. 또, 상대적으로 온도가 낮은 능동 영역의 외주부는, 유전율이 큰 제 1 봉지재로 덮지 않고, 유전율이 작은 제 2 봉지재로 덮는다. 이에 의해, 소스 드레인간 용량을 억제할 수 있기 때문에, 고주파 특성의 저하를 억제할 수 있다.
도 1은 실시형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 트랜지스터 칩을 나타내는 상면도이다.
도 3은 트랜지스터 칩의 능동 영역을 나타내는 상면도이다.
도 4는 실시형태 1에 따른 트랜지스터 칩의 봉지 상태를 나타내는 상면도이다.
도 5는 실시형태 1에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다.
도 6은 실시형태 2에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 단면도이다.
도 7은 실시형태 2에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다.
도 8은 실시형태 3에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 단면도이다.
도 9는 실시형태 3에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다.
실시형태에 따른 반도체 장치에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은 실시형태 1에 따른 반도체 장치를 나타내는 단면도이다. 기판(1) 위에 트랜지스터 칩(2)이 플립 칩 실장되어 있다. 트랜지스터 칩(2)은, 고주파 특성·고방열이 우수한 질화 갈륨계 HEMT 등의 전계 효과 트랜지스터이다. 트랜지스터 칩(2)의 상방에 Cu 또는 Au 등을 포함하는 방열성이 높은 방열 기판(3)이 배치되어 있다. 트랜지스터 칩(2)과 방열 기판(3)은 Au 범프(4)에 의해 전기적으로 접속되어 있다. 한편, 플립 칩 실장을 이용하지 않는 경우는, Au 범프(4) 대신에 와이어 본드를 이용해도 된다.
기판(1)과 방열 기판(3)의 사이에 있어서, 트랜지스터 칩(2)의 중앙부가 제 1 봉지재(5)로 봉지되고, 그 이외의 영역이 제 2 봉지재(6)로 봉지되어 있다. 제 1 봉지재(5)의 열전도율은 제 2 봉지재(6)의 열전도율보다 크다. 제 2 봉지재(6)의 유전율은 제 1 봉지재(5)의 유전율보다 작다.
제 1 봉지재(5) 및 제 2 봉지재(6)는 수지에 한정하지 않고 절연막 등이어도 된다. 예를 들면, 제 1 봉지재(5)는 몰드 수지(열전도율: 약 4F/m, 유전율: 약 0.8W/mK) 등이다. 제 2 봉지재(6)는 폴리이미드(열전도율: 약 2F/m, 유전율: 약 0.18W/mK) 등이다. 한편, 몰드 수지는, 일반적으로는 실리카 필러, 에폭시 수지, 경화제를 조합해서 만들어진 봉지재이다. 약 75%가 실리카 필러로 구성되어 있지만, 약 20%를 차지하는 에폭시 수지의 종류에 따라 몰드 수지로서의 성질이 변경되게 된다. 에폭시 수지의 종류는 여러 가지 있고, 예를 들면 OCN형, 바이페닐형, 다관능형 등이 있다.
트랜지스터 칩(2)의 동작 시에 발생한 열은 트랜지스터 칩(2)의 상면측으로부터 방열 기판(3)을 통해서 방열된다. 기판(1)은 트랜지스터 칩(2)의 하면에 다이 본드 등으로 접합되어 있는 PKG 기판이다. 기판(1)은 방열 기판(3)과 마찬가지의 기판이어도 되고, 방열성이 높은 것이 바람직하다.
도 2는 트랜지스터 칩을 나타내는 상면도이다. 트랜지스터 칩(2)은 능동 영역(7), 게이트 패드(8), 소스 패드(9) 및 드레인 패드(10)를 갖는다. 게이트 패드(8), 소스 패드(9) 및 드레인 패드(10) 중 적어도 하나가 방열 기판(3)에 Au 범프(4)에 의해 접속되어 있다. 어떤 패드가 접속될지는 고객 요구 등에 따라 변경되게 된다.
도 3은 트랜지스터 칩의 능동 영역을 나타내는 상면도이다. 복수의 소스 전극(11)과 복수의 드레인 전극(12)이 교대로 배치되고, 그들의 사이에 복수의 게이트 전극(13)이 배치되어 있다. 게이트 전극(13)은 게이트 패드(8)에 접속되어 있다. 소스 전극(11)은 소스 패드(9)에 접속되어 있다. 드레인 전극(12)는 드레인 패드(10)에 접속되어 있다.
도 4는 실시형태 1에 따른 트랜지스터 칩의 봉지 상태를 나타내는 상면도이다. 도 5는 실시형태 1에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다. 트랜지스터 칩(2)의 열 분포는 능동 영역의 중심으로부터 원형으로 퍼져 간다. 그래서, 열전도율이 큰 제 1 봉지재(5)로 능동 영역(7)의 중앙부를 덮는다. 능동 영역(7)의 외주부는 유전율이 작은 제 2 봉지재(6)로 덮는다.
예를 들면, 제 1 봉지재(5) 및 제 2 봉지재(6)는 PKG 실장 시에 도포할 수 있다. 우선, 제 1 봉지재(5)를 능동 영역(7)의 중앙부에 원 형상으로 도포한다. 이와 같은 도포는 용이하게 실시할 수 있고, 수동으로도 실시 가능하다. 다음에, 트랜지스터 칩(2)과 방열 기판(3)을 Au 범프(4)에 의해 결합시킨다. 다음에, 트랜지스터 칩(2) 전역을 메우도록 제 2 봉지재(6)로 채운다.
또는, 웨이퍼 프로세스 중에 전사 공정에 의해 제 1 봉지재(5) 및 제 2 봉지재(6)를 도포해도 된다. 전사 공정은, 마스크를 이용한 사진 제판 공정이다. 구체적으로는, 우선 웨이퍼 전체면에 수지를 도포한 후, 레지스터를 도포한다. 다음에, 마스크를 이용하여 수지 불필요 개소인 레지스터를 개구한다. 다음에, 레지스터를 마스크로 해서 수지를 웨트 에칭 또는 드라이 에칭에 의해 패터닝한다. 마지막으로, 레지스터를 제거한다. 본 실시형태에서는 제 1 봉지재(5)를 능동 영역(7)의 중앙부에 원 형상으로 도포하기만 하므로, 해상도가 높지 않은 단순한 마스크를 사용하면 되고, 오버레이 정밀도(overlay accuracy)도 낮은 간단한 전사 프로세스로 실시할 수 있다.
이상 설명한 바와 같이, 본 실시형태에서는, 발열 집중 개소인 트랜지스터 칩(2)의 능동 영역의 중앙부를 열전도율이 큰 제 1 봉지재(5)로 덮는다. 이에 의해, 방열성이 향상되기 때문에, 신뢰성을 확보할 수 있다. 또, 상대적으로 온도가 낮은 능동 영역의 외주부는, 유전율이 큰 제 1 봉지재(5)로 덮지 않고, 유전율이 작은 제 2 봉지재(6)로 덮는다. 이에 의해, 소스 드레인간 용량 Cds를 억제할 수 있기 때문에, 고주파 특성의 저하를 억제할 수 있다.
또, 제 1 봉지재(5) 및 제 2 봉지재(6)의 도포는, PKG 실장 시여도 웨이퍼 프로세스 중이어도 된다. 어느 쪽의 경우여도 복잡한 패턴을 이용하지 않고 기존의 프로세스로 용이하게 제 1 봉지재(5) 및 제 2 봉지재(6)를 도포할 수 있다.
방열 기판(3)이 제 1 봉지재(5) 및 제 2 봉지재(6) 위에 마련되어 있기 때문에, 장치의 하면측뿐만 아니라 상면측으로부터도 방열이 행해진다. 또, 제 1 봉지재(5)가 방열 기판(3)에 접하고 있기 때문에, 트랜지스터 칩(2)으로부터 방열 기판(3)으로의 방열성이 높아진다. 또, 트랜지스터 칩(2)은 방열 기판(3)에 Au 범프(4)를 통해서 접속되어 있기 때문에, Au 범프(4)를 통해서도 방열이 행해진다.
실시형태 2.
도 6은 실시형태 2에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 단면도이다. 도 7은 실시형태 2에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다. 소스 드레인간 용량 Cds의 증가에 가장 기여한다고 생각되는 게이트 전극(13)의 주변을 유전율이 작은 제 2 봉지재(6)로 덮음으로써 고주파 특성의 저하를 억제할 수 있다. 또, 면적이 큰 옴 전극인 소스 전극(11) 및 드레인 전극(12)의 주변을 열전도율이 큰 제 1 봉지재(5)로 덮음으로써 방열성이 향상되기 때문에, 신뢰성을 확보할 수 있다. 그 밖의 구성은 실시형태 1과 마찬가지이다.
실시형태 3.
도 8은 실시형태 3에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 단면도이다. 도 9는 실시형태 3에 따른 트랜지스터 칩의 능동 영역의 봉지 상태를 나타내는 상면도이다. 발열원인 게이트 전극(13)의 주변을 열전도율이 큰 제 1 봉지재(5)로 덮음으로써 방열성이 향상되기 때문에, 신뢰성을 확보할 수 있다. 또, 소스 전극(11) 및 드레인 전극(12)의 주변을 유전율이 작은 제 2 봉지재(6)로 덮음으로써 소스 드레인간 용량 Cds를 억제할 수 있기 때문에, 고주파 특성의 저하를 억제할 수 있다. 그 밖의 구성은 실시형태 1과 마찬가지이다.
한편, 실시형태 2, 3의 제 1 봉지재(5) 및 제 2 봉지재(6)는, PKG 실장 시에 선택적으로 도포하는 것은 곤란하다. 이 때문에, 웨이퍼 프로세스 중에 전사 공정을 1개 또는 2개 추가하여 제 1 봉지재(5) 및 제 2 봉지재(6)를 도포한다.
2:　트랜지스터 칩, 3: 방열 기판, 4:　Au 범프, 5: 제 1 봉지재, 6: 제 2 봉지재, 7: 능동 영역, 11: 소스 전극, 12: 드레인 전극, 13: 게이트 전극

Claims (6)

  1. 능동 영역을 갖는 트랜지스터 칩과,
    상기 능동 영역의 외주부를 덮지 않고 상기 능동 영역의 중앙부를 덮는 제 1 봉지재와,
    상기 능동 영역의 상기 외주부를 덮는 제 2 봉지재를 구비하고,,
    상기 제 1 봉지재의 열전도율은 상기 제 2 봉지재의 열전도율보다 크고,
    상기 제 2 봉지재의 유전율은 상기 제 1 봉지재의 유전율보다 작은 것을 특징으로 하는 반도체 장치.
  2. 게이트 전극, 소스 전극 및 드레인 전극을 갖는 트랜지스터 칩과,
    상기 소스 전극 및 상기 드레인 전극의 주변을 덮는 제 1 봉지재와,
    상기 게이트 전극의 주변을 덮는 제 2 봉지재를 구비하고,
    상기 제 1 봉지재의 열전도율은 상기 제 2 봉지재의 열전도율보다 크고,
    상기 제 2 봉지재의 유전율은 상기 제 1 봉지재의 유전율보다 작은 것을 특징으로 하는 반도체 장치.
  3. 게이트 전극, 소스 전극 및 드레인 전극을 갖는 트랜지스터 칩과,
    상기 게이트 전극의 주변을 덮는 제 1 봉지재와,
    상기 소스 전극 및 상기 드레인 전극의 주변을 덮는 제 2 봉지재를 구비하고,
    상기 제 1 봉지재의 열전도율은 상기 제 2 봉지재의 열전도율보다 크고,
    상기 제 2 봉지재의 유전율은 상기 제 1 봉지재의 유전율보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 봉지재 위에 마련된 방열 기판을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 봉지재는 상기 방열 기판에 접하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 트랜지스터 칩은 상기 방열 기판에 범프를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
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