JP2010010489A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】耐湿性（信頼性）及び高周波特性を両立することができる半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性のＳｉＣ基板１上に化合物半導体領域２が形成されている。化合物半導体領域２上に、ゲート電極６、ソース電極４及びドレイン電極５が形成されている。シリコン窒化膜１０上に、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２がシリコン窒化膜１０上に形成されている。シリコン窒化膜１２上に低誘電率膜１３が形成されている。低誘電率膜１３の比誘電率は低誘電率膜１１のそれよりも高い。また、低誘電率膜１３の耐湿性は低誘電率膜１１のそれより高い。
【選択図】図１

Description

本発明は、化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法等に関する。

化合物半導体を用いたモノリシックマイクロ波集積回路（ＭＭＩＣ）は、高出力・高周波増幅器用デバイスとして優れた性能を有する。また、ＭＭＩＣ等に用いられる従来のＨＥＭＴでは、図２４に示すように、耐湿性の確保等を目的として、トランジスタを構成する化合物半導体領域１０２、ソース電極１０４、ドレイン電極１０５及びゲート電極１０６がシリコン窒化膜１１０及び１１１により覆われている。これは、ゲート電極１０６の周辺には高電界が印加されるため、この近傍に水分が存在すると腐食が進行しやすく、このような腐食の進行は化合物半導体装置の信頼性を低下させるからである。しかし、この従来のＨＥＭＴでは、シリコン窒化膜１１１の誘電率が高いため、十分な高周波特性を得ることが困難である。

そこで、無機絶縁膜の代わりに、低誘電率膜（Ｌｏｗ−ｋ膜）を用いた構造が提案されている。例えば、化合物半導体層及びゲート電極等が薄い絶縁膜により覆われ、その上に厚い単一の低誘電率膜が形成された構造が提案されている。しかし、一般的に、低誘電率膜には、誘電率が低いほど、水分を含みやすいという性質がある。即ち、多くの低誘電率膜では、誘電率の低減のために分子構造又は骨格構造内に空間が形成されており、この影響で、誘電率が低いほど耐湿性が低くなっている。このため、この従来の構造では、十分な高周波特性を得ようとすると、耐湿性及び信頼性が満たされなくなり、十分な耐湿性及び信頼性を得ようとすると、高周波特性が満たされなくなる。

また、層間絶縁膜を複数の低誘電率膜から構成する技術も提案されている。しかし、この技術を化合物半導体装置に適用した場合でも、高周波特性及び耐湿性（信頼性）を両立させることはできない。

このように、従来の化合物半導体装置等では、耐湿性（信頼性）及び高周波特性を両立することが困難となっている。このため、携帯電話通信の基地局等の屋外で使用される装置に用いられる化合物半導体装置において、単純に無機絶縁膜の代用として低誘電率膜を用いることはできない。

特開２００７−１５８２５６号公報 特開２０００−１２６９０号公報

本発明の目的は、耐湿性（信頼性）及び高周波特性を両立することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

半導体装置には、化合物半導体領域と、前記化合物半導体領域上に形成されたゲート電極と、前記化合物半導体領域上の前記ゲート電極を間に挟む位置に形成されたソース電極及びドレイン電極と、が設けられている。更に、前記ソース電極及び前記ドレイン電極の間の領域において、少なくとも前記ゲート電極と前記ドレイン電極との間に介在する低誘電率膜と、前記ゲート電極及び前記低誘電率膜を上方及び側方から覆う無機絶縁膜と、前記無機絶縁膜上に形成された耐湿性膜と、が設けられている。

半導体装置の製造方法では、化合物半導体領域に、ゲート電極、ソース電極及びドレイン電極を、前記ソース電極及び前記ドレイン電極が前記ゲート電極を間に挟むように形成し、その後、前記ソース電極及び前記ドレイン電極の間の領域において、少なくとも前記ゲート電極と前記ドレイン電極との間に介在する低誘電率膜を形成する。次に、前記ゲート電極及び前記低誘電率膜を上方及び側方から覆う無機絶縁膜を形成する。次に、前記無機絶縁膜上に耐湿性膜を形成する。

上記の半導体装置等によれば、低誘電率膜、無機絶縁膜及び耐湿性膜が適切に配置されるので、耐湿性（信頼性）及び高周波特性を両立することができる。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第１の実施形態では、図１に示すように、例えば半絶縁性のＳｉＣ基板１上に、化合物半導体領域２が形成されている。化合物半導体領域２には、順次積層されたバッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが含まれている。バッファ層２ａ及び電子走行層２ｂは、例えば意図的に不純物のドーピングを行っていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層２ａは、ＳｉＣ基板１の表面に存在する格子欠陥の電子走行層２ｂへの伝播を防止している。電子供給層２ｃは、例えばｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）であり、その厚さは１０ｎｍ程度である。表面層２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下である。

また、活性領域を画定する素子分離領域３が化合物半導体領域２の周囲に形成されている。表面層２ｄには、電子供給層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、表面層２ｄ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０（無機絶縁膜）が形成されている。シリコン窒化膜１０の厚さは、例えば５０ｎｍ程度である。シリコン窒化膜１０には、ソース電極４及びドレイン電極５のほぼ中間の位置において、開口部１０ａが形成されている。そして、開口部１０ａを介して表面層２ｄと接するゲート電極６がシリコン窒化膜１０上に形成されている。

また、シリコン窒化膜１０上には、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１は、例えば多孔質膜であり、低誘電率膜１１の比誘電率は、例えば２．２程度である。また、低誘電率膜１１の厚さは、例えば１μｍ程度である。

更に、低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２（無機絶縁膜）がシリコン窒化膜１０上に形成されている。シリコン窒化膜１２の厚さは、例えば１００ｎｍ程度である。また、シリコン窒化膜１２の比誘電率は、例えば７程度である。また、シリコン窒化膜１２上に低誘電率膜１３（耐湿性膜）が形成されている。低誘電率膜１３は、例えば有機物を含有するノンポーラスの膜であり、低誘電率膜１３の比誘電率は低誘電率膜１１のそれよりも高く、例えば３．０程度である。また、低誘電率膜１３の耐湿性は低誘電率膜１１のそれより高い。また、低誘電率膜１３は平坦化されており、その厚さは、最も厚い部分で２μｍ程度である。

低誘電率膜１３、シリコン窒化膜１２及びシリコン窒化膜１０に、ソース電極４まで到達する開口部、及びドレイン電極まで到達する開口部が形成されている。そして、低誘電率膜１３上に、これらの開口部を介して夫々ソース電極４、ドレイン電極５に接続された配線１４、１５が形成されている。配線１４及び１５は、例えばＡｕ配線である。

このような第１の実施形態では、ゲート電極６の周囲に特に比誘電率が低い低誘電率膜１１が設けられているため、寄生容量の低減によって良好な高周波特性を得ることができる。例えば、第１の実施形態におけるゲート電極近傍の寄生容量は、図２４に示す従来のＨＥＭＴにおけるそれと比較して約１０％低くなる。また、低誘電率膜１１の耐湿性は低いが、低誘電率膜１１の上面及び側面が、耐湿性の非常に優れたシリコン窒化膜１２により被覆され、更に、低誘電率膜１１よりも耐湿性が高い低誘電率膜１３により覆われているので、高い耐湿性を確保することもできる。

一般的に、低誘電率膜には、Ａｕ配線との密着性が低いという性質があり、本実施形態でも、図１中の矢印５０が示すように、配線１４及び１５と低誘電率膜１３との間を水分が浸透する可能性がある。しかし、本実施形態では、シリコン窒化膜１０及び１２により低誘電率膜１１及びゲート電極６が覆われているので、ゲート電極６まで水分が到達することが抑制される。

なお、耐水性の確保を考慮すると、低誘電率膜１３に代えて厚いシリコン窒化膜１２を用いることも考えられるが、この場合には良好な高周波特性を得ることができない。また、シリコン窒化膜１２の表面の平坦度を確保することが困難であり、配線１４及び１５の形状の制御が困難になりやすい。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図２Ａ乃至図２Ｌは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、図２Ａに示すように、半絶縁性のＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄをこの順でエピタキシャル成長させる。バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ及び表面層２ｄが化合物半導体領域２に含まれる。

次いで、図２Ｂに示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域３を化合物半導体領域２及びＳｉＣ基板１の表層部に形成する。

その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びＣｌ₂ガス等の塩素系ガスを用いたドライエッチングを表面層２ｄに対して行うことにより、図２Ｃに示すように、表面層２ｄに２個の開口部を形成する。なお、開口部の深さに関し、表面層２ｄの一部を残してもよく、また、電子供給層２ｃの一部を除去してもよい。つまり、開口部の深さは表面層２ｄの厚さと一致している必要はない。

その後、同じく図２Ｃに示すように、一方の開口部内にソース電極４を形成し、他方の開口部内にドレイン電極５を形成する。ソース電極４及びドレイン電極５の形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、開口部の形成に用いたレジストパターンを除去する。つまり、ソース電極４及びドレイン電極５の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、電子供給層２ｃとソース電極４及びドレイン電極５との間とをオーミックコンタクトさせる。

次いで、図２Ｄに示すように、化合物半導体領域２上の全面に、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成する。

その後、図２Ｅに示すように、開口部１０ａを形成する予定の領域に整合する開口部２１ａを備えたレジストパターン２１をシリコン窒化膜１０上に形成する。そして、レジストパターン２１をマスクとしたドライエッチングを行うことにより、シリコン窒化膜１０に開口部１０ａを形成する。このドライエッチングでは、例えばＳＦ₆ガスを用いる。続いて、レジストパターン２１を除去する。

その後、図２Ｆに示すように、ゲート電極６を形成する予定の領域に整合する開口部２２ａを備えた下層レジストパターン２２及び開口部２２ａより狭い開口部２３ａを備えた上層レジストパターン２３をシリコン窒化膜１０上に形成する。

これらの下層レジストパターン２２及び上層レジストパターン２３の形成に当たっては、先ず、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）を、例えばスピンコート法によりシリコン窒化膜１０上に塗布し、熱処理を行うことにより、レジスト膜を形成する。更に、感光性レジスト剤（商品名ＰＦＩ３２−Ａ８:住友化学社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。次いで、紫外線露光により幅が０．８μｍ程度の開口部２３ａを上層のレジスト膜に形成する。この結果、開口部２３ａを備えた上層レジストパターン２３が得られる。その後、上層レジストパターン２３をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部２２ａを備えた下層レジストパターン２２が得られる。これらの処理により、図２Ｆに示すように、庇構造の多層レジストが得られる。

下層レジストパターン２２及び上層レジストパターン２３の形成後、同じく図２Ｆに示すように、開口部２２ａ内にゲート電極６を形成する。ゲート電極６の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。

次いで、図２Ｇに示すように、加温した有機溶剤を用いてレジストパターン２２及び２３を除去する。つまり、ゲート電極６の形成でも、例えば蒸着及びリフトオフの技術を用いる。

その後、図２Ｈに示すように、シリコン窒化膜１０上に低誘電率膜１１を形成する。低誘電率膜１１の形成に当たっては、先ず、低誘電率膜１１用の塗液（触媒化成工業製のＮＣＳ（ナノクリスタリングシリカ））を、例えばスピンコート法によりシリコン窒化膜１０上に、２０００ｒｐｍの回転速度で塗布する。次いで、２５０℃で１分間のベークを施す。この塗布及びベークの処理を８回程度繰り返すことにより、厚さが１μｍ程度の低誘電率膜１１が得られる。

低誘電率膜１１の形成後、例えば、波長が２２２ｎｍのエキシマ光を照射しながら、３５０℃の熱キュア処理を１５分間実施する。その後、図２Ｉに示すように、低誘電率膜１１の残存させる部分を覆うレジストパターン２４を、例えば紫外線露光法により低誘電率膜１１上に形成する。次いで、レジストパターン２４をマスクとして、ＳＦ₆ガス及びＣＨＦ₃ガスを用いたドライエッチングを行うことにより、低誘電率膜１１を平面視でソース電極４及びドレイン電極５の間でこれらから離間した位置に残存させる。そして、レジストパターン２４を除去する。

次いで、図２Ｊに示すように、シリコン窒化膜１０上に、低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２（厚さ：１００ｎｍ程度）をプラズマＣＶＤ法により形成する。

その後、図２Ｋに示すように、シリコン窒化膜１２上に低誘電率膜１３を形成する。低誘電率膜１３の形成に当たっては、先ず、低誘電率膜１３用の塗液（ハネウェル社製のＰＴＳ−Ｅ）を、例えばスピンコート法によりシリコン窒化膜１２上に、１５００ｒｐｍの回転速度で塗布する。次いで、２３０℃で６０分間の熱キュア処理を施す。

低誘電率膜１３の形成後、図２Ｌに示すように、低誘電率膜１３、シリコン窒化膜１２及びシリコン窒化膜１０にソース電極４まで到達する開口部及びドレイン電極５まで到達する開口部を、例えば紫外線露光法及びドライエッチング法により形成する。そして、低誘電率膜１３上に、ソース電極４に接続される配線１４、及びドレイン電極５に接続される配線１５を形成する。配線１４及び１５の形成では、例えばＡｕめっき処理を行う。このようにして、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。

（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第２の実施形態では、図３に示すように、ゲート電極６とドレイン電極５との距離が第１の実施形態よりも大きくなっている。つまり、ゲート電極６とドレイン電極５との距離が、ゲート電極６とソース電極４との距離よりも大きくなっている。即ち、オフセットゲート構造が採用されている。また、配線１４がゲート電極６の上方まで延びており、平面視で配線１４とゲート電極６とが重なっている。即ち、ソースウォール構造が採用されている。そして、ゲート電極６とドレイン電極５との距離が大きくなった分だけ、低誘電率膜１１がドレイン電極５側に広く形成されている。他の構成は第１の実施形態と同様である。

このような第２の実施形態によれば、第１の実施形態と同様の効果と共に、ソースウォール構造及びオフセットゲート構造の効果を得ることができる。即ち、ソース−ドレイン間の寄生容量を低減させ、ゲート−ドレイン破壊耐圧を向上させることができる。従って、高出力が必要な化合物半導体装置に特に有用である。

ゲート−ドレイン間の寄生容量の低減には、ソース電極４に接続されている配線１４をゲート電極６に近づけることが有効である。但し、配線１４をゲート電極６に近づけると、その分だけ配線１４がドレイン電極５にも近づき、ソース−ドレイン間の寄生容量が増加する。その一方で、高出力が要求される化合物半導体装置では、ゲート−ドレイン間の寄生容量だけでなく、ソース−ドレイン間の寄生容量も低いことが好ましい。本実施形態では、ソースウォール構造の採用だけでなく、オフセットゲート構造が採用され、更に、低誘電率膜１１がドレイン電極５側に広く形成されているので、ソース−ドレイン間の寄生容量の増加が抑制される。

なお、第２の実施形態に対してソースウォール構造が採用されていない構造であっても、第１の実施形態及びオフセットゲート構造の効果を得ることができる。また、第１の実施形態に対してソースウォール構造が採用された構造では、第１の実施形態及びソースウォール構造の効果を得ることができる。従って、ソースウォール構造及びオフセットゲート構造の一方のみが採用されていてもよい。

次に、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図４Ａ乃至図４Ｄは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、シリコン窒化膜１０の形成までの処理を行う（図２Ｄ）。但し、ソース電極４とドレイン電極５との距離は第１の実施形態よりも大きくする。次いで、図４Ａに示すように、開口部１０ａを形成する予定の領域に整合する開口部２１ａを備えたレジストパターン２１をシリコン窒化膜１０上に形成する。このとき、開口部２１ａの位置はドレイン電極５よりもソース電極４に近接した位置とする。そして、レジストパターン２１をマスクとしたドライエッチングを行うことにより、シリコン窒化膜１０に開口部１０ａを形成する。続いて、レジストパターン２１を除去する。

その後、第１の実施形態と同様にして、図４Ｂに示すように、ゲート電極６を形成する。更に、シリコン窒化膜１０上に低誘電率膜１１を形成し、例えば、波長が２２２ｎｍのエキシマ光を照射しながら、３５０℃の熱キュア処理を１５分間実施する。続いて、低誘電率膜１１の残存させる部分を覆うレジストパターン２４を低誘電率膜１１上に形成する。このとき、平面視でのレジストパターン２４のソース電極４からの距離とドレイン電極５からの距離は互いに同程度とする。つまり、レジストパターン２４に関し、ドレイン電極５とゲート電極６との間の部分を、ソース電極４とゲート電極６との間の部分よりも広くする。次いで、レジストパターン２４をマスクとしてドライエッチングを行うことにより、低誘電率膜１１を平面視でソース電極４及びドレイン電極５から離間した位置に残存させる。そして、レジストパターン２４を除去する。

次いで、第１の実施形態と同様にして、図４Ｃに示すように、シリコン窒化膜１０上に、低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２をプラズマＣＶＤ法により形成する。

その後、第１の実施形態と同様の処理を行うことにより、図４Ｄに示すように、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。但し、配線１４の形成に当たっては、配線１４をゲート電極６の上方まで延伸させる。

（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第３の実施形態では、図５に示すように、低誘電率膜１１がゲート電極６を覆わずに、ゲート電極６とドレイン電極５との間の領域のみに設けられている。そして、ゲート電極６はシリコン窒化膜１２に直接覆われている。他の構成は第２の実施形態と同様である。

第２の実施形態のようなソースウォール構造では、低誘電率膜１１及び１３のゲート電極６の上方の部分及び配線１４が電気力線を変化させ、寄生容量を低減する。このことは、低誘電率膜１１及び１３のゲート電極６の上方の部分の総誘電率が低すぎる場合には、電気力線を効果的に変化させることができず、ソースウォール構造の効果（ゲート−ドレイン間の寄生容量の低減）が十分に得られない可能性があることを意味する。これに対し、本実施形態では、比誘電率が特に低い低誘電率膜１１がゲート電極６と配線１４との間に存在していないため、ソースウォール構造の効果を確実に得ることができる。つまり、ゲート−ドレイン間の寄生容量が低減される。また、第２の実施形態よりも狭くなっていても、低誘電率膜１１はソース−ドレイン間の寄生容量の低減に寄与することができる。

なお、図２３に示すように、ソース−ドレイン間の寄生容量をより一層低減するために、より上方の配線層まで低誘電率膜１１を延伸してもよい。

次に、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図６Ａ乃至図６ｃは、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、第２の実施形態と同様にして、ゲート電極６の形成までの処理を行う（図４Ｂ）。次いで、シリコン窒化膜１０上に低誘電率膜１１を形成し、例えば、波長が２２２ｎｍのエキシマ光を照射しながら、３５０℃の熱キュア処理を１５分間実施し、図６Ａに示すように、低誘電率膜１１の残存させる部分を覆うレジストパターン２４を低誘電率膜１１上に形成する。このとき、レジストパターン２４は、平面視でゲート電極６とドレイン電極５との間のみに形成する。その後、レジストパターン２４をマスクとしてドライエッチングを行うことにより、低誘電率膜１１を平面視でゲート電極６とドレイン電極５との間に残存させる。そして、レジストパターン２４を除去する。

次いで、第２の実施形態と同様にして、図６Ｂに示すように、シリコン窒化膜１０上に、低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２をプラズマＣＶＤ法により形成する。

その後、第２の実施形態と同様の処理を行うことにより、図６Ｃに示すように、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。

（第４の実施形態）
次に、第４の実施形態について説明する。図７は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。第１の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はＭＩＳ（metal insulator semiconductor）ゲート型のトランジスタである。即ち、図７に示すように、シリコン窒化膜１０に開口部１０ａが形成されておらず、ゲート電極６は化合物半導体領域２に接していない。他の構成は第１の実施形態と同様である。

本発明は、このようなＭＩＳゲート型のトランジスタに適用することもでき、第１の実施形態と同様の効果を得ることができる。

次に、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図８Ａ乃至図８Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、シリコン窒化膜１０の形成までの処理を行う（図２Ｄ）。次いで、開口部１０ａを形成することなく、図８Ａに示すように、ゲート電極６を形成する予定の領域に整合する開口部２２ａを備えた下層レジストパターン２２及び開口部２２ａより狭い開口部２３ａを備えた上層レジストパターン２３をシリコン窒化膜１０上に形成する。そして、開口部２２ａ内にゲート電極６を形成する。その後、レジストパターン２２及び２３を除去する。

続いて、第１の実施形態と同様の処理を行うことにより、図８Ｂに示すように、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。

（第５の実施形態）
次に、第５の実施形態について説明する。図９は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。第２の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はＭＩＳゲート型のトランジスタである。即ち、図９に示すように、シリコン窒化膜１０に開口部１０ａが形成されておらず、ゲート電極６は化合物半導体領域２に接していない。他の構成は第２の実施形態と同様である。

このような第５の実施形態によれば、第２の実施形態と同様の効果を得ることができる。

（第６の実施形態）
次に、第６の実施形態について説明する。図１０は、第６の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。第３の実施形態がショットキーゲート型のトランジスタであるのに対し、本実施形態はＭＩＳゲート型のトランジスタである。即ち、図１０に示すように、シリコン窒化膜１０に開口部１０ａが形成されておらず、ゲート電極６は化合物半導体領域２に接していない。他の構成は第２の実施形態と同様である。

このような第６の実施形態によれば、第３の実施形態と同様の効果を得ることができる。

（第７の実施形態）
次に、第７の実施形態について説明する。図１１は、第７の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。本実施形態には、ゲート電極６に代えてマッシュルーム型のゲート電極６ａが設けられている。他の構成は第１の実施形態と同様である。

本発明は、このようマッシュルーム型のゲート電極６ａを備えたトランジスタに適用することもでき、第１の実施形態と同様の効果を得ることができる。

次に、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１２Ａ乃至図１２Ｄは、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、シリコン窒化膜１０の形成までの処理を行う（図２Ｄ）。次いで、図１２Ａに示すように、ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３をシリコン窒化膜１０上に形成する。ファインゲート用レジストパターン３１には、マッシュルーム型のゲート電極６ａの柄の部分を形成する予定の領域に開口部３１ａが形成されている。下層レジストパターン３２には、ゲート電極６の傘の部分を形成する予定の領域に開口部３２ａが形成されている。上層レジストパターン３３には、開口部３２ａより狭い開口部３３ａが形成されている。

これらのファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成に当たっては、先ず、ポジ型電子線レジスト剤（商品名ＺＥＰ５２０−Ａ７：日本ゼオン社製）を３００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で５分間熱処理することにより、レジスト膜を形成する。次いで、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）を５００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で３分間熱処理することにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）を２００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で２分間熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により直径が０．８μｍ程度の開口部３３ａを上層のレジスト剤に形成する。この結果、開口部３３ａを備えた上層レジストパターン３３が得られる。次いで、上層レジストパターン３３をマスクとして、アルカリ現像液を用いてその下のレジスト剤をウェットエッチングする。この結果、開口部３２ａを備えた下層レジストパターン３２が得られる。これらの処理により、図１２Ａに示すように、庇構造の多層レジストが得られる。本実施形態では、更に、電子線描画により最も下方に位置するレジスト膜を加工することにより、幅狭の開口部３１ａを形成する。この結果、開口部３１ａを備えたファインゲート用レジストパターン３１が得られる。

ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成後、ファインゲート用レジストパターン３１をマスクとしてＳＦ₆ガスでシリコン窒化膜１０をドライエッチングすることにより、開口部３１ａに整合する開口部１０ａを形成する。更に、図１２Ａに示すように、開口部３３ａ、３２ａ及び３１ａ内にゲート電極６ａを形成する。ゲート電極６ａの形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。

次いで、図１２Ｂに示すように、加温した有機溶剤を用いてレジストパターン３１、３２及び３３を除去する。つまり、ゲート電極６ａの形成でも、例えば蒸着及びリフトオフの技術を用いる。

続いて、シリコン窒化膜１０上に低誘電率膜１１を形成し、例えば、波長が２２２ｎｍのエキシマ光を照射しながら、３５０℃の熱キュア処理を１５分間実施する。さらに、図１２Ｃに示すように、低誘電率膜１１の残存させる部分を覆うレジストパターン２４を低誘電率膜１１上に形成する。その後、レジストパターン２４をマスクとしてドライエッチングを行うことにより、低誘電率膜１１を平面視でソース電極４及びドレイン電極５の間でこれらから離間した位置に残存させる。そして、レジストパターン２４を除去する。

その後、第１の実施形態と同様の処理を行うことにより、図１２Ｄに示すように、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。

（第８の実施形態）
次に、第８の実施形態について説明する。図１３は、第８の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。本実施形態には、ゲート電極６に代えてマッシュルーム型のゲート電極６ａが設けられている。他の構成は第２の実施形態と同様である。

このような第８の実施形態によれば、第２の実施形態と同様の効果を得ることができる。

（第９の実施形態）
次に、第９の実施形態について説明する。図１４は、第９の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。本実施形態には、ゲート電極６に代えてマッシュルーム型のゲート電極６ａが設けられている。他の構成は第３の実施形態と同様である。

このような第９の実施形態によれば、第２の実施形態と同様の効果を得ることができる。

なお、図１５に示すように、図７に示す第４の実施形態と図１１に示す第７の実施形態とを組み合わせて、マッシュルーム型のゲート電極６ａをＭＩＳゲート型のトランジスタに用いてもよい。また、図１６に示すように、図９に示す第５の実施形態と図１３に示す第８の実施形態とを組み合わせて、マッシュルーム型のゲート電極６ａをＭＩＳゲート型のトランジスタに用いてもよい。また、図１７に示すように、図１０に示す第６の実施形態と図１４に示す第９の実施形態とを組み合わせて、マッシュルーム型のゲート電極６ａをＭＩＳゲート型のトランジスタに用いてもよい。

また、図１８に示すように、図１１に示す第７の実施形態において、表面層２ｄに矩形状のリセス２ｅが設けられていてもよい。同様に、図１３、図１４、図１５、図１６、図１７に示す実施形態において、表面層２ｄに矩形状のリセス２ｅが設けられていてもよい。

（第１０の実施形態）
次に、第１０の実施形態について説明する。図１９は、第１０の実施形態に係るＩｎＰ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。

第１０の実施形態では、図１９に示すように、例えば半絶縁性のＩｎＰ基板４１上に、化合物半導体領域４２が形成されている。化合物半導体領域４２には、順次積層されたバッファ層４２ａ、電子走行層４２ｂ、電子供給層４２ｃ、エッチングストッパ層４２ｄ及び低抵抗層４２ｅが含まれている。バッファ層４２ａは、ＩｎＰ基板４１の表面に存在する格子欠陥の電子走行層への伝播を防止している。

また、活性領域を画定するメサエッチング領域３０が素子分離領域として化合物半導体領域４２の周囲に形成されている。低抵抗層４２ｅの中央部には、エッチングストッパ層４２ｄを露出する開口部４２ｆが形成されており、その両側において、低抵抗層４２ｅ上にオーミック電極がソース電極４又はドレイン電極５として形成されている。また、低抵抗層４２ｅの開口部４２ｆ内を除いて、更に、低抵抗層４２ｅ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜４０がメサエッチング領域３０にかけて形成されている。更に、シリコン窒化膜４０及び低抵抗層４２ｅの開口部４２ｆを覆うシリコン窒化膜１０が形成されている。

シリコン窒化膜１０には、ソース電極４及びドレイン電極５のほぼ中間の位置において、開口部１０ａが形成されている。そして、開口部１０ａを介してエッチングストッパ層４２ｄと接するマッシュルーム型のゲート電極６ａが形成されている。

また、シリコン窒化膜１０上には、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６ａを覆う低誘電率膜１１が形成されている。更に、低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２がシリコン窒化膜１０上に形成されている。更にまた、シリコン窒化膜１２上に低誘電率膜１３が形成されている。

低誘電率膜１３、シリコン窒化膜１２、シリコン窒化膜１０及びシリコン窒化膜４０に、ソース電極４まで到達する開口部、及びドレイン電極まで到達する開口部が形成されている。そして、低誘電率膜１３上に、これらの開口部を介して夫々ソース電極４、ドレイン電極５に接続された配線１４、１５が形成されている。

このような第１０の実施形態によっても第１の実施形態と同様の効果を得ることができる。即ち、ＧａＮ系の半導体装置のみならず、ＩｎＰ系の半導体装置においても、耐湿性及び高周波特性を両立させることができる。

次に、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法について説明する。図２０Ａ乃至図２０Ｋは、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

先ず、図２０Ａに示すように、半絶縁性のＩｎＰ基板４１上に、例えばＭＯＶＰＥ法により、バッファ層４２ａ、電子走行層４２ｂ、電子供給層４２ｃ、エッチングストッパ層４２ｄ及び低抵抗層４２ｅをこの順で形成する。バッファ層４２ａ、電子走行層４２ｂ、電子供給層４２ｃ、エッチングストッパ層４２ｄ及び低抵抗層４２ｅが化合物半導体領域４２に含まれる。

次いで、図２０Ｂに示すように、化合物半導体領域４２を選択的にメサエッチングすることにより、活性領域を画定するメサエッチング領域３０を素子分離領域として、化合物半導体領域４２に形成する。

その後、図２０Ｃに示すように、化合物半導体領域４２上にソース電極４及びドレイン電極５を形成する。ソース電極４及びドレイン電極５の形成に当たっては、先ず、ソース電極４を形成する予定の領域及びドレイン電極５を形成する予定の領域を開口するレジストパターンを化合物半導体領域４２上に形成する。続いて、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＰｔ層を形成し、更にその上に蒸着法によりＡｕ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ｐｔ層の厚さは５０ｎｍ程度、Ａｕ層の厚さは２００ｎｍ程度とする。そして、加温した有機溶剤を用いてレジストパターンを除去する。つまり、ソース電極４及びドレイン電極５の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、熱処理を行うことにより、低抵抗層４２ｅとソース電極４及びドレイン電極５との間とをオーミックコンタクトさせる。

次いで、図２０Ｄに示すように、ソース電極４及びドレイン電極５を覆うシリコン窒化膜４０をプラズマＣＶＤ法により形成する。

その後、図２０Ｅに示すように、ゲート電極６ａを形成する予定の領域に整合する開口部５１ａを備えたレジストパターン５１をシリコン窒化膜４０上に形成する。レジストパターン５１の形成に当たっては、先ず、ポジ型電子線レジスト剤（商品名ＺＥＰ５２０−Ａ７：日本ゼオン社製）を３００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で５分間熱処理することにより、レジスト膜を形成する。次いで、電子線描画によりレジスト膜を加工することにより、開口部５１ａを形成する。この結果、開口部５１ａを備えたレジストパターン５１が得られる。

その後、レジストパターン５１をマスクとして用い、ＳＦ₆ガスを用いたドライエッチング法によりシリコン窒化膜４０をエッチングし、次に、ウェットエッチング法により低抵抗層４２ｅをエッチングする。図２０Ｆに示すように、シリコン窒化膜４０及び低抵抗層４２ｅの各々に、夫々開口部４０ａ、開口部４２ｆを形成する。このとき、エッチングストッパ層４２ｄがエッチングのストッパ層として機能する。

続いて、図２０Ｇに示すように、レジストパターン５１を除去する。次いで、低抵抗層４２ｅの開口部４２ｆ及びシリコン窒化膜４０を覆うシリコン窒化膜１０を形成する。

次いで、図２０Ｈに示すように、第７の実施形態と同様にして、ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３を形成する。その後、ファインゲート用レジストパターン３１をマスクとしてシリコン窒化膜１０をエッチングすることにより、開口部１０ａを形成する。更に、開口部３３ａ、３２ａ及び３１ａ内にゲート電極６ａを形成する。

続いて、図２０Ｉに示すように、加温した有機溶剤を用いてレジストパターン３１、３２及び３３を除去する。つまり、ゲート電極６ａの形成でも、例えば蒸着及びリフトオフの技術を用いる。

次いで、シリコン窒化膜１０上に低誘電率膜１１を形成し、例えば、波長が２２２ｎｍのエキシマ光を照射しながら、３５０℃の熱キュア処理を１５分間実施する。更に、図２０Ｊに示すように、低誘電率膜１１の残存させる部分を覆うレジストパターン２４を低誘電率膜１１上に形成する。その後、レジストパターン２４をマスクとしてドライエッチングを行うことにより、低誘電率膜１１を平面視でソース電極４及びドレイン電極５の間でこれらから離間した位置に残存させる。そして、レジストパターン２４を除去する。

その後、第１の実施形態と同様の処理を行うことにより、図２０Ｋに示すように、ＩｎＰ系ＨＥＭＴ（半導体装置）を完成させる。

なお、図２１に示すように、ＩｎＰ系ＨＥＭＴにおいて、図４に示す第２の実施形態と同様の構造を採用してもよい。また、図２２に示すように、ＩｎＰ系ＨＥＭＴにおいて、図６に示す第３の実施形態と同様の構造を採用してもよい。

また、いずれの実施形態においても、基板として、ＧａＮ基板、ＩｎＰ基板等の化合物半導体基板に代えて、炭化シリコン（ＳｉＣ）基板、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。

第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第４の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図８Ａに引き続き、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第５の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第６の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第７の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ａに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ｂに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ｃに引き続き、第７の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第８の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第９の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第４の実施形態と第７の実施形態とを組み合わせた実施形態の構造を示す断面図である。 第５の実施形態と第８の実施形態とを組み合わせた実施形態の構造を示す断面図である。 第６の実施形態と第９の実施形態とを組み合わせた実施形態の構造を示す断面図である。 第７の実施形態にリセスを設けた実施形態の構造を示す断面図である。 第１０の実施形態に係るＩｎＰ系ＨＥＭＴの構造を示す断面図である。 第１０の実施形態に係るＩｎＰＮ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ａに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｂに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｃに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｄに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｅに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｆに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｇに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｈに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｉに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 図２０Ｊに引き続き、第１０の実施形態に係るＩｎＰ系ＨＥＭＴを製造する方法を示す断面図である。 ＩｎＰ系ＨＥＭＴにおいて第２の実施形態と同様の構造を採用した実施形態の構造を示す断面図である。 ＩｎＰ系ＨＥＭＴにおいて第３の実施形態と同様の構造を採用した実施形態の構造を示す断面図である。 第３の実施形態の変形例の構造を示す断面図である。 従来のＨＥＭＴの構造を示す断面図である。

符号の説明

１：ＳｉＣ基板
２：化合物半導体領域
２ｅ：リセス
３：素子分離領域
４：ソース電極
５：ドレイン電極
６、６ａ：ゲート電極
１０、１２：シリコン窒化膜
１０ａ：開口部
１１、１３：低誘電率膜
１４、１５：配線
４１：ＩｎＰ基板
４２：化合物半導体領域
３０：メサエッチング領域

Claims (6)

1. 化合物半導体領域と、
   前記化合物半導体領域上に形成されたゲート電極と、
   前記化合物半導体領域上の前記ゲート電極を間に挟む位置に形成されたソース電極及びドレイン電極と、
   前記ソース電極及び前記ドレイン電極の間の領域において、少なくとも前記ゲート電極と前記ドレイン電極との間に介在する低誘電率膜と、
   前記ゲート電極及び前記低誘電率膜を上方及び側方から覆う無機絶縁膜と、
   前記無機絶縁膜上に形成された耐湿性膜と、
   を有することを特徴とする半導体装置。
2. 前記低誘電率膜は前記ゲート電極を覆っており、
   前記無機絶縁膜は前記低誘電率膜を介して前記ゲート電極を覆っていることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極は、前記ドレイン電極よりも前記ソース電極に近い位置に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ソース電極に接続され、前記耐湿性膜上において前記ゲート電極の上方まで延びる配線を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記第２の低誘電率膜は、有機物を含有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 化合物半導体領域に、ゲート電極、ソース電極及びドレイン電極を、前記ソース電極及び前記ドレイン電極が前記ゲート電極を間に挟むように形成する工程と、
   前記ソース電極及び前記ドレイン電極の間の領域において、少なくとも前記ゲート電極と前記ドレイン電極との間に介在する低誘電率膜を形成する工程と、
   前記ゲート電極及び前記低誘電率膜を上方及び側方から覆う無機絶縁膜を形成する工程と、
   前記無機絶縁膜上に耐湿性膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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