JP2014183094A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2014183094A
JP2014183094A JP2013055227A JP2013055227A JP2014183094A JP 2014183094 A JP2014183094 A JP 2014183094A JP 2013055227 A JP2013055227 A JP 2013055227A JP 2013055227 A JP2013055227 A JP 2013055227A JP 2014183094 A JP2014183094 A JP 2014183094A
Authority
JP
Japan
Prior art keywords
insulating film
conductive portion
semiconductor device
resist
disposing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013055227A
Other languages
English (en)
Other versions
JP6268725B2 (ja
Inventor
Junichi Kon
純一 今
Yoshihiro Nakada
義弘 中田
Kozo Makiyama
剛三 牧山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013055227A priority Critical patent/JP6268725B2/ja
Priority to US14/173,906 priority patent/US9496222B2/en
Priority to TW103104052A priority patent/TWI563664B/zh
Priority to CN201410066965.0A priority patent/CN104064590B/zh
Publication of JP2014183094A publication Critical patent/JP2014183094A/ja
Application granted granted Critical
Publication of JP6268725B2 publication Critical patent/JP6268725B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】半導体装置に用いられる低誘電率絶縁膜の吸湿を抑え、性能、信頼性の高い半導体装置を実現する。
【解決手段】半導体装置は、基板１０と、基板１０の主面１１の一部に配設された絶縁膜２０と、絶縁膜２０の表面に配設された導電部３０と、基板１０の主面１１、絶縁膜２０及び導電部３０を覆い、絶縁膜２０よりも高耐湿の絶縁膜４０とを含む構造部１Ａを有する。基板１０と導電部３０の間には寄生容量の発生を抑える絶縁膜２０を設け、これをより高耐湿の絶縁膜で覆うことで、絶縁膜２０の吸湿を抑える。これにより、半導体装置の性能、信頼性の向上を図る。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置内の導電部間の絶縁に、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）等の絶縁膜を用いる技術が知られている。更に、導電部間に生じる寄生容量の低減を図るため、比較的誘電率の低い絶縁膜（例えばｌｏｗ−ｋ膜等と称される）を用いる技術も知られている。
半導体装置の製造分野においては、下地の基板上や層上に絶縁膜を形成し、そこにフォトリソグラフィ技術及びエッチング技術を用いて所定の開口部を形成し、形成したその開口部に配線等の導電部を形成する方法が広く用いられている。また、感光性組成物を露光、現像したものを絶縁膜（パターン膜）として用いる技術も知られている。
特開２０１０−０５６１５６号公報 特開２００６−２７８５０６号公報 特開２０１２−０５３２４３号公報
比較的低誘電率の絶縁膜は、より高誘電率の絶縁膜に比べて、膜密度が低く、耐湿性が低いため、吸湿が生じ易い。寄生容量低減のために低誘電率の絶縁膜を用いても、このような吸湿が生じることで、半導体装置の性能、信頼性が損なわれる恐れがある。
本発明の一観点によれば、基板と、前記基板の第１面の一部に配設された第１絶縁膜と、前記第１絶縁膜の表面に配設された第１導電部と、前記第１面、前記第１絶縁膜及び前記第１導電部を覆い、前記第１絶縁膜よりも高い耐湿性を有する第２絶縁膜とを含む半導体装置が提供される。
また、本発明の一観点によれば、基板の第１面の一部に第１絶縁膜を配設する工程と、前記第１絶縁膜の表面に第１導電部を配設する工程と、前記第１面、前記第１絶縁膜及び前記第１導電部を覆い、前記第１絶縁膜よりも高い耐湿性を有する第２絶縁膜を配設する工程とを含む半導体装置の製造方法が提供される。
開示の技術によれば、寄生容量が生じ得る部位の絶縁膜を、より膜密度が高く、耐湿性の高い絶縁膜で覆うことで、吸湿を抑えることが可能になり、性能、信頼性の高い半導体装置を実現することが可能になる。
半導体装置の一例の要部断面模式図（その１）である。 半導体装置の一例の要部断面模式図（その２）である。 半導体装置の一例の要部断面模式図（その３）である。 Ｔ型のゲート電極の一例を示す図である。 ＨＥＭＴの形成方法の一例を示す図（その１）である。 ＨＥＭＴの形成方法の一例を示す図（その２）である。 ＨＥＭＴの形成方法の一例を示す図（その３）である。 ＨＥＭＴの形成方法の一例を示す図（その４）である。 ゲート電極形成方法の第１の例を示す図（その１）である。 ゲート電極形成方法の第１の例を示す図（その２）である。 ゲート電極形成方法の第１の例を示す図（その３）である。 ゲート電極形成方法の第１の例を示す図（その４）である。 ゲート電極形成方法の第１の例を示す図（その５）である。 ゲート電極形成方法の第１の例を示す図（その６）である。 ゲート電極形成方法の第１の例を示す図（その７）である。 ゲート電極形成方法の第２の例を示す図（その１）である。 ゲート電極形成方法の第２の例を示す図（その２）である。 ゲート電極形成方法の第２の例を示す図（その３）である。 ゲート電極形成方法の第２の例を示す図（その４）である。 ゲート電極形成方法の第２の例を示す図（その５）である。 ゲート電極形成方法の第２の例を示す図（その６）である。 ゲート電極形成方法の第２の例を示す図（その７）である。 一実施形態に係るゲート電極形成方法を示す図（その１）である。 一実施形態に係るゲート電極形成方法を示す図（その２）である。 一実施形態に係るゲート電極形成方法を示す図（その３）である。 一実施形態に係るゲート電極形成方法を示す図（その４）である。 一実施形態に係るゲート電極形成方法を示す図（その５）である。 一実施形態に係るゲート電極形成方法を示す図（その６）である。 一実施形態に係るゲート電極形成方法を示す図（その７）である。 レジスト組成物の一例を模式的に示す図である。 レジスト組成物の塗布工程の一例を模式的に示す図である。 熱処理工程の一例を模式的に示す図である。 エネルギー線照射工程の一例を模式的に示す図である。 現像工程の一例を模式的に示す図である。
図１は半導体装置の一例の要部断面模式図である。
半導体装置は、基板１０と、基板１０の一主面１１に部分的に設けられた絶縁膜２０と、絶縁膜２０上に設けられた導電部３０とを含み、主面１１、絶縁膜２０及び導電部３０が絶縁膜４０で覆われた構造部１Ａを有している。
基板１０は、例えば、半導体基板、化合物半導体基板、或いは、表層に半導体層、化合物半導体層が設けられた基板である。絶縁膜２０は、絶縁膜４０に比べて低誘電率、低耐湿性の絶縁膜（ｌｏｗ−ｋ膜）である。絶縁膜２０は、例えば、多孔質の絶縁膜とされる。導電部３０は、様々な導電材料を用いて形成される。例えば、導電部３０には、所定導電型の不純物をドープしたポリシリコン、シリサイド、或いは、銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属が用いられる。絶縁膜４０は、絶縁膜２０に比べて高誘電率、高耐湿性の絶縁膜である。絶縁膜４０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される酸化シリコン膜や窒化シリコン膜である。
構造部１Ａでは、基板１０と導電部３０の間に、比較的低誘電率の絶縁膜２０が設けられるため、この部分をより高誘電率の絶縁膜とした場合に比べて、基板１０と導電部３０の間での寄生容量の発生が抑えられる。
低誘電率の絶縁膜２０は、比較的膜密度が低く耐湿性が低いが、構造部１Ａでは、この絶縁膜２０を、より膜密度が高く耐湿性が高い高誘電率の絶縁膜４０で覆う。これにより、導電部３０の周囲を低誘電率の絶縁膜で覆う場合に比べて、導電部３０の周囲における絶縁膜の吸湿が抑えられる。
上記の構造部１Ａによれば、寄生容量の発生を抑え、更に、寄生容量の発生を抑える比較的低誘電率の絶縁膜２０の吸湿を、耐湿性の高い絶縁膜４０によって抑えることができる。
図２及び図３は半導体装置の別例の要部断面模式図である。
図２には別例として、予め主面１１ａに導電部５０ａが埋設されるように形成された基板１０ａの、その導電部５０ａ上に絶縁膜２０が設けられ、絶縁膜２０上に導電部５０ｂが設けられた構造部１Ｂを図示している。構造部１Ｂにおいて、主面１１ａ、絶縁膜２０及び導電部５０ｂは、絶縁膜４０で覆われる。
基板１０ａは、例えば、絶縁膜（層間絶縁膜）である。導電部５０ａは、例えば、Ｃｕ、Ａｌ等を用いて形成される配線（下層配線）であり、導電部５０ｂも同様に、例えば、Ｃｕ、Ａｌ等を用いて形成される配線（上層配線）である。
構造部１Ｂでは、上下層配線のような導電部５０ａと導電部５０ｂの間に、比較的低誘電率の絶縁膜２０が設けられるため、この部分をより高誘電率の絶縁膜とした場合に比べて、導電部５０ａと導電部５０ｂの間での寄生容量の発生が抑えられる。
更に、この低誘電率の絶縁膜２０を、より耐湿性が高い高誘電率の絶縁膜４０で覆うことにより、導電部５０ｂの周囲を低誘電率の絶縁膜で覆う場合に比べて、導電部５０ｂの周囲における絶縁膜の吸湿が抑えられる。
上記の構造部１Ｂによれば、寄生容量の発生を抑え、更に、寄生容量の発生を抑える比較的低誘電率の絶縁膜２０の吸湿を、耐湿性の高い絶縁膜４０によって抑えることができる。
また、図３には更に別例として、基板１０ａの主面１１ａ上に絶縁膜２０が設けられ、その絶縁膜２０を挟むように導電部５０ａ及び導電部５０ｂが設けられた構造部１Ｃを図示している。構造部１Ｃにおいて、主面１１ａ、絶縁膜２０、導電部５０ａ及び導電部５０ｂは、絶縁膜４０で覆われる。導電部５０ａ及び導電部５０ｂは、例えば、層間絶縁膜のような基板１０ａ上に並設された配線である。
構造部１Ｃでは、配線のような導電部５０ａと導電部５０ｂの間に、比較的低誘電率の絶縁膜２０が設けられるため、この部分をより高誘電率の絶縁膜とした場合に比べて、導電部５０ａと導電部５０ｂの間での寄生容量の発生が抑えられる。
更に、この低誘電率の絶縁膜２０を、より耐湿性が高い高誘電率の絶縁膜４０で覆うことにより、導電部５０ａ及び導電部５０ｂの周囲における絶縁膜の吸湿が抑えられる。
上記の構造部１Ｃによれば、寄生容量の発生を抑え、更に、寄生容量の発生を抑える比較的低誘電率の絶縁膜２０の吸湿を、耐湿性の高い絶縁膜４０によって抑えることができる。
以上のような構造部１Ａ、構造部１Ｂ及び構造部１Ｃを半導体装置に適用することで、性能、信頼性の高い半導体装置を実現することが可能になる。
以下、半導体装置への適用例について説明する。
半導体装置として、Ｔ型のゲート電極を設けたトランジスタを備えるものがある。ここでは、Ｔ型のゲート電極を設けた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）を備える半導体装置を例に、説明する。
図４はＴ型のゲート電極の一例を示す図である。図４には、Ｔ型のゲート電極を設けたＨＥＭＴの一例の要部断面を模式的に図示している。
図４の例では、ＨＥＭＴの窒化ガリウム（ＧａＮ）等の化合物半導体層１００上に、幅の狭い下部１１０ａと幅の広い上部１１０ｂとを有する断面Ｔ型のゲート電極１１０が設けられている。このようなＴ型のゲート電極１１０を設けることで、ゲート長を短くし、ゲート抵抗を小さくすることが可能になり、ＨＥＭＴの高周波特性を向上させることが可能になる。
ＨＥＭＴは、次のような方法で形成することができる。
図５〜図８はＨＥＭＴの形成方法の一例を示す図である。図５〜図８にはＨＥＭＴの形成工程の要部断面を模式的に図示している。
まず、図５に示すように、半絶縁性の炭化シリコン（ＳｉＣ）基板１２０上に化合物半導体領域１３０を形成し、素子分離領域１４０を形成する。
化合物半導体領域１３０は、窒化アルミニウム（ＡｌＮ）層１３１、ＧａＮ層１３２、窒化アルミニウムガリウム（ＡｌＧａＮ）層１３３、及びＧａＮ層１３４を順にエピタキシャル成長させることで形成する。ここで、ＡｌＮ層１３１はバッファ層、ＧａＮ層１３２は電子走行層、ＡｌＧａＮ層１３３は電子供給層、ＧａＮ層１３４は表面層である。エピタキシャル成長は、有機金属気相成長（Metal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法を用いて行うことができる。
化合物半導体領域１３０の形成後、化合物半導体領域１３０に対して選択的にアルゴン（Ａｒ）を注入することで、活性領域を画定する素子分離領域１４０を形成する。素子分離領域１４０は、化合物半導体領域１３０を貫通してＳｉＣ基板１２０に達するように形成する。
次いで、図６に示すように、化合物半導体領域１３０及び素子分離領域１４０の上に、ソース電極及びドレイン電極を形成する領域に対応した領域に開口部１５０ａを有するレジスト１５０を形成する。そして、このレジスト１５０をマスクにして、図７に示すように、その開口部１５０ａに露出するＧａＮ層１３４をエッチングする。尚、ここではＧａＮ層１３４をエッチングしてその下のＡｌＧａＮ層１３３を露出させた状態を図示するが、ＡｌＧａＮ層１３３上にＧａＮ層１３４の一部が残っていてもよく、また、ＡｌＧａＮ層１３３の一部がエッチングされていてもよい。
ＧａＮ層１３４のエッチング後は、そのエッチングした領域に、図８に示すように、ソース電極１６０ａ及びドレイン電極１６０ｂを形成する。その際は、例えば、まず、蒸着法により、チタン（Ｔｉ）層とＡｌ層をそれぞれ所定膜厚で順に形成する。その後、レジスト１５０を除去する。レジスト１５０上に形成されたＴｉ層及びＡｌ層は、レジスト１５０と共に除去される（リフトオフ）。レジスト１５０の除去後、所定温度でアニールを行うことで、ＡｌＧａＮ層１３３とオーミック接触で接続されたソース電極１６０ａ及びドレイン電極１６０ｂが形成される。
そして、ソース電極１６０ａとドレイン電極１６０ｂの間のＧａＮ層１３４上に、例えば上記図４に示したようなＴ型のゲート電極１１０が設けられ、ＨＥＭＴが形成される。
ところで、図４に示したようなＴ型のゲート電極１１０では、その構造上、例えば、幅の太い上部１１０ｂと化合物半導体層１００（化合物半導体領域１３０）の間で寄生容量Ｃが発生し得る。高出力で高周波用途のＨＥＭＴでは、ゲート電極１１０の微細化が進むと、このような寄生容量Ｃの寄与が無視できなくなり、高周波特性向上の妨げになる可能性がある。
下部１１０ａのみで化合物半導体層１００に接続されたＴ型のゲート電極１１０は不安定で倒れる可能性があり、また、ゲート電極１１０の保護の観点から、最終的にはゲート電極１１０は何らかの絶縁膜で覆われる。このゲート電極１１０を覆う絶縁膜に、比較的高誘電率の絶縁膜を用いると、上部１１０ｂと化合物半導体層１００の間で比較的大きな寄生容量Ｃが発生してしまう可能性がある。ゲート電極１１０を覆う絶縁膜に、比較的低誘電率の絶縁膜を用いることで、上部１１０ｂと化合物半導体層１００の間の寄生容量Ｃを抑えることが可能になる。
ここで、絶縁膜で覆われたＴ型のゲート電極を形成する方法の例について述べる。
まず、ゲート電極形成方法の第１の例について、図９〜図１５を参照して説明する。図９は第１のレジスト形成工程の要部断面模式図、図１０は第１の露光及び現像工程の要部断面模式図、図１１は第２のレジスト形成工程の要部断面模式図、図１２は第２の露光及び現像工程の要部断面模式図である。図１３は電極材料堆積工程の要部断面模式図、図１４はレジスト除去工程の要部断面模式図、図１５は絶縁膜形成工程の要部断面模式図である。
まず、上記の図５〜図８の工程を経た化合物半導体領域１３０（化合物半導体層１００）上に、図９に示すように、スピンコート法により、感光性のレジスト２１０を形成する。次いで、図１０に示すように、レジスト２１０の露光及び現像を行い、Ｔ型のゲート電極１１０の下部１１０ａを形成する領域に対応した領域に開口部２１０ａを形成する。次いで、図１１に示すように、レジスト２１０と相溶せず、感光性も異なるレジスト２２０を、スピンコート法により、化合物半導体領域１３０及びレジスト２１０の上に形成する。そして、図１２に示すように、レジスト２２０の露光及び現像を行い、Ｔ型のゲート電極１１０の上部１１０ｂを形成する領域に対応した領域に開口部２２０ａを形成する。これにより、ゲート電極形成用のマスクパターン２３１（レジスト２１０及びレジスト２２０）が形成される。
マスクパターン２３１の形成後は、図１３に示すように、化合物半導体領域１３０及びマスクパターン２３１の上に、電極材料１１１をスパッタ法により堆積する。マスクパターン２３１の開口（開口部２１０ａ及び開口部２２０ａ）内に進入した電極材料１１１は、レジスト２１０の開口部２１０ａ内と、レジスト２２０の開口部２２０ａ内のレジスト２１０上面とに堆積される。これにより、Ｔ型のゲート電極１１０が形成される。即ち、レジスト２１０の開口部２１０ａ内に堆積された部分がゲート電極１１０の下部１１０ａになり、レジスト２２０の開口部２２０ａ内のレジスト２１０上面に堆積された部分がゲート電極１１０の上部１１０ｂになる。また、電極材料１１１は、マスクパターン２３１の上面にも堆積する。
電極材料１１１の堆積後は、図１４に示すように、溶剤を用い、レジスト２１０、レジスト２２０及び不要な電極材料１１１（レジスト２２０上面に堆積された電極材料１１１）をリフトオフにより除去する。尚、リフトオフ後のゲート電極１１０は、その下部１１０ａで化合物半導体領域１３０上に接続された状態である。そのため、上記図１０の工程でレジスト２１０の開口部２１０ａの幅を小さくし、下部１１０ａの幅を小さくするほど、このリフトオフ時又はリフトオフ後にゲート電極１１０の倒壊の可能性は高まる。
化合物半導体領域１３０上に立った状態で形成されたＴ型のゲート電極１１０は、図１５に示すように、ｌｏｗ−ｋ膜と呼ばれる比較的低誘電率の絶縁膜２４０で覆う。例えば、テンプレート（熱分解性有機樹脂等）を予め混入した樹脂材料（シロキサン系樹脂等）を化合物半導体領域１３０上に塗布し、樹脂材料の重合、及び加熱によるテンプレートの分解除去を行うことで、多孔質の絶縁膜２４０を形成する方法がある。
この第１の例に示す方法では、化合物半導体領域１３０上に形成されたＴ型のゲート電極１１０の全体を絶縁膜２４０で覆うようにすることで、ゲート電極１１０の倒壊を回避し、また、その上部１１０ｂと化合物半導体領域１３０の間の寄生容量を抑える。
但し、このような比較的低誘電率の絶縁膜２４０は、空孔を含み、膜密度が比較的低いために、耐湿性、機械的強度が低く、吸湿、クラックが発生することで、ＨＥＭＴの信頼性を低下させる可能性がある。また、絶縁膜２４０の形成時に３００℃〜４００℃といった比較的高温の熱処理が行われると、ゲート電極１１０と化合物半導体領域１３０のショットキー接合部に損傷が生じる可能性がある。
続いて、ゲート電極形成方法の第２の例について、図１６〜図２２を参照して説明する。図１６は絶縁膜及びレジスト形成工程の要部断面模式図、図１７は露光及び現像並びにエッチング工程の要部断面模式図、図１８はレジスト形成工程の要部断面模式図、図１９は露光及び現像工程の要部断面模式図である。図２０は電極材料堆積工程の要部断面模式図、図２１はレジスト除去工程の要部断面模式図、図２２は絶縁膜形成工程の要部断面模式図である。
まず、上記の図５〜図８の工程を経た化合物半導体領域１３０（化合物半導体層１００）上に、図１６に示すように、ｌｏｗ−ｋ膜である比較的低誘電率の絶縁膜２４０を形成し、その上にレジスト２１１を形成する。この第２の例の絶縁膜２４０は、上記第１の例の図１５で述べた絶縁膜２４０と同様にして形成することができる。そのようにして化合物半導体領域１３０上に形成した絶縁膜２４０の上に、スピンコート法によりレジスト２１１を形成する。
但し、上記同様、絶縁膜２４０の形成時に比較的高温の熱処理が行われると、Ｔ型のゲート電極１１０とのショットキー接合部となる化合物半導体領域１３０の表面に損傷が生じる可能性がある。
絶縁膜２４０及びレジスト２１１の形成後は、図１７に示すように、レジスト２１１の露光及び現像を行い、Ｔ型のゲート電極１１０の下部１１０ａを形成する領域に対応した領域に開口部２１１ａを形成する。そして、開口部２１１ａを形成したレジスト２１１をマスクにしてドライエッチングを行い、絶縁膜２４０にレジスト２１１のパターンを転写する。これにより、絶縁膜２４０には、Ｔ型のゲート電極１１０の下部１１０ａが形成される開口部２４０ａが形成される。
但し、この絶縁膜２４０のドライエッチング時には、その下地の化合物半導体領域１３０にエッチングダメージが生じ、Ｔ型のゲート電極１１０とのショットキー接合部となる化合物半導体領域１３０の表面に損傷が生じる可能性がある。また、絶縁膜２４０のドライエッチング時には、開口部２４０ａのサイズが拡大したりばらついたりして、所望の開口部２４０ａを形成できない場合がある。
絶縁膜２４０のドライエッチング後は、レジスト２１１を除去した後、図１８に示すように、化合物半導体領域１３０及び絶縁膜２４０の上に、スピンコート法によりレジスト２２１を形成する。そして、図１９に示すように、レジスト２２１の露光及び現像を行い、Ｔ型のゲート電極１１０の上部１１０ｂを形成する領域に対応した領域に開口部２２１ａを形成する。これにより、ゲート電極形成用のマスクパターン２３２（絶縁膜２４０及びレジスト２２１）が形成される。
マスクパターン２３２の形成後は、図２０に示すように、化合物半導体領域１３０及びマスクパターン２３２の上に、電極材料１１１をスパッタ法により堆積する。マスクパターン２３２の開口（開口部２４０ａ及び開口部２２１ａ）内に進入した電極材料１１１は、絶縁膜２４０の開口部２４０ａ内と、レジスト２２１の開口部２２１ａ内の絶縁膜２４０上面とに堆積される。これにより、Ｔ型のゲート電極１１０が形成される。即ち、絶縁膜２４０の開口部２４０ａ内に堆積された部分がゲート電極１１０の下部１１０ａになり、レジスト２２１の開口部２２１ａ内の絶縁膜２４０上面に堆積された部分がゲート電極１１０の上部１１０ｂになる。また、電極材料１１１は、マスクパターン２３２の上面にも堆積する。
電極材料１１１の堆積後は、図２１に示すように、溶剤を用い、レジスト２２１及び不要な電極材料１１１（レジスト２２１上面に堆積された電極材料１１１）をリフトオフにより除去する。尚、リフトオフ後のゲート電極１１０は、その下部１１０ａ及び上部１１０ｂが絶縁膜２４０で支えられるため、倒壊が回避される。
Ｔ型のゲート電極１１０は、図２２に示すように、絶縁膜２４０よりも膜密度、耐湿性が高く、比較的高誘電率の絶縁膜２５０で覆う。このような絶縁膜２５０は、例えば、酸化シリコン等をＣＶＤ法で堆積して形成することができる。
この第２の例に示す方法では、Ｔ型のゲート電極１１０の上部１１０ｂと化合物半導体領域１３０の間に比較的低誘電率の絶縁膜２４０が形成されるため、それらの間の寄生容量を抑えることが可能になる。但し、このような比較的低誘電率の絶縁膜２４０がＨＥＭＴの側面まで延び、絶縁膜２４０のエッジが外部に露出すると、上面をより耐湿性の高い絶縁膜２５０で覆っても、絶縁膜２４０のエッジからの吸湿によってＨＥＭＴの信頼性が低下する可能性がある。
第１の例及び第２の例に示した方法に鑑み、ここでは以下に例示する方法を用いて、ＨＥＭＴに設けるＴ型のゲート電極を絶縁膜で覆う構造を実現する。
図２３〜図２９は一実施形態に係るゲート電極形成方法を示す図である。図２３はレジスト組成物形成工程の要部断面模式図、図２４は第１の露光及び現像工程の要部断面模式図、図２５はレジスト形成工程の要部断面模式図、図２６は第２の露光及び現像工程の要部断面模式図である。図２７は電極材料堆積工程の要部断面模式図、図２８はレジスト除去工程の要部断面模式図、図２９は絶縁膜形成工程の要部断面模式図である。
ここに例示するゲート電極の形成方法は、ネガ型のレジスト組成物を用いて比較的低誘電率の絶縁膜を形成する工程を含む。ネガ型のレジスト組成物は、電子線等のエネルギー線が照射された部位が現像液に不溶となる。この性質を利用して、比較的低誘電率の絶縁膜を形成する。
まず、上記の図５〜図８の工程を経た化合物半導体領域１３０（化合物半導体層１００）上に、図２３に示すように、ネガ型のレジスト組成物３００をスピンコート法により形成し、形成したレジスト組成物３００の熱処理を行う。この熱処理は、レジスト組成物３００に含まれる溶媒成分を乾燥させる程度の、比較的低温の熱処理でよい。
次いで、図２４に示すように、形成するＴ型のゲート電極１１０の、下部１１０ａの側壁となる領域（上部１１０ｂを下から支える領域）に対応した領域のレジスト組成物３００に対し、所定のエネルギー線４００を照射する。レジスト組成物３００では、エネルギー線４００の照射部位が硬化し、現像液に不溶となる。エネルギー線４００の照射後、その未照射部位を現像液で除去することで、図２４に示すような凹部３００ｂｂを有する絶縁膜パターン（レジストパターン）３００ｂが形成される。
このように、ネガ型のレジスト組成物３００を用いると、化合物半導体領域１３０上に形成したレジスト組成物３００へのエネルギー線４００の照射とその後の現像処理で所定領域に絶縁膜パターン３００ｂを形成することができる。レジスト組成物３００の形成から絶縁膜パターン３００ｂの形成までに行う熱処理としては、レジスト組成物３００に含まれる溶媒成分を乾燥させる程度の比較的低温の熱処理を行えばよい。
図２３及び図２４に示したような絶縁膜パターン３００ｂの形成方法によれば、上記第１の例及び第２の例で述べたような比較的高温の熱処理、上記第２の例で述べたようなドライエッチングを行うことを要しない。そのため、比較的高温の熱処理及びドライエッチングを行うことで生じ得るショットキー接合部の損傷や、ドライエッチングを行うことで生じ得る絶縁膜パターン３００ｂのサイズのばらつき等を抑えることができる。
尚、レジスト組成物３００及びそれを用いた絶縁膜パターン３００ｂの形成方法の詳細については更に後述する。
絶縁膜パターン３００ｂの形成後は、図２５に示すように、化合物半導体領域１３０及び絶縁膜パターン３００ｂの上に、スピンコート法によりレジスト２２１を形成する。そして、図２６に示すように、レジスト２２１の露光及び現像を行い、Ｔ型のゲート電極１１０の上部１１０ｂを形成する領域に対応した領域に開口部２２１ａを形成する。これにより、ゲート電極形成用のマスクパターン２３３（絶縁膜パターン３００ｂ及びレジスト２２１）が形成される。尚、ここでは１層のレジスト２２１を用いてゲート電極形成用のマスクパターン２３３を形成したが、２層以上の積層構造としたレジスト２２１を用いてマスクパターン２３３を形成してもよい。
マスクパターン２３３の形成後は、図２７に示すように、化合物半導体領域１３０及びマスクパターン２３３の上に、電極材料１１１をスパッタ法により堆積する。マスクパターン２３３の開口（凹部３００ｂｂ及び開口部２２１ａ）内に進入した電極材料１１１は、絶縁膜パターン３００ｂの凹部３００ｂｂ内と、レジスト２２１の開口部２２１ａ内の絶縁膜パターン３００ｂ上面とに堆積される。これにより、Ｔ型のゲート電極１１０が形成される。即ち、絶縁膜パターン３００ｂの凹部３００ｂｂ内に堆積された部分がゲート電極１１０の下部１１０ａになり、レジスト２２１の開口部２２１ａ内の絶縁膜パターン３００ｂ上面に堆積された部分がゲート電極１１０の上部１１０ｂになる。また、電極材料１１１は、マスクパターン２３３の上面にも堆積する。
電極材料１１１の堆積後は、図２８に示すように、溶剤を用い、レジスト２２１及び不要な電極材料１１１（レジスト２２１上面に堆積された電極材料１１１）をリフトオフにより除去する。尚、リフトオフ後のゲート電極１１０は、その下部１１０ａ及び上部１１０ｂが絶縁膜パターン３００ｂで支えられるため、倒壊が回避される。
Ｔ型のゲート電極１１０は、図２９に示すように、絶縁膜パターン３００ｂよりも膜密度、耐湿性が高く、比較的高誘電率の絶縁膜２５０で覆う。このような絶縁膜２５０は、例えば、酸化シリコン等をＣＶＤ法で堆積して形成することができる。
この方法では、Ｔ型のゲート電極１１０の上部１１０ｂと化合物半導体領域１３０の間に比較的低誘電率の絶縁膜パターン３００ｂが形成されるため、それらの間の寄生容量を抑えることが可能になる。更に、比較的膜密度が低く耐湿性の低い絶縁膜パターン３００ｂを、より膜密度が高く耐湿性の高い絶縁膜２５０で覆うことで、絶縁膜パターン３００ｂの吸湿、クラックを抑えることが可能になる。寄生容量の影響、吸湿及びクラックの発生を抑え、性能、信頼性の高いＨＥＭＴを実現することが可能となる。
一例として、幅８０ｎｍの凹部３００ｂｂを設けた比誘電率２．５の絶縁膜パターン３００ｂにＴ型のゲート電極１１０を形成したＨＥＭＴでは、上記第１の例に従って形成されるＨＥＭＴに比べ、電流利得の遮断周波数が約２０％向上する。
以下、上記の方法で用いることのできるレジスト組成物３００の一例、及びそれを用いた絶縁膜パターン３００ｂの形成方法の一例について、更に説明する。
レジスト組成物３００は、シリコン原子又はゲルマニウム原子に結合したアルコキシ基を有するアルコキシ基含有化合物の、酸又はアルカリ存在下での加水分解及び縮合により得られる樹脂を、溶媒中に含む。このレジスト組成物３００は、エネルギー線４００が照射された部位が現像液に不溶となる、ネガ型のレジスト組成物である。
ここで、アルコキシ基含有化合物は、下記一般式（１）で表される。
Ｒ1 4-nＭ（ＯＲ2）n・・・（１）
式（１）中、Ｍは、シリコン（Ｓｉ）原子又はゲルマニウム（Ｇｅ）原子である。ｎは、１〜４の整数である。Ｒ1は、水素原子若しくはフッ素原子、又は炭素数１〜８のアルキル基、ビニル基、脂環族基、アリール基若しくはこれらの誘導体を表し、ｎが２以下では互いに同一でも異なっていてもよい。Ｒ2は、水素原子、炭素数１〜８のアルキル基、アリル基、ビニル基又は脂環族基を表し、ｎが２以上では互いに同一でも異なっていてもよい。
レジスト組成物３００に含まれる樹脂は、このような式（１）で表されるアルコキシ基含有化合物の１種又は複数種が用いられ、酸又はアルカリ存在下での加水分解及び縮合により形成される。
例えば、式（１）のＭがシリコン原子であるアルコキシ基含有化合物（シラン化合物）としては、テトラアルコキシシラン、トリアルコキキシシラン、メチルトリアルコキシシラン、エチルトリアルコキシシラン、プロピルトリアルコキシシラン、フェニルトリアルコキシシラン、ビニルトリアルコキシシラン、アリルトリアルコキシシラン、グリシジルトリアルコキシシラン、ジアルコキキシシラン、ジメチルジアルコキシシラン、ジエチルジアルコキシシラン、ジプロピルジアルコキシシラン、ジフェニルジアルコキシシラン、ジビニルジアルコキシシラン、ジアリルジアルコキシシラン、ジグリシジルジアルコキシシラン、フェニルメチルジアルコキシシラン、フェニルエチルジアルコキシシラン、フェニルプロピルトリアルコキシシラン、フェニルビニルジアルコキシシラン、フェニルアリルジアルコキシシラン、フェニルグリシジルジアルコキシシラン、メチルビニルジアルコキシシラン、エチルビニルジアルコキシシラン、プロピルビニルジアルコキシシラン等が挙げられる。更に、上記のようなシラン化合物中の、式（１）のＲ1に相当する基の水素原子をフッ素原子で置換したもの等が挙げられる。更に、上記のようなシラン化合物中の、式（１）のＲ1に相当するアルキル基、ビニル基、脂環族基又はアリール基の所定の水素原子を他の基（アリール基、エステル結合又はエーテル結合を有する基等）で置換したもの等が挙げられる。
また、式（１）のＭがゲルマニウム原子であるアルコキシ基含有化合物（ゲルマン化合物）としては、上記シラン化合物のシリコン原子をゲルマニウム原子に置き換えた化合物、即ち、テトラアルコキシゲルマン、トリアルコキキシゲルマン、メチルトリアルコキシゲルマン、エチルトリアルコキシゲルマン、プロピルトリアルコキシゲルマン、フェニルトリアルコキシゲルマン、ビニルトリアルコキシゲルマン、アリルトリアルコキシゲルマン、グリシジルトリアルコキシゲルマン、ジアルコキキシゲルマン、ジメチルジアルコキシゲルマン、ジエチルジアルコキシゲルマン、ジプロピルジアルコキシゲルマン、ジフェニルジアルコキシゲルマン、ジビニルジアルコキシゲルマン、ジアリルジアルコキシゲルマン、ジグリシジルジアルコキシゲルマン、フェニルメチルジアルコキシゲルマン、フェニルエチルジアルコキシゲルマン、フェニルプロピルトリアルコキシゲルマン、フェニルビニルジアルコキシゲルマン、フェニルアリルジアルコキシゲルマン、フェニルグリシジルジアルコキシゲルマン、メチルビニルジアルコキシゲルマン、エチルビニルジアルコキシゲルマン、プロピルビニルジアルコキシゲルマン等が挙げられる。更に、上記のようなゲルマン化合物中の、式（１）のＲ1に相当する基の水素原子をフッ素原子で置換したもの等が挙げられる。更に、上記のようなゲルマン化合物中の、式（１）のＲ1に相当するアルキル基、ビニル基、脂環族基又はアリール基の所定の水素原子を他の基（アリール基、エステル結合又はエーテル結合を有する基等）で置換したもの等が挙げられる。
レジスト組成物３００に含まれる樹脂（上記のようなアルコキシ基含有化合物の１種又は複数種を用いて形成される樹脂）の重量平均分子量（Ｍｗ）は、５００〜５０，０００，０００が好ましく、７，０００〜４８，０００，０００がより好ましい。重量平均分子量が５００を下回ると、樹脂の沸点が低くなり、前述及び後述の溶媒の乾燥を主目的として行う熱処理の際に、樹脂骨格が開裂したり、開裂した成分が蒸発したりしてしまうことがある。また、重量平均分子量が５０，０００，０００を上回ると、溶媒への溶解性（或いは溶媒による希釈性）が低下することがある。
レジスト組成物３００中の上記樹脂の含有量は、１０質量％〜７０質量％が好ましく、２０質量％〜６０質量％がより好ましい。
レジスト組成物３００に含まれる溶媒は、上記樹脂が溶解するものであれば、特に限定されない。溶媒には、例えば、シクロヘキサノン、メチルイソブチルケトン、メチルエチルケトン、メチルセロソルブ、エチルセロソルブ、オクタン、デカン、プロピレングリコール、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、ジエチレングリコール、プロピレングリコール、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリオールモノプロピロエーテル等が用いられる。
上記のような樹脂及び溶媒を含むレジスト組成物３００には、酸やアルカリ等に対する耐薬品性、及び耐湿性を高めるために、骨格に炭化水素を含むシリコーン化合物等を添加してもよい。このような添加化合物としては、例えば、ポリジメチルカルボシラン、ポリヒドロメチルカルボシラン、ポリジエチルカルボシラン、ポリヒドロエチルカルボシラン、ポリカルボシラスチレン、ポリフェニルメチルカルボシラン、ポリジフェニルカルボシラン、ポリジメチルシルフェニレンシロキサン、ポリメチルシルフェニレンシロキサン、ポリジエチルシルフェニレンシロキサン、ポリエチルシルフェニレンシロキサン、ポリジプロピルシルフェニレンシロキサン、ポリプロピルシルフェニレンシロキサン、ポリフェニルシルフェニレンシロキサン、ポリジフェニルシルフェニレンシロキサン、ポリフェニルメチルシルフェニレンシロキサン、ポリフェニルエチルシルフェニレンシロキサン、ポリフェニルプロピルシルフェニレンシロキサン、ポリエチルメチルシルフェニレンシロキサン、ポリメチルプロピルシルフェニレンシロキサン、ポリエチルプロピルシルフェニレンシロキサン等が挙げられる。
このような添加化合物の添加量は、レジスト組成物３００の上記樹脂１００重量部に対して０．１重量部から２００重量部が好ましい。添加化合物の添加量が０．１重量部を下回ると、耐薬品性、耐湿性の効果が得られないことがある。添加化合物の添加量が２００重量部を上回ると、このレジスト組成物３００から形成される絶縁膜パターン３００ｂの機械的強度が低下することがある。
レジスト組成物３００の形成方法は、特に限定されるものではない。例えば、上記のようなシラン化合物、ゲルマン化合物等を、溶媒（上記のような溶媒）に溶解した後、以下の式（１Ａ）に示すような加水分解、並びに、式（２Ａ）及び式（２Ｂ)に示すような縮合を進行させることで、形成することができる。
Figure 2014183094
Figure 2014183094
Figure 2014183094
加水分解及び縮合には、酸又はアルカリ、例えば強酸又は強アルカリの触媒が用いられる。触媒には、有機酸又は有機アルカリを用いることができる。有機酸又は有機アルカリとしては、例えば、１分子中に脂肪族、脂環族及び芳香族の少なくともいずれかの炭化水素を含む化合物が用いられる。有機酸の化合物の例としては、マレイン酸、酢酸、スルホン酸、トルエンスルホン酸等が挙げられ、これらは１種単独で使用しても２種以上を併用してもよい。有機アルカリの化合物の例としては、ピリジン、トリエチルアミン、テトラアルキルアンモニウムハイドロオキサイド（ＴＡＡＯＨ）等が挙げられ、これらは１種単独で使用しても２種以上を併用してもよい。
尚、テトラアルキルアンモニウムハイドロオキサイドとしては、テトラメチルアンモニウムハイドロオキサイド、テトラエチルアンモニウムハイドロオキサイド、テトラプロピルアンモニウムハイドロオキサイド、テトラブチルアンモニウムハイドロオキサイド、テトラｎ−オクチルアンモニウムハイドロオキサイド、ｎ−ヘキサデシルトリメチルアンモニウムハイドロオキサイド、ｎ−オクタデシルトリメチルアンモニウムハイドロオキサイド等が挙げられる。これらは１種単独で使用しても２種以上を併用してもよい。
溶媒中では、酸又はアルカリの存在下で、式（１Ａ）に示すように、末端にアルコキシ基を有する分子（シラン化合物若しくはゲルマン化合物のモノマ又は重合体）が加水分解され、末端にシラノール基を有する分子と、アルコールが生成される。更に、溶媒中では、式（２Ａ）に示すように、末端にシラノール基を有する分子同士の縮合により、主鎖、或いは主鎖と側鎖に原子Ｍを含む骨格を有する樹脂と、水が生成される。また、溶媒中では、式（２Ｂ）に示すように、末端にシラノール基を有する分子と末端にアルコキシ基を有する分子との縮合により、主鎖、或いは主鎖と側鎖に原子Ｍを含む骨格を有する樹脂と、アルコールが生成される。
このような加水分解及び縮合の進行により、原子Ｍを含む骨格を有する樹脂が溶媒中に生成される。生成される樹脂には、原子Ｍを含む骨格が線状に延びた分子構造を有するもの、原子Ｍを含む骨格が３次元的に広がった分子構造を有するもの、籠状の分子構造を有するもの等が含まれ得る。加水分解及び縮合の条件（モノマ、溶媒、触媒の種類や量等）により、絡み合うように延びた分子構造を有する樹脂、３次元的に広がった分子構造を有する樹脂、籠状の分子構造を有する樹脂が、単独で或いは複数種混ざり合って、溶媒中に生成される。溶媒中では、生成された樹脂が複数のクラスタを形成し、クラスタの樹脂の隙間には、溶媒、触媒、加水分解及び縮合により生じたアルコール等が含まれる。
このような方法を用いて、レジスト組成物３００を得ることができる。尚、必要に応じ、得られたレジスト組成物３００から一定量の溶媒やアルコール等を除去したり、或いは溶媒を添加したりして、レジスト組成物３００中の樹脂の含有量を調整するようにしてもよい。
図３０はレジスト組成物の一例を模式的に示す図である。
図３０に例示するレジスト組成物３００は、樹脂３０１のクラスタ３０１Ａ、及び溶媒３０２を含む。ここでは一例として、籠状の分子構造を有する樹脂３０１のクラスタ３０１Ａが溶媒３０２中に分散している様子を模式的に図示している。尚、クラスタ３０１Ａは、この図３０のように各々が溶媒３０２中に分散する場合のほか、複数が凝集体となって溶媒３０２中に分散する場合もある。
溶媒３０２中には、樹脂３０１のクラスタ３０１Ａのほか、樹脂３０１の形成に用いられた触媒が含まれる。触媒は、酸又はアルカリであり、このような触媒存在下でのシラン化合物、ゲルマン化合物の加水分解及び縮合により、樹脂３０１、クラスタ３０１Ａが生成される。加水分解及び縮合は、溶媒３０２中で部分的に起こり、レジスト組成物３００がゲル化することなく、樹脂３０１、クラスタ３０１Ａが生成される。
続いて、上記のようなレジスト組成物３００を用いた絶縁膜パターン３００ｂの形成方法について説明する。
図３１はレジスト組成物の塗布工程の一例を模式的に示す図である。
まず、図３１に示すように、上記のようなレジスト組成物３００を、基板上、即ち上記ＨＥＭＴの例で述べた化合物半導体領域１３０上に設ける。レジスト組成物３００は、塗布法によって化合物半導体領域１３０上に設ける。レジスト組成物３００は、ゲル化させずに一定の流動性を示すように形成しておくことで、このように塗布法によって化合物半導体領域１３０上に設けることができる。レジスト組成物３００の塗布は、上記のようなスピンコート法のほか、ディップコート法、ニーダーコート法、カーテンコート法、又はブレードコート法により行うことができる。塗布効率の観点では、スピンコート法、ディップコート法が好ましい。
このように化合物半導体領域１３０上にレジスト組成物３００を塗布した後、熱処理、エネルギー線４００の照射、及び現像を行う。
図３２は熱処理工程の一例を模式的に示す図である。
化合物半導体領域１３０上にレジスト組成物３００を塗布して形成した後、レジスト組成物３００中の溶媒３０２の乾燥を主目的とした熱処理を行う。この熱処理では、レジスト組成物３００内の溶媒３０２を完全に乾燥させることを要しない。熱処理の温度は、５０℃〜３００℃が好ましく、１００℃〜２５０℃がより好ましい。熱処理により、レジスト組成物３００内の樹脂３０１、クラスタ３０１Ａの周囲や隙間から溶媒３０２が蒸発（図３２に点線矢印で図示）したレジスト３００ａ（レジスト組成物３００）が化合物半導体領域１３０上に形成される。
尚、熱処理により溶媒３０２の蒸発が起こると、化合物半導体領域１３０上のレジスト３００ａの体積は収縮し得る。また、この熱処理の際には、樹脂３０１、クラスタ３０１Ａの再配置や凝集、溶媒３０２中の触媒の作用による樹脂３０１、クラスタ３０１Ａの結合（加水分解及び縮合）が生じ得る。
尚、図３１及び図３２に示した工程が、上記の図２３に示した工程に相当する。
図３３はエネルギー線照射工程の一例を模式的に示す図である。
熱処理を行って化合物半導体領域１３０上にレジスト３００ａを形成した後は、図３３に示すように、レジスト３００ａの所定部位に選択的にエネルギー線４００の照射を行う。レジスト３００ａに照射するエネルギー線４００には、赤外線、可視線、紫外線、エキシマレーザー線、Ｘ線、電子線等を用いる。
レジスト３００ａの所定部位にエネルギー線４００を照射すると、その照射部位のレジスト３００ａ内では溶媒３０２の蒸発が進行する。それと共に、エネルギー線４００の照射部位では、例えば残存する触媒の作用により、樹脂３０１のクラスタ３０１Ａ同士の間で式（１Ａ）、式（２Ａ）及び式（２Ｂ）に示したような加水分解及び縮合が進行する。このようなエネルギー線４００の照射による溶媒３０２の蒸発、並びにクラスタ３０１Ａ同士の加水分解及び縮合の進行により、エネルギー線４００の照射部位のレジスト３００ａは硬化（ゲル化）し、これによりパターン潜像が形成される。
パターン潜像のレジスト３００ａの硬化部位は、所定の現像液に不溶（ネガ）となる。レジスト３００ａの硬化部位には、エネルギー線４００の照射による溶媒３０２等の蒸発、並びに、樹脂３０１、クラスタ３０１Ａの加水分解及び縮合の進行によって、３次元的な樹脂３０１の網目構造が形成され、その隙間が空孔として形成される。
レジスト３００ａ内におけるクラスタ３０１Ａの加水分解及び縮合を促進するうえでは、エネルギー線４００として、紫外線、エキシマレーザー線、Ｘ線、電子線等の活性エネルギー線を用いることが好ましい。紫外線を用いる場合は、波長４５０ｎｍ以下のものが好ましい。エキシマレーザー線を用いる場合は、フッ化クリプトン（ＫｒＦ）エキシマレーザー光（波長２４８ｎｍ）、フッ化アルゴン（ＡｒＦ）エキシマレーザー光（１９３ｎｍ）、フッ素（Ｆ2）エキシマレーザー光（波長１５７ｎｍ）等が好ましい。
また、レジスト３００ａ内におけるクラスタ３０１Ａの加水分解及び縮合の促進、均一化を図るうえで、エネルギー線４００の照射後に更に、化合物半導体領域１３０を損傷させない程度の温度で熱処理を行ってもよい。
図３４は現像工程の一例を模式的に示す図である。
化合物半導体領域１３０上のレジスト３００ａに対するエネルギー線４００の照射後は、図３４に示すように、所定の現像液を用いてエネルギー線４００の未照射部位（レジスト３００ａの未硬化部位）を化合物半導体領域１３０上から溶解除去し、現像する。
用いる現像液の種類は、レジスト３００ａの未硬化部位を溶解することができるものであれば、特に制限されない。例えば、レジスト組成物３００に用いた溶媒３０２、水、アルカリ水溶液等を用いることができる。
尚、現像液に用いるアルカリとしては、水酸化ナトリウム、水酸化カリウム、ケイ酸ナトリウム、アンモニア等の無機アルカリ、エチルアミン、プロピルアミン等の第一級アミン、ジエチルアミン、ジプロピルアミン等の第二級アミン、トリメチルアミン、トリエチルアミン等の第三級アミン、ジエチルエタノールアミン、トリエタノールアミン等のアルコールアミン、テトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、テトラブチルアンモニウムヒドロキシド、トリエチルヒドロキシメチルアンモニウムヒドロキシド、トリメチルヒドロキシエチルアンモニウム等の第四級アンモニウムヒドロキシド等が挙げられる。
また、必要に応じ、アルカリ水溶液には、メチルアルコール、エチルアルコール、プロピルアルコール、エチレングリコール等の水溶性有機溶媒、界面活性剤、樹脂３０１の溶解抑止剤等を添加することができる。
このように所定の現像液を用いてレジスト３００ａの未硬化部位を溶解除去することにより、化合物半導体領域１３０上に、凹部３００ｂｂが形成された、空孔を含む絶縁膜パターン３００ｂが形成される。
尚、図３３及び図３４に示した工程が、上記の図２４に示した工程に相当する。
図３１〜図３４に示したような絶縁膜パターン３００ｂの形成方法では、レジスト組成物３００へのエネルギー線４００の照射とその後の現像処理でパターニングが行われるため、高温の熱処理、ドライエッチングが不要になる。そのため、熱処理及びドライエッチングによるショットキー接合部の損傷や絶縁膜パターン３００ｂのばらつき等が抑えられる。上記第２の例（図１６及び図１７）で述べたようなレジスト２１１の形成とそれをマスクにしたドライエッチングを不要とすることで、絶縁膜パターン３００ｂの形成、ＨＥＭＴの製造に要する工数、コストを低減することができる。
図３１〜図３４に示したようにして凹部３００ｂｂを有する絶縁膜パターン３００ｂを形成した後、上記の図２５〜図２９に示したような工程を実施することで、性能、信頼性の高いＨＥＭＴが、効率的に低コストで実現される。
また、上記第１の例及び第２の例（図１５及び図１６）で述べたようなテンプレート型の絶縁膜２４０の形成方法では、テンプレートが分解除去される時の通り道が空孔になり、絶縁膜２４０内に巨大な空孔や長く連なった空孔が形成される場合がある。このような空孔が形成されると、絶縁膜２４０の機械的強度が低下したり、絶縁膜２４０上に形成される電極材料１１１が空孔内に拡散したりして、ＨＥＭＴの性能、信頼性が低下する恐れがある。これに対し、絶縁膜パターン３００ｂの形成方法では、樹脂３０１、クラスタ３０１Ａを形成し結合させることで、３次元的な樹脂３０１の網目構造を形成し、溶媒３０２を除去して空孔を形成する。これにより、巨大な空孔や長く連なった空孔の形成を抑え、機械的強度の高い絶縁膜パターン３００ｂを形成することができる。
以上、レジスト組成物３００からの絶縁膜パターン３００ｂの形成について説明した。
ここで、絶縁膜パターン３００ｂに形成する空孔の径や密度は、レジスト組成物３００に用いる一般式（１）のアルコキシ基含有化合物の種類（分子構造、組み合わせ）、溶媒、触媒の種類や量等によって調整することができる。絶縁膜パターン３００ｂの空孔の径（平均孔径）としては、特に制限はなく、絶縁膜パターン３００ｂの用途に応じて適宜選択することができる。例えば、上記のようなＨＥＭＴに絶縁膜パターン３００ｂを形成する場合であれば、低誘電率化の観点から、空孔の径を１０ｎｍ以下とすることが好ましく、８ｎｍ以下とすることがより好ましい。尚、空孔の径は、例えば、透過型電子顕微鏡（ＴＥＭ）により観察し、測定することができる。
絶縁膜パターン３００ｂの厚みとしては、特に制限はなく、絶縁膜パターン３００ｂの用途に応じて適宜選択することができるが、空孔を含む低誘電率で均質性の良い絶縁膜パターン３００ｂを形成する観点では、２０ｎｍ〜３０００ｎｍ程度が好ましい。
また、レジスト組成物３００には、アルコキシ基含有化合物の加水分解及び縮合による樹脂３０１、クラスタ３０１Ａの生成、並びに、エネルギー線４００の照射による樹脂３０１、クラスタ３０１Ａの結合に作用する触媒が含まれる。この触媒に上記のような有機酸又は有機アルカリを用いると、絶縁膜パターン３００ｂの形成（エネルギー線４００の照射とレジスト３００ａの硬化）の際、樹脂３０１の分子構造における欠陥の発生（不均一性）を抑えることができる。また、触媒として有機アルカリを用いた場合には、絶縁膜パターン３００ｂの形成（エネルギー線４００の照射とレジスト３００ａの硬化）の際、有機酸を用いた場合に比べ、より密度の高い樹脂３０１の分子が形成されるため、機械的強度の向上を図ることができる。
尚、触媒には、このような有機酸又は有機アルカリのほか、硝酸、塩酸、硫酸等の無機酸を用いることもできる。
レジスト組成物３００及びそれから形成されるレジスト３００ａに含まれる樹脂３０１の分子構造の主骨格は、シリコン原子又はゲルマニウム原子となる。レジスト３００ａに照射するエネルギー線４００が電子線の場合には、電子線に対する感度が、レジスト３００ａ中の二次電子の発生量に依存する。そのため、エネルギー線４００が電子線の場合、ゲルマニウム原子を主骨格とする樹脂３０１、即ちゲルマン化合物を用いて形成された樹脂３０１を含むレジスト３００ａ、レジスト組成物３００では、電子線に対する高感度化を図ることができる。
また、エネルギー線４００に電子線を用いる場合、一般式（１）で表されるアルコキシ基含有化合物として、そのＲ1にアリール基又はその誘導体を含むものを用いると、電子線に対する感度を向上させることができる。例えば、一般式（１）のＲ1を、ベンゼン、ナフタレン、アントラセン、フェナントレン、トリフェニレン、ピレン、クリセン、ナフタセンから１個以上の水素原子を除いた基としたもの、より具体的には、１−ナフチル基、２−ナフチル基、１−アントラセニル基、２−アントラセニル基、１−フェナントリル基、２−フェナントリル基、３−フェナントリル基、１−ピレニル基等にしたものを用いる。Ｒ1にアリール基を有するアルコキシ基含有化合物を、レジスト組成物３００を形成する際の全部又は一部のアルコキシ基含有化合物に用いることで、電子線に対する感度の高いレジスト組成物３００、レジスト３００ａを形成することができる。
但し、一般式（１）のＲ1にアリール基を有するアルコキシ基含有化合物を、レジスト組成物３００の形成時の全アルコキシ基含有化合物に用いると、絶縁膜パターン３００ｂ内に形成される空孔が比較的少なくなる場合がある。そのような場合には、一般式（１）のＲ1にアリール基を有するアルコキシ基含有化合物に、Ｒ1にアルキル基、ビニル基、脂環族基といった有機官能基を有するアルコキシ基含有化合物を加える。或いは、Ｒ1にアリール基を有するアルコキシ基含有化合物に、アルコキシ基ＯＲ2の四官能体（ｎ＝４）であるアルコキシ基含有化合物を加える。或いは、Ｒ1にアリール基を有するアルコキシ基含有化合物に、Ｒ1にアルキル基等の有機官能基を有するアルコキシ基含有化合物と、アルコキシ基ＯＲ2の四官能体であるアルコキシ基含有化合物の双方を加える。このように、Ｒ1にアリール基を有する電子線感度の高いアルコキシ基含有化合物に、別種のアルコキシ基含有化合物を加えることで、レジスト組成物３００内、レジスト３００ａ内には、それらの共重合体が形成され、空孔の形成が促進されるようになる。また、このような複数種のアルコキシ基含有化合物を用いると、電子線照射によるレジスト３００ａの体積収縮が抑えられるようになる。
また、レジスト組成物３００に用いるアルコキシ基含有化合物には、所定のエネルギーが与えられることで分解（開裂）する分解性基を有するものを用いてもよい。例えば、１５０℃〜３５０℃での加熱、又はエネルギー線４００の照射により分解する分解性基を有するアルコキシ基含有化合物が用いられる。このような分解性基としては、例えば、一般式（１）のＲ1の官能基内にエステル結合及びエーテル結合の少なくともいずれかを含むものが好ましい。このような分解性基を有するアルコキシ基含有化合物を用いることで、レジスト組成物３００内には分解性基を有する樹脂３０１が生成され、その分解性基が所定温度の加熱又はエネルギー線４００の照射によって分解する。このように分解性基が分解された樹脂３０１の末端が新たな反応点となって更に重合が進行し、空孔の形成、膜密度の向上等を図ることができる。尚、分解性基の分解温度が１５０℃を下回ると、分解性基を導入することによる十分な空孔形成の効果が得られない場合がある。分解性基の分解温度が３５０℃を上回ると、レジスト３００ａのゲル化が進んで空孔が形成され難くなったり、樹脂３０１の骨格の大きな変性が生じたりする場合がある。
以下に、上記のようなレジスト組成物、レジスト組成物を用いた絶縁膜パターンの形成、及び絶縁膜パターンを用いたＨＥＭＴの製造について、実施例を示す。
〔実施例１〕
２０．８ｇ（０．１ｍｏｌ）のテトラエトキシシラン、１７．８ｇ（０．１ｍｏｌ）のメチルトリエトキシシラン、２４．８ｇ（０．１ｍｏｌ）の１−ナフチルトリメトキシシラン、４０ｇのメチルイソブチルケトンを２００ｍｌの反応容器に仕込んだ。この反応容器内に、４００ｐｐｍの硝酸水１６．２ｇ（０．９ｍｏｌ）を１０分間で滴下し、滴下終了後、２時間の熟成反応を行った。次に、硫酸マグネシウムを５ｇ添加して過剰の水分を除去した後、ロータリーエバポレータを用いて熟成反応により生成したエタノールを反応溶液が５０ｍｌになるまで除去した。得られた反応溶液にメチルイソブチルケトンを２０ｍｌ添加し、２００℃のオーブンでメチルイソブチルケトンを除去した。これにより、固形分濃度が１７．０ｗｔ％のレジスト組成物を得た。
〔実施例２〕
２５．３ｇ（０．１ｍｏｌ）のテトラエトキシゲルマン、２２．３ｇ（０．１ｍｏｌ）のメチルトリエトキシゲルマン、２４．８ｇ（０．１ｍｏｌ）の１−ナフチルトリメトキシシラン、４０ｇのメチルイソブチルケトンを２００ｍｌの反応容器に仕込んだ。この反応容器内に１％のテトラメチルアンモニウムハイドロオキサイド水溶液１６．２ｇ（０．９ｍｏｌ）を１０分間で滴下し、滴下終了後、２時間の熟成反応を行った。次に、硫酸マグネシウムを５ｇ添加して過剰の水分を除去した後、ロータリーエバポレータを用いて熟成反応により生成したエタノールを反応溶液が５０ｍｌになるまで除去した。得られた反応溶液にメチルイソブチルケトンを２０ｍｌ添加し、２００℃のオーブンでメチルイソブチルケトンを除去した。これにより、固形分濃度が１６．１ｗｔ％のレジスト組成物を得た。
〔実施例３〕
水素シルセスキオキサンのメチルイソブチルケトン溶液を準備し、これをメチルイソブチルケトンで希釈し、固形分濃度が１５．０ｗｔ％のレジスト組成物を得た。
〔実施例４〕
上記の図５〜図８及び図２３〜図２９に示した例に従い、ＨＥＭＴを形成した。
まず、図５に示したように、半絶縁性のＳｉＣ基板１２０上に、ＡｌＮ層１３１（バッファ層）、ＧａＮ層１３２（電子走行層）、ＡｌＧａＮ層１３３（電子供給層）及びＧａＮ層１３４（表面層）をＭＯＶＰＥ法で順にエピタキシャル成長させ、化合物半導体領域１３０を形成する。形成した化合物半導体領域１３０に対して選択的にＡｒを注入し、化合物半導体領域１３０を貫通してＳｉＣ基板１２０に達する素子分離領域１４０を形成する。
次いで、図６に示したように、化合物半導体領域１３０及び素子分離領域１４０の上に、ソース電極及びドレイン電極を形成する領域に対応した領域に開口部１５０ａを有するレジスト１５０を形成する。そして、図７に示したように、レジスト１５０をマスクにして、不活性ガス及び塩素（Ｃｌ2）ガス等の塩素系ガスを用いたドライエッチングを行い、開口部１５０ａに露出するＧａＮ層１３４をエッチングする。尚、このエッチングでは、ＡｌＧａＮ層１３３上にＧａＮ層１３４の一部が残っていてもよく、また、ＡｌＧａＮ層１３３の一部がエッチングされていてもよい。
次いで、図８に示したように、エッチングした領域にソース電極１６０ａ及びドレイン電極１６０ｂを形成する。その際は、例えば、まず、蒸着法により、膜厚２０ｎｍ程度のチタン（Ｔｉ）層と、膜厚２００ｎｍ程度のＡｌ層を順に形成する。そして、レジスト１５０を、その上に形成されたＴｉ層及びＡｌ層と共に除去する。その後、５５０℃程度でアニールを行い、ＡｌＧａＮ層１３３とソース電極１６０ａ及びドレイン電極１６０ｂとをオーミック接続する。
次いで、図２３に示したように、化合物半導体領域１３０上に、実施例１〜実施例３で得られたいずれかのネガ型のレジスト組成物３００をスピンコート法（２０００回転、３０秒）で塗布する。その後、１５０℃で熱処理を行い、レジスト組成物３００中の一定量の溶媒を乾燥させる。次いで、電子線描画法により、レジスト組成物３００にエネルギー線４００として電子線を照射し、幅３００ｎｍのラインパターンを、１００ｎｍの間隔を空けて２本描画する。その後、電子線の照射部位以外をテトラメチルアンモニウムハイドロオキサイド水溶液により除去（現像）し、図２４に示したような絶縁膜パターン３００ｂを形成する。
次いで、図２５に示したように、化合物半導体領域１３０及び絶縁膜パターン３００ｂの上に、スピンコート法により、２層構造のレジスト２２１を形成する。そして、電子線描画法により、まず２層構造のレジスト２２１の上層レジスト（日本ゼオン社製ＺＥＰ５２０−Ａ）に対する電子線照射と、メチルエチルケトン及びメチルイソブチルケトンの混合液を用いた現像により、上層レジストに幅０．６μｍの開口を形成する。更に、これをマスクとして、レジスト２２１の下層レジスト（マイクロケム社製ＰＭＧI）を、上層レジストの開口端から片側０．２μｍ後退した位置まで、テトラメチルアンモニウムハイドロオキサイド水溶液を用いてエッチングする。これにより、図２６に示したような断面テーパ状の開口部２２１ａを有するレジスト２２１を形成し、ゲート電極形成用のマスクパターン２３３（絶縁膜パターン３００ｂ及びレジスト２２１）を形成する。
次いで、図２７に示したように、化合物半導体領域１３０及びマスクパターン２３３の上に、電極材料１１１として、まず蒸着法により、膜厚１０ｎｍ程度のニッケル（Ｎｉ）層と、膜厚３００ｎｍの金（Ａｕ）層を順に堆積する。これにより、Ｔ型のゲート電極１１０を形成する。
次いで、図２８に示したように、加温した有機溶剤を用い、レジスト２２１及び不要な電極材料１１１をリフトオフにより除去する。そして、図２９に示したように、ＣＶＤ法により、絶縁膜パターン３００ｂよりも耐湿性の高い絶縁膜２５０を堆積し、Ｔ型のゲート電極１１０及び絶縁膜パターン３００ｂを絶縁膜２５０で覆う。
以上のように図２３〜図２９に示した例に従い、実施例１〜実施例３のレジスト組成物３００を用いてそれぞれＨＥＭＴを形成し、それらの高温通電実験を実施した。また、比較のため、図９〜図１５に示した例に従って形成したＨＥＭＴ（比較例）についても同様に高温通電実験を実施した。
実施例１〜実施例３のレジスト組成物３００を用いたいずれのＨＥＭＴも、１６０℃のピンチオフ通電において、ゲートリーク電流及びピンチオフ電流の増大傾向は見られなかった。一方、比較例のＨＥＭＴでは、通電開始後４０分程度で、ゲートリーク電流及びピンチオフ電流が増加に転じた。これはＨＥＭＴの劣化を示している。これらの結果より、実施例１〜実施例３のレジスト組成物３００を用い、図２３〜図２９に示した例に従って形成したＨＥＭＴは、高い信頼性を有していると言うことができる。
尚、以上の説明では、レジスト組成物３００から形成される絶縁膜パターン３００ｂ上にＴ型のゲート電極１１０を設け、これらをより高耐湿の絶縁膜２５０で覆った構造を有するＨＥＭＴを例にした。このような構造は、ＨＥＭＴのほか、Ｔ型のゲート電極を設けるＭＩＳ（Metal Insulator Semiconductor）トランジスタ等、他の形態のトランジスタにも同様に適用可能である。
様々な半導体装置内の、寄生容量が生じ得る部位の絶縁膜、例えば上記図１〜図３に示したような絶縁膜２０に、レジスト組成物３００から形成される絶縁膜パターン３００ｂを適用することで、性能、信頼性の高い半導体装置を実現することができる。
１Ａ，１Ｂ，１Ｃ 構造部
１０，１０ａ 基板
１１，１１ａ 主面
２０，４０，２４０，２５０ 絶縁膜
３０，５０ａ，５０ｂ 導電部
１００ 化合物半導体層
１１０ ゲート電極
１１０ａ 下部
１１０ｂ 上部
１１１ 電極材料
１２０ ＳｉＣ基板
１３０ 化合物半導体領域
１３１ ＡｌＮ層
１３２，１３４ ＧａＮ層
１３３ ＡｌＧａＮ層
１４０ 素子分離領域
１５０，２１０，２１１，２２０，２２１，３００ａ レジスト
１５０ａ，２１０ａ，２１１ａ，２２０ａ，２２１ａ，２４０ａ 開口部
１６０ａ ソース電極
１６０ｂ ドレイン電極
２３１，２３２，２３３ マスクパターン
３００ レジスト組成物
３００ｂ 絶縁膜パターン
３００ｂｂ 凹部
３０１ 樹脂
３０１Ａ クラスタ
３０２ 溶媒
４００ エネルギー線

Claims (14)

  1. 基板と、
    前記基板の第１面の一部に配設された第１絶縁膜と、
    前記第１絶縁膜の表面に配設された第１導電部と、
    前記第１面、前記第１絶縁膜及び前記第１導電部を覆い、前記第１絶縁膜よりも高い耐湿性を有する第２絶縁膜と
    を含むことを特徴とする半導体装置。
  2. 前記第１絶縁膜は、前記第１面に達する開口部を有し、
    前記第１導電部は、前記第１絶縁膜の上面及び前記開口部内に配設されることを特徴とする請求項１に記載の半導体装置。
  3. 前記基板の前記一部に埋設された第２導電部を含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記基板上に配設された第３導電部を含み、
    前記第１導電部は、前記第３導電部との間に前記第１絶縁膜を挟んで、前記第１絶縁膜の側面に配設され、
    前記第２絶縁膜は、前記第１面、前記第１絶縁膜、前記第１導電部及び前記第３導電部を覆うことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１絶縁膜は、多孔質の絶縁膜であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 基板の第１面の一部に第１絶縁膜を配設する工程と、
    前記第１絶縁膜の表面に第１導電部を配設する工程と、
    前記第１面、前記第１絶縁膜及び前記第１導電部を覆い、前記第１絶縁膜よりも高い耐湿性を有する第２絶縁膜を配設する工程と
    を含むことを特徴とする半導体装置の製造方法。
  7. 前記第１絶縁膜を配設する工程は、前記第１絶縁膜に、前記第１面に達する開口部を形成する工程を含み、
    前記第１導電部を配設する工程は、前記第１絶縁膜の上面及び前記開口部内に前記第１導電部を配設する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１絶縁膜を配設する工程前に、前記基板の前記一部に第２導電部を埋設する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記基板上に第３導電部を配設する工程を含み、
    前記第１導電部を配設する工程は、前記第１導電部を、前記第３導電部との間に前記第１絶縁膜を挟んで、前記第１絶縁膜の側面に配設する工程を含み、
    前記第２絶縁膜を配設する工程は、前記第２絶縁膜で、前記第１面、前記第１絶縁膜、前記第１導電部及び前記第３導電部を覆う工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記第１絶縁膜を配設する工程は、
    溶媒と、前記溶媒中に設けられ、シリコン原子又はゲルマニウム原子に結合したアルコキシ基を有するアルコキシ基含有化合物の、酸又はアルカリ存在下での加水分解及び縮合により得られる樹脂とを含み、エネルギー線の照射部位が現像液に不溶となるレジスト組成物を準備する工程と、
    準備された前記レジスト組成物を前記基板の前記第１面に配設する工程と、
    配設された前記レジスト組成物の、前記一部に対応する領域に、前記エネルギー線を照射する工程と、
    前記レジスト組成物の前記エネルギー線の未照射部を、前記現像液を用いて前記基板上から除去する工程と
    を含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
  11. 前記アルコキシ基含有化合物は、下記一般式で表され、
    前記樹脂は、前記アルコキシ基含有化合物の少なくとも１種の加水分解及び縮合により得られることを特徴とする請求項１０に記載の半導体装置の製造方法。
    Ｒ1 4-nＭ（ＯＲ2）n・・・（１）
    〔式（１）中、Ｍは、シリコン原子又はゲルマニウム原子であり、ｎは、１〜４の整数である。Ｒ1は、水素原子若しくはフッ素原子、又は炭素数１〜８のアルキル基、ビニル基、脂環族基、アリール基若しくはこれらの誘導体を表し、ｎが２以下では互いに同一でも異なっていてもよい。Ｒ2は、水素原子、炭素数１〜８のアルキル基、アリル基、ビニル基又は脂環族基を表し、ｎが２以上では互いに同一でも異なっていてもよい。〕
  12. 前記誘導体は、アリール基を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記誘導体は、エステル結合又はエーテル結合を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 準備される前記レジスト組成物は、前記溶媒中に酸又はアルカリの化合物を含むことを特徴とする請求項１０乃至１３のいずれかに記載の半導体装置の製造方法。
JP2013055227A 2013-03-18 2013-03-18 半導体装置及び半導体装置の製造方法 Active JP6268725B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013055227A JP6268725B2 (ja) 2013-03-18 2013-03-18 半導体装置及び半導体装置の製造方法
US14/173,906 US9496222B2 (en) 2013-03-18 2014-02-06 Semiconductor device including insulating films with different moisture resistances and fabrication method thereof
TW103104052A TWI563664B (en) 2013-03-18 2014-02-07 Semiconductor device and semiconductor device fabrication method
CN201410066965.0A CN104064590B (zh) 2013-03-18 2014-02-26 半导体器件及半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013055227A JP6268725B2 (ja) 2013-03-18 2013-03-18 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014183094A true JP2014183094A (ja) 2014-09-29
JP6268725B2 JP6268725B2 (ja) 2018-01-31

Family

ID=51523874

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013055227A Active JP6268725B2 (ja) 2013-03-18 2013-03-18 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9496222B2 (ja)
JP (1) JP6268725B2 (ja)
CN (1) CN104064590B (ja)
TW (1) TWI563664B (ja)

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034022A (ja) * 1983-08-05 1985-02-21 Hitachi Chem Co Ltd 半導体装置の絶縁層の製造法
JPH04291733A (ja) * 1991-03-20 1992-10-15 Dainippon Printing Co Ltd ＧａＡｓデバイス及びＴ字型ゲート電極の作成方法
JPH08291733A (ja) * 1995-04-20 1996-11-05 Suzuki Motor Corp 内燃機関の蒸発燃料制御装置
JPH0964172A (ja) * 1995-08-18 1997-03-07 Sony Corp 半導体集積回路装置
JPH1092817A (ja) * 1996-09-10 1998-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10144670A (ja) * 1996-11-08 1998-05-29 Texas Instr Inc <Ti> 集積回路絶縁体及び方法
JPH11176839A (ja) * 1997-12-08 1999-07-02 Nec Corp 半導体装置及びその製造方法
JPH11219955A (ja) * 1997-11-17 1999-08-10 Texas Instr Inc <Ti> 誘電率の小さな埋め込まれた誘電体をダマシーン処理工程の中に組み込む方法とその構造体
JP2008244001A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 窒化物半導体装置
JP2009283915A (ja) * 2008-05-09 2009-12-03 Cree Inc 浅いイオン注入された領域を含む半導体デバイスとその形成方法
JP2010010489A (ja) * 2008-06-27 2010-01-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2010192500A (ja) * 2009-02-16 2010-09-02 Seiko Epson Corp 半導体装置
JP2010205837A (ja) * 2009-03-02 2010-09-16 Mitsubishi Electric Corp 電界効果型トランジスタ及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168962A (ja) 1992-08-19 1994-06-14 Mitsubishi Electric Corp 電界効果型半導体装置及びその製造方法
US6365521B1 (en) * 1997-12-31 2002-04-02 Intel Corporation Passivation for tight metal geometry
JPH11233527A (ja) 1998-02-18 1999-08-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000124228A (ja) 1998-10-15 2000-04-28 Toshiba Corp 半導体装置の製造方法
JP3484108B2 (ja) 1999-09-10 2004-01-06 株式会社東芝 半導体装置の製造方法
US6514881B1 (en) * 2000-05-23 2003-02-04 Texas Instruments Incorporated Hybrid porous low-K dielectrics for integrated circuits
KR100471401B1 (ko) * 2002-12-27 2005-03-10 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법
JP4422643B2 (ja) 2005-03-28 2010-02-24 三井化学株式会社 多孔質フィルムの製造方法ならびに層間絶縁膜、半導体材料および半導体装置
JP5162823B2 (ja) * 2005-12-08 2013-03-13 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2010056156A (ja) 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2012053243A (ja) 2010-08-31 2012-03-15 Fujifilm Corp 感光性組成物、パターン形成材料、並びに、これを用いた感光性膜、パターン形成方法、パターン膜、反射防止膜、絶縁膜、光学デバイス及び電子デバイス

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034022A (ja) * 1983-08-05 1985-02-21 Hitachi Chem Co Ltd 半導体装置の絶縁層の製造法
JPH04291733A (ja) * 1991-03-20 1992-10-15 Dainippon Printing Co Ltd ＧａＡｓデバイス及びＴ字型ゲート電極の作成方法
JPH08291733A (ja) * 1995-04-20 1996-11-05 Suzuki Motor Corp 内燃機関の蒸発燃料制御装置
JPH0964172A (ja) * 1995-08-18 1997-03-07 Sony Corp 半導体集積回路装置
JPH1092817A (ja) * 1996-09-10 1998-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10144670A (ja) * 1996-11-08 1998-05-29 Texas Instr Inc <Ti> 集積回路絶縁体及び方法
JPH11219955A (ja) * 1997-11-17 1999-08-10 Texas Instr Inc <Ti> 誘電率の小さな埋め込まれた誘電体をダマシーン処理工程の中に組み込む方法とその構造体
JPH11176839A (ja) * 1997-12-08 1999-07-02 Nec Corp 半導体装置及びその製造方法
JP2008244001A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 窒化物半導体装置
JP2009283915A (ja) * 2008-05-09 2009-12-03 Cree Inc 浅いイオン注入された領域を含む半導体デバイスとその形成方法
JP2010010489A (ja) * 2008-06-27 2010-01-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2010192500A (ja) * 2009-02-16 2010-09-02 Seiko Epson Corp 半導体装置
JP2010205837A (ja) * 2009-03-02 2010-09-16 Mitsubishi Electric Corp 電界効果型トランジスタ及びその製造方法

Also Published As

Publication number Publication date
US20140264826A1 (en) 2014-09-18
TW201442239A (zh) 2014-11-01
TWI563664B (en) 2016-12-21
JP6268725B2 (ja) 2018-01-31
US9496222B2 (en) 2016-11-15
CN104064590A (zh) 2014-09-24
CN104064590B (zh) 2017-05-17

Similar Documents

Publication Publication Date Title
KR101427469B1 (ko) 반도체 집적 회로의 제조 방법
JP6206096B2 (ja) 半導体装置の製造方法
JP6221279B2 (ja) レジスト組成物の製造方法及びパターン形成方法
TW201100591A (en) Etching solution and method for producing a trench isolation structure using the same
TWI660071B (zh) 半導體裝置的形成方法及化學溶液
TWI388006B (zh) 基材之蝕刻方法
US10837115B2 (en) Pre-treatment composition before etching SiGe and method of fabricating semiconductor device using the same
JP6268725B2 (ja) 半導体装置及び半導体装置の製造方法
US11495460B2 (en) Method for forming semiconductor structure by patterning resist layer having inorganic material
CN110808208B (zh) 一种t型纳米栅的制备方法
JP6715597B2 (ja) 感光性樹脂組成物及び半導体デバイス製造方法
WO2014109087A1 (ja) 半導体装置の製造方法
US20200332414A1 (en) Mehtod of thin film deposition in trenches
KR20180085575A (ko) 패턴 형성 방법 및 반도체 소자
JP5660150B2 (ja) 化合物半導体装置の製造方法
CN111446289B (zh) 基于石墨烯覆盖层的氮化镓器件结构及其制备方法
JP2009004504A (ja) 化合物半導体装置とその製造方法
TW514993B (en) Method for making GaN MOSFET
KR101096219B1 (ko) 반도체 소자 제조 방법
CN117690796A (zh) 一种氮化镓器件的有源区隔离方法及氮化镓器件结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171218

R150 Certificate of patent or registration of utility model

Ref document number: 6268725

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150