JPH1092817A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH1092817A
JPH1092817A JP8239403A JP23940396A JPH1092817A JP H1092817 A JPH1092817 A JP H1092817A JP 8239403 A JP8239403 A JP 8239403A JP 23940396 A JP23940396 A JP 23940396A JP H1092817 A JPH1092817 A JP H1092817A
Authority
JP
Japan
Prior art keywords
film
insulating film
semiconductor device
metal
metal wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8239403A
Other languages
English (en)
Other versions
JP3305211B2 (ja
Inventor
Toshiki Yabu
俊樹 薮
Mizuki Segawa
瑞樹 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17044263&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH1092817(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP23940396A priority Critical patent/JP3305211B2/ja
Priority to US08/925,442 priority patent/US5989992A/en
Priority to EP97115629A priority patent/EP0831529B1/en
Priority to DE69739354T priority patent/DE69739354D1/de
Priority to KR1019970046524A priority patent/KR100411782B1/ko
Publication of JPH1092817A publication Critical patent/JPH1092817A/ja
Priority to US09/387,834 priority patent/US6232656B1/en
Publication of JP3305211B2 publication Critical patent/JP3305211B2/ja
Application granted granted Critical
Priority to US10/438,348 priority patent/USRE39932E1/en
Priority to US11/984,551 priority patent/USRE41980E1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 金属配線層の狭ピッチの部分における寄生容
量の小さい、カバレジ不良のない、かつボンディングパ
ッド用開口部からの吸湿のない半導体装置及びその製造
方法を提供する。 【解決手段】 下地となる層間絶縁膜11の上に形成さ
れた複数の金属配線12が形成されている。各金属配線
12間を誘電率の低いシリコン酸化膜で構成される埋め
込み絶縁膜13で埋めることにより、金属配線の寄生容
量を低減する。埋め込み絶縁膜の上に耐吸湿性の高いシ
リコン窒化膜で構成されるパシベーション膜14を形成
することによりカバレジ不良を解消する。埋め込み絶縁
膜13及びパシベーション膜14からなる表面保護膜2
0の一部に形成された開口部20a内にボンディングパ
ッド15が埋め込まれ、埋め込み絶縁膜13が露出しな
いようにすることで、開口部からの吸湿を防止する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、最上層に金属配線
層及びパシベーション膜を有する半導体装置及びその製
造方法に関するもので、特に、ボンディングパッド及び
表面保護膜の構造の改良に関する。
【0002】
【従来の技術】近年、半導体装置は微細化が進み、チッ
プ当たりの素子密度を向上させ、さらに動作速度の高速
化を図るため、多層配線構造を有する半導体装置が要求
されている。以下、従来の多層配線構造を有する半導体
装置の例について説明する。
【0003】図18は従来の半導体装置の最上層配線付
近における構造を説明するための断面図である。同図に
示す状態では、半導体基板やその上に配設されるトラン
ジスタ等の素子の図示は省略されている。また、一般的
には、半導体基板上には何層かの層間絶縁膜と金属配線
とが形成されているが、それらの部材の図示も省略し、
最上の金属配線12,その下地となる層間絶縁膜11及
びこれらの上方の部材のみを図示することにする。
【0004】図18に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してなる最上層の金属配線
12が形成され、さらに、下地の層間絶縁膜11と金属
配線12を覆うように表面保護膜21が形成されてい
る。ここでは、薄いシリコン酸化膜からなる下地絶縁膜
19とシリコン窒化膜からなるパシベーション膜14と
の多層膜により表面保護膜21が構成されている。さら
に、金属配線12と同じ金属膜で形成されたボンディン
グパッド15が設けられており、表面保護膜21に、数
十μm四方の開口部21aを設け、この開口部21aに
露出したボンディングパッド15を介して外部との電気
的接続を図るのが通例となっている。
【0005】図19(a)〜(b)は、従来の半導体装
置の製造工程を示す断面図である。まず、図19(a)
に示すように、下地となる層間絶縁膜11の上に金属配
線12を形成し、その後、図19(b)に示すように、
層間絶縁膜11及び金属配線12の上に下地絶縁膜19
とパシベーション膜14とを順次堆積する。その後、下
地絶縁膜19とパシベーション膜14とをパターニング
して開口部21aを形成することにより、図18に示す
半導体装置の構造が得られる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の構造では、以下のような問題があっ
た。すなわち、最上層に用いるパシベーション膜14を
構成するシリコン窒化膜は金属膜の融点よりも低い成膜
条件で堆積しなければならない。そのため、ステップカ
バレジが良くないプラズマ雰囲気のCVD法等を用いね
ばならず、狭ピッチ配線間の埋め込み特性は必ずしも良
くない。その結果、図20(a)に示すように、特に段
差凹部でカバレジ不良が発生し、吸湿などによる信頼性
不良を引き起こしやすいという問題があった。一方、図
20(b)に示すように、吸湿性を高めるべく下地絶縁
膜を形成せずに、誘電率の高いシリコン窒化膜からなる
パシベーション14のみを基板上に形成すると、素子の
微細化に伴い、狭ピッチの金属配線間に高誘電率の絶縁
膜が埋め込まれると、最上層の配線においても配線間の
寄生容量が増大して配線遅延が大きくなるという問題が
あった。
【0007】また、図21に示すように、ボンディング
パッド15の上の開口部21aに露出した下地絶縁膜1
9からの吸湿も同様に問題となる。
【0008】以上のような吸湿の問題は、パシベーショ
ン膜として、シリコン窒化膜の代わりに寄生容量の増大
を抑制するために誘電率は低いが吸湿性の高いフッ素ド
ープのシリコン酸化膜や有機SOG膜などを導入しよう
としている次世代の半導体装置でますます顕著になる。
【0009】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、特に金属配線層のうち狭ピッチの部
分における金属配線間の寄生容量の低減と、パシベーシ
ョン膜となるシリコン窒化膜を堆積する際のカバレジ不
良の解消と、ボンディングパッド用窓の開口部からの吸
湿を抑制することとを同時に実現し、もって、集積度,
信頼性及び性能の高い半導体装置及びその製造方法を提
供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項1〜14に記載される半導体装
置に関する手段と、請求項15〜24に記載される半導
体装置の製造方法に関する手段とを講じている。
【0011】本発明の半導体装置は、請求項1に記載さ
れるように、半導体素子が配設された半導体基板と、上
記半導体基板の上に形成された誘電体膜からなる層間絶
縁膜と、上記層間絶縁膜の上に形成された多数の金属配
線からなる金属配線層と、上記金属配線層の各金属配線
間の領域のうち少なくとも最小の間隔を有する領域を埋
める誘電率の低い誘電体膜からなる埋め込み絶縁膜と上
記金属配線層及び埋め込み絶縁膜を覆う耐吸湿性の高い
誘電体膜からなるパシベーション膜とにより構成される
表面保護膜と、上記表面保護膜に形成されたボンディン
グパッド用の開口部と、上記開口部に形成され外部との
電気的接続を行うためのボンディングパッドとを備え、
上記ボンディングパッドと上記表面保護膜内のパシベー
ション膜とにより、上記開口部において上記表面保護膜
内の埋め込み絶縁膜が表面に露出しないように覆われて
いるように構成されている。
【0012】これにより、以下の作用が得られる。ま
ず、金属配線層の狭ピッチの部分は誘電率の低い埋め込
み絶縁膜で埋め込まれているので、金属配線の寄生容量
を低減できる。また、誘電率の低い誘電体膜のカバレジ
はよいので、金属配線層の狭ピッチの部分におけるカバ
レジ不良を解消することができる。さらに、ボンディン
グパッドとパシベーション膜とにより、開口部において
埋め込み絶縁膜が露出しないように覆われているので、
開口部からの吸湿を防止することができる。
【0013】請求項2に記載されるように、請求項1に
おいて、上記埋め込み絶縁膜は上記層間絶縁膜及び上記
金属配線の上に形成され、上記パシベーション膜は上記
埋め込み絶縁膜の全面上に形成されており、上記開口部
は上記埋め込み絶縁膜及び上記パシベーション膜に形成
されて、上記金属配線層のうちの1つの金属配線を露出
させるように形成されており、上記ボンディングパッド
は、上記開口部における上記埋め込み絶縁膜の側面を覆
うように上記開口部に埋め込まれて、上記1つの金属配
線に接続されているように構成することができる。
【0014】請求項3に記載されるように、請求項2に
おいて、上記ボンディングパッドは、上記パシベーショ
ン膜の上面上に延在しているように構成することができ
る。
【0015】請求項2〜3のいずれによっても、上述の
請求項1の作用効果を発揮することができる。
【0016】請求項4に記載されるように、請求項3に
おいて、上記1つの金属配線の面積は、上記ボンディン
グパッドに比べて小さく形成されており、上記ボンディ
ングパッドは、上記パシベーション膜の上面上で上記半
導体基板上の半導体素子の上方に位置する領域まで延在
しているように構成することができる。
【0017】これにより、半導体装置の集積度を高める
ことができる。
【0018】請求項5に記載されるように、請求項2に
おいて、上記ボンディングパッドは、上記パシベーショ
ン膜の上面以下かつ上記埋め込み絶縁膜の上面を越える
高さ位置の上面を有するように上記開口部に埋め込まれ
ているように構成することができる。
【0019】これにより、ボンディングパッドが自己整
合的に形成されるので、製造工程の簡略化によってコス
トの低減を図ることができる。
【0020】請求項6に記載されるように、請求項2,
3,4又は5において、上記埋め込み絶縁膜と、上記層
間絶縁膜,金属配線との間に、高い耐吸湿性を有する誘
電体膜からなる下地防湿膜を介設することができる。
【0021】これにより、さらに大きな吸湿防止作用が
得られる。
【0022】請求項7に記載されるように、請求項1に
おいて、上記埋め込み絶縁膜は上記金属配線の間の領域
にのみ形成されており、上記パシベーション膜は、上記
埋め込み絶縁膜の上面と上記金属配線層の各金属配線の
上面とに接触して形成されており、上記開口部は、上記
パシベーション膜のみに形成されており、上記1つの金
属配線が上記ボンディングパッドとして機能するように
構成することができる。
【0023】請求項8に記載されるように、請求項1に
おいて、上記埋め込み絶縁膜及び上記パシベーション膜
は、上記各金属配線の間にのみ形成されており、上記金
属配線層の各金属配線のうちの1つの金属配線が上記ボ
ンディングパッドとして機能するように構成することが
できる。
【0024】請求項9に記載されるように、請求項7又
は8において、上記埋め込み絶縁膜と上記層間絶縁膜と
の間に、上記層間絶縁膜に対して高いエッチング選択比
を有する薄いエッチングストッパ膜を介設することがで
きる。
【0025】請求項7〜9により、ボンディングパッド
を構成するための金属膜を金属配線層の上に設ける必要
はないので、構成の簡素化及び製造工程の簡略化によ
り、コストが低減することになる。
【0026】請求項10に記載されるように、請求項7
において、上記埋め込み絶縁膜と、上記層間絶縁膜,上
記金属配線及びパシベーション膜との間に、高い耐吸湿
性を有する誘電体膜からなる下地防湿膜を介設すること
ができる。
【0027】これにより、請求項5と同じ作用効果が得
られることになる。
【0028】請求項11に記載されるように、請求項6
又は10において、上記下地防湿膜は、シリコン窒化膜
で構成されていることが好ましい。
【0029】請求項12に記載されるように、請求項
1,2,3,4,5,6,7,8,9又は10におい
て、上記下地絶縁膜は、シリコン酸化膜,フッ素ドープ
のシリコン酸化膜及び多孔質シリコン酸化膜のうち少な
くともいずれか1つの酸化膜、又は上記シリコン酸化
膜,フッ素ドープのシリコン酸化膜及び多孔質シリコン
酸化膜のうち少なくともいずれか1つの酸化膜と有機絶
縁膜との複合膜で構成されていることが好ましい。
【0030】請求項13に記載されるように、請求項
1,2,3,4,5,6,7,8,9又は10におい
て、上記下地絶縁膜の比誘電率は、少なくとも3.9以
下であることが好ましい。
【0031】請求項14に記載されるように、請求項
1,2,3,4,5,6,7,8,9又は10におい
て、上記パシベーション膜は、シリコン窒化膜で構成さ
れていることが好ましい。
【0032】本発明に係る第1の半導体装置の製造方法
は、請求項15に記載されるように、半導体素子と層間
絶縁膜とが形成された半導体基板の上に複数の金属配線
からなる金属配線層を形成する第1の工程と、上記層間
絶縁膜及び上記各金属配線の上に誘電率の低い誘電体膜
からなる埋め込み絶縁膜を堆積して、上記各金属配線の
間の領域のうち少なくとも最小間隔の領域を上記埋め込
み絶縁膜で埋め込み、かつ上記埋め込み絶縁膜の上に耐
吸湿性の高い誘電体膜からなるパシベーション膜を堆積
して、上記埋め込み絶縁膜及びパシベーション膜からな
る表面保護膜を形成する第2の工程と、上記表面保護膜
の一部を選択的に除去して、上記金属配線層のうちの1
つの金属配線の一部を露出させる開口部を形成する第3
の工程と、上記開口部の側面に露出している上記埋め込
み絶縁膜を少なくとも覆うように上記上記開口部を埋め
て上記1つの金属配線に接続される金属膜からなるボン
ディングパッドを形成する第4の工程とを備えている。
【0033】この方法により、請求項1の作用効果を発
揮し得る半導体装置を製造することができる。
【0034】請求項16に記載されるように、請求項1
5において、上記第4の工程では、上記開口部の内部及
び上記パシベーション膜の上に金属膜を堆積した後、こ
の金属膜をパターニングして、ボンディングパッドを形
成することができる。
【0035】請求項17に記載されるように、請求項1
6において、上記第1の工程では、上記ボンディングパ
ッドに接続される上記1つの金属配線面積が上記ボンデ
ィングパッドの面積より小さくなるように上記金属配線
層を形成し、上記第4の工程では、上記ボンディングパ
ッドを上記半導体基板上の半導体素子の上方に亘る領域
にまで延在するように形成することができる。
【0036】この方法により、特に集積度の高い半導体
装置を形成することができる。
【0037】請求項18に記載されるように、請求項1
6において、上記第1の工程では、上記ボンディングパ
ッドよりも大きい上記1つの金属配線を形成しておき、
上記第4の工程では、上記1つの金属配線の大部分を露
出させるように上記開口部を形成し、上記第4の工程で
は、上記開口部の内部及び上記パシベーション膜の上に
上記金属膜を堆積した後、上記パシベーション膜の上面
が露出するまで上記金属膜を除去して上記開口部にのみ
上記金属膜を残存させることにより、自己整合的に上記
ボンディングパッドを形成することができる。
【0038】請求項19に記載されるように、請求項1
5において、上記第1の工程では、上記ボンディングパ
ッドよりも大きい上記1つの金属配線を形成しておき、
上記第3の工程では、上記1つの金属配線の大部分を露
出させるように上記開口部を形成し、上記第4の工程で
は、選択的CVD法により上記金属膜を上記開口部の内
部に堆積して、自己整合的に上記ボンディングパッドを
形成することができる。
【0039】請求項18及び19の方法により、ボンデ
ィングパッド用金属膜をパターニングするためのマスク
を形成する工程が不要になるので、製造コストを低減す
ることができる。
【0040】請求項20に記載されるように、請求項1
5,16,17,18又は19において、上記第2の工
程の前に、上記層間絶縁膜及び上記各金属配線を覆う耐
吸湿性の高い誘電体膜からなる薄い下地防湿膜を堆積
し、上記第3の工程では、上記下地防湿膜の一部も選択
的に除去して上記開口部を形成することができる。
【0041】この方法により、特に耐吸湿性の高い半導
体装置を形成することができるとともに、耐吸湿性の高
い誘電体膜は一般に層間絶縁膜を構成するシリコン酸化
膜とのエッチング選択比も高いので、層間絶縁膜に悪影
響を与えることなく製造工程を進めることができる。
【0042】本発明の第2の半導体装置の製造方法は、
請求項21に記載されるように、半導体素子と層間絶縁
膜とが形成された半導体基板の上に複数の金属配線から
なる金属配線層を形成する第1の工程と、上記層間絶縁
膜及び上記各金属配線の上に誘電率の低い誘電体膜から
なる埋め込み絶縁膜を堆積した後、上記金属配線層の上
面が露出するまで上記埋め込み絶縁膜を除去することに
より、上記各金属配線の間の領域のみに上記埋め込み絶
縁膜を残存させて、上記各金属配線の間の領域を上記埋
め込み絶縁膜で埋め込む第2の工程と、上記埋め込み絶
縁膜及び上記各金属配線の上に耐吸湿性の高い誘電体膜
からなるパシベーション膜を堆積する第3の工程と、上
記パシベーション膜の一部を選択的に除去して、上記金
属配線層のうちの1つの金属配線の一部を露出させる開
口部を形成する第4の工程とを備え、上記1つの金属配
線をボンディングパッドとして機能させる方法である。
【0043】請求項22に記載されるように、請求項2
1において、上記第1の工程の後上記第2の工程の前
に、上記層間絶縁膜及び上記金属配線の上を覆う耐吸湿
性の高い誘電体膜からなる薄い下地防湿膜を形成する工
程をさらに備え、上記第4の工程では、上記下地防湿膜
の一部をも選択的に除去することができる。
【0044】本発明の第3の製造方法は、請求項23に
記載されるように、半導体素子と層間絶縁膜とが形成さ
れた半導体基板の上に上記層間絶縁膜に対して高いエッ
チング選択比を有するエッチングストッパ膜を形成する
第1の工程と、上記エッチングストッパ膜の上に誘電率
の低い誘電体膜からなる埋め込み絶縁膜を堆積する第2
の工程と、上記埋め込み絶縁膜の一部を選択的に除去し
て、金属配線を埋め込むための複数の溝を形成する第3
の工程と、上記溝の内部及び上記埋め込み絶縁膜の上に
金属膜を堆積した後、上記埋め込み絶縁膜の上面が露出
するまで上記金属膜を除去して、上記溝内に複数の金属
配線からなる金属配線層を形成する第4の工程と、上記
埋め込み絶縁膜及び上記各金属配線の上に耐吸湿性の高
い誘電体膜からなるパシベーション膜を堆積する第5の
工程と、上記パシベーションの一部を選択的に除去し
て、上記金属配線層の複数の金属配線のうち1つの金属
配線の一部を露出させる開口部を形成する第6の工程と
を備え、上記1つの金属配線をボンディングパッドとし
て機能させる方法である。
【0045】本発明の第4の半導体装置の製造方法は、
請求項24に記載されるように、半導体素子と層間絶縁
膜とが形成された半導体基板の上に上記層間絶縁膜に対
して高いエッチング選択比を有するエッチングストッパ
膜を形成する第1の工程と、上記エッチングストッパ膜
の上に誘電率の低い誘電体膜からなる埋め込み絶縁膜を
堆積する第2の工程と、上記埋め込み絶縁膜の上に耐吸
湿性の高い誘電体膜からなるパシベーション膜を堆積す
る第3の工程と、上記パシベーション膜及び上記埋め込
み絶縁膜の一部を選択的に除去して、金属配線を埋め込
むための複数の溝を形成する第4の工程と、上記溝の内
部及び上記パシベーション膜の上に金属膜を堆積した
後、上記パシベーション膜の上面が露出するまで上記金
属膜を除去して、上記溝内に埋め込まれた複数の金属配
線からなる金属配線層を形成する第5の工程とを備え、
上記1つの金属配線をボンディングパッドとして機能さ
せる方法である。
【0046】請求項20〜24の方法により、金属配線
層以外にボンディングパッド用金属膜を形成する工程
と、この金属膜をパターニングする工程とが不要になる
ので、製造コストを大幅に低減することができる。
【0047】
【発明の実施の形態】
(第1の実施形態)まず、第1の実施形態について説明
する。図1は、第1の実施形態における半導体装置の構
造を示す断面図である。ただし、同図に示す状態では、
半導体基板やその上に配設されるトランジスタ等の素子
の図示は省略されている。また、一般的には、半導体基
板上には何層かの層間絶縁膜と金属配線とが形成されて
いるが、それらの部材は本発明の特徴とは関係がないの
で、本実施形態及び後述の各実施形態においてすべて図
示を省略し、上層の金属配線12,その下地となる層間
絶縁膜11及びこれらの上方の部材のみを図示すること
にする。
【0048】図1に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、層間絶縁膜11と金属配線12を覆うよ
うに表面保護膜20が形成されている。ここで、表面保
護膜20は誘電率の低い絶縁膜(例えばTEOS膜)で
構成される埋め込み絶縁膜13と、誘電率が高く耐吸湿
性の高い絶縁膜(例えばシリコン窒化膜)で構成される
パシベーション膜14との複合膜となっている。この表
面保護膜20の直下の金属配線12のうち少なくとも最
小の配線間隔を有する場所においては誘電率の低い埋め
込み絶縁膜13のみが埋め込まれている。また、ボンデ
ィングパッド15が上記複合膜からなる表面保護膜20
の開口部20aに埋め込まれて金属配線12に接続され
ているとともに、ボンディングパッド15は、開口部2
0a内において誘電率の低い埋め込み絶縁膜13の側面
を完全に被覆し、かつ、パシベーション膜14の上まで
引き出されている。
【0049】ここで、ボンディングパッド15は、パシ
ベーション膜14の上に露出して形成されるため、Cu
等の酸化されやすい金属よりもAl系やAu系合金を主
とする電極材料を用いるのが望ましい。
【0050】次に、この図1に示す半導体装置を形成す
るための製造工程について、図2(a)〜(d)を参照
しながら説明する。
【0051】まず、図2(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、さらにそ
の上に金属配線12を形成する。ここで、層間絶縁膜1
1にはプラズマ雰囲気でCVD堆積したTEOS膜(比
誘電率〜3.5)を用いており、埋め込み絶縁膜13の
表面は、化学的機械研磨(CMP)法等により平坦化さ
れている。また、金属配線12は、Ti系のバリアメタ
ル,Al系合金膜,Ti系の反射防止膜を各々約100
nm、1000nm、50nmの厚みで堆積した後パタ
ーニングすることにより形成されている。
【0052】次に、図2(b)に示すように、誘電率の
低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の高
いパシベーション膜14とを順次堆積し、これらの複合
膜からなる表面保護膜20を形成する。ここで、誘電率
の低い埋め込み絶縁膜13は、プラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率〜3.5)によ
り構成されている。また、パシベーション膜14は、プ
ラズマ雰囲気でCVDを行って堆積したシリコン窒化膜
(比誘電率〜7.5)により構成されている。TEOS
膜の厚みは800nmであり、シリコン窒化膜の厚みは
100nmである。このとき、上記金属配線12のうち
少なくとも最小配線間隔を有する場所においては誘電率
の低い埋め込み絶縁膜13のみで埋め込む。
【0053】ここで、図2(b)に示したように、シリ
コン窒化膜の堆積前に、埋め込み絶縁膜13の表面が化
学的機械研磨(CMP)法等を用いて半導体基板全域に
わたって平坦化されていればなおよい。その場合には、
事前に堆積膜厚を1500nm程度に厚くしておき、7
00nm程度研磨して仕上がり膜厚を800nmにす
る。このように、金属配線12の微細な領域が誘電率の
低い埋め込み絶縁膜13で埋め込まれることにより、上
層に形成するパシベーション膜14は段差部のカバレジ
不良を考慮する必要がなく、ピンホールやクラックの発
生、局所的なストレス増大などの心配が不要となり、パ
シベーション膜14の膜厚を必要最小限の厚さに設定す
ることができる。
【0054】続いて、図2(c)に示すように、各膜1
3、14からなる表面保護膜20のうちボンディングパ
ッドを形成する領域に開口部20aを形成する。さら
に,図2(d)に示すように、表面保護膜20の開口部
20aを埋め込むとともに、パシベーション膜14の上
まで延びる金属膜15xを堆積する。ここで、金属膜1
5aは、Ti系のバリアメタル,Al系合金等が用いら
れ,Ti系の反射防止膜を各々約100nm、1000
nm、50nmの厚みで堆積することにより形成されて
いる。
【0055】以下の工程は省略するが、図2(d)に示
す金属膜15xをパターニングすることにより、図1に
示すボンディングパッド15が形成され、第1の実施形
態における半導体装置の構造が得られる。
【0056】なお、上述の本実施形態で使用した各部材
を構成する膜の膜種、膜厚は一例を示すものであって、
上記組成の材料以外の材料で構成してもよいことはいう
までもない。
【0057】また、本実施形態においては、ボンディン
グパッド15を形成する領域に金属膜15xを埋め込む
工程において、下方の金属配線12に対してボンディン
グパッド15の面積とほぼ同等の面積を有する開口部2
0aを形成している。
【0058】本実施形態によれば、金属配線12間の領
域のうち少なくとも狭ピッチの部分を低い誘電率の誘電
体膜(埋め込み絶縁膜13)で埋め込むことにより、配
線の寄生容量を低減するとともに、下地の厚い層間絶縁
膜11の上にパシベーション膜14となるシリコン窒化
膜を堆積することにより、カバレジ不良をなくすことが
できる。さらに、ボンディングパッド用の開口部20a
のパシベーション膜14及びその下地の埋め込み絶縁膜
13の露出部からの吸湿を抑制するために、露出部をボ
ンディングパッド15で遮蔽しているので、高信頼性か
つ高性能の半導体装置が得られることとなる。
【0059】(第2の実施形態)次に、第2の実施形態
について説明する。図3は第2の実施形態に係る半導体
装置の構造を示す断面図である。
【0060】本実施形態に係る半導体装置が図1に示す
第1の実施形態に係る半導体装置と異なるのは、パシベ
ーション膜14上に延びるボンディングパッド15の面
積が、表面保護膜20に形成された開口部20aの面積
及びボンディングパッドに15接続される配線の面積よ
りも大幅に大きい点である。言い換えると、金属配線1
2の占有面積が小さくなる。
【0061】したがって、本実施形態の半導体装置によ
り、上記第1の実施形態と同じ効果に加えて、最上層の
配線(金属配線12)と同一層で設けていたボンディン
グパッド15を異なる配線層(表面保護膜の上)に設け
ることにより、チップ内の大面積を占める入出力部の占
有面積を低減でき、設計の自由度が向上するなど集積度
の向上が図れるものである。
【0062】次に、図4(a)〜(d)は、第2の実施
形態における半導体装置の製造工程を示す断面図であ
る。本実施形態における製造工程は、基本的には図2
(a)〜(d)に示す工程と同じである。ただし、図4
(a)に示す工程において金属配線12のうちボンディ
ングパッド15に接続される金属配線の面積がボンディ
ングパッド15の面積比べて小さい点と、図4(c)に
示す工程において表面保護膜20に形成される開口部2
0aがボンディングパッドを形成する領域に比べ大幅に
小さい点と、図4(d)に示す工程において堆積される
ボンディングパッド用金属膜15xの厚みがかなり厚い
点とが異なる。すなわち、本実施形態の製造工程では、
図3に示すようにボンディングパッド15が素子領域の
上方に亘って存在することになるが、ボンディングパッ
ド15のパシベーション膜14の上に存在する部分の厚
みが厚いので、ワイヤボンディング等の際にボンディン
グパッドに印加される圧力によって下方の表面保護膜2
0等が悪影響を受けないように配慮されている。
【0063】以上のように、本実施形態によれば、第1
の実施形態と同じ高信頼性かつ高性能の半導体装置が得
られるという効果に加えて、素子領域の上方にも延在す
るようにボンディングパッド領域を形成することによ
り、半導体装置の集積度の向上を図ることができる。
【0064】(第3の実施形態)次に、第3の実施形態
について説明する。図5は、第3の実施形態に係る半導
体装置の構造を示す断面図である。
【0065】図5に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、層間絶縁膜11と金属配線12を覆うよ
うに表面保護膜20が形成されている。ここで表面保護
膜20は、誘電率の低い絶縁膜(例えばTEOS膜)で
構成される埋め込み絶縁膜13と、誘電率が高く耐吸湿
性の高い絶縁膜(例えばシリコン窒化膜)で構成される
パシベーション膜14との複合膜となっている。この表
面保護膜20の直下の金属配線12のうち少なくとも最
小配線間隔を有する場所においては誘電率の低い埋め込
み絶縁膜13のみが埋め込まれている。また、ボンディ
ングパッド15が表面保護膜20の開口部20aに埋め
込まれて金属配線12に接続されている。ただし、ボン
ディングパッド15は、開口部20a内において誘電率
の低い埋め込み絶縁膜13の側面を完全にあるいは少な
くとも下部側の一部を被覆しているが、パシベーション
膜14の上までは引き出されていない。その点が、第
1,第2の実施形態に係る半導体装置の構造と異なる。
言い換えると、ボンディングパッド15の表面は、パシ
ベーション膜14の表面と一致するか、もしくはその表
面よりも下方に位置するように形成されている。
【0066】ここで、ボンディングパッド15は、露出
して形成されるため、Cu等の酸化されやすい金属より
もAl系やAu系合金を主とする電極材料を用いるのが
望ましい。
【0067】次に、本実施形態に係る半導体装置を形成
するための製造工程について、図6(a)〜(d)を参
照しながら説明する。
【0068】まず、図6(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、さらにそ
の上に金属配線12を形成する。ここで、層間絶縁膜1
1にはプラズマ雰囲気でCVDを行って堆積したTEO
S膜(比誘電率〜3.5)を用いており、埋め込み絶縁
膜13の表面は、化学的機械研磨(CMP)法等により
平坦化されている。また、金属配線12は、Ti系のバ
リアメタル,Al系合金膜,Ti系の反射防止膜を各々
約100nm、1000nm、50nmの厚みで堆積し
た後パターニングすることにより形成されている。
【0069】次に、図6(b)に示すように、誘電率の
低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の高
いパシベーション膜14とを順次堆積し、これらの複合
膜からなる表面保護膜20を形成する。ここで、誘電率
の低い埋め込み絶縁膜13は、プラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率〜3.5)によ
り構成されている。また、パシベーション膜14は、プ
ラズマ雰囲気でCVDを行って堆積したシリコン窒化膜
(比誘電率〜7.5)により構成されている。TEOS
膜の厚みは800nmであり、シリコン窒化膜の厚みは
100nmである。このとき、金属配線12のうち少な
くとも最小配線間隔を有する場所においては誘電率の低
い埋め込み絶縁膜13のみで埋め込む。
【0070】ここで、図6(b)に示したように、シリ
コン窒化膜の堆積前に、埋め込み絶縁膜13の表面が化
学的機械研磨(CMP)法等を用いて半導体基板全域に
わたって平坦化されていればなおよい。その場合には、
事前に堆積膜厚を1500nm程度に厚くしておき、7
00nm程度研磨して仕上がり膜厚を800nmにす
る。このように、金属配線12の微細な領域が誘電率の
低い埋め込み絶縁膜13で埋め込まれることにより、上
層に形成するパシベーション膜14は段差部のカバレジ
不良を考慮する必要がなく、ピンホールやクラックの発
生、局所的なストレス増大などの心配が不要となり、パ
シベーション膜14の膜厚を必要最小限の厚さに設定す
ることができる。
【0071】続いて、図6(c)に示すように、2つの
膜13、14からなる表面保護膜20のうちボンディン
グパッドを形成する領域に開口部20aを形成する。さ
らに,図6(d)に示すように、保護膜20の開口部2
0aを埋め込むとともに、パシベーション膜14の上ま
で延びる金属膜15xを堆積する。ここで、金属膜15
xは、Ti系のバリアメタル,Al系合金等が用いら
れ,Ti系の反射防止膜を各々約100nm、1000
nm、50nmの厚みで堆積することにより形成されて
いる。
【0072】さらに、化学的機械研磨(CMP)法等に
より、少なくともパシベーション膜14の上面が露出す
るまで金属膜15xを除去することにより、新たなマス
ク工程を伴うことなく開口部20a内にのみ金属膜15
xを残存させて、自己整合的にボンディングパッド15
を形成することができる。これにより、図5又は図7に
示す本実施形態における半導体装置の構造が得られる。
【0073】本実施形態の製造工程によれば、上述の第
1の実施形態にの製造工程に比べて、ボンディングパッ
ド15を形成するパターニング工程におけるマスク工程
を1回削減でき極めて経済的である。
【0074】なお、ボンディングパッド15を形成する
領域に金属膜15xを埋め込む際、図6(d)に示す工
程の代わりに、表面保護膜20の開口部20a内に露出
した金属配線12の表面に対して選択的にタングステン
やアルミニウムなどを成長させるいわゆる選択的CVD
法を利用して、ボンディングパッド用金属膜15xを形
成してもよい。その場合にも、自己整合的にボンディン
グパッド15を形成できるので、化学的機械研磨(CM
P)法を用いるのと同等の効果が得られる。選択CVD
を行う際の金属膜15xの堆積膜厚は、ボンディングパ
ッド15を形成する領域の開口部20aにおける埋め込
み絶縁膜13の膜厚(ここでは800nm以上)であれ
ばよい。
【0075】本実施形態においては、ボンディングパッ
ド15を形成する領域に金属膜15xを埋め込む工程に
おいて、下方の金属配線12に対してボンディングパッ
ド領域とほぼ同等の面積を有する開口部20aを形成し
ている。さらに、金属膜15xは、複合膜からなる表面
保護膜20の少なくとも誘電率の低い埋め込み絶縁膜1
3を完全に被覆し、かつボンディングパッド15の表面
が、パシベーション膜14の表面と一致するか(図5に
示す構造)、もしくはその表面よりも下方に位置するよ
うに(図7に示す構造)形成されている。
【0076】以上のように、本実施形態によれば、第1
の実施形態と同じ高信頼性かつ高性能の半導体装置が得
られる効果に加えて、ボンディングパッド15を自己整
合的に表面保護膜20の開口部20aに埋設できるの
で、パターニングのためのマスク工程を1回削減でき極
めて経済的である。
【0077】(第4の実施形態)次に、第4の実施形態
について説明する。図8は、第4の実施形態に係る半導
体装置の構造を示す断面図である。
【0078】図8に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、金属配線12間には、シリコン窒化膜か
らなるエッチングストッパ膜16を介して誘電率の低い
絶縁膜(例えばTEOS膜)で構成される埋め込み絶縁
膜13が形成されている。言い換えると、金属配線12
が埋め込み絶縁膜13に埋設されるように形成されてい
る。埋め込み絶縁膜13と金属配線12の表面高さはほ
ぼ同一である。さらに、埋め込み絶縁膜13と金属配線
12とを覆うように、高誘電率で耐吸湿性の高いシリコ
ン窒化膜からなるパシベーション膜14が形成されてい
る。この埋め込み絶縁膜13とパシベーション膜14に
より表面保護膜20が形成されており、表面保護膜20
のうちパシベーション膜14のみに開口部20aが形成
されている。そして、1つの金属配線12の表面が露出
していて、この部分がボンディングパッド15となって
いる。
【0079】次に、本実施形態に係る半導体装置の製造
工程について、図9(a)〜(e)を参照しながら説明
する。
【0080】まず、図9(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、その上に
エッチングストッパ膜16(ここでは例えばシリコン窒
化膜)を堆積し、さらにその上に誘電率の低い埋め込み
絶縁膜13を堆積する。ここで、層間絶縁膜11にはプ
ラズマ雰囲気でCVDを行って堆積したTEOS膜(比
誘電率〜3.5)を用いている。また、誘電率の低い埋
め込み絶縁膜13には、プラズマ雰囲気でCVDを行っ
て堆積したTEOS膜(比誘電率〜3.5)を用いてお
り、堆積膜厚は600nmである。エッチングストッパ
膜16の膜厚はTEOS膜13とのエッチング選択比で
決まるが、ここでは選択比を20以上として30nmの
シリコン窒化膜を堆積している。また、下地の層間絶縁
膜11が十分平坦化されているものとして、その上の埋
め込み絶縁膜13の堆積時の平坦化は特に実施していな
い。
【0081】なお、この時点ではすでにエッチングスト
ッパ膜16の直下には下層配線との接続用ヴィアホール
が形成されている(図示せず)が、このエッチングスト
ッパ膜16はヴィアホール形成後に堆積してもよいし、
ヴィアホール形成前に堆積しておきヴィアホールへの金
属埋込み時のストッパ膜と兼用してもよい。
【0082】続いて、図9(b)に示すように、上記埋
め込み絶縁膜13に対してエッチングを行い、金属配線
埋め込み用の溝18を形成する。この時、埋め込み絶縁
膜13を、エッチングストッパ膜16との選択比を利用
して選択的に除去することができる。前述のようにヴィ
アホール形成前にエッチングストッパ膜16を形成して
いる場合はヴィアホールの上面がこの段階で開口する
が、ヴィアホールの形成後に埋め込み絶縁膜13の堆積
と同時にエッチングストッパ膜16を形成した場合は、
図9(b)に示すように、配線用溝18の底面に露出す
るエッチングストッパ膜16は直下に存在するヴィアホ
ールと接続するために除去する必要がある。
【0083】さらに、図9(c)に示すように、溝18
が形成された基板の全面上に金属配線用の金属膜12x
を堆積し、続いて、図9(d)に示すように、化学的機
械研磨(CMP)法等により、埋め込み絶縁膜13の上
面が露出するまで金属膜12xを除去する平坦化を行っ
て、埋め込み金属配線12及びボンディングパッド15
を形成する。金属配線用の金属膜12xを堆積する際、
広い溝18にも十分な膜厚で堆積できるように、Ti系
のバリアメタル及びAl系合金膜を各々約100nm、
600nmの厚みで堆積している。
【0084】次に、図9(e)に示すように、埋め込み
絶縁膜13及び金属配線12の上に高誘電率で耐吸湿性
の高いパシベーション膜14を形成し、ボンディングパ
ッドを形成する領域に開口部14aを形成して、図8に
示すような第4の実施形態の半導体装置が得られる。パ
シベーション膜14としてはプラズマ雰囲気でCVDを
行って堆積したシリコン窒化膜(比誘電率〜7.5)を
用いており、堆積膜厚は100nmである。
【0085】本実施形態によれば、金属配線12の微細
な領域が埋め込み絶縁膜13で囲まれていることによ
り、上層に形成するパシベーション膜14は段差部のカ
バレジ不良を全く考慮する必要がなく、ピンホールやク
ラックの発生、局所的なストレス増大などの心配が不要
でありパシベーション膜の膜厚を必要最小限の厚さに設
定することができる。したがって、第1の実施形態と同
様の高信頼性かつ高性能の半導体装置が得られる効果に
加えて、金属配線12及びボンディングパッド15を1
層のみで形成することができ、製造方法もシンプルであ
り工程数も短くでき、極めて有用である。
【0086】(第5の実施形態)次に、第5の実施形態
について説明する。図10は、第5の実施形態に係る半
導体装置の構造を示す断面図である。
【0087】図10に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成され、金属配線12間にはエッチングストッパ膜16
を介して誘電率の低い絶縁膜(例えばTEOS膜)で構
成される埋め込み絶縁膜13と誘電率が高く耐吸湿性の
高いパシベーション膜14とが形成されており、さらに
金属配線12が上記絶縁膜13及びパシベーション膜1
4に埋設されるように形成されている。そして、埋め込
み絶縁膜13及びパシベーション膜14からなる表面保
護膜20に開口部20aが形成されており、この開口部
20a内にある1つの金属配線12がボンディングパッ
ド15となっている。パシベーション膜14と金属配線
12の表面高さはほぼ同一である。このとき、金属配線
12の上面は、ボンディングパッド15となる部分だけ
でなく配置配線を提供する部分においても表面保護膜を
形成した状態で露出している。
【0088】次に、本実施形態に係る半導体装置の製造
工程について、図11(a)〜(e)を参照しながら説
明する。
【0089】まず、素子等が形成された基板上に層間絶
縁膜11を形成し、その上にエッチングストッパ膜16
(ここでは例えばシリコン窒化膜)を形成し、さらにそ
の上に、誘電率の低い埋め込み絶縁膜13と、誘電率が
高く耐吸湿性の高いパシベーション膜14とを順次堆積
する。ここで、層間絶縁膜11にはプラズマ雰囲気でC
VDを行って堆積したTEOS膜(比誘電率〜3.5)
を用いており、この層間絶縁膜11は、化学的機械研磨
(CMP)法等により平坦化されている。また、誘電率
の低い埋め込み絶縁膜13にはプラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率〜3.5)を用
いており、堆積膜厚は500nmである。パシベーショ
ン膜14としてはプラズマ雰囲気でCVDを行って堆積
したシリコン窒化膜(比誘電率〜7.5)を用いてお
り、堆積膜厚は100nmである。エッチングストッパ
膜16の膜厚は埋め込み絶縁膜13を構成するTEOS
膜とのエッチング選択比で決まるが、ここでは選択比を
20以上として30nmのシリコン窒化膜を堆積してい
る。また、層間絶縁膜11は十分平坦化されているもの
として、埋め込み絶縁膜13の平坦化は特に実施してい
ない。
【0090】なお、この時点ではすでにエッチングスト
ッパ膜16の直下には下層配線との接続用ヴィアホール
が形成されている(図示せず)が、このエッチングスト
ッパ膜16はヴィアホール形成後に堆積してもよいし、
ヴィアホール形成前に堆積しておきヴィアホールへの金
属埋込み時のストッパ膜と兼用してもよい。
【0091】続いて、図11(b)に示すように、パシ
ベーション膜14及び埋め込み絶縁膜13に対してエッ
チングを行い、金属配線埋め込み用の溝18及びボンデ
ィングパッド用の開口部20aを形成する。この時、埋
め込み絶縁膜13を、エッチングストッパ膜16との選
択比を利用して選択的に除去することができる。前述の
ようにヴィアホール形成前にエッチングストッパ膜16
を形成している場合はヴィアホールの上面がこの段階で
開口するが、ヴィアホールの形成後に埋め込み絶縁膜1
3の堆積と同時にエッチングストッパ膜16を形成した
場合は、図11(b)に示すように、配線用溝18の底
面に露出するエッチングストッパ膜16は直下に存在す
るヴィアホールと接続するために除去する必要がある。
【0092】さらに、図11(c)に示すように、溝1
8が形成された基板の全面上に金属配線用の金属膜12
xを堆積する。金属配線用の金属膜12xを堆積する
際、広い溝18にも十分な膜厚で堆積できるように、T
i系のバリアメタル及びAl系合金膜を各々約100n
m、600nmの厚みで堆積している。
【0093】その後の工程の図示は省略するが、続い
て、化学的機械研磨(CMP)法等により、溝18以外
の金属膜12xを除去し埋め込み金属配線12及びボン
ディングパッド15を形成する。これにより、図10に
示すような第5の実施形態の半導体装置が得られる。
【0094】本実施形態によれば、第4の実施形態と同
様の高信頼性かつ高性能の半導体装置が得られる効果に
加えて、金属配線12及びボンディングパッド15を1
層のみで形成することができ、さらに、第4の実施形態
に比べて、ボンディングパッド15を上方を開口させる
ための工程を省略できる利点がある。したがって、製造
方法も極めてシンプルで、かつ工程数も極めて短くでき
有用である。
【0095】(第6の実施形態)次に、第6の実施形態
について説明する。図12は、第6の実施形態における
半導体装置の構造を示す断面図である。
【0096】図12に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成されている。そして、金属配線12及び下地の層間絶
縁膜11は、耐吸湿性の高い膜(例えばシリコン窒化
膜)からなる下地防湿膜17により覆われている。そし
て、この下地防湿膜17の上に、誘電率の低い絶縁膜
(例えばTEOS膜)で構成される埋め込み絶縁膜13
と、誘電率が高く耐吸湿性の高い絶縁膜(例えばシリコ
ン窒化膜)で構成されるパシベーション膜14とが順次
堆積されている。すなわち、本実施形態では、下地防湿
膜17と埋め込み絶縁膜13とパシベーション膜14と
の複合膜により、表面保護膜20が形成されている。し
たがって、本実施形態では、金属配線12のうち少なく
とも最小配線間隔を有する場所において、誘電率の低い
埋め込み絶縁膜13と、誘電率が高いが厚みの薄い下地
防湿膜17とが埋め込まれている。
【0097】また、ボンディングパッド15が上記3つ
の膜13,14,17からなる表面保護膜20の開口部
20aに埋め込まれて金属配線12に接続されていると
ともに、ボンディングパッド15は、開口部20a内に
おいて誘電率の低い埋め込み絶縁膜13の側面を完全に
被覆し、かつ、パシベーション膜14の上まで引き出さ
れている。
【0098】ここで、ボンディングパッド15は、パシ
ベーション膜14の上に露出して形成されるため、Cu
等の酸化されやすい金属よりもAl系やAu系合金を主
とする電極材料を用いるのが望ましい。
【0099】次に、この図12に示す半導体装置を形成
するための製造工程について、図13(a)〜(d)を
参照しながら説明する。
【0100】まず、図13(a)に示すように、素子等
が形成された基板上に層間絶縁膜11を形成し、さらに
その上に金属配線12を形成する。ここで、層間絶縁膜
11にはプラズマ雰囲気でCVD堆積したTEOS膜
(比誘電率〜3.5)を用いており、埋め込み絶縁膜1
3の表面は、化学的機械研磨(CMP)法等により平坦
化されている。また、金属配線12は、Ti系のバリア
メタル,Al系合金膜,Ti系の反射防止膜を各々約1
00nm、1000nm、50nmの厚みで堆積した後
パターニングすることにより形成されている。下地防湿
膜17には、厚み30nm程度のシリコン窒化膜を用い
ている。
【0101】次に、図13(b)に示すように、誘電率
の低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の
高いパシベーション膜14とを順次堆積し、これらの複
合膜からなる表面保護膜20を形成する。ここで、誘電
率の低い埋め込み絶縁膜13は、プラズマ雰囲気でCV
Dを行って堆積したTEOS膜(比誘電率〜3.5)に
より構成されている。パシベーション膜14の組成は、
上記第1の実施形態で説明したとおりである。
【0102】ここで、図13(b)に示したように、シ
リコン窒化膜の堆積前に、埋め込み絶縁膜13の表面が
化学的機械研磨(CMP)法等を用いて半導体基板全域
にわたって平坦化されていればなおよい。その場合に
は、事前に堆積膜厚を1500nm程度に厚くしてお
き、700nm程度研磨して仕上がり膜厚を800nm
にする。このように、金属配線12の微細な領域が誘電
率の低い埋め込み絶縁膜13で埋め込まれることによ
り、上層に形成するパシベーション膜14は段差部のカ
バレジ不良を考慮する必要がなく、ピンホールやクラッ
クの発生、局所的なストレス増大などの心配が不要とな
り、パシベーション膜14の膜厚を必要最小限の厚さに
設定することができる。
【0103】続いて、図13(c)に示すように、表面
保護膜20のうちボンディングパッドを形成する領域に
開口部20aを形成する。さらに,図13(d)に示す
ように、表面保護膜20の開口部20aを埋め込むとと
もに、パシベーション膜14の上まで延びる金属膜15
xを堆積する。ここで、金属膜15xは、Ti系のバリ
アメタル,Al系合金膜,Ti系の反射防止膜を各々約
100nm、1000nm、50nmの厚みで堆積する
ことにより形成されている。
【0104】以下の工程は省略するが、図13(d)に
示す金属膜15xをパターニングすることにより、図1
2に示すボンディングパッド15が形成され、第6の実
施形態における半導体装置の構造が得られる。
【0105】なお、上述の本実施形態で使用した各部材
を構成する膜の膜種、膜厚は一例を示すものであって、
上記組成の材料以外の材料で構成してもよいことはいう
までもない。
【0106】また、本実施形態においては、ボンディン
グパッド15を形成する領域に金属膜15xを埋め込む
工程において、下方の金属配線12に対してボンディン
グパッド15の面積とほぼ同等の面積を有する開口部2
0aを形成している。
【0107】本実施形態によれば、基本的には第1の実
施形態と同様の効果を発揮することができ、特に、第1
の実施形態に比べ、下地防湿膜17の存在により防湿機
能をさらに向上させることができる。反面、金属配線1
2間の領域に低い誘電率の絶縁膜(埋め込み絶縁膜1
3)だけでなく下地防湿膜17が存在することになる
が、下地防湿膜17が誘電率の高い材料で構成されてい
ても、下地防湿膜17の厚みは極めて薄くてもよいの
で、第1の実施形態に比べて、配線間の容量がそれほど
上昇することはない。すなわち、従来の構造に比べる
と、配線の寄生容量を低減することができ、高信頼性か
つ高性能の半導体装置が得られることとなる。
【0108】(第7の実施形態)次に、第7の実施形態
について説明する。図14は、第7の実施形態に係る半
導体装置の構造を示す断面図である。
【0109】図14に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成され、さらに、金属配線12間には、耐吸湿性の高い
膜(例えばシリコン窒化膜)からなる下地防湿膜膜17
を介して誘電率の低い絶縁膜(例えばTEOS膜)で構
成される埋め込み絶縁膜13が形成されている。すなわ
ち、本実施形態では、下地防湿膜17と埋め込み絶縁膜
13とパシベーション膜14との複合膜により、表面保
護膜20が形成されている。したがって、本実施形態で
は、金属配線12のうち少なくとも最小配線間隔を有す
る場所において、誘電率の低い埋め込み絶縁膜13と下
地防湿膜17とが埋め込まれている。下地防湿と埋め込
み絶縁膜13との表面高さはほぼ同一である。さらに、
下地防湿膜17を介して埋め込み絶縁膜13と金属配線
12とを覆うように、高誘電率で耐吸湿性の高いシリコ
ン窒化膜からなるパシベーション膜14が形成されてい
る。さらに、このパシベーション膜14のうちボンディ
ングパッドを形成する領域には、開口部20aが形成さ
れており、金属配線12の一部はその表面が露出してい
て、この部分がボンディングパッド15となっている。
【0110】次に、本実施形態に係る半導体装置の製造
工程について、図15(a)〜(e)を参照しながら説
明する。
【0111】まず、図15(a)に示すように、素子等
が形成された基板上に層間絶縁膜11を形成し、さらに
その上に金属配線12を形成する。ここで、層間絶縁膜
11にはプラズマ雰囲気でCVD堆積したTEOS膜
(比誘電率〜3.5)を用いており、埋め込み絶縁膜1
3の表面は、化学的機械研磨(CMP)法等により平坦
化されている。また、金属配線12は、Ti系のバリア
メタル、Al系合金膜、Ti系の反射防止膜を各々約1
00nm、600nm、50nmの膜厚で堆積した後パ
ターニングすることにより形成されている。下地防湿膜
16は、厚み30nm程度のシリコン窒化膜により構成
されている。
【0112】次に、図15(b)に示すように、誘電率
の低い埋め込み絶縁膜13を堆積した後、化学的機械研
磨(CMP)法等を用いて、下地防湿膜17と埋め込み
絶縁膜13との表面を平坦化する。ここで、誘電率の低
い埋め込み絶縁膜13は、プラズマ雰囲気でCVDを行
って堆積したTEOS膜(比誘電率〜3.5)により構
成されている。また、TEOS膜の化学的機械研磨を行
って平坦化する際、下地防湿膜17を構成するシリコン
窒化膜がエッチングストッパとして機能する。
【0113】次に、図15(c)に示すように、下地防
湿膜17及び埋め込み絶縁膜13の上に高誘電率で耐吸
湿性の高いパシベーション膜14を形成し、ボンディン
グパッドを形成する領域に開口部20aを形成して、図
14に示すような第7の実施形態の半導体装置が得られ
る。パシベーション膜14としてはプラズマ雰囲気でC
VDを行って堆積したシリコン窒化膜(比誘電率〜7.
5)を用いており、堆積膜厚は100nmである。
【0114】本実施形態によれば、上述の第4の実施形
態の効果に加え、下地防湿膜17により防湿機能をより
確実に発揮することができる利点がある。
【0115】(第8の実施形態)上記第7の実施形態に
おいて、上記下地防湿膜17は必ずしも形成する必要が
ない。図16は、第8の実施形態に異例半導体装置の断
面図であり、上記第7の実施形態における半導体装置
(図14参照)の下地防湿膜17を省略した構造を有す
る。
【0116】また、図17(a)〜(c)は、本実施形
態に係る半導体装置の製造工程を示す断面図である。ま
ず、図17(a)に示すように、金属配線12を形成し
た後、基板の全面上に埋め込み絶縁膜13を堆積して、
基板全体を化学的機械研磨(CMP)法により平坦化し
て、各金属配線12間を埋め込み絶縁膜で埋込んで、図
17(b)に示す構造とする。次に、図17(c)に示
すように、埋め込み絶縁膜13と金属配線12との上に
パシベーション膜14を堆積し、その後、開口部20a
を形成することにより、図16に示す半導体装置の構造
が得られる。ただし、本実施形態における各部材の寸法
及び材料は、上記第7の実施形態で述べた通りでよい。
【0117】上記各実施形態において、パシベーション
膜14の下地に用いる埋め込み絶縁膜13は、シリコン
酸化膜またはフッ素ドープのシリコン酸化膜または多孔
質シリコン酸化膜、またはこれらのシリコン酸化膜の複
合膜、またはこれらのシリコン酸化膜と有機絶縁膜との
複合膜であり、比誘電率は少なくとも3.9以下である
ことが好ましい。この比誘電率が低ければ低いほど配線
の寄生容量が小さくなるので、回路性能を向上でき高性
能化に有用である。
【0118】また、埋め込み絶縁膜13の厚みは、金属
配線間の間隔の1/2以上であれば金属配線間の領域を
誘電率の低い誘電体膜で埋め込むことができるので、本
発明の効果を発揮することができる。ただし、下地防湿
膜を形成する場合には、金属配線間の間隔から下地防湿
膜の厚みの2倍を減じた値の1/2以上であればよい。
【0119】なお、上記各実施形態では、すべての金属
配線12の間の領域が埋め込み絶縁膜13で埋め込まれ
ているように構成したが、本発明はかかる実施形態に限
定されるものではなく、少なくとも最小の配線間隔を有
する領域が誘電率の低い誘電体膜からなる埋め込み絶縁
膜13で埋め込まれていればよい。したがって、例え
ば、金属配線層の上にシリコン酸化膜を堆積した後、異
方性エッチングを行って、配線間隔の小さい部分にのみ
埋め込み絶縁膜を残し、他の配線の側面にはサイドウォ
ールを形成してから、パシベーション膜を形成するよう
な構成とすることも可能である。その場合、配線間隔の
広い領域はほとんとシリコン窒化膜(パシベーション
膜)で占められるが、かかる領域では寄生容量も小さ
く、かつステップカバレジの不良も発生しないので、不
具合を生じることなく、本発明の効果を発揮することが
できる。
【0120】また、パシベーション膜14は、誘電率が
高く耐吸湿性の高いシリコン窒化膜で構成されているこ
とが好ましい。
【0121】
【発明の効果】請求項1〜14によれば、半導体装置の
最上層において、金属配線層の少なくとも狭ピッチの部
分を埋める誘電率の低い埋め込み絶縁膜とその上に形成
されたパシベーション膜とで構成される表面保護膜を備
え、ボンディングパッドが形成される開口部においてボ
ンディングパッドとパシベーション膜とにより埋め込み
絶縁膜が露出しないように覆う構成としたので、金属配
線の寄生容量の低減と、パシベーション膜のカバレジ不
良の解消と、開口部からの吸湿の防止という効果を併せ
て発揮することができる。
【0122】請求項15〜20によれば、半導体装置の
製造方法として、金属配線層の少なくとも狭ピッチの部
分を誘電率の低い埋め込み絶縁膜で埋め込み、その上に
パシベーション膜を形成した後、ボンディングパッドを
形成するとともに、ボンディングパッドが形成される開
口部において、ボンディングパッドとパシベーション膜
とにより埋め込み絶縁膜が露出しないように覆うように
したので、金属配線の寄生容量の小さい、パシベーショ
ン膜のカバレジ不良のない、開口部からの吸湿の小さい
半導体装置の製造方法を提供することができる。
【0123】請求項21〜24によれば、請求項15〜
20の製造工程のうち金属配線層の上にボンディングパ
ッド用金属膜を形成する工程を省略して、金属配線層の
うちの1つの金属配線がボンディングパッドとして機能
させるようにしたので、製造コストの大幅な低減を図る
ことができる。
【図面の簡単な説明】
【図1】第1の実施形態における半導体装置の断面図で
ある。
【図2】第1の実施形態における半導体装置の製造工程
を示す断面図である。
【図3】第2の実施形態における半導体装置の断面図で
ある。
【図4】第2の実施形態における半導体装置の製造工程
を示す断面図である。
【図5】第3の実施形態における半導体装置の断面図で
ある。
【図6】第3の実施形態における半導体装置の製造工程
を示す断面図である。
【図7】第3の実施形態の変形例における半導体装置の
断面図である。
【図8】第4の実施形態における半導体装置の断面図で
ある。
【図9】第4の実施形態における半導体装置の製造工程
を示す断面図である。
【図10】第5の実施形態における半導体装置の断面図
である。
【図11】第5の実施形態における半導体装置の製造工
程を示す断面図である。
【図12】第6の実施形態における半導体装置の断面図
である。
【図13】第6の実施形態における半導体装置の製造工
程を示す断面図である。
【図14】第7の実施形態における半導体装置の断面図
である。
【図15】第7の実施形態における半導体装置の製造工
程を示す断面図である。
【図16】第8の実施形態における半導体装置の断面図
である。
【図17】第8の実施形態における半導体装置の製造工
程を示す断面図である。
【図18】従来の半導体装置の構造を示す断面図であ
る。
【図19】従来の半導体装置の製造工程を示す断面図で
ある。
【図20】従来の半導体装置の問題点を説明するために
金属配線の狭ピッチの部分を詳細に示す断面図である。
【図21】従来の半導体装置の問題点を説明するために
ボンディングパッド付近を詳細に示す断面図である。
【符号の説明】
11 層間絶縁膜 12 金属配線 13 埋め込み絶縁膜 14 パシベーション膜 15 ボンディングパッド 16 エッチングストッパ膜 17 下地防湿膜 18 溝 20 表面保護膜 20a 開口部(ボンディングパッド用)
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成9年9月16日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその製造方法
【特許請求の範囲】
【請求項】 請求項1又は2記載の半導体装置におい
て、 上記第1の誘電体膜は上記層間絶縁膜及び上記金属配線
の上に形成され、上記第2の誘電体膜は上記第1の誘電
体膜の全面上に形成されており、 上記開口部は上記第1及び上記第2の誘電体膜を貫通し
、上記金属配線層のうちの少なくとも1つの金属配線
の一部を露出させるように形成されており、 上記ボンディングパッドは、上記開口部における上記
1の誘電体膜の側面を覆うように上記開口部に埋め込ま
れて、上記少なくとも1つの金属配線に接続されている
ことを特徴とする半導体装置。
【請求項】 請求項記載の半導体装置において、 上記ボンディングパッドは、上記第2の誘電体膜の上面
上に延在していることを特徴とする半導体装置。
【請求項】 請求項記載の半導体装置において、 上記ボンディングパッドは、上記少なくとも1つの金属
配線との接続部よりも大面積を有し、かつ第2の誘電体
の上面上で上記半導体基板上の半導体素子の上方に位
置する領域まで延在していることを特徴とする半導体装
置。
【請求項】 請求項記載の半導体装置において、 上記ボンディングパッドは、上記第2の誘電体膜の上面
位置以下かつ上記第1の誘電体膜の上面位置を越える高
さ位置の上面を有しながら上記開口部に埋め込まれてい
ることを特徴とする半導体装置。
【請求項】 請求項3〜6のうちいずれか1つに記載
の半導体装置において、 上記第1の誘電体膜と、上記層間絶縁膜,金属配線との
間には、吸湿防止用の第3の誘電体膜が介設されている
ことを特徴とする半導体装置。
【請求項】 請求項1又は2記載の半導体装置におい
て、 上記第1の誘電体膜は上記金属配線の間の領域にのみ形
成されており、 上記第2の誘電体膜は、上記第1の誘電体膜の上面と上
記金属配線層の各金属配線の上面とに接触して形成され
ており、 上記開口部は、上記第2の誘電体膜のみを貫通して形成
されており、少なくとも 1つの金属配線の一部が上記ボンディングパ
ッドとして機能することを特徴とする半導体装置。
【請求項】 請求項1又は2記載の半導体装置におい
て、 上記第1及び第2の誘電体膜は、上記各金属配線の間に
のみ形成されており、 上記金属配線層の各金属配線のうちの少なくとも1つの
金属配線の一部が上記ボンディングパッドとして機能す
ることを特徴とする半導体装置。
【請求項10】 請求項8又は9記載の半導体装置にお
いて、 上記第1の誘電体膜と上記層間絶縁膜との間には、上記
層間絶縁膜に対して高いエッチング選択比を有する薄い
エッチングストッパ膜が介設されていることを特徴とす
る半導体装置。
【請求項11】 請求項記載の半導体装置において、 上記第1の誘電体膜と、上記層間絶縁膜,上記金属配線
及び第2の誘電体膜との間には、吸湿防止用の第3の誘
電体膜が介設されていることを特徴とする半導体装置。
【請求項12】 請求項7又は11記載の半導体装置に
おいて、 上記第3の誘電体膜は、シリコン窒化膜で構成されてい
ることを特徴とする半導体装置。
【請求項13】 請求項1〜11のうちいずれか1つに
記載の半導体装置において、 上記第1の誘電体膜は、シリコン酸化膜,フッ素ドープ
のシリコン酸化膜及び多孔質シリコン酸化膜のうち少な
くともいずれか1つの酸化膜、又は上記シリコン酸化
膜,フッ素ドープのシリコン酸化膜及び多孔質シリコン
酸化膜のうち少なくともいずれか1つの酸化膜と有機絶
縁膜との複合膜で構成されていることを特徴とする半導
体装置。
【請求項14】 請求項1〜11のうちいずれか1つに
記載の半導体装置において、 上記第1の誘電体膜の比誘電率は、3.9以下であるこ
とを特徴とする半導体装置。
【請求項15】 請求項1〜11のうちいずれか1つに
記載の半導体装置において、 上記第2の誘電体膜は、シリコン窒化膜で構成されてい
ることを特徴とする半導体装置。
【請求項18】 請求項16又は17記載の半導体装置
の製造方法において、 上記第4の工程では、上記開口部の内部及び上記第2の
誘電体膜の上に金属膜を堆積した後、この金属膜をパタ
ーニングして、ボンディングパッドを形成することを特
徴とする半導体装置の製造方法。
【請求項19】 請求項18記載の半導体装置の製造方
法において、 記第4の工程では、上記ボンディングパッドを、上記
少なくとも1つの金属配線との接続部の面積よりも大き
く、かつ上記半導体基板上の半導体素子の上方に亘る領
域にまで延在するように形成することを特徴とする半導
体装置の製造方法。
【請求項20】 請求項18記載の半導体装置の製造方
法において、 記第4の工程では、上記開口部の内部及び上記第2の
誘電体膜の上に上記金属膜を堆積した後、上記第2の誘
電体膜の上面が露出するまで上記金属膜を除去して上記
開口部にのみ上記金属膜を残存させることにより、自己
整合的に上記ボンディングパッドを形成することを特徴
とする半導体装置の製造方法。
【請求項21】 請求項16又は17記載の半導体装置
の製造方法において、 記第4の工程では、選択的CVD法により上記金属膜
を上記開口部の内部に堆積して、自己整合的に上記ボン
ディングパッドを形成することを特徴とする半導体装置
の製造方法。
【請求項22】 請求項16〜21のうちいずれか1つ
記載の半導体装置の製造方法において、 上記第2の工程の前に、上記層間絶縁膜及び上記各金属
配線を覆う吸湿防止用の第3の誘電体膜薄く堆積し、 上記第3の工程では、上記開口部を上記第3の誘電体膜
の一部も貫通するように形成することを特徴とする半導
体装置の製造方法。
【請求項23半導体素子が形成された半導体基板上
の層間絶縁膜の上に複数の金属配線からなる金属配線層
を形成する第1の工程と、上記層間絶縁膜及び上記各金属配線の上に誘電率の低い
第1の誘電体膜を堆積した後、上記金属配線層の上面が
露出するまで上記第1の誘電体膜を除去することによ
り、上記各金属配線の間の領域のみに上記第1の誘電体
膜を残存させる 第2の工程と、 上記第1の誘電体膜及び上記各金属配線の上に上記第1
の誘電体膜よりも吸湿防止機能の高い第2の誘電体膜
堆積する第3の工程と、 上記第2の誘電体膜を貫通して、上記金属配線層のうち
少なくとも1つの金属配線の一部を露出させる開口部
を形成する第4の工程とを備え、 上記少なくとも1つの金属配線の一部をボンディングパ
ッドとして機能させることを特徴とする半導体装置の製
造方法。
【請求項24】 請求項23記載の半導体装置の製造方
法において、 上記第1の工程の後上記第2の工程の前に、上記層間絶
縁膜及び上記金属配線の上を覆う吸湿防止用の第3の誘
電体膜薄く形成する工程をさらに備え、 上記第4の工程では、上記開口部を上記第3の誘電体膜
をも貫通するように形成することを特徴とする半導体装
置の製造方法。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、最上層に金属配線
層及びパシベーション膜を有する半導体装置及びその製
造方法に関するもので、特に、ボンディングパッド及び
表面保護膜の構造の改良に関する。
【0002】
【従来の技術】近年、半導体装置は微細化が進み、チッ
プ当たりの素子密度を向上させ、さらに動作速度の高速
化を図るため、多層配線構造を有する半導体装置が要求
されている。以下、従来の多層配線構造を有する半導体
装置の例について説明する。
【0003】図18は従来の半導体装置の最上層配線付
近における構造を説明するための断面図である。同図に
示す状態では、半導体基板やその上に配設されるトラン
ジスタ等の素子の図示は省略されている。また、一般的
には、半導体基板上には何層かの層間絶縁膜と金属配線
とが形成されているが、それらの部材の図示も省略し、
最上の金属配線12,その下地となる層間絶縁膜11及
びこれらの上方の部材のみを図示することにする。
【0004】図18に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してなる最上層の金属配線
12が形成され、さらに、下地の層間絶縁膜11と金属
配線12を覆うように表面保護膜21が形成されてい
る。ここでは、薄いシリコン酸化膜からなる下地絶縁膜
19とシリコン窒化膜からなるパシベーション膜14と
の多層膜により表面保護膜21が構成されている。さら
に、金属配線12と同じ金属膜で形成されたボンディン
グパッド15が設けられており、表面保護膜21に、数
十μm四方の開口部21aを設け、この開口部21aに
露出したボンディングパッド15を介して外部との電気
的接続を図るのが通例となっている。
【0005】図19(a)〜(b)は、従来の半導体装
置の製造工程を示す断面図である。まず、図19(a)
に示すように、下地となる層間絶縁膜11の上に金属配
線12及びボンディングパッド15を形成し、その後、
図19(b)に示すように、層間絶縁膜11及び金属配
線12の上に下地絶縁膜19とパシベーション膜14と
を順次堆積する。その後、下地絶縁膜19とパシベーシ
ョン膜14とをパターニングして図18に示すような
口部21aを形成することにより、図18に示す半導体
装置の構造が得られる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の構造では、以下のような問題があっ
た。すなわち、最上層に用いるパシベーション膜14を
構成するシリコン窒化膜は金属膜の融点よりも低い成膜
条件で堆積しなければならない。そのため、ステップカ
バレジが良くないプラズマ雰囲気のCVD法等を用いね
ばならず、狭ピッチ配線間の埋め込み特性は必ずしも良
くない。その結果、図20(a)に示すように、特に段
差凹部でカバレジ不良が発生し、吸湿などによる信頼性
不良を引き起こしやすいという問題があった。一方、図
20(b)に示すように、吸湿性を高めるべく下地絶縁
膜を形成せずに、誘電率の高いシリコン窒化膜からなる
パシベーション14のみを基板上に形成すると、素子の
微細化に伴い、狭ピッチの金属配線間に高誘電率の絶縁
膜が埋め込まれることから、最上層の配線においても配
線間の寄生容量が増大して配線遅延が大きくなるという
問題があった。
【0007】また、図21に示すように、ボンディング
パッド15の上の開口部21aに露出した下地絶縁膜1
9からの吸湿も同様に問題となる。
【0008】以上のような吸湿の問題は、パシベーショ
ン膜として、シリコン窒化膜の代わりに寄生容量の増大
を抑制するために誘電率は低いが吸湿性の高いフッ素ド
ープのシリコン酸化膜や有機SOG膜などを導入しよう
としている次世代の半導体装置でますます顕著になる。
【0009】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、特に金属配線層のうち狭ピッチの部
分における金属配線間の寄生容量の低減と、パシベーシ
ョン膜となるシリコン窒化膜を堆積する際のカバレジ不
良の解消と、ボンディングパッド用窓の開口部からの吸
湿を抑制することとを併せて実現し、もって、集積度,
信頼性及び性能の高い半導体装置及びその製造方法を提
供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項1〜15に記載される半導体装
置に関する手段と、請求項16〜26に記載される半導
体装置の製造方法に関する手段とを講じている。
【0011】本発明の半導体装置は、請求項1に記載さ
れるように、半導体素子が配設された半導体基板と、上
記半導体基板の上に形成された誘電体膜からなる層間絶
縁膜と、上記層間絶縁膜の上に形成された複数の金属配
線からなる金属配線層と、上記金属配線層の各金属配線
間の領域のうち少なくとも一部の領域を埋める誘電率の
低い第1の誘電体膜と、上記金属配線層及び第1の誘電
体膜を覆う上記第1の誘電体膜よりも吸湿防止機能の高
い第2の誘電体膜とにより構成される表面保護膜と、上
記表面保護膜に形成されたボンディングパッド用の開口
部と、上記開口部に形成され外部との電気的接続を行う
ためのボンディングパッドとを備え、上記ボンディング
パッドと上記表面保護膜内の第2の誘電体膜とにより、
上記開口部において上記第1の誘電体膜が表面に露出し
ないように覆われている。
【0012】これにより、以下の作用が得られる。ま
ず、金属配線層の金属配線間の部分が誘電率の低い第1
の誘電体膜で埋め込まれているので、金属配線の寄生容
量を低減できる。さらに、ボンディングパッドと第2の
誘電体膜とにより、開口部において第1の誘電体膜が露
出しないように覆われているので、開口部からの吸湿を
防止することができる。
【0013】請求項2に記載されるように、請求項1に
おいて、上記第1の誘電体膜は、上記各金属配線間の領
域のうち少なくとも最小の間隔を有する領域を埋めてい
ることが好ましい。
【0014】これにより、金属配線層の狭ピッチの部分
は誘電率の低い第1の誘電体膜で埋め込まれているの
で、金属配線の寄生容量を低減できる。また、誘電率の
低い第1の誘電体膜のカバレジはよいので、金属配線層
の狭ピッチの部分におけるカバレジ不良を解消すること
ができる。
【0015】請求項に記載されるように、請求項1又
は2において、上記第1の誘電体膜は上記層間絶縁膜及
び上記金属配線の上に形成され、上記第2の誘電体膜は
上記第1の誘電体膜の全面上に形成されており、上記開
口部は上記第1及び上記第2の誘電体膜を貫通して、上
記金属配線層のうちの少なくとも1つの金属配線の一部
を露出させるように形成されており、上記ボンディング
パッドは、上記開口部における上記第1の誘電体膜の側
面を覆うように上記開口部に埋め込まれて、上記少なく
とも1つの金属配線に接続されているように構成するこ
とができる。
【0016】請求項に記載されるように、請求項
おいて、上記ボンディングパッドは、上記第2の誘電体
の上面上に延在しているように構成することができ
る。
【0017】請求項3〜4のいずれによっても、上述の
請求項1又は2の作用効果を発揮することができる。
【0018】請求項に記載されるように、請求項
おいて、上記ボンディングパッドは、上記少なくとも1
つの金属配線との接続部よりも大面積を有し、かつ第2
の誘電体膜の上面上で上記半導体基板上の半導体素子の
上方に位置する領域まで延在しているように構成するこ
とができる。
【0019】これにより、半導体装置の集積度を高める
ことができる。
【0020】請求項に記載されるように、請求項
おいて、上記ボンディングパッドは、上記第2の誘電体
の上面位置以下かつ上記第1の誘電体膜の上面位置
越える高さ位置の上面を有しながら上記開口部に埋め込
まれているように構成することができる。
【0021】これにより、ボンディングパッドが自己整
合的に形成されるので、製造工程の簡略化によってコス
トの低減を図ることができる。
【0022】請求項に記載されるように、請求項3〜
6のうちいずれか1つにおいて、上記第1の誘電体膜
と、上記層間絶縁膜,金属配線との間に、吸湿防止用の
第3の誘電体膜を介設することができる。
【0023】これにより、さらに大きな吸湿防止作用が
得られる。
【0024】請求項に記載されるように、請求項1又
は2において、上記第1の誘電体膜は上記金属配線の間
の領域にのみ形成されており、上記第2の誘電体膜は、
上記第1の誘電体膜の上面と上記金属配線層の各金属配
線の上面とに接触して形成されており、上記開口部は、
上記第2の誘電体膜のみを貫通して形成されており、
なくとも1つの金属配線の一部が上記ボンディングパッ
ドとして機能するように構成することができる。
【0025】請求項に記載されるように、請求項1又
は2において、上記第1及び第2の誘電体膜は、上記各
金属配線の間にのみ形成されており、上記金属配線層の
各金属配線のうちの少なくとも1つの金属配線の一部
上記ボンディングパッドとして機能するように構成する
ことができる。
【0026】請求項10に記載されるように、請求項
又は9において、上記第1の誘電体膜と上記層間絶縁膜
との間に、上記層間絶縁膜に対して高いエッチング選択
比を有する薄いエッチングストッパ膜を介設することが
できる。
【0027】請求項8〜10により、ボンディングパッ
ドを構成するための金属膜を金属配線層の上に設ける必
要はないので、構成の簡素化及び製造工程の簡略化によ
り、コストが低減することになる。
【0028】請求項11に記載されるように、請求項
において、上記第1の誘電体膜と、上記層間絶縁膜,上
記金属配線及び第2の誘電体膜との間に、吸湿防止用の
第3の誘電体膜を介設することができる。
【0029】これにより、請求項と同じ作用効果が得
られることになる。
【0030】請求項12に記載されるように、請求項
又は11において、上記第3の誘電体膜は、シリコン窒
化膜で構成されていることが好ましい。
【0031】請求項13に記載されるように、請求項
〜11のうちいずれか1つにおいて、上記第1の誘電体
は、シリコン酸化膜,フッ素ドープのシリコン酸化膜
及び多孔質シリコン酸化膜のうち少なくともいずれか1
つの酸化膜、又は上記シリコン酸化膜,フッ素ドープの
シリコン酸化膜及び多孔質シリコン酸化膜のうち少なく
ともいずれか1つの酸化膜と有機絶縁膜との複合膜で構
成されていることが好ましい。
【0032】請求項14に記載されるように、請求項
〜11のうちいずれか1つにおいて、上記第1の誘電体
の比誘電率は、3.9以下であることが好ましい。
【0033】請求項15に記載されるように、請求項
〜11のうちいずれか1つにおいて、上記第2の誘電体
はシリコン窒化膜で構成されていることが好ましい。
【0034】本発明に係る第1の半導体装置の製造方法
は、請求項16に記載されるように、半導体素子が形成
された半導体基板上の層間絶縁膜の上に複数の金属配線
からなる金属配線層を形成する第1の工程と、上記金属
配線層の上記各金属配線の間の領域のうち少なくとも一
部を誘電率の低い第1の誘電体膜で埋め込み、かつ上記
第1の誘電体膜の上に上記第1の誘電体膜よりも吸湿防
止機能の高い第2の誘電体膜を堆積して、上記第1及び
第2の誘電体膜からなる表面保護膜を形成する第2の工
程と、上記表面保護膜を貫通して、上記金属配線層のう
の少なくとも1つの金属配線の一部を露出させる開口
部を形成する第3の工程と、上記開口部の側面に露出し
ている上記第1の誘電体膜を少なくとも覆うように上記
開口部を埋めて上記少なくとも1つの金属配線に接続さ
れる金属膜からなるボンディングパッドを形成する第4
の工程とを備えている。
【0035】請求項17に記載されているように、請求
項16において、上記第2の工程では、上記各金属配線
の間の領域のうち少なくとも最小間隔を有する領域を上
記第1の誘電体膜で埋め込むことができる。
【0036】請求項16又は17の方法により、請求項
1又は2の作用効果を発揮し得る半導体装置を製造する
ことができる。
【0037】請求項18に記載されるように、請求項
6又は17において、上記第4の工程では、上記開口部
の内部及び上記第2の誘電体膜の上に金属膜を堆積した
後、この金属膜をパターニングして、ボンディングパッ
ドを形成することができる。
【0038】請求項19に記載されるように、請求項
において、上記第4の工程では、上記ボンディングパ
ッドを、上記少なくとも1つの金属配線との接続部の面
積よりも大きく、かつ上記半導体基板上の半導体素子の
上方に亘る領域にまで延在するように形成することがで
きる。
【0039】この方法により、特に集積度の高い半導体
装置を形成することができる。
【0040】請求項20に記載されるように、請求項
において、上記第4の工程では、上記開口部の内部及
び上記第2の誘電体膜の上に上記金属膜を堆積した後、
上記第2の誘電体膜の上面が露出するまで上記金属膜を
除去して上記開口部にのみ上記金属膜を残存させること
により、自己整合的に上記ボンディングパッドを形成す
ることができる。
【0041】請求項21に記載されるように、請求項
6又は17において、上記第4の工程では、選択的CV
D法により上記金属膜を上記開口部の内部に堆積して、
自己整合的に上記ボンディングパッドを形成することが
できる。
【0042】請求項20又は21の方法により、ボンデ
ィングパッド用金属膜をパターニングするためのマスク
を形成する工程が不要になるので、製造コストを低減す
ることができる。
【0043】請求項22に記載されるように、請求項
6〜21のうちいずれか1つにおいて、上記第2の工程
の前に、上記層間絶縁膜及び上記各金属配線を覆う吸湿
防止用の第3の誘電体膜薄く堆積し、上記第3の工程
では、上記開口部を上記第3の誘電体膜の一部も貫通す
るように形成することができる。
【0044】この方法により、特に耐吸湿性の高い半導
体装置を形成することができるとともに、耐吸湿性の高
第3の誘電体膜は一般に層間絶縁膜を構成するシリコ
ン酸化膜とのエッチング選択比も高いので、層間絶縁膜
に悪影響を与えることなく製造工程を進めることができ
る。
【0045】本発明の第2の半導体装置の製造方法は、
請求項23に記載されるように、半導体素子が形成され
た半導体基板上の層間絶縁膜の上に複数の金属配線から
なる金属配線層を形成する第1の工程と、上記層間絶縁
膜及び上記各金属配線の上に誘電率の低い第1の誘電体
膜を堆積した後、上記金属配線層の上面が露出するまで
上記第1の誘電体膜を除去することにより、上記各金属
配線の間の領域のみに上記第1の誘電体膜を残存させる
第2の工程と、上記第1の誘電体膜及び上記各金属配線
の上に上記第1の誘電体膜よりも吸湿防止機能の高い第
2の誘電体膜を堆積する第3の工程と、上記第2の誘電
体膜を貫通して、上記金属配線層のうちの少なくとも
つの金属配線の一部を露出させる開口部を形成する第4
の工程とを備え、上記少なくとも1つの金属配線の一部
をボンディングパッドとして機能させる方法である。
【0046】請求項22に記載されるように、請求項
において、上記第1の工程の後上記第2の工程の前
に、上記層間絶縁膜及び上記金属配線の上を覆う吸湿防
止用の第3の誘電体膜薄く形成する工程をさらに備
え、上記第4の工程では、上記開口部を上記第3の誘電
体膜をも貫通するように形成することができる。
【0047】本発明の第3の製造方法は、請求項25
記載されるように、半導体素子が形成された半導体基板
上の層間絶縁膜の上に上記層間絶縁膜に対して高いエッ
チング選択比を有するエッチングストッパ膜を形成する
第1の工程と、上記エッチングストッパ膜の上に誘電率
の低い第1の誘電体膜を堆積する第2の工程と、上記
1の誘電体膜の一部を選択的に除去して、金属配線を埋
め込むための複数の溝を形成する第3の工程と、上記溝
の内部及び上記第1の誘電体膜の上に金属膜を堆積した
後、上記第1の誘電体膜の上面が露出するまで上記金属
膜を除去して、上記溝内に複数の金属配線からなる金属
配線層を形成する第4の工程と、上記第1の誘電体膜
び上記各金属配線の上に上記第1の誘電体膜よりも吸湿
防止機能の高い第2の誘電体膜を堆積する第5の工程
と、上記第2の誘電体膜の一部を選択的に除去して、上
記金属配線層の複数の金属配線のうち少なくとも1つの
金属配線の一部を露出させる開口部を形成する第6の工
程とを備え、上記少なくとも1つの金属配線の一部をボ
ンディングパッドとして機能させる方法である。
【0048】本発明の第4の半導体装置の製造方法は、
請求項26に記載されるように、半導体素子が形成され
た半導体基板上の層間絶縁膜の上に上記層間絶縁膜に対
して高いエッチング選択比を有するエッチングストッパ
膜を形成する第1の工程と、上記エッチングストッパ膜
の上に誘電率の低い第1の誘電体膜を堆積する第2の工
程と、上記第1の誘電体膜の上に上記第1の誘電体膜よ
りも吸湿防止機能の高い第2の誘電体膜を堆積する第3
の工程と、上記第1及び第2の誘電体膜の一部を選択的
に除去して、金属配線を埋め込むための複数の溝を形成
する第4の工程と、上記溝の内部及び上記第2の誘電体
膜の上に金属膜を堆積した後、上記第2の誘電体膜の上
面が露出するまで上記金属膜を除去して、上記溝内に埋
め込まれた複数の金属配線からなる金属配線層を形成す
る第5の工程とを備え、少なくとも1つの金属配線の一
をボンディングパッドとして機能させる方法である。
【0049】請求項22〜26の方法により、金属配線
層以外にボンディングパッド用金属膜を形成する工程
と、この金属膜をパターニングする工程とが不要になる
ので、製造コストを大幅に低減することができる。
【0050】
【発明の実施の形態】 (第1の実施形態)まず、第1の実施形態について説明
する。図1は、第1の実施形態における半導体装置の構
造を示す断面図である。ただし、同図に示す状態では、
半導体基板やその上に配設されるトランジスタ等の素子
の図示は省略されている。また、一般的には、半導体基
板上には何層かの層間絶縁膜と金属配線とが形成されて
いるが、それらの部材は本発明の特徴とは関係がないの
で、本実施形態及び後述の各実施形態においてすべて図
示を省略し、上層の金属配線12,その下地となる層間
絶縁膜11及びこれらの上方の部材のみを図示すること
にする。
【0051】図1に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、層間絶縁膜11と金属配線12を覆うよ
うに表面保護膜20が形成されている。ここで、表面保
護膜20は誘電率の低い絶縁膜(例えばTEOS膜)で
構成される埋め込み絶縁膜13と、誘電率が高く耐吸湿
性の高い絶縁膜(例えばシリコン窒化膜)で構成される
パシベーション膜14との複合膜となっている。この表
面保護膜20の直下の金属配線12のうち少なくとも最
小の配線間隔を有する場所においては誘電率の低い埋め
込み絶縁膜13のみが埋め込まれている。また、ボンデ
ィングパッド15が上記複合膜からなる表面保護膜20
の開口部20aに埋め込まれて金属配線12に接続され
ているとともに、ボンディングパッド15は、開口部2
0a内において誘電率の低い埋め込み絶縁膜13の側面
を完全に被覆し、かつ、パシベーション膜14の上まで
引き出されている。
【0052】ここで、ボンディングパッド15は、パシ
ベーション膜14の上に露出して形成されるため、Cu
等の酸化されやすい金属よりもAl系やAu系合金を主
とする電極材料を用いるのが望ましい。
【0053】次に、この図1に示す半導体装置を形成す
るための製造工程について、図2(a)〜(d)を参照
しながら説明する。
【0054】まず、図2(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、さらにそ
の上に金属配線12を形成する。ここで、層間絶縁膜1
1にはプラズマ雰囲気でCVD堆積したTEOS膜(比
誘電率3.5)を用いており、層間絶縁膜11の表面
は、化学的機械研磨(CMP)法等により平坦化されて
いる。また、金属配線12は、Ti系のバリアメタル,
Al系合金膜,Ti系の反射防止膜を各々約100n
m、1000nm、50nmの厚みで堆積した後パター
ニングすることにより形成されている。
【0055】次に、図2(b)に示すように、誘電率の
低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の高
いパシベーション膜14とを順次堆積し、これらの複合
膜からなる表面保護膜20を形成する。ここで、誘電率
の低い埋め込み絶縁膜13は、プラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率3.5)によ
り構成されている。また、パシベーション膜14は、プ
ラズマ雰囲気でCVDを行って堆積したシリコン窒化膜
(比誘電率7.5)により構成されている。TEOS
膜の厚みは800nmであり、シリコン窒化膜の厚みは
100nmである。このとき、上記金属配線12のうち
少なくとも一部、好ましくは、少なくとも最小配線間隔
を有する場所においては誘電率の低い埋め込み絶縁膜1
3のみで埋め込む。
【0056】ここで、図2(b)に示したように、シリ
コン窒化膜の堆積前に、埋め込み絶縁膜13の表面が化
学的機械研磨(CMP)法等を用いて半導体基板全域に
わたって平坦化されていればなおよい。その場合には、
事前に堆積膜厚を1500nm程度に厚くしておき、7
00nm程度研磨して仕上がり膜厚を800nmにす
る。このように、金属配線12の微細な領域が誘電率の
低い埋め込み絶縁膜13で埋め込まれることにより、上
層に形成するパシベーション膜14は段差部のカバレジ
不良を考慮する必要がなく、ピンホールやクラックの発
生、局所的なストレス増大などの心配が不要となり、パ
シベーション膜14の膜厚を必要最小限の厚さに設定す
ることができる。
【0057】続いて、図2(c)に示すように、各膜1
3、14からなる表面保護膜20のうちボンディングパ
ッドを形成する領域に開口部20aを形成する。さら
に,図2(d)に示すように、表面保護膜20の開口部
20aを埋め込むとともに、パシベーション膜14の上
まで延びる金属膜15xを堆積する。ここで、金属膜1
xを構成する材料としては、Ti系のバリアメタル,
Al系合金等が用いられ,Ti系の反射防止膜を各々約
100nm、1000nm、50nmの厚みで堆積する
ことにより形成されている。
【0058】以下の工程は省略するが、図2(d)に示
す金属膜15xをパターニングすることにより、図1に
示すボンディングパッド15が形成され、第1の実施形
態における半導体装置の構造が得られる。
【0059】なお、上述の本実施形態で使用した各部材
を構成する膜の膜種、膜厚は一例を示すものであって、
上記組成の材料以外の材料で構成してもよいことはいう
までもない。
【0060】また、本実施形態においては、ボンディン
グパッド15を形成する領域に金属膜15xを埋め込む
工程において、下方の金属配線12に対してボンディン
グパッド15の面積とほぼ同等の面積を有する開口部2
0aを形成している。
【0061】本実施形態によれば、金属配線12間の領
域のうち少なくとも狭ピッチの部分を低い誘電率の誘電
体膜(埋め込み絶縁膜13)で埋め込むことにより、配
線の寄生容量を低減するとともに、下地の厚い層間絶縁
膜11の上にパシベーション膜14となるシリコン窒化
膜を堆積することにより、カバレジ不良をなくすことが
できる。さらに、ボンディングパッド用の開口部20a
のパシベーション膜14及びその下地の埋め込み絶縁膜
13の露出部からの吸湿を抑制するために、露出部をボ
ンディングパッド15で遮蔽しているので、高信頼性か
つ高性能の半導体装置が得られることとなる。
【0062】(第2の実施形態)次に、第2の実施形態
について説明する。図3は第2の実施形態に係る半導体
装置の構造を示す断面図である。
【0063】本実施形態に係る半導体装置が図1に示す
第1の実施形態に係る半導体装置と異なるのは、パシベ
ーション膜14上に延びるボンディングパッド15の面
積が、表面保護膜20に形成された開口部20aの面積
及びボンディングパッドに15接続される配線の面積よ
りも大幅に大きい点である。言い換えると、金属配線1
2の占有面積が小さくなる。
【0064】したがって、本実施形態の半導体装置によ
り、上記第1の実施形態と同じ効果に加えて、最上層の
配線(金属配線12)と同一層で設けていたボンディン
グパッド15を異なる配線層(表面保護膜の上)に設け
ることにより、チップ内の大面積を占める入出力部の占
有面積を低減でき、設計の自由度が向上するなど集積度
の向上が図れるものである。
【0065】次に、図4(a)〜(d)は、第2の実施
形態における半導体装置の製造工程を示す断面図であ
る。本実施形態における製造工程は、基本的には図2
(a)〜(d)に示す工程と同じである。ただし、図4
(a)に示す工程において金属配線12のうちボンディ
ングパッド15に接続される金属配線の面積がボンディ
ングパッド15の面積比べて小さい点と、図4(c)
に示す工程において表面保護膜20に形成される開口部
20aがボンディングパッドを形成する領域に比べ大幅
に小さい点と、図4(d)に示す工程において堆積され
るボンディングパッド用金属膜15xの厚みがかなり厚
い点とが異なる。すなわち、本実施形態の製造工程で
は、図3に示すようにボンディングパッド15が素子領
域の上方に亘って存在することになるが、ボンディング
パッド15のパシベーション膜14の上に存在する部分
の厚みが厚いので、ワイヤボンディング等の際にボンデ
ィングパッドに印加される圧力によって下方の表面保護
膜20等が悪影響を受けないように配慮されている。
【0066】以上のように、本実施形態によれば、第1
の実施形態と同じ高信頼性かつ高性能の半導体装置が得
られるという効果に加えて、素子領域の上方にも延在す
るようにボンディングパッド領域を形成することによ
り、半導体装置の集積度の向上を図ることができる。
【0067】(第3の実施形態)次に、第3の実施形態
について説明する。図5は、第3の実施形態に係る半導
体装置の構造を示す断面図である。
【0068】図5に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、層間絶縁膜11と金属配線12を覆うよ
うに表面保護膜20が形成されている。ここで表面保護
膜20は、誘電率の低い絶縁膜(例えばTEOS膜)で
構成される埋め込み絶縁膜13と、誘電率が高く耐吸湿
性の高い絶縁膜(例えばシリコン窒化膜)で構成される
パシベーション膜14との複合膜となっている。この表
面保護膜20の直下の金属配線12のうち少なくとも最
小配線間隔を有する場所においては誘電率の低い埋め込
み絶縁膜13のみが埋め込まれている。また、ボンディ
ングパッド15が表面保護膜20の開口部20aに埋め
込まれて金属配線12に接続されている。ただし、ボン
ディングパッド15は、開口部20a内において誘電率
の低い埋め込み絶縁膜13の側面を完全にあるいは少な
くとも下部側の一部を被覆しているが、パシベーション
膜14の上までは引き出されていない。その点が、第
1,第2の実施形態に係る半導体装置の構造と異なる。
言い換えると、ボンディングパッド15の表面は、パシ
ベーション膜14の表面と一致するか、もしくはその表
面よりも下方に位置するように形成されている。
【0069】ここで、ボンディングパッド15は、露出
して形成されるため、Cu等の酸化されやすい金属より
もAl系やAu系合金を主とする電極材料を用いるのが
望ましい。
【0070】次に、本実施形態に係る半導体装置を形成
するための製造工程について、図6(a)〜(d)を参
照しながら説明する。
【0071】まず、図6(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、さらにそ
の上に金属配線12を形成する。ここで、層間絶縁膜1
1にはプラズマ雰囲気でCVDを行って堆積したTEO
S膜(比誘電率3.5)を用いており、層間絶縁膜1
の表面は、化学的機械研磨(CMP)法等により平坦
化されている。また、金属配線12は、Ti系のバリア
メタル,Al系合金膜,Ti系の反射防止膜を各々約1
00nm、1000nm、50nmの厚みで堆積した後
パターニングすることにより形成されている。
【0072】次に、図6(b)に示すように、誘電率の
低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の高
いパシベーション膜14とを順次堆積し、これらの複合
膜からなる表面保護膜20を形成する。ここで、誘電率
の低い埋め込み絶縁膜13は、プラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率3.5)によ
り構成されている。また、パシベーション膜14は、プ
ラズマ雰囲気でCVDを行って堆積したシリコン窒化膜
(比誘電率7.5)により構成されている。TEOS
膜の厚みは800nmであり、シリコン窒化膜の厚みは
100nmである。このとき、金属配線12のうち少な
くとも最小配線間隔を有する場所においては誘電率の低
い埋め込み絶縁膜13のみで埋め込む。
【0073】ここで、図6(b)に示したように、シリ
コン窒化膜の堆積前に、埋め込み絶縁膜13の表面が化
学的機械研磨(CMP)法等を用いて半導体基板全域に
わたって平坦化されていればなおよい。その場合には、
事前に堆積膜厚を1500nm程度に厚くしておき、7
00nm程度研磨して仕上がり膜厚を800nmにす
る。このように、金属配線12の微細な領域が誘電率の
低い埋め込み絶縁膜13で埋め込まれることにより、上
層に形成するパシベーション膜14は段差部のカバレジ
不良を考慮する必要がなく、ピンホールやクラックの発
生、局所的なストレス増大などの心配が不要となり、パ
シベーション膜14の膜厚を必要最小限の厚さに設定す
ることができる。
【0074】続いて、図6(c)に示すように、2つの
膜13、14からなる表面保護膜20のうちボンディン
グパッドを形成する領域に開口部20aを形成する。さ
らに,図6(d)に示すように、保護膜20の開口部2
0aを埋め込むとともに、パシベーション膜14の上ま
で延びる金属膜15xを堆積する。ここで、金属膜15
xは、Ti系のバリアメタル,Al系合金等が用いら
れ,Ti系の反射防止膜を各々約100nm、1000
nm、50nmの厚みで堆積することにより形成されて
いる。
【0075】さらに、化学的機械研磨(CMP)法等に
より、少なくともパシベーション膜14の上面が露出す
るまで金属膜15xを除去することにより、新たなマス
ク工程を伴うことなく開口部20a内にのみ金属膜15
xを残存させて、自己整合的にボンディングパッド15
を形成することができる。これにより、図5又は図7に
示す本実施形態における半導体装置の構造が得られる。
【0076】本実施形態の製造工程によれば、上述の第
1の実施形態の製造工程に比べ、ボンディングパッド1
5を形成するパターニング工程におけるマスク工程を1
回削減でき極めて経済的である。
【0077】なお、ボンディングパッド15を形成する
領域に金属膜15xを埋め込む際、図6(d)に示す工
程の代わりに、表面保護膜20の開口部20a内に露出
した金属配線12の表面に対して選択的にタングステン
やアルミニウムなどを成長させるいわゆる選択的CVD
法を利用して、ボンディングパッド用金属膜15xを形
成してもよい。その場合にも、自己整合的にボンディン
グパッド15を形成できるので、化学的機械研磨(CM
P)法を用いるのと同等の効果が得られる。選択CVD
を行う際の金属膜15xの堆積膜厚は、ボンディングパ
ッド15を形成する領域の開口部20aにおける埋め込
み絶縁膜13の膜厚(ここでは800nm以上)であれ
ばよい。
【0078】本実施形態においては、ボンディングパッ
ド15を形成する領域に金属膜15xを埋め込む工程に
おいて、下方の金属配線12に対してボンディングパッ
ド領域とほぼ同等の面積を有する開口部20aを形成し
ている。さらに、金属膜15xは、複合膜からなる表面
保護膜20の少なくとも誘電率の低い埋め込み絶縁膜1
3を完全に被覆し、かつボンディングパッド15の表面
が、パシベーション膜14の表面と一致するか(図5に
示す構造)、もしくはその表面よりも下方に位置するよ
うに(図7に示す構造)形成されている。
【0079】以上のように、本実施形態によれば、第1
の実施形態と同じ高信頼性かつ高性能の半導体装置が得
られる効果に加えて、ボンディングパッド15を自己整
合的に表面保護膜20の開口部20aに埋設できるの
で、パターニングのためのマスク工程を1回削減でき極
めて経済的である。
【0080】(第4の実施形態)次に、第4の実施形態
について説明する。図8は、第4の実施形態に係る半導
体装置の構造を示す断面図である。
【0081】図8に示すように、下地の層間絶縁膜11
の上には、Ti膜等を積層してからパターニングして形
成される複数の金属配線12からなる金属配線層が形成
され、さらに、金属配線12間には、シリコン窒化膜か
らなるエッチングストッパ膜16を介して誘電率の低い
絶縁膜(例えばTEOS膜)で構成される埋め込み絶縁
膜13が形成されている。言い換えると、金属配線12
が埋め込み絶縁膜13に埋設されるように形成されてい
る。埋め込み絶縁膜13と金属配線12の表面高さはほ
ぼ同一である。さらに、埋め込み絶縁膜13と金属配線
12とを覆うように、高誘電率で耐吸湿性の高いシリコ
ン窒化膜からなるパシベーション膜14が形成されてい
る。この埋め込み絶縁膜13とパシベーション膜14に
より表面保護膜20が形成されており、表面保護膜20
のうちパシベーション膜14のみに開口部20aが形成
されている。そして、1つの金属配線12の表面が露出
していて、この部分がボンディングパッド15となって
いる。
【0082】次に、本実施形態に係る半導体装置の製造
工程について、図9(a)〜(e)を参照しながら説明
する。
【0083】まず、図9(a)に示すように、素子等が
形成された基板上に層間絶縁膜11を形成し、その上に
エッチングストッパ膜16(ここでは例えばシリコン窒
化膜)を堆積し、さらにその上に誘電率の低い埋め込み
絶縁膜13を堆積する。ここで、層間絶縁膜11にはプ
ラズマ雰囲気でCVDを行って堆積したTEOS膜(比
誘電率3.5)を用いている。また、誘電率の低い埋
め込み絶縁膜13には、プラズマ雰囲気でCVDを行っ
て堆積したTEOS膜(比誘電率3.5)を用いてお
り、堆積膜厚は600nmである。エッチングストッパ
膜16の膜厚はTEOS膜13とのエッチング選択比で
決まるが、ここでは選択比を20以上として30nmの
シリコン窒化膜を堆積している。また、下地の層間絶縁
膜11が十分平坦化されているものとして、その上の埋
め込み絶縁膜13の堆積時の平坦化は特に実施していな
い。
【0084】なお、この時点ではすでにエッチングスト
ッパ膜16の直下には下層配線との接続用ヴィアホール
が形成されている(図示せず)が、このエッチングスト
ッパ膜16はヴィアホール形成後に堆積してもよいし、
ヴィアホール形成前に堆積しておきヴィアホールへの金
属埋込み時のストッパ膜と兼用してもよい。
【0085】続いて、図9(b)に示すように、上記埋
め込み絶縁膜13に対してエッチングを行い、金属配線
埋め込み用の溝18を形成する。この時、埋め込み絶縁
膜13を、エッチングストッパ膜16との選択比を利用
して選択的に除去することができる。前述のようにヴィ
アホール形成前にエッチングストッパ膜16を形成して
いる場合はヴィアホールの上面がこの段階で開口する
が、ヴィアホールの形成後に埋め込み絶縁膜13の堆積
と同時にエッチングストッパ膜16を形成した場合は、
図9(b)に示すように、配線用溝18の底面に露出す
るエッチングストッパ膜16は直下に存在するヴィアホ
ールと接続するために除去する必要がある。
【0086】さらに、図9(c)に示すように、溝18
が形成された基板の全面上に金属配線用の金属膜12x
を堆積し、続いて、図9(d)に示すように、化学的機
械研磨(CMP)法等により、埋め込み絶縁膜13の上
面が露出するまで金属膜12xを除去する平坦化を行っ
て、埋め込み金属配線12及びボンディングパッド15
を形成する。金属配線用の金属膜12xを堆積する際、
広い溝18にも十分な膜厚で堆積できるように、Ti系
のバリアメタル及びAl系合金膜を各々約100nm、
600nmの厚みで堆積している。
【0087】次に、図9(e)に示すように、埋め込み
絶縁膜13及び金属配線12の上に高誘電率で耐吸湿性
の高いパシベーション膜14を形成し、ボンディングパ
ッドを形成する領域に開口部14aを形成して、図8に
示すような第4の実施形態の半導体装置が得られる。パ
シベーション膜14としてはプラズマ雰囲気でCVDを
行って堆積したシリコン窒化膜(比誘電率7.5)を
用いており、堆積膜厚は100nmである。
【0088】本実施形態によれば、金属配線12の微細
な領域が埋め込み絶縁膜13で囲まれていることによ
り、上層に形成するパシベーション膜14は段差部のカ
バレジ不良を全く考慮する必要がなく、ピンホールやク
ラックの発生、局所的なストレス増大などの心配が不要
でありパシベーション膜の膜厚を必要最小限の厚さに設
定することができる。したがって、第1の実施形態と同
様の高信頼性かつ高性能の半導体装置が得られる効果に
加えて、金属配線12及びボンディングパッド15を1
層のみで形成することができ、製造方法もシンプルであ
り工程数も短くでき、極めて有用である。
【0089】(第5の実施形態)次に、第5の実施形態
について説明する。図10は、第5の実施形態に係る半
導体装置の構造を示す断面図である。
【0090】図10に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成され、金属配線12間にはエッチングストッパ膜16
を介して誘電率の低い絶縁膜(例えばTEOS膜)で構
成される埋め込み絶縁膜13と誘電率が高く耐吸湿性の
高いパシベーション膜14とが形成されており、さらに
金属配線12が上記絶縁膜13及びパシベーション膜1
4に埋設されるように形成されている。そして、埋め込
み絶縁膜13及びパシベーション膜14からなる表面保
護膜20に開口部20aが形成されており、この開口部
20a内にある1つの金属配線12がボンディングパッ
ド15となっている。パシベーション膜14と金属配線
12の表面高さはほぼ同一である。このとき、金属配線
12の上面は、ボンディングパッド15となる部分だけ
でなく配置配線を提供する部分においても表面保護膜を
形成した状態で露出している。
【0091】次に、本実施形態に係る半導体装置の製造
工程について、図11(a)〜()を参照しながら説
明する。
【0092】まず、素子等が形成された基板上に層間絶
縁膜11を形成し、その上にエッチングストッパ膜16
(ここでは例えばシリコン窒化膜)を形成し、さらにそ
の上に、誘電率の低い埋め込み絶縁膜13と、誘電率が
高く耐吸湿性の高いパシベーション膜14とを順次堆積
する。ここで、層間絶縁膜11にはプラズマ雰囲気でC
VDを行って堆積したTEOS膜(比誘電率3.5)
を用いており、この層間絶縁膜11は、化学的機械研磨
(CMP)法等により平坦化されている。また、誘電率
の低い埋め込み絶縁膜13にはプラズマ雰囲気でCVD
を行って堆積したTEOS膜(比誘電率3.5)を用
いており、堆積膜厚は500nmである。パシベーショ
ン膜14としてはプラズマ雰囲気でCVDを行って堆積
したシリコン窒化膜(比誘電率7.5)を用いてお
り、堆積膜厚は100nmである。エッチングストッパ
膜16の膜厚は埋め込み絶縁膜13を構成するTEOS
膜とのエッチング選択比で決まるが、ここでは選択比を
20以上として30nmのシリコン窒化膜を堆積してい
る。また、層間絶縁膜11は十分平坦化されているもの
として、埋め込み絶縁膜13の平坦化は特に実施してい
ない。
【0093】なお、この時点ではすでにエッチングスト
ッパ膜16の直下には下層配線との接続用ヴィアホール
が形成されている(図示せず)が、このエッチングスト
ッパ膜16はヴィアホール形成後に堆積してもよいし、
ヴィアホール形成前に堆積しておきヴィアホールへの金
属埋込み時のストッパ膜と兼用してもよい。
【0094】続いて、図11(b)に示すように、パシ
ベーション膜14及び埋め込み絶縁膜13に対してエッ
チングを行い、金属配線埋め込み用の溝18及びボンデ
ィングパッド用の開口部20aを形成する。この時、埋
め込み絶縁膜13を、エッチングストッパ膜16との選
択比を利用して選択的に除去することができる。前述の
ようにヴィアホール形成前にエッチングストッパ膜16
を形成している場合はヴィアホールの上面がこの段階で
開口するが、ヴィアホールの形成後に埋め込み絶縁膜1
3の堆積と同時にエッチングストッパ膜16を形成した
場合は、図11(b)に示すように、配線用溝18の底
面に露出するエッチングストッパ膜16は直下に存在す
るヴィアホールと接続するために除去する必要がある。
【0095】さらに、図11(c)に示すように、溝1
8が形成された基板の全面上に金属配線用の金属膜12
xを堆積する。金属配線用の金属膜12xを堆積する
際、広い溝18にも十分な膜厚で堆積できるように、T
i系のバリアメタル及びAl系合金膜を各々約100n
m、600nmの厚みで堆積している。
【0096】その後の工程の図示は省略するが、続い
て、化学的機械研磨(CMP)法等により、溝18以外
の金属膜12xを除去し埋め込み金属配線12及びボン
ディングパッド15を形成する。これにより、図10に
示すような第5の実施形態の半導体装置が得られる。
【0097】本実施形態によれば、第4の実施形態と同
様の高信頼性かつ高性能の半導体装置が得られる効果に
加えて、金属配線12及びボンディングパッド15を1
層のみで形成することができ、さらに、第4の実施形態
に比べて、ボンディングパッド15を上方を開口させる
ための工程を省略できる利点がある。したがって、製造
方法も極めてシンプルで、かつ工程数も極めて短くでき
有用である。
【0098】(第6の実施形態)次に、第6の実施形態
について説明する。図12は、第6の実施形態における
半導体装置の構造を示す断面図である。
【0099】図12に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成されている。そして、金属配線12及び下地の層間絶
縁膜11は、耐吸湿性の高い膜(例えばシリコン窒化
膜)からなる下地防湿膜17により覆われている。そし
て、この下地防湿膜17の上に、誘電率の低い絶縁膜
(例えばTEOS膜)で構成される埋め込み絶縁膜13
と、誘電率が高く耐吸湿性の高い絶縁膜(例えばシリコ
ン窒化膜)で構成されるパシベーション膜14とが順次
堆積されている。すなわち、本実施形態では、下地防湿
膜17と埋め込み絶縁膜13とパシベーション膜14と
の複合膜により、表面保護膜20が形成されている。し
たがって、本実施形態では、金属配線12のうち少なく
とも最小配線間隔を有する場所において、誘電率の低い
埋め込み絶縁膜13と、誘電率が高いが厚みの薄い下地
防湿膜17とが埋め込まれている。
【0100】また、ボンディングパッド15が上記3つ
の膜13,14,17からなる表面保護膜20の開口部
20aに埋め込まれて金属配線12に接続されていると
ともに、ボンディングパッド15は、開口部20a内に
おいて誘電率の低い埋め込み絶縁膜13の側面を完全に
被覆し、かつ、パシベーション膜14の上まで引き出さ
れている。
【0101】ここで、ボンディングパッド15は、パシ
ベーション膜14の上に露出して形成されるため、Cu
等の酸化されやすい金属よりもAl系やAu系合金を主
とする電極材料を用いるのが望ましい。
【0102】次に、この図12に示す半導体装置を形成
するための製造工程について、図13(a)〜(d)を
参照しながら説明する。
【0103】まず、図13(a)に示すように、素子等
が形成された基板上に層間絶縁膜11を形成し、さらに
その上に金属配線12を形成した後、層間絶縁膜11及
び金属配線12の上に下地防湿膜17を形成する。ここ
で、層間絶縁膜11にはプラズマ雰囲気でCVD堆積し
たTEOS膜(比誘電率3.5)を用いており、層間
絶縁膜11の表面は、化学的機械研磨(CMP)法等に
より平坦化されている。また、金属配線12は、Ti系
のバリアメタル,Al系合金膜,Ti系の反射防止膜を
各々約100nm、1000nm、50nmの厚みで堆
積した後パターニングすることにより形成されている。
下地防湿膜17には、厚み30nm程度のシリコン窒化
膜を用いている。
【0104】次に、図13(b)に示すように、誘電率
の低い埋め込み絶縁膜13と、誘電率が高く耐吸湿性の
高いパシベーション膜14とを順次堆積し、これらの複
合膜からなる表面保護膜20を形成する。ここで、誘電
率の低い埋め込み絶縁膜13は、プラズマ雰囲気でCV
Dを行って堆積したTEOS膜(比誘電率3.5)に
より構成されている。パシベーション膜14の組成は、
上記第1の実施形態で説明したとおりである。
【0105】ここで、図13(b)に示したように、シ
リコン窒化膜の堆積前に、埋め込み絶縁膜13の表面が
化学的機械研磨(CMP)法等を用いて半導体基板全域
にわたって平坦化されていればなおよい。その場合に
は、事前に堆積膜厚を1500nm程度に厚くしてお
き、700nm程度研磨して仕上がり膜厚を800nm
にする。このように、金属配線12の微細な領域が誘電
率の低い埋め込み絶縁膜13で埋め込まれることによ
り、上層に形成するパシベーション膜14は段差部のカ
バレジ不良を考慮する必要がなく、ピンホールやクラッ
クの発生、局所的なストレス増大などの心配が不要とな
り、パシベーション膜14の膜厚を必要最小限の厚さに
設定することができる。
【0106】続いて、図13(c)に示すように、表面
保護膜20のうちボンディングパッドを形成する領域に
開口部20aを形成する。さらに,図13(d)に示す
ように、表面保護膜20の開口部20aを埋め込むとと
もに、パシベーション膜14の上まで延びる金属膜15
xを堆積する。ここで、金属膜15xは、Ti系のバリ
アメタル,Al系合金膜,Ti系の反射防止膜を各々約
100nm、1000nm、50nmの厚みで堆積する
ことにより形成されている。
【0107】以下の工程は省略するが、図13(d)に
示す金属膜15xをパターニングすることにより、図1
2に示すボンディングパッド15が形成され、第6の実
施形態における半導体装置の構造が得られる。
【0108】なお、上述の本実施形態で使用した各部材
を構成する膜の膜種、膜厚は一例を示すものであって、
上記組成の材料以外の材料で構成してもよいことはいう
までもない。
【0109】また、本実施形態においては、ボンディン
グパッド15を形成する領域に金属膜15xを埋め込む
工程において、下方の金属配線12に対してボンディン
グパッド15の面積とほぼ同等の面積を有する開口部2
0aを形成している。
【0110】本実施形態によれば、基本的には第1の実
施形態と同様の効果を発揮することができ、特に、第1
の実施形態に比べ、下地防湿膜17の存在により防湿機
能をさらに向上させることができる。反面、金属配線1
2間の領域に低い誘電率の絶縁膜(埋め込み絶縁膜1
3)だけでなく下地防湿膜17が存在することになる
が、下地防湿膜17が誘電率の高い材料で構成されてい
ても、下地防湿膜17の厚みは極めて薄くてもよいの
で、第1の実施形態に比べて、配線間の容量がそれほど
上昇することはない。すなわち、従来の構造に比べる
と、配線の寄生容量を低減することができ、高信頼性か
つ高性能の半導体装置が得られることとなる。
【0111】(第7の実施形態)次に、第7の実施形態
について説明する。図14は、第7の実施形態に係る半
導体装置の構造を示す断面図である。
【0112】図14に示すように、下地の層間絶縁膜1
1の上には、Ti膜等を積層してからパターニングして
形成される複数の金属配線12からなる金属配線層が形
成され、さらに、金属配線12間には、耐吸湿性の高い
膜(例えばシリコン窒化膜)からなる下地防湿膜膜17
を介して誘電率の低い絶縁膜(例えばTEOS膜)で構
成される埋め込み絶縁膜13が形成されている。すなわ
ち、本実施形態では、下地防湿膜17と埋め込み絶縁膜
13とパシベーション膜14との複合膜により、表面保
護膜20が形成されている。したがって、本実施形態で
は、金属配線12のうち少なくとも最小配線間隔を有す
る場所において、誘電率の低い埋め込み絶縁膜13と下
地防湿膜17とが埋め込まれている。下地防湿と埋め込
み絶縁膜13との表面高さはほぼ同一である。さらに、
下地防湿膜17を介して埋め込み絶縁膜13と金属配線
12とを覆うように、高誘電率で耐吸湿性の高いシリコ
ン窒化膜からなるパシベーション膜14が形成されてい
る。さらに、このパシベーション膜14のうちボンディ
ングパッドを形成する領域には、開口部20aが形成さ
れており、金属配線12の一部はその表面が露出してい
て、この部分がボンディングパッド15となっている。
【0113】次に、本実施形態に係る半導体装置の製造
工程について、図15(a)〜()を参照しながら説
明する。
【0114】まず、図15(a)に示すように、素子等
が形成された基板上に層間絶縁膜11を形成し、さらに
その上に金属配線12を形成する。ここで、層間絶縁膜
11にはプラズマ雰囲気でCVD堆積したTEOS膜
(比誘電率3.5)を用いており、層間絶縁膜11
表面は、化学的機械研磨(CMP)法等により平坦化さ
れている。また、金属配線12は、Ti系のバリアメタ
ル、Al系合金膜、Ti系の反射防止膜を各々約100
nm、600nm、50nmの膜厚で堆積した後パター
ニングすることにより形成されている。下地防湿膜17
は、厚み30nm程度のシリコン窒化膜により構成され
ている。
【0115】次に、図15(b)に示すように、誘電率
の低い埋め込み絶縁膜13を堆積した後、化学的機械研
磨(CMP)法等を用いて、下地防湿膜17と埋め込み
絶縁膜13との表面を平坦化する。ここで、誘電率の低
い埋め込み絶縁膜13は、プラズマ雰囲気でCVDを行
って堆積したTEOS膜(比誘電率3.5)により構
成されている。また、TEOS膜の化学的機械研磨を行
って平坦化する際、下地防湿膜17を構成するシリコン
窒化膜がエッチングストッパとして機能する。
【0116】次に、図15(c)に示すように、下地防
湿膜17及び埋め込み絶縁膜13の上に高誘電率で耐吸
湿性の高いパシベーション膜14を形成し、ボンディン
グパッドを形成する領域に開口部20aを形成して、図
14に示すような第7の実施形態の半導体装置が得られ
る。パシベーション膜14としてはプラズマ雰囲気でC
VDを行って堆積したシリコン窒化膜(比誘電率7.
5)を用いており、堆積膜厚は100nmである。
【0117】本実施形態によれば、上述の第4の実施形
態の効果に加え、下地防湿膜17により防湿機能をより
確実に発揮することができる利点がある。
【0118】(第8の実施形態)上記第7の実施形態に
おいて、上記下地防湿膜17は必ずしも形成する必要が
ない。図16は、第8の実施形態に係る半導体装置の断
面図であり、上記第7の実施形態における半導体装置
(図14参照)の下地防湿膜17を省略した構造を有す
る。
【0119】また、図17(a)〜(c)は、本実施形
態に係る半導体装置の製造工程を示す断面図である。ま
ず、図17(a)に示すように、金属配線12を形成し
た後、基板の全面上に埋め込み絶縁膜13を堆積して、
基板全体を化学的機械研磨(CMP)法により平坦化し
て、各金属配線12間を埋め込み絶縁膜で埋込んで、図
17(b)に示す構造とする。次に、図17(c)に示
すように、埋め込み絶縁膜13と金属配線12との上に
パシベーション膜14を堆積し、その後、開口部20a
を形成することにより、図16に示す半導体装置の構造
が得られる。ただし、本実施形態における各部材の寸法
及び材料は、上記第7の実施形態で述べた通りでよい。
【0120】上記各実施形態において、パシベーション
膜14の下地に用いる埋め込み絶縁膜13は、シリコン
酸化膜またはフッ素ドープのシリコン酸化膜または多孔
質シリコン酸化膜、またはこれらのシリコン酸化膜の複
合膜、またはこれらのシリコン酸化膜と有機絶縁膜との
複合膜であり、比誘電率は少なくとも3.9以下である
ことが好ましい。この比誘電率が低ければ低いほど配線
の寄生容量が小さくなるので、回路性能を向上でき高性
能化に有用である。
【0121】また、埋め込み絶縁膜13の厚みは、金属
配線間の間隔の1/2以上であれば金属配線間の領域を
誘電率の低い誘電体膜で埋め込むことができるので、本
発明の効果を発揮することができる。ただし、下地防湿
膜を形成する場合には、金属配線間の間隔から下地防湿
膜の厚みの2倍を減じた値の1/2以上であればよい。
【0122】なお、上記各実施形態では、すべての金属
配線12の間の領域が埋め込み絶縁膜13で埋め込まれ
ているように構成したが、本発明はかかる実施形態に限
定されるものではなく、少なくとも最小の配線間隔を有
する領域が誘電率の低い誘電体膜からなる埋め込み絶縁
膜13で埋め込まれていればよい。したがって、例え
ば、金属配線層の上にシリコン酸化膜を堆積した後、異
方性エッチングを行って、配線間隔の小さい部分にのみ
埋め込み絶縁膜を残し、他の配線の側面にはサイドウォ
ールを形成してから、パシベーション膜を形成するよう
な構成とすることも可能である。その場合、配線間隔の
広い領域はほとんとシリコン窒化膜(パシベーション
膜)で占められるが、かかる領域では寄生容量も小さ
く、かつステップカバレジの不良も発生しないので、不
具合を生じることなく、本発明の効果を発揮することが
できる。
【0123】また、パシベーション膜14は、誘電率が
高く耐吸湿性の高いシリコン窒化膜で構成されているこ
とが好ましい。
【0124】
【発明の効果】請求項1〜15によれば、半導体装置の
最上層において、金属配線層の狭ピッチの部分を埋める
誘電率の低い第1の誘電体膜とその上に形成された吸湿
防止機能の高い第2の誘電体膜とで構成される表面保護
膜を備え、ボンディングパッドが形成される開口部にお
いてボンディングパッドと第2の誘電体膜とにより第1
の誘電体膜が露出しないように覆う構成としたので、金
属配線の寄生容量の低減と、第2の誘電体膜のカバレジ
不良の解消と、開口部からの吸湿の防止という効果を併
せて発揮することができる。
【0125】請求項16〜22によれば、半導体装置の
製造方法として、金属配線層の狭ピッチの部分を誘電率
の低い第1の誘電体膜で埋め込み、その上に吸湿防止機
能の高い第2の誘電体膜を形成した後ボンディングパッ
ドを形成するとともに、ボンディングパッドが形成され
る開口部において、ボンディングパッドと第2の誘電体
とにより第1の誘電体膜が露出しないように覆うよう
にしたので、金属配線の寄生容量の小さい、第2の誘電
体膜のカバレジ不良のない、開口部からの吸湿の小さい
半導体装置の製造方法を提供することができる。
【0126】請求項23〜26によれば、請求項16〜
22の製造工程のうち金属配線層の上にボンディングパ
ッド用金属膜を形成する工程を省略して、金属配線層の
うちの1つの金属配線がボンディングパッドとして機能
させるようにしたので、製造コストの大幅な低減を図る
ことができる。
【図面の簡単な説明】
【図1】第1の実施形態における半導体装置の断面図で
ある。
【図2】第1の実施形態における半導体装置の製造工程
を示す断面図である。
【図3】第2の実施形態における半導体装置の断面図で
ある。
【図4】第2の実施形態における半導体装置の製造工程
を示す断面図である。
【図5】第3の実施形態における半導体装置の断面図で
ある。
【図6】第3の実施形態における半導体装置の製造工程
を示す断面図である。
【図7】第3の実施形態の変形例における半導体装置の
断面図である。
【図8】第4の実施形態における半導体装置の断面図で
ある。
【図9】第4の実施形態における半導体装置の製造工程
を示す断面図である。
【図10】第5の実施形態における半導体装置の断面図
である。
【図11】第5の実施形態における半導体装置の製造工
程を示す断面図である。
【図12】第6の実施形態における半導体装置の断面図
である。
【図13】第6の実施形態における半導体装置の製造工
程を示す断面図である。
【図14】第7の実施形態における半導体装置の断面図
である。
【図15】第7の実施形態における半導体装置の製造工
程を示す断面図である。
【図16】第8の実施形態における半導体装置の断面図
である。
【図17】第8の実施形態における半導体装置の製造工
程を示す断面図である。
【図18】従来の半導体装置の構造を示す断面図であ
る。
【図19】従来の半導体装置の製造工程を示す断面図で
ある。
【図20】従来の半導体装置の問題点を説明するために
金属配線の狭ピッチの部分を詳細に示す断面図である。
【図21】従来の半導体装置の問題点を説明するために
ボンディングパッド付近を詳細に示す断面図である。
【符号の説明】 11 層間絶縁膜 12 金属配線 13 埋め込み絶縁膜 14 パシベーション膜 15 ボンディングパッド 16 エッチングストッパ膜 17 下地防湿膜 18 溝 20 表面保護膜 20a 開口部(ボンディングパッド用)

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子が配設された半導体基板と、 上記半導体基板の上に形成された誘電体膜からなる層間
    絶縁膜と、 上記層間絶縁膜の上に形成された多数の金属配線からな
    る金属配線層と、 上記金属配線層の各金属配線間の領域のうち少なくとも
    最小の間隔を有する領域を埋める誘電率の低い誘電体膜
    からなる埋め込み絶縁膜と、上記金属配線層及び埋め込
    み絶縁膜を覆う耐吸湿性の高い誘電体膜からなるパシベ
    ーション膜とにより構成される表面保護膜と、 上記表面保護膜に形成されたボンディングパッド用の開
    口部と、 上記開口部に形成され外部との電気的接続を行うための
    ボンディングパッドとを備え、 上記ボンディングパッドと上記表面保護膜内のパシベー
    ション膜とにより、上記開口部において上記表面保護膜
    内の埋め込み絶縁膜が表面に露出しないように覆われて
    いることを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 上記埋め込み絶縁膜は上記層間絶縁膜及び上記金属配線
    の上に形成され、上記パシベーション膜は上記埋め込み
    絶縁膜の全面上に形成されており、 上記開口部は上記埋め込み絶縁膜及び上記パシベーショ
    ン膜に形成されて、上記金属配線層のうちの1つの金属
    配線を露出させるように形成されており、 上記ボンディングパッドは、上記開口部における上記埋
    め込み絶縁膜の側面を覆うように上記開口部に埋め込ま
    れて、上記1つの金属配線に接続されていることを特徴
    とする半導体装置。
  3. 【請求項3】 請求項2記載の半導体装置において、 上記ボンディングパッドは、上記パシベーション膜の上
    面上に延在していることを特徴とする半導体装置。
  4. 【請求項4】 請求項3記載の半導体装置において、 上記1つの金属配線の面積は、上記ボンディングパッド
    に比べて小さく形成されており、 上記ボンディングパッドは、上記パシベーション膜の上
    面上で上記半導体基板上の半導体素子の上方に位置する
    領域まで延在していることを特徴とする半導体装置。
  5. 【請求項5】 請求項2記載の半導体装置において、 上記ボンディングパッドは、上記パシベーション膜の上
    面以下かつ上記埋め込み絶縁膜の上面を越える高さ位置
    の上面を有するように上記開口部に埋め込まれているこ
    とを特徴とする半導体装置。
  6. 【請求項6】 請求項2,3,4又は5記載の半導体装
    置において、 上記埋め込み絶縁膜と、上記層間絶縁膜,金属配線との
    間には、高い耐吸湿性を有する誘電体膜からなる下地防
    湿膜が介設されていることを特徴とする半導体装置。
  7. 【請求項7】 請求項1記載の半導体装置において、 上記埋め込み絶縁膜は上記金属配線の間の領域にのみ形
    成されており、 上記パシベーション膜は、上記埋め込み絶縁膜の上面と
    上記金属配線層の各金属配線の上面とに接触して形成さ
    れており、 上記開口部は、上記パシベーション膜のみに形成されて
    おり、 上記1つの金属配線が上記ボンディングパッドとして機
    能することを特徴とする半導体装置。
  8. 【請求項8】 請求項1記載の半導体装置において、 上記埋め込み絶縁膜及び上記パシベーション膜は、上記
    各金属配線の間にのみ形成されており、 上記金属配線層の各金属配線のうちの1つの金属配線が
    上記ボンディングパッドとして機能することを特徴とす
    る半導体装置。
  9. 【請求項9】 請求項7又は8記載の半導体装置におい
    て、 上記埋め込み絶縁膜と上記層間絶縁膜との間には、上記
    層間絶縁膜に対して高いエッチング選択比を有する薄い
    エッチングストッパ膜が介設されていることを特徴とす
    る半導体装置。
  10. 【請求項10】 請求項7記載の半導体装置において、 上記埋め込み絶縁膜と、上記層間絶縁膜,上記金属配線
    及びパシベーション膜との間には、高い耐吸湿性を有す
    る誘電体膜からなる下地防湿膜が介設されていることを
    特徴とする半導体装置。
  11. 【請求項11】 請求項6又は10記載の半導体装置に
    おいて、 上記下地防湿膜は、シリコン窒化膜で構成されているこ
    とを特徴とする半導体装置。
  12. 【請求項12】 請求項1,2,3,4,5,6,7,
    8,9又は10記載の半導体装置において、 上記下地絶縁膜は、シリコン酸化膜,フッ素ドープのシ
    リコン酸化膜及び多孔質シリコン酸化膜のうち少なくと
    もいずれか1つの酸化膜、又は上記シリコン酸化膜,フ
    ッ素ドープのシリコン酸化膜及び多孔質シリコン酸化膜
    のうち少なくともいずれか1つの酸化膜と有機絶縁膜と
    の複合膜で構成されていることを特徴とする半導体装
    置。
  13. 【請求項13】 請求項1,2,3,4,5,6,7,
    8,9又は10記載の半導体装置において、 上記下地絶縁膜の比誘電率は、少なくとも3.9以下で
    あることを特徴とする半導体装置。
  14. 【請求項14】 請求項1,2,3,4,5,6,7,
    8,9又は10記載の半導体装置において、 上記パシベーション膜は、シリコン窒化膜で構成されて
    いることを特徴とする半導体装置。
  15. 【請求項15】 半導体素子と層間絶縁膜とが形成され
    た半導体基板の上に複数の金属配線からなる金属配線層
    を形成する第1の工程と、 上記層間絶縁膜及び上記各金属配線の上に誘電率の低い
    誘電体膜からなる埋め込み絶縁膜を堆積して、上記各金
    属配線の間の領域のうち少なくとも最小間隔の領域を上
    記埋め込み絶縁膜で埋め込み、かつ上記埋め込み絶縁膜
    の上に耐吸湿性の高い誘電体膜からなるパシベーション
    膜を堆積して、上記埋め込み絶縁膜及びパシベーション
    膜からなる表面保護膜を形成する第2の工程と、 上記表面保護膜の一部を選択的に除去して、上記金属配
    線層のうちの1つの金属配線の一部を露出させる開口部
    を形成する第3の工程と、 上記開口部の側面に露出している上記埋め込み絶縁膜を
    少なくとも覆うように上記開口部を埋めて上記1つの金
    属配線に接続される金属膜からなるボンディングパッド
    を形成する第4の工程とを備えていることを特徴とする
    半導体装置の製造方法。
  16. 【請求項16】 請求項15記載の半導体装置の製造方
    法において、 上記第4の工程では、上記開口部の内部及び上記パシベ
    ーション膜の上に金属膜を堆積した後、この金属膜をパ
    ターニングして、ボンディングパッドを形成することを
    特徴とする半導体装置の製造方法。
  17. 【請求項17】 請求項16記載の半導体装置の製造方
    法において、 上記第1の工程では、上記ボンディングパッドに接続さ
    れる上記1つの金属配線面積が上記ボンディングパッド
    の面積より小さくなるように上記金属配線層を形成し、 上記第4の工程では、上記ボンディングパッドを上記半
    導体基板上の半導体素子の上方に亘る領域にまで延在す
    るように形成することを特徴とする半導体装置の製造方
    法。
  18. 【請求項18】 請求項16記載の半導体装置の製造方
    法において、 上記第1の工程では、上記ボンディングパッドよりも大
    きい上記1つの金属配線を形成しておき、 上記第4の工程では、上記1つの金属配線の大部分を露
    出させるように上記開口部を形成し、 上記第4の工程では、上記開口部の内部及び上記パシベ
    ーション膜の上に上記金属膜を堆積した後、上記パシベ
    ーション膜の上面が露出するまで上記金属膜を除去して
    上記開口部にのみ上記金属膜を残存させることにより、
    自己整合的に上記ボンディングパッドを形成することを
    特徴とする半導体装置の製造方法。
  19. 【請求項19】 請求項15記載の半導体装置の製造方
    法において、 上記第1の工程では、上記ボンディングパッドよりも大
    きい上記1つの金属配線を形成しておき、 上記第3の工程では、上記1つの金属配線の大部分を露
    出させるように上記開口部を形成し、 上記第4の工程では、選択的CVD法により上記金属膜
    を上記開口部の内部に堆積して、自己整合的に上記ボン
    ディングパッドを形成することを特徴とする半導体装置
    の製造方法。
  20. 【請求項20】 請求項15,16,17,18又は1
    9記載の半導体装置の製造方法において、 上記第2の工程の前に、上記層間絶縁膜及び上記各金属
    配線を覆う耐吸湿性の高い誘電体膜からなる薄い下地防
    湿膜を堆積し、 上記第3の工程では、上記下地防湿膜の一部も選択的に
    除去して上記開口部を形成することを特徴とする半導体
    装置の製造方法。
  21. 【請求項21】 半導体素子と層間絶縁膜とが形成され
    た半導体基板の上に複数の金属配線からなる金属配線層
    を形成する第1の工程と、 上記層間絶縁膜及び上記各金属配線の上に誘電率の低い
    誘電体膜からなる埋め込み絶縁膜を堆積した後、上記金
    属配線層の上面が露出するまで上記埋め込み絶縁膜を除
    去することにより、上記各金属配線の間の領域のみに上
    記埋め込み絶縁膜を残存させて、上記各金属配線の間の
    領域を上記埋め込み絶縁膜で埋め込む第2の工程と、 上記埋め込み絶縁膜及び上記各金属配線の上に耐吸湿性
    の高い誘電体膜からなるパシベーション膜を堆積する第
    3の工程と、 上記パシベーション膜の一部を選択的に除去して、上記
    金属配線層のうちの1つの金属配線の一部を露出させる
    開口部を形成する第4の工程とを備え、 上記1つの金属配線をボンディングパッドとして機能さ
    せることを特徴とする半導体装置の製造方法。
  22. 【請求項22】 請求項21記載の半導体装置の製造方
    法において、 上記第1の工程の後上記第2の工程の前に、上記層間絶
    縁膜及び上記金属配線の上を覆う耐吸湿性の高い誘電体
    膜からなる薄い下地防湿膜を形成する工程をさらに備
    え、 上記第4の工程では、上記下地防湿膜の一部をも選択的
    に除去することを特徴とする半導体装置の製造方法。
  23. 【請求項23】 半導体素子と層間絶縁膜とが形成され
    た半導体基板の上に上記層間絶縁膜に対して高いエッチ
    ング選択比を有するエッチングストッパ膜を形成する第
    1の工程と、 上記エッチングストッパ膜の上に誘電率の低い誘電体膜
    からなる埋め込み絶縁膜を堆積する第2の工程と、 上記埋め込み絶縁膜の一部を選択的に除去して、金属配
    線を埋め込むための複数の溝を形成する第3の工程と、 上記溝の内部及び上記埋め込み絶縁膜の上に金属膜を堆
    積した後、上記埋め込み絶縁膜の上面が露出するまで上
    記金属膜を除去して、上記溝内に複数の金属配線からな
    る金属配線層を形成する第4の工程と、 上記埋め込み絶縁膜及び上記各金属配線の上に耐吸湿性
    の高い誘電体膜からなるパシベーション膜を堆積する第
    5の工程と、 上記パシベーションの一部を選択的に除去して、上記金
    属配線層の複数の金属配線のうち1つの金属配線の一部
    を露出させる開口部を形成する第6の工程とを備え、 上記1つの金属配線をボンディングパッドとして機能さ
    せることを特徴とする半導体装置の製造方法。
  24. 【請求項24】 半導体素子と層間絶縁膜とが形成され
    た半導体基板の上に上記層間絶縁膜に対して高いエッチ
    ング選択比を有するエッチングストッパ膜を形成する第
    1の工程と、 上記エッチングストッパ膜の上に誘電率の低い誘電体膜
    からなる埋め込み絶縁膜を堆積する第2の工程と、 上記埋め込み絶縁膜の上に耐吸湿性の高い誘電体膜から
    なるパシベーション膜を堆積する第3の工程と、 上記パシベーション膜及び上記埋め込み絶縁膜の一部を
    選択的に除去して、金属配線を埋め込むための複数の溝
    を形成する第4の工程と、 上記溝の内部及び上記パシベーション膜の上に金属膜を
    堆積した後、上記パシベーション膜の上面が露出するま
    で上記金属膜を除去して、上記溝内に埋め込まれた複数
    の金属配線からなる金属配線層を形成する第5の工程と
    を備え、 上記1つの金属配線をボンディングパッドとして機能さ
    せることを特徴とする半導体装置の製造方法。
JP23940396A 1996-09-10 1996-09-10 半導体装置及びその製造方法 Expired - Lifetime JP3305211B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP23940396A JP3305211B2 (ja) 1996-09-10 1996-09-10 半導体装置及びその製造方法
US08/925,442 US5989992A (en) 1996-09-10 1997-09-08 Method of making a semiconductor device
EP97115629A EP0831529B1 (en) 1996-09-10 1997-09-09 Semiconductor device and method of manufacturing the same
DE69739354T DE69739354D1 (de) 1996-09-10 1997-09-09 Halbleiteranordnung und deren Herstellungsverfahren
KR1019970046524A KR100411782B1 (ko) 1996-09-10 1997-09-10 반도체장치및그제조방법
US09/387,834 US6232656B1 (en) 1996-09-10 1999-09-01 Semiconductor interconnect formed over an insulation and having moisture resistant material
US10/438,348 USRE39932E1 (en) 1996-09-10 2003-05-15 Semiconductor interconnect formed over an insulation and having moisture resistant material
US11/984,551 USRE41980E1 (en) 1996-09-10 2007-11-19 Semiconductor interconnect formed over an insulation and having moisture resistant material

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23940396A JP3305211B2 (ja) 1996-09-10 1996-09-10 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH1092817A true JPH1092817A (ja) 1998-04-10
JP3305211B2 JP3305211B2 (ja) 2002-07-22

Family

ID=17044263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23940396A Expired - Lifetime JP3305211B2 (ja) 1996-09-10 1996-09-10 半導体装置及びその製造方法

Country Status (5)

Country Link
US (4) US5989992A (ja)
EP (1) EP0831529B1 (ja)
JP (1) JP3305211B2 (ja)
KR (1) KR100411782B1 (ja)
DE (1) DE69739354D1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472586B1 (ko) * 2001-05-25 2005-02-22 가부시끼가이샤 도시바 반도체 장치
JP2008047943A (ja) * 2007-11-01 2008-02-28 Renesas Technology Corp 半導体装置
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2011040759A (ja) * 2002-03-13 2011-02-24 Freescale Semiconductor Inc ボンドパッドを有する半導体装置およびそのための方法
US7982254B2 (en) 2005-07-04 2011-07-19 Fujitsu Semiconductor Limited Semiconductor device and method of fabricating the same
JP2014183094A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US9230909B2 (en) 2013-08-01 2016-01-05 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof, and mounting method of semiconductor device
JP2017136724A (ja) * 2016-02-02 2017-08-10 東芝テック株式会社 インクジェットヘッド
JP2018046306A (ja) * 2017-12-21 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
CN113725186A (zh) * 2021-11-02 2021-11-30 北京智芯微电子科技有限公司 芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
US6143638A (en) * 1997-12-31 2000-11-07 Intel Corporation Passivation structure and its method of fabrication
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19990083024A (ko) * 1998-04-08 1999-11-25 윌리엄 비. 켐플러 구리 메탈리제이션를 위한 po 플로우
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6358831B1 (en) * 1999-03-03 2002-03-19 Taiwan Semiconductor Manufacturing Company Method for forming a top interconnection level and bonding pads on an integrated circuit chip
JP4460669B2 (ja) 1999-03-19 2010-05-12 株式会社東芝 半導体装置
JP3530073B2 (ja) * 1999-05-25 2004-05-24 株式会社東芝 半導体装置及びその製造方法
US6423625B1 (en) * 1999-08-30 2002-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of improving the bondability between Au wires and Cu bonding pads
JP2002016065A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
KR100471401B1 (ko) * 2002-12-27 2005-03-10 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법
US20040175918A1 (en) * 2003-03-05 2004-09-09 Taiwan Semiconductor Manufacturing Company Novel formation of an aluminum contact pad free of plasma induced damage by applying CMP
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
DE102004036734A1 (de) * 2004-07-29 2006-03-23 Konarka Technologies, Inc., Lowell Kostengünstige organische Solarzelle und Verfahren zur Herstellung
US7316971B2 (en) * 2004-09-14 2008-01-08 International Business Machines Corporation Wire bond pads
US7429775B1 (en) 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7423283B1 (en) 2005-06-07 2008-09-09 Xilinx, Inc. Strain-silicon CMOS using etch-stop layer and method of manufacture
US7936006B1 (en) * 2005-10-06 2011-05-03 Xilinx, Inc. Semiconductor device with backfilled isolation
KR100731081B1 (ko) * 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 패시베이션 형성 방법
JP5249150B2 (ja) * 2009-07-23 2013-07-31 株式会社東海理化電機製作所 磁気センサの製造方法及び磁気センサ
CN113316840A (zh) * 2019-03-28 2021-08-27 东京毅力科创株式会社 半导体装置的制造方法
CN112397467B (zh) * 2020-11-13 2024-02-27 武汉新芯集成电路制造有限公司 晶圆键合结构及其制作方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58122447A (ja) 1982-01-13 1983-07-21 Ricoh Co Ltd 光透過式粒度分布測定方法
US4761386A (en) * 1984-10-22 1988-08-02 National Semiconductor Corporation Method of fabricating conductive non-metallic self-passivating non-corrodable IC bonding pads
JPS62128128A (ja) 1985-11-29 1987-06-10 Nec Corp 半導体装置
JPH0648696B2 (ja) * 1986-03-26 1994-06-22 日本電装株式会社 半導体装置
JPS62242331A (ja) 1986-04-14 1987-10-22 Sony Corp 半導体装置
JPH0458531A (ja) * 1990-06-28 1992-02-25 Kawasaki Steel Corp 半導体装置の製造方法
CA2026605C (en) 1990-10-01 2001-07-17 Luc Ouellet Multi-level interconnection cmos devices including sog
JPH04179246A (ja) 1990-11-14 1992-06-25 Nec Corp 半導体装置の金属パッドの構造
JPH04346231A (ja) * 1991-05-23 1992-12-02 Canon Inc 半導体装置の製造方法
US5136364A (en) * 1991-06-12 1992-08-04 National Semiconductor Corporation Semiconductor die sealing
US5849632A (en) * 1991-08-30 1998-12-15 Micron Technology, Inc. Method of passivating semiconductor wafers
JPH065715A (ja) 1992-06-18 1994-01-14 Sony Corp 配線層の形成方法
JP3259363B2 (ja) 1992-09-25 2002-02-25 ソニー株式会社 半導体装置のボンディングパッド構造の形成方法
US5369701A (en) 1992-10-28 1994-11-29 At&T Corp. Compact loudspeaker assembly
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
JP2972484B2 (ja) 1993-05-10 1999-11-08 日本電気株式会社 半導体装置の製造方法
JP2560625B2 (ja) * 1993-10-29 1996-12-04 日本電気株式会社 半導体装置およびその製造方法
US5445994A (en) * 1994-04-11 1995-08-29 Micron Technology, Inc. Method for forming custom planar metal bonding pad connectors for semiconductor dice
JPH07312386A (ja) 1994-05-19 1995-11-28 Fujitsu Ltd 半導体チップのバーンイン基板とバーンイン方法
US5449427A (en) * 1994-05-23 1995-09-12 General Electric Company Processing low dielectric constant materials for high speed electronics
US5527737A (en) * 1994-05-27 1996-06-18 Texas Instruments Incorporated Selective formation of low-density, low-dielectric-constant insulators in narrow gaps for line-to-line capacitance reduction
JP3587884B2 (ja) * 1994-07-21 2004-11-10 富士通株式会社 多層回路基板の製造方法
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5753975A (en) * 1994-09-01 1998-05-19 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
US5572737A (en) 1994-12-12 1996-11-12 Valice; Steven F. Padded skating shorts
WO1996019826A1 (en) * 1994-12-20 1996-06-27 National Semiconductor Corporation A method of fabricating integrated circuits using bilayer dielectrics
US5731584A (en) * 1995-07-14 1998-03-24 Imec Vzw Position sensitive particle sensor and manufacturing method therefor
US6376911B1 (en) 1995-08-23 2002-04-23 International Business Machines Corporation Planarized final passivation for semiconductor devices
US5856707A (en) * 1995-09-11 1999-01-05 Stmicroelectronics, Inc. Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed
US5785236A (en) * 1995-11-29 1998-07-28 Advanced Micro Devices, Inc. Advanced copper interconnect system that is compatible with existing IC wire bonding technology
US5900668A (en) * 1995-11-30 1999-05-04 Advanced Micro Devices, Inc. Low capacitance interconnection
JP2839007B2 (ja) 1996-04-18 1998-12-16 日本電気株式会社 半導体装置及びその製造方法
KR100213209B1 (ko) * 1996-07-29 1999-08-02 윤종용 반도체장치의 제조방법
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
US5804259A (en) * 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US5807787A (en) * 1996-12-02 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing surface leakage current on semiconductor intergrated circuits during polyimide passivation
US5854127A (en) * 1997-03-13 1998-12-29 Micron Technology, Inc. Method of forming a contact landing pad

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472586B1 (ko) * 2001-05-25 2005-02-22 가부시끼가이샤 도시바 반도체 장치
JP2011040759A (ja) * 2002-03-13 2011-02-24 Freescale Semiconductor Inc ボンドパッドを有する半導体装置およびそのための方法
US7982254B2 (en) 2005-07-04 2011-07-19 Fujitsu Semiconductor Limited Semiconductor device and method of fabricating the same
JP2008047943A (ja) * 2007-11-01 2008-02-28 Renesas Technology Corp 半導体装置
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2014183094A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US9496222B2 (en) 2013-03-18 2016-11-15 Fujitsu Limited Semiconductor device including insulating films with different moisture resistances and fabrication method thereof
US9230909B2 (en) 2013-08-01 2016-01-05 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof, and mounting method of semiconductor device
JP2017136724A (ja) * 2016-02-02 2017-08-10 東芝テック株式会社 インクジェットヘッド
JP2018046306A (ja) * 2017-12-21 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
CN113725186A (zh) * 2021-11-02 2021-11-30 北京智芯微电子科技有限公司 芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法

Also Published As

Publication number Publication date
USRE41980E1 (en) 2010-12-07
US5989992A (en) 1999-11-23
KR100411782B1 (ko) 2004-04-29
EP0831529A2 (en) 1998-03-25
JP3305211B2 (ja) 2002-07-22
USRE39932E1 (en) 2007-12-04
DE69739354D1 (de) 2009-05-28
EP0831529B1 (en) 2009-04-15
EP0831529A3 (en) 2000-02-02
US6232656B1 (en) 2001-05-15
KR19980024496A (ko) 1998-07-06

Similar Documents

Publication Publication Date Title
JP3305211B2 (ja) 半導体装置及びその製造方法
US7119009B2 (en) Semiconductor device with dual damascene wiring
JP4801296B2 (ja) 半導体装置及びその製造方法
JP4037711B2 (ja) 層間絶縁膜内に形成されたキャパシタを有する半導体装置
JPH04174541A (ja) 半導体集積回路及びその製造方法
KR100368115B1 (ko) 반도체 소자의 본딩 패드 구조 및 그 제조방법
US6960492B1 (en) Semiconductor device having multilayer wiring and manufacturing method therefor
JP4222525B2 (ja) 半導体装置、その製造方法及び反射型液晶表示装置
US20070057376A1 (en) Semiconductor device and method for fabricating the same
KR20030088847A (ko) 반도체장치 및 그 제조방법
US20020180047A1 (en) Method of fabricating a semiconductor device
KR100477821B1 (ko) 반도체소자의금속배선형성방법
JP2949830B2 (ja) 半導体装置の故障解析方法
JP2839007B2 (ja) 半導体装置及びその製造方法
KR100482364B1 (ko) 반도체소자의다층패드및그제조방법
KR960014462B1 (ko) 다층 금속배선 형성 방법
JP3464163B2 (ja) 半導体装置の製造方法
KR100452315B1 (ko) 반도체 소자 제조방법
JPH04112533A (ja) 半導体装置用多重配線層およびその製造方法
KR20050032305A (ko) 반도체소자의 금속배선 형성방법
JPH1074836A (ja) 半導体装置
KR20020057340A (ko) 반도체 소자의 다층 배선 구조 및 그 제조방법
JPH0794548A (ja) 半導体装置及びその製造方法
JP2000114299A (ja) 半導体集積装置およびその製造方法
JP2000216250A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020416

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090510

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100510

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110510

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110510

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120510

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120510

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130510

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130510

Year of fee payment: 11

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term