KR960014462B1 - 다층 금속배선 형성 방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도 내지 제1f도는 본 발명에 따른 다층 금속배선 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1, 1', 1, 3 : 금속층 2 : 층간 절연막
본 발명은 반도체 제조공정중 소자의 고집적화에 대응하여 안정된 금속배선을 형성하기 위한 다층 금속배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라 금속배선은 다층화되고 있으며, 종래에는 하부금속층에 상부 금속층을 접속하기 위하여 상기 하부금속층과 상부금속층 사이에 있는 절연막의 소정부위를 식각하여 비아 홀(via hole)을 형성함으로써 접속하였다.
그러나, 하부금속층과 상부금속층을 연결하는 비아 홀 크기는 감소되고 있으며, 현재까지는 알루미늄 스퍼터링 증착법을 이용하여 비아홀을 매립하고 있으나 256M DRAM급 이상의 소자에서는 알루미늄 스퍼터링 증착 층덮힘성(step coverage)의 열악화로 인해 완전한 비아홀의 매립이 어렵고 소자 시뇌성 측면에서도 불안정하다. 이의 개선을 위해서 이단계 증착법(2-step 증착법) 및 리플로워(reflow)법 등을 연구하고 있으나 어려운 점이 많다. 또한 비아홀을 선택텅스텐 증착법으로 매립하는 연구도 진행중에 있으나 알루미늄 표면에 형성된 Al2O3의 제거가 어렵고, 텅스텐 증착시에 텅스텐과 알루미늄 계면에 Al2O3, AlF3등의 이물질이 발생하여 비아저함이 증가하는 문제점이 있다.
따라서, 본 발명에서는 하부금속층 위의 절연 산화막을 오픈(open)하여 상부금속층 증착시에 비아홀을 매립하는 기존의 방법과는 달리 하부금속층 증착 후 리소그래피 공정으로 하부금속 패넌을 형성할시 미리 하부금속층과 상부금속층을 접속할 금속패턴(기존공정의 경우 비아홀에 매립될 금속층과 같은 역활을 하는 금속 배선)을 미리 형성함으로써 비아저항을 감소시키고 반도체 소자의 금속배선 신뢰성을 향상시키는 다층 금속배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은 반도체 소자의 다층 금속배선 형성 방법에 있어서, 웨이퍼상에 하부금속층을 실제 하부금속층의 증착 두께보다 두껍게 증착하는 단계, 상기 하부 금속층의 위쪽 일부만을 식각하되 위쪽 일부중에서도 이후에 증착되는 상부 금속층과 접속하는 역활을 하는 제1금속배선만을 남겨놓고 식각하는 단계, 상기 제1금속배선 이외의 하부금속층 소정부위를 식각하여 제2금속배선을 형성하는 단계, 웨이퍼 전체구조 상부에 절연막을 형성하고 다시 상기 제1금속배선의 표면이 노출될때까지 상기 절연막을 식각하는 단계, 웨이퍼 전체구조 상부에 상부금속층을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1a도 내지 제1f도를 참조하여 본 발명을 상세힐 설명한다.
제1a도 내지 제1f도는 본 발명에 따른 다층 금속배선 형성 공정도로서, 먼저, 제1a도에 도시된 바와같이 하부금속층(1)을 실제 하부금속층의 증착 두께보다 두껍게 증착한다.
계속해서, 제1b도와 같이 리소그래피 공정으로 증착된 하부금속층(1)의 위쪽 일부만을 식각하되 위쪽 일부중에서도 이후에 증착되는 상부 금속층과 접속될 위치의 금속배선(1')만 일정면적, 일정두께로 남겨놓고 식각한다.
그리고, 제1c도는 리소그래피 공정을 1회 더 사용하여 하부금속층의 라인 및 공간을 형성한 후의 단면도로소, 하부금속층의 금속배선(1)이 완전히 형성되고, 하부금속층과 이후에 증착되는 상부금속층을 접속하는 금속배선(1')만이 남아 있는 상태이다.
이어서, 제1d도와 같이 웨이퍼 전체구조 상부에 PECVD 공정 또는 SOG(Spin On glass) 공정으로 층간 절연막(2)을 형성하고, 제1e도와 같이 하부금속층과 상부금속층을 접속하는 상기 금속배선(1')의 표면이 노출될때까지 절연막 에치백(etch-back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 층간 절연막(2)을 식각한다.
끝으로, 제1f도에 도시된 바와같이 상부금속층(3)을 스퍼터링 증착법으로 형성하여 하부금속층(1)과 상부금속층(3)을 완전히 접속시킨다.
상기 설명한 본 발명과 같은 방법으로 하부금속층과 상부금속층을 접속하면 스퍼터링 증착법의 열악한 층덮힘성으로 인한 금속배선의 단선을 방지할 뿐만 아니라 비아저항이 감소되고 금속배선의 신뢰성이 향상되는 효과가 있다.
Claims (1)
- 반도체 소자의 다층 금속배선 형성 방법에 있어서, 웨이퍼 상에 하부금속층(1)을 실제 하부금속층의 증착 두께보다 두껍게 증착하는 단계, 상기 하부금속층(1)의 위쪽 일부만을 식각하되 위쪽 일부중에서도 이후에 증착되는 상부 금속층과 접속하는 역활을 하는 제1금속배선(1')만을 남겨놓고 식각하는 단계, 상기 제1금속배선(1') 이외의 하부금속층(1) 소정부위를 식각하여 제2금속배선(1)을 형성하는 단계, 웨이퍼 전체구조 상부에 절연막(2)을 형성하고 다시 상기 제1금속배선(1')의 표면이 노출될때까지 상기 절연막(2)을 식각하는 단계, 웨이퍼 전체구조 상부에 상부금속층(3)을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다층 금속배선 형성 방법.
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Cited By (1)
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| WO2018080125A1 (ko) * | 2016-10-24 | 2018-05-03 | 주식회사 엘지화학 | 절연층 제조방법 및 다층인쇄회로기판 제조방법 |
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1993
- 1993-12-29 KR KR1019930030863A patent/KR960014462B1/ko not_active IP Right Cessation
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| KR950021425A (ko) | 1995-07-26 |
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