JPH07312386A - 半導体チップのバーンイン基板とバーンイン方法 - Google Patents
半導体チップのバーンイン基板とバーンイン方法Info
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- JPH07312386A JPH07312386A JP6105110A JP10511094A JPH07312386A JP H07312386 A JPH07312386 A JP H07312386A JP 6105110 A JP6105110 A JP 6105110A JP 10511094 A JP10511094 A JP 10511094A JP H07312386 A JPH07312386 A JP H07312386A
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- semiconductor chip
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Abstract
(57)【要約】
【目的】 半導体チップのバーンイン基板とバーンイン
方法に関し、バーンインコストを低減する。 【構成】 本発明の第１のバーンイン基板１１は、絶縁
基板１２に、半導体チップの入力端子に対向する端子１
３と、導体パターン１４によって端子１３に連通する外
部接続用端子１５と、半導体チップの出力端子に対向す
る端子１６と、端子１６に連通する電気的負荷１７とを
形成してなる。本発明の第２のバーンイン基板は、端子
１６を導体パターンで接続し、その導体パターンに多数
の電気的負荷１７を一体化した電気的負荷を形成する。
さらに、本発明のバーンイン方法は、前記第１，第２の
バーンイン基板を使用し、該バーンイン基板に設けた電
気的負荷を半導体チップに印加させることである。
方法に関し、バーンインコストを低減する。 【構成】 本発明の第１のバーンイン基板１１は、絶縁
基板１２に、半導体チップの入力端子に対向する端子１
３と、導体パターン１４によって端子１３に連通する外
部接続用端子１５と、半導体チップの出力端子に対向す
る端子１６と、端子１６に連通する電気的負荷１７とを
形成してなる。本発明の第２のバーンイン基板は、端子
１６を導体パターンで接続し、その導体パターンに多数
の電気的負荷１７を一体化した電気的負荷を形成する。
さらに、本発明のバーンイン方法は、前記第１，第２の
バーンイン基板を使用し、該バーンイン基板に設けた電
気的負荷を半導体チップに印加させることである。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップのバーンイ
ン試験に用いるチップ搭載基板とその基板を用いたバー
ンイン方法に関する。
ン試験に用いるチップ搭載基板とその基板を用いたバー
ンイン方法に関する。
【０００２】マルチ・チップ・モジュール（ＭＣＭ）や
液晶表示パネル（ＬＣＤ）における半導体チップの実
装、即ち、ガラス等にてなる回路基板に半導体チップを
実装する方法として、チップ・オン・ボード（ＣＯＢ）
方式およびチップ・オン・ガラス（ＣＯＧ）方式が採用
されており、ベアチップのバーンイン試験（加速動作試
験）が必要かつ不可欠になっている。
液晶表示パネル（ＬＣＤ）における半導体チップの実
装、即ち、ガラス等にてなる回路基板に半導体チップを
実装する方法として、チップ・オン・ボード（ＣＯＢ）
方式およびチップ・オン・ガラス（ＣＯＧ）方式が採用
されており、ベアチップのバーンイン試験（加速動作試
験）が必要かつ不可欠になっている。
【０００３】
【従来の技術】図４は液晶表示パネルに実装する半導体
チップの端子配列例を示す図、図５は図４に示す半導体
チップの従来のバーンイン方法の説明図である。
チップの端子配列例を示す図、図５は図４に示す半導体
チップの従来のバーンイン方法の説明図である。
【０００４】図４において、半導体チップ１には、入力
端子２と出力端子３が整列する。液晶表示パネルに実装
する半導体チップ１において、チップ１に形成される端
子２と３は一般に合計２００個程度であり、そのピッチ
は１００μｍ程度である。
端子２と出力端子３が整列する。液晶表示パネルに実装
する半導体チップ１において、チップ１に形成される端
子２と３は一般に合計２００個程度であり、そのピッチ
は１００μｍ程度である。
【０００５】図５において、４は半導体チップ１をフェ
ースアップ状態に固定（吸着）するチップステージ、５
はプローブカード、６は入力端子２に接続するプローブ
針、７は出力端子３に接続するプローブ針であり、プロ
ーブ針６と７はプローブカード５に植設されている。
ースアップ状態に固定（吸着）するチップステージ、５
はプローブカード、６は入力端子２に接続するプローブ
針、７は出力端子３に接続するプローブ針であり、プロ
ーブ針６と７はプローブカード５に植設されている。
【０００６】プローブカード５を使用する半導体チップ
１のバーンイン試験は、プローブ針６を介して入力端子
２に駆動信号を入力し、プローブ針７を介して出力端子
３に所定の電気的負荷を接続し、所定温度で一般に２４
時間〜４８時間程度動作させたのち、半導体チップ１の
特性をチェックして終了する。
１のバーンイン試験は、プローブ針６を介して入力端子
２に駆動信号を入力し、プローブ針７を介して出力端子
３に所定の電気的負荷を接続し、所定温度で一般に２４
時間〜４８時間程度動作させたのち、半導体チップ１の
特性をチェックして終了する。
【０００７】かかる従来のバーンイン方法において、プ
ローブ針６および７は、それ自体の弾性撓みを利用し適
当な圧力で先端が端子２又は３に当接する方式であり、
合計で２００本程度のプローブ針６と７を具えたプロー
ブカード５の単価は、数十万円である。
ローブ針６および７は、それ自体の弾性撓みを利用し適
当な圧力で先端が端子２又は３に当接する方式であり、
合計で２００本程度のプローブ針６と７を具えたプロー
ブカード５の単価は、数十万円である。
【０００８】従って、液晶表示パネルの量産化に対応
し、例えば１０００個の半導体チップ１を同時に試験す
る装置は、プローブカード５の価格だけでも数億円にな
る。
し、例えば１０００個の半導体チップ１を同時に試験す
る装置は、プローブカード５の価格だけでも数億円にな
る。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来のプローブカード５は非常に高価であり、そのよう
なプローブカード５を使用し、液晶表示パネルの量産化
に対応して数千個の半導体チップ１を同時に試験する装
置は、設備費が膨大になるという問題点と共に、液晶表
示パネルの高性能に伴う端子２と３の高密度化に対応す
るプローブ針６と７は、機械的強度が弱くなって損傷さ
れ易いという問題点があった。
従来のプローブカード５は非常に高価であり、そのよう
なプローブカード５を使用し、液晶表示パネルの量産化
に対応して数千個の半導体チップ１を同時に試験する装
置は、設備費が膨大になるという問題点と共に、液晶表
示パネルの高性能に伴う端子２と３の高密度化に対応す
るプローブ針６と７は、機械的強度が弱くなって損傷さ
れ易いという問題点があった。
【００１０】
【課題を解決するための手段】上記問題点の除去を目的
とした本発明の第１のバーンイン基板１１は、絶縁基板
１２に、半導体チップ１の複数の入力端子２のそれぞれ
に対向する第１の接続端子１３と、導体パターン１４に
よって対応する接続端子１３に連通する複数の外部接続
用端子１５と、半導体チップ１の複数の出力端子３のそ
れぞれに対向する第２の接続端子１６と、対応する第２
の接続端子１６のそれぞれに連通する電気的負荷１７と
を形成してなる。
とした本発明の第１のバーンイン基板１１は、絶縁基板
１２に、半導体チップ１の複数の入力端子２のそれぞれ
に対向する第１の接続端子１３と、導体パターン１４に
よって対応する接続端子１３に連通する複数の外部接続
用端子１５と、半導体チップ１の複数の出力端子３のそ
れぞれに対向する第２の接続端子１６と、対応する第２
の接続端子１６のそれぞれに連通する電気的負荷１７と
を形成してなる。
【００１１】上記問題点の除去を目的とした本発明の第
１のバーンイン基板２２は、絶縁基板１２に、半導体チ
ップ１の複数の入力端子２のそれぞれに対向する第１の
接続端子１３と、第１の導体パターン１４によって対応
する接続端子１３に連通する複数の外部接続用端子１５
と、半導体チップ１の複数の出力端子３のそれぞれに対
向する第２の接続端子１６と、複数の第２の接続端子１
６が連通する第２の導体パターン２３と、導体パターン
２３が連通する電気的負荷２４とを形成してなる。
１のバーンイン基板２２は、絶縁基板１２に、半導体チ
ップ１の複数の入力端子２のそれぞれに対向する第１の
接続端子１３と、第１の導体パターン１４によって対応
する接続端子１３に連通する複数の外部接続用端子１５
と、半導体チップ１の複数の出力端子３のそれぞれに対
向する第２の接続端子１６と、複数の第２の接続端子１
６が連通する第２の導体パターン２３と、導体パターン
２３が連通する電気的負荷２４とを形成してなる。
【００１２】上記問題点の除去を目的とした本発明のバ
ーンイン方法は、接続端子１３に入力端子２が当接し接
続端子１６に出力端子３が当接するように、請求項１又
は２記載のバーンイン基板１１又は２１と半導体チップ
１とを重ね、外部接続用端子１５を介して半導体チップ
１に入力信号を入力し、前記電気的負荷１７又は２４を
半導体チップ１の出力端子３に印加させることである。
ーンイン方法は、接続端子１３に入力端子２が当接し接
続端子１６に出力端子３が当接するように、請求項１又
は２記載のバーンイン基板１１又は２１と半導体チップ
１とを重ね、外部接続用端子１５を介して半導体チップ
１に入力信号を入力し、前記電気的負荷１７又は２４を
半導体チップ１の出力端子３に印加させることである。
【００１３】
【作用】上記手段によれば、機械的強度の弱いプローブ
針を使用し高価である従来のプローブカードが不要とな
り、プローブ針より機械的強度に優れるプローブピン、
例えばコイルばねに付勢された接触子を具えたプローブ
ピンを使用可能にすることにより、バーンイン装置の設
備費及びメンテナンスを大幅に低減する。
針を使用し高価である従来のプローブカードが不要とな
り、プローブ針より機械的強度に優れるプローブピン、
例えばコイルばねに付勢された接触子を具えたプローブ
ピンを使用可能にすることにより、バーンイン装置の設
備費及びメンテナンスを大幅に低減する。
【００１４】さらに、前記電気的負荷をバーンイン基板
に形成することで、バーンインコストの一層の低減を可
能にする。
に形成することで、バーンインコストの一層の低減を可
能にする。
【００１５】
【実施例】図１は本発明の実施例による半導体チップの
バーンイン基板の説明図、図２は本発明の他の実施例に
よる半導体チップのバーンイン基板の説明図、図３は図
２のバーンイン基板を使用するバーンイン方法の説明図
である。
バーンイン基板の説明図、図２は本発明の他の実施例に
よる半導体チップのバーンイン基板の説明図、図３は図
２のバーンイン基板を使用するバーンイン方法の説明図
である。
【００１６】図１（ａ）において、図４に示す半導体チ
ップ１のバーンイン基板１１は、絶縁基板１２の表面
に、チップ１の入力端子２が当接する端子１３と、一端
が端子１３に連通する導体パターン１４と、導体パター
ン１４の他端に連通する外部接続用端子１５と、チップ
１の出力端子３が当接する端子１６と、一端が端子１６
に連通する電気的負荷１７と、負荷１７の他端に連通す
る外部接続用端子１８とを形成してなる。
ップ１のバーンイン基板１１は、絶縁基板１２の表面
に、チップ１の入力端子２が当接する端子１３と、一端
が端子１３に連通する導体パターン１４と、導体パター
ン１４の他端に連通する外部接続用端子１５と、チップ
１の出力端子３が当接する端子１６と、一端が端子１６
に連通する電気的負荷１７と、負荷１７の他端に連通す
る外部接続用端子１８とを形成してなる。
【００１７】多数の負荷１７は、その断面を図１（ｂ）
に示す如く、一端が端子１６に連通する導体層１９と、
導体層１９に積層した絶縁層２０と、絶縁層２０に積層
し接続用端子１８に連通する導体層２１にてなる。
に示す如く、一端が端子１６に連通する導体層１９と、
導体層１９に積層した絶縁層２０と、絶縁層２０に積層
し接続用端子１８に連通する導体層２１にてなる。
【００１８】このようにコンデンサを構成する負荷１７
の静電容量は、半導体チップ１を実装する表示パネルに
おける駆動電極の静電容量、即ち該パネルの駆動電極と
対向電極とが液晶を介して対向す表示パネルの電極間静
電容量に対応し、数ｐＦ〜数千ｐＦ程度例えば１０００
ｐＦとする。
の静電容量は、半導体チップ１を実装する表示パネルに
おける駆動電極の静電容量、即ち該パネルの駆動電極と
対向電極とが液晶を介して対向す表示パネルの電極間静
電容量に対応し、数ｐＦ〜数千ｐＦ程度例えば１０００
ｐＦとする。
【００１９】図２（ａ）において、図４に示す半導体チ
ップ１のバーンイン基板２２は、絶縁基板１２の表面
に、チップ１の入力端子２が当接する端子１３と、一端
が端子１３に連通する導体パターン１４と、導体パター
ン１４の他端に連通する外部接続用端子１５と、チップ
１の出力端子３が当接する端子１６と、多数の一端がそ
れぞれ端子１６に連通する導体パターン２３と、導体パ
ターン２３の他端が連通する電気的負荷２４とを形成し
てなる。
ップ１のバーンイン基板２２は、絶縁基板１２の表面
に、チップ１の入力端子２が当接する端子１３と、一端
が端子１３に連通する導体パターン１４と、導体パター
ン１４の他端に連通する外部接続用端子１５と、チップ
１の出力端子３が当接する端子１６と、多数の一端がそ
れぞれ端子１６に連通する導体パターン２３と、導体パ
ターン２３の他端が連通する電気的負荷２４とを形成し
てなる。
【００２０】多数の負荷１７を一体化した負荷２４は、
その断面を図１（ｂ）に示す如く、導体パターン２３に
連通する導体層２５と、導体層２５に積層した絶縁層２
６と、絶縁層２６に積層した導体層２７にてなり、コン
デンサを構成する負荷２４の静電容量は、チップ１を実
装する表示パネルにおける駆動電極の静電容量、即ち該
パネルの駆動電極と対向電極とが液晶を介して対向す表
示パネルの電極間静電容量に対応し、数百ｐＦ〜数万ｐ
Ｆ例えば２０，０００ｐＦとする。
その断面を図１（ｂ）に示す如く、導体パターン２３に
連通する導体層２５と、導体層２５に積層した絶縁層２
６と、絶縁層２６に積層した導体層２７にてなり、コン
デンサを構成する負荷２４の静電容量は、チップ１を実
装する表示パネルにおける駆動電極の静電容量、即ち該
パネルの駆動電極と対向電極とが液晶を介して対向す表
示パネルの電極間静電容量に対応し、数百ｐＦ〜数万ｐ
Ｆ例えば２０，０００ｐＦとする。
【００２１】図３において、３１は半導体チップ１のバ
ーンイン用ソケットであり、入力端子２（図４参照）と
基板端子１３（図２参照）および出力端子３（図４参
照）と基板端子１６（図２参照）が当接するように、半
導体チップ１とバーンイン基板２２を収容するソケット
３１は、基体３２，蓋体３３，基体３２に対し蓋体３３
を開閉可能に支持する軸３４，基体３２に挿着し上下動
可能な先端部が対向する端子１５（図２参照）に当接す
る複数本のプローブピン３５，基体３２に挿着し上下動
可能な先端部が負荷２４（図２参照）の導体層２７に当
接するプローブピン３６とを具えてなる。
ーンイン用ソケットであり、入力端子２（図４参照）と
基板端子１３（図２参照）および出力端子３（図４参
照）と基板端子１６（図２参照）が当接するように、半
導体チップ１とバーンイン基板２２を収容するソケット
３１は、基体３２，蓋体３３，基体３２に対し蓋体３３
を開閉可能に支持する軸３４，基体３２に挿着し上下動
可能な先端部が対向する端子１５（図２参照）に当接す
る複数本のプローブピン３５，基体３２に挿着し上下動
可能な先端部が負荷２４（図２参照）の導体層２７に当
接するプローブピン３６とを具えてなる。
【００２２】本実施例において、プローブピン３５と３
６は通常構成のもの、例えばコイルばねを収容し該コイ
ルばねが前記先端部を付勢する構成のものを使用した。
そして、ソケット３１を装着したプリント配線板３７に
は、絶縁体３９に導体端子４０，４１を植設したコネク
タ３８が装着されており、所定の入力ピン３５と端子４
０およびアースピン３６と端子４１は、配線板３７に形
成した導体層（図示せず）によって接続されている。
６は通常構成のもの、例えばコイルばねを収容し該コイ
ルばねが前記先端部を付勢する構成のものを使用した。
そして、ソケット３１を装着したプリント配線板３７に
は、絶縁体３９に導体端子４０，４１を植設したコネク
タ３８が装着されており、所定の入力ピン３５と端子４
０およびアースピン３６と端子４１は、配線板３７に形
成した導体層（図示せず）によって接続されている。
【００２３】そこで、半導体チップ１をソケット３１に
収容し、端子４０と入力ピン３５とを介してチップ１に
入力信号を印加し端子４１をアースに接続した状態、即
ちチップ１の動作状態で、半導体チップ１を所定温度で
例えば３０時間程度加熱する。しかるのち、ソケット３
１から取り出した半導体チップ１の特性をチェックし、
チップ１のバーンイン試験が完了する。
収容し、端子４０と入力ピン３５とを介してチップ１に
入力信号を印加し端子４１をアースに接続した状態、即
ちチップ１の動作状態で、半導体チップ１を所定温度で
例えば３０時間程度加熱する。しかるのち、ソケット３
１から取り出した半導体チップ１の特性をチェックし、
チップ１のバーンイン試験が完了する。
【００２４】同様にバーンイン基板１１を使用したバー
ンイン試験、即ち、接続端子１５に当接する複数本の入
力ピン３５，接続端子１８に当接する複数本のアースピ
ンを具えたバーンイン用ソケットに半導体チップ１とバ
ーンイン基板１１とを収容し、所定温度で所定時間だけ
チップ１に負荷１７を印加して実施される。
ンイン試験、即ち、接続端子１５に当接する複数本の入
力ピン３５，接続端子１８に当接する複数本のアースピ
ンを具えたバーンイン用ソケットに半導体チップ１とバ
ーンイン基板１１とを収容し、所定温度で所定時間だけ
チップ１に負荷１７を印加して実施される。
【００２５】
【発明の効果】以上説明したように本発明によるバーン
イン基板とバーンイン方法は、機械的強度の弱いプロー
ブ針を使用し高価である従来のプローブカードを不要に
し、該プローブ針より機械的強度に優れるプローブピン
を使用可能にすることによって、バーンイン装置の設備
費を大幅に低減した。
イン基板とバーンイン方法は、機械的強度の弱いプロー
ブ針を使用し高価である従来のプローブカードを不要に
し、該プローブ針より機械的強度に優れるプローブピン
を使用可能にすることによって、バーンイン装置の設備
費を大幅に低減した。
【００２６】さらに、半導体チップの出力端子に印加す
る電気的負荷をバーンイン基板に形成し、バーンインコ
ストの一層の低減を可能にした。
る電気的負荷をバーンイン基板に形成し、バーンインコ
ストの一層の低減を可能にした。
【図１】 本発明の実施例による半導体チップのバーン
イン基板の説明図
イン基板の説明図
【図２】 本発明の他の実施例による半導体チップのバ
ーンイン基板の説明図
ーンイン基板の説明図
【図３】 図２のバーンイン基板を使用するバーンイン
方法の説明図
方法の説明図
【図４】 液晶表示パネルに実装する半導体チップの端
子配列例を示す図
子配列例を示す図
【図５】 図４に示す半導体チップの従来のバーンイン
方法の説明図
方法の説明図
１ 半導体チップ ２ 半導体チップの入力端子 ３ 半導体チップの出力端子 １２ 絶縁基板 １３ 入力端子当接用接続端子 １４ 導体パターン １６ 出力端子当接用接続端子 １７，２４ 電気的負荷 １９，２５ 第１の導電層 ２０，２６ 絶縁膜 ２１，２７ 第２の導電層 ２３ 導体パターン
Claims (4)
- 【請求項１】 絶縁基板(12)に、半導体チップ(1) の複
数の入力端子(2) のそれぞれに対向する第１の接続端子
(13)と、導体パターン(14)によって対応する該第１の接
続端子(13)に連通する複数の外部接続用端子(15)と、該
半導体チップ(1) の複数の出力端子(3) のそれぞれに対
向する第２の接続端子(16)と、対応する該第２の接続端
子(16)のそれぞれに連通する電気的負荷(17)とを形成し
てなること、を特徴とする半導体チップのバーンイン基
板。 - 【請求項２】 絶縁基板(12)に、半導体チップ(1) の複
数の入力端子(2) のそれぞれに対向する第１の接続端子
(13)と、第１の導体パターン(14)によって対応する該第
１の接続端子(13)に連通する複数の外部接続用端子(15)
と、該半導体チップ(1) の複数の出力端子(3) のそれぞ
れに対向する第２の接続端子(16)と、複数の該第２の接
続端子(16)が連通する第２の導体パターン(23)と、該第
２の導体パターン(23)が連通する電気的負荷(24)とを形
成してなること、を特徴とする半導体チップのバーンイ
ン基板。 - 【請求項３】 請求項１又は２記載の電気的負荷 (17又
は24) が、第１の導電層 (19又は25) と第２の導電層
(21又は27) との間に絶縁膜 (20又は26) を形成したコ
ンデンサであること、を特徴とする半導体チップのバー
ンイン基板。 - 【請求項４】 前記第１の接続端子(13)に前記入力端子
(2) が当接し前記第２の接続端子(16)に前記出力端子
(3) が当接するように、請求項１又は２記載のバーンイ
ン基板 (11又は21) と前記半導体チップ(1) とを重ね、
前記外部接続用端子(15)を介して該半導体チップ(1) に
入力信号を入力し、請求項１又は２記載の電気的負荷
(17又は24) を該半導体チップ(1) の出力端子(3) に印
加せしめること、を特徴とする半導体チップのバーンイ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105110A JPH07312386A (ja) | 1994-05-19 | 1994-05-19 | 半導体チップのバーンイン基板とバーンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105110A JPH07312386A (ja) | 1994-05-19 | 1994-05-19 | 半導体チップのバーンイン基板とバーンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312386A true JPH07312386A (ja) | 1995-11-28 |
Family
ID=14398710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6105110A Withdrawn JPH07312386A (ja) | 1994-05-19 | 1994-05-19 | 半導体チップのバーンイン基板とバーンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312386A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1321320C (zh) * | 2005-03-23 | 2007-06-13 | 北京青鸟元芯微系统科技有限责任公司 | 热扩散压阻式mems压力传感器芯片级老化方法 |
| USRE39932E1 (en) | 1996-09-10 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor interconnect formed over an insulation and having moisture resistant material |
| CN100437132C (zh) * | 2004-09-30 | 2008-11-26 | 恩益禧电子股份有限公司 | 老化测试的方法和老化测试的测量程序 |
-
1994
- 1994-05-19 JP JP6105110A patent/JPH07312386A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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