KR100472586B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 칩으로의 수분 침입을 억제하는 것이 가능한 반도체 장치를 제공한다.
본 발명의 반도체 장치는 제1 절연막(16)과, 상기 제1 절연막(16) 내에 형성된 제1 배선(17)과, 상기 제1 배선(17) 및 상기 제1 절연막(16) 상에 형성된 층간 절연막(19, 23, 27)과, 상기 층간 절연막(19, 23, 27) 내에 형성되며, 제1 접속부(21, 25, 29)를 통해 상기 제1 배선(17)과 도통하는 제2 배선(20, 24, 28)과, 상기 제2 배선(20, 24, 28) 및 상기 층간 절연막(19, 23, 27) 상에 형성된 패시베이션막(34)을 구비한다. 그리고, 상기 제1 절연막(16), 패시베이션막(34) 중 적어도 한쪽은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 층간 절연막(19, 23, 27)은 저유전율막이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 다층 배선 구조의 반도체 장치에 관한 것이다.
최근, 디바이스 성능의 향상을 위해, 층간 절연막에는 저유전율막을 이용하는 것이 필수적으로 되어 있다. 이 저유전율막은 일반적으로 막 밀도가 낮고 투수성이 있다. 이 때문에, 비유전율 k가 ∼80 이나 되는 물이 저유전율막에 약간의 양이라도 포함되면, 저유전율막의 유전율이 증대되게 된다. 따라서, 저유전율막을 유효하게 이용하기 위해서는 저유전율막에 수분이 침입하는 것을 차단할 필요가 있다.
여기서, 도 12는 제1 종래 기술에 의한 반도체 장치의 평면도를 나타내고, 도 13은 도 12의 XIII-XIII선을 따른 반도체 장치의 단면도를 나타낸다.
도 12, 도 13에 도시한 바와 같이, 반도체 기판(71) 상에 게이트 전극(72)이 형성된다. 이 게이트 전극(72)을 피복하도록 BPSG(Boron Phosphorous Silicate Glass)막(73)이 형성되고, 이 BPSG막(73) 내에 컨택트 플러그(75)가 형성된다. BPSG막(73) 상에 제1 배선(74)이 형성되고, 이 제1 배선(74)은 컨택트 플러그(75)에 접속된다. 그리고, 제1 배선(74)을 피복하도록 TEOS(Tetra Ethyl Ortho Silicate)-SiO 2 막(76)이 형성되고, 이 TEOS-SiO 2 막(76) 상에 제2 배선(77)이 형성된다. 이 제2 배선(77)은 Via(78)를 통해 제1 배선(74)에 접속된다. 그리고, 제2 배선(77)을 피복하도록 PSG막(79)과 SiN막(80)을 포함하는 패시베이션막(84)이 형성된다. 여기서 칩(70) 주위에서는 스크라이빙(scribing) 시에 있어서의 크랙을 정지시키기 위한 목적으로, 제1, 제2 배선(74, 77), 컨택트 플러그(75) 및 Via(78)를 포함하는 Via 링(81)이 형성되어 있다.
상기 제1 종래 기술의 구조에서, 패시베이션막(84)은 SiN막(80)만으로 이루어지는 단층막이 아니라, PSG막(79)과 같은 SiO 2 막과 이 PSG막(79) 상에 성막된 SiN막(80)을 포함하는 적층막으로 되어 있다. 이러한 적층막 구조로 함으로써, 막의 총 스트레스를 저하시킬 수 있다. 그러나, 이 구조에서는 패드창을 설치하기 위해 패시베이션막(84)에 개구부를 형성하면, 이 개구부의 측벽에 PSG막(79)이 노출된다. 이것에 의해, 이 노출된 부분이 수분의 침입구가 되기 때문에, 수분의 침입을 차단할 수 없다고 하는 문제가 있었다.
또, 컨택트 플러그(75)로부터 상층 배선(74, 77)까지의 모든 도전재를 Al 재 료로 형성하는 프로세스에서는 Via 링(81)은 칩(70)의 측면으로부터의 물의 침입을 방지하는 부수적인 효과를 갖는다. 그러나, 컨택트 플러그(75)의 재료에 W를 이용하게 되면, 그와 같은 효과는 거의 없다.
여기서, 도 14는 제2 종래 기술에 의한 반도체 장치의 평면도를 나타내고, 도 15의 (a)는 도 14의 XVA-XVA선을 따른 반도체 장치의 단면도를 나타내며, 도 15의 (b)는 도 14의 XVB-XVB선을 따른 반도체 장치의 부분 단면도를 나타낸다.
즉, 도 14, 도 15의 (a)에 도시한 바와 같이, 컨택트 플러그(82)의 재료에 W를 이용한 경우, 컨택트 플러그(82)와 반도체 기판(71)과의 계면이 매우 박리되기 쉬워진다. 따라서, 이 W의 박리를 억제하기 위해, 연속된 홈형의 컨택트 플러그(82)를 이용하는 것은 곤란하다. 그래서, 도 15의 (b)에 도시한 바와 같이, 컨택트 플러그(82)를 주형(柱形)으로 배열하게 되고, 컨택트 플러그(82) 간에 간극(83)이 생기게 된다. 따라서, 다층 배선 부분을 완전하게 피복할 수 없기 때문에, 칩(70) 측면으로부터의 물의 침입을 완전하게 방지하는 것이 곤란하였다.
이상과 같이, 종래 기술에서는 칩의 상측, 하측, 측면으로부터 다층 배선 영역으로의 모든 수분의 침입구를 차단하는 것이 어렵고, 저유전율막의 특성을 유효하게 사용하는 것이 곤란하였다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 것은 칩으로의 수분 침입을 억제하는 것이 가능한 반도체 장치를 제공하는 것에 있다.
본 발명은 상기 목적을 달성하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 제1 시점에 의한 반도체 장치는, 제1 절연막과, 상기 제1 절연막 내에 형성된 제1 배선과, 상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선과, 상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막을 포함하고, 상기 제1, 제3 절연막 중 적어도 한쪽은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막인 것을 특징으로 한다.
본 발명의 제2 시점에 의한 반도체 장치는, 제1 절연막과, 상기 제1 절연막 상에 형성된 제1 배선과, 상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선과, 상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막을 포함하고, 상기 제1, 제3 절연막 중 적어도 한쪽은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막인 것을 특징으로 한다.
또, 상기 반도체 장치에서, 상기 제2, 제3 절연막 간에 형성된 제4 절연막과, 상기 제4 절연막 내에 형성되며, 제2 접속부를 통해 상기 제2 배선과 도통하는 제3 배선을 포함해도 좋다. 이 경우, 상기 제4 절연막은 SiON이 주가 되는 막, SiN이 주가 되는 막, 또는 이들의 적층막, 또는 SiO막이다.
<실시예>
본 발명은 층간 절연막에 비유전율 k가 3 이하인 저유전율막을 이용한 경우의 다층 배선 구조에 관한 것이다. 상기 저유전율막의 예로서는 폴리메틸실록산(polymethylsiloxane), 수소 실세스퀴옥산(hydrogen silsesquioxane), 유기계 저유전율막(예를 들면, 방향족계 탄화수소폴리머) 등을 들 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이 설명을 행할 때, 모든 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는 저유전율막을 포함하는 층간 절연막의 상층과 최하층 배선 간의 층에 흡수성·투수성이 적은 막을 이용하는 것을 특징으로 한다.
또, 본 발명에 있어서, 흡수성·투수성이 적은 막이란 종래의 반도체 프로세스에서 이용되어 온 TEOS(Tetra Ethyl Ortho Silicate) 가스를 원료로 하여 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 성막된 절연막, 통칭 TEOS-SiO 2 막이나, SiH 4 가스와 O 2 가스를 원료로 하여 성막된 USG(Undoped Silicate Glass)막을 기준으로 하고 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도를 나타낸다. 도 2는 도 1의 II-II선을 따른 반도체 장치의 단면도를 나타낸다.
도 1에 도시한 바와 같이, 칩(10) 주위에 Via 링(30)이 형성되고, 이 Via 링(30)에 의해 디바이스 영역이 둘러싸여 있다.
도 2에 도시한 바와 같이, 반도체 기판(11) 상에 게이트 전극(12)이 형성된다. 이 게이트 전극(12)을 피복하도록 BPSG(Boron Phosphorous Silicate Glass)막(13)이 형성되고, 이 BPSG막(13) 상에 TEOS-SiO 2 막(14)이 형성된다. 이들 TEOS-SiO 2 막(14) 및 BPSG막(13) 내에 W를 포함하는 컨택트 플러그(15)가 형성된다. 그리고, TEOS-SiO 2 막(14) 상에 예를 들면 150㎚ 막 두께의 SiON막(16)이 형성되고, 이 SiON막(16) 내에 Cu 또는 Al을 포함하는 제1 배선(17)이 형성된다. 이 제1 배선(17)은 컨택트 플러그(15)에 접속된다.
또한, 제1 배선(17) 및 SiON막(16) 상에 예를 들면 SiN막, SiC막, SiOC막, SiCN 막 중 어느 하나를 포함하는 예를 들면 70㎚ 막 두께의 확산 방지막(18)이 형성된다. 이 확산 방지막(18) 상에 제1 저유전율막(19)이 형성된다. 이 제1 저유전율막(19) 내에 Cu 또는 Al을 포함하는 제2 배선(20)이 형성되고, 이 제2 배선(20)은 제1 Via(21)를 통해 제1 배선(17)에 접속된다. 이 제2 배선(20) 및 제1 저유전율막(19) 상에 예를 들면 SiN막, SiC막, SiOC막, SiCN 막 중 어느 하나를 포함하는 예를 들면 70㎚ 막 두께의 확산 방지막(22)이 형성되고, 이 확산 방지막(22) 상에 제2 저유전율막(23)이 형성된다. 이 제2 저유전율막(23) 내에 Cu 또는 Al을 포함하는 제3 배선(24)이 형성되고, 이 제3 배선(24)은 제2 Via(25)를 통해 제2 배선(20)에 접속된다. 이 제3 배선(24) 및 제2 저유전율막(23) 상에 예를 들면 SiN막, SiC막, SiOC막, SiCN 막 중 어느 하나를 포함하는 예를 들면 70㎚ 막 두께의 확산 방지막(26)이 형성되고, 이 확산 방지막(26) 상에 제3 저유전율막(27)이 형성된다. 이 제3 저유전율막(27) 내에 Cu 또는 Al을 포함하는 제4 배선(28)이 형성되고, 이 제4 배선(28)은 제3 Via(29)를 통해 제3 배선(24)에 접속된다. 이와 같이 하여, Via(21, 25, 29) 및 배선(17, 20, 24, 28)이 연속적인 홈으로 된 Via 링(30)이 칩(10) 주위에 형성된다.
또한, 제4 배선(28) 및 제3 저유전율막(27) 상에 예를 들면 SiN막, SiC막, SiOC막, SiCN 막 중 어느 하나를 포함하는 예를 들면 70㎚ 막 두께의 확산 방지막(31)이 형성된다. 이 확산 방지막(31) 상에 예를 들면 150㎚ 막 두께의 SiON막(32)이 형성되고, 이 SiON막(32) 상에 예를 들면 400㎚ 막 두께의 SiN막(33)이 형성된다. 이들 SiON막(32) 및 SiN막(33)은 패시베이션막(34)으로서 기능한다. 그리고, 확산 방지막(31), SiON막(32) 및 SiN막(33)이 선택적으로 제거되어 패드창(35)이 형성된다. 이 패드창(35)에 의해 표면이 노출된 제4 배선(28)은 패드 전극(36)으로서 기능한다.
이와 같이, 저유전율막(19, 23, 27)을 포함하는 다층 배선 구조의 반도체 장치에서, 칩(10)의 최상층에 설치된 패시베이션막(34)과, 이 패시베이션막(34)에 근접하여 칩(10) 주위에 설치된 Via 링(30)을 이용함과 함께, 제1 배선(17) 간에 Via 링(30)과 인접하는 SiON막(16)을 이용한다. 또한, 패시베이션막(34)의 일부에도 SiON막(32)을 이용한다.
또, SiON막(16, 32) 대신, SiN막, 또는 SiON막과 SiN막과의 적층막을 이용해 도 좋다. 이들 SiON막 또는 SiN막은 이하와 같은 방법으로 형성할 수 있다.
SiON막은, 예를 들면, SiH 4 +N 2 O, SiH 4 + N 2 O+N 2 , SiH 4 +O 2 +N 2 , SiH 4 +O 2 +NH 3 등을 원료 가스로서 이용하여 PECVD법으로 형성된다. 또한, 상기 이외에도 Si, O, N을 포함하는 원료 가스를 이용하면, SiON막은 형성할 수 있다.
SiN막은, 예를 들면, SiH 4 +N 2 , SiH 4 +NH 3 등을 원료 가스로서 이용하여 PECVD법으로 형성된다. 또한, 상기 이외에도 Si, N을 포함하는 원료 가스를 이용하면, SiN막은 형성할 수 있다.
또, SiON막이나 SiN막은 막 중에 수소를 포함하고 있어도 좋다.
또한, SiON막(16, 32)은 수분의 침입을 방지하는 효과를 높이기 위해서, 100nm 이상의 막 두께를 갖는 것이 바람직하다.
또, 제1 배선(17)은 로컬 배선(셀 내에서 접속하는 배선)으로서 이용하는 경우가 많고, 제1 배선(17) 간의 용량이 조금 높아도 디바이스 성능에 큰 영향을 미치지 않는다. 이 때문에, 제1 배선(17) 간에는 저유전율막이 아니고 물의 블로킹 효과가 높은 막(SiON막 등)을 이용해도 거의 문제는 없다.
상기 제1 실시예에 따르면, 칩(10)의 최상층에 설치된 패시베이션막(34)의 SiON막(32)과, 칩(10)의 측면에 설치된 Via 링(30)을 이용함과 함께, 제1 배선(17) 간에 SiON막(16)을 이용한다. 이 때문에, 칩(10)의 상측, 하측, 측면으로부터 다층 배선 영역으로의 모든 수분의 침입구를 차단할 수 있다. 따라서, 저유전율막에 수분이 포함되어 유전율이 증대되는 문제를 회피할 수 있어 저유전율막의 특성을 유효하게 이용한 반도체 장치를 제공할 수 있다.
또한, SiON막이나 SiN막(16, 32)은 종래의 반도체 프로세스에서 이용된 재료이기 때문에 이용하기 쉽다.
또, 도 2에 도시한 구조에 있어서, 패드창(35)을 Al로 매립하여 패드를 형성해도 좋다. 이 경우도 본 발명의 구조를 적용함으로써, 칩(10)으로의 수분 침입을 억제할 수 있다.
[제2 실시예]
제2 실시예는 상층의 층간 절연막에 흡수성·투수성이 적은 막을 이용하는 것을 특징으로 한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도를 나타낸다. 도 3에 도시한 바와 같이, 제2 실시예에 따른 반도체 장치는, 제1 실시예와 마찬가지로, 칩(10)의 최상층에 설치된 패시베이션막(34)과, 이 패시베이션막(34)에 근접하여 칩(10) 주위에 설치된 Via 링(30)을 이용함과 함께, 제1 배선(17) 간에 Via 링(30)과 인접하는 SiON막(16)을 이용한다. 또한, 패시베이션막(34)의 일부에도 SiON막(32)을 이용한다.
그리고, 제1 실시예와 다른 점은 상층 배선의 구조이다. 제2 실시예에서는 상층 2층의 배선(45, 46)은 주로 전원선이나 접지 배선으로 이용된다. 이 때문에, 이 상층 2층의 층간 절연막(41a, 42a)은 저유전율막을 이용하지 않고 흡수성·투수성이 적은 막으로서 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막 또는 이들의 적층막을 이용한다. 이와 같이, 제2 실시예에서는 패시베이션막(34), 상층의 층간 절연막(41a, 42a), 연속적인 홈형의 Via(21, 25, 29, 44) 및 배선(17, 20, 24, 28, 43)을 포함하는 Via 링(30), 제1 배선(17) 간의 층간 절연막(16)에 의해 저유전율막을 포함하는 층간 절연막(19, 23)을 둘러싸는 구조로 되어 있다.
상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 저유전율막(19, 23)의 상측에 흡수성·투수성이 적은 막(41a, 42a, 32)을 3층 설치하고 있기 때문에, 칩(10)의 상측으로부터 다층 배선 영역으로 침입하는 수분을 또한 차단할 수 있다.
또, 도 4에 도시한 바와 같이, 상층 2층의 층간 절연막(41b, 42b)에, 예를 들면 PECVD법으로 형성된 TEOS막이나 USG막과 같은 SiO막을 이용해도 좋다.
[제3 실시예]
제3 실시예는 저유전율막을 포함하는 층간 절연막의 상하의 층에서, 어느 한쪽의 층에 흡수성·투수성이 적은 막을 이용하는 것을 특징으로 한다.
도 5, 도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도를 나타낸다. 도 5, 도 6에 도시한 바와 같이, 제3 실시예에 따른 반도체 장치는 제1 실시예와 마찬가지로, 칩(10)의 최상층에 설치된 패시베이션막(34)과, 이 패시베이션막(34)에 근접하여 칩(10) 주위에 설치된 Via 링(30)을 이용한다.
그리고, 제1 실시예와 다른 점은, 제1 배선(17) 간의 층간 절연막 또는 패시베이션막(34)의 일부의 막 중 어느 한쪽에 흡수성·투수성이 적은 막으로서 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막 또는 이들의 적층막을 이용하는 것이다.
즉, 도 5에 도시한 구조에서는 제1 배선(17) 간의 층간 절연막에 SiON막(16) 을 이용하고, 패시베이션막(34)의 일부의 막에 TEOS막(51)을 이용한다. 한편, 도 6에 도시한 구조에서는 제1 배선(17) 간의 층간 절연막에 TEOS막(52)을 이용하고, 패시베이션막(34)의 일부의 막에 SiON막(32)을 이용한다.
상기 제3 실시예에 따르면, 칩(10)의 측면에 설치된 Via 링(30)과, 칩(10)의 최상층에 설치된 SiON막(32) 또는 제1 배선(17) 간에 설치된 SiON막(16)을 이용한다. 이 때문에, 칩(10)의 측면과 상측 또는 하측으로부터 다층 배선 영역으로 수분이 침입하는 것을 억제할 수 있다. 따라서, 저유전율막에 수분이 포함되어 유전율이 증대되는 문제를 억제할 수 있어 저유전율막의 특성을 유효하게 사용한 반도체 장치를 제공할 수 있다.
또, 제3 실시예에 따른 발명은 제2 실시예와 같이 상층 2층의 배선(45, 46)을 주로 전원선이나 접지 배선으로 이용하는 경우에도 적용할 수 있다.
즉, 도 7, 도 8에 도시한 바와 같이, 제1 배선(17) 간의 층간 절연막 또는 패시베이션막(34)의 일부의 막 중 어느 한쪽에 흡수성·투수성이 적은 막으로서 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막 또는 이들의 적층막을 이용하고, 또한, 상층 2층의 층간 절연막(41a, 42a)에 SiON막을 이용해도 좋다.
이 경우, 도 7에 도시한 구조에서는 칩(10)의 상측, 하측, 측면으로부터 다층 배선 영역으로의 모든 수분의 침입구를 차단할 수 있다. 또한, 도 8에 도시한 구조에서는 칩(10)의 상측으로부터 다층 배선 영역으로 침입하는 수분을 특히 차단할 수 있다.
또한, 도 9, 도 10에 도시한 바와 같이, 제1 배선(17) 간의 층간 절연막 또 는 패시베이션막(34)의 일부의 막 중 어느 한쪽에 흡수성·투수성이 적은 막으로서 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막 또는 이들의 적층막을 이용하고, 또한, 상층 2층의 층간 절연막(41b, 42b)에 TEOS막이나 USG막과 같은 SiO막을 이용해도 좋다.
이 경우, 도 9에 도시한 구조에서는, 저유전율막(19, 23)의 상측에 설치된 3층으로 이루어지는 막 두께가 두꺼운 TEOS막(41b, 42b, 51)과 Via 링(30)과 SiON막(16)을 이용하고 있기 때문에, 칩(10)의 상측, 하측, 측면으로부터 다층 배선 영역으로의 모든 수분의 침입구를 차단할 수 있다. 또한, 도 10에 도시한 구조에서는 저유전율막(19, 23)의 상측에 TEOS막(41b, 42b)과 SiON막(32)이 설치되어 있기 때문에, 칩(10)의 상측으로부터 다층 배선 영역으로 침입하는 수분을 특히 차단할 수 있다.
[제4 실시예]
제4 실시예에서는 저유전율막을 포함하는 층간 절연막의 상층과 최하층 배선의 하층에 흡수성·투수성이 적은 막을 이용하는 것을 특징으로 한다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치의 단면도를 나타낸다. 도 11에 도시한 바와 같이, 제4 실시예에 따른 반도체 장치는 제1 실시예와 마찬가지로, 칩(10)의 최상층에 설치된 패시베이션막(34)과, 이 패시베이션막(34)에 근접하여 칩(10) 주위에 설치된 Via 링(30)을 이용한다. 또한, 패시베이션막(34)의 일부에 SiON막(32)을 이용한다.
그리고, 제1 실시예와 다른 점은, 제1 배선(17)의 하층에 예를 들면 150㎚ 막 두께의 SiON막(61)을 이용하는 것이다. 따라서, 제4 실시예에서는 패시베이션막(34), Via 링(30), 제1 배선(17) 아래의 SiON막(61)에 의해, 저유전율막을 포함하는 층간 절연막(19, 23, 27, 62)을 둘러싸는 구조로 되어 있다.
또, 도 11에 도시한 구조에서는 반도체 기판(11) 상에 BPSG막(13)이 형성되고, 이 BPSG막(13) 상에 SiON막(61)이 형성되어 있지만, 이에 한정되지 않는다. 즉, 반도체 기판(11) 상에 SiON막(61)을 직접 형성해도 좋다.
또한, 저유전율막(19, 62) 및 확산 방지막(18)을 1층의 층간 절연막으로 형성해도 좋다. 즉, 제1 배선(17)을 형성한 후, 이 제1 배선(17) 및 SiON막(61) 상에 층간 절연막을 형성한다. 그리고, 이 층간 절연막 내에 상감 구조의 제2 배선(20) 및 제1 Via(21)를 형성하고, 이 제2 배선(20)을 제1 Via(21)를 통해 제1 배선(17)에 접속한다.
상기 제4 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또, 제4 실시예에 따른 발명은 상기 제1 내지 제3 실시예에 적용하는 것도 가능하다.
기타, 본 발명은 상기 각 실시예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 또한, 상기 실시예에는 여러 가지 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러 가지의 발명을 추출할 수 있다. 예를 들면, 실시예로 나타낸 모든 구성 요건에서 몇 개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제란에서 진술한 과제를 해결할 수 있고, 발명의 효과란에 진술되 어 있는 효과가 얻어지는 경우에는 이 구성 요건이 삭제된 구성을 발명으로서 추출할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 칩으로의 수분 침입을 억제하는 것이 가능한 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 평면도.
도 2는 도 1의 II-II을 따른 반도체 장치의 단면도.
도 3은 본 발명의 제2 실시예에 관한 것으로, 상층의 층간 절연막에 SiON막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 4는 본 발명의 제2 실시예에 관한 것으로, 상층의 층간 절연막에 TEOS막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 5는 본 발명의 제3 실시예에 관한 것으로, 저유전율막의 하층에 SiON막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 6은 본 발명의 제3 실시예에 관한 것으로, 저유전율막의 상층에 SiON막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 7은 도 5에 도시한 구조의 상층의 층간 절연막에 SiON막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 8은 도 6에 도시한 구조의 상층의 층간 절연막에 SiON막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 9는 도 5에 도시한 구조의 상층의 층간 절연막에 TEOS막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 10은 도 6에 도시한 구조의 상층의 층간 절연막에 TEOS막을 이용한 경우의 반도체 장치를 나타내는 단면도.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 나타내는 단면도.
도 12는 제1 종래 기술에 의한 반도체 장치를 나타내는 평면도.
도 13은 도 12의 XIII-XIII을 따른 반도체 장치의 단면도.
도 14는 제2 종래 기술에 의한 반도체 장치를 나타내는 평면도.
도 15의 (a)는 도 14의 XVA-XVA선을 따른 반도체 장치의 단면도, 도 15의 (b)는 도 14의 XVB-XVB선을 따른 반도체 장치의 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 칩
11 : 반도체 기판
12 : 게이트 전극
13 : BPSG막
14 : TEOS-SiO 2 막
15 : 컨택트 플러그
16, 32, 41a, 42a, 61 : SiON막
17, 20, 24, 28, 43 : 배선
18, 22, 26, 31 : 확산 방지막
19, 23, 27, 62 : 저유전율막
21, 25, 29, 44 : Via
30 : Via 링
33 : SiN막
34 : 패시베이션막
35 : 패드창
36 : 패드 전극
41b, 42b, 51, 52 : TEOS막
45, 46 : 전원선 또는 접지 배선

Claims (11)

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  6. 삭제
  7. 삭제
  8. 제1 절연막,
    상기 제1 절연막 내에 형성된 제1 배선,
    상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막,
    상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선, 및
    상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막
    을 포함하고,
    상기 제1, 제3 절연막은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막이며,
    상기 제1, 제2 배선 및 상기 제1 접속부를 포함하는 Via 링 구조를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1 절연막,
    상기 제1 절연막 내에 형성된 제1 배선,
    상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막,
    상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선, 및
    상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막
    을 포함하고,
    상기 제1, 제3 절연막은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막이며,
    상기 제1, 제2 배선 및 상기 제1 접속부를 포함하는 Via 링 구조를 갖고,
    상기 Via 링 구조의 상기 제1, 제2 배선은 상기 제1, 제3 절연막에 각각 인접 또는 근접하고 있는 것을 특징으로 하는 반도체 장치.
  10. (청구항 8 정정)제1 절연막,
    상기 제1 절연막 상에 형성된 제1 배선,
    상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막,
    상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선, 및
    상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막
    을 포함하고,
    상기 제1, 제3 절연막은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막이며,
    상기 제1, 제2 배선 및 상기 제1 접속부를 포함하는 Via 링 구조를 갖는 것을 특징으로 하는 반도체 장치.
  11. (청구항 9 정정)제1 절연막,
    상기 제1 절연막 상에 형성된 제1 배선,
    상기 제1 배선 및 상기 제1 절연막 상에 형성된 제2 절연막,
    상기 제2 절연막 내에 형성되며, 제1 접속부를 통해 상기 제1 배선과 도통하는 제2 배선, 및
    상기 제2 배선 및 상기 제2 절연막 상에 층간 절연막 또는 패시베이션막으로서 형성된 제3 절연막
    을 포함하고,
    상기 제1, 제3 절연막은 SiON이 주가 되는 막, 또는 SiN이 주가 되는 막, 또는 이들의 적층막이며, 상기 제2 절연막은 저유전율막이며,
    상기 제1, 제2 배선 및 상기 제1 접속부를 포함하는 Via 링 구조를 갖고,
    상기 Via 링 구조의 상기 제1, 제2 배선은 상기 제1, 제3 절연막에 각각 인접 또는 근접하고 있는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
JP3716218B2 (ja) * 2002-03-06 2005-11-16 富士通株式会社 配線構造及びその形成方法
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
TWI300971B (en) * 2002-04-12 2008-09-11 Hitachi Ltd Semiconductor device
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2004128440A (ja) * 2002-07-30 2004-04-22 Renesas Technology Corp 集積回路装置および電子デバイス
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP2004172169A (ja) * 2002-11-15 2004-06-17 Toshiba Corp 半導体装置
JP4303547B2 (ja) * 2003-01-30 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP3811473B2 (ja) * 2003-02-25 2006-08-23 富士通株式会社 半導体装置
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3802002B2 (ja) * 2003-03-27 2006-07-26 三星電子株式会社 半導体装置の製造方法
JP4434606B2 (ja) 2003-03-27 2010-03-17 株式会社東芝 半導体装置、半導体装置の製造方法
JP2004296905A (ja) 2003-03-27 2004-10-21 Toshiba Corp 半導体装置
US20050212020A1 (en) * 2003-04-24 2005-09-29 Fujitsu Limited Semiconductor device and manufacturing method thereof
TWI285938B (en) * 2003-08-28 2007-08-21 Fujitsu Ltd Semiconductor device
JP2005109145A (ja) 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
US20070107317A1 (en) * 2003-10-22 2007-05-17 Japan Science And Technology Agency Liquid composition, manufacturing method thereof, low dielectric constant films, abrasive materials, and electronic components
JP4230334B2 (ja) * 2003-10-31 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2005142351A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
JP3962402B2 (ja) * 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
JP4855973B2 (ja) * 2003-11-10 2012-01-18 パナソニック株式会社 半導体装置およびその製造方法
US7453128B2 (en) 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
US7224060B2 (en) * 2004-01-30 2007-05-29 Chartered Semiconductor Manufacturing Ltd. Integrated circuit with protective moat
JP4913329B2 (ja) * 2004-02-09 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4280204B2 (ja) 2004-06-15 2009-06-17 Ｏｋｉセミコンダクタ株式会社 半導体装置
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
JP5110783B2 (ja) * 2004-10-28 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5180426B2 (ja) 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2006121129A1 (ja) * 2005-05-13 2006-11-16 Nec Corporation 半導体装置及びその製造方法
KR100703971B1 (ko) * 2005-06-08 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
JP2007027639A (ja) * 2005-07-21 2007-02-01 Nec Electronics Corp 半導体装置
US7414315B2 (en) * 2005-10-31 2008-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene structure with high moisture-resistant oxide and method for making the same
US7375021B2 (en) * 2006-04-04 2008-05-20 International Business Machines Corporation Method and structure for eliminating aluminum terminal pad material in semiconductor devices
KR100769152B1 (ko) 2006-09-25 2007-10-22 동부일렉트로닉스 주식회사 반도체 소자의 와이어 패드
DE202007001431U1 (de) * 2007-01-31 2007-05-16 Infineon Technologies Austria Ag Halbleiteranordnung und Leistungshalbleiterbauelement
CN101641776B (zh) 2007-03-30 2011-11-16 富士通半导体股份有限公司 半导体器件
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
CN101330040B (zh) * 2007-06-18 2011-03-23 中芯国际集成电路制造(上海)有限公司 半导体器件互连层顶层布线层及其形成方法
US8933567B2 (en) * 2010-05-21 2015-01-13 Qualcomm Incorporated Electrically broken, but mechanically continuous die seal for integrated circuits
JP2013123000A (ja) 2011-12-12 2013-06-20 Sony Corp 固体撮像装置およびその製造方法
CN103811311B (zh) * 2012-11-15 2016-10-26 上海华虹宏力半导体制造有限公司 用以改善线宽稳定性的SiON表面处理方法
JP2014123611A (ja) * 2012-12-20 2014-07-03 Denso Corp 半導体装置
KR20150106420A (ko) * 2013-01-11 2015-09-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP6612264B2 (ja) * 2015-01-23 2019-11-27 オリンパス株式会社 撮像装置および内視鏡
FR3050318B1 (fr) 2016-04-19 2018-05-11 Stmicroelectronics (Rousset) Sas Nouvelle protection contre le claquage premature de dielectriques poreux interlignes au sein d'un circuit integre
JP7401416B2 (ja) 2020-09-11 2023-12-19 株式会社東芝 半導体装置
JP7492415B2 (ja) 2020-09-18 2024-05-29 株式会社東芝 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
JPH06188239A (ja) * 1992-12-16 1994-07-08 Yamaha Corp 半導体装置
KR970013223A (ko) * 1995-08-14 1997-03-29 원본미기재 다층배선 구조체 및 그를 갖는 다층배선 보드와 다층구조 반도체 장치
JPH1092817A (ja) * 1996-09-10 1998-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR19990023220A (ko) * 1997-08-13 1999-03-25 포만 제프리 엘 금속 상호 접속부를 형성하기 위한 공정과 이 공정에 의해 형성되는 산물
KR20010050129A (ko) * 1999-08-19 2001-06-15 루센트 테크놀러지스 인크 집적 회로의 층간 금속층 유전체내의 확산 방지 배리어층

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
JPH0888276A (ja) * 1994-09-14 1996-04-02 Yamaha Corp 半導体装置とその製法
JP3465411B2 (ja) * 1995-05-30 2003-11-10 ソニー株式会社 半導体装置の層間絶縁膜
JP3175691B2 (ja) * 1998-05-08 2001-06-11 日本電気株式会社 多層配線半導体装置の製造方法
JP3353743B2 (ja) * 1999-05-18 2002-12-03 日本電気株式会社 半導体装置とその製造方法
JP3530073B2 (ja) 1999-05-25 2004-05-24 株式会社東芝 半導体装置及びその製造方法
US6436850B1 (en) * 1999-09-01 2002-08-20 Guarionex Morales Method of degassing low k dielectric for metal deposition

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
JPH06188239A (ja) * 1992-12-16 1994-07-08 Yamaha Corp 半導体装置
KR970013223A (ko) * 1995-08-14 1997-03-29 원본미기재 다층배선 구조체 및 그를 갖는 다층배선 보드와 다층구조 반도체 장치
JPH1092817A (ja) * 1996-09-10 1998-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR19990023220A (ko) * 1997-08-13 1999-03-25 포만 제프리 엘 금속 상호 접속부를 형성하기 위한 공정과 이 공정에 의해 형성되는 산물
KR20010050129A (ko) * 1999-08-19 2001-06-15 루센트 테크놀러지스 인크 집적 회로의 층간 금속층 유전체내의 확산 방지 배리어층

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