DE202007001431U1 - Halbleiteranordnung und Leistungshalbleiterbauelement - Google Patents

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Abstract

Halbleiteranordnung mit
einem Trägersubstrat (S);
einer ersten Leitbahnschicht (5), die auf dem Trägersubstrat (S) ausgebildet ist und zumindest eine Aussparung (L) aufweist;
einer isolierenden Füllschicht (6), die auf der ersten Leitbahnschicht (5) und dem Trägersubstrat (S) ausgebildet ist und die zumindest eine Aussparung (L) auffüllt;
einer SiON-Schicht (7), die auf der Füllschicht (6) ausgebildet ist; und
einer zweiten Leitbahnschicht (9), die über der SiON-Schicht (7) ausgebildet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnungund ein Leistungshalbleiterbauelement und insbesondere auf ein DMOS-Leistungshalbleiterbauelement mit speziellem Zwischendielektrikum.
  • Insbesondere auf dem Gebiet der Leistungshalbleitertechnik stellt die Integration einer ionen- und feuchtedichten dielektrischen Schicht bzw. eines ionen- und feuchtedichten Zwischendielektrikums im oberen Bereich der Metallisierung eines Halbleiterbausteins eine wesentliche Anforderung dar.
  • Bisher wurden derartige Anforderungen dadurch gelöst, dass eine relativ dicke Passivierungsschicht bestehend aus beispielsweise Siliziumnitrid oder eine Schichtfolge von Siliziumoxid und Siliziumnitrid oberhalb der obersten Metallisierungslage, das heißt über der Power-Metallisierung für eine jeweilige Stromversorgung abgeschieden und strukturiert wurde. Nachteilig ist hierbei die Ausbildung von Passivierungsrissen bei thermischer Zykelbelastung, wie sie insbesondere bei Leistungshalbleiterbauelementen regelmäßig vorkommen. Die Pressmasse bzw. Vergussmasse übt hierbei während eines Temperaturzyklus große mechanische Spannungen auf den Halbleiterbaustein bzw. Chip aus. Diese Kräfte greifen an der Passivierung an, wobei die darunter liegende Metallisierungsschicht (beispielsweise für eine Stromversorgung) auf Grund ihrer vergleichsweise geringen Festigkeit plastisch verformt wird.
  • Dadurch können insbesondere an den Kanten der Metallisierungsschicht in der darüber liegenden spröden Passivierungsschicht bzw. Silizium-Nitrid-Passivierung derart große mechanische Spannungen erzeugt werden, dass diese Passivierungsschicht bricht. Zahlreiche Risse entstehen dadurch, durch welche mobile Ionen, wie beispielsweise Natrium, und Feuchte eindringen können. Die Folgen sind Veränderungen der Geräteeigenschaften, wie beispielsweise Einsatzspannungsverschiebungen, und Korrosion der Metallisierungsschichten. Ferner benötigt diese herkömmliche Lösung eine zusätzliche Photoebene für die Strukturierung der Passivierungsschicht, was sich wiederum in erhöhten Kosten widerspiegelt.
  • Als alternative Lösung wurde bei herkömmlichen Halbleiteranordnungen eine Siliziumnitridschicht zwischen ein Intermetalloxid und die Power-Metallisierungsschicht integriert. Bei dieser herkömmlichen Realisierung ist die Passivierung Bestandteil des Zwischendielektrikums (Intermetalldielektrikum, IMD), wodurch eine Photoebene eingespart werden kann.
  • Ferner ist die Wahrscheinlichkeit einer Rissbildung deutlich reduziert, da das Zwischendielektrikum üblicherweise über sehr dünnen Metallschichten (≤ 1 μm) liegt im Gegensatz zu den obersten Power-Metallisierungsschichtdicken von größer gleich 2,5 μm. Je dünner diese Schichten sind, desto geringer ist deren plastische Verformbarkeit, weshalb eine Rissbildung gehemmt ist. Nachteilig ist hierbei jedoch, dass eine derartige Integration von Siliziumnitrid in das Zwischendielektrikum zu nicht tolerierbaren Gate-Oxid-Schädigungen insbesondere bei DMOS-Leistungshalbleiterbauelementen (Diffused Metal Oxide Semiconductor) in den Gräben sowie zu Bauteildriften führt. Als Ursache wird hierbei der in der Silizium-Nitrid-Schicht eingebaute Wasserstoff vermutet, der zu massiven Schädigungen der jeweiligen Halbleiterbauelemente führen kann.
  • Es besteht daher ein Bedürfnis eine Halbleiteranordnung und ein Leistungshalbleiterbauelement zu schaffen, wobei mit geringen Kosten eine gute Ionen- und Feuchtedichtheit realisiert werden kann.
  • Gemäß einem Ausführungsbeispiel wird eine Halbleiteranordnung vorgeschlagen, wobei auf einem Trägersubstrat eine erste Leitbahnschicht ausgebildet ist, die zumindest eine Aussparung aufweist, auf der ersten Leitbahnschicht und dem Trägersubstrat eine isolierende Füllschicht ausgebildet ist, die die zumindest eine Aussparung auffüllt, auf der Füllschicht eine SiON-Schicht ausgebildet ist und über der SiON-Schicht eine zweite Leitbahnschicht ausgebildet ist.
  • Weiterhin kann ein Leistungshalbleiterbauelement einen Logiktransistorbereich und einen Leistungstransistorbereich aufweisen, die in einem gemeinsamen Halbleitersubstrat ausgebildet sind, wobei zumindest teilweise an der Oberfläche des Halbleitersubstrats eine isolierende Trägerschicht ausgebildet ist, auf der eine erste Leitbahnschicht ausgebildet ist, die zumindest im Logiktransistorbereich Aussparungen aufweist, eine isolierende Füllschicht auf der ersten Leitbahnschicht und der Trägerschicht ausgebildet ist, die die Aussparungen auffüllt, eine SiON-Schicht auf der Füllschicht ausgebildet ist, und eine zweite Leitbahnschicht über der SiON-Schicht ausgebildet ist.
  • Nachfolgend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine vereinfachte Schnittansicht einer Halbleiteranordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 2 eine vereinfachte Schnittansicht eines DMOS-Halbleiterbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird ein Zwischendielektrikum zwischen einer ersten und zweiten Leitbahnschicht durch zumindest eine isolierende Füllschicht und eine darauf ausgebildete SiON-Schicht realisiert.
  • Auf Grund der Einsparung einer Photoebene können somit die Herstellungskosten wesentlich reduziert werden. Ferner zeigt ein derartiges Zwischendielektrikum eine hervorragende Ionen- und Feuchtedichtheit, wobei insbesondere das Auftreten von Rissen in einer Passivierung bzw. im Zwischendielektrikum zuverlässig verhindert werden kann und somit keine negative Beeinflussung der Geräteeigenschaften von beispielsweise im Halbleitermaterial realisierten Bauelementen stattfinden kann.
  • Beispielsweise kann die Schichtdicke der SiON-Schicht zwischen 0,2 μm bis 1 μm liegen und einen optischen Brechungsindex von etwa 1,7 aufweisen. Eine derartige Schicht zeigt besonders gute Eigenschaften hinsichtlich ihrer Ionen- und Feuchtedichtheit.
  • Die isolierende Füllschicht kann beispielsweise eine HDP-Oxidschicht mit einer Schichtdicke von 0,8 μm bis 1,5 μm darstellen. Auf diese Weise erhält man eine ausreichende Abflachung der Topographie in der ersten Leitbahnschicht, wodurch insbesondere die darüber liegende SiON-Schicht eine ausreichende Kantenabdeckung realisieren kann und hinsichtlich seiner Beanspruchung insbesondere bei einer thermischen Zykelbelastung gepuffert wird.
  • Ferner kann beispielsweise eine Abdeckschicht zwischen der SiON-Schicht und der zweiten Leitbahnschicht ausgebildet sein, die eine Schichtdicke von ca. 600 nm aufweist und insbesondere SiO oder SiC aufweist. Eine derartige Abdeckschicht dient als Verstärkungsschicht der SiON-Schicht und erhöht die mechanische Stabilität der als Ionen- und Feuchtedichtesperre dienenden SiON-Schicht. Ein Aufreißen der SiON-Schicht kann dadurch zuverlässig verhindert werden.
  • Im Folgenden werden einige Ausführungsbeispiele der Erfindung anhand von Figuren dargestellt, die lediglich der Illustration dienen und den Umfang der Erfindung nicht beschränken.
  • 1 zeigt eine vereinfachte Schnittansicht zur Veranschaulichung einer Halbleiteranordnung und insbesondere eines Zwischendielektrikums zwischen zwei Leitbahnschichten wie beispielsweise einer obersten Metallisierungsschicht für eine Stromversorgung und einer darunter liegenden Verdrahtungsschicht.
  • Gemäß 1 ist auf einem Trägersubstrat S eine erste Leitbahnschicht 5 ausgebildet, die zumindest eine Aussparung L bis zum Trägersubstrat S aufweist. Derartige Aussparungen L werden beispielsweise bei einer Strukturierung der ersten Leitbahnschicht 5 erzeugt, um zum Beispiel voneinander getrennte Leitbahnen zu erzeugen. Grundsätzlich kann eine derartige Aussparung L auch eine nicht dargestellte Vertiefung in der Leitbahnschicht darstellen.
  • Beispielsweise kann die erste Leitbahnschicht 5 eine Metallisierungsschicht zur Realisierung einer Verdrahtung für einen (nicht dargestellten) Halbleiterbaustein darstellen. Die erste Leitbahnschicht ist üblicherweise eine dünne Metallschicht mit Schichtdicken kleiner gleich 1 μm, wobei als Material Al, Cu, Ni und/oder W oder Legierungen mit entsprechenden Materialbestandteilen verwendet werden können.
  • Auf der ersten Leitbahnschicht 5 bzw. dem Trägersubstrat S im Bereich der Aussparungen bzw. Lücken L ist ferner eine isolierende Füllschicht 6 ausgebildet, die zumindest die Aussparung L auffüllt. Beispielsweise kann ein Spin-on-Glas, ein sogenanntes Flow-Fill®-Material oder ein Photoimid aufgeschleudert werden. Hierbei sollen insbesondere die Aussparungen L aufgefüllt und die steilen Kanten an der ersten Leitbahnschicht 5 abgeflacht bzw. abgeschrägt werden.
  • Vorzugsweise wird jedoch als derartige isolierende Füllschicht 6 eine sogenannte HDP-Oxidschicht (High Density Plasma Oxide) mittels eines HDP-CVD-Verfahrens (High Density Plasma Chemical Vapor Deposition) ganzflächig abgeschieden. Diese HDP-Abscheidung bewirkt, dass die Aussparungen bzw. Lücken L zwischen den Teilbereichen der ersten Leitbahnschicht 5 lunkerfrei, d.h. frei von Hohlräumen, mit Oxid gefüllt und steile Kanten abgeschrägt werden. Die von der ersten Leitbahnschicht 5 mit ihrer durch die Aussparungen L herrührenden nachteiligen Topographie wird dadurch entschärft bzw. abgeschwächt.
  • Die Füllschicht 6 besitzt hierbei eine Schichtdicke von 0,5 μm bis 5 μm und insbesondere eine Schichtdicke von 0,8 μm bis 1,5 μm. Da sie die Aussparungen L der ersten Leitbahnschicht vorzugsweise vollständig auffüllen soll, besitzt die Füllschicht 6 eine Schichtdicke, die in etwa der Schichtdicke der ersten Leitbahnschicht 5 entspricht.
  • An der Oberfläche dieser isolierenden Füllschicht 6 wird anschließend eine SiON-Schicht 7 ganzflächig ausgebildet. Diese Silizium-Oxi-Nitrid-Schicht dient als eigentliche Ionen- und Feuchtesperre, wobei auf Grund der gegenüber einem herkömmlichen Silizium-Nitrid-Prozess veränderten Abscheideparameter und Precursor-Gasen den daraus veränderten Schichteigenschaften diese Schicht und ihr Material sich nicht schädigend auf eventuell im Trägersubstrat S befindliche Halbleiterbauelemente auswirken. So konnte beispielsweise nachgewiesen werden, dass sich keine Gateoxidschädigungen bzw. Bauelementdriften ergeben.
  • Auf Grund der Kanten brechenden Füllschicht 6 kann die SiON-Schicht 7 sehr konform, d.h. mit gleich bleibender Dicke, ausgebildet werden. Beispielsweise wird diese SiON-Schicht in einer Plasmareaktorkammer unter Verwendung der folgenden Precursor-Gase SiH4, NH3, N2O, N2 abgeschieden.
  • Eine Schichtdicke der SiON-Schicht 7 beträgt hierbei 0,2 μm bis 1 μm. Die stöchiometrischen Eigenschaften der SiON-Schicht 7 werden beispielsweise durch den optischen Bre chungsindex dieser Schicht bestimmt, der beispielsweise bei ca. 1,7 liegt.
  • Abschließend kann an der Oberfläche der SiON-Schicht 7 eine zweite Leitbahnschicht 9 ausgebildet werden, die beispielsweise eine oberste Metallisierungsschicht für eine Stromversorgung darstellt. Eine derartige Power-Metallisierung weist beispielsweise Schichtdicken von 2,0 bis 15 μm auf und kann die insbesondere in Leistungshalbleiterbauelementen erforderlichen hohen Stromdichten führen.
  • Im Gegensatz zu herkömmlich verwendeten Passivierungsprozessen werden erfindungsgemäß eine Photoebene und somit wesentliche Kosten eingespart. Eine Rissbildung in der üblicherweise oberhalb der obersten Metallisierungsschicht bzw. des Power-Metalls liegenden Passivierung wird somit zuverlässig vermieden.
  • Ferner konnte zuverlässig nachgewiesen werden, dass die als Zwischendielektrikum (IMD, Intermetalldielektrikum) verwendete Schichtfolge mit integrierter SiON-Schicht einen effektiven Schutz gegen mobile Ionen und Feuchte darstellt. So konnte beispielsweise mittels eines speziell entwickelten Natrium-Tests die Dichtheit gegenüber mobilen Ionen nachgewiesen werden. Auch bei sehr starken thermischen oder chemischen Belastungen tritt keine Rissbildung auf, weshalb keine Kontaminationen in kritische Bauteilbereiche des Trägersubstrats S gelangen.
  • Ferner zeigt die SiON-Schicht keine negativen Beeinflussungen der üblicherweise im Trägersubstrat S realisierten Halbleiterbauelemente oder Schaltungen.
  • Gemäß einem nicht dargestellten weiteren Ausführungsbeispiel kann zwischen der SiON-Schicht 7 und der zweiten Leitbahnschicht 9 ferner eine isolierende Abdeckschicht 8 ausgebildet sein. Beispielsweise wird als Abdeckschicht 8 eine TEOS- (Tetraethylorthosilikat) oder SiH4-basierte Oxidschicht abgeschieden. Diese Abdeckschicht 8 kann beispielsweise eine Schichtdicke von 300 nm bis 800 nm und insbesondere eine Schichtdicke von 600 nm aufweisen.
  • Als Abdeckschicht 8 wird beispielsweise SiwOxNyHZ oder SiwOxNyHZ hergestellt, wobei x, y, z und w die Stöchiometrie in Atomprozent der Verbindung wiedergeben. Insbesondere kann die Abdeckschicht 8 aus SiO oder SiC bestehen. Diese isolierende Abdeckschicht 8 dient hierbei insbesondere einer Verbesserung der mechanischen Stabilität des Zwischendielektrikums und insbesondere der SiON-Schicht 7. Eine Strukturierung dieser Schicht und der darunter liegenden Schichten kann hierbei über eine isotrope gefolgt von einer anisotropen Plasmaätzung erfolgen. Grundsätzlich kann die Ätzung auch rein anisotrop durchgeführt werden.
  • Die abschließend ausgebildete oberste Metallisierungsschicht bzw. zweite Leitbahnschicht 9 besteht wiederum beispielsweise aus Aluminium. Grundsätzlich können hierfür jedoch ähnlich wie in der ersten Leitbahnschicht 5 Cu, Ni, NiPd und/oder NiP als Materialien verwendet werden. Eine derart um die Anschlussschicht 8 erweiterte Halbleiteranordnung bzw. erweitertes Zwischendielektrikum weist insbesondere eine verbesserte mechanische Stabilität sowie thermische Stabilität auf, wie sie insbesondere bei thermischen Zykelbelastungen und Leistungshalbleiterbauelementen auftreten können.
  • 2 zeigt eine vereinfachte Schnittansicht eines DMOS-Leistungshalbleiterbauelements, wobei das in 1 verwendete Zwischendielektrikum zum Einsatz kommt.
  • Gemäß 2 ist ein typischer Aufbau eines DMOS-Leistungshalbleiterbauelements dargestellt, wobei in einem DMOS-Leistungstransistorbereich II sogenannte DMOS-Leistungstransistoren und in einem Logiktransistorbereich I eine Schutz- bzw. Logikschaltung in einem Halbleitersubstrat 1 integriert sind. Zur Vereinfachung sind hierbei jeweilige Dotiergebiete innerhalb des Halbleitersubstrats 1 nicht dargestellt.
  • Im DMOS-Leistungstransistorbereich II können beispielsweise Gräben 10 zur Realisierung von vertikalen Feldeffekttransistorstrukturen ausgebildet sein, wobei innerhalb der Gräben 10 eine elektrisch leitende Schicht als Gate auf einem nicht dargestellten Gatedielektrikum ausgebildet sein kann.
  • In Teilbereichen des Logiktransistorbereichs I können beispielsweise Feldisolationen 2 wie zum Beispiel LOCOS-Bereiche (LOCal Oxidation Of Silicon) ausgebildet sein. An ihren Oberflächen können ferner polykristalline Halbleiterschichten 3 ausgebildet sein. Ferner kann an einer Schnittstelle vom Logiktransistorbereich I zum DMOS-Leistungstransistorbereich II auch eine sogenannte Feldplatte 11 unmittelbar an der Oberfläche des Halbleitersubstrats 1 ausgebildet sein, wodurch erhöhte Feldstärken in diesem Bereich zuverlässig verhindert werden können.
  • Beispielsweise wird als Halbleitermaterial für das einkristalline Substrat 1 und die polykristalline Schicht 3 Silizium verwendet, wobei jedoch auch beliebige andere Halbleitermaterialien verwendet werden können.
  • An der Oberfläche des Halbleitersubstrats 1, der Feldisolierschichten 2 und der polykristallinen Halbleiterschichten 3 kann ferner eine Träger-Isolierschicht 4 ausgebildet sein, die beispielsweise BPSG (Bor Phosphor Silikat Glas) aufweist. An vorbestimmten Stellen kann diese Isolierschicht 4 zur Realisierung von Substrat-Kontakten auch geöffnet sein.
  • Das Halbleitersubstrat 1 mit den darüber liegenden Schichten 2, 3 und 4 wird nachfolgend auch als Trägersubstrat S bezeichnet, wie es in ähnlicher Form auch beim Ausführungsbeispiel gemäß 1 vorliegen kann.
  • Anschließend kann auf der strukturierten Träger-Isolierschicht 4 bzw. dem Trägersubstrat S eine erste Leitbahnschicht 5 ausgebildet werden. Wiederum können hierbei Al, Cu, Ni und/oder W oder Legierungen mit entsprechenden Materialbestandteilen als Metallisierungsschicht ganzflächig abgeschieden werden. Anschließend wird eine Strukturierung dieser Metallisierungsebene durchgeführt, wodurch man die erste Leitbahnschicht 5 mit ihren Aussparungen bzw. Lücken L insbesondere im Logiktransistorbereich I erhält. Die erste Leitbahnschicht 5 weist hierbei typischer Weise eine Topographie von 1 bis 2 μm auf.
  • Anschließend werden die anhand von 1 beschriebenen jeweiligen Schichten ausgebildet, weshalb zur Vermeidung von Wiederholungen auf die Beschreibung von 1 verwiesen wird.
  • Demzufolge wird zum Auffüllen der engen Lücken L zwischen den Leitbahnen der ersten Leitbahnschicht 5 sowie oberhalb von Kontakten K zunächst eine Füllschicht 6 ausgebildet und insbesondere ein sogenanntes HDP-Oxid (High Density Plasma Oxide) abgeschieden. Ein derartiges HDP-CVD-Verfahren (High Density Plasma Chemical Vapor Deposition) hat die vorteilhaften Eigenschaften auch kleinste Lücken L zu schließen und die scharfen Kanten, welche bei der Ätzung der ersten Leitbahnschicht 5 entstanden sind, abzuflachen bzw. zu entschärfen.
  • Beispielsweise wird das HDP-Oxid bei einer Leistung von 7400 W und einem Durchfluss von 126 sccm für Ar, von 140 sccm (Standardkubikzentimeter) für O2 und von 79,5 sccm für SiH4 hergestellt.
  • Grundsätzlich kann wiederum auch ein anderes Lücken füllendes Dielektrikum verwendet werden wie zum Beispiel die zur 1 genannten Spin-on-Gläser, Flow-Fill®-Materialien oder Photoimid. Ferner können auch optionale Planarisierungsschritte zusätzlich angewendet werden. Das sogenannte Flow-Fill®- Verfahren stellt hierbei eine Abscheidung aus H2O2 und Silan bei 10°C Wafertemperatur dar. Die dabei entstehende Schicht wird nach der Abscheidung in einem Ofen getempert.
  • Die Schichtdicke der Füllschicht 6 wird üblicherweise entsprechend der Topographiehöhe der darunter liegenden Leitbahnschicht 5 gewählt. Bei einer Schichtdicke von 1 μm für die erste Leitbahnschicht 5 werden demzufolge ca. 0,8 bis 1,5 μm der HDP-Oxidschicht 6 abgeschieden. Sofern bei den Kontakten K auch größere Topographien auftreten, können demzufolge auch höhere Schichtdicken verwendet werden.
  • Im nächsten Schritt wird die eigentliche SiON-Ionensperrschicht 7 abgeschieden. Die Schichtdicke beträgt beispielsweise 400 nm, da signifikant dünnere Schichten nicht ionendicht sind und signifikant dickere Schichten zur Rissbildung neigen können. Die stöchiometrischen Eigenschaften der SiON-Schicht 7 werden durch den optischen Brechungsindex bestimmt, wobei dieser bei etwa 1,7 liegen sollte.
  • Zur Abscheidung der SiON-Schicht 7 kann ein gleicher Plasmareaktor verwendet werden wie für das Abscheiden der HDP-Oxidschicht 6, wodurch sich das Verfahren vereinfacht und die Kosten reduziert werden können. Wiederum können als Precursor-Gase SiH4, NH3, N2O und N2 verwendet werden. Beispielsweise wird hierbei eine Temperatur von etwa 400°C, ein Druck von etwa 400 Pascal (3,0 Torr), eine Leistung von etwa 160 Watt und eine Durchflussrate von 40 sccm (Standardkubikzentimeter) für SiH4, von 50 sccm für NH3, von 3000 sccm für N2 und von 90 sccm für N2O verwendet.
  • Zur Verbesserung der mechanischen Stabilität der gesamten Schichtfolge kann wiederum eine weitere isolierende Abdeckschicht 8 verwendet werden, die an der Oberfläche der SiON-Schicht 7 ganzflächig ausgebildet ist. Beispielsweise können hierfür TEOS- oder SiH4- basierte Oxide verwendet werden.
  • Bei der Herstellung eines TEOS-basierten Oxids wird beispielsweise die Temperatur auf 430°C, der Druck auf etwa 1133 Pa (8,5 Torr) und die Leistung auf etwa 700W bei Durchflussraten von 1000 sccm (Standardkubikzentimeter) für O2 und von 2800sccm für HeCar eingestellt. Die Abscheidezeit beträgt z.B. ca. 210s.
  • Die Strukturierung erfolgt wiederum wie in 1 über eine isotrope gefolgt von einer anisotropen Plasmaätzung, wobei auch eine rein anisotrope Ätzung durchgeführt werden kann.
  • Abschließend wird wiederum als Power-Metallisierungsschicht die zweite Leitbahnschicht 9 mit einer wesentlich höheren Schichtdicke von beispielsweise 2 bis 15 μm ausgebildet, wobei wiederum die gleichen oder ähnliche Materialien wie für die erste Leitbahnschicht 5 verwendet werden können, d.h. Cu, Ni, NiPd und/oder NiP.
  • Selbstverständlich kann auch bei dem in 2 dargestellten DMOS-Leistungshalbleiterbauelement die optionale isolierende Abdeckschicht 8 zwischen der SiON-Schicht 7 und der zweiten Leitbahnschicht 9 auch entfallen, wobei jedoch eine geringere mechanische Festigkeit zu erwarten ist.
  • Die Erfindung wurde vorstehend beispielhaft anhand eines DMOS-Leistungshalbleiterbauelements mit Graben-Transistoren beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Leistungshalbleiterbauelemente.
  • Ferner wurde die Erfindung beispielhaft anhand von Materialien beschrieben, die für die Silizium-Halbleitertechnik verwendet werden. Selbstverständlich können auch alternative Halbleitermaterialien und zugehörigen Isoliermaterialien verwendet werden.
    • 1
    Halbleitersubstrat
    2
    Feldisolierschicht
    3
    polykristalline Schicht
    4
    Träger-Isolierschicht
    5
    erste Leitbahnschicht
    6
    isolierende Füllschicht
    7
    SiON-Schicht
    8
    isolierende Abdeckschicht
    9
    zweite Leitbahnschicht
    10
    Gräben
    11
    Feldplatte
    L
    Aussparungen
    K
    Kontakte
    S
    Trägersubstrat
    I
    Logiktransistorbereich
    II
    Leistungstransistorbereich

Claims (23)

  1. Halbleiteranordnung mit einem Trägersubstrat (S); einer ersten Leitbahnschicht (5), die auf dem Trägersubstrat (S) ausgebildet ist und zumindest eine Aussparung (L) aufweist; einer isolierenden Füllschicht (6), die auf der ersten Leitbahnschicht (5) und dem Trägersubstrat (S) ausgebildet ist und die zumindest eine Aussparung (L) auffüllt; einer SiON-Schicht (7), die auf der Füllschicht (6) ausgebildet ist; und einer zweiten Leitbahnschicht (9), die über der SiON-Schicht (7) ausgebildet ist.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die SiON-Schicht (7) eine Schichtdicke von 0,2 μm bis 1 μm aufweist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die SiON-Schicht (7) einen optischen Brechungsindex von etwa 1,7 aufweist.
  4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Füllschicht (6) eine Schichtdicke aufweist, die in etwa einer Schichtdicke der ersten Leitbahnschicht (5) entspricht.
  5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Füllschicht (6) eine Schichtdicke von 0,5 μm bis 5 μm, insbesondere 0,8 μm bis 1,5 μm, aufweist.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Füllschicht (6) eine HDP-Oxidschicht darstellt.
  7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ferner eine isolierende Abdeckschicht (8) zwischen der SiON-Schicht (7) und der zweiten Leitbahnschicht (9) ausgebildet ist.
  8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Abdeckschicht (8) eine Schichtdicke von 300 nm bis 800 nm, insbesondere 600 nm, aufweist.
  9. Halbleiteranordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Abdeckschicht (8) SiwOxNyHZ oder SiwOxNyHZ, insbesondere SiO oder SiC, aufweist.
  10. Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die erste Leitbahnschicht (5) Al, Cu, Ni und/oder W aufweist.
  11. Halbleiteranordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die zweite Leitbahnschicht (5) Cu, Ni, NiPd und/oder NiP aufweist.
  12. Leistungshalbleiterbauelement mit einem Logiktransistorbereich (I) und einem Leistungstransistorbereich (II), die in einem gemeinsamen Halbleitersubstrat (1) ausgebildet sind, wobei zumindest teilweise an der Oberfläche des Halbleitersubstrats (1) eine isolierende Trägerschicht (4) ausgebildet ist, auf der eine erste Leitbahnschicht (5) ausgebildet ist, die zumindest im Logiktransistorbereich (I) Aussparungen (L) aufweist; eine isolierende Füllschicht (6) auf der ersten Leitbahnschicht (5) und auf der Trägerschicht (4) ausgebildet ist, die die Aussparungen (L) auffüllt; eine SiON-Schicht (7) auf der Füllschicht (6) ausgebildet ist; und eine zweite Leitbahnschicht (9) über der SiON-Schicht (7) ausgebildet ist.
  13. Leistungshalbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die SiON-Schicht (7) eine Schichtdicke von 0,2 μm bis 1 μm aufweist.
  14. Leistungshalbleiterbauelement nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die SiON-Schicht (7) einen optischen Brechungsindex von etwa 1,7 aufweist.
  15. Leistungshalbleiterbauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass die Füllschicht (6) eine HDP-Oxidschicht darstellt.
  16. Leistungshalbleiterbauelement nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass ferner eine isolierende Abdeckschicht (8) zwischen der SiON-Schicht (7) und der zweiten Leitbahnschicht (9) ausgebildet ist.
  17. Leistungshalbleiterbauelement nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass der Leistungstransistorbereich (II) vom Logiktransistorbereich (I) an der Oberfläche des Halbleitersubstrats (1) durch eine Feldplatte (11) getrennt ist.
  18. DMOS-Leistungshalbleiterbauelement mit einem Logiktransistorbereich (I) und einem DMOS-Leistungstransistorbereich (II), der eine Vielzahl von Gräben (10) aufweist, die mit einem Gatedielektrikum und einer darauf ausgebildeten Gateschicht aufgefüllt sind, wobei die Bereiche (I, II) in einem gemeinsamen Halbleitersubstrat (1) ausgebildet sind, zumindest teilweise an der Oberfläche des Halbleitersubstrats (1) eine isolierende Trägerschicht (4) ausgebildet ist, auf der eine erste Leitbahnschicht (5) ausgebildet ist, die zumindest im Logiktransistorbereich (I) Aussparungen (L) aufweist, eine isolierende Füllschicht (6) auf der ersten Leitbahnschicht (5) und auf der Trägerschicht (4) ausgebildet ist, die die Aussparungen (L) auffüllt, eine SiON-Schicht (7) auf der Füllschicht (6) ausgebildet ist, eine isolierende Abdeckschicht (8) auf der SiON-Schicht (7) ausgebildet ist, und eine zweite Leitbahnschicht (9) auf der Abdeckschicht (8) ausgebildet ist.
  19. DMOS-Leistungshalbleiterbauelement nach Anspruch 18, dadurch gekennzeichnet, dass die SiON-Schicht (7) eine Schichtdicke von 0,2 μm bis 1 μm aufweist.
  20. DMOS-Leistungshalbleiterbauelement nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die SiON-Schicht (7) einen optischen Brechungsindex von etwa 1,7 aufweist.
  21. DMOS-Leistungshalbleiterbauelement nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die Füllschicht (6) eine HDP-Oxidschicht darstellt.
  22. DMOS-Leistungshalbleiterbauelement nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Abdeckschicht (8) eine TEOS- oder SiH4-basierte Oxidschicht mit einer Schichtdicke von 300 nm bis 800 nm, insbesondere 600 nm, darstellt.
  23. DMOS-Leistungshalbleiterbauelement nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass die erste und/oder zweite Leitbahnschicht (5, 9) Al aufweist.
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