KR20010050129A - 집적 회로의 층간 금속층 유전체내의 확산 방지 배리어층 - Google Patents
집적 회로의 층간 금속층 유전체내의 확산 방지 배리어층 Download PDFInfo
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Abstract
낮은 유전 상수 재료에서의 불순물들의 이동을 방지 할 수 있는 캡 또는 배리어 층은 다중 레벨 집적 회로 구조의 연속적인 레벨들에서 불순물들이 도전성 소자들에 악영향을 주는 것을 방지한다. 상기 집적 회로는 집적 회로의 상부 레벨에서 제 1 유전체층 및 도전층 사이에 확산 방지 배리어층을 배치함으로써 제조도리 수 있다. 확산 방지 배리어층은 그 위에의 금속층의 연이은 증착, 및 연마를 포함하는 다층 유전체 구조의 추가적인 처리로 불순물 함유 유전체 재료 위의 적소에 형성될 수 있다. 캡 또는 배리어층의 적소에의 증착은 대기에 대한 불순물 함유 층의 노출을 방지하므로, 수분 흡수 또는 수소 흡수 등에 의한 층의 오염을 방지한다. 실시에에 있어서, 확산 방지 배리어층은 x가 가급적 2미만인 경우 실리콘 부유 실리콘 산화물 SiOx또는 실리콘 산화물을 포함하는 재료이다.
Description
발명의 분야
본 발명은 집적 회로 유전체 구조에서의 확산 방지 배리어층 및 그 제조 방법에 관한 것이다.
발명의 배경
일반적으로 디바이스 스케일링 및 집적 회로(IC) 소형화는 다층 집적 회로 구조에서의 각종 유전체층들을 위해 낮은 유전 상수(낮은 k)의 재료들을 이용해야 했다. 외관 크기가 약 0.25미크론인 경우, 내부층 또는 선간 커패시턴스는 기생 커패시턴스의 지배적인 성분이 될 수 있으며, 집적 회로의 성능에 악영향을 줄 수 있다. 그리고 다층 구조에서의 두 층들 사이의 사이 층(inter-layer)은 무시할 정도가 된다. 이해될 수 있는 바와 같이, 유전체 재료에 의해 분리된 집적 회로에서 서로 근접해 있는 2개의 금속 러너(runner)들은 자연적인 커패시터 구조를 형성하며, 집적 회로에서 기생 커패시턴스를 초래한다. 금속 러너들은 IC 소형화가 요구될 때 점점 더 서로 근접하게 형성되기 때문에, 집적 회로의 유전체층을 형성하는 유전체 재료의 유전 상수를 감소시킴으로써 상기와 같은 커패시턴스 레벨을 낮추어야 할 필요가 있다. 하나의 그러한 유전체 재료로는 FSG(fluorosilicate glass)가 있다. FSG를 제조하는데 있어서, 금속 러너들 사이에 증착되는 산화물(유전체)의 유전 상수를 감소시키기 위한 CVD(chemical vapor deposition) 공정 동안 및 다중 레벨 집적 회로내에 특정 유전체층을 형성하는 동안 대개 불소계 프리커서(precursor)가 사용된다.
불소 프리커서가 내부층 기생 커패시턴스를 감소시키는 유전체 재료의 유전 상수를 감소시키는 반면, 비접합 상태이거나 약하게 결합된 상태의 기(radical) 및 이온의 형태로 유전체내에 존재하는 불소는 신뢰도 및 성능에 악영향을 준다. 특히, 불소는 유전체 재료내에서 이동이나 확산이 가능하고 유전체의 표면 상에 증착되 금속에 악영향을 줄 수 있다. 또한, CMP(chemical mechanical polishing) 공정에 의한 통상의 평탄화를 VLSI 및 ULSI 구조의 제조에 이용하는 경우에, 통상 불소 도핑된 산화물은 CMP 동안 반응적인 화학 종(species)에 노출된다. 이 불소는 고온에서의 연속적인 처리 도중에 배기될 수도 있는 수소 등의 화학적 오염물들과 쉽게 접합될 수 있다. 상기 배기는 또다른 기계적인 신뢰도 문제점들, 예컨대 집적 회로의 특정 레벨에서의 금속 및 유전체 간의 접착력 약화 또는 금속의 분열을 야기할 수 있다. 따라서, 사이 층 유전체로서 FSG를 사용하고자 하기 때문에, 유전체 상에의 금속 증착에 앞서 유전체 및 금속의 접착을 열화시킬 수 있는 비접합된 불소, 수소, 및 기타 다른 오염물들을 패시베이트(passivate) 해야 할 필요가 있다.
유전체 재료에서의 불소의 악영향을 억제시키기 위하여 소정의 기술들이 시도되어 왔다. 이러한 기술들은 짧은 시간의 기간 동안 질소 분위기에서의 로(furnace) 어닐링 및 이어지는 질소 플라즈마에 대한 노출과 마찬가지로 비교적 짧은 시간의 기간 동안 상승된 온도에서의 FSG의 열처리를 포함하고 있었다. 보다 높은 고온에서 웨이퍼를 가열하는 것은 막으로부터의 흡수된 수분 및 다른 물질들의 배기를 촉진시킬 수 있는 반면, 막내의 비접합된 불소나 다른 불순물들을 패시베이트하는 것과는 관련이 없다. 또한, 막의 플라즈마 노출 및 로 어닐링은 유전체의 전체 두께를 관통하는 패시베이션을 초래하지 않을 수도 있다. 따라서, 유전체내의 하부에 있는 비처리된 FSG는 FSG의 상부면에 근접한 영역들이 적절하게 패시베이트되었음에도 불구하고 후속되는 평탄화 공정 동안에 여전히 노출될 수 있다. 따라서, 유전체 표면의 어닐링 또는 처리는 패시베이션에 있어서 및/또는 패시베이션 완료시에 있어서의 잠재적인 결점들로 인해 영구적인 해결책이 되지는 못한다. 불소 도핑된 이산화실리콘의 증착에 HDP-CVD(high-density plasma chemical vapor deposition)를 사용하는 경우에는, 그 결과로 얻어지는 표면이 매우 불안정해진다. 불소는 웨이퍼의 표면에 반응할 수도 있고, 특히 습기나 대기에 대한 표면 노출의 문제들은 특히 문제성을 갖고 있다.
따라서, 상술한 종래 기술의 단점들을 해소하는 선간 커패시턴스를 감소시키기 위한 구조 및 그 제조 방법이 요구되고 있다.
발명의 개요
본 발명은 낮은 유전 상수의 재료내에서 불순물들의 이동을 방지할 수 있는 캡(cap) 또는 배리어층에 관한 것으로서, 이에 의하면 다중 레벨 집적 회로 구조의 연속하는 레벨들에서 금속 러너들 및 트레이스(trace)들에 대한 불순물들의 악영향을 방지할 수 있게 된다. 또한 본 발명은 집적 회로의 상부 레벨에서의 금속층 및 제 1 유전층 간의 확산 방지 배리어층을 배치하는 것에 의해 집적 회로를 제조하는 기술에 관한 것이다. 확산 방지 배리어층은 금속층의 후속하는 증착, 및 폴리싱 단계를 포함하는 다층 유전체 구조의 추가적인 처리 단계에 의해 불순물 함유 유전체 재료 위의 적소에 형성될 수도 있다. 캡 또는 배리어층의 적소에의 증착은 대기에 대한 불순물 함유층의 노출을 방지하며, 이에 의해 수분 흡수, 수소 흡수 등에 의한 상기 층의 오염이 방지된다. 한 실시예에 있어서, 확산 방지 배리어층은 이산화실리콘 또는 실리콘 부유 이산화실리콘(SiOx)(x는 가급적이면 2미만인 경우)을 포함하는 재료이다. 불순물 함유 유전체 재료는 FSG(fluorosilicate glass)로 할 수 있다.
도 1 내지 도 3은 본 발명의 실시예의 처리 순서를 도시한 횡단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 기판 102 : 도전성 소자
103 : 유전체 재료층 104 : 배리어(또는 캡) 층
201 : 금속층 303 : 바닥면
304 : 측면 영역
첨부 도면들을 참조하여 기술한 하기의 상세한 설명으로부터 본 발명은 보다 용이하게 이해된다. 반도체 분야에서의 통상적인 실무에 따라 각종 외양들은 일정 축적비에 따라 도시되어 있지 않음을 유의한다. 즉, 다양한 외양들의 치수는 본 발명의 명료한 설명을 위해 임의적으로 증가 또는 감소되어 있다.
본 발명은 도 1 내지 도 3을 고찰해봄으로써 가장 일반적으로 이해될 수 있다. 도 3은 다층 집적 회로의 제 1 및 제 2 레벨을 도시한 본 발명의 한 실시예의 횡단면도이다. 기판(101)은 도전성 소자들(102)의 제 1 레벨이다. 이들 도전성 소자들은 집적 회로내의 금속 러너들로 도시하고 있다. 다음으로, 낮은 k의 유전체 재료 층(103)이 바람직하게는 HDP-CVD(high-density plasma chemical vapor deposition)에 의해 도전성 소자(102) 위에 배치된다. 본 실시예에 있어서, 상기 층(103)은 FSG일 수 있다. 낮은 K의 층의 증착에 이어서, 배리어 또는 캡 층(104)(본 명세서에서는 불순물 차단 배리어층이라고도 한다)이 형성된다. 배리어 또는 캡 층(104)은 이산화실리콘 또는 SRG(silicon rich glass) 또는 실리콘 부유 이산화실리콘(SiOx)(x는 바람직하게는 2미만)을 포함할 수 있다. 배리어 또는 캡 층(104)은 충분한 두께를 갖는 표준 증착 기술에 의해 적소에 증착되므로, 표준 평탄화 단계가 실행된 후에 낮은 k의 층 및 도전성 소자들 쌍방을 보호하도록 적당한 두께가 유지된다. 특히, 본 명세서에 보다 상세히 설명되겠지만, 상기 층(104)은 대기에 대한 습도/노출로부터 낮은 k의 층을 보호하는 층인, 낮은 k의 재료(103)로부터의 불순물들의 이동에 대한 배리어 층으로서 작용한다. 평탄화 이후에, 도 2에 도시된 바와 같이, 금속층(M2)(201)이 배리어 층 상에 배치된다. 처리 순서는 도시되어 있는 바와 같이 낮은 k의 유전체 재료(301)의 제 2 층의 HDP-CVD 증착, 및 또다른 캡 또는 배리어 층(302)의 적소에의 증착이 계속된다. 금속층(102, 201)들은 바람직하게는 Ti/TiN/AlCu/TiN의 스택(stack)이다. 스택의 재료들중, 실시예의 FSG로부터의 불소는 티타늄과 가장 용이하게 반응한다. 따라서, 예를 들어 (303)으로 도시된 스택의 바닥의 티타늄에 불소가 침투하는 것을 막는 것이 주된 목표이다. 배리어 또는 캡 층이 금속 러너들(201) 및 FSG(103)의 층 사이에 증착되어, 금속(2)(M2)의 바닥면(303)으로 불소가 확산되는 것이 방지된다. 특히, 본 실시예에 있어서, 금속 러너(201)의 바닥 면(303)은 충분한 표면적을 가지며, 따라서 불소로부터의 침식에 대해 보다 더 수용적이다. 따라서, 층(104)은 배리어 층으로서 작용하여, 바닥면(303)을 보호한다. 이와 반대로, 본 실시예에 있어서, Ti층의 측면 영역(304)은 비교적 무시할 수 있는 정도이며, 보호층을 필요로 하지 않는다. 그러나, 상부면과 마찬가지로 측면을 보호하기 위한 보호층(측면 및 상부면을 보호하는 보호층은 도면에 도시하고 있지 않다)을 배치하는 것은 본 발명의 범위내에 있다. 이것은 러너들(201)의 측면 영역이 현저하게 증가되지 않는 경우에 특히 흥미있다.
도 1로 다시 돌아가면, 실리콘, GaAs, SiGe 등의 반도체, 또는 유전체 재료일 수 있는 기판(101)은 표준 기술에 의해 위에 증착된 적어도 하나의 도전성 소자(102)를 갖는다. 도전성 소자들(102)은 본 실시예에서 상호 접속을 위해 사용된 금속 러너들이고, 본 명세서에 기재된 발명이 예컨대 각종 재료들을 사용하는 본드 패드, 와이어 본드 패드, 플러그 등을 포함하는 각종의 다양한 종류의 도전성 층들의 열화를 방지하기 위한 각종 응용예들에 이용될 수 있음은 명백하다. 다음으로, 유전체층(103)은 HDP-CVD(high-density plasma chemical vapor deposition)에 의해 증착된다. 하지만, 낮은 k의 유전체층의 증착을 위한 기타 다른 기술들도 가능하다. 본 실시예에 있어서, 층(103)은 FSG로 도시되어 있는 불소 도핑된 산화물층,즉 SiOF이다. 이 층은 600nm 정도의 두께로 증착된다. 이 층의 예시적인 특성들은 다음과 같다. 즉, 불소 도핑 레벨은 4-5%이고, 유전 상수는 약 3.6-3.7, 반사율은 1.42-1.43, 압축 강도는 약 70Mpa이다.
층(103)의 증착에 이어, 보호 캡 또는 배리어 층(104)이 증착된다. 본 명세서의 실시예에서, 캡 층(104)의 증착은 적소에 행하여지며, 층(103) 및 층(104)는 동일 장치로 증착될 수 있다. 따라서, 배리어 또는 캡 층의 적소에의 증착을 통해, 대기에 대한 불소 도핑된 이산화실리콘막의 노출이 방지될 수 있으며, 상술한 바 있는 층(103)의 오명 및 층(103)에 의한 수소 흡수 및 수분 흡수를 포함한 문제점들도 방지될 수 있다. 특히, 층(103)의 증착 이후에, 본 실시예에서 FSG의 HDP-CVD 증착에 이용된 FSG, SiH4, 및 SiF4개스들은 챔버로부터 펌프로 배기된다. FSG의 HDP-CVD 증착에 이용된 BRF(bias radio frequency) 전력은 점차 감소되고 마지막에는 스위치 오프된다. 증착 동안 웨이퍼 온도를 유지하기 위하여 냉각 개스로서 HDP-CVD 처리에 사용되는 헬륨이 다음으로 펌프로 배기되고, 플라즈마가 소멸된다. 이 시점에서, 웨이퍼는 디처크(dechucked)되고 언로드(unloaded)도리 수 있을 것이다. 그러나, 언로드 대신에 상기 웨이퍼는 대기 단계에서 약 150초 동안 진공 상태의 챔버내에 유지된다. 이 대기 단계는 웨이퍼의 온도가 보통 200℃ 미만인 챔버의 대략적인 주위 온도로 감소시키는데 시간적으로 충분하다. 이 단계에 이어, 플라즈마가 2번째 발생되고 소스만 가열하는 단계가 행하여져서 웨이퍼를 가열시킨다. 플라즈마 화학 기상 증착에 이용된 다른 표준 기술들이 웨이퍼를 처크(chuck)하고, 냉각을 개시하며, 언로드된 이산화실리콘막(USG)의 증착을 개시하는데 사용된다. 다음으로 배리어 또는 캡 층(103)(본 실시예에서는 실리콘 부유 이산화 실리콘막)이 증착된다. 이 막은 x〈2인 경우 일례로 SiOx이고, 본 명세서에서는 HDP-SRC 또는 HDP-SRG라고 칭하여진다. 이 층은 도 1에서 104로 도시되어 있다. 이 막은 약 200nm 정도의 두께를 갖고, 특징적으로는 이산화실리콘막의 반사율(1.46 정도)보다 더 높은 반사율(1.48이상)을 갖는다. 산화물의 HDP-CVD 증착 동안, O2에 비해 SiH4의 더 높은 유속으로 인해 실리콘 부유층이 결과적으로 얻어진다. 실시예에 있어서, O2에 대한 SiH4의 흐름비는 0.75이다. 실리콘 부유 캡층은 바람직하게는 상부 및 측부 코일 RF 유도 소스들에 의해 유지되는 분해된 소스 플라즈마를 이용하여 증착된다. 마지막으로, 실리콘 부유캡층의 증착이 진공 상태에서 브레이크없이 실행되기 때문에 FSG 층의 수분 흡수 및 연이은 오염이 특히 방지된다.
상술한 적소에의 증착 기술에 따르면, 층(104)을 실리콘 부유 산화물로 하는 실시예에서 하부의 FSG층이 패시베이트된다. 실리콘 부유 산화물에서의 실리콘 원자 가표는 불소 원자에 의해 쉽게 패시베이트되어, 포지티브로 충전된 전자 트랩들로서 작용한다. 따라서, 불소는 층(104)을 통해 침투하지 못하며, 후속하여 배치되는 금속화를 방해하지 못한다. 또한, 실리콘 부유 산화물막 및 그것의 적소에의 증착에 의해서, 수분 침투 역시 방지된다. 이 때문에, 불소 도핑된 유전체막은 상술한 바와 같이 일반적으로 수분 흡수 및 오염이 되기 쉬운 경향이 있다. 따라서, 수소를 포함하는 대기에서의 오염은, 금속층 및 유전체층 간의 분열 및 다른 접착 문제점들을 유발하는 배기가 행해지게 할 수 있는데, 적소에의 증착에 의한 처리 동안에서와 마찬가지로 실리콘 부유 글래스를 이용함으로써 방지도리 수 있다.
층(104)의 증착 이후에, 실리콘 부유 산화물이 아닌 표준 캡 층(도시하지 않음)은 에칭 및 CMP(chemical mechanical polishing) 루팅(routing)을 통해 표준과 호환가능한 PE-TEOS CVD(plasma enhanced tetraethylorthosilane chemical vapor deposition) 등과 같은 표준 무갭 충전 기술을 이용하여 증착될 수 있다. 이 층의 두께는 150nm 정도이다. 이것에 이어서, 화학 기계적 연마 등을 이용하여 표준 평탄화 단계가 행해지고, 그 결과로 거의 평면인 상부면이 얻어진다. 중요한 것은, 배리어 또는 캡 층(104)이 전술한 것과 유사한 이유들로 인해 CMP에 이용되는 화학 작용에 의한 층9103)의 오염을 확실히 방지한다는 점이다. 그 다음으로, 금속화(201) 증착이 표준 기술에 의해 행하여진다. FSG의 증착은 본 명세서에서 기술한 것과 동일한 기술에 의해 실행되며 그 결과로 층(301)의 증착이 레벨 2(M2)에서 금속화층 위에 행해진다. 다음으로, 실리콘 캡 층(302)의 적소에의 증착이 행해지고, 이어서 PE-TEOS CVD가 행하여지며, 후속하여 상술한 바와 같은 평탄화가 행하여진다. 이해될 수 있는 바와 같이, 다층 집적 회로들이 본 명세서에 기재된 본 발명에 의해 제조될 수 있다.
위에서 상세히 설명한 본 발명은 당업자에 의해 그 변형예들 및 수정예들이 용이하게 실시될 수 있음이 명백하다. 도전성 소자들의 열화를 방지하고 대기에 대한 노출로부터 낮은 k의 재료를 보호하는 보호층을 갖는 낮은 k의 재료의 배리어층에 관한 상기와 같은 변형예들 및 수정예들이 본원 발명이 속하는 기술 분야의 당업자들의 이해 범위내에 있는 정도까지 그러한 것들은 본 발명의 범위내에 있는 것으로 간주된다.
Claims (28)
- 집적 회로에 있어서,기판과,상기 기판 위에 배치된 불순물 함유 유전체층과,상기 불순물 함유 유전체층 위에 배치된 적어도 하나의 도전성 소자와,상기 불순물 함유 유전체층 및 상기 적어도 하나의 도전성 소자 사이에 배치된 불순물 차단 배리어층을 포함하는 집적 회로.
- 제 1 항에 있어서,상기 불순물 함유 유전체는 FSG(fluorosilicate glass)인 집적 회로.
- 제 1 항에 있어서,상기 불순물 차단 배리어층은 실리콘 부유 산화물인 집적 회로.
- 제 1 항에 있어서,상기 불순물 함유 유전체층은 낮은 k의 유전체 재료인 집적 회로.
- 제 1 항에 있어서,상기 적어도 하나의 도전성 소자는 저면을 갖고 상기 불순물 차단 배리어층은 상기 저면 아래에 배치되어, 상기 불순물 함유 유전체층으로부터 불순물들이 상기 저면과 접촉하게 이동하는 것을 방지하는 집적 회로.
- 집적 회로 제조 공정에 있어서,기판 위에 불순물 함유 층을 배치하는 단계와,상기 불순물 함유 층 위에 적어도 하나의 도전성 소자를 배치하는 단계와,상기 불순물 함유 층 및 상기 적어도 하나의 도전성 소자 사이의 적소에 불순물 차단 배리어층을 배치하는 단계를 포함하는 집적 회로 제조 공정.
- 제 6 항에 있어서,상기 불순물 차단 배리어층 배치 단계는 실리콘 부유 산화물층을 증착하는 단계를 더 포함하는 집적 회로 제조 공정.
- 제 6 항에 있어서,상기 불순물 함유 유전체층의 상기 배치 단계 이후에 평탄화 단계가 행해지는 집적 회로 제조 공정.
- 제 6 항에 있어서,상기 불순물 함유 유전체층의 상기 배치 단계는 HDP-CVD(high density plasma-chemical vapor deposition)에 의해 행하여지는 집적 회로 제조 공정.
- 제 6 항에 있어서,상기 불순물 차단 배리어층의 상기 배치 단계는 HDP-CVD(high density plasma-chemical vapor deposition)에 의해 행하여지는 집적 회로 제조 공정.
- 집적 회로 제조 공정에 있어서,기판 상에 낮은 k의 유전체층을 증착하는 단계와,상기 낮은 k의 유전체층 위의 적소에 배리어층을 증착하는 단계를 포함하는 집적 회로 제조 공정.
- 제 11 항에 있어서,상기 낮은 k의 유전체층은 FSG인 집적 회로 제조 공정.
- 제 11 항에 있어서,상기 낮은 k의 유전체층 및 상기 배리어층은 HDP-CVD(high density plasma-chemical vapor deposition)에 의해 행하여지는 집적 회로 제조 공정.
- 제 11 항에 있어서,상기 배리어층은 SiOx(x〈2) 인 집적 회로 제조 공정.
- 제 11 항에 있어서,상기 배리어층 위에 도전성 소자가 배치되는 집적 회로 제조 공정.
- 제 11 항에 있어서,상기 낮은 k의 유전체층의 상기 증착 단계 이후에 평탄화 단계가 행해지는 집적 회로 제조 공정.
- 집적 회로 제조 공정에 있어서,불순물들을 가진 낮은 k의 유전체층을 증착하는 단계와,상기 낮은 k의 유전체층 위에 불순물 차단 배리어층을 적소에 HDP-CVD 증착하는 단계를 포함하는 집적 회로 제조 공정.
- 제 17 항에 있어서,상기 배리어층의 상기 적소에의 증착 단계는 상기 낮은 k의 유전체층을 대기에 노출시키지 않으면서 행하여지는 집적 회로 제조 공정.
- 제 18 항에 있어서,상기 배리어층은 SiOx(x〈2) 인 집적 회로 제조 공정.
- 제 18 항에 있어서,상기 배리어층의 상기 증착 단계 이후에 평탄화 단계가 행해지는 집적 회로 제조 공정.
- 집적 회로에 있어서,기판과,상기 기판 위에 배치된 불소 도핑된 산화물층과,상기 불소 도핑된 산화물층 위에 배치된 적어도 하나의 도전성 소자와,상기 불소 도핑된 산화물층과 상기 적어도 하나의 도전성 소자 사이에 배치된 불순물 차단 배리어층을 포함하는 집적 회로.
- 제 21 항에 있어서,상기 불소 도핑된 산화물층은 FSG(fluorosilicate glass)인 집적 회로.
- 제 21 항에 있어서,상기 불순물 차단 배리어층은 실리콘 부유 산화물인 집적 회로.
- 제 21 항에 있어서,상기 적어도 하나의 도전성 소자는 금속을 포함하는 집적 회로.
- 제 21 항에 있어서,상기 적어도 하나의 도전성 소자는 적어도 두 개의 층으로된 스택을 더 포함하고, 상기 스택의 바닥층은 Ti인 집적 회로.
- 제 21 항에 있어서,상기 불순물 차단 배리어층은 SiOx(x〈2) 인 집적 회로.
- 제 21 항에 있어서,상기 불소 도핑된 산화물층은 낮은 k의 재료인 집적 회로.
- 제 1 항에 있어서,상기 불순물 함유 배리어층은 적소에 배치되는 집적 회로.
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