TW452923B - Diffusion preventing barrier layer in integrated circuit inter-metal layer dielectrics - Google Patents
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Description
^-2923 五'發明說明（1) ^--------— 發明範疇 本發明係關於 層，及其製造、〜種積體電路介電結構中的擴散防止障壁 ‘明背ί "、 裝置本身的尺斗 在-多層積體電積體電路C的小型化，一般而言必須 數（低k值）的材^结構中，對不同的介電層使用低介電常 線與線間電容會V當結構尺寸接近°‘25微米時，層間或 沾从处、土 士了 成為寄生電容的主要成份’並對積體電路 & :: 利的影響.，尤其是當層間（在一多層結構中 f t ώ之間）是可忽略的時候。正如所瞭解的’在積體 ^ 兩個緊密相鄰的金屬滑道，由一介電材料隔離，即 構成=天然的電容結構，而造成積體電路中的寄生電容。 Ρ為菖IC ^小型化需求愈高時，金屬滑道之間也愈來愈 近，必須藉由降低形成積體電路的介電層所用的介電材料 的介電常數來降低此電容水準，此介電材料像是氟矽玻磲 (flu〇r〇silicate glass, FSG)。在製造 FSG 時，通常在化 學氣相沉積（CVD)時使用一以氟為主的先質，以便降低在 金屬滑道之間所沉積的氧化物（介電）的介電常數，並在〜 多層積體電路中形成一特殊的介電層。 當含襄先質降低了介電材料的介電常數，同時也會降低 層間的寄生電容，氟是以未鏈結或鬆散鏈結的基質及離子 的型式存在於介電層中’而對可靠度及效能造成不利的影 響。尤其是，氟在介電材料中能夠移轉或擴散，並會侵宝 在介電層的表面所沉積的金屬。另外，在製造几31及^
452923 五、發明說明（2)___________ 結構時，常估 摻雜氟的氣^ ^化學機械研磨（CMP)法進行平坦化製程’ 中，氟會立g通吊’在C 過程中暴露於活性的化學物質 可在高溫下^ ^化學污染物質產生鏈結，例如氫氣，因此 外會造成機姑後續處理過程中進行除氣。此一除氣過程另 電路中某一 14可罪度的問題，例如金屬的層化或一積體 因此，因' Α Ϊ定位置的金屬與介電層之間的黏合度降低。 上沉積金媪需要使用FSG做為一層間介電，必須在介電層 的氟、氣!之前，使造成介電與金屬黏合度降低的未鏈結 Ϊ此氣其它污染物質’加以鈍化。 技術包=:已用於降低氟在介電材料中的不良影響’這些 行熱處理’ Γ很短的時間中，以逐漸升高的溫度對FSG進 於氮氣雷稱亚在一氮氣環境中進行爐内退火，接著並暴露 以促進ΐ漿中一段短暫時間。當在高溫下加熱晶圓時，可 不會使Μ吸收水伤的除氣，或排除薄膜中其它的物質’但 爐内退=犋中未鏈結的氟或其它雜質鈍化。另外，薄膜的 作用。、因及電漿暴露，對介電層的整個厚度皆不會有鈍化 珅化製*此’在介電層下未經處理的FSG仍會在後續的平 :經經露出[雖然在接近FSG的最上層表面區域 完整性 避S的純化。由於鈍化的潛在缺點及/或鈍化的 ΐί的問題’因此對於介電層表面的退火或熱處理皆不是 办ρ灶方案°當使用高密度電漿化學氣相沉積（HDP —CVD) 木/儿積換邮& _ 的。氣〆 軋的二氧化矽時，所得到的表面是非常不穩定 «志2會在晶圓表面進行反應’尤其是在將表面暴露至水 二氣之中時問題會特別嚴重。
452923 五、發明說明（3) 因此，所需要的一種能降低線與線間電容，及其製造方 法，而可以克服上述先前技藝的缺點。 發明總結 本發明係關於一種罩蓋或障壁層，用於防止低介電常數 材料中雜質的轉移，因此避免雜質侵害到一多層積體電路 結構中的相連層的金屬滑道及軌跡。本發明所揭示的亦關 於一種積體電路的製造方法，其藉由在積體電路上層的一 第一介電層及一金屬層之間沉積出擴散防止障壁層。此擴 散防止障壁層可以在後續沉積的一金屬層之上形成於具有 雜質的介電材料之處，另外再對一多層介電結構進行研 磨。罩蓋或障壁層的原處沉積可以防止具有雜質的疊層暴 露於空氣中，因此可以防止經由吸收濕氣、氫氣或類似氣 體所造成的疊層污染。在一範例具體實施例中，擴散防止 障壁層為包含氧化矽或富含矽質的氧化矽Si Ox，其中X最 好是小於2，而含有雜質的介電材料為氟矽玻璃 (fluorosi1icate glass, FSG) ° 圖式簡單說明： 本發明可由下面詳細的說明並配合所附圖面加以瞭解。 必須強調的是，依照半導體產業的實際運作，不同的結構 並不一定成比例，事實上，為了方便說明起見，不同結構 的尺寸可任意地增加或減少。 圖1到3所示為本發明所揭示的一範例具體實施例的處理 流程的剖面圖。 發明詳細說明：
第9頁 4529 2 3 五、發明說明（4) --- ^㈣最好是由圖卜3進行瞭解。圖3為本發明所揭示的 - 例具體實施例的剖面圖，顯示出—多層積體電路的第 一及第二層。—基板1〇1具有導電元件1〇2的第一層。這些 導電元件在積體電路中為金屬滑道。在其之後；在導電^ 件1 0 2之上沉積出低k值介電材料層丨〇 3 ^ 密度電漿化學氣相沉積法（HDP_CVD) ^在此範例具體實施 例中二疊層1 03可為氟矽玻璃。在沉積出低k值層之後，形 成一 P早壁或罩盍層1〇4(在此處亦稱之為雜質防止障壁 層）。此障壁或罩蓋層1〇4包含氧化矽或富含珍玻璃 (silicon rich guss， SRG)，或富含矽質的氧化矽 S 1 0X ,其中X最好是小於2。障壁或罩蓋層丨〇 4係以標準的 >儿積技術在原處沉積出一足夠的厚度，以便維持一適當的 厚度’而at*在執行完一標準的平坦化步驟之後，同時保護 低k值層及導電元件。尤其是，如在此所詳細說明的，層 1 04做為一障壁層，能夠防止雜質由低k質材料丨〇3轉移， 並保護低k值層避免濕氣或暴露到空氣中。在平坦化之 後’如圖2所示，金屬層， 2 0 1即沉積於障壁層之上。如 所示’處理程序繼續進行利用HDP-CVD沉積低k值介電材料 301的第二層，並在該處沉積另一個罩蓋或障壁層3〇2。金 屬層102，201最好是一 Ti/TiN/AlCu/TiN的堆疊。對於堆 疊中的材料’在範例具體實施例中來自氟矽玻璃的氟很快 地會與欽起反應。因此，例如在3 0 3所示，所產生的挑戰 是如何能防止氟侵害到位於堆疊底層的鈦。障壁或罩蓋層 係沉積於氟矽玻璃1 〇 3的疊層與金屬滑道2 0 1之間，以防止
第10頁 452923 五、發明說明（5) 氟擴散到金屬2 ( ) 3 0 3的底面。尤其是，在範例具體實施 例中’金屬/骨道201的底層303具有一較大的面積，因此更 容易受到氟的腐蝕。由此’層1 〇 4即做為障壁層，而可保 護底面3 0 3。相反地，在範例具體實施例中，τ丨.層的側面 3 0 4可相對地忽略，並不需要一保護層。然而，其是在本 發明的範圍夯内來沉積一保護層，可同時保護側面以及上 表面（此用於保護側面及上表面的保護層，在圖中未顯示 出來）。如果滑道201的側面積變得很大時，此點就非當^ 要了。 里 回到圖1，基板101可以是半導體，像是矽，GaAs，Si 或-介電材料等，至少有一個以標準技術沉積於其上 電几件102。在範例具體實施例中，導電元件u 連線的金屬滑道，很明顯地，本發明所揭示的可 用= 防止採用了不同材料的各式各樣的種_ =導電1的老化現象，例如，黏著墊，導線 塞 二二電槳化學氣相沉積 接#入Φ @積也可使用其它適合的技術來沉 =像久。在範例具體實施例中，層1〇3為摻雜氟的 ί右而=砂玻璃Sl〇F。此層的沉積厚度約在 a的不範特徵在於有4-5%的氟摻雜，介電常數 M:在3.6~3·7’折射係數1.W.43,及壓縮應“Ϊ;。數 在'儿積出層一1 〇 3之後，gp進行沉積保、護罩蓋或障壁層 104。在所揭示的範例具體實施例中，罩蓋層1〇4的沉積是
452923 五、發明說明（6) 在原處完成，其中層103及層104可在相同的裝置中沉積。 因此，經由障壁或罩蓋層的原處沉積，可以避免將摻雜氟 的二氧化矽薄膜暴露到空氣中，也可避免上述的層103的 氫氣吸收及濕氣吸收，以及層1 0 3的污染。尤其是在沉積 層1 03之後，在範例具體實施例中，用於FSG之HDP-CVD沉 積中的SiH4及3丨[4氣體皆會抽出反應室之外。用於FSG之 HDP-CVD沉積的射頻偏壓（BRF功率）即可逐漸地降低，最終 即可關閉。用於HDP-CVD製程中的氦氣係做為冷卻氣體之 用，在沉積過程中維持晶圓的溫度，在之後即被抽出，也 除去電漿。此時，晶圓即可解除夾持，並拆卸下來。然 後，在拆卸之前，晶圓會在一等待步驟中，停留在真空的 反應室中約1 5 0秒。此等待步驟使晶圓有足夠的時間，將 其溫度降到反應室的週遭溫度，通常低於2 0 0 °C ^在此步 驟之後，第二次產生電漿，並執行僅在源頭的加熱步驟， 來加熱晶圓。在電漿化學氣相沉積中須使用其它的標準技 術來夾持晶圓，啟動冷卻，並開始沉積一未摻雜的二氧化 矽薄膜（USG )。然後即沉積障壁或罩蓋層1 0 3 (在此說明用 的具體實施例中為一富含矽的二氧化矽薄膜）。此薄膜可 為SiOx，其中x<2，並在此應用例中為HDP-SRC或 HDP-SRG。此層在圖1中為104，此薄膜的厚度約在200 nm 左右，其特徵是比二氧化矽薄膜（約為1 . 4 6 )具有一更高的 折射係數（約在1. 48或更高）。「在以HDP-CVD沉積氧化物 時，S i H4會有一高流量流過02，而造成一富含矽的疊層。 在實施例中* S i H4對02之流率為0 . 7 5。此一富含石夕的罩蓋
O:\64\64688.ptd 第12頁 452923 五、發明說明（7) 層最好是藉由頂部及側面線圈的RF驅動源所提供的一未耦 合電漿源進行沉積。最後，因為此富含矽的疊層的沉^積過 程皆是在真空狀態下，可以避免吸收濕氣廿，及後續F SG 層的污染。」 由於上述的原處沉積技術，在本範例具體實施例中的層 104為一富含石夕的氧化构，因此可純化底層的FSG層。理論 上，在富含矽的氧化物中的矽的鬆散鏈結可做為補捉正電 電子的陷阱，而很快地由氟原子鈍化。因此，氟即不能穿 透層1 0 4，而無法侵害到後續所沉積的金屬物質。此外， 藉由富含矽的氧化物薄膜及其原處沉备，也可避免濕氣的 參透。在此，如上述的，摻雜氟的介電薄膜通常容易吸收 濕氣並受到污染。因此，在空氣中的污染物，包含氫氣， 會造成金屬層化及在金屬層與介電層之間其它的黏合問 題，皆可藉由使用富含矽的玻璃，以及在原處實施沉積時 避免。 在沉積出層104之後，一標準罩蓋層（未示），並不是一 富含矽的氧化勿，可藉由一標準的非間隙填充技術來沉 積，例如電聚改良四乙基正石夕院化學氣相沉積（P E - T E 0 S CVD)，其與標準的介電窗蝕刻及化學機械研磨（CM P)程序 相容。此層的厚度約在1 50 nm。在此之後，即執行一標準 的平坦化步驟，例如使用化學機械研磨，而產生一很平滑 的上表面。很重要地是要留意，障壁或罩蓋層104可以藉 由使用於CMP中的化學物質來防止層1 03的污染，其理由同 以上所述。之後，金屬物質2 0 1即利用標準技術進行沉
O:\64\64688.ptd 第13頁 452923 五、發明說明¢8) 積。藉由與此處及上述相同的技術來進行F S G的沉積，並 可在第二層（M2)的金屬物質之上沉積出層3 0 1 。然後，即 進行一矽罩蓋層3 0 2的原處沉積，接著是PE-TEOS CVD及後 續的平坦化過程，與上述的步驟一致。可以瞭解的是，多 層積體電路可由本發明所揭示的方法加以製造。 本發明已經過詳細的說明，對於本技藝的專業人士可藉 由本發明的優點進行不同的變化及修正。對於所揭示的具 有保護層的一低k值材料的障壁層，可進行某種程度的變 化及修正，以避免導電元件的老化，並保護低k值材料， 避免其暴露到空氣中。以上所述對於本技藝的專業人士的 範圍内皆可得到本發明的好處，並均應視為本發明申請專 利範圍之内。
O:\64\64688.ptd 第14頁
Claims (1)
- 452923 六，申請專利範圍 1. 一種積體電路，包含： 一基板； 一包含雜質的介電層，其沉積於該基板之上； 至少一導電元件沉積於該包含雜質的介電層之上；及 一雜質防止障壁層，其沉積於該包含雜質的介電層與 該至少一個導電元件之間。 2. 如申請專利範圍第1項之積體電路，其中該包含雜質 的介電層為氟矽玻璃（FSG)。 3. 如申請專利範圍第1項之積體電路，其中該雜質防止 障壁層為一富含石夕的氧化物。 4. 如申請專利範圍第1項之積體電路，其中該包含雜質 的介電層為一低k值介電材料。 5. 如申請專利範圍第1項之積體電路，其中至少一個該 導電元件具有一較低表面，及該雜質防止障壁層沉積在該 較低表面之下，因此來自該包含雜質的介電層的雜質可以 避免轉移到與該較低表面相接觸。 6. —種積體電路的製造方法，包含： 在一基板之上沉積一包含雜質的介電層； 在該包含雜質的介電層上沉積至少一個導電元件；及 在該包含雜質的介電層與該至少一個導電元件之間原 處沉積一雜質防止障壁層。 7. 如申請專利範圍苐6項之方法，其中該沉積該雜質防 止障壁層另可包含沉積一富含石夕的氧化層。 8. 如申請專利範圍第6項之方法，其中在該沉積該雜質第15頁 452923 六、申請專利範圍 防止障壁層之後即進行一平坦化步驟。 9.如申請專利範圍第6項之方法，其中該沉積該包含雜 質的障壁層係以高密度電漿化學氣相沉積法來進行。 1 0.如申請專利範圍第6項之方法，其中該沉積該雜質防 止障壁層係以高密度電漿化學氣相沉積法來進行。 Π . —種積體電路的製造方法，包含： 在基板上沉積一低k值介電層；及 在該低k值介電層上的原處沉積一障壁層。 1 2.如申請專利範圍第1 1項之方法，其中該低k值介電層 為氟矽玻璃。 1 3.如申請專利範圍第1 1項之方法，其中該低k值介電層 及該障壁層，係以高密度電漿化學氣相沉積（HDP-CVD)法 進行沉積。 1 4.如申請專利範圍第1 1項之方法，其中該障壁層為 S i Ox ，其中 X < 2。 1 5.如申請專利範圍第1 1項之方法，其中一導電元件沉 積於該障壁層之上。 1 6.如申請專利範圍第1 1項之方法，其中在該低k值介電 層的該沉積過程之後即進行一平坦化步驟。 1 7. —種積體電路的製造方法，包含： 沉積一低k值介電層，其中含有雜質；及 以高密度電漿化學氣相沉積法在該低k值介電層原處 上沉積一雜質防止障壁層。 1 8.如申請專利範圍第1 7項之方法，其中該障壁層的該第16頁 4 5 2.9 2 3 六、申請專利範圍 原處沉積過程可不將低k值介電層暴露到空氣中而進行。 1 9 ·如申請專利範圍第1 8項之方法，其中該障壁層為 S i Ox ，其中 X < 2。 2 0.如申請專利範圍第1 8項之方法，其中在該1章壁層的 該沉積過程之後即進行一平坦化步驟。 21. —種積體電路，其包含： 一基板； 一摻雜氟的氧化層，其沉積在該基板上； 至少一導電元件沉積在該摻雜氟的氧化層上；及 一雜質防止障壁層，其沉積在該摻雜氟的氧化層及該 至少一個導電元件之間。 2 2.如申請專利範圍第2 1項之積體電路，其中該摻雜氟 的氧化層為氟矽玻璃（FSG)。 2 3.如申請專利範圍第21項之積體電路，其中該雜質防 止障壁層為一富含碎的氧化物。 2 4.如申請專利範圍第2 1項之積體電路，其中至少一個 該導電元件含有金屬。 2 5.如申請專利範圍第21項之積體電路，其中至少一個 該導電元件另可包含一至少兩層的堆疊，而該堆疊的底層 為Ti。 2 6.如申請專利範圍第2 1項之積體電路，其中該雜質防 止障壁層為SiOx，其中x<2。 2 7.如申請專利範圍第2 1項之積體電路，其中該摻雜氟 的氧化層為一低k值材料。第17頁 4529 2 3 六、申請專利範圍 2 8.如申請專利範圍第1項之積體電路，其中該含有雜質 的障壁層係在原處沉積。第18頁
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