KR100769152B1 - 반도체 소자의 와이어 패드 - Google Patents

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film
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심천만
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    • H01L2924/15165—Monolayer substrate

Abstract

본 발명은 반도체 소자 전면 상에 소정의 두께로 형성된 Low-K 층과; 상기 Low-K 층 전면 상에 소정의 두께로 형성된 산화층과; 상기 산화층 전면 상에 소정의 두께로 형성된 SiCN 층과; 상기 SiCN 층 전면에 상에 소정의 두께로 형성된 USG 막과; 상기 USG 막 전면 상에 소정의 두께로 형성된 질화막과; 상기 질화막 전면 상에 소정의 두께로 형성된 TEOS 막과; 상기 Low-K 층 내지 상기 TEOS 막에 다마신 공정을 수행하여 상기 Low-k 층 내지 USG 막을 관통하는 제1 금속배선 및 상기 질화막 및 상기 TEOS 막을 관통하는 제2 금속배선을 포함하고, 상기 제1 금속배선과 상기 제2 금속 배선은 전기적으로 연결되어 상기 제2 금속배선에 와이어 본딩이 이루어지는 것을 특징으로 하는 반도체 소자의 와이어 패드에 관한 것이다.
EM, SM, 와이어 패드

Description

반도체 소자의 와이어 패드{Wire Pad of Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도.
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자를 도시한 단면도.
도 4는 본 발명의 제1 실시 예에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자를 도시한 단면도.
도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200 : Low-k 층 202 : 산화막 층
204 : SiCN 층 206 : USG 막
208 : 질화막 210 : TEOS 막
본 발명은 반도체소자의 와이어 패드에 관한 것으로, 특히, 와이어 본딩시 와이어가 바운딩 되지 않도록 하는 반도체 소자의 와이어 패드에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다.
도 1을 살펴보면, 종래에 반도체 소자의 와이어 패드는 소정의 두께를 갖는 Low-k 층(100), 산화막 층(102), SiCN 층(104), 질화막(106) 및 TEOS 막(108)을 순차적으로 형성한 후 다마신 공정을 통해 Low-K 층(100) 내지 SiCN층(104)을 관통하는 구리배선(110), 질화막(106) 및 TEOS 막(108)을 관통하는 알루미늄 구리 배선(112)을 포함한다.
도 2는 종래 기술에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도이다.
도 2를 살펴보면, 반도체 소자(1)를 PCB 기판(5)의 일측에 위치하고, 아울러, 와이어(Wire)(6)을 이용하여 반도체 소자(1)와 PCB 기판(5)이 전기적으로 연결되도록 형성한다.
여기서, (a)는 반도체 소자(1)의 패드이고, (b)는 반도체 소자(1)의 패드와 와이어(Wire)의 본딩 부분이며, (c)는 와이어(6)의 연결부분이고, (d)는 PCB 기판(5) 금속배선에 연결된 와이어(wire)(6)의 본딩부분이며, (e)는 PCB 기판(5) 패드이고, (f)는 소정의 테스트 시간 동안 소정의 힘을 받는 작용점이다.
이 후, 반도체 소자(1)의 EM/SM 테스트는 소정의 테스트 시간동안 와이어(6)의 작용점(f)에 소정의 힘을 가하여 반도체 소자(1)의 EM/SM 테스트 결과를 [표 1]에 기록한다.
DEK213 #03
Wire # Wire 인장 강도
PKG # #01 #02 #03 #04 #05 #06 #07 #08 AVG
C13#01 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.8 0.50
C13#02 1.0 1.0 0.5 0.5 0.5 0.5 1.0 1.0 0.75
C13#03 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.50
C13#04 0.5 1.5 0.5 0.5 0.5 0.5 1.0 0.5 0.69
C13#05 0.5 0.5 0.3 0.5 0.5 0.5 0.5 0.5 0.48
C13#06 x 0.5 0.5 0.5 1.0 2.5 0.7 1.0 0.96
C13#07 0.5 0.5 0.3 0.3 0.3 0.3 0.5 1.0 0.44
C13#08 0.2 0.2 0.2 0.2 0.2 0.2 0.5 0.5 0.28
C13#09 0.2 0.5 0.5 0.5 0.3 0.3 1.0 0.5 0.48
C13#10 0.5 1.0 0.5 0.5 0.2 0.5 0.5 0.5 0.53
C13#11 0.5 0.5 0.5 0.3 0.5 0.5 0.5 0.5 0.48
C13#12 0.5 0.5 0.5 0.2 0.5 0.5 0.5 0.2 0.43
C13#13 0.3 0.5 0.2 0.3 0.3 0.2 0.5 0.5 0.35
C13#14 0.5 0.7 0.2 0.2 0.3 0.3 0.3 0.3 0.35
C13#15 0.5 0.5 0.3 0.3 0.3 0.5 0.5 0.5 0.43
C13#16 x x 0.3 0.3 0.3 0.3 0.5 0.3 0.33
C13#17 0.3 0.5 0.5 0.3 0.3 0.3 0.3 0.3 0.35
C13#18 0.3 0.5 0.3 0.3 0.5 0.5 0.5 0.5 0.43
C13#19 0.5 0.5 0.2 0.3 0.2 0.3 0.5 0.5 0.38
C13#20 0.7 0.7 0.5 0.3 0.3 0.5 1.0 1.0 0.63
C13#21 0.5 0.5 0.2 0.3 0.2 0.3 0.5 0.5 0.38
C13#22 0.5 0.5 0.3 0.3 0.2 0.2 0.3 x 0.33
C13#23 0.2 0.2 0.2 0.3 0.3 0.3 0.5 0.5 0.31
C13#24 0.5 0.5 0.5 0.2 0.2 0.2 0.3 0.3 0.34
C13#25 0.5 0.5 0.3 0.3 0.3 0.3 2.5 0.5 0.65
여기서, [표 1]은 반도체 소자의 EM/SM 테스트에 따른 데이터를 기록한 것이다.
[표 1]을 상세히 설명하면, 8개의 패드를 구비한 반도체 소자(1)에 대한 EM/SM 테스트를 수행하여 그에 따른 데이터를 [표 1]에 기록하고, 아울러, 데이터에 대한 평균(Avg)를 산출하여 기록한다.
이 후, 24개의 반도체 소자(1)도 동일한 방법으로 EM/SM 테스트를 수행하여 [표 1]에 기록한다.
[표 1]에서 "x"의 표기는 소정의 테스트 시간 동안 소정의 힘을 (f)에 가하여도 (a) 내지 (e)에서 바운딩되지 않은 것을 의미한다.
따라서, [표 1]을 보는 바와 같이, 반도체 소자(1)의 EM/SM 테스트에서 소정의 힘 예컨대, 0.5g 정도의 힘을 와이어(6)의 일측(f)에 가하는 경우 (a) 내지 (e)(미표시)가 쉽게 바운딩 된다는 것을 알 수 있다.
즉, Cu/Low-k 층을 사용하는 반도체 소자(1)의 경우 low-k 층의 기계적 강도가 낮고, low-k층과 배리어(barrier)층으로 사용하는 SiCN(또는 SiCON)의 결합력이 약해 와이어 바운드 시 약한 힘에도 바운드 되는 문제점이 발생한다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자 패드에 대해 와이어 본딩시 와이어가 바운딩 되지 않도록 하는 데 목적이 있다.
본 발명의 특징은 반도체 소자 전면 상에 소정의 두께로 형성된 Low-K 층과; 상기 Low-K 층 전면 상에 소정의 두께로 형성된 산화층과; 상기 산화층 전면 상에 소정의 두께로 형성된 SiCN 층과; 상기 SiCN 층 전면에 상에 소정의 두께로 형성된 USG 막과; 상기 USG 막 전면 상에 소정의 두께로 형성된 질화막과; 상기 질화막 전면 상에 소정의 두께로 형성된 TEOS 막과; 상기 Low-K 층 내지 상기 TEOS 막에 다마신 공정을 수행하여 상기 Low-k 층 내지 USG 막을 관통하는 제1 금속배선 및 상기 질화막 및 상기 TEOS 막을 관통하는 제2 금속배선을 포함하고, 상기 제1 금속배선과 상기 제2 금속 배선은 전기적으로 연결되어 상기 제2 금속배선에 와이어 본딩 이 이루어지는 것을 특징으로 하는 반도체 소자의 와이어 패드에 있다.
그리고 상기 제1 금속배선은, 구리금속 배선인 것을 특징으로 한다.
본 발명에서 상기 제2 금속배선은, 알루미늄 구리 배선인 것을 특징으로 한다.
본 발명에서 상기 질화막은, SiN 막으로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 특징은 반도체 소자 전면 상에 소정의 두께로 형성된 Low-K 층과; 상기 Low-K 층 전면 상에 소정의 두께로 형성된 제1 TEOS 막과; 상기 제1 TEOS 막 전면 상에 소정의 두께로 형성된 SiCN 층과; 상기 SiCN 층 전면에 상에 소정의 두께로 형성된 USG 막과; 상기 USG 막 전면 상에 소정의 두께로 형성된 질화막과; 상기 질화막 전면 상에 소정의 두께로 형성된 제2 TEOS 막과; 상기 Low-K 층 내지 상기 제2 TEOS 막에 다마신 공정을 수행하여 상기 Low-k 층 내지 USG 막을 관통하는 제1 금속배선 및 상기 질화막 및 상기 제2 TEOS 막을 관통하는 제2 금속배선을 포함하고, 상기 제1 금속배선과 상기 제2 금속 배선은 전기적으로 연결되어 상기 제2 금속배선에 와이어 본딩이 이루어지는 것을 특징으로 하는 반도체 소자의 와이어 패드에 있다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 EM/SM 테스트에 대해서 상세히 설명한다.
제1실시예
도 3은 본 발명에 따른 반도체 소자의 와이어 패드를 도시한 단면도이다.
도 3을 살펴보면, 반도체 소자는 소정의 두께를 갖는 Low-k 층(300), 산화막 층(302), SiCN 층(304), USG 막(306), 질화막(308) 및 TEOS 막(310)을 순차적으로 형성한 후 다마신 공정을 통해 Low-K 층(300) 내지 USG 막(306)을 관통하는 구리배선(312), 질화막(308) 및 TEOS 막(306)을 관통하는 알루미늄 구리 배선을 포함한다. 여기서, 질화막(308)은 SiN 막으로 형성될 수 있다.
도 4는 본 발명에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도이다.
도 4를 살펴보면, 반도체 소자(400)를 PCB 기판(402)의 일측에 위치하고, 아울러, 와이어(Wire)(404)을 이용하여 반도체 소자(400)와 PCB 기판(402)이 전기적으로 연결되도록 형성한다.
여기서, (a)는 반도체 소자(400) 패드이고, (b)는 반도체 소자(400)의 패드에 와이어(Wire)(404)가 연결된 부분이며, (c)는 와이어(wire)(404) 일측이고, (d)는 PCB 기판(402)의 금속배선에 연결된 와이어(wire)(404)이며, (e)는 PCB 기판(402) 패드이고, (f)는 소정의 테스트 시간 동안 소정의 힘을 받는 작용점이다.
이 후, 반도체 소자(400)의 EM/SM 테스트는 소정의 테스트 시간 동안 와이어(wire) (f)에 소정의 힘을 가한 후 반도체 소자의 EM/SM 테스트에 따른 결과를 [표 2]에 기록한다.
DEK213 #04
Wire # Wire 인장 강도
PKG # #01 #02 #03 #04 #05 #06 #07 #08 AVG
04-1 5.0d 6.0a 5.5a 7.2a 5.5a 2.0a 7.5a 5.8a 5.56
04-2 5.0a 5.8a 6.0d 5.8d 6.5d 5.8d 6.0d 6.0d 5.86
04-3 5.0a 7.5d 6.0d 6.0d 6.5d 5.5d 6.0a 0.5a 5.36
04-4 6.0e 6.5a 6.0a 7.2a 6.5d x 6.0e 1.5a 5.67
04-5 1.0a x x x 1.2a x 2.5a x 1.57
04-6 1.0a 3.0a 2.5a 2.0a 2.0a 1.5a 1.0a 1.0a 1.75
04-7 x x 0.5a 5.5d 2.0a 1.0a 1.2a x 2.04
04-8 1.5a x 7.0d 6.5d 3.0a 1.0a x x 3.80
04-9 2.0a 5.0d 5.5d 5.0d 5.0d 5.5d 5.2d 5.0d 4.78
04-10 6.0d 7.0a 6.0d 5.5d 5.0d 5.0d 5.8a 1.0a 5.04
04-11 0.5a 6.0d 5.5d 5.5d 5.3d 5.0d x 6.0d 4.83
04-12 6.0d 5.2a 5.0a 5.7d 5.5d 5.0d 4.5a 6.5d 5.42
04-13 6.0d 5.5d 5.5d 5.0d 6.0d 5.7d 5.5d 5.5d 5.59
04-14 7.2d 4.5a 5.8d 5.5d 5.5d 4.5a 6.0a 5.5d 5.56
04-15 5.2a 4.8d 4.5a 5.5d 4.0a 5.5d 6.0d 6.2a 5.51
04-16 5.5a 6.0d 5.7d 5.2d 5.0d 5.0a 4.5d 5.5a 5.30
04-17 7.8d 5.7a 2.5a 5.2a 5.7d 5.5d 6.5a 5.0a 5.49
04-18 6.0d 7.0d 5.8d 5.8d 5.5d 5.0a 5.0a 6.0a 5.76
04-19 7.5d 6.2d 5.0a 5.5a 5.7d 5.7d 5.0a 5.0a 5.70
04-20 5.2a 5.0a 5.8d 5.5d 5.5d 6.0d 5.5a 7.0d 5.69
04-21 6.2d 6.0a 5.2d 5.7d 4.5a 6.0d 4.7a 6.5a 5.60
04-22 5.0a 6.0d 5.2a 6.0d 3.0a 3.2a 6.5a 5.7d 5.08
04-23 5.8d 6.7d 5.5d 6.0d 5.0a 4.8a 5.5a 6.7a 5.475
04-24 6.2a 6.8a 6.2d 4.8a 5.5d 3.0a 5.5a 5.7d 5.46
04-25 6.5d 6.0d 6.0d 5.7d 6.7d 6.0d 7.0d 7.0d 6.36
여기서, [표 2]는 반도체 소자(400)의 EM/SM 테스트에 따른 결과를 기록한 것이다.
[표 2]를 상세히 설명하면, 8개의 패드를 구비한 반도체 소자(400)에 대한 EM/SM 테스트를 수행한 후 그에 따른 데이터를 [표 2]에 기록하고, 아울러, 데이터에 대한 평균(Avg)를 산출하여 기록한다.
이 후, 24개의 반도체 소자(400)도 동일한 방법으로 EM/SM 테스트를 수행하여 [표 2]에 기록한다.
[표 2]에서 "x"는 소정의 테스트 시간 동안 소정의 힘을 (f)에 가하는 경우, (a) 내지 (e)에서 바운드 되지 않은 것을 의미하며, [표 2]에 (a) 내지 (e)가 기재되지 않은 부분은 (d)에서 바운드된 것을 의미한다.
따라서, [표 2]를 보는 바와 같이, 반도체 소자(400)의 EM/SM 테스트에서 소정의 힘 예컨대, 5g 정도 이상의 힘을 와이어(404)의 일측(f)에 가하는 경우 (a) 내지 (e)에서 바운딩 된다는 것을 알 수 있다.
즉, 반도체 소자(400)의 SiCN 층(304) 및 질화막(308) 사이에 USG 막(306) 예컨대, 산화층을 형성함으로써, 종래 기술의 반도체 소자보다 예컨대, 10배 정도 와이어에 대한 결합력이 있다는 것을 알 수 있다.
제2실시예
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자를 도시한 단면도이다.
도 5를 살펴보면, 반도체 소자는 소정의 두께를 갖는 Low-k 층(500), 제1 TEOS 막(502), SiCN 층(504), USG 막(505), 질화막(506) 및 제2 TEOS 막(508)을 순차적으로 형성한 후 다마신 공정을 통해 Low-K 층(500) 내지 USG 막(505)을 관통하는 구리배선(514), 질화막(506) 및 제2 TEOS 막(508)을 관통하는 알루미늄 구리 배선(516)을 포함한다. 여기서, 질화막(510)은 SiN 막으로 형성될 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 EM/SM 테스트를 하기 위한 구성을 도시한 블록도이다.
도 6을 살펴보면, 반도체 소자(600)를 PCB 기판(602)의 일측에 위치하고, 아울러, 와이어(Wire)(604)을 이용하여 반도체 소자(600)와 PCB 기판(602)이 전기적으로 연결되도록 형성한다.
여기서, (a)는 반도체 소자(600) 패드이고, (b)는 반도체 소자(400)의 패드에 와이어(Wire)(604)가 연결 부분이며, (c)는 와이어(wire)(604) 일측이고, (d)는 PCB 기판(602)의 금속배선에 연결된 와이어(wire)(604)이며, (e)는 PCB 기판(602) 패드이고, (f)는 소정의 테스트 시간 동안 소정의 힘을 받는 작용점이다.
이 후, 반도체 소자(600)의 EM/SM 테스트는 소정의 테스트 시간 동안 와이어 (f)에 소정의 힘을 가한 후 반도체 소자의 EM/SM 테스트 결과를 [표 3]에 기록한다.
DEK213 #11
Wire # Wire 인장 강도
PKG # #01 #02 #03 #04 #05 #06 #07 #08 AVG
11-1 6.0 6.5 7.5 6.3 7.0 6.5 7.6 6.8 8.8
11-2 5.5 5.0 6.0 6.2 6.0 6.5 6.2 6.8 6.03
11-3 7.5 6.7 5.6 6.6 6.0 6.2 6.5 7.5 6.58
11-4 5.8 6.0 6.0 6.0 5.5 7.0 7.6 6.2 6.26
11-5 7.0 6.5 5.8 6.2 8.2 5.0 7.5 7.8 6.75
11-6 5.8 5.0 5.0 5.2 5.5 5.0 6.0 5.2 5.34
11-7 7.0 6.5 5.5 6.0 6.5 5.6 6.6 5.5 6.15
11-8 6.8 6.8 6.0 7.8 7.5 6.0 6.5 6.0 6.67
11-9 7.5 6.7 5.0 5.0 5.5 6.5 6.2 6.0 6.05
11-10 6.8 6.0 5.8 5.2 6.5 5.5 7.0 7.2 6.25
11-11 7.5 7.2 6.0 6.0 5.8 6.5 6.2 6.0 6.40
11-12 5.8 5.5 5.5 7.5 8.0 7.7 6.5 5.5 6.50
11-13 6.3 7.5 6.2 7.0 5.5 6.8 7.5 5.8a 6.58
11-14 6.7 7.0 6.5 7.0 7.5 7.0 6.2 6.0a 6.74
11-15 5.5e 6.5 5.6 5.0 5.0 5.2 5.0 5.5 5.16
11-16 7.5 6.5 5.5 5.0 5.5 6.0 6.8 5.5a 6.04
11-17 5.8 5.5 5.0 5.5 5.2 5.5 5.5 5.5 5.44
11-18 6.0 6.0 6.2 5.5 5.2 5.0 5.2 5.0 5.51
11-19 5.5 5.5 6.0 5.5 5.5 5.3 5.5 5.2 5.50
11-20 6.0 5.7 5.5 5.2a 6.0 6.0 6.2 5.8 5.80
11-21 5.5 5.5 6.0 6.0 5.8 6.5 5.5 5.7 5.81
11-22 7.0 6.7 6.5 6.5 7.0 7.5 6.8 7.0 6.88
11-23 6.5 6.0a 6.2 7.3 6.0 7.5 6.5 7.6 6.70
11-24 6.0 6.0 6.5 5.5 6.0 6.0 7.2 6.0 6.15
11-25 6.2 6.0 6.0 6.8 5.5 6.3 6.8 6.5 6.26
여기서, [표 3]은 반도체 소자(600)의 EM/SM 테스트에 따른 결과를 기록한 것이다.
[표 3]을 상세히 설명하면, 8개의 패드를 구비한 반도체 소자(600)에 대한 EM/SM 테스트를 수행하여 그에 따른 데이터를 표 3에 기록하고, 아울러, 데이터에 대한 평균(Avg)를 산출하여 기록한다.
이 후, 24개의 반도체 소자(600)도 동일한 방법으로 EM/SM 테스트를 수행하여 [표 3]에 기록한다.
[표 3]에서 "x"는 소정의 테스트 시간 동안 소정의 힘을 (f)에 가하는 경우, (a) 내지 (e)에서 바운드 되지 않는 것을 의미하며, [표 3]에 (a) 내지 (e)가 기재되지 않은 부분은 (d)에서 바운드된 것을 의미한다.
따라서, [표 3]을 보는 바와 같이, 반도체 소자의 EM/SM 테스트에서 소정의 힘 예컨대, 5g 정도 이상의 힘을 와이어(604)의 일측(f)에 가하는 경우 (a) 내지 (e) 중에서 바운딩 된다는 것을 알 수 있다.
즉, 반도체 소자(600)의 Low-k 층(500)과 SiCN 층(504) 사이에 제1 TEOS 막을 형성함으로써, 종래 기술의 반도체 소자보다 예컨대, 10배 정도의 와이어에 대한 결합력이 있다는 것을 알 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 형성방법에서, 반도체 소자의 패드에 대한 와이어 본딩시 와이어가 바운딩되지 않음으로써, EM/SM 테스트시 패드를 한쪽으로 빼는 불편함이 해소된다.
본 발명에서 또 다른 효과로는 EM 테스를 하기 위해 패드 디자인을 할 필요가 없으며, EM/SM 테스트 와이퍼를 제작하는 시간을 줄일 수 있다.

Claims (7)

  1. 반도체 소자 전면 상에 소정의 두께로 형성된 Low-K 층과;
    상기 Low-K 층 전면 상에 소정의 두께로 형성된 산화층과;
    상기 산화층 전면 상에 소정의 두께로 형성된 SiCN 층과;
    상기 SiCN 층 전면에 상에 소정의 두께로 형성된 USG 막과;
    상기 USG 막 전면 상에 소정의 두께로 형성된 질화막과;
    상기 질화막 전면 상에 소정의 두께로 형성된 TEOS 막과;
    상기 Low-K 층 내지 상기 TEOS 막에 다마신 공정을 수행하여 상기 Low-k 층 내지 USG 막을 관통하는 제1 금속배선 및
    상기 질화막 및 상기 TEOS 막을 관통하는 제2 금속배선을 포함하고, 상기 제1 금속배선과 상기 제2 금속 배선은 전기적으로 연결되어 상기 제2 금속배선에 와이어 본딩이 이루어지는 것을 특징으로 하는 반도체 소자의 와이어 패드.
  2. 제1항에 있어서,
    상기 제1 금속배선은,
    구리금속 배선인 것을 특징으로 하는 반도체 소자의 와이어 패드.
  3. 제1항에 있어서,
    상기 제2 금속배선은,
    알루미늄 구리 배선인 것을 특징으로 하는 반도체 소자의 와이어 패드.
  4. 제1항에 있어서,
    상기 질화막은,
    SiN 막으로 형성되는 것을 특징으로 하는 반도체 소자의 와이어 패드.
  5. 반도체 소자 전면 상에 소정의 두께로 형성된 Low-K 층과;
    상기 Low-K 층 전면 상에 소정의 두께로 형성된 제1 TEOS 막과;
    상기 제1 TEOS 막 전면 상에 소정의 두께로 형성된 SiCN 층과;
    상기 SiCN 층 전면에 상에 소정의 두께로 형성된 USG 막과;
    상기 USG 막 전면 상에 소정의 두께로 형성된 질화막과;
    상기 질화막 전면 상에 소정의 두께로 형성된 제2 TEOS 막과;
    상기 Low-K 층 내지 상기 제2 TEOS 막에 다마신 공정을 수행하여 상기 Low-k 층 내지 USG 막을 관통하는 제1 금속배선 및
    상기 질화막 및 상기 제2 TEOS 막을 관통하는 제2 금속배선을 포함하고, 상기 제1 금속배선과 상기 제2 금속 배선은 전기적으로 연결되어 상기 제2 금속배선에 와이어 본딩이 이루어지는 것을 특징으로 하는 반도체 소자의 와이어 패드.
  6. 제5항에 있어서,
    상기 제1 금속배선은,
    구리금속 배선인 것을 특징으로 하는 반도체 소자의 와이어 패드.
  7. 제5항에 있어서,
    상기 제2 금속배선은,
    알루미늄 구리 배선인 것을 특징으로 하는 반도체 소자의 와이어 패드.
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