JP2023072256A - 半導体基板、電気検査方法 - Google Patents
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Abstract
【課題】半導体基板において特定のパッドに電気検査時の針跡が残ることを抑制し、かつ、電気検査時の不良の原因を判断しやすくする。【解決手段】半導体基板は、内部回路と、前記内部回路と電気的に接続する複数の第１のパッドと、前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドとを有する。【選択図】図１
Description
本発明は、半導体基板、電気検査方法に関する
特許文献１には、外部基板と電気的に接続して使用するパッド（電極パッド）に電気検査針（電気検査に用いられる針）の跡がつきにくくするために、電極パッドの表面硬度を高くすることが記載されている。
しかしながら、特許文献１のように、表面硬度の高い電極パッドを用いて、電気検査を実施する際に電気検査針の針跡がパッドに残らないようにすることにも問題がある。具体的には、電気検査において半導体基板の不良が確認された場合に、針跡とパッドとの接触不良と半導体基板の内部の不良とのいずれが原因であるかを判断することが難しいという問題が生じる。
そこで、本発明は、半導体基板において特定のパッドに電気検査時の針跡が残ることを抑制し、かつ、電気検査時の不良の原因を判断しやすくする技術を提供することを目的とする。
本発明の１つの態様は、
内部回路と、
前記内部回路と電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板である。
内部回路と、
前記内部回路と電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板である。
本発明の１つの態様は、
外部基板と電気的に接続される半導体基板であって、
前記外部基板から信号が入力される回路、または、前記外部基板に信号を出力する回路である内部回路と、
前記内部回路と前記外部基板とを電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と前記外部基板とを電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板である。
外部基板と電気的に接続される半導体基板であって、
前記外部基板から信号が入力される回路、または、前記外部基板に信号を出力する回路である内部回路と、
前記内部回路と前記外部基板とを電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と前記外部基板とを電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板である。
本発明の１つの態様は、
内部回路と、前記内部回路と電気的に接続する複数の第１のパッドと、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドとを有する半導体基板を準備するステップと、
複数の検査針が接続された検査用基板を準備するステップと、
前記複数の検査針を、前記複数の第１のパッド、および前記１つまたは複数の第２のパ
ッドに接触させる接触ステップと、
を有し、
前記複数の第１のパッドは、前記接触ステップにおいて当該複数の第１のパッドと接触する検査針の硬度よりも表面硬度が高く、
前記１つまたは複数の第２のパッドは、前記接触ステップにおいて当該１つまたは複数の第２のパッドに接触する検査針の硬度よりも表面硬度が低い
ことを特徴とする電気検査方法である。
内部回路と、前記内部回路と電気的に接続する複数の第１のパッドと、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドとを有する半導体基板を準備するステップと、
複数の検査針が接続された検査用基板を準備するステップと、
前記複数の検査針を、前記複数の第１のパッド、および前記１つまたは複数の第２のパ
ッドに接触させる接触ステップと、
を有し、
前記複数の第１のパッドは、前記接触ステップにおいて当該複数の第１のパッドと接触する検査針の硬度よりも表面硬度が高く、
前記１つまたは複数の第２のパッドは、前記接触ステップにおいて当該１つまたは複数の第２のパッドに接触する検査針の硬度よりも表面硬度が低い
ことを特徴とする電気検査方法である。
本発明によれば、半導体基板において特定のパッドに電気検査時の針跡が残ることを抑制し、かつ、電気検査時の不良の原因を判断しやすくすることができる。
以下、各実施形態について図面を参照しながら説明する。
＜実施形態１＞
図１は、実施形態１に係る半導体基板１０１の構成を示す図である。図１は、半導体基板１０１における外部基板と接続する主面（以下、「下面」と称する）を表す。半導体基板１０１の下面には、複数の電極パッド１０２、および複数の検査用パッド１０３が配置されている。
図１は、実施形態１に係る半導体基板１０１の構成を示す図である。図１は、半導体基板１０１における外部基板と接続する主面（以下、「下面」と称する）を表す。半導体基板１０１の下面には、複数の電極パッド１０２、および複数の検査用パッド１０３が配置されている。
電極パッド１０２は、半導体基板１０１の内部に配置された内部回路に接続される。電極パッド１０２は、半導体基板１０１が外部基板と電気的に接続されている場合に、外部基板から信号が入力されるパッドまたは外部基板に信号を出力するパッドである。本実施形態では、複数の電極パッド１０２は、複数の検査用パッド１０３とともに一次元配列を形成している（１行に並んでいる）。
検査用パッド１０３は、外部基板からの信号が入力されないパッド、および、外部基板に信号を出力しないパッドである。そして、検査用パッド１０３は、半導体基板１０１の内部回路には接続されていない。また、検査用パッド１０３は、能動素子（トランジスタ、ダイオード、オペアンプなど）、および受動素子（抵抗、コンデンサ、コイル）とのいずれにも接続していない。
検査用パッド１０３は、電極パッド１０２に近接して配置される。本実施形態では、一次元配列において、複数の電極パッド１０２の両端に検査用パッド１０３が１つずつ配置されている。少なくとも１つ検査用パッド１０３は、電極パッド１０２よりも表面硬度が低いパッドである。
図２を参照して、半導体基板１０１の具体例として、半導体基板１０１が液体吐出ヘッド基板である場合について説明する。この場合には、半導体基板１０１の下面には、内部回路として、信号生成回路２０３と発熱体ユニット２０４とが設けられる。電極パッド１０２は、信号生成回路２０３および発熱体ユニット２０４と電気的に接続されている。一
方で、検査用パッド１０３は、信号生成回路２０３および発熱体ユニット２０４と電気的に接続されていない。
方で、検査用パッド１０３は、信号生成回路２０３および発熱体ユニット２０４と電気的に接続されていない。
信号生成回路２０３は、半導体基板１０１と外部基板が電気的に接続された段階（実装段階）において、電極パッド１０２を介して外部基板から電気信号を取得する。信号生成回路２０３は、電気信号を取得すると、電気信号からインク吐出信号を生成する。信号生成回路２０３は、生成したインク吐出信号を発熱体ユニット２０４に出力する。
発熱体ユニット２０４は、信号生成回路２０３からインク吐出信号を取得すると、発熱体ユニット２０４の液体吐出口からインクを吐出する。
なお、半導体基板１０１と外部基板を電気的に接続する方法としては、ワイヤーボンディング等のボンディング方法を用いることができる。
（電気検査時の動作について）
以下では、図２を参照して、電気検査時の半導体基板１０１における動作、および電気検査方法を説明する。電気検査では、電気検査用基板２０１が出力した電気信号に応じて、半導体基板１０１から応答信号が電気検査用基板２０１に出力される。そして、電気検査用基板２０１では、出力された応答信号に基づき、半導体基板１０１が不良であるか否かが検出される。ここで、電気検査は、ワイヤーボンディングにより半導体基板１０１と外部基板を電気的に接続する前に行われる。つまり、電気検査は、図１および図２に示す半導体基板１０１が準備された後に、電気検査用基板２０１が準備された段階で行われる。電気検査用基板２０１には、複数の電気検査針（プローブ）２０２が接合（接続）されている。
以下では、図２を参照して、電気検査時の半導体基板１０１における動作、および電気検査方法を説明する。電気検査では、電気検査用基板２０１が出力した電気信号に応じて、半導体基板１０１から応答信号が電気検査用基板２０１に出力される。そして、電気検査用基板２０１では、出力された応答信号に基づき、半導体基板１０１が不良であるか否かが検出される。ここで、電気検査は、ワイヤーボンディングにより半導体基板１０１と外部基板を電気的に接続する前に行われる。つまり、電気検査は、図１および図２に示す半導体基板１０１が準備された後に、電気検査用基板２０１が準備された段階で行われる。電気検査用基板２０１には、複数の電気検査針（プローブ）２０２が接合（接続）されている。
まず、電気検査では、各電極パッド１０２および各検査用パッド１０３に、対応する電気検査針２０２が接触する。すると、電気検査用基板２０１から供給される電気信号が電極パッド１０２を介して半導体基板１０１に出力され、半導体基板１０１の内部回路からの応答信号が電極パッド１０２を介して電気検査用基板２０１に出力される。このとき、検査用パッド１０３は、電気検査用基板２０１からの電気信号を内部回路に入力せず、かつ、応答信号を出力しない。
そして、電気検査用基板２０１では、電気検査用基板２０１に対して出力された応答信号が、あらかじめ設定された許容範囲（信号レベルの範囲）内に収まっているか否かにより、半導体基板１０１の不良の有無が判断される。具体的には、応答信号が、あらかじめ設定された許容範囲内に収まっていれば、半導体基板１０１が良品（良品基板）であると判断される。一方で、応答信号が、あらかじめ設定された許容範囲内に収まっていなければ、半導体基板１０１が不良（不良基板）であると判断される。
（各パッドおよび電気検査針の詳細について）
以下では、電極パッド１０２、検査用パッド１０３および電気検査針２０２の詳細な構成を説明する。
以下では、電極パッド１０２、検査用パッド１０３および電気検査針２０２の詳細な構成を説明する。
各電極パッド１０２は、例えば、タンタル、イリジウムまたはイリジウム合金などの比較的硬度が高い材料（固い材料）で形成（構成）される。また、電極パッド１０２よりも表面硬度が低い検査用パッド１０３は、アルミニウム、または、アルミニウムと銅の合金等の硬度が低い材料（柔らかい材料）で形成（構成）される。その他の検査用パッド１０３は、電極パッド１０２と同一の材料で構成される。また、電極パッド１０２および検査用パッド１０３をともに、タンタル、イリジウムまたはイリジウム合金などで形成した後に、検査用パッド１０３の表面部分だけを、アルミニウム、または、アルミニウムと銅の
合金等のメッキで形成してもよい。
合金等のメッキで形成してもよい。
電気検査針２０２は、例えば、タングステンやレニウムタングステンなどの比較的硬度のある材料で形成された検査針を使用している。このため、電極パッド１０２の表面硬度は、電気検査針２０２の硬度（表面硬度）より高い、または、電気検査針２０２の硬度と同等である。よって、電極パッド１０２には電気検査針２０２が接触した針跡が残りにくい。一方、検査用パッド１０３の表面硬度は、電気検査針２０２の硬度よりも低いため、検査用パッド１０３には電気検査針２０２が接触した針跡が残りやすい。
このように、表面硬度の高い電極パッド１０２には、電気検査針２０２が接触した際の針跡が残りにくい。このため、半導体基板１０１の不良を電気検査で検出した後に電極パッド１０２の外観を見ても、半導体基板１０１の内部に起因する不良なのか、電気検査針２０２と電極パッド１０２との接触不良なのかの判断が難しい。
一方で、電気検査時に、電気検査針２０２と検査用パッド１０３とが接触していれば、表面硬度の低い検査用パッド１０３には針跡が残る。このため、半導体基板１０１の不良を電気検査で検出した後に、表面硬度の低い検査用パッド１０３における針跡を確認することで、電気検査針２０２と電極パッド１０２との接触具合を推定できる。つまり、電気検査針２０２と電極パッド１０２との接触不良が発生しているかの判断が容易になる。
また、電気検査後に、半導体基板１０１と外部基板を電気的に接続するための方法として、Ａｕ層（金メッキ）をパッド表面に形成するメッキ法の様なボンディング方法が知られている。表面硬度が高い電極パッド１０２ではパッド表面が滑りやすい構成であるため、Ａｕ層を形成せずにワイヤーボンディングを実施すると、ボンディング不良が発生する可能性がある。一方で、実装段階（半導体基板１０１と外部基板が電気的に接続している状態）で、Ａｕ層が形成されていることで、電極パッド１０２に対するワイヤーボンディングによる接続の信頼性が向上する。また、Ａｕ層を形成することで、電極パッド１０２を介して半導体基板１０１の内部にインクが侵入してしまうことが防止できるため、インク侵入に対する信頼性も向上する。
なお、実装段階で、電極パッド１０２の表面に対してメッキ法によりＡｕ層が形成されているが、ワイヤーボンディングに用いられない検査用パッド１０３に対してはメッキ法によるＡｕ層が形成されていない。そのため、電気検査針２０２との接触による針跡が付いても、針跡の凸凹起因で発生するＡｕ層の形成時の不良（接着不良）が発生する可能性がない。
なお、検査用パッド１０３と電極パッド１０２が１行に並んだ一次元配列の両端部に、１つずつ検査用パッド１０３を配置したがその限りではなく、一次元配列の片側の端部にのみ１つの検査用パッド１０３を配置してもよい。また、一次元配列において、複数の電極パッド１０２のうち２つの電極パッド１０２の間に（例えば、一次元配列の中央に）検査用パッド１０３を配置してもよい。もしくは、これらを組み合わせた配置で、検査用パッド１０３を配置してもよい。いずれの場合であっても、信号の入出力に用いられる電極パッド１０２の総数より、信号の入出力に用いられない検査用パッド１０３のパッドの総数は少ない方がよい。
また、検査用パッド１０３に残る針跡から電極パッド１０２と電気検査針２０２との接触を推測するためには、検査用パッド１０３と電極パッド１０２が近接しているとよい。このため、一次元配列において、隣接する検査用パッド１０３と電極パッド１０２との間隔は、隣接する２つの電極パッド１０２の間隔の２倍よりも狭い方がよい。例えば、隣接する検査用パッド１０３と電極パッド１０２との間隔が、隣接する２つの電極パッド１０
２の間隔と略等しくてもよい（または、同一であってもよい）。この場合には、電極パッド１０２と同様のプロセスで検査用パッド１０３を形成できるので、他の場合よりも半導体基板１０１をより容易に形成することも可能になる。
２の間隔と略等しくてもよい（または、同一であってもよい）。この場合には、電極パッド１０２と同様のプロセスで検査用パッド１０３を形成できるので、他の場合よりも半導体基板１０１をより容易に形成することも可能になる。
以上より、針跡の残りやすい検査用パッド１０３を電極パッド１０２の近接に配置することで、針跡が残りにくい電極パッド１０２に対して電気検査針２０２がどの程度接触しているのかをユーザが容易に判断できる。このため、ユーザは、電極パッド１０２と電気検査針２０２との接触不良の有無を容易に判断できる。
さらに、外部基板とボンディングをする電極パッド１０２には針跡を残すことなく、正常に電気検査を行うことができる。このため、電極パッド１０２において、ボンディング時における針跡の凸凹起因で発生する接着不良が発生する可能性を抑制できる。
なお、実施形態１では、検査用パッド１０３の表面硬度と電極パッド１０２の表面硬度とを異ならせることによって、電極パッド１０２に針跡を残すことなく、検査用パッド１０３に針跡を残すようにした。しかし、電極パッド１０２に針跡を残すことなく、検査用パッド１０３に針跡を残すようにできれば、検査用パッド１０３の表面硬度と電極パッド１０２の表面硬度とを同じにしてもよい。この場合には、例えば、検査用パッド１０３に接触する電気検査針２０２の硬度を検査用パッド１０３の表面硬度よりも高くし、電極パッド１０２に接触する電気検査針２０２の硬度を電極パッド１０２の表面硬度よりも低くする。つまり、複数の電気検査針２０２のうち、検査用パッド１０３に接触する針の硬度を、電極パッド１０２に接触する針の硬度よりも高くしてもよい。
＜変形例１＞
図３に示すように、１行（一次元配列状）に並んだ複数の電極パッド１０２の並び上に検査用パッド１０３が配置されずに、検査用パッド１０３は電極パッド１０２の行と垂直な方向に配置されてもよい。これにより、半導体基板１０１（チップ）の幅を狭めることが可能となる。なお、検査用パッド１０３は、電極パッド１０２に近接して配置されていれば、任意の位置に配置されていてよい。また、電極パッド１０２の全てが一次元配列状に並んでいる必要もなく、電極パッド１０２の少なくとも一部が一次元配状に並んでいてもよい。
図３に示すように、１行（一次元配列状）に並んだ複数の電極パッド１０２の並び上に検査用パッド１０３が配置されずに、検査用パッド１０３は電極パッド１０２の行と垂直な方向に配置されてもよい。これにより、半導体基板１０１（チップ）の幅を狭めることが可能となる。なお、検査用パッド１０３は、電極パッド１０２に近接して配置されていれば、任意の位置に配置されていてよい。また、電極パッド１０２の全てが一次元配列状に並んでいる必要もなく、電極パッド１０２の少なくとも一部が一次元配状に並んでいてもよい。
＜変形例２＞
図４に示すように、検査用パッド１０３のサイズ（パッドサイズ）は、電極パッド１０２のサイズよりも小さくてもよい。これにより、半導体基板１０１のサイズダウンを図ることが可能である。
図４に示すように、検査用パッド１０３のサイズ（パッドサイズ）は、電極パッド１０２のサイズよりも小さくてもよい。これにより、半導体基板１０１のサイズダウンを図ることが可能である。
＜変形例３＞
図５に示すように、複数の検査用パッド１０３のうち検査用パッド１０３－Ａと検査用パッド１０３－Ｂが、金属配線５０１により電気的に直接接続して（ショートして）いてもよい。外部基板と電気的に接続するワイヤーボンディングは検査用パッド１０３に対しては行われないが、変形例３では、電気検査時に検査用パッド１０３を用いて導通確認をすることが可能となる。
図５に示すように、複数の検査用パッド１０３のうち検査用パッド１０３－Ａと検査用パッド１０３－Ｂが、金属配線５０１により電気的に直接接続して（ショートして）いてもよい。外部基板と電気的に接続するワイヤーボンディングは検査用パッド１０３に対しては行われないが、変形例３では、電気検査時に検査用パッド１０３を用いて導通確認をすることが可能となる。
例えば、電気検査時には、検査用パッド１０３－Ａおよび１０３－Ｂに電気検査針２０２を接触させる。このとき、電気検査針２０２が検査用パッド１０３－Ａに信号を出力すると、検査用パッド１０３－Ｂから電気検査針２０２に信号を出力させることができる。そして、電気検査用基板２０１において、検査用パッド１０３－Ｂからの信号が確認できた場合には、電気検査針２０２が正常に検査用パッド１０３（および電極パッド１０２）に接触されていることが確認できる。一方で、検査用パッド１０３－Ｂからの信号が確認
できない場合には、接触異常が発生していることが確認できる。
できない場合には、接触異常が発生していることが確認できる。
これにより、検査用パッド１０３を用いた導通確認、および電気検査後における検査用パッド１０３の針跡の確認の２段階で、電極パッド１０２と電気検査針２０２の接触不良の有無を判断することができる。つまり、実施形態１、変形例１，２よりも、より正確に電極パッド１０２と電気検査針２０２の接触不良の有無を判断することができる。
＜変形例４＞
半導体基板１０１は、固体撮像装置であってもよい。図６に示すように、半導体基板１０１の下面には、画素６０１が２次元配列された画素領域６０２が配置されている。電極パッド１０２は、画素領域６０２を囲うように、半導体基板１０１の下面の四辺に沿って配置されている。検査用パッド１０３は、半導体基板１０１の下面の４隅に配置されている。
半導体基板１０１は、固体撮像装置であってもよい。図６に示すように、半導体基板１０１の下面には、画素６０１が２次元配列された画素領域６０２が配置されている。電極パッド１０２は、画素領域６０２を囲うように、半導体基板１０１の下面の四辺に沿って配置されている。検査用パッド１０３は、半導体基板１０１の下面の４隅に配置されている。
変形例４では、画素６０１に含まれるフォトダイオードからの光信号が光電変換された信号に対して、信号処理がされると出力信号が得られる。この出力信号が電極パッド１０２に入力されると、電極パッド１０２から外部基板に出力信号が出力される。
なお、半導体基板１０１の下面の各辺において、検査用パッド１０３は、電極パッド１０２が並んだ一次元配列の両方または片方の端部、または、その一次元配列におけるいずれか２つの電極パッド１０２の間に配置されていてもよい。また、検査用パッド１０３は、半導体基板１０１の４隅のうちいずれかのみに配置されていてもよい。
上記は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０１：半導体基板、１０２：電極パッド、１０３：検査用パッド、
２０３：信号生成回路、２０４：発熱体ユニット
２０３：信号生成回路、２０４：発熱体ユニット
Claims (19)
- 内部回路と、
前記内部回路と電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板。 - 外部基板と電気的に接続される半導体基板であって、
前記外部基板から信号が入力される回路、または、前記外部基板に信号を出力する回路である内部回路と、
前記内部回路と前記外部基板とを電気的に接続する複数の第１のパッドと、
前記複数の第１のパッドの表面硬度よりも表面硬度が低く、かつ、前記内部回路と前記外部基板とを電気的に接続しない１つまたは複数の第２のパッドと
を有することを特徴とする半導体基板。 - 前記複数の第１のパッドの少なくとも一部は、前記１つまたは複数の第２のパッドのうち少なくとも１つとともに、一次元配列を形成している
ことを特徴とする請求項１または２に記載の半導体基板。 - 前記１つまたは複数の第２のパッドのうち少なくとも１つは、前記一次元配列の端部に配置されている
ことを特徴とする請求項３に記載の半導体基板。 - 前記半導体基板は、前記複数の第２のパッドを有しており、
前記一次元配列の両端部のそれぞれに、前記複数の第２のパッドのうちのいずれかが配置されている
ことを特徴とする請求項３または４に記載の半導体基板。 - 前記１つまたは複数の第２のパッドのうち少なくとも１つは、前記複数の第１のパッドのうちの２つの間に配置されている
ことを特徴とする請求項３から５のいずれか１項に記載の半導体基板。 - 前記一次元配列において、隣り合う２つの前記第１のパッドの間隔の２倍よりも、隣り合う前記第２のパッドと前記第１のパッドとの間隔は狭い
ことを特徴とする請求項３から６のいずれか１項に記載の半導体基板。 - 前記一次元配列において、隣り合う２つの前記第１のパッドの間隔と、隣り合う前記第２のパッドと前記第１のパッドとの間隔が略等しい
ことを特徴とする請求項７に記載の半導体基板。 - 前記１または複数の第２のパッドは、受動素子および能動素子のいずれにも接続されていない
ことを特徴とする請求項１から８のいずれか１項に記載の半導体基板。 - 前記第１のパッドの数は、前記第２のパッドの数よりも多い
ことを特徴とする請求項１から９のいずれか１項に記載の半導体基板。 - 前記半導体基板は、前記複数の第２のパッドを有しており、
前記複数の第２のパッドのうちのいずれか２つは、配線により互いに電気的に接続され
ている
ことを特徴とする請求項１から１０のいずれか１項に記載の半導体基板。 - 前記１または複数の第２のパッドのそれぞれのサイズは、前記複数の第１のパッドのそれぞれのサイズよりも小さい
ことを特徴とする請求項１から１１のいずれか１項に記載の半導体基板。 - 前記複数の第１のパッドはそれぞれ、タンタル、イリジウム、またはイリジウム合金により形成されており、
前記１または複数の第２のパッドはそれぞれ、アルミニウム、またはアルミニウムと銅の合金により形成されている
ことを特徴とする請求項１から１２のいずれか１項に記載の半導体基板。 - 画素が２次元配列された画素領域をさらに有し、
前記複数の第１のパッドは、前記画素領域を囲うように配置されている
ことを特徴とする請求項１から１３のいずれか１項に記載の半導体基板。 - 前記半導体基板が外部基板と電気的に接続された状態において、前記複数の第１のパッドの表面に対して、さらに金メッキが形成されており、前記１または複数の第２のパッドの表面に対しては金メッキが形成されていない
ことを特徴とする請求項１から１４のいずれか１項に記載の半導体基板。 - 内部回路と、前記内部回路と電気的に接続する複数の第１のパッドと、前記内部回路と電気的に接続しない１つまたは複数の第２のパッドとを有する半導体基板を準備するステップと、
複数の検査針が接続された検査用基板を準備するステップと、
前記複数の検査針を、前記複数の第１のパッド、および前記１つまたは複数の第２のパッドに接触させる接触ステップと、
を有し、
前記複数の第１のパッドは、前記接触ステップにおいて当該複数の第１のパッドと接触する検査針の硬度よりも表面硬度が高く、
前記１つまたは複数の第２のパッドは、前記接触ステップにおいて当該１つまたは複数の第２のパッドに接触する検査針の硬度よりも表面硬度が低い
ことを特徴とする電気検査方法。 - 前記複数の第１のパッドは、前記１つまたは複数の第２のパッドよりも表面硬度が高いことを特徴とする請求項１６に記載の電気検査方法。
- 前記複数の第１のパッドのそれぞれは、タンタル、イリジウムまたはイリジウム合金により形成されており、
前記１つまたは複数の第２のパッドのそれぞれは、アルミニウム、またはアルミニウムと銅の合金により形成されており、
前記複数の検査針のそれぞれは、タングステンにより形成されている
ことを特徴とする請求項１６または１７に記載の電気検査方法。 - 前記接触ステップにおいて前記１つまたは複数の第２のパッドに接触する検査針の硬度は、前記接触ステップにおいて前記複数の第１のパッドと接触する検査針の硬度よりも高い
ことを特徴とする請求項１６または１７に記載の電気検査方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021184682A JP2023072256A (ja) | 2021-11-12 | 2021-11-12 | 半導体基板、電気検査方法 |
| US17/979,849 US20230154997A1 (en) | 2021-11-12 | 2022-11-03 | Semiconductor substrate and electrical inspection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021184682A JP2023072256A (ja) | 2021-11-12 | 2021-11-12 | 半導体基板、電気検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023072256A true JP2023072256A (ja) | 2023-05-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021184682A Pending JP2023072256A (ja) | 2021-11-12 | 2021-11-12 | 半導体基板、電気検査方法 |
Country Status (2)
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| US (1) | US20230154997A1 (ja) |
| JP (1) | JP2023072256A (ja) |
-
2021
- 2021-11-12 JP JP2021184682A patent/JP2023072256A/ja active Pending
-
2022
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| Publication number | Publication date |
|---|---|
| US20230154997A1 (en) | 2023-05-18 |
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