JP2007121180A - 半導体装置の試験装置及び半導体装置の試験方法 - Google Patents
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Abstract
【解決手段】本発明のプローブカード100は、被試験半導体素子に対応して配設されたプローブ針13、当該プローブ針13に接続される電源導電層52、接地(グランド)導電層51及び信号配線層53を一つのユニットとする試験用ユニットTUが、同時測定数に対応して複数個(例えば4個)互いに電気的に独立して搭載されてなることを基本的構成とする。
【選択図】 図1
Description
この為、当該半導体装置を構成する半導体素子(LSIチップ)にあっては、その動作速度が高速化されると共に外部接続端子数が増加し、更に当該外部接続端子間の間隔がより狭くされつつある。特にシステムLSI素子に於いてはこの傾向が顕著であり、当該システムLSI素子について高い信頼性をもって試験を行なうことが困難になりつつある。
一方、生産性の維持・向上と共に製造コストを低下させるために、これらシステムLSI素子など多数の外部接続端子を具備する半導体素子に関しても、複数個を同時に試験することが業界共通の課題となっている。
即ち、接地(グランド)導電層の一部を除いて、信号線路、電源導電層及び接地(グランド)導電層は、基本的に他の試験ユニットとは共用されない。
また、当該接地導電層51は、信号配線層53と同一層に於いて、当該信号配線相互間にも適宜配設され、上下層に配設されている接地導電層と共に当該信号配線を包囲して、他の信号配線との間に於ける相互の干渉を防止している。このように複数層積層された接地導電層51は、層間接続用ビア(図示せず)を介して積層(厚さ)方向に相互に接続されている。これは試験ユニット毎になされる。
また、前記電源導電層52は、できるだけ幅広のパターンとなるよう、それぞれの配線層に於いて適宜、選択的に拡幅処理が採られている。(図示せず)
更に、前記プローブカード基板11の他方の主面(被試験半導体素子に対向しない面)の、前記接地導電層プレーン51Aが配設されない領域に於いては、前記図1に示されるように、当該接地導電層51Aから絶縁分離されて、ピン接続端子部60が配設されている。
これにより、当該試験により評価される半導体素子の信頼性は極めて高く維持される。
12 : 開口
13 : プローブ針
51 : 接地導電層
52 : 電源導電層
53 : 信号配線
54 : 絶縁層層
TU1〜TU4 : 試験ユニット
Claims (7)
- 半導体基板に形成された複数個の半導体素子の試験に使用する半導体装置の試験装置であって、
前記半導体素子の電極端子に対応するプローブ針と、前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を具備することを特徴とする半導体装置の試験装置。 - 前記試験ユニットは、基板に設けられた被試験半導体素子に対応する開口部を有し、前記プローブ針は前記開口部の周囲に配設されてなることを特徴とする請求項1記載の半導体装置の試験装置。
- 前記試験ユニットは、基板に設けられた被試験半導体素子に対応する矩形状開口部を有し、前記プローブ針は前記矩形状開口部の四辺それぞれに配設されてなることを特徴とする請求項1記載の半導体装置の試験装置。
- 前記基板において各試験ユニットに於ける矩形状開口部は、相互に被試験半導体素子のN(整数)個分離間して配設されてなることを特徴とする請求項3記載の半導体装置の試験装置。
- 前記試験ユニットにおいて前記プローブ針に接続された信号導電層は、ピン接続端子部までの長さが互いに等しいことを特徴とする請求項1乃至請求項3記載の半導体装置の試験装置。
- 前記基板において各試験ユニット間に電源用導電層が配設されてなることを特徴とする請求項1記載の半導体装置の試験装置。
- 半導体基板に形成された複数個の半導体素子のテストに対して同時に試験処理を行なう半導体装置の試験方法であって、
被半導体素子の電極端子に対応するプローブ針と、前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を用いて行なうことを特徴とする半導体装置の試験方法。
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