JP5581933B2 - パッケージ基板及びこれを用いたモジュール並びに電気・電子機器 - Google Patents

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Description

本発明は、半導体部品を搭載するパッケージ基板に関し、特に、大電流の集中を緩和させることができるパッケージ基板及びこれを用いたモジュール並びに電気・電子機器に関する。
コンピュータ、通信装置、表示装置等の電子機器の小型化、薄型化、高機能化を図るために、小型化、高集積化された各種の半導体チップ（ＩＣ）、例えば、マイクロプロセッサ等のＬＳＩチップが使用されている。これらの半導体チップには大電流を消費するものが含まれている。
半導体チップは、例えば、パッケージ基板、インターポーザ（中間）基板と呼ばれる基板に搭載、実装され、この基板がシステムボード（システム基板、マザーボード）上に搭載され、電子機器の電子回路の一部を構成している。
半導体チップは、例えば、その底面にアレイ状に配置されたバンプ電極等によって、パッケージ基板にフリップチップ実装され、このパッケージ基板が、例えば、ＢＧＡ（Ball Grid Array）等によって、システムボード上に搭載される。
パッケージ基板として、信号配線パターン層、電源層、グランド層等の導電層が層間絶縁層を介して積層され、層間絶縁層を貫通して形成されたビア、スルーホール等によって導電層の間が接続された多層配線基板が使用される。多層配線基板は、例えば、ビルドアップ法によって作製される。パッケージ基板の電源層やグランド層は、ループインダクタンス等の電気特性の改善を目的として、一般に、多数のビアによって、上下の導電層間が接続されている。
電子部品が搭載される多層配線基板に関する従来技術文献として、例えば、「多層配線基板構造」と題する後記の特許文献１があり、次の記載がある。
特許文献１の発明は、大きな電流が流れるスルーホールの周囲に、電流の流路となる補強ビアを複数個形成し、基板外層と基板内層にスルーホールと補強ビアとを電気的に接続する導体パターンを一つ、若しくは複数形成することで、電流をスルーホールのみに集中させることなく、電流を周囲の補強ビアへ分配することと、同時にスルーホールに電極端子を半田付けする工程で、スルーホールを半田の溶融に十分な温度に加熱することを可能とすることを最も主要な特徴とする。
電流が一つ若しくは少数のスルーホールに集中して流れる場合、そのスルーホールと電源層との接続部で発熱が生じるが、補強ビアを追加することで、電流が分散して流れることでスルーホールと補強ビアで発熱が分散し温度上昇を抑制することができる。
図１１、図１２は、従来技術における、パッケージ基板の構造の例を説明する図であり、後述する図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造の例を示す図である。
図１１、図１２において、半導体チップ８の一部の切り欠き部は、後述する図２に点線によって示す半導体チップの一部の切り欠き部８ａと同一部分であり、表層に形成された配線層３ａの一部を構成している電源パターン３ａ−２、３ａ−３とグランドパターン３ａ−１、内層の配線層３ｂ〜３ｅ、及び、図示しない電源パターンとグランドパターンが形成された配線層３ｆが示されている。電源パターン３ａ−２、３ａ−３には、半導体チップ８が駆動する際の電源電流が流れ、グランドパターン３ａ−１には、半導体チップ８が駆動する際のグランド電流が流れる。
図１１、図１２に示すように、Ｌ１層及びＬ６層は多層基板の最外側の導電層であり、Ｌ１層の導電層は、電源パターン３ａ−２、３ａ−３、及び、グランドパターン３ａ−１を含み、Ｌ６層の導電層は、電源パターン及びグランドパターン（図示されてない。）が形成された配線層を示している。
Ｌ２層〜Ｌ５層の導電層は多層基板の内層の電源層であり、半導体チップ８が駆動する際の電源電流が流れる配線層であり、Ｌ１層〜Ｌ６層の導電層は、層間絶縁層である層間絶縁層４ａ〜４ｅを介して積層されている。半導体チップ８は、バンプアレイ７を介して、グランドパターン３ａ−１の端子パターン部、電源パターン３ａ−２の端子パターン部にフリップチップ接続され、パッケージ基板５の一方の主面に搭載されている。パッケージ基板５の一方の主面に対向する主面は、ＢＧＡ２を介して、システムボード（システム基板、マザーボード）に接続され搭載される。
図１１に示す例では、層間絶縁層４ａ〜４ｅにはそれぞれを貫通するビア６が形成されており、ＢＧＡ２を介して流れる電源電流は、ビア６、電源パターン３ａ−２の端子パターン部、バンプアレイ７を経由して、半導体チップ８に流れる。
図１２に示す例では、図１１に示す層間絶縁層４ｃにおけるビア６に換えて、スルーホール９が形成されており、ＢＧＡ２を介して流れる電源電流は、ビア６、スルーホール９、ビア６、電源パターン３ａ−２の端子パターン部、バンプアレイ７を経由して、半導体チップ８に流れる。
ここで、半導体チップ８が、消費電流の大きいＧＰＵ（Graphics Processing Unit）やＣＰＵ（Central Processing Unit）であり、これがパッケージ基板５に搭載された場合を考えると、システムボード上に配置された電源から、パッケージ基板５の電源層の配線パターンを経由して、大電流が半導体チップ８へ向かって流れこむ。そして、半導体チップ８からの大電流は、パッケージ基板５の図示されないグランド層のグランドパターンを経由して、システムボード上に配置された電源へ流れ出す。
この時、パッケージ基板５の層間絶縁層を貫通して形成されるビア又は／及びスルーホールの形成に関して格段の考慮なされず、複数のビア又は／及びスルーホールが同等の構成を有する場合には、システムボードと半導体チップ８を最短距離で電気的に接続するようなビア又は／及びスルーホール（フリップチップ実装製品では、多くの場合、半導体チップ８の直下に配置されることになるビア又は／及びスルーホールが該当する。）に、大電流が集中してしまうと言う問題がある。
例えば、システムボードと半導体チップ８がビア（全てのビアの導電率（又は抵抗率）が同じあるとする。）によって接続されている場合、システムボードから半導体チップ８への電気的な最短経路は実際の幾何学的な最短距離と同じとなり、大部分の電流は、図１１において白抜き矢印によって示すように、半導体チップ８の直下に対応する領域（電流集中部）を流れ、半導体チップ８の直下に対応するビア６に大電流が集中してしまう。
このため、局所的な異常発熱の発生によって、銅箔等による導体パターンの溶断破壊やビア構造の溶断破壊を起したり、エレクトロマイグレーションによって、電源電流が流れ始めた後から長時間経過後に、パターン短絡を生じたりして、電気的信頼性の低下を招く等の多くの不良を生じる原因となる。今後の半導体製品の電流密度の増加傾向を考えると、電流集中の問題は、これに起因して電気的信頼性の低下を大きなものとし、深刻な問題となる可能性が大きい。
ビルドアップ層−コア層−ビルドアップ層という形態をとる通常のビルドアップ基板では、図１２に示すようにコア層にスルーホールが存在する場合等において、若干、電流の集中を拡散・緩和させる効果がある。しかし、スタックビア構造をとるコアレス基板等では、半導体チップ（ＩＣ）とシステムボードの間に、半導体チップ８が駆動する際の電源電流が流れる電源配線を、最短距離で設けることができるため、ＡＣ電源特性が良くなる一方、逆に、基板内で電流の集中を拡散・緩和させる効果が少なくＤＣ的な電流集中のリスクが高まる。
なお、特許文献１に、大きな電流が流れるスルーホールの周囲に、電流の流路となる補強ビアを複数個形成し、基板外層と基板内層にスルーホールと補強ビアとを電気的に接続する導体パターンを一つ、若しくは複数形成することで、電流をスルーホールのみに集中させることなく、電流を周囲の補強ビアへ分配する記載があるが、多層配線基板において搭載され電子部品の電極端子をスルーホールに挿入して電源層と接続する構造であるので、電極端子が挿入されるスルーホールのみに関して、電流が分散されて補強ビアに流されるのであり、限定された特定のスルーホールのみに関して電流が分散可能であるに過ぎない。
即ち、特許文献１に記載の技術における電流の分散は、電子部品が搭載される搭載領域に対応して位置する、多層配線基板の層間絶縁層を貫通するスルーホール、ビア等の層間接続導体の全てに関して、電流が分散されるものではなく、限定された特定のスルーホールのみに関して電流が分散されるに過ぎない。
多層配線基板において、半導体チップが搭載される搭載領域に対応して位置する、半導体チップが駆動する際の電源電流が流れる導電層（電源層）の間を接続するスルーホール、ビア等の層間接続導体の全てに関して、電流が集中しないように構成されていないと、搭載領域における層間接続導体で電流集中を生じ、局所的な異常発熱の発生の原因となり、また、エレクトロマイグレーションの発生原因となり、良好な電気的信頼性を保持することが困難となる。更に、異常発熱の発生は、半導体チップの動作に悪影響を与えるので、良好な動作を保持することが困難となる。
本発明は、上述したような課題を解決するためになされたものであって、その目的は、大電流の集中を緩和させることができるパッケージ基板及びこれを用いたモジュール並びに電気・電子機器を提供することにある。
即ち、本発明は、第１主面に搭載される半導体部品（例えば、後述の実施の形態における半導体チップ８）に複数の第１外部接続用導体（例えば、後述の実施の形態におけるバンプアレイ７）を介して接続される複数の第１端子パターン部（例えば、後述の実施の形態におけるグランドパターン３ａ−１、電源パターン３ａ−２、３ａ−３）を備え、前記第１主面に形成された第１導電層（例えば、後述の実施の形態における配線層３ａ）と、前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体（例えば、後述の実施の形態におけるＢＧＡ２）を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層（例えば、後述の実施の形態における配線層３ｆ）と、前記第１導電層と前記第２導電層との間に形成された中間導電層（例えば、後述の実施の形態における配線層３ｂ〜３ｅ）と、前記第１導電層と前記中間導電層の間、及び、前記第２導電層と前記中間導電層の間に形成された層間絶縁層と、これら層間絶縁層を貫通して前記第１導電層と前記第２導電層との間を接続するために積層された複数の層間接続導体（例えば、後述の実施の形態における高抵抗ビア６ａ、低抵抗ビア６ａ）とを有し、前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され、前記半導体部品と前記システム基板を接続する電流経路が形成され、前記半導体部品が搭載される搭載領域の中心部を含む中心部領域に対応して位置する前記電流経路が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である、パッケージ基板に係るものである。
また、本発明は、上記のパッケージ基板を有するモジュールに係るものである。
また、本発明は、上記のパッケージ基板を有する電気・電子機器に係るものである。
本発明によれば、第１主面に搭載される半導体部品に複数の第１外部接続用導体を介して接続される複数の第１端子パターン部を備え、前記第１主面に形成された第１導電層と、前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層と、前記第１導電層と前記第２導電層との間に形成された中間導電層と、前記第１導電層と前記中間導電層の間、及び、前記第２導電層と前記中間導電層の間に形成された層間絶縁層と、これら層間絶縁層を貫通して前記第１導電層と前記第２導電層との間を接続するために積層された複数の層間接続導体とを有し、前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され、前記半導体部品と前記システム基板を接続する電流経路が形成され、前記半導体部品が搭載される搭載領域の中心部を含む中心部領域に対応して位置する前記電流経路が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗であるので、電流の分布を低抵抗側に偏らせ、つまりは全体として電流の流れをコントロールすることができ大電流の集中を緩和させることができ、消費電流の大きい前記半導体部品が搭載された場合、電流集中を生じないので、局所的な異常発熱の発生を抑制することができ、電気的信頼性の低下を抑制することができるパッケージ基板を提供することができる。
また、本発明によれば、上記のパッケージ基板を有するので、電気的信頼性の低下を抑制することができるモジュールを提供することができる。
また、本発明によれば、上記のパッケージ基板を有するので、電気的信頼性の低下を抑制することができる電気・電子機器を提供することができる。
本発明の実施の形態における、パッケージ基板（１）の構造を説明する図である。 同上、半導体チップを搭載したパッケージ基板（１）を説明する図である。 同上、パッケージ基板（２）の構造を説明する図である。 同上、パッケージ基板（３）の構造を説明する図である。 同上、パッケージ基板（４）の構造を説明する図である。 同上、パッケージ基板（５）の構造を説明する図である。 同上、パッケージ基板（６）の構造を説明する図である。 同上、パッケージ基板（７）の構造を説明する図である。 同上、パッケージ基板（８）の構造を説明する図である。 同上、パッケージ基板（９）の構造を説明する図である。 従来技術における、パッケージ基板の構造を説明する図である。 同上、パッケージ基板の構造を説明する図である。
本発明のパッケージ基板では、前記電流経路に前記半導体部品が駆動する際の電源電流が流れる構成とするのがよい。
また、前記電流経路に前記半導体部品が駆動する際のグランド電流が流れる構成とするのがよい。
また、前記搭載領域に対応して位置し、高抵抗である前記層間接続導体を有し、前記搭載領域の外部の周辺領域に対応して位置し、低抵抗である前記層間接続導体を有し、前記中心部領域は前記搭載領域であり、前記搭載領域に対応して位置する前記電流経路が高抵抗であり、前記搭載領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である構成とするのがよい。
また、前記中間導電層を複数有し、隣接する前記中間導電層の間に前記層間絶縁層が形成されている構成とするのがよい。
また、同一の前記層間絶縁層において、前記搭載領域に対応して位置する前記層間接続導体が高抵抗を有し、前記外部領域対応して位置する前記層間接続導体が低抵抗を有する構成とするのがよい。
また、同一の前記層間絶縁層が前記第１導電層の側から数えて２層目の前記層間絶縁層である構成とするのがよい。
また、一部又は全部の前記層間絶縁層において、前記搭載領域に対応して位置する前記層間接続導体が高抵抗を有し、前記外部領域に対応して位置する前記層間接続導体が低抵抗を有する構成とするのがよい。
また、前記第１導電層の側から数えて少なくとも１つの前記層間絶縁層において、前記搭載領域に対応して位置する前記層間接続導体が高抵抗を有し、前記外部領域に対応して位置する前記層間接続導体が低抵抗を有する構成とするのがよい。
また、前記搭載領域に近接し前記外部領域に対応して位置する前記層間接続導体が高抵抗を有し、前記第１導電層の側から前記層間絶縁層の層数を数えた時、この層数の増加に従って、高抵抗を有する前記層間接続導体の数が順次増加している構成とするのがよい。
また、前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体が、前記層間接続導体が異なる抵抗を有する導電材料によって形成された構成とするのがよい。
また、前記第１導電層と前記第２導電層との間を接続するために積層された複数の前記層間接続導体はスタックビア構造をなして形成された構成とするのがよい。
また、同一の前記層間絶縁層において、前記層間接続導体がフィルドビア、中空ビア、スルーホールの何れかである構成とするのがよい。
また、前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体とは異なる径を有する構成とするのがよい。
また、前記層間接続導体が前記中空ビア又は前記スルーホールであり、前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体とは異なる厚さのメッキ厚さの壁を有する構成とするのがよい。
また、前記中心部領域は前記搭載領域であり、前記搭載領域に対応して位置する前記第２外部接続用導体が高抵抗であり、前記搭載領域の外側の周辺領域に対応して位置する前記第２外部接続用導体が低抵抗であり、前記搭載領域に対応して位置する前記電流経路が高抵抗であり、前記搭載領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である構成とするのがよい。
また、前記中心部領域に対応して位置する前記第１外部接続用導体が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記第１外部接続用導体が低抵抗であり、前記中心部領域に対応して位置する前記電流経路が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である構成とするのがよい。
また、第１主面に搭載される半導体部品に複数の第１外部接続用導体を介して接続される複数の第１端子パターン部を備え、前記第１主面に形成された第１導電層と、前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層と、前記第１導電層と前記第２導電層との間に形成された複数の中間導電層と、前記第１導電層、前記中間導電層、及び、前記第２導電層の隣接する層間に形成された層間絶縁層と、これら層間絶縁層を貫通して前記第１導電層、前記中間導電層、前記第２導電層との間を接続するために積層された複数の層間接続導体とを有し、前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され、前記半導体部品と前記システム基板を接続する電流経路が形成され、前記半導体部品が搭載される搭載領域に対応して位置し、高抵抗である前記層間接続導体を有し、前記搭載領域の外部の周辺領域に対応して位置し、低抵抗である前記層間接続導体を有する構成として、前記搭載領域に対応して位置する前記第２外部接続用導体が高抵抗であり、前記搭載領域の外側の周辺領域に対応して位置する前記第２外部接続用導体が低抵抗であり、前記搭載領域に対応して位置する前記電流経路が高抵抗であり、前記搭載領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗とする構成、或いは、前記搭載領域の中心部を含む中心部領域に対応して位置する前記第１外部接続用導体が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記第１外部接続用導体が低抵抗であり、前記中心部領域に対応して位置する前記電流経路が高抵抗であり、前記中心部領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である構成とするのがよく、更に、前記電流経路に前記半導体部品が駆動する際の電源電流が流れる構成とするか、或いは、前記電流経路に前記半導体部品が駆動する際のグランド電流が流れる構成とするのがよい。
上記した何れの構成においても、複雑な処理を短時間で処理する機能を有し、消費電流の大きい前記半導体部品、例えば、ＧＰＵ、ＣＰＵ等を搭載された場合、電流の流れをコントロールすることができ大電流の集中を緩和させることができ、電流集中を生じないので、局所的な異常発熱の発生を抑制することができ、導体パターンの溶断破壊や前記層間接続導体の溶断破壊を抑制することができ、更に、エレクトロマイグレーションの発生を抑制することができるので、電気的信頼性の低下を抑制することができるパッケージ基板を提供することができる。なお、本明のパッケージ基板は、上記した構成のうちのいくつかを組み合わせた構成を有していてもよいことは言うまでもない。
以下、図面を参照しながら本発明の実施の形態について詳細に説明するが、本発明は上述した作用、効果を満たす構成であればよく、これらの実施形態に限定されるものではない。なお、以下に示す図面は構成が明瞭に分かり易くなるように描いているので、縮尺は厳密に正確なものではない。
［実施の形態］
本発明は、ＣＰＵやＧＰＵ等の大電流を消費する半導体チップ（ＩＣ）が搭載されるパッケージ基板に関するものである。パッケージ基板に形成される配線層として、半導体チップが駆動する際の信号電流、電源電流、グランド電流がそれぞれ流れる信号配線パターン層（信号層）、電源層、グランド層等の導電層が層間絶縁層を介して積層されている。
以下では、半導体チップが駆動する際の電源電流の集中、グランド電流の集中を抑制するためのパッケージ基板を中心とする構成は同様な構成であり、流れる電流の方向が逆になるのみであるので、半導体チップが駆動する際の電源電流の集中を抑制するためのパッケージ基板を中心とする構成について説明する。以下に示す図では、簡単のために、信号層、一部を除くグランド層は省略している。
なお、層間接続導体は、多層配線基板の層間絶縁層を貫通して形成され、多層配線基板の導電層の間を電気的に接続する導体であり、例えば、ビア、スルーホール等である。なお、高抵抗を有するビア、スルーホールをそれぞれ、単に、高抵抗ビア、高抵抗スルーホールと言い、低抵抗を有するビア、スルーホールをそれぞれ単に、低抵抗ビア、低抵抗スルーホールと言う。
＜パッケージ基板（１）＞
パッケージ基板（１）では、パッケージ基板を作製する際、大電流を消費するような半導体チップの搭載領域に高抵抗を有する高抵抗ビアを配置し、搭載領域の外側の周辺領域に低抵抗を有する低抵抗ビアを配置し、パッケージ基板の同一の層間絶縁層に異なるビア構造を有する高抵抗ビアと低抵抗ビアを混在させて形成する。なお、半導体チップの搭載領域は、半導体チップをパッケージ基板に投影した時、パッケージ基板のうちの半導体チップの投影面の領域である。
電流の流れが高抵抗ビアを回避し低抵抗ビアの方向へ分布するようになるので、高抵抗ビア、低抵抗ビアを適切に配置することによって、電流の流れをコントロールすることができ、大電流の集中を緩和させることができる。
図１は、本発明の実施の形態における、パッケージ基板（１）の構造を説明する図である。
図２は、本発明の実施の形態における、半導体チップを搭載したパッケージ基板（１）を説明する図であり、パッケージ基板５の断面構造を示す図である。
図２は、点線によって示す半導体チップの切り欠き部８ａを半導体チップ８から切り欠いて示し、半導体チップ８がパッケージ基板５に搭載された状態、及び、パッケージ基板５がシステムボード（システム基板）１に搭載された状態を示す図であり、半導体チップ８の断面を含む斜視図である。
図１は、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、図２において点線によって示す半導体チップの切り欠き部８ａを半導体チップ８から切り欠いて示した半導体チップ８の断面、及び、図２においてｚｙ面に平行な面Ｓによって示される断面位置におけるパッケージ基板５の断面を含む斜視図である。面Ｓは、電源パターン３ａ−２を通る面である。
図１、図２に示すように、半導体チップ８は、ｘｙ面に平行な面に２次元に配列しているバンプアレイ７を介して、半導体チップ８がパッケージ基板５の一方の主面に搭載されている。また、図１に示すように、パッケージ基板５の一方の主面に対向する主面は、ｘｙ面に平行な面に半田等のボールが２次元に配列したＢＧＡ（ボールグリッドアレイ）２を介して、システムボード１に搭載され接続されている。
図１には、表層に形成された配線層３ａの一部を構成している電源パターン３ａ−２、３ａ−３とグランドパターン３ａ−１（これらパターンは第１電源層の一部をなしている。）、内層の配線層３ｂ〜３ｅ（中間電源層をなしている。）、及び、図示しない電源パターンとグランドパターンが形成された配線層３ｆ（第２電源層をなしている。）が示されている。電源パターン３ａ−２、３ａ−３には、半導体チップ８が駆動する際の電源電流が流れ、グランドパターン３ａ−１には、半導体チップ８が駆動する際のグランド電流が流れる。
また、グランドパターン３ａ−１の端子パターン部、及び、電源パターン３ａ−２の端子パターン部に半導体チップ８がそれぞれ、バンプアレイ７を介して、半導体チップ８に接続されている状態が示されている。
グランドパターン３ａ−１の端子パターン部と電源パターン３ａ−２の端子パターン部は櫛刃状に噛み合った状態で交互に形成されている。電源パターン３ａ−２の端子パターン部はバンプアレイ７を介してビア６ａ、６ｂに接続されている。電源パターン３ａ−３の端子パターン部も同様に、図示されないバンプアレイ７を介してビア６ａ、６ｂに接続されている。
図１に示すように、パッケージ基板５のＬ１層（第１電源層）及びＬ６層（第２電源層）は多層基板の最外側の導電層であり、Ｌ１層の導電層は、半導体チップ８が駆動する際の電源電流が流れる電源パターン３ａ−２、３ａ−３、及び、半導体チップ８を駆動する際のグランド電流が流れるグランド層のグランドパターン３ａ−１を含み、Ｌ６層の導電層は、半導体チップ８が駆動する際の電源電流が流れる電源パターン（図示されてない。）、及び、半導体チップ８を駆動する際のグランド電流が流れるグランドパターン（図示されてない。）が形成された配線層３ｆを示している。
Ｌ２層〜Ｌ５層の導電層は多層基板の内層の電源層（中間電源層）であり、半導体チップ８が駆動する際の電源電流が流れる配線層であり、Ｌ１層〜Ｌ６層の導電層は、層間絶縁層４ａ〜４ｅを介して積層されている。
図１に示すように、層間絶縁層４ａ〜４ｅにはそれぞれを貫通するビア６ａ、６ｂが層間接続導体として形成されており、ＢＧＡ２を介してＬ６層の電源パターンに流れる電源電流は、ビア６ａ、６ｂ、電源パターン３ａ−２の端子パターン部、及び、電源パターン３ａ−３、バンプアレイ７を経由して、半導体チップ８に流れる。そして、半導体チップ８からの電流は、グランドパターン３ａ−１、パッケージ基板５のグランド層（図示せず。）、システムボードへと流れ出して行く。
半導体チップ８が駆動する際の電源電流（グランド電流に関しても同様である。）が流れる導体パターン間を接続するビアについては、ビア１本に存在する寄生インダクタンス・寄生抵抗成分を低減する目的から、並列に多数のビアを配置することが一般的である。大電流を消費する半導体チップ８がフリップチップ実装されている場合、上記のインダクタンス低減に加え放熱効果の狙いもあり、半導体チップ８の搭載領域では、製造ルールで許容される限界までビアの間隔が接近するように、ビアは密にして配置されることが多い。
パッケージ基板（１）では、大電流を消費する半導体チップ８が搭載されるパッケージ基板５において、半導体チップ８が搭載され電流が集中しやすい搭載領域の内部のみで高抵抗ビア６ａを使用し、搭載領域の外側の周辺領域では低抵抗ビア６ｂを使用し、搭載領域の内部と外部の領域で異なる抵抗を有するビアを使い分ける。
高抵抗ビア６ａは、例えば、中空ビア、絶縁又は誘電性樹脂充填ビア（フィルドビア）等であり、低抵抗ビア６ｂは、例えば、金属又は導電性ペーストによって充填されたフィルドビア等である。高抵抗ビア６ａは高抵抗を有する導電材を使用して、低抵抗ビア６ｂは低抵抗を有する導電材を使用して形成するのが望ましい。図１に示す例では、高抵抗ビア６ａは中空ビアであり、低抵抗ビア６ｂは金属充填ビアである。
図１に示すように、半導体チップ８の搭載領域のパッケージ基板５を流れる電流は、半導体チップ８へ向かう直上の経路（ｚ方向に平行な経路）では、高抵抗ビア６ａが存在するため電流が流れ難い。半導体チップ８の搭載領域の外部に低抵抗ビア６ｂが配置されているので、搭載領域の内部よりも抵抗が低く抑えられているため、電流の一部は搭載領域の外部の方向へ向かって矢印のように流れる。このように、マクロな電流の流れをコントロールすることができ、電流の集中を緩和させることができる。
このような電流の集中を緩和させる効果により、搭載領域の内部と外部で同じ抵抗を有するビアを使用する場合と比較して、半導体チップ８の直下の領域のビアへの電流集中が抑制され、局所的な異常発熱の発生が抑制されるので、半導体チップ８の正常な動作（信頼性）を保持することができる。
以上説明したパッケージ基板（１）の構成によれば、消費電流の大きいＧＰＵ／ＣＰＵ等の半導体チップ８がパッケージ基板５に搭載された場合、半導体チップ８の搭載領域における層間接続導体で電流集中を生じないので、局所的な異常発熱の発生を抑制することができる。
従って、局所的な異常発熱の発生を抑制することができるので、導体パターンの溶断破壊やビア構造の溶断破壊を抑制することができ、更に、エレクトロマイグレーションの発生を抑制することができるので、電気的信頼性の低下を抑制することができる。
また、半導体チップの搭載領域での局所的な異常発熱の発生を抑制することができので、半導体チップは異常発熱の悪影響を受け難くなるので、良好な動作（信頼性）を保持することができる。
パッケージ基板５のグランド層間の層間絶縁層における層間接続導体に関しても、電源層間の層間絶縁層における層間接続導体と同様の構成とすることができる。
この場合、パッケージ基板５を作製する際、半導体チップの搭載領域に高抵抗ビアを配置し、搭載領域の外側の周辺領域に低抵抗ビアを配置し、パッケージ基板５の同一の層間絶縁層に異なるビア構造を有する高抵抗ビアと低抵抗ビアを混在させて形成する。
電流の方向は、図１に示す方向と逆方向となるが、電流の流れが高抵抗ビアを回避し低抵抗ビアの方向へ分布するようになるので、高抵抗ビア、低抵抗ビアを適切に配置することによって、電流の流れをコントロールすることができ、大電流の集中を緩和させることができる。従って、電源層間の層間絶縁層における層間接続導体の構成の場合と同様の効果を得ることができる。
＜パッケージ基板（２）＞
図３は、本発明の実施の形態における、パッケージ基板（２）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
パッケージ基板（１）では、半導体チップ８の搭載領域における全ての層間接続導体を高抵抗ビア６ａとしたが、パッケージ基板５の構造やコストアップの観点で、層間絶縁層４ａ〜４ｅの全ての層における層間接続導体を高抵抗ビア６ａとすることが難しい場合もある。
このような場合には、図１に示すパッケージ基板（１）において、図３に示すパッケージ基板（２）のように、層間絶縁層４ａ、４ｃ〜４ｅにおいて、半導体チップ８の搭載領域に低抵抗ビア６ｂを配置し、半導体チップ８の近傍の層間絶縁層４ｂのみにおいて、半導体チップ８の搭載領域に高抵抗ビア６ａを配置し、その搭載領域の外側の周辺領域に低抵抗ビア６ｂを配置する。図３に示す例では、高抵抗ビア６ａは中空ビアであり、低抵抗ビア６ｂは金属充填ビアである。
パッケージ基板（２）の構成では、限定的ではあるが、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（３）＞
図４は、本発明の実施の形態における、パッケージ基板（３）の構造を説明する断面図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
図１に示すパッケージ基板（１）において、プロセス上作製可能である場合には、システムボードに近い、即ち、ＢＧＡ２に近い側におけるパッケージ基板５の主面側に向かうにつれて、高抵抗ビア６ａが形成される領域を拡大させてもよい。即ち、図１に示すパッケージ基板（１）において、上記の主面側に近い層間絶縁層により多数の高抵抗ビア６ａが形成される構成とする。図４に示す例では、高抵抗ビア６ａは中空ビアであり、低抵抗ビア６ｂは金属充填ビアである。
パッケージ基板（１）の構成では、高抵抗ビア６ａが形成される領域を半導体チップ８の搭載領域のみに限定されていたが、パッケージ基板（３）の構成では、半導体チップ８の搭載領域の外側の周辺領域にも形成する。図４に示す例では、半導体チップ８の搭載領域の外側の周辺領域において、層間絶縁層４ｂ、４ｃ、４ｄ、４ｅにそれぞれ、２個、４個、６個、８個の高抵抗ビア６ａを形成する。
図４に示すパッケージ基板（３）の構成では、図１に示すパッケージ基板（１）の構成の場合よりも電流の集中を緩和させる効果が強化される。
＜パッケージ基板（４）＞
図５は、本発明の実施の形態における、パッケージ基板（４）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
図１に示すパッケージ基板（１）において、ビア径を変えた構成として、高抵抗ビア６ａを小径ビアからなる高抵抗ビア６ａ−１とし、低抵抗ビア６ｂを大径ビアとする。小径ビアは、例えば、中空ビア、絶縁又は誘電性樹脂充填ビア（フィルドビア）等であり、大径ビアは、例えば、金属又は導電性ペーストによって充填されたフィルドビア等である。高抵抗ビア６ａ−１は高抵抗を有する導電材を使用して、低抵抗ビア６ｂは低抵抗を有する導電材を使用して形成するのが望ましい。図５に示す例では、高抵抗ビア６ａ−１は小径の金属充填ビアであり、低抵抗ビア６ｂは大径の金属充填ビアである。
図５に示すパッケージ基板（４）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（５）＞
図６は、本発明の実施の形態における、パッケージ基板（５）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
図１に示すパッケージ基板（１）において、低抵抗ビア６ｂとして中空ビアからなる低抵抗ビア６ｂ−１を使用する構成とする。図６に示す例では、高抵抗ビア６ａはより薄いメッキ厚さの内壁を有する中空ビアであり、低抵抗ビア６ｂ−１はより厚いメッキ厚さの内壁を有する中空ビアである。図６に示すように、同径のビアを使用する場合であっても、ビアの内壁の厚さを変えることによって、高抵抗ビア、低抵抗ビアとすることができる。
高抵抗ビア６ａと低抵抗ビア６ｂ−１を同じ抵抗を有する導電材を使用して形成することもできるが、高抵抗ビア６ａは高抵抗を有する導電材を使用して、低抵抗ビア６ｂ−１は低抵抗を有する導電材を使用して形成するのが望ましい。
図６に示すパッケージ基板（５）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。

＜パッケージ基板（６）＞
図７は、本発明の実施の形態における、パッケージ基板（６）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
図１に示すパッケージ基板（１）において、高抵抗ビア６ａとして、導電率の高い導体材料が充填されたフィルドビアからなる高抵抗ビア６ａ−２を使用し、低抵抗ビア６ｂとして、導電率の低い導体材料が充填されたフィルドビアからなる低抵抗ビア６ｂ−２を使用する構成とする。
導電率の高い（又は抵抗率の低い）導体材料は、例えば、銅、銀、金、クロム等であり、導電率の低い（又は抵抗率の高い）導体材料は、例えば、アルミニウム、タングステン、モリブデン等である。図７に示すように、同径のビアを使用する場合であっても、ビアの内部に充填する導体材料の導電率（又は抵抗率）を変えることによって、高抵抗ビア、低抵抗ビアとすることができる。また、高抵抗ビア６ａ−２の抵抗が低抵抗ビア６ｂ−２の抵抗よりも大となるように形成されていれば、高抵抗ビア６ａ−２と低抵抗ビア６ｂ−２は異なる径を有していてもよい。
図７に示すパッケージ基板（６）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（７）＞
図８は、本発明の実施の形態における、パッケージ基板（７）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
パッケージ基板（１）では、層間接続導体として、高抵抗ビア、低抵抗ビアを使用したが、高抵抗スルーホール、低抵抗スルーホールを使用することができる。スルーホール径、めっき厚さ、材料等を異ならせることによって、高抵抗スルーホール、低抵抗スルーホールとすることができる。
図８に示す例では、層間絶縁層４ａ、４ｂ、４ｄ、４ｅにおける層間接続導体として、ビア（導体材料が充填されたフィルドビア）６を使用し、層間絶縁層４ｃにおける層間接続導体として、半導体チップ８の搭載領域では高抵抗スルーホール９ａを形成し、の搭載領域の外側の周辺領域では低抵抗スルーホール９ｂを形成している。
高抵抗スルーホール９ａの抵抗が低抵抗スルーホール９ｂの抵抗よりも大となるように形成されていれば、高抵抗スルーホール９ａと低抵抗スルーホール９ｂは同じ壁厚さを有し異なる径を有していてもよく、また、抵抗スルーホール９ａと低抵抗スルーホール９ｂは異なる壁厚さを有し同じ径を有していてもよく、高抵抗スルーホール９ａと低抵抗スルーホール９ｂを同じ抵抗を有する導電材を使用して形成することもできる。高抵抗スルーホール９ａは高抵抗を有する導電材を使用して、低抵抗スルーホール９ｂは低抵抗を有する導電材を使用して形成するのが望ましい。
図８に示すパッケージ基板（７）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
以上説明したパッケージ基板（１）〜パッケージ基板（７）の構成では、パッケージ基板５の層間絶縁層に形成される高抵抗を有する層間接続導体、低抵抗を有する層間接続導体の配置、及び、層間接続導体の構成によって、電流の集中を緩和させる効果を得るようにしたが、次に説明するように、半導体チップ８とパッケージ基板５の間を接続するバンプアレイ７、或いは、パッケージ基板５とシステムボード１の間を接続するＢＧＡ２としてそれぞれ、高抵抗体と低抵抗体を使用することよって、パッケージ基板（１）〜パッケージ基板（７）の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（８）＞
図９は、本発明の実施の形態における、パッケージ基板（８）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
パッケージ基板（８）では、図１に示すパッケージ基板（１）において、半導体チップ８の搭載領域の中心部を含む中心部領域に対応して位置するバンプアレイとして高抵抗バンプアレイ７ａを使用し、搭載領域の中心部を含む中心部領域の外側の周辺領域に対応して位置するバンプアレイとして低抵抗バンプアレイ７ｂを使用する構成とする。
図９に示す例では、Ｌ１層に形成され中心部領域の外側の周辺領域にあるグランドパターン３ａ−１の端子パターン部、電源パターン３ａ−２の端子パターン部に低抵抗バンプアレイ７ｂが接続され、また、Ｌ１層に形成され中心部領域にあるグランドパターン３ａ−１の端子パターン部、電源パターン３ａ−２の端子パターン部に高抵抗バンプアレイ７ａが接続された状態が示されている。
バンプを形成する導体材料の導電率の高低（又は抵抗率の低高）によって、高抵抗バンプ、低抵抗バンプとすることができる。導電率の高い（又は抵抗率の低い）導体材料は、例えば、銅、銀、金、クロム等であり、導電率の低い（又は抵抗率の高い）導体材料は、例えば、アルミニウム、タングステン、モリブデン等である。
図９に示す例では、層間絶縁層４ａ〜４ｅにおける層間接続導体として、ビア（導体材料が充填されたフィルドビア）６を使用し、半導体チップ８の搭載領域の中心部を含む中心部領域に対応して位置するｘ方向に平行に配列される中央の１５列の高抵抗バンプアレイ７ａ、及び、搭載領域の中心部を含む中心部領域の外側の周辺領域に対応して位置するｘ方向に平行に配列される左右それぞれ６列からなる低バンプアレイ７ｂが示されている。
図９に示すパッケージ基板（８）の構成では、再配線層（ＲＤＬ：Re-Distribution Layer）において電源層（グランド層についても同様である。）がベタプレーン状に形成されている場合は、電流が集中し易い領域、即ち、半導体チップの搭載領域の中心部を含む中心部領域で高抵抗バンプを使用し、中心部領域の外側の周辺領域で低抵抗バンプを使用することによって、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（９）＞
図１０は、本発明の実施の形態における、パッケージ基板（９）の構造を説明する図であり、図１と同様にして図示した、半導体チップ８の一部を切り欠く、断面を含む斜視図であり、パッケージ基板５の断面構造を示す図である。
パッケージ基板（９）では、図１に示すパッケージ基板（１）において、半導体チップ８の搭載領域に対応して位置するＢＧＡとして高抵抗ＢＧＡを使用し、搭載領域の外側の周辺領域に対応して位置するＢＧＡとして低抵抗ＢＧＡを使用する構成とする。
ＢＧＡを形成する導体材料の導電率の高低（又は抵抗率の低高）によって、高抵抗ＢＧＡ、低抵抗ＢＧＡとすることができる。導電率の高い（又は抵抗率の低い）導体材料は、例えば、銅、銀、金、クロム等であり、導電率の低い（又は抵抗率の高い）導体材料は、例えば、アルミニウム、タングステン、モリブデン等である。
図１０に示すように、Ｌ６層に形成された配線層３ｆ（電源層）の端子パターン（図示せず。）とシステムボードの端子パターン（図示せず。）に接続されたＢＧＡが示されており、半導体チップ８の搭載領域に高抵抗ＢＧＡ２ａ、搭載領域の外側の周辺領域に低抵抗ＢＧＡ２ｂが配置されている。
図１０に示す例では、層間絶縁層４ａ〜４ｅにおける層間接続導体として、ビア（導体材料が充填されたフィルドビア）６を使用し、半導体チップ８の搭載領域に対応して位置するｘ方向に平行に配列される中央の７列の高抵抗ＢＧＡ２ａ、及び、搭載領域の外側の周辺領域に対応して位置するｘ方向に平行に配列される左右それぞれ２列からなる低抵抗ＢＧＡ２ｂが示されている。
図１０に示すパッケージ基板（９）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（１０）＞
パッケージ基板（１０）は、パッケージ基板（８）における構成、即ち、半導体チップ８の搭載領域の中心部を含む中心部領域に対応して位置するバンプとして高抵抗バンプを使用し、搭載領域の中心部を含む中心部領域の外側の周辺領域に対応して位置するバンプとして低抵抗バンプを使用する構成と、パッケージ基板（１）〜パッケージ基板（７）における層間接続導体の構成の何れかと組合せた構成を有する。
このような構成を有するパッケージ基板（１０）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
＜パッケージ基板（１１）＞
パッケージ基板（１１）は、パッケージ基板（９）における構成、即ち、半導体チップ８の搭載領域に対応して位置するＢＧＡとして高抵抗ＢＧＡを使用し、搭載領域の外側の周辺領域に対応して位置するＢＧＡとして低抵抗ＢＧＡを使用する構成と、パッケージ基板（１）〜パッケージ基板（７）における層間接続導体の構成の何れかと組合せた構成を有する。
このような構成を有するパッケージ基板（１１）の構成では、図１に示すパッケージ基板（１）の構成の場合と同様に、電流の集中を緩和させる効果を得ることができる。
以上、半導体チップ８が駆動する際の電源電流の集中を抑制するためのパッケージ基板を中心とする構成例について説明したが、これらの構成例と同様の構成を、グランド層間の層間絶縁層における層間接続導体、バンプアレイ７、ＢＧＡ２に関する構成に適用することによって、半導体チップ８が駆動する際のグランド電流の集中を抑制することができ（但し、流れる電流の方向が逆になる。）、電源電流の集中を抑制するための上記の構成例の場合と同様の作用効果を奏する。
以上、本発明を実施の形態について説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づいて各種の変形が可能である。
例えば、本発明は、パッケージ基板の電源層、グランド層の数に限定されることなく実施できるものであり、電源層、グランド層の数に限定されるものではない。また、層間絶縁層を貫通して形成される層間接導体の数、バンプアレイにおけるバンプの数、ＢＧＡにおける導電体ボールの数に限定されることなく実施できるものであり、層間接導体の数、バンプの数、導電体ボールの数に限定されるものではない。更に、ＢＧＡは平面電極が２次元に配列したＬＧＡ（ランドグリッドアレイ）（Land Grid Array）であってもよい。
本発明によれば、大電流の集中を緩和させることができるパッケージ基板及びこれを用いたモジュール並びに電気・電子機器を提供することができる。
１…システムボード、２…ＢＧＡ、２ａ…高抵抗ＢＧＡ、２ｂ低抵抗ＢＧＡ、
３ａ−１…グランドパターン、３ａ−２、３ａ−３…電源パターン、
３ａ〜３ｆ…配線層、４ａ〜４ｅ…層間絶縁層、５…パッケージ基板、６…ビア、
６ａ、６ａ−１、６ａ−２…高抵抗ビア、６ｂ、６ｂ−１、６ｂ−２…低抵抗ビア、
７…バンプアレイ、７ａ…高抵抗バンプアレイ、７ｂ…低抵抗バンプアレイ、
８…半導体チップ、８ａ…半導体チップの切り欠き部、９…スルーホール、
９ａ…高抵抗スルーホール、９ｂ…低抵抗スルーホール、Ｌ１〜Ｌ６…導電層の層番号、
Ｓ…断面位置を示す面
特開２００７−２２１０１４号公報（段落０００８〜００１５、図１、図２）

Claims (16)

  1. 第１主面に搭載される半導体部品に複数の第１外部接続用導体を介して接続される複数の第１端子パターン部を備え、前記第１主面に形成された第１導電層と、
    前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層と、
    前記第１導電層と前記第２導電層との間に形成された中間導電層と、
    前記第１導電層と前記中間導電層の間、及び、前記第２導電層と前記中間導電層の間に形成された層間絶縁層と、
    これら層間絶縁層を貫通して前記第１導電層と前記第２導電層との間を接続するために積層された複数の層間接続導体と、
    を有し、
    前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され前記半導体部品と前記システム基板を接続する電流経路が形成され、
    前記半導体部品が搭載される搭載領域に対応して位置する前記電流経路が高抵抗であり、
    前記搭載領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗であり、
    前記中間導電層を複数有し、隣接する前記中間導電層の間に前記層間絶縁層が形成されており、
    前記搭載領域に対応して位置し、高抵抗である前記層間接続導体を有し、
    前記搭載領域の外部の周辺領域に対応して位置し、低抵抗である前記層間接続導体を有し、
    前記搭載領域に近接し前記外部領域に対応して位置する前記層間接続導体が高抵抗を有し、前記第１導電層の側から前記層間絶縁層の層数を数えた時、この層数の増加に従って、高抵抗を有する前記層間接続導体の数が順次増加している、
    パッケージ基板。
  2. 前記電流経路に前記半導体部品が駆動する際の電源電流が流れる、請求項１に記載のパッケージ基板。
  3. 前記電流経路に前記半導体部品が駆動する際のグランド電流が流れる、請求項１に記載のパッケージ基板。
  4. 前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体が、前記層間接続導体が異なる抵抗を有する導電材料によって形成された、請求項１ないし請求項３のいずれか１項に記載のパッケージ基板。
  5. 前記第１導電層と前記第２導電層との間を接続するために積層された複数の前記層間接続導体はスタックビア構造をなして形成された、請求項１ないし請求項４のいずれか１項に記載のパッケージ基板。
  6. 同一の前記層間絶縁層において、前記層間接続導体がフィルドビア、中空ビア、スルーホールの何れかである、請求項１ないし請求項５のいずれか１項に記載のパッケージ基板。
  7. 前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体とは異なる径を有する、請求項６に記載のパッケージ基板。
  8. 前記層間接続導体が前記中空ビア又は前記スルーホールであり、前記搭載領域に対応して位置する前記層間接続導体と前記外部領域に対応して位置する前記層間接続導体とは異なる厚さのメッキ厚さの壁を有する、請求項７に記載のパッケージ基板。
  9. 第１主面に搭載される半導体部品に複数の第１外部接続用導体を介して接続される複数の第１端子パターン部を備え、前記第１主面に形成された第１導電層と、
    前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層と、
    前記第１導電層と前記第２導電層との間に形成された中間導電層と、
    前記第１導電層と前記中間導電層の間、及び、前記第２導電層と前記中間導電層の間に形成された層間絶縁層と、
    これら層間絶縁層を貫通して前記第１導電層と前記第２導電層との間を接続するために積層された複数の層間接続導体と、
    を有し、
    前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され前記半導体部品と前記システム基板を接続する電流経路が形成され、
    前記半導体部品が搭載される搭載領域に対応して位置する前記第２外部接続用導体が高抵抗であり、
    前記搭載領域の外側の周辺領域に対応して位置する前記第２外部接続用導体が低抵抗であり、
    前記搭載領域に対応して位置する前記電流経路が高抵抗であり、
    前記搭載領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である、
    パッケージ基板。
  10. 前記電流経路に前記半導体部品が駆動する際の電源電流が流れる、請求項９に記載のパッケージ基板。
  11. 前記電流経路に前記半導体部品が駆動する際のグランド電流が流れる、請求項９に記載のパッケージ基板。
  12. 第１主面に搭載される半導体部品に複数の第１外部接続用導体を介して接続される複数の第１端子パターン部を備え、前記第１主面に形成された第１導電層と、
    前記第１主面と対向する第２主面に実装されるシステム基板に第２外部接続用導体を介して接続される複数の第２端子パターン部を備え、前記第２主面に形成された第２導電層と、
    前記第１導電層と前記第２導電層との間に形成された中間導電層と、
    前記第１導電層と前記中間導電層の間、及び、前記第２導電層と前記中間導電層の間に形成された層間絶縁層と、
    これら層間絶縁層を貫通して前記第１導電層と前記第２導電層との間を接続するために積層された複数の層間接続導体と、
    を有し、
    前記第１端子パターン部、前記第１外部接続用導体、前記層間接続導体、前記第２端子パターン部、前記第２外部接続用導体が接続され前記半導体部品と前記システム基板を接続する電流経路が形成され、
    前記半導体部品が搭載される搭載領域の中心部を含む中心部領域に対応して位置する前記第１外部接続用導体が高抵抗であり、
    前記中心部領域の外側の周辺領域に対応して位置する前記第１外部接続用導体が低抵抗であり、
    前記中心部領域に対応して位置する前記電流経路が高抵抗であり、
    前記中心部領域の外側の周辺領域に対応して位置する前記電流経路が低抵抗である、
    パッケージ基板。
  13. 前記電流経路に前記半導体部品が駆動する際の電源電流が流れる、請求項１２に記載のパッケージ基板。
  14. 前記電流経路に前記半導体部品が駆動する際のグランド電流が流れる、請求項１２に記載のパッケージ基板。
  15. 請求項１から請求項１４のいずれか１項に記載のパッケージ基板を有する、モジュール。
  16. 請求項１から請求項１４のいずれか１項に記載のパッケージ基板を有する、電気・電子機器。
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