JP2010123608A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明の目的は、ベアチップが高密度実装されたような半導体装置において、ベアチップの全端子を検査することを可能にした検査用パッド及びそれに付随する配線のレイアウトを提供する半導体装置を実現することである。
【解決手段】本発明に係る半導体装置は、ベアチップの全ての端子が配線基板内の特定の配線層を介して、ダミー領域に配置された検査用パッドにそれぞれ接続され、検査完了後は、そのダミー領域が切断されるものである。
【選択図】図１

Description

本発明は、半導体素子（ＩＣ）を配線基板上に直接実装したベアチップ実装、特に複数のＩＣがベアチップ実装された半導体装置及び半導体装置の製造方法に関する。

複数の半導体素子（ＩＣ）が配線基板上に実装されたマルチチップモジュールという半導体装置が知られている。この種の半導体装置では、集積度を高め、小型化するため、ベアなＩＣ（ベアチップ）を配線基板上に直接実装するベアチップ実装と呼ばれる高密度実装技術が用いられている。

一方、一般的な半導体装置において、搭載されたＩＣの電気的な検査を行うため、例えば、特許文献１及び２に示されたような提案が成されている。
特開２０００−７７８１０号公報 特開２００１−２１０９２６号公報

マルチチップモジュール等の半導体装置におけるベアチップにおいては、高密度実装のため、配線基板上のレイアウトに厳しい制限がある。そのため、ベアチップの電気的検査に用いられる検査用パッド及びそれに付随する配線等の形成領域は著しく制限を受ける。

従って、一般のマルチチップモジュールにおけるベアチップでは、電気的検査の対象をメインクロック信号用端子、入力端子、出力端子、駆動電源用端子、グランド用端子等の主要端子に限定し、それらの端子に接続されたベアチップ内の主要機能のみを限定的に検査することにより、各端子に接続された検査用パッド及びそれに付随する配線等の占有領域を所定範囲内に限定している。

本発明の代表的な目的は、ベアチップが高密度実装されたような半導体装置において、ベアチップの全端子を検査することを可能にした検査用パッド及びそれに付随する配線のレイアウトを提供する半導体装置を実現することである。
本発明によれば、高集積化、小型化という高密度実装を可能にしつつ、実装されたベアチップの全端子について電気的な検査を実現できるという格別の作用効果を得ることができる。このベアチップの全端子について検査することにより、検査工程という半導体装置の製造工程の途中段階でベアチップの不良を特定できるので、最終製品である半導体装置の品質が向上する。

上記目的を達成するため、本発明は以下のような構成を備える。
請求項１記載の発明は、電子回路と、前記電子回路に電気的に接続され、その外表面上に形成された複数の端子とを有するベアチップと、
前記ベアチップが配置された搭載領域と、前記搭載領域に隣接するダミー領域とを有する積層型配線基板であって、前記複数の端子にそれぞれ電気的に接続され、前記ダミー領域に形成された複数の検査用パッドと、前記複数の端子と前記複数の検査用パッドとの間をそれぞれ電気的に接続する複数の配線が形成された検査用配線層とを備え、前記検査用パッドを用いて前記端子に接続された前記電子回路の検査を行った後、前記ダミー領域が切断される前記積層型配線基板とを備えた半導体装置である。
請求項２記載の発明は、請求項１記載の構成に加え、前記ダミー領域は前記搭載領域を包囲するように前記積層型配線基板の周辺に配置されたものである。
請求項３記載の発明は、請求項２記載の構成に加え、前記ベアチップは第１のベアチップと第２のベアチップから成り、各ベアチップは前記搭載領域内に近接して配置されると共に、前記搭載領域に対向する外表面に複数の端子が形成されたものである。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の構成に加え、前記積層型配線基板は、接地電極に接続されたグランドプレーン層を有し、前記検査用配線層は前記グランドプレーン層に隣接して配置されたものである。
請求項５記載の発明は、請求項１記載の構成に加え、前記ベアチップ及び前記積層型配線基板は樹脂層で封止されたものである。
請求項６記載の発明は、請求項５記載の構成に加え、前記樹脂層に隣接して冷却手段が設けられたものである。
請求項７記載の発明は、電子回路と、前記電子回路に電気的に接続され、その外表面上に形成された複数の端子とを有するベアチップと、前記ベアチップが配置された搭載領域と、前記搭載領域に隣接するダミー領域と、前記複数の端子にそれぞれ電気的に接続され、前記ダミー領域に形成された複数の検査用パッドと、前記複数の端子と前記複数の検査用パッドとの間をそれぞれ電気的に接続する複数の配線が形成された検査用配線層とを有する積層型配線基板とを備えた半導体装置の製造方法において、
前記複数の検査用パッドの全てに検査用プローブを接触させ、各検査用パッドに電気的に接続された前記電子回路を検査する工程と、
前記検査を行った後、前記ダミー領域を切断する工程とを有する半導体装置の製造方法である。
請求項８記載の発明は、請求項７記載の構成に加え、前記ダミー領域を切断した後、前記ベアチップ及び前記積層型配線基板を樹脂層により被覆する工程を有するものである。

請求項１記載の発明によれば、高集積化、小型化という高密度実装を可能にしつつ、実装されたベアチップの全端子について電気的な検査を実現できる。さらに、検査完了後、ダミー領域を除去することができるので、半導体装置の小型化を確保することができる。
請求項２乃至３記載の発明によれば、請求項１記載の発明により得られる効果に加え、各端子から検査パッドまでの配線距離を短くすることができるので、配線遅延が低減された精度の高い検査が実現できる。
請求項５記載の発明によれば、請求項１乃至３のいずれか記載の発明により得られる効果に加え、積層型配線基板の側面も樹脂層で封止することができるので、ベアチップ及び配線基板の気密性を高めることができると共に、周辺に配置される電子部品との短絡を防止することができる。
請求項６記載の発明によれば、請求項５記載の発明により得られる効果に加え、高熱を発生するベアチップを効果的に冷却することができる。
請求項７記載の発明によれば、ベアチップの全端子について検査することにより、検査工程という半導体装置の製造工程の途中段階でベアチップの不良を特定できるので、最終製品である半導体装置の品質が向上する。
請求項８記載の発明によれば、請求項７記載の発明により得られる効果に加え、ベアチップ及び配線基板を、配線基板の側面を含めて樹脂層で同時に封止することができる。

以下、本発明の実施の形態について図面を参照して説明する。本実施形態で参酌する図面では、発明の理解を容易にするため、各要素が模式的に示されている。本欄においては、前出の要素と同じ要素に同一符号を付すことにより、その説明が省略されることもある。

図１には本実施形態におけるマルチチップモジュールＭの断面図が示され、図２にはその上面図が示されている。本実施形態では、説明の簡易化のため、２つのベアチップが配線基板上に搭載された例が示されているが、ベアチップの数はこれに限られるものではない。また、ベアチップの配線基板への実装方法、配線基板内における各配線の形成方法等については特に説明がなければ公知の手法により実現されているものと理解されたい。

このマルチチップモジュールＭは、積層型の配線基板１００上に実装された２つのベアチップ１０１を備えている。この配線基板１００はベアチップ１０１が搭載される搭載領域１１３とその周囲のダミー領域１１０を有する。この搭載領域１１３には、ベアチップ１０１を実装するための図示されない電極パッド、配線等が形成されると共に、電子部品１０２も実装されている。ダミー領域１１０は、後述する検査工程が完了後、切断ライン１１１に沿って配線基板１００から切り離される。ベアチップ１０１は、その表面に電子回路が形成され、電子回路内の各機能ブロックに端子１１４が電気的に接続されている。各端子１１４はベアチップ１０１の外表面に形成されている。端子１１４はベアチップ１０１の底面に形成され、配線基板１００上にはんだバンプ１０４を介して実装されている。端子１１４は配線基板１００内に形成された配線１０３、スルーホール１０６もしくはビア１０７等の貫通孔内に形成された導電体を介してはんだボール１０５に接続されている。

ダミー領域１１０には、複数の検査用パッド１０９が配置されている。本実施形態では、検査に用いる検査用パッド１０９は全てダミー領域１１０に配置している。これら検査用パッド１０９は配線基板１００内の検査用配線層１１２に形成された配線１１６を介してベアチップ１０１の端子１１４の全てにそれぞれ接続されている。ここでベアチップ１１４の幾つかの端子は、図２中の実線で示される通り配線基板１００上に形成された配線１１５により直接検査用パッド１０９に接続される。ベアチップ１１４の端子数は通常、１００〜１５０程度あるので、全端子の内の大多数の端子は図２中の点線で示される通り配線基板１００内の検査用配線層１１２に形成された配線１１６を介して検査用パッド１０９にそれぞれ接続される。この検査用配線層１１２に形成された配線１１６は、ベアチップの各端子１１４と検査用パッド１０９との間の接続のみを目的として設けられた、特定用途の配線層である。従って、検査が完了し、ダミー領域１１０が切断された後、この配線層１１２の配線１１６は、モジュールＭの電気的動作に寄与しない。検査工程では、検査用パッド１０９のそれぞれに検査用のプローブ針を当て、ベアチップの全端子にそれぞれ接続された電子回路の機能ブロックを検査する。

本実施形態の配線基板１００の層数は図１のように４層構造に加え、検査用配線層１１２が形成され、５層構造となっている。第２層１１９は電位がゼロであるグランドプレーンに設定される。これは、第１層１１８においてマイクロストリップラインを構成しているため、インピーダンスコントロールのために、隣接する第２層１１９をグランドプレーンとする必要があるからである。ベアチップ１０１の端子１１４と電子部品もしくははんだボール１０５との接続には、ビアホール、スルーホール等の貫通孔を第１層から第３層１２１もしくは第４層１２２まで貫通して形成し、それらの貫通孔内に形成された導電体に接続された配線を形成して、電気的な接続を確立する。

検査用配線層１１２は、配線基板１００の第２層１１９と第３層１２１との間に形成されている。この検査用配線層１１２には、ベアチップの各端子１１４と検査用パッド１０９との間の接続のみを目的とする配線１１６が形成されているのみであるので、他の配線レイアウト、貫通孔等の設計への影響は最小限に留まる。すなわち、従来、用いられている４層構造の配線基板へ本実施形態の構成を適用する場合、検査用配線層に係わる配線レイアウトを追加するのみで容易に本発明を実施できる。

ここで、配線１１５及び１１６と各端子１１４との接続について説明する。ベアチップ１０１の端子１１４が、第１層１１８のみで他方のベアチップ１０１の端子１１４もしくは電子部品１０２に配線を介して接続している場合は、第１層１１８上の配線１１５からダミー領域１１０の検査用パッド１０９まで、配線を引き回して接続する。

端子１１４が第１層１１８と第２層１１９のみで、他方のベアチップ１０１の端子１１４もしくは電子部品１０２に配線を介して接続している場合は、第１層１１８と第２層１１９間に形成された貫通孔を検査用配線層１１２まで延在し、検査用配線層１１２においてこの貫通孔からダミー領域１１０の検査用パッド１０９と同平面座標まで配線１１６を形成する。同平面座標とは、特定の検査用パッド１０９の下方のことを言う。検査用パッド１０９の下方まで延在された配線１１６は、配線基板内に形成された貫通孔を介して検査用パッド１０９と電気的に接続される。

端子１１４が配線、貫通孔を介して第４層１２２まで延在し、はんだボール１０５と接続している場合、検査用配線層１１２を貫通する貫通孔から検査用配線層１１２上でダミー領域１１０の検査用パッド１０９と同平面座標まで配線１１６を形成する。同様に、検査用パッド１０９の下方まで延在された配線１１６は、配線基板内に形成された貫通孔を介して検査用パッド１０９と電気的に接続される。

上記の説明を参酌すれば、従来、用いられている４層構造の配線基板にダミー領域１１０及び検査用配線層１１２を設ければ、種々の設計を大きく変更せずに本実施形態を適用することが可能になる。これにより、ベアチップ１０１の全端子１１４について電気的な検査が可能になる。

検査工程において、ベアチップの全端子にそれぞれ接続された電子回路の機能ブロックを検査した後、ダミー領域１１０は切断ライン１１１に沿って切断される。これにより配線基板１００は図３のように搭載領域１１３のみとなり、マルチチップモジュールとしてはサイズが増大することはない。

ベアチップ１０１の検査後にダミー領域１１０は切断され、ベアチップを搭載した回路基板はマザー基板１２３上にはんだボール１０５を介して実装される。その後、マルチチップモジュールＭは図４に示されるように樹脂層１０８で封止される。ダミー領域１１０を切断後、配線基板１００の側面から露出していた配線１１６の一部も、この樹脂封止により被覆される。

樹脂層１０８上には、ベアチップ１０１から発生した熱を冷却するためにヒートシンク４００が設けられている。

なお、検査後にダミー領域１１０が切断されるため、第１層１１８と検査用配線層１１２での配線１１６がオープンスタブ構造となる。通常、配線を伝達する信号の周波数が高くなると、このオープンスタブ構造による信号の反射の影響が大きくなる。この場合には、配線の長さ、幅、厚み及び材料、積層基板の材料を適宜選択することにより、その影響を最大限小さくすることが可能となる。

本発明の実施形態に係る半導体装置の断面図 本発明の実施形態に係る半導体装置の上面図 本発明の本実施形態においてダミー領域が切断された半導体装置を示す断面図 マザー基板上に搭載された本発明の実施形態に係る半導体装置を示す断面図

符号の説明

１００ 配線基板
１０１ ベアチップ
１０２ 電子部品
１０３ 配線
１０９ 検査用パッド
１１０ ダミー領域
１１１ 切断ライン
１１２ 検査用配線層
１１３ 搭載領域
１１４ 端子
１１５ 配線基板上の配線
１１６ 検査用配線層における配線

Claims (8)

1. 電子回路と、前記電子回路に電気的に接続され、その外表面上に形成された複数の端子とを有するベアチップと、
   前記ベアチップが配置された搭載領域と、前記搭載領域に隣接するダミー領域とを有する積層型配線基板であって、前記複数の端子にそれぞれ電気的に接続され、前記ダミー領域に形成された複数の検査用パッドと、前記複数の端子と前記複数の検査用パッドとの間をそれぞれ電気的に接続する複数の配線が形成された検査用配線層とを備え、前記検査用パッドを用いて前記端子に接続された前記電子回路の検査を行った後、前記ダミー領域が切断される前記積層型配線基板とを備えたことを特徴とする半導体装置。
2. 前記ダミー領域は前記搭載領域を包囲するように前記積層型配線基板の周辺に配置されたことを特徴とする請求項１記載の半導体装置。
3. 前記ベアチップは第１のベアチップと第２のベアチップから成り、各ベアチップは前記搭載領域内に近接して配置されると共に、前記搭載領域に対向する外表面に複数の端子が形成されたことを特徴とする請求項２記載の半導体装置。
4. 前記積層型配線基板は、接地電極に接続されたグランドプレーン層を有し、前記検査用配線層は前記グランドプレーン層に隣接して配置されたことを特徴とする請求項１乃至３のいずれかに記載された半導体装置。
5. 前記ベアチップ及び前記積層型配線基板は樹脂層で封止されたことを特徴とする請求項１記載の半導体装置。
6. 前記樹脂層に隣接して冷却手段が設けられたことを特徴とする請求項５記載の半導体装置。
7. 電子回路と、前記電子回路に電気的に接続され、その外表面上に形成された複数の端子とを有するベアチップと、
   前記ベアチップが配置された搭載領域と、前記搭載領域に隣接するダミー領域と、前記複数の端子にそれぞれ電気的に接続され、前記ダミー領域に形成された複数の検査用パッドと、前記複数の端子と前記複数の検査用パッドとの間をそれぞれ電気的に接続する複数の配線が形成された検査用配線層とを有する積層型配線基板とを備えた半導体装置の製造方法において、
   前記複数の検査用パッドの全てに検査用プローブを接触させ、各検査用パッドに電気的に接続された前記電子回路を検査する工程と、
   前記検査を行った後、前記ダミー領域を切断する工程とを有することを特徴とする半導体装置の製造方法。
8. 前記ダミー領域を切断した後、前記ベアチップ及び前記積層型配線基板を樹脂層により被覆する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
   
   
   
   

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