KR20100134229A - 반도체 패키지 - Google Patents

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KR20100134229A
KR20100134229A KR1020090052742A KR20090052742A KR20100134229A KR 20100134229 A KR20100134229 A KR 20100134229A KR 1020090052742 A KR1020090052742 A KR 1020090052742A KR 20090052742 A KR20090052742 A KR 20090052742A KR 20100134229 A KR20100134229 A KR 20100134229A
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 일부가 상호 오버랩된 적어도 2 개의 영역들을 관통하는 관통홀들을 갖는 반도체 칩, 상기 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면을 따라 배치된 적어도 하나의 제1 전극, 상기 제1 전극과 절연되며 상기 영역들의 오버랩된 영역에 적어도 일부가 배치되는 제2 전극 및 상기 관통홀들 내에 배치된 절연 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발된 바 있다.
최근에는 데이터 저장 용량을 향상 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 2 개의 반도체 칩들을 전기적으로 연결하기 위한 연결 부재를 필요로 한다.
종래 적층 반도체 패키지는 주로 도전성 와이어를 이용하여 적어도 2 개의 반도체 칩들을 전기적으로 연결한다. 그러나, 도전성 와이어로 적층된 반도체 칩들을 전기적으로 연결할 경우, 적층된 반도체 칩들의 위치에 따라서 도전성 와이어들의 길이가 서로 다르게 되고 이로 인해 적층 반도체 패키지를 고속으로 작동하기 어려운 문제점을 갖는다.
본 발명은 적층된 반도체 칩들을 관통하는 전극을 형성하여 적층 반도체 패키지에 적용이 가능하며 제조 공정 시간 및 제조 공정을 크게 단축시킨 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 일부가 상호 오버랩된 적어도 2 개의 영역들을 관통하는 관통홀들을 갖는 반도체 칩, 상기 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면을 따라 배치된 적어도 하나의 제1 전극, 상기 제1 전극과 절연되며 상기 영역들의 오버랩된 영역에 적어도 일부가 배치되는 제2 전극 및 상기 관통홀들 내에 배치된 절연 부재를 포함한다.
반도체 패키지의 상기 영역들에 형성된 각 관통홀은, 평면상에서 보았을 때, 원형, 타원형, 삼각형, 사각형 및 다각형들 중 어느 하나의 형상을 포함한다.
반도체 패키지의 상기 제1 전극 및 상기 제2 전극들은 판 형상 및 동일한 두께를 갖는다.
반도체 패키지의 상기 오버랩된 영역의 길이는 상기 제1 전극의 두께의 두 배 이하이며, 상기 제2 전극은 상기 오버랩된 영역에 한 개가 배치된다.
반도체 패키지의 상기 제2 전극의 단부는, 평면상에서 보았을 때, X 자 형상을 갖는다.
반도체 패키지의 상기 오버랩된 영역의 길이는 상기 제1 전극의 두께의 두 배 이상이며, 상기 제2 전극은 상기 오버랩된 영역에 두 개가 배치된다.
반도체 패키지의 상기 제2 전극은, 평면상에서 보았을 때, 꺾쇠 형상을 갖는다.
반도체 패키지는 상기 제1 면 및 제2 면 중 적어도 하나에 배치되며 상기 각 제1 전극과 전기적으로 연결된 제1 배선 및 상기 제1 면 및 상기 제2 면 중 적어도 하나에 배치되며 상기 제2 전극과 전기적으로 연결된 제2 배선을 더 포함한다.
반도체 패키지의 상기 제1 배선의 일부는 상기 제1 전극의 표면을 덮는 제1 배선부를 갖고, 상기 제2 배선의 일부는 상기 제2 전극의 표면을 덮는 제2 배선부를 갖는다.
반도체 패키지는 상기 제1 전극의 표면을 덮는 제3 전극 및 상기 제2 전극의 표면을 덮는 제4 전극을 더 포함한다.
반도체 패키지의 상기 제1 및 제2 전극들은 제1 금속을 포함하고, 상기 제3 및 제4 전극들은 제2 금속을 포함한다.
반도체 패키지의 상기 제1 금속은 제1 용융점을 갖고, 상기 제2 금속은 상기 제1 용융점보다 낮은 제2 용융점을 갖는다.
반도체 패키지의 상기 영역들은 적어도 3 개가 원형으로 배치된다.
반도체 패키지의 상기 영역들은 직렬 방식으로 배치된다.
반도체 패키지의 상기 제1 전극은 상기 제1 전극의 단부와 전기적으로 연결된 제1 패드를 포함하고, 상기 제2 전극은 상기 제2 전극의 단부와 전기적으로 연결되며 상기 제1 패드와 절연된 제2 패드를 포함한다.
반도체 패키지의 상기 제1 및 제2 패드들의 일부는 상기 절연 부재 상에 배치된다.
반도체 패키지의 상기 제1 및 제2 패드들은 상기 절연 부재로부터 이격된 상기 반도체 칩 상에 배치된다.
반도체 패키지의 상기 오버랩된 영역의 면적은 상기 각 영역들의 면적 대비 1% 내지 10%이다.
반도체 패키지의 상기 오버랩된 영역은, 평면상에서 보았을 때, 타원 형상, 삼각형 형상, 사각형 형상 또는 다각형 형상을 포함한다.
반도체 패키지의 상기 절연 부재는 유기물 또는 무기물중 어느 하나를 포함한다.
본 발명에 따르면, 적어도 2 개의 반도체 칩들을 전기적으로 연결하기 위해 반도체 칩을 관통하는 전극을 형성하는데 요구되는 시간을 크게 단축 및 관통홀 내에 보이드가 형성되는 것을 방지하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30) 및 절연 부재(40)를 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상 또는 정사각형 형상을 가질 수 있다. 반도체 칩(10)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.
반도체 칩(10)은 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖는다. 반도체 칩(10)에는 일부가 상호 오버랩된 적어도 2 개의 영역들 및 오버랩된 적어도 2 개의 영역들에 의하여 형성된 적어도 하나의 오버랩된 영역이 형성된다. 본 실시예에서, 각 영역들은, 평면상에서 보았을 때, 원형 형상을 가질 수 있다. 이와 다르게, 각 영역들은, 평면상에서 보았을 때, 타원 형상, 삼각 형상, 사각 형상 및 다각 형상을 가질 수 있다.
본 실시예에서, 반도체 칩(10)에는 반도체 칩(10)의 제1 면(1) 및 제2 면(2)을 관통하는 관통홀(3,4)들이 형성된다.
본 실시예에서, 각 관통홀(3,4)들은 각 영역들과 대응하는 위치에 형성된다. 한편, 각 관통홀(3,4)들은 일부가 상호 오버랩되어 형성되기 때문에 상기 영역들의 오버랩된 영역과 대응하는 부분에는 개구가 형성되고 개구에 의하여 각 관통홀(3,4)들은 상호 연통된다.
본 실시예에서, 오버랩된 영역의 면적은 각 관통홀(3,4)들의 면적의 약 1% 내지 약 10% 정도일 수 있다. 본 실시예에서, 오버랩된 영역은, 평면상에서 보았을 때, 타원형, 삼각형, 사각형 및 다각형 형상을 가질 수 있다.
제1 전극(20)은 각 관통홀(3,4)들에 의하여 형성된 내측면 상에 배치된다. 본 실시예에서, 제1 전극(20)은 상기 내측면 상에 적어도 2 개가 배치될 수 있다. 본 실시예에서, 제1 전극(20)은 구리와 같은 금속을 포함할 수 있고, 상기 제1 전극(20) 및 상기 내측면 사이에는 절연막(미도시)이 배치될 수 있고, 절연막 및 상기 제1 전극(20) 사이에는 금속 씨드막(미도시)이 배치될 수 있다. 제1 전극(20)은 상기 내측면 상에 균일한 제1 두께(T1)를 갖는 판 형상으로 배치될 수 있다.
제2 전극(30)은 관통홀(3,4)들에 의하여 형성된 내측면 상에 배치된다. 제2 전극(30)의 적어도 일부는 상기 오버랩된 영역에 배치되고, 제2 전극(30)의 나머지는 상기 내측면 상에 배치된다.
본 실시예에서, 제2 전극(30)은 구리와 같은 금속을 포함할 수 있고, 제1 전극(20) 및 제2 전극(30)은 상호 동일한 금속을 포함한다. 상기 제2 전극(30) 및 상기 내측면 사이에는 절연막(미도시)이 배치될 수 있고, 절연막 및 상기 제2 전극(30) 사이에는 금속 씨드막(미도시)이 배치될 수 있다. 제2 전극(30)은 상기 내측면 상에 균일한 제2 두께로 형성된다. 본 실시예에서, 제1 전극(20) 및 제2 전극(30)은 각각 판 형상을 갖고, 제1 전극(20)의 제1 두께(T1)는 제2 전극(30)의 제2 두께(T2)와 실질적으로 동일하다.
절연 부재(40)는 관통홀(3,4)들 내에 배치되며, 상기 절연 부재(40)는 상기 제1 및 제2 전극(20,30)들을 전기적으로 절연 및 관통홀(3,4)들 내에 공기가 존재하지 않도록 한다. 관통홀(3,4) 내에 공기가 존재 할 경우, 고온 환경에서 공기가 팽창하여 반도체 칩이 깨지거나 손상될 수 있다. 본 실시예에서, 절연 부재(40)는 유기물 및 무기물 중 어느 하나를 포함할 수 있다.
본 발명의 다른 실시예로서, 도 1에 도시된 오버랩된 영역의 길이(L)는 제1 전극(20)의 두께(T1)의 두 배 이하의 길이를 가질 수 있다. 본 실시예에서, 오버랩된 영역의 길이(L)가 제1 전극(20)의 두께(T1)의 두 배 이하의 길이를 가질 경우, 오버랩된 영역에는 오직 하나의 제2 전극(30)이 형성되고, 제2 전극(30)은, 평면상에서 보았을 때, X 자 형상과 유사한 형상을 갖는다.
본 발명의 다른 실시예로서, 도 1 및 도 2를 참조하면, 반도체 패키지(100)는 제1 배선(60) 및 제2 배선(70)을 더 포함할 수 있다.
제1 배선(60)은 반도체 칩(10)의 제1 면(1) 및/또는 제2 면(2) 상에 배치될 수 있다. 제1 배선(60)은 제1 전극(20)의 단부와 전기적으로 연결될 수 있다. 본 실시예에서, 제1 배선(60)은 제1 전극(20)과 실질적으로 동일한 금속을 포함할 수 있다. 이와 다르게, 제1 배선(60)은 제1 전극(20)과 서로 다른 금속을 포함할 수 있다.
제2 배선(70)은 반도체 칩(10)의 제1 면(1) 및/또는 제2 면(2) 상에 배치될 수 있다. 제2 배선(70)은 제2 전극(30)의 단부와 전기적으로 연결될 수 있다. 본 실시예에서, 제2 배선(70)은 제2 전극(30)과 실질적으로 동일한 금속을 포함할 수 있다. 이와 다르게, 제2 배선(70)은 제2 전극(30)과 서로 다른 금속을 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다. 본 발명의 실시예에 따른 반도체 패키지는 제1 및 제2 배선들의 제1 및 제2 배선부들을 제외하면 앞서 도 1 및 도 2를 통해 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3 및 도 4를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30), 절연 부재(40), 제1 배선(60) 및 제2 배선(70)을 포함한다.
제1 배선(60)은 제1 전극(20)의 표면을 덮는 제1 배선부(65)를 포함한다.
본 실시예에서, 제1 배선부(65)를 갖는 제1 배선(60)은 제1 전극(20)과 동일한 물질을 포함할 수 있다. 이와 다르게, 제1 배선부(65)를 갖는 제1 배선(60)은 제1 전극(20)과 서로 다른 물질을 포함할 수 있다. 본 실시예에서, 제1 배선부(65)를 갖는 제1 배선(60)은 솔더를 포함하고, 제1 전극(20)은 구리를 포함할 수 있다.
제2 배선(70)은 제2 전극(30)의 표면을 덮는 제2 배선부(75)를 포함한다.
본 실시예에서, 제2 배선부(75)를 갖는 제2 배선(70)은 제2 전극(30)과 동일한 물질을 포함할 수 있다. 이와 다르게, 제2 배선부(75)를 갖는 제2 배선(70)은 제2 전극(30)과 서로 다른 물질을 포함할 수 있다. 본 실시예에서, 제2 배선부(75)를 갖는 제2 배선(70)은 솔더를 포함하고, 제2 전극(30)은 구리를 포함할 수 있다.
본 실시예에서, 제1 배선(60)의 제1 배선부(65) 및 제2 배선(70)의 제2 배선부(75)가 솔더를 포함할 경우, 제1 배선부(65) 및 제2 배선부(75)를 이용하여 별도의 접속 부재 없이 적어도 2 개의 반도체 칩(10)들을 적층 및 전기적으로 연결할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 따른 반도체 패키지는 제2 전극을 제외하면 앞서 도 1 및 도 2를 통해 설명한 반도체 패키지와 실질적으로 동일하다.
도 5를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30) 및 절연 부재(40)를 포함한다.
제2 전극(30)은 관통홀(3,4)들에 의하여 형성된 내측면 상에 배치된다. 제2 전극(30)의 적어도 일부는 상기 오버랩된 영역에 배치되고, 제2 전극(30)의 나머지는 상기 내측면 상에 배치된다.
본 실시예에서, 제2 전극(30)은 구리와 같은 금속을 포함할 수 있고, 제1 전극(20) 및 제2 전극(30)은 상호 동일한 금속을 포함한다. 상기 제2 전극(30) 및 상기 내측면 사이에는 절연막(미도시)이 배치될 수 있고, 절연막 및 상기 제2 전극(30) 사이에는 금속 씨드막(미도시)이 배치될 수 있다. 제2 전극(30)은 상기 내측면 상에 균일한 제2 두께로 형성된다. 본 실시예에서, 제1 전극(20)의 제1 두께(T1) 및 제2 전극(30)의 제2 두께(T2)는 실질적으로 동일하다.
도 5에 도시된 오버랩된 영역의 길이(L1)는 제1 전극(20)의 두께(T1)의 두 배 이상의 길이를 가질 수 있다. 본 실시예에서, 오버랩된 영역의 길이(L)가 제1 전극(20)의 두께(T1)의 두 배 이상의 길이를 가질 경우, 오버랩된 영역에는 상호 이격된 두 개의 제2 전극(30)들이 형성되고, 각 제2 전극(30)들은, 평면상에서 보았을 때, 꺾쇠 형상과 유사한 형상을 갖는다.
본 실시예에서, 일부가 오버랩된 영역에 배치되며 적어도 2 개로 분리된 제2 전극(30)들에는 각각 제2 배선(70)들이 전기적으로 연결된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 본 실시예에 따른 반도체 패키지는 제3 및 제4 전극들을 제외하면 앞서 도 1 및 도 2에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30), 절연 부재(40), 제3 전극(80) 및 제4 전극(90)을 포함한다.
제3 전극(80)은 제1 전극(20)의 표면을 덮고, 제4 전극(90)은 제2 전극(30)의 표면을 덮는다. 본 실시예에서 제1 및 제2 전극(20,30)들은 제1 금속을 포함하고, 제3 및 제4 전극(80,90)들은 제2 금속을 포함한다. 본 실시예에서, 제1 금속은 제1 용융점을 갖고 제2 금속은 제1 용융점보다 낮은 제2 용융점을 가질 수 있다.
본 실시예에서, 제1 금속은 구리일 수 있고, 제2 금속은 솔더일 수 있다. 본 실시예에서, 제1 전극(20) 및 제2 전극(30)의 표면에 각각 제3 및 제4 전극(80,90)들을 형성함으로써 매우 얇은 두께를 갖는 제1 및 제2 전극(20,30)의 전기적 특성을 향상 시킬 수 있을 뿐만 아니라 제3 및 제4 전극(80,90)을 이용하여 적어도 2 개의 반도체 칩들을 적층한 후 전기적으로 연결할 수 있다.
본 실시예에서, 제3 전극(80) 상에는 제1 배선(60)으로부터 연장된 제1 배선부가 덮일 수 있고, 제4 전극(90) 상에는 제2 배선(70)으로부터 연장된 제2 배선부 가 덮일 수 있다. 본 실시예에서, 제3 및 제4 전극(80,90)들을 덮는 제1 및 제2 배선부들은 제1 내지 제4 전극(20,30,80,90)들의 전기적 저항을 크게 감소시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 7에 도시된 반도체 패키지는 각 관통홀의 개수 및 배열을 제외하면 앞서 도 1을 통해 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 부호를 부여하기로 한다.
도 7을 참조하면, 반도체 칩(10) 상에 형성되는 상기 영역들은, 평면상에서 보았을 때, 원형 형상을 갖고, 3 개의 영역들은 가상의 동심원(C)에 내접한다. 본 실시예에서, 3 개의 관통홀들이 가상의 동심원(C)과 내접하게 배치할 경우, 관통홀이 차지하는 면적을 감소시킬 수 있다. 이와 다르게, 가상의 동심원(C) 내에 4 개의 영역을 십자 형태로 배치하여 무방하다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 8에 도시된 반도체 패키지는 각 관통홀의 개수 및 배열을 제외하면 앞서 도 1을 통해 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 부호를 부여하기로 한다.
도 8을 참조하면, 반도체 칩(10) 상에 형성되는 상기 영역들은, 평면상에서 보았을 때, 반도체 칩(10) 상에 일렬로 배치되고, 일렬로 배치된 반도체 칩(10)들 은 상호 오버랩될 수 있다. 이와 같이 반도체 칩(10) 상에 일렬로 관통홀들이 형성될 경우, 관통홀들을 밀집하여 형성할 때에 비하여 반도체 칩(10)의 손상을 방지할 수 있고, 제1 및 제2 배선(60,70)들을 자유롭게 형성할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 9에 도시된 반도체 패키지는 제1 및 제2 패드들을 제외하면 앞서 도 1을 참조하여 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 9를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30), 절연 부재(40), 제1 패드(92) 및 제2 패드(94)를 포함한다.
본 실시예에 따른 반도체 패키지(100)의 제1 전극(20) 및 제2 전극(30)의 단부는 매우 작은 평면적을 갖는다. 제1 및 제2 전극(20,30)들이 매우 작은 평면적을 가질 경우, 적어도 2 개의 반도체 칩(10)들을 적층하였을 때, 마주하는 제1 및 제2 전극(20,30)들의 정렬 불량에 따라 마주하는 제1 및 제2 전극(20,30)들이 전기적으로 연결되지 않을 수 있다.
본 실시예에서 각 제1 및 제2 전극(20,30)들에는 제1 및 제2 패드(92,94)가 전기적으로 접속된다.
제1 패드(92)는 제1 전극(20)에 전기적으로 연결된다. 본 실시예에서 제1 패드(92)는 제1 전극(20)과 일체로 형성되며, 제1 패드(92)의 일부는 절연 부재(40) 상에 배치된다. 제1 패드(92)는 제1 전극(20)의 단부의 평면적을 향상시키는 역할 을 한다.
제2 패드(94)는 제2 전극(30)에 전기적으로 연결된다. 본 실시예에서 제2 패드(94)는 제2 전극(30)과 일체로 형성되며, 제2 패드(94)의 일부는 절연 부재(40) 상에 배치된다. 제2 패드(94)는 제2 전극(30)의 단부의 평면적을 향상시키는 역할을 한다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 10에 도시된 반도체 패키지는 제1 및 제2 패드들을 제외하면 앞서 도 1을 참조하여 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 10를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 전극(20), 제2 전극(30), 절연 부재(40), 제1 패드(96) 및 제2 패드(98)를 포함한다.
본 실시예에서 반도체 패키지(100)의 제1 전극(20) 및 제2 전극(30)의 단부는 매우 작은 평면적을 갖는다. 제1 및 제2 전극(20,30)들이 매우 작은 평면적을 가질 경우, 적어도 2 개의 반도체 칩(10)들을 적층하였을 때, 각 반도체 칩(10)의 마주하는 제1 및 제2 전극(20,30)들의 정렬 불량에 따라 마주하는 제1 및 제2 전극(20,30)들이 전기적으로 연결되지 않을 수 있다. 이를 방지하기 위해서 제1 및 제2 전극(20,30)들에는 반도체 칩(10) 상에 배치된 제1 및 제2 패드(96,98)가 전기적으로 접속된다.
제1 패드(96)는 도전 패턴(97)에 의하여 제1 전극(20)과 전기적으로 연결된 다. 본 실시예에서 제1 패드(96)는 반도체 칩(10) 상에 배치된다. 제1 패드(96)는 제1 전극(20)의 단부의 평면적을 향상시키는 역할을 한다.
제2 패드(98)는 도전 패턴(99)에 의하여 제2 전극(30)과 전기적으로 연결된다. 본 실시예에서 제2 패드(98)는 반도체 칩(10) 상에 배치된다. 제2 패드(98)는 제2 전극(30)의 단부의 평면적을 향상시키는 역할을 한다.
본 실시예에서, 적어도 2 개의 반도체 칩(10)들이 적층된 상태에서 매우 작은 평면적을 갖는 제1 및 제2 전극(20,30)들이 정렬 불량에 의하여 전기적으로 접속되지 않더라도 적층된 반도체 칩(10)들은 제1 및 제2 패드(96,98)과 전기적으로 접속된다.
이상에서 상세하게 설명한 바에 의하면, 적어도 2 개의 반도체 칩들을 전기적으로 연결하기 위해 반도체 칩을 관통하는 전극을 형성하는데 요구되는 시간을 크게 단축 및 관통홀 내에 보이드가 형성되는 것을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.

Claims (20)

  1. 일부가 상호 오버랩된 적어도 2 개의 영역들을 관통하는 관통홀들을 갖는 반도체 칩;
    상기 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면을 따라 배치된 적어도 하나의 제1 전극;
    상기 제1 전극과 절연되며 상기 영역들의 오버랩된 영역에 적어도 일부가 배치되는 제2 전극; 및
    상기 관통홀들 내에 배치된 절연 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 영역들에 형성된 각 관통홀은, 평면상에서 보았을 때, 원형, 타원형, 삼각형, 사각형 및 다각형들 중 어느 하나의 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극들은 판 형상 및 동일한 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 오버랩된 영역의 길이는 상기 제1 전극의 두께의 두 배 이하이며, 상기 제2 전극은 상기 오버랩된 영역에 한 개가 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 전극의 단부는, 평면상에서 보았을 때, X 자 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 오버랩된 영역의 길이는 상기 제1 전극의 두께의 두 배 이상이며, 상기 제2 전극은 상기 오버랩된 영역에 두 개가 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 전극은, 평면상에서 보았을 때, 꺾쇠 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 면 및 제2 면 중 적어도 하나에 배치되며 상기 각 제1 전극과 전기적으로 연결된 제1 배선; 및
    상기 제1 면 및 상기 제2 면 중 적어도 하나에 배치되며 상기 제2 전극과 전기적으로 연결된 제2 배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 배선의 일부는 상기 제1 전극의 표면을 덮는 제1 배선부를 갖고, 상기 제2 배선의 일부는 상기 제2 전극의 표면을 덮는 제2 배선부를 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 전극의 표면을 덮는 제3 전극; 및
    상기 제2 전극의 표면을 덮는 제4 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 및 제2 전극들은 제1 금속을 포함하고, 상기 제3 및 제4 전극들은 제2 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 금속은 제1 용융점을 갖고, 상기 제2 금속은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 영역들은 적어도 3 개가 원형으로 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 영역들은 직렬 방식으로 배치된 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1 전극은 상기 제1 전극의 단부와 전기적으로 연결된 제1 패드를 포함하고, 상기 제2 전극은 상기 제2 전극의 단부와 전기적으로 연결되며 상기 제1 패드와 절연된 제2 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 및 제2 패드들의 일부는 상기 절연 부재 상에 배치된 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 제1 및 제2 패드들은 상기 절연 부재로부터 이격된 상기 반도체 칩 상에 배치된 것을 특징으로 하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 오버랩된 영역의 면적은 상기 각 영역들의 면적 대비 1% 내지 10%인 것을 특징으로 하는 반도체 패키지.
  19. 제1항에 있어서,
    상기 오버랩된 영역은, 평면상에서 보았을 때, 타원 형상, 삼각형 형상, 사각형 형상 또는 다각형 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제1항에 있어서,
    상기 절연 부재는 유기물 또는 무기물중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982058B1 (ko) * 2017-12-06 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8847364B2 (en) 2011-10-03 2014-09-30 Marvell World Trade Ltd. Removing conductive material to form conductive features in a substrate
CN107960004A (zh) * 2016-10-14 2018-04-24 鹏鼎控股(深圳)股份有限公司 可伸缩电路板及其制作方法
US10547461B2 (en) * 2017-03-07 2020-01-28 Nxp B.V. Method and apparatus for binding stacked die using a physically unclonable function

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
TWI236754B (en) * 2003-04-18 2005-07-21 Phoenix Prec Technology Corp Method for plating metal layer over isolated pads on substrate for semiconductor package substrate
KR100619338B1 (ko) * 2004-03-17 2006-09-12 삼성전기주식회사 반도체 패키지 기판 제작 방법
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100725363B1 (ko) * 2005-07-25 2007-06-07 삼성전자주식회사 회로 기판 및 그 제조 방법
US7456364B2 (en) * 2005-12-21 2008-11-25 Teradata Us, Inc. Using a thru-hole via to improve circuit density in a PCB
US7361972B2 (en) * 2006-03-20 2008-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Chip packaging structure for improving reliability

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982058B1 (ko) * 2017-12-06 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10756044B2 (en) 2017-12-06 2020-08-25 Samsung Electronics Co., Ltd. Fan-out semiconductor package

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