KR100990942B1 - 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지용 기판 및 이를 갖는 반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판, 상기 제1 면 및 상기 제2 면을 관통하는 제1 관통 전극, 상기 제1 면 상에 배치된 블록 형상의 절연 부재 및 상기 절연 부재 내에 배치되며 상기 제1 관통 전극과 전기적으로 연결된 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 상기 절연 부재의 양쪽 측면들로부터 노출된 제2 도전부를 갖는 연결 부재를 포함하는 기판 몸체 및 상기 기판 몸체의 상기 제1 면 상에 상기 제1 면에 대하여 수직 하게 배치되며 상호 대향 하는 제3 및 제4 면들, 상기 제3 면 및 상기 제4 면을 관통하며 상기 절연 부재의 측면으로부터 노출된 상기 제2 도전부와 전기적으로 연결된 제2 관통 전극을 갖는 반도체 칩을 포함한다.

Description

반도체 패키지용 기판 및 이를 갖는 반도체 패키지{SUBSTRATE FOR SEMICONDUCTOR PACKAGE, AND SEMICONDUCTOR PACKAGE HAVING THE SUBSTRATE}
본 발명은 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근 반도체 패키지의 데이터 저장 용량 및/또는 데이터 처리 속도를 보다 향상시키기 위해 복수개의 반도체 패키지들을 기판상에 적층 하고, 적층 된 반도체 패키지들을 전기적으로 연결한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지의 경우, 반도체 패키지들이 기판상에 적층 되기 때문에 각 반도체 패키지들로 인가되는 신호의 경로 길이들이 서로 다르고 이로 인해 적층 된 각 반도체 패키지들을 고속으로 동작시키기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 복수개의 반도체 칩들에 인가되는 신호 경로의 길이 차이를 감소시켜 동작 특성을 보다 향상시킨 반도체 패키지용 기판을 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지용 기판을 포함하여 반도체 칩의 동작 특성을 보다 향상시킨 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지용 기판은 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판 몸체, 상기 제1 면 및 상기 제2 면을 관통하는 관통 전극, 상기 제1 면 상에 배치된 블록 형상의 절연 부재 및 상기 절연 부재 내에 배치되며 상기 관통 전극과 전기적으로 연결된 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 상기 절연 부재의 양쪽 측면들로부터 노출된 제2 도전부를 갖는 연결 부재를 포함한다.
반도체 패키지용 기판의 상기 기판 몸체는 회로부 및 상기 관통 전극과 전기적으로 연결된 본딩 패드를 갖는 반도체 칩이다.
반도체 패키지용 기판의 상기 기판 몸체는 인쇄회로기판이다.
반도체 패키지용 기판은 상기 기판 몸체의 상기 제2 면 상에 배치되며, 상기 관통 전극과 전기적으로 접속되는 도전볼을 더 포함한다.
반도체 패키지용 기판은 상기 절연 부재로부터 노출된 상기 제2 도전부의 단부에 배치된 접속 부재를 더 포함한다.
반도체 패키지용 기판의 상기 절연 부재는 제1 절연부 및 상기 제1 절연부 상에 배치된 제2 절연부를 포함하고, 상기 제1 도전부는 상기 제1 절연부를 관통하고 상기 제2 도전부는 상기 제1 절연부 상에 배치된다.
반도체 패키지용 기판의 상기 제1 도전부는 상기 제1 면에 대하여 수직하게 배치되고, 상기 제2 도전부는 상기 제1 면에 대하여 평행하게 배치된다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판, 상기 제1 면 및 상기 제2 면을 관통하는 제1 관통 전극, 상기 제1 면 상에 배치된 블록 형상의 절연 부재 및 상기 절연 부재 내에 배치되며 상기 제1 관통 전극과 전기적으로 연결된 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 상기 절연 부재의 양쪽 측면들로부터 노출된 제2 도전부를 갖는 연결 부재를 포함하는 기판 몸체 및 상기 기판 몸체의 상기 제1 면 상에 상기 제1 면에 대하여 수직 하게 배치되며 상호 대향 하는 제3 및 제4 면들, 상기 제3 면 및 상기 제4 면을 관통하며 상기 절연 부재의 측면으로부터 노출된 상기 제2 도전부와 전기적으로 연결된 제2 관통 전극을 갖는 반도체 칩을 포함한다.
반도체 패키지의 상기 기판 몸체는 회로부 및 상기 제1 관통 전극과 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩 및 인쇄회로기판 중 어느 하나를 포함한다.
반도체 패키지의 상기 기판 몸체는 상기 제2 면에 배치되며, 상기 제1 관통 전극과 전기적으로 연결된 도전볼을 포함한다.
반도체 패키지의 상기 제2 관통 전극 및 상기 제2 도전부를 전기적으로 연결 하는 접속 부재를 더 포함한다.
반도체 패키지의 상기 절연 부재는 제1 절연부 및 상기 제1 절연부 상에 배치된 제2 절연부를 포함하고, 상기 제1 도전부는 상기 제1 절연부를 관통하고 상기 제2 도전부는 상기 제1 절연부 상에 배치된다.
반도체 패키지는 상기 반도체 칩을 밀봉하는 밀봉 부재를 더 포함한다.
반도체 패키지는 상기 반도체 칩을 상기 제1 면 상에 부착하기 위해 상기 반도체 칩의 측면 및 상기 제1 면의 사이에 개재된 접착 부재를 더 포함한다.
반도체 패키지의 상기 제1 면 상에는 적어도 2 개의 반도체 칩들이 배치되고, 상기 반도체 칩들은 동일한 종류의 반도체 칩들이다.
바도체 패키지의 상기 제1 면 상에는 적어도 2 개의 반도체 칩들이 배치되고, 상기 반도체 칩들은 서로 다른 종류의 반도체 칩들이다.
본 발명에 따르면, 기판의 상면에 반도체 칩들을 수직하게 배치하고 수직하게 배치된 반도체 칩들의 에지에 배치된 관통 전극을 기판의 관통 전극과 전기적으로 연결하여 각 반도체 칩들로 인가되는 신호의 경로를 보다 단축 및 신호 경로의 편차를 크게 감소시켜 반도체 칩들의 동작 특성을 크게 향상시키는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 도 2는 도 1의 'A'의 부분 확대도이다.
도 1 및 도 2를 참조하면, 반도체 패키지용 기판(100)은 기판 몸체(110), 관통 전극(120), 절연 부재(130) 및 연결 부재(140)를 포함한다.
기판 몸체(110)는, 예를 들어, 직육면체 형상을 갖는 플레이트 형상을 갖는다. 직육면체 형상을 갖는 기판 몸체(110)는 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 포함한다.
본 실시예에서, 기판 몸체(110)는 회로부(113) 및 본딩 패드(114)들을 포함하는 반도체 칩일 수 있다.
회로부(113)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함할 수 있다. 본딩 패드(114)들은, 예를 들어, 기판 몸체(110)의 제1 면(111) 상에 배치될 수 있고, 본딩 패드(114)는 회로부(113)와 전기적으로 연결된다.
본 실시예에서, 비록 기판 몸체(110)는 반도체 칩인 것이 도시 및 설명되고 있지만, 이와 다르게 기판 몸체(110)는 회로 배선을 갖는 인쇄회로기판 또는 회로 배선이 없는 베어 기판(bear substrate)일 수 있다. 기판 몸체(110)가 인쇄회로기판일 경우, 기판 몸체(110)는 트랜지스터, 다이오드, 저항, 인덕터들과 같은 전기소자 또는 수동 소자들 중 적어도 하나를 포함한다.
관통 전극(120)은 기판 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 본 실시예에서, 관통 전극(120)은 복수개가 기판 몸체(110) 상에 일렬로 배치될 수 있다. 본 실시예에서, 관통 전극(120)은 회로부(113)와 전기적으로 연결된다. 예를 들어, 관통 전극(120)은 회로부(113)와 전기적으로 연결된 본딩 패드(114)와 전기적으로 연결된다. 본 실시예에서, 관통 전극(120)은 본딩 패드(114)를 관통하고, 이로 인해 관통 전극(120) 및 본딩 패드(114)는 전기적으로 연결된다. 이와 다르게, 관통 전극(120)은 본딩 패드(114)로부터 소정 간격 이격 되고, 관통 전극(120) 및 관통 전극(120)과 대응하는 본딩 패드(114)는 재배선(미도시)에 의하여 전기적으로 연결될 수 있다.
본 실시예에서, 관통 전극(120)은, 예를 들어, 우수한 도전 특성을 갖는 구리를 포함한다.
절연 부재(130)는, 예를 들어, 기판 몸체(110)의 제1 면(111) 상에 배치된다. 본 실시예에서, 절연 부재(130)는 기판 몸체(110)의 제1 면(111) 상에 적어도 2 개가 배치될 수 있다. 절연 부재(130)는 절연 물질을 포함하고, 절연 물질을 포함하는 절연 부재(130)는 블록 형상을 갖는다. 예를 들어, 절연 부재(130)는 기판 몸체(110)의 제1 면(111)을 따라 배치된 직사각형 기둥 형상을 가질 수 있다. 절연 부재(130)는 제1 면(111)으로부터 노출된 각 관통 전극(120)들의 일측 단부를 덮는다.
절연 부재(130)는 제1 절연부(132) 및 제2 절연부(134)를 포함한다. 제1 절연부(132)는 기판 몸체(110)의 제1 면(111) 상에 배치되고, 제2 절연부(134)는 제1 절연부(132) 상에 배치된다. 본 실시예에서, 제1 절연부(132) 및 제2 절연부(134)는 동일한 절연 물질을 포함할 수 있다. 이와 다르게, 제1 절연부(132) 및 제2 절연부(134)는 서로 다른 절연 물질들을 포함할 수 있다.
연결 부재(140)는 절연 부재(130) 내에 배치된다. 연결 부재(140)는 제1 도전부(142) 및 제2 도전부(144)를 포함한다.
제1 도전부(142)는 절연 부재(130)의 제1 절연부(132)의 상면 및 상면과 대향 하는 하면을 관통하며, 제1 도전부(142)의 일측 단부는 일렬로 배치된 각 관통 전극(120)들과 전기적으로 연결된다. 제1 도전부(142)는 기판 몸체(110)의 제1 면(111)에 대하여 실질적으로 수직한 방향으로 형성될 수 있다. 본 실시예에서, 제1 도전부(142)는 도금 패턴 또는 금속 핀(pin) 일 수 있다.
제2 도전부(144)는 제1 절연부(132)의 상면 상에 배치되며, 제2 도전부(144)는 제1 도전부(142)와 전기적으로 연결된다. 제2 도전부(144)는 기판 몸체(110)의 제1 면(111)에 대하여 평행한 방향으로 형성될 수 있다. 본 실시예에서, 제2 도전부(142)는 도금 패턴 또는 금속 핀일 수 있다.
한편, 절연 부재(130)의 측면으로부터 각각 노출된 제2 도전부(144)의 양쪽 단부에는 각각 접속 부재(146)들이 배치된다. 본 실시예에서, 접속 부재(146)들은, 예를 들어, 솔더와 같은 저융점 금속을 포함할 수 있다. 접속 부재(146)는 제2 도전부(144) 뿐만 아니라 관통 전극(120)과 접속되는 제1 도전부(142)의 단부에도 배치될 수 있다.
도 1을 다시 참조하면, 본 실시예에 따른 반도체 패키지용 기판(100)은 재배 선(150)들, 솔더 레지스트 패턴(152) 및 도전볼(154)들을 더 포함할 수 있다.
각 재배선(150)들은 기판 몸체(110)의 제2 면(112) 상에 배치되며, 각 재배선(150)들은 각 관통 전극(120)들과 전기적으로 연결된다.
솔더 레지스트 패턴(152)은 기판 몸체(110)의 제2 면(112) 상에 배치되며, 각 재배선(150)들을 덮고, 솔더 레지스트 패턴(152)에는 각 재배선(150)의 일부를 노출하는 개구들을 포함한다.
도전볼(154)은 솔더 레지스트 패턴(152)의 개구에 의하여 노출된 각 재배선(150)에 부착된다. 도전볼(154)은 솔더와 같은 저융점 금속을 포함할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4는 도 3의 'B' 부분 확대도이다.
도 3 및 도 4를 참조하면, 반도체 패키지(400)는 기판(100) 및 반도체 칩(200)들을 포함한다.
기판(100)은 기판 몸체(110), 제1 관통 전극(120), 절연 부재(130) 및 연결 부재(140)를 포함한다.
기판 몸체(110)는 직육면체 형상을 갖는 플레이트 형상을 갖고, 기판 몸체(110)는 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 포함한다.
기판 몸체(110)는, 예를 들어, 회로부(113) 및 본딩 패드(114)들을 포함하는 반도체 칩이다.
회로부(113)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함할 수 있다. 본딩 패드(114)들은, 예를 들 어, 기판 몸체(110)의 제1 면(111) 상에 배치될 수 있고, 본딩 패드(114)는 회로부(113)와 전기적으로 연결된다.
본 실시예에서, 비록 기판 몸체(110)가 반도체 칩인 것이 도시 및 설명되고 있지만, 이와 다르게 기판 몸체(110)는 회로 배선을 갖는 인쇄회로기판 또는 회로 배선이 없는 베어 기판(bear substrate)일 수 있다.
제1 관통 전극(120)은 기판 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 제1 관통 전극(120)들은 기판 몸체(110)에 복수개가 일렬로 배치될 수 있다.
본 실시예에서, 각 제1 관통 전극(120)들은 회로부(113)와 전기적으로 연결된다. 예를 들어, 각 제1 관통 전극(120)들은 회로부(113)와 전기적으로 연결된 본딩 패드(114)들과 전기적으로 연결된다. 본 실시예에서, 각 제1 관통 전극(120)들은 각 본딩 패드(114)들을 관통하고, 이로 인해 각 제1 관통 전극(120)들 및 각 제1 관통 전극(120)들과 대응하는 각 본딩 패드(114)들은 전기적으로 연결된다. 이와 다르게, 각 제1 관통 전극(120)들은 각 본딩 패드(114)들로부터 소정 간격 이격 되고, 각 제1 관통 전극(120)들 및 각 제1 관통 전극(120)들과 대응하는 각 본딩 패드(114)들은 각각 재배선(미도시)에 의하여 전기적으로 연결될 수 있다.
본 실시예에서, 제1 관통 전극(120)은, 예를 들어, 우수한 도전 특성을 갖는 구리를 포함한다.
절연 부재(130)는, 예를 들어, 기판 몸체(110)의 제1 면(111) 상에 배치된다. 절연 부재(130)는 절연 물질을 포함하고, 절연 물질을 포함하는 절연 부재(130)는 블록 형상을 갖는다. 본 실시예에서, 절연 부재(130)는 기판 몸체(110) 의 제1 면(111)을 따라 배치된 직육면체 기둥 형상을 갖는다. 절연 부재(130)는 제1 면(111)으로부터 노출된 제1 관통 전극(120)들의 일측 단부를 덮는다.
절연 부재(130)는 제1 절연부(132) 및 제2 절연부(134)를 포함한다. 제1 절연부(132)는 기판 몸체(110)의 제1 면(111) 상에 배치되고, 제2 절연부(134)는 제1 절연부(132) 상에 배치된다. 본 실시예에서, 제1 절연부(132) 및 제2 절연부(134)는 동일한 절연 물질을 포함할 수 있다. 이와 다르게, 제1 절연부(132) 및 제2 절연부(134)는 서로 다른 절연 물질들을 포함할 수 있다.
본 실시예에서, 절연 부재(130)는 기판 몸체(110)의 제1 면(111) 상에 적어도 2 개가 배치될 수 있다. 도 1에는, 예를 들어, 5 개의 절연 부재(130)들이 기판 몸체(110)의 제1 면(111) 상에 배치된다.
연결 부재(140)는 절연 부재(130) 내에 배치된다. 연결 부재(140)는 제1 도전부(142) 및 제2 도전부(144)를 포함한다.
제1 도전부(142)는 절연 부재(130)의 제1 절연부(132)의 상면 및 상면과 대향 하는 하면을 관통하며, 각 제1 도전부(142)들의 일측 단부는 일렬로 배치된 각 제1 관통 전극(120)들과 각각 전기적으로 연결된다. 제1 도전부(142)는 기판 몸체(110)의 제1 면(111)에 대하여 실질적으로 수직한 방향으로 형성될 수 있다.
제2 도전부(144)는 제1 절연부(132)의 상면 상에 배치되며, 제2 도전부(144)는 제1 도전부(142)와 전기적으로 연결된다. 제2 도전부(144)는 기판 몸체(110)의 제1 면(111)에 대하여 평행한 방향으로 형성될 수 있다.
한편, 절연 부재(130)의 측면으로부터 각각 노출된 제2 도전부(144)의 양쪽 단부에는 각각 접속 부재(146)들이 배치된다. 본 실시예에서, 접속 부재(146)들은, 예를 들어, 솔더와 같은 저융점 금속을 포함할 수 있다. 접속 부재(146)는 제2 도전부(144) 뿐만 아니라 제1 관통 전극(120)과 접속되는 제1 도전부(142)의 단부에도 배치될 수 있다.
한편, 기판(100)은 재배선(150)들, 솔더 레지스트 패턴(152) 및 도전볼(154)들을 더 포함할 수 있다.
각 재배선(150)들은 기판 몸체(110)의 제2 면(112) 상에 배치되며, 각 재배선(150)들은 각 제1 관통 전극(120)들과 전기적으로 연결된다.
솔더 레지스트 패턴(152)은 기판 몸체(110)의 제2 면(112) 상에 배치되며, 각 재배선(150)들을 덮고, 솔더 레지스트 패턴(152)에는 각 재배선(150)의 일부를 노출하는 개구들을 포함한다.
도전볼(154)은 솔더 레지스트 패턴(152)의 개구에 의하여 노출된 각 재배선(150)에 부착된다. 도전볼(154)은 솔더와 같은 저융점 금속을 포함할 수 있다.
각 반도체 칩(200)들은 직육면체 형상을 가질 수 있다. 본 실시예에서, 반도체 칩(200)들의 두께는 기판(100)의 제1 면(111) 상에 배치된 인접한 절연 부재(130)들의 사이 간격과 실질적으로 동일하다.
본 실시예에서, 기판(100)의 제1 면(111) 상에 배치되는 각 반도체 칩(200)들은 동일한 종류의 반도체 칩일 수 있다. 이와 다르게, 기판(100)의 제1 면(111) 상에 배치되는 각 반도체 칩(200)들은 서로 다른 종류의 반도체 칩일 수 있다.
각 반도체 칩(200)은 회로부(210), 본딩 패드(220) 및 제2 관통 전극(230)들 을 포함한다.
반도체 칩(200)의 회로부(210)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함할 수 있다.
본딩 패드(220)들은 각 반도체 칩(200)의 에지를 따라 배치될 수 있다. 본 실시예에서, 각 본딩 패드(220)들은 기판(100)의 절연 부재(130) 내에 배치된 각 연결 부재(140)의 각 제2 도전부(144)들과 대응하는 위치에 배치된다. 이와 다르게, 본딩 패드(220)들은 반도체 칩(200)의 중앙부에 배치될 수 있고, 각 본딩 패드(220)들에는 재배선(미도시)의 일측 단부가 전기적으로 연결될 수 있다. 각 본딩 패드(220)와 전기적으로 연결된 재배선의 타측 단부는 반도체 칩(200)의 에지로 연장되고, 각 재배선들은 기판(100)의 절연 부재(130) 내에 배치된 각 연결 부재(140)의 각 제2 도전부(144)들과 대응하는 위치에 배치된다.
제2 관통 전극(230)은 회로부(210)와 전기적으로 연결되며, 제2 관통 전극(230)은 기판(100)의 절연 부재(130) 사이에 삽입된 상태에서 각 제2 도전부(144)들과 전기적으로 연결되는 위치에 배치된다. 본 실시예에서, 제2 관통 전극(230)은 우수한 도전 특성을 갖는 구리를 포함할 수 있다.
본 실시예에서, 반도체 칩(200)의 측면들 중 본딩 패드(220)들과 인접한 측면에는 접착 부재(240)들이 배치된다. 접착 부재(240)들은, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
반도체 칩(200)들 중 접착 부재(240)가 배치된 측면들은 기판(100)의 제1 면(111)에 배치된 각 절연 부재(130)들 사이로 삽입 및 반도체 칩(200)들은 절연 부재(130)에 의하여 기판(100)의 제1 면(111) 상에 부착되고, 이로 인해 반도체 칩(200)들의 각 제2 관통 전극(230)들은 절연 부재(130)의 측면으로부터 노출된 각 제2 도전부(144)들과 전기적으로 접속된다. 이때, 각 제2 도전부(144)들 및 상기 각 제2 도전부(144)들과 대응하는 각 제2 관통 전극(230)들은 접속 부재(146)에 의하여 전기적으로 접속된다.
반도체 칩(200)들이 기판(100)의 제1 면(111) 상에 배치된 후, 각 반도체 칩(200)들은 에폭시 수지 등을 포함하는 밀봉 부재(300)에 의하여 전기적으로 연결될 수 있다.
본 실시예에서, 기판(100)의 제1 면(111) 상에 배치된 절연 부재(130) 및 연결 부재(140)들을 이용하여 반도체 칩(200)들을 전기적으로 연결할 경우, 각 반도체 칩(200)들로 인가되는 신호의 경로를 보다 단축 및 신호 경로의 편차를 크게 감소시켜 반도체 칩(200)들의 동작 특성을 크게 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다.
도 2는 도 1의 'A'의 부분 확대도이다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 'B' 부분 확대도이다.

Claims (17)

  1. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판 몸체;
    상기 제1 면 및 상기 제2 면을 관통하는 관통 전극;
    상기 제1 면 상에 배치된 블록 형상의 절연 부재; 및
    상기 절연 부재 내에 배치되며 상기 관통 전극과 전기적으로 연결된 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 상기 절연 부재의 양쪽 측면들로부터 노출된 제2 도전부를 갖는 연결 부재를 포함하는 반도체 패키지용 기판.
  2. 제1항에 있어서,
    상기 기판 몸체는 회로부 및 상기 관통 전극과 전기적으로 연결된 본딩 패드를 갖는 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제1항에 있어서,
    상기 기판 몸체는 인쇄회로기판을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제3항에 있어서,
    상기 기판 몸체는 트랜지스터, 다이오드, 저항, 인덕터들 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제1항에 있어서,
    상기 기판 몸체의 상기 제2 면 상에 배치되며, 상기 관통 전극과 전기적으로 접속되는 도전볼을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  6. 제1항에 있어서,
    상기 절연 부재로부터 노출된 상기 제2 도전부의 단부에 배치된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  7. 제1항에 있어서,
    상기 절연 부재는 제1 절연부 및 상기 제1 절연부 상에 배치된 제2 절연부를 포함하고, 상기 제1 도전부는 상기 제1 절연부를 관통하고 상기 제2 도전부는 상기 제1 절연부 상에 배치된 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제1항에 있어서,
    상기 제1 도전부는 상기 제1 면에 대하여 수직하게 배치되고, 상기 제2 도전부는 상기 제1 면에 대하여 평행하게 배치된 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판, 상기 제1 면 및 상 기 제2 면을 관통하는 제1 관통 전극, 상기 제1 면 상에 배치된 블록 형상의 절연 부재 및 상기 절연 부재 내에 배치되며 상기 제1 관통 전극과 전기적으로 연결된 제1 도전부 및 상기 제1 도전부와 전기적으로 연결되며 상기 절연 부재의 양쪽 측면들로부터 노출된 제2 도전부를 갖는 연결 부재를 포함하는 기판 몸체; 및
    상기 기판 몸체의 상기 제1 면 상에 상기 제1 면에 대하여 수직 하게 배치되며 상호 대향 하는 제3 및 제4 면들, 상기 제3 면 및 상기 제4 면을 관통하며 상기 절연 부재의 측면으로부터 노출된 상기 제2 도전부와 전기적으로 연결된 제2 관통 전극을 갖는 반도체 칩을 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 기판 몸체는 회로부 및 상기 제1 관통 전극과 전기적으로 연결된 본딩 패드를 포함하는 반도체 칩 및 인쇄회로기판 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 기판 몸체는 상기 제2 면에 배치되며, 상기 제1 관통 전극과 전기적으로 연결된 도전볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서,
    상기 제2 관통 전극 및 상기 제2 도전부를 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제9항에 있어서,
    상기 절연 부재는 제1 절연부 및 상기 제1 절연부 상에 배치된 제2 절연부를 포함하고, 상기 제1 도전부는 상기 제1 절연부를 관통하고 상기 제2 도전부는 상기 제1 절연부 상에 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제9항에 있어서,
    상기 반도체 칩을 밀봉하는 밀봉 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제9항에 있어서,
    상기 반도체 칩을 상기 제1 면 상에 부착하기 위해 상기 반도체 칩의 측면 및 상기 제1 면의 사이에 개재된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제9항에 있어서,
    상기 제1 면 상에는 적어도 2 개의 반도체 칩들이 배치되고, 상기 반도체 칩들은 동일한 종류의 반도체 칩들인 것을 특징으로 하는 반도체 패키지.
  17. 제9항에 있어서,
    상기 제1 면 상에는 적어도 2 개의 반도체 칩들이 배치되고, 상기 반도체 칩들은 서로 다른 종류의 반도체 칩들인 것을 특징으로 하는 반도체 패키지.
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