KR101538542B1 - 반도체 디바이스 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것이다.
일례로, 회로기판; 상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열된 다수의 반도체 다이; 및 상기 회로기판 상에 설치되며 상기 반도체 다이 사이 사이에 배치되는 다수의 커넥터를 포함하고, 상기 반도체 다이의 일측에는 도전성 필러가 각각 형성되고, 상기 도전성 필러와 상기 커넥터가 서로 각각 연결되어 상기 회로기판과 상기 반도체 다이가 전기적으로 연결되는 반도체 디바이스를 개시한다.
본 발명에 따르면, 반도체 다이들를 회로기판에 대하여 수직하게 설치함으로써, 공간 효율성을 높여 보다 많은 반도체 다이를 실장할 수 있다. 또한, 반도체 다이의 수직 연결구조는 반도체 다이를 회로기판 상에서 보다 견고히 고정 할 수 있다.
일례로, 회로기판; 상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열된 다수의 반도체 다이; 및 상기 회로기판 상에 설치되며 상기 반도체 다이 사이 사이에 배치되는 다수의 커넥터를 포함하고, 상기 반도체 다이의 일측에는 도전성 필러가 각각 형성되고, 상기 도전성 필러와 상기 커넥터가 서로 각각 연결되어 상기 회로기판과 상기 반도체 다이가 전기적으로 연결되는 반도체 디바이스를 개시한다.
본 발명에 따르면, 반도체 다이들를 회로기판에 대하여 수직하게 설치함으로써, 공간 효율성을 높여 보다 많은 반도체 다이를 실장할 수 있다. 또한, 반도체 다이의 수직 연결구조는 반도체 다이를 회로기판 상에서 보다 견고히 고정 할 수 있다.
Description
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것이다.
일반적으로 반도체 디바이스는 반도체 다이(semiconductor die), 반도체 다이와 전기적으로 연결되는 회로기판, 반도체 다이와 회로기판을 전기적으로 연결하는 전기적 연결 부재 및 회로기판에 전기적으로 접속되어 외부 장치와 접속되는 솔더볼(solder ball)로 이루어진다.
종래에는 반도체 다이를 회로기판에 더 많이 설치하기 위하여 회로기판 상에 다수의 반도체 다이를 경사지게 적층하였다. 이러한 경우, 반도체 다이들이 회로기판 상에 비스듬히 설치되기 때문에, 회로기판의 일측에는 스페이서를 설치하여 반도체 다이들이 회로기판에 보다 안정적으로 고정될 수 있게 하였다.
그러나, 상기 스페이서는 회로기판 상에서 경사지게 설치된 반도체 다이들을 지지하는 역할 이외에 별도의 기능을 하지 못하기 때문에, 상기 스페이서가 설치되는 공간은 데드 스페이스(dead space)로서 작용할 수 있다. 이에 따라, 반도체 다이의 사이즈가 불필요하게 커질 수 있으며, 특히 반도체 다이가 메모리일 경우, 반도체 디바이스의 사이즈에 비해 작은 메모리 용량을 갖게 되어 효율성이 떨어지게 된다.
본 발명은, 공간 효율성이 증가되고 반도체 다이가 보다 안정적으로 설치된 반도체 디바이스 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는, 회로기판; 상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열된 다수의 반도체 다이; 및 상기 회로기판 상에 설치되며 상기 반도체 다이 사이 사이에 배치되는 다수의 커넥터를 포함하고, 상기 반도체 다이의 일측에는 도전성 필러가 각각 형성되고, 상기 도전성 필러와 상기 커넥터가 서로 각각 연결되어 상기 회로기판과 상기 반도체 다이가 전기적으로 연결된다.
또한, 상기 반도체 다이 사이 사이에 개재된 제 1 인캡슐란트 또는 접착필름을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이를 둘러싸는 제 2 인캡슐란트를 더 포함할 수 있다.
또한, 상기 다수의 커넥터는, 상기 회로기판 상에 형성된 도전성 포스트; 및 상기 도전성 포스트 상에 형성된 솔더를 각각 포함할 수 있다.
또한, 상기 도전성 필러와 상기 도전성 포스트가 상기 솔더를 통해 결합되어, 상기 반도체 다이가 상기 회로기판에 전기적으로 연결될 수 있다.
또한, 상기 다수의 커넥터는 솔더일 수 있다.
또한, 메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 솔더볼을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스는, 다수의 관통홀이 형성된 회로기판; 상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 및 일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 관통홀에 삽입되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함한다.
또한, 상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성될 수 있다.
또한, 상기 리드는, 상기 제 1 솔더볼과 연결되는 제 1 리드; 상기 제 1 리드로부터 절곡된 제 2 리드; 및 상기 제 2 리드로부터 절곡되고 상기 관통홀에 삽입되는 제 3 리드를 포함할 수 있다.
또한, 상기 제 2 리드는 상기 제 1 솔더볼과 상기 반도체 다이가 이루는 두께보다 짧게 이루어질 수 있다.
또한, 메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스는, 다수의 관통홀이 형성된 회로기판; 상기 회로기판 상에 각각 경사지게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 및 일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 관통홀에 삽입되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함한다.
또한, 상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이를 지지하기 위해 상기 회로기판의 일측에 형성된 스페이서를 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 형성된 상기 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성될 수 있다.
또한, 상기 리드는, 상기 제 1 솔더볼과 연결되는 제 1 리드; 상기 제 1 리드로부터 절곡된 제 2 리드; 및 상기 제 2 리드로부터 절곡되고 상기 관통홀에 삽입되는 제 3 리드를 포함할 수 있다.
또한, 메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스는, 회로기판; 상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 회로기판 상에 연결되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함한다.
또한, 상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 형성된 상기 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성될 수 있다.
또한, 상기 리드는, 상기 제 1 솔더볼과 연결되는 제 1 리드; 및 상기 제 1 리드로부터 절곡되고 상기 회로기판의 상에 직접 연결된 제 2 리드를 포함할 수 있다.
또한, 상기 제 2 리드는 상기 제 1 솔더볼과 상기 반도체 다이가 이루는 두께보다 짧게 이루어질 수 있다.
또한, 메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조방법은, 일측에 도전성 필러가 각각 형성된 다수의 반도체 다이를 준비하는 단계; 상기 다수의 반도체 다이를 적층하는 단계; 상기 다수의 반도체 다이 사이 사이에 제 1 인캡슐란트 또는 접착필름을 개재하는 단계; 일면에 다수의 커넥터가 형성된 회로기판을 준비하는 단계; 상기 다수의 반도체 다이를 상기 회로기판 상에 배치하되, 상기 회로기판에 대하여 수직하며, 상기 도전성 필러와 상기 커넥터가 서로 대응되도록 배치하는 단계; 및 상기 도전성 필러와 상기 커넥터를 리플로우 처리하여 서로 전기적으로 연결하는 단계를 포함한다.
또한, 상기 제 1 인캡슐란트 또는 접착필름을 개재하는 단계에서, 상기 다수의 반도체 다이를 둘러싸도록 제 2 인캡슐란트를 더 형성할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조방법은, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계; 상기 제 1 솔더볼에 리드의 일측을 연결하는 단계; 상기 다수의 반도체 다이를 적층하는 단계; 일면에 다수의 관통홀이 형성된 회로기판을 준비하는 단계; 및 상기 리드의 타측을 상기 관통홀에 각각 삽입하여, 상기 다수의 반도체 다이를 상기 회로기판에 대하여 수직하게 설치하는 단계를 포함한다.
또한, 상기 다수의 반도체 다이를 적층하는 단계에서, 상기 반도체 다이 사이 사이에 접착필름을 개재할 수 있다.
또한, 상기 다수의 반도체 다이를 준비하는 단계에서, 적어도 두 개의 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성할 수 있다.
또한, 상기 다수의 반도체 다이를 적층하는 단계에서, 상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들이 서로 중첩되지 않도록 적층할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조방법은, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계; 상기 제 1 솔더볼에 리드의 일측을 연결하는 단계; 상기 다수의 반도체 다이를 적층하는 단계; 일면에 다수의 관통홀이 형성된 회로기판을 준비하는 단계; 상기 리드의 타측을 상기 관통홀에 각각 삽입하여, 상기 다수의 반도체 다이를 상기 회로기판에 결합하는 단계; 및 상기 리드를 절곡시켜 상기 다수의 반도체 다이를 상기 회로기판 상에 경사지게 설치하는 단계를 포함한다.
또한, 상기 다수의 반도체 다이를 적층하는 단계에서, 상기 반도체 다이 사이 사이에 접착필름을 개재할 수 있다.
또한, 상기 다수의 반도체 다이를 준비하는 단계에서, 적어도 두 개의 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성할 수 있다.
또한, 상기 다수의 반도체 다이를 적층하는 단계에서, 상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들이 서로 중첩되지 않도록 적층할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조방법은, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계; 상기 제 1 솔더볼에 리드의 일측을 연결하는 단계; 상기 다수의 반도체 다이를 적층하는 단계; 및 상기 리드의 타측을 회로기판 상에 연결하여, 상기 다수의 반도체 다이를 상기 회로기판에 대하여 수직하게 설치하는 단계를 포함한다.
본 발명에 따르면, 공간 효율성이 증가되고 반도체 다이가 보다 안정적으로 설치된 반도체 디바이스 및 그 제조방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 2b는 도 2a에 도시된 실시예에 따른 반도체 디바이스의 변형예를 나타낸 도면이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 4a 내지 도 4g는 도 1a 및 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 5a 내지 도 5e는 도 2a에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 5f는 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 6a 내지 도 6d는 도 3에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 2b는 도 2a에 도시된 실시예에 따른 반도체 디바이스의 변형예를 나타낸 도면이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 4a 내지 도 4g는 도 1a 및 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 5a 내지 도 5e는 도 2a에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 5f는 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
도 6a 내지 도 6d는 도 3에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
우선, 본 발명의 제 1 실시예에 따른 반도체 디바이스에 대하여 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 디바이스(100)는, 회로기판(110), 다수의 반도체 다이(120) 및 다수의 커넥터(130)를 포함한다. 또한, 제 1 실시예에 따른 반도체 디바이스(100)는, 솔더볼(111)과, 인캡슐란트(140) 또는 접착필름(미도시)을 더 포함하여 구성될 수 있다.
회로기판(110)은 다수의 반도체 다이(120)가 설치되는 부분으로, 회로배선(미도시)을 포함할 수 있다. 회로기판(110)의 상면에는 상기 회로배선(미도시)과 전기적으로 연결된 다수의 커넥터(130)가 형성될 수 있다. 또한, 회로기판(110)의 하면에는 반도체 디바이스(100)가 메인보드(main board) 등에 전기적으로 연결되기 위한 다수의 솔더볼(111)이 형성될 수 있다. 반도체 디바이스(100)는, 회로기판(110)의 솔더볼(111)이 메인보드에 솔더링(soldering)됨으로써, 메인보드에 실장될 수 있다.
다수의 반도체 다이(120)는 회로기판(110)의 상면에 설치될 수 있다. 좀 더 구체적으로, 다수의 반도체 다이(120)는 회로기판(110)에 대하여 수직하게 설치될 수 있으며, 서로 나란히 배열될 수 있다. 반도체 다이(120) 상에는 재배선층(미도시)과 전기적으로 접속되는 다수의 금속 패드(123) 및 금속 패드(123)가 형성된 영역 이외의 영역 상에 반도체 다이(120)를 보호하기 위한 보호층(125)이 형성될 수 있다. 여기서 금속 패드(123)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으며, 보호층(125)은 질화물(nitride)를 포함할 수 있다. 또한, 금속 패드(123) 상에는 도전성 필러(conductive pillar, 121)가 각각 형성될 수 있다. 여기서, 도전성 필러(121)는 구리를 포함하여 구성될 수 있다. 도전성 필러(121)와 금속 패드(123)는 반도체 다이(120)의 일측에 정렬되어 있다. 여기서 반도체 다이(120)의 일측은 반도체 다이(120)의 양측 중 회로기판(110)에 가까운 측을 의미한다.
다수의 커넥터(130)는 회로기판(110) 상에 설치되며, 다수의 반도체 다이(120)의 사이 사이에 배치될 수 있다. 좀 더 구체적으로, 다수의 커넥터(130)는 반도체 다이(120)에 각각 형성된 도전성 필러(121)와 대응되는 위치에 각각 형성될 수 있다.
도 1a의 A영역을 확대 도시한 도 1b의 (a)를 참조하면, 커넥터(130)는 회로기판(110) 상에 설치된 도전성 포스트(131)와 도전성 포스트(131) 상에 형성된 솔더(133)를 포함하여 구성될 수 있다. 여기서, 도전성 포스트(131)는 구리를 포함하여 구성될 수 있다. 솔더(133)는, 반도체 디바이스(100)의 제조과정 중 리플로우(reflow) 처리를 통해 도전성 필러(121)와 결합됨으로써, 도전성 필러(121)와 도전성 포스트(131) 사이를 전기적으로 연결할 수 있다. 이에 따라, 다수의 반도체 다이(120)와 회로기판(110)이 각각 전기적으로 연결될 수 있다.
한편, 도 1b의 (b)에 도시된 바와 같이, 커넥터(130)는 솔더(135) 자체로 이루어질 수도 있다. 이러한 경우도, 솔더(135)는, 리플로우(reflow) 처리를 통해 도전성 필러(121)와 결합됨으로써, 반도체 다이(120)와 회로기판(110) 사이를 전기적으로 연결할 수 있다.
인캡슐란트(encapsulant, 140)는 제 1 및 제 2 인캡슐란트(141, 143)를 포함한다. 제 1 인캡슐란트(141)는 반도체 다이(120) 사이 사이에 개재되어 반도체 다이(120)들이 서로 보다 잘 결합되어 있도록 할 수 있다. 여기서, 제 1 인캡슐란트(141)는 도 1a에 도시된 바와 같이, 도전성 필러(121)의 상부까지 형성될 수 있다. 도전성 필러(121)의 하부에는 커넥터(130)가 위치하는 공간이므로, 제 1 인캡슐란트(141)는 생략되어도 무방하다. 다만, 제조순서에 따라 도전성 필러(121)의 하부 공간 중 커넥터(130)를 제외한 공간에도 형성될 수 있다. 한편, 접착필름은 제 1 인캡슐란트(141)를 대체하여 반도체 다이(120) 사이 사이에 개재됨으로써, 다수의 반도체 다이(120)들을 하나로 결합할 수도 있다.
제 2 인캡슐란트(143)는 다수의 반도체 다이(120)를 둘러싸도록 형성될 수 있으며, 제 1 인캡슐란트(141)와 함께 형성될 수 있다. 제 2 인캡슐란트(143)를 형성할 경우, 반도체 다이(120)들 간의 결합력이 더욱 증가될 수 있으며, 외부로부터 반도체 다이(120)가 보다 안정적으로 보호될 수 있다. 또한, 제 1 인캡슐란트(141) 대신 접착필름을 적용할 경우도 제 2 인캡슐란트(143)는 사용될 수 있다.
이하, 본 발명의 제 2 실시예에 따른 반도체 디바이스에 대하여 설명한다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스를 나타낸 도면이다.
도 2a를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 디바이스(200)는, 회로기판(210), 다수의 반도체 다이(220), 및 다수의 리드(230)를 포함할 수 있다. 또한, 제 2 실시예에 따른 반도체 디바이스(200)는 접착필름(240) 및 제 2 솔더볼(213)을 더 포함하여 구성될 수 있다.
회로기판(210)은 다수의 반도체 다이(220)가 설치되는 부분으로, 회로배선(미도시)을 포함할 수 있다. 회로기판(210)의 상면에는 다수의 관통홀(211)이 형성될 수 있다. 다수의 관통홀(211)은, 리드(230)의 일 부분이 삽입되는 부분이며, 그 내면은 리드(230)와의 전기적 연결을 위해 도전성 물질로 이루어질 수 있다. 회로기판(210)의 하면에는 반도체 디바이스(200)가 메인보드(main board) 등에 전기적으로 연결되기 위한 다수의 제 2 솔더볼(213)이 형성될 수 있다. 반도체 디바이스(200)는, 회로기판(210)의 제 2 솔더볼(213)이 메인보드에 솔더링(soldering)됨으로써, 메인보드에 실장될 수 있다.
다수의 반도체 다이(220)는 회로기판(210)의 상면에 설치될 수 있다. 좀 더 구체적으로, 다수의 반도체 다이(220)는 회로기판(210)에 대하여 수직하게 설치될 수 있으며, 서로 나란히 배열될 수 있다. 반도체 다이(220) 상에는 재배선층(미도시)과 전기적으로 접속되는 다수의 금속 패드(223) 및 금속 패드(223)가 형성된 영역 이외의 영역 상에 반도체 다이(220)를 보호하기 위한 보호층(225)이 형성될 수 있다. 여기서 금속 패드(223)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으며, 보호층(225)은 질화물(nitride)를 포함할 수 있다. 또한, 금속 패드(223) 상에는 제 1 솔더볼(221)이 각각 형성될 수 있다. 여기서, 제 1 솔더볼(221)과 금속 패드(223)는 반도체 다이(220)의 일측에 정렬되어 있다. 여기서 반도체 다이(220)의 일측은 반도체 다이(220)의 양측 중 회로기판(210)에 가까운 측을 의미한다.
다수의 리드(230)는 다수의 제 1 솔더볼(221)과 회로기판(210) 사이를 전기적으로 연결하며, 다수의 반도체 다이(220)을 회로기판(210) 상에서 지지하는 역할을 할 수 있다.
이러한 리드(230)는 제 1 내지 제 3 리드(231, 233, 235)로 이루어질 수 있다. 제 1 리드(231)는 소정의 두께를 갖는 바 형태(bar type)로 이루며, 제 1 솔더볼(221)과 전기적으로 연결된다. 제 1 솔더볼(221)과 연결된 제 1 리드(231)는 반도체 다이(220)와 나란하게 위치할 수 있다. 제 2 리드(233)도 바 형태(bar type)로 이루며, 제 1 리드(231)로부터 대략 수직으로 절곡되어 이루어질 수 있다. 제 2 리드(233)는 회로기판(210)과 나란하게 위치할 수 있다. 제 3 리드(235)도 형태(bar type)로 이루어질 수 있으며, 제 2 리드(233)로부터 대략 수직으로 절곡되어 이루어질 수 있다. 제 3 리드(235)는 회로기판(210)에 형성된 관통홀(211)에 각각 삽입됨으로써, 다수의 반도체 다이(220)를 회로기판(210) 상에 수직으로 고정시킬 뿐만 아니라, 반도체 다이(220)와 회로기판(210) 사이를 전기적으로 연결할 수 있다.
한편, 서로 인접한 반도체 다이(220)에 형성된 제 1 솔더볼(221)들은, 서로 중첩되지 않은 위치에 형성될 수 있다. 예를 들어, 제 1 반도체 다이에는 다수의 제 1_1 솔더볼이 형성되고, 상기 제 1 반도체 다이와 인접한 제 2 반도체 다이에는 다수의 제 1_2 솔더볼이 각각 형성되어 있다고 가정하면, 상기 제 1_1 솔더볼들은 제 1_2 솔더볼들 사이에 해당하는 위치에 형성됨으로써, 상기 제 1_1 솔더볼들과 제 1_2 솔더볼들은 서로 중첩되지 않는다. 이와 같이 제 1 솔더볼(221)들은 배치한 이유는 만일, 서로 인접한 반도체 다이(220)에 형성된 제 1 솔더볼(221)들이 서로 중첩되는 위치에 형성될 경우, 서로 인접한 반도체 다이(220)에 형성된 리드(230)들이 서로 전기적으로 접촉하여 단락될 가능성이 있기 때문이다. 따라서, 제 1 솔더볼(221)들을 서로 중첩되지 않은 위치에 형성함으로써, 리드(230)들 간의 물리적 및 전기적 접촉을 막을 수 있다.
또한, 서로 인접한 반도체 다이(220)에 형성된 제 1 솔더볼(221)이 서로 중첩된 위치에 형성되더라도, 리드(230)의 제 2 리드(233)의 길이를 줄여 상기와 같이 리드(230)들 간의 물리적 및 전기적 접촉을 막을 수 있다. 즉, 도 2a에 도시된 제 2 리드(233)의 길이는 제 1 솔더볼(221)과 반도체 다이(220)가 이루는 두께와 대략 동일하다. 따라서, 제 2 리드(233)의 길이를 상기 두께보다 짧게 형성할 경우, 서로 인접한 반도체 다이(220)에 형성된 제 1 솔더볼(221)이 서로 중첩된 위치에 형성되더라도, 리드(230)들 간의 접촉을 막을 수 있다. 이러한 경우, 회로기판(210) 상에서 관통홀(211)들의 위치 조정이 요구된다.
접착필름(240)은 반도체 다이(220)의 사이 사이에 개재되어 반도체 다이(220)들이 서로 잘 결합되도록 할 수 있다. 다수의 반도체 다이(220) 간의 결합력을 높이기 위해 접착필름(240)뿐만 아니라, 다수의 반도체 다이(220)가 둘러싸도록 봉지재(encapsulant)를 추가로 형성될 수 있다.
도 2b는 도 2a에 도시된 실시예에 따른 반도체 디바이스(200)의 변형예를 나타낸 도면이다.
도 2b를 참조하면, 본 발명의 변형예에 따른 반도체 디바이스(200’)는 회로기판(210’), 제 1 솔더볼(221’)이 형성된 다수의 반도체 다이(220’), 및 다수의 리드(230’)를 포함할 수 있다. 또한, 변형예에 따른 반도체 디바이스(200’)는 접착필름(240’) 및 제 2 솔더볼(213’)을 더 포함하여 구성될 수 있다.
변형예에 따른 반도체 디바이스(200’)는 제 2 실시예의 반도체 디바이스(200)의 구성과 거의 유사하다. 다만, 제 2 실시예와 비교하여, 리드(230’)가 절곡된 각도(θ), 그에 따라 반도체 다이(220’)가 경사지게 설치되는 것과, 경사지게 설치된 반도체 다이(220’)를 지지하기 위해 회로기판(210’) 상에 스페이서(250)가 추가로 구성된 것이 차이점이다. 따라서, 이하에서는 상기와 같은 차이점에 대하여 설명하고, 그 이외의 구성 설명은 생략하도록 한다.
다수의 리드(230’)는 다수의 제 1 솔더볼(221’)과 회로기판(210’) 사이를 전기적으로 연결하며, 다수의 반도체 다이(220’)을 회로기판(210’) 상에서 지지하는 역할을 할 수 있다.
이러한 리드(230’)는 제 1 내지 제 3 리드(231’, 233’, 235’)로 이루어질 수 있다. 제 1 리드(231’)는 소정의 두께를 갖는 바 형태(bar type)로 이루며, 제 1 솔더볼(221’)과 전기적으로 연결된다. 제 1 솔더볼(221’)과 연결된 제 1 리드(231’)는 회로기판(210’)에 대하여 수직인 위치를 기준으로 가정했을 경우, 소정의 각도(θ)로 기울어진 상태로 구성될 수 있다. 이때, 반도체 다이(220)도 회로기판(210’)의 수직한 축에 대하여 소정의 각도(θ)로 기울어진 상태가 된다. 따라서, 제 1 리드(231’)와 반도체 다이(220)는 서로 나란하게 위치할 수 있다. 제 2 리드(233’)도 바 형태(bar type)로 이루며, 제 1 리드(231’)로부터 대략 90°+ θ의 각도로 절곡되어 이루어질 수 있다. 제 2 리드(233’)는 회로기판(210’)과 나란하게 위치할 수 있다. 제 3 리드(235’)도 형태(bar type)로 이루어질 수 있으며, 제 2 리드(233’)로부터 대략 90° 정도로 절곡되어 이루어질 수 있다. 제 3 리드(235’)는 회로기판(210’)에 형성된 관통홀(211’)에 각각 삽입됨으로써, 다수의 반도체 다이(220’)를 회로기판(210’) 상에 고정시킬 뿐만 아니라, 반도체 다이(220’)와 회로기판(210’) 사이를 전기적으로 연결할 수 있다.
스페이서(250)는 반도체 다이(220’)들이 회로기판(210’) 상에서 경사진 상태를 보다 안정적으로 유지할 수 있도록 회로기판(210’)의 일측에 반도체 다이(220’)들을 받치도록 설치될 수 있다.
이하, 본 발명의 제 3 실시예에 따른 반도체 디바이스에 대하여 설명한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 디바이스(300)는, 회로기판(310), 다수의 반도체 다이(320), 및 다수의 리드(330)를 포함할 수 있다. 또한, 제 3 실시예에 따른 반도체 디바이스(300)는 접착필름(340) 및 제 2 솔더볼(311)을 더 포함하여 구성될 수 있다.
회로기판(310)은 다수의 반도체 다이(320)가 설치되는 부분으로, 회로배선(미도시)을 포함할 수 있다. 회로기판(310)의 하면에는 반도체 디바이스(300)가 메인보드(main board) 등에 전기적으로 연결되기 위한 다수의 제 2 솔더볼(311)이 형성될 수 있다. 반도체 디바이스(300)는, 회로기판(310)의 제 2 솔더볼(311)이 메인보드에 솔더링(soldering)됨으로써, 메인보드에 실장될 수 있다.
다수의 반도체 다이(320)는 회로기판(310)의 상면에 설치될 수 있다. 좀 더 구체적으로, 다수의 반도체 다이(320)는 회로기판(310)에 대하여 수직하게 설치될 수 있으며, 서로 나란히 배열될 수 있다. 반도체 다이(320) 상에는 재배선층(미도시)과 전기적으로 접속되는 다수의 금속 패드(323) 및 금속 패드(323)가 형성된 영역 이외의 영역 상에 반도체 다이(320)를 보호하기 위한 보호층(325)이 형성될 수 있다. 여기서 금속 패드(323)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으며, 보호층(325)은 질화물(nitride)를 포함할 수 있다. 또한, 금속 패드(323) 상에는 제 1 솔더볼(321)이 각각 형성될 수 있다. 여기서, 제 1 솔더볼(321)과 금속 패드(323)는 반도체 다이(320)의 일측에 정렬되어 있다. 여기서 반도체 다이(320)의 일측은 반도체 다이(320)의 양측 중 회로기판(310)에 가까운 측을 의미한다.
다수의 리드(330)는 다수의 제 1 솔더볼(321)과 회로기판(310) 사이를 전기적으로 연결하며, 다수의 반도체 다이(320)을 회로기판(310) 상에서 지지하는 역할을 할 수 있다.
이러한 리드(330)는 제 1 및 제 2 리드(331, 333)로 이루어질 수 있다. 제 1 리드(331)는 소정의 두께를 갖는 바 형태(bar type)로 이루며, 제 1 솔더볼(321)과 전기적으로 연결된다. 제 1 솔더볼(321)과 연결된 제 1 리드(331)는 반도체 다이(320)와 나란하게 위치할 수 있다. 제 2 리드(233)도 바 형태(bar type)로 이루며, 제 1 리드(331)로부터 대략 수직으로 절곡되어 이루어질 수 있다. 제 2 리드(333)는 회로기판(210)과 나란하게 위치할 수 있다. 따라서, 리드(330)는 대략 “L” 형태로 이루어질 수 있다. 제 2 리드(333)는 회로기판(310)의 상면에 직접 연결되며, 회로기판(310)의 재배선층(미도시)과 전기적으로 연결될 수 있다. 이에 따라, 리드(330)는 다수의 반도체 다이(320)를 회로기판(310) 상에 수직으로 고정시킬 뿐만 아니라, 반도체 다이(320)와 회로기판(310) 사이를 전기적으로 연결할 수 있다.
한편, 서로 인접한 반도체 다이(320)에 형성된 제 1 솔더볼(321)들은 제 2 실시예에 따른 제 1 솔더볼(221)들의 구성위치와 같이, 서로 중첩되지 않은 위치에 형성될 수 있다. 이에 대한 상세한 설명은 생략한다.
접착필름(340)은 반도체 다이(320)의 사이 사이에 개재되어 반도체 다이(320)들이 서로 잘 결합되도록 할 수 있다. 다수의 반도체 다이(320) 간의 결합력을 높이기 위해 접착필름(340)뿐만 아니라, 다수의 반도체 다이(320)가 둘러싸도록 봉지재(encapsulant)를 추가로 형성될 수 있다.
이하, 본 발명의 제 1 실시예에 따른 반도체 디바이스의 제조방법에 대하여 설명한다.
도 4a 내지 도 4g는 도 1a 및 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
우선, 도 4a에 도시된 바와 같이, 일측에 도전성 필러(415)가 형성된 반도체 다이(410)를 다수 개 준비한다. 도전성 필러(415)는 반도체 다이(410) 상에 형성된 금속 패드(415)와 전기적으로 연결되고, 금속 패드(413)가 형성되지 않은 반도체 다이(410)의 표면에는 반도체 다이(410)를 보호하기 위한 보호층(413)이 형성될 수 있다.
다음, 도 4b에 도시된 바와 같이, 준비된 반도체 다이(410)들을 적층한다. 이때, 도전성 필러(415)가 일 선상에 배열되도록 반도체 다이(410)들을 적층하는 것이 바람직하다.
다음, 도 4c에 도시된 바와 같이, 적층된 반도체 다이들(410A) 사이 사이에 제 1 인캡슐란트(421)를 형성한다. 이때, 적층된 반도체 다이들(410A)을 둘러싸도록 제 2 인캡슐란트(423)를 함께 형성할 수 있다. 제 1 인캡슐란트(421)는 접착필름으로 대체할 수 있으며, 이러한 경우, 접착필름은 반도체 다이(410)의 적층 단계에서 형성한 후, 제 2 인캡슐란트(423)를 형성할 수 있다. 이후, 다이 픽업 툴을 이용하여 적층된 반도체 다이들(410A)을 90°회전시킨다.
다음, 도 4d에 도시된 바와 같이, 회로기판(420)을 준비한다. 회로기판(420)의 상면에는 다수의 커넥터(430)가 형성되어 있으며, 하면에는 다수의 솔더볼이 형성되어 있다. 여기서, 도전성 포스트(431)는 회로기판(420)의 회로배선(미도시)과 전기적으로 연결될 수 있다. 이와 같이 준비된 회로기판(420)에 반도체 다이들(410A)을 배치시킬 수 있다. 이때, 반도체 다이들(410A)은 회로기판(420)에 대하여 수직으로 배치되며, 도전성 필러(411)와 커넥터(430)가 서로 대응되도록 배치할 수 있다.
커넥터(430)는 도 4e의 (a)에 도시된 바와 같이, 회로기판(420) 상에 형성된 도전성 포스트(431)와, 도전성 포스트(431) 상에 형성된 솔더(433)로 구성될 수 있다. 또한, 커넥터(430)는 도 4e의 (b)에 도시된 바와 같이, 솔더(435) 자체로 이루어질 수도 있다.
이와 같이 회로기판(420) 상에 반도체 다이들(410A)을 배치시킨 후, 급열 및 급냉 방식의 리플로우(reflow) 처리과정을 거쳐, 도 4f의 (a)에 도시된 바와 같이, 커넥터(430)의 솔더(133)가 반도체 다이(410)에 각각 형성된 도전성 필러(411)와 전기적으로 결합될 수 있다. 이때, 급열 시 대략 150 내지 300℃의 온도로 처리될 수 있다. 커넥터(430)가 솔더(435)로만 이루어진 경우에도 리플로우 과정을 거치면 도 4f의 (b)에 도시된 바와 같이, 솔더(435)가 도전성 필러(411)에 전기적으로 결합될 수 있다.
이러한 과정을 거치면, 도 4g에 도시된 바와 같이, 제 1 실시예에 따른 반도체 디바이스(400)가 제조될 수 있다.
이하, 제 2 실시예에 따른 반도체 디바이스의 제조방법에 대하여 설명한다.
도 5a 내지 도 5f는 도 2a에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
우선, 도 5a의 (a)에 도시된 바와 같이, 일측에 제 1 솔더볼(515)이 형성된 반도체 다이(510)를 다수 개 준비한다. 제 1 솔더볼(515)은 반도체 다이(510) 상에 형성된 금속 패드(511)와 전기적으로 연결되고, 금속 패드(511)가 형성되지 않은 반도체 다이(510)의 표면에는 반도체 다이(510)를 보호하기 위한 보호층(513)이 형성될 수 있다.
도 5a의 (b)에 도시된 바와 같이, 준비된 반도체 다이(510)의 제 1 솔더볼(515)에 리드(520)를 결합한다. 여기서 리드(520)는 제 2 실시예의 리드(230)와 동일하며, 제 1 솔더볼(515)의 연결구성 또한 제 2 실시예와 동일하므로 그에 대한 상세한 설명은 생략한다. 다만, 하나의 반도체 다이에 형성된 다수의 제 1 솔더볼(515)에 대하여 다수의 리드(520)가 동시에 결합될 수 있다. 예를 들어, 다수의 리드(520)들은 이들을 핸들링하기 위한 별도의 프레임에 고정된 상태에서 제 1 솔더볼(515)과 결합된 후 핸들링용 프레임으로부터 분리되는 방식으로 실시할 수 있다.
다음, 도 5b에 도시된 바와 같이, 리드(520)와 결합된 다수의 반도체 다이(510)를 적층한다. 이때, 리드(520)들이 한쪽으로 정렬되도록 적층하며, 적층 시 반도체 다이(510) 사이에 접착필름(530)을 개재하여 반도체 다이(510)들 사이가 보다 견고히 결합될 수 있도록 할 수 있다. 이후, 다이 픽업 툴을 이용하여 적층된 반도체 다이들(510A)을 90°회전시킨다.
앞서 제 2 실시예에서 설명한 바와 같이, 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않는 위치에 형성될 수 있다.
도 5c에 도시된 바와 같이, 제 1 내지 제 3 반도체 다이(510a, 510b, 510c)가 있다고 가정한다. 제 1 반도체 다이(510a)에는 제 1_a1 내지 제 1_a3 솔더볼(515a1, 515a2, 515a3)이 일정 간격으로 이격된 상태로 형성되어 있고, 이와 마찬가지로, 제 2 반도체 다이(510b)에는 제 1_b1 및 제 1_b2 솔더볼(515b1, 515b2)이 형성되어 있으며, 제 3 반도체 다이(510c)에는 제 1_c1 내지 제 1_c3 솔더볼(515c1, 515c2, 515c3)이 형성되어 있다. 여기서, 제 1 및 제 2 반도체 다이(510a, 510b)가 서로 인접하고, 제 2 및 제 3 반도체 다이(510b, 510c)가 서로 인접하게 되는데, 제 1_a1 내지 제 1_a3 솔더볼(515a1, 515a2, 515a3)은 제 1_b1 및 제 1_b2 솔더볼(515b1, 515b2)과 서로 중접되지 않으며, 제 1_b1 및 제 1_b2 솔더볼(515b1, 515b2)은 제 1_c1 내지 제 1_c3 솔더볼(515c1, 515c2, 515c3)과 서로 중접되지 않은 위치에 각각 형성된다. 이와 같이 형성되면, 예를 들어 제 1_a1 솔더볼(515a1)과 제 1_b1 솔더볼(515b1)은 서로 동일 선상에 위치하여 중첩되는 것이 아니라, T1의 거리만큼 떨어져 위치하게 된다. 이에 따라, 각각의 솔더볼에 결합되는 리드들(520a, 520b, 520c) 간에 물리적 접촉을 방지할 수 있으므로, 단락의 위험도 방지할 수 있다.
다음, 도 5d에 도시된 바와 같이, 적층된 반도체 다이들(510A)은 준비된 회로기판(540) 상에 설치한다. 회로기판(540)은 제 2 실시예의 회로기판(210)과 동일하므로 그의 구성에 대한 상세한 설명은 생략한다.
반도체 다이들(510A)을 설치할 때, 리드(520)의 제 3 리드(523)가 회로기판(540)의 관통홀(541)에 각각 삽입되도록 한다. 이에 따라, 도 5e에 도시된 바와 같이, 반도체 다이들(510A)과 회로기판(540)이 전기적으로 연결된 반도체 디바이스(500)가 제조될 수 있다.
이하, 제 2 실시예의 변형예에 따른 반도체 디바이스의 제조방법에 대하여 설명한다.
도 5f는 도 2b에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
변형예에 따른 반도체 디바이스(500’)는 도 5e에 도시된 과정까지 완료된 반도체 다이들(510A)를 소정의 각도(θ)로 절곡시킴으로써 형성할 수 있다. 이때, 실질적으로 리드(520’)가 소정의 각도(θ)로 절곡된다. 또한, 절곡 과정 전 회로기판(540’)의 일측(반도체 다이들(510A’)이 기울어지는 방향) 상에 스페이서(550’)를 설치하여, 반도체 다이들(510A’)을 지지하고, 회로기판(540’)에 대한 경사각(90°- θ)을 유지하도록 한다.
이하, 제 3 실시예에 따른 반도체 디바이스의 제조방법에 대하여 설명한다.
도 6a 내지 도 6d는 도 3에 도시된 반도체 디바이스의 제조방법을 설명하기 위해 나타낸 도면이다.
우선, 도 6a의 (a)에 도시된 바와 같이, 일측에 제 1 솔더볼(615)이 형성된 반도체 다이(610)를 다수 개 준비한다. 제 1 솔더볼(615)은 반도체 다이(610) 상에 형성된 금속 패드(611)와 전기적으로 연결되고, 금속 패드(611)가 형성되지 않은 반도체 다이(610)의 표면에는 반도체 다이(610)를 보호하기 위한 보호층(613)이 형성될 수 있다.
도 6a의 (b)에 도시된 바와 같이, 준비된 반도체 다이(610)의 제 1 솔더볼(615)에 리드(620)를 결합한다. 여기서 리드(620)는 제 3 실시예의 리드(330)와 동일하며, 제 1 솔더볼(615)과의 연결구성 또한 제 3 실시예와 동일하므로 그에 대한 상세한 설명은 생략한다.
다음, 도 6b에 도시된 바와 같이, 리드(620)와 결합된 다수의 반도체 다이(610)를 적층한다. 이때, 리드(620)들이 한쪽으로 정렬되도록 적층하며, 적층 시 반도체 다이(610) 사이에 접착필름(630)을 개재하여 반도체 다이(610)들 사이가 보다 견고히 결합될 수 있도록 할 수 있다. 이후, 다이 픽업 툴을 이용하여 적층된 반도체 다이들(610A)을 90°회전시킨다.
앞서 제 2 실시예에서 설명한 바와 같이, 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않는 위치에 형성될 수 있다. 이에 대한 상세한 설명도 전술하였으므로 생략하도록 한다.
다음, 도 6c에 도시된 바와 같이, 적층된 반도체 다이들(610A)은 준비된 회로기판(640) 상에 설치한다. 회로기판(640)은 제 3 실시예의 회로기판(310)과 동일하므로 그의 구성에 대한 상세한 설명은 생략한다.
반도체 다이들(610A)을 설치할 때, 도 6d에 도시된 바와 같이, 리드(620)의 제 2 리드(623)는 회로기판(640)의 상면에 직접 연결되며, 회로기판(640)의 재배선층(미도시)과 전기적으로 연결될 수 있다. 이에 따라, 리드(620)는 다수의 반도체 다이(610A)를 회로기판(640) 상에 수직으로 고정시킬 뿐만 아니라, 반도체 다이(610)와 회로기판(640) 사이를 전기적으로 연결할 수 있다.
본 발명에 따르면, 반도체 다이들를 회로기판에 대하여 수직하게 설치함으로써, 기존의 데드 스페이스로 작용했던 공간을 줄일 수 있으므로, 보다 많은 반도체 다이를 실장할 수 있다. 반도체 다이가 메모리인 경우, 반도체 디바이스의 메모리 용량이 극대화되어 효율성이 증가될 수 있다.
또한, 본 발명에 따른 반도체 다이의 수직 연결구조는 반도체 다이를 회로기판 상에서 보다 견고히 고정할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조방법을 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100, 200, 210’ 300: 반도체 디바이스
110, 210, 210’, 310: 회로기판
111, 213, 213’, 221, 221’, 311, 321: 솔더볼
120, 220, 220’, 320: 반도체 다이
121: 도전성 필러
131: 도전성 포스트
133, 135: 솔더
130: 커넥터
140: 인캡슐란트
211, 211’: 관통홀
230, 230’, 330: 리드
240, 240’, 340: 접착필름
250: 스페이서
110, 210, 210’, 310: 회로기판
111, 213, 213’, 221, 221’, 311, 321: 솔더볼
120, 220, 220’, 320: 반도체 다이
121: 도전성 필러
131: 도전성 포스트
133, 135: 솔더
130: 커넥터
140: 인캡슐란트
211, 211’: 관통홀
230, 230’, 330: 리드
240, 240’, 340: 접착필름
250: 스페이서
Claims (36)
- 회로기판;
상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열된 다수의 반도체 다이; 및
상기 회로기판 상에 설치되며 상기 반도체 다이 사이 사이에 배치되는 다수의 커넥터를 포함하고,
상기 반도체 다이의 일측에는 도전성 필러가 각각 형성되고,
상기 도전성 필러와 상기 커넥터가 서로 각각 연결되어 상기 회로기판과 상기 반도체 다이가 전기적으로 연결되고,
상기 다수의 커넥터는,
상기 회로기판 상에 형성된 도전성 포스트; 및
상기 도전성 포스트 상에 형성된 솔더를 각각 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 1 항에 있어서,
상기 반도체 다이 사이 사이에 개재된 제 1 인캡슐란트 또는 접착필름을 더 포함하고,
상기 제 1 인캡슐란트 또는 접착필름은 상기 도전성 필러의 상부에 위치하며,
상기 커넥터는 상기 도전성 필러의 하부에 위치하는 것을 특징으로 하는 반도체 디바이스. - 제 2 항에 있어서,
상기 다수의 반도체 다이의 전체 외곽을 둘러싸는 제 2 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 삭제
- 제 1 항에 있어서,
상기 도전성 필러와 상기 도전성 포스트가 상기 솔더를 통해 결합되어, 상기 반도체 다이가 상기 회로기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스. - 제 1 항에 있어서,
상기 다수의 커넥터는 솔더인 것을 특징으로 하는 반도체 디바이스. - 제 1 항에 있어서,
메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 다수의 관통홀이 형성된 회로기판;
상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 및
일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 관통홀에 삽입되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 8 항에 있어서,
상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함하고,
상기 접착필름은 상기 제 1 솔더볼의 상부에 위치하는 것을 특징으로 하는 반도체 디바이스. - 제 8 항에 있어서,
상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성된 것을 특징으로 하는 반도체 디바이스. - 제 8 항에 있어서,
상기 리드는,
상기 제 1 솔더볼과 연결되는 제 1 리드;
상기 제 1 리드로부터 절곡된 제 2 리드; 및
상기 제 2 리드로부터 절곡되고 상기 관통홀에 삽입되는 제 3 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 제 2 리드는 상기 제 1 솔더볼과 상기 반도체 다이가 이루는 두께보다 짧게 이루어진 것을 특징으로 하는 반도체 디바이스. - 제 8 항에 있어서,
메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 다수의 관통홀이 형성된 회로기판;
상기 회로기판 상에 각각 경사지게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 및
일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 관통홀에 삽입되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 14 항에 있어서,
상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함하고,
상기 접착필름은 상기 제 1 솔더볼의 상부에 위치하는 것을 특징으로 하는 반도체 디바이스. - 제 14 항에 있어서,
상기 다수의 반도체 다이를 지지하기 위해 상기 회로기판의 일측에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 14 항에 있어서,
상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 형성된 상기 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성된 것을 특징으로 하는 반도체 디바이스. - 제 14 항에 있어서,
상기 리드는,
상기 제 1 솔더볼과 연결되는 제 1 리드;
상기 제 1 리드로부터 절곡된 제 2 리드; 및
상기 제 2 리드로부터 절곡되고 상기 관통홀에 삽입되는 제 3 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 14 항에 있어서,
메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 회로기판;
상기 회로기판 상에 각각 수직하게 설치되며 서로 나란히 배열되고, 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이; 및
일측이 상기 제 1 솔더볼과 연결되고, 타측이 상기 회로기판 상에 연결되어 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 다수의 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 20 항에 있어서,
상기 반도체 다이 사이 사이에 개재된 접착필름을 더 포함하고,
상기 접착필름은 상기 제 1 솔더볼의 상부에 위치하는 것을 특징으로 하는 반도체 디바이스. - 제 20 항에 있어서,
상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 형성된 상기 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성된 것을 특징으로 하는 반도체 디바이스. - 제 20 항에 있어서,
상기 리드는,
상기 제 1 솔더볼과 연결되는 제 1 리드; 및
상기 제 1 리드로부터 절곡되고 상기 회로기판의 상에 직접 연결된 제 2 리드를 포함하는 것을 특징으로 하는 반도체 디바이스. - 제 23 항에 있어서,
상기 제 2 리드는 상기 제 1 솔더볼과 상기 반도체 다이가 이루는 두께보다 짧게 이루어진 것을 특징으로 하는 반도체 디바이스. - 제 20 항에 있어서,
메인보드와의 전기적 연결을 위해 상기 회로기판에 형성된 다수의 제 2 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스. - 삭제
- 삭제
- 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계;
상기 제 1 솔더볼에 리드의 일측을 연결하는 단계;
상기 다수의 반도체 다이를 적층하는 단계;
일면에 다수의 관통홀이 형성된 회로기판을 준비하는 단계; 및
상기 리드의 타측을 상기 관통홀에 각각 삽입하여, 상기 다수의 반도체 다이를 상기 회로기판에 대하여 수직하게 설치하는 단계를 포함하는 반도체 디바이스의 제조방법. - 제 28 항에 있어서,
상기 다수의 반도체 다이를 적층하는 단계에서,
상기 반도체 다이 사이 사이에 접착필름을 개재하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제 28 항에 있어서,
상기 다수의 반도체 다이를 준비하는 단계에서,
적어도 두 개의 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제 30 항에 있어서,
상기 다수의 반도체 다이를 적층하는 단계에서,
상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들이 서로 중첩되지 않도록 적층하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계;
상기 제 1 솔더볼에 리드의 일측을 연결하는 단계;
상기 다수의 반도체 다이를 적층하는 단계;
일면에 다수의 관통홀이 형성된 회로기판을 준비하는 단계;
상기 리드의 타측을 상기 관통홀에 각각 삽입하여, 상기 다수의 반도체 다이를 상기 회로기판에 결합하는 단계; 및
상기 리드를 절곡시켜 상기 다수의 반도체 다이를 상기 회로기판 상에 경사지게 설치하는 단계를 포함하는 반도체 디바이스의 제조방법. - 제 32 항에 있어서,
상기 다수의 반도체 다이를 적층하는 단계에서,
상기 반도체 다이 사이 사이에 접착필름을 개재하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제 32 항에 있어서,
상기 다수의 반도체 다이를 준비하는 단계에서,
적어도 두 개의 반도체 다이에 각각 형성된 제 1 솔더볼들은 서로 중첩되지 않은 위치에 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 제 34 항에 있어서,
상기 다수의 반도체 다이를 적층하는 단계에서,
상기 다수의 반도체 다이 중 서로 인접한 반도체 다이에 각각 형성된 제 1 솔더볼들이 서로 중첩되지 않도록 적층하는 것을 특징으로 하는 반도체 디바이스의 제조방법. - 일측에 제 1 솔더볼이 각각 형성된 다수의 반도체 다이를 준비하는 단계;
상기 제 1 솔더볼에 리드의 일측을 연결하는 단계;
상기 다수의 반도체 다이를 적층하는 단계; 및
상기 리드의 타측을 회로기판 상에 연결하여, 상기 다수의 반도체 다이를 상기 회로기판에 대하여 수직하게 설치하는 단계를 포함하는 반도체 디바이스의 제조방법.
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