KR100980296B1 - 회로 배선을 갖는 회로 기판, 이의 제조 방법 및 회로배선을 갖는 반도체 패키지 - Google Patents

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Abstract

회로 배선을 갖는 회로 기판, 이의 제조 방법 및 회로 배선을 갖는 반도체 패키지가 개시되어 있다. 회로 기판은 제1 단자 및 상기 제1 단자와 이격 된 제2 단자를 갖는 기판 몸체 및 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 상기 기판 몸체상에 연속적으로 배치하여 상기 제1 및 제2 단자들을 전기적으로 연결하는 배선부 및 상기 배선부를 덮는 절연부를 포함하는 배선을 포함한다.

Description

회로 배선을 갖는 회로 기판, 이의 제조 방법 및 회로 배선을 갖는 반도체 패키지{CIRCUIT SUBSTRATE HAVING CIRCUIT WIRE, METHOD OF MANUFACTURING THE CIRCUIT SUBSTRATE, AND SEMICONDUCTOR PACKAGE HAVING THE CIRCUIT WIRE}
본 발명은 회로 배선을 갖는 회로 기판, 이의 제조 방법 및 회로 배선을 갖는 반도체 패키지에 관한 것이다.
최근 들어, 전기 산업 및 전자 산업의 기술 개발에 따라서 다양한 가전 제품 및 전자 제품이 개발되고 있다. 대부분의 가전 제품 및 전자 제품들은 전기 소자, 전자 소자 및 반도체 패키지들이 실장 되는 회로 기판을 포함한다.
회로 기판들은 전기 소자, 전자 소자 및 반도체 패키지들을 전기적으로 연결하는 회로 배선들을 포함한다.
종래 기술에 의한 회로 배선들은 절연 기판상에 형성된 금속막을 패터닝 하여 형성된다. 그러나, 절연 기판상에 형성된 회로 배선들이 동일 평면상에서 교차될 경우 회로 배선들 간 쇼트가 발생 되기 때문에 일반적으로 회로 기판은 전기적으로 절연된 복층 회로 패턴들을 포함한다.
그러나, 회로 기판에 복층 회로 패턴들을 형성하기 위해서는 매우 복잡한 공 정을 필요로 하고, 제조 공정 중 배선 불량이 발생 되어도 이를 확인하기 어려운 문제점을 갖는다.
특히, 최근 개발된 웨이퍼 레벨 패키지의 경우, 반도체 칩 상에 직접 회로 배선을 형성하는데 웨이퍼 레벨 패키지의 면적이 매우 작아 복층으로 회로 패턴을 형성하기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 제조 공정이 단순하고 제조 공정 중 불량 확인이 가능하며, 동일 평면상에서 상호 교차될 수 있는 회로 배선을 갖는 회로 기판을 제공한다.
본 발명의 다른 목적은 상기 회로 기판의 제조 방법을 제공한다.
본 발명의 또 다른 목적은 상기 회로 배선을 포함하는 반도체 패키지를 제공한다.
본 발명에 따른 회로 기판은 제1 단자 및 상기 제1 단자와 이격 된 제2 단자를 갖는 기판 몸체 및 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 제1 및 제2 단자들을 전기적으로 연결하는 배선부 및 상기 배선부를 절연하는 절연부를 포함한다.
회로 기판의 상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
회로 기판은 상기 기판 몸체상에 배치된 제3 단자, 상기 제3 단자로부터 상기 기판 몸체를 따라 이격 된 제4 단자 및 상기 제3 및 제4 단자들을 전기적으로 연결하며 상기 기판 몸체상에서 상기 회로 배선과 교차 되는 상기 도전성 분극 파티클들을 포함하는 교차 배선부 및 상기 교차 배선부를 절연하는 교차 절연부를 포함하는 교차 배선을 더 포함한다.
회로 기판은 상기 기판 몸체상에 배치된 금속 배선, 상기 금속 배선과 이격 된 제3 단자 및 상기 금속 배선과 상기 제3 단자를 전기적으로 연결하는 상기 도전성 분극 파티클들을 포함하는 추가 배선부 및 상기 추가 배선부를 절연하는 추가 절연부를 포함하는 추가 회로 배선을 더 포함한다.
회로 기판은 상기 제1 단자로부터 상기 기판 몸체를 따라 연장된 제1 접속부 및 상기 제2 단자로부터 상기 기판 몸체를 따라 연장된 제2 접속부를 더 포함하고, 상기 배선부의 제1 단부는 상기 제1 접속부에 접속되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 제2 접속부에 접속된다.
본 발명에 따른 회로 배선의 제조 방법은 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들 및 유동성 절연물이 혼합된 배선 물질로 기판 몸체의 제1 및 제2 단자들을 연결하여 예비 회로 배선을 형성하는 단계, 상기 제1 단자에 상기 제1 극성을 갖는 제1 전원 및 상기 제2 단자에 상기 제2 극성을 갖는 제2 전원을 인가하여 상기 유동성 절연물 내에서 상기 도전성 분극 파티클들을 전기적으로 연결하여 상기 제1 및 제2 단자들과 전기적으로 연결된 배선부를 형성하는 단계 및 상기 유동성 절연물을 경화시켜 상기 배선부를 고정 및 절연하는 절연부를 형성하는 단계를 포함한다.
회로 기판의 상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)로 형성된다.
상기 예비 회로 배선을 형성하는 단계는 프린팅 공정, 디스펜싱 공정 및 실크 스크린 프린팅 공정 중 어느 하나에 의하여 형성된다.
상기 기판 몸체를 형성하는 단계는 상기 제1 단자로부터 상기 기판 몸체를 따라 연장된 제1 접속부 및 상기 제2 단자로부터 상기 기판 몸체를 따라 연장된 제2 접속부를 형성하는 단계를 포함하고, 상기 제1 접속부에는 상기 회로 배선의 제1 단부가 접속되고, 상기 제2 접속부에는 상기 제1 단부와 대향 하는 제2 단부가 접속된다.
본 발명에 따른 반도체 패키지는 본딩 패드들이 상면에 형성된 반도체 칩, 상기 본딩 패드들과 이격 된 도전성 랜드 패턴들 및 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 각 본딩 패드들 및 상기 각 본딩 패드들과 대응하는 각 도전성 랜드 패턴들을 전기적으로 연결하는 배선부 및 상기 배선부를 절연하는 절연부를 갖는 회로 배선들을 포함한다.
반도체 패키지의 상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
반도체 패키지의 상기 각 랜드 패턴은 이방성 도전 필름(anisotropic conductive film)을 포함한다.
반도체 패키지의 상 각 랜드 패턴은 금속 플레이트를 포함한다.
반도체 패키지의 상기 랜드 패턴은 상기 상면을 따라 연장된 접속부를 포함하고, 상기 회로 배선의 일측 단부는 상기 접속부와 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
반도체 패키지의 상기 회로 배선들 중 적어도 2 개의 상기 회로 배선들은 상 호 교차된다.
반도체 패키지는 상기 상면 상에 배치되며 상기 랜드 패턴을 노출하는 개구를 갖는 솔더 레지스트 패턴 및 노출된 상기 각 개구를 통해 상기 랜드 패턴에 접속된 접속 부재를 더 포함한다.
반도체 패키지의 상기 접속 부재는 도전볼을 포함한다.
반도체 패키지의 상기 랜드 패턴은 상기 반도체 칩 상에 배치된다.
반도체 패키지는 상기 상면과 대향 하는 하면 및 상기 상면과 연결된 측면들을 감싸는 몰딩 부재를 더 포함한다.
반도체 패키지의 상기 랜드 패턴들 중 일부 랜드 패턴들은 상기 반도체 칩 상에 배치되고, 상기 랜드 패턴들 중 나머지 랜드 패턴들은 상기 몰딩 부재 상에 배치된다.
반도체 패키지는 상기 각 랜드 패턴들과 대응하는 위치에 배치된 접속 패드를 갖는 기판 및 상기 접속 패드 및 상기 랜드 패턴들을 전기적으로 연결하는 범프를 더 포함한다.
반도체 패키지는 상기 반도체 칩 및 상기 기판 사이에 형성된 갭에 채워진 갭 필 부재를 더 포함한다.
본 발명에 따른 반도체 패키지는 접속 패드들을 갖는 기판, 각각 패드들을 갖는 반도체 칩들 포함하는 반도체 칩 모듈 및 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 각 반도체 칩들에 포함된 상기 각 패드 및 상기 각 패드에 대응하는 접속 패드를 전기적 으로 연결하는 배선부 및 상기 배선부를 덮는 절연부를 갖는 회로 배선을 포함한다.
반도체 패키지의 상기 반도체 칩들은 계단 형태로 적층 되어 상기 각 반도체 칩들의 패드들은 노출된다.
반도체 패키지의 상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
반도체 패키지는 상기 각 반도체 칩들의 측면에 배치되며 상기 각 반도체 칩들의 상면에 대하여 둔각으로 형성된 경사면을 갖는 가이드 부재를 더 포함한다.
본 발명에 따른 반도체 패키지는 접속 패드들을 갖는 기판, 칩 선택 패드들이 노출된 반도체 칩들 포함하는 반도체 칩 모듈 및 각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 각 반도체 칩들에 포함된 상기 각 칩 선택 패드 및 상기 각 칩 선택 패드에 대응하는 접속 패드를 전기적으로 연결하는 배선부 및 상기 배선부를 덮는 절연부를 갖는 회로 배선을 포함한다.
반도체 패키지의 상기 반도체 칩들은 상기 각 반도체 칩에 형성된 상기 칩 선택 패드들을 노출하기 위해 계단 형태로 적층 된다.
반도체 패키지의 상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
반도체 패키지는 상기 각 반도체 칩들의 측면에 배치되며 상기 각 반도체 칩들의 상면에 대하여 둔각으로 형성된 경사면을 갖는 가이드 부재를 더 포함한다.
반도체 패키지의 상기 각 반도체 칩은 데이터 패드, 상기 데이터 패드들과 전기적으로 연결된 데이터 재배선들 및 상기 데이터 패드를 관통하여 상기 데이터 재배선과 전기적으로 연결된 데이터 관통 전극을 더 포함한다.
반도체 패키지의 서로 다른 상기 반도체 칩들의 상기 칩 선택 패드들은 교차 되는 상기 회로 배선들에 의하여 하나의 칩 선택 패드와 전기적으로 연결된다.
본 발명에 따르면, 도전성 분극 파티클들을 연결시킨 배선부 및 배선부를 절연하는 절연부를 갖는 회로 배선으로 회로 기판의 단자들을 연결 또는 반도체 칩의 볼 랜드 패턴 및 본딩 패드를 전기적으로 연결하여 회로 배선 형성 공정을 보다 단순화하고, 회로 배선의 불량을 확인하기 쉬울 뿐만 아니라 동일 평면상에서 상호 교차 되는 회로 배선을 형성하기에 적합하다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 회로 기판, 이의 제조 방법 및 회로 배선을 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 회로 기판, 이의 제조 방법 및 회로 배선을 갖는 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 회로 기판을 도시한 평면도이다. 도 2는 도 1의 'A' 부분 확대도이다. 도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 회로 기판(100)은 기판 몸체(10) 및 회로 배선(20)을 포함한다.
기판 몸체(10)는, 예를 들어, 플레이트 형상을 갖는다. 기판 몸체(10)는, 예를 들어, 인쇄회로기판일 수 있다. 이와 다르게, 기판 몸체(10)는 절연 플레이트 또는 반도체 칩일 수 있다.
기판 몸체(10)의 상면에는, 예를 들어, 제1 단자(15) 및 제2 단자(18)가 배치되며, 제1 단자(15) 및 제2 단자(18)는 기판 몸체(10)의 상면에서 각각 지정된 간격으로 이격 된다.
본 실시예에서, 제1 단자(15) 및 제2 단자(18)는 각각 도전성 플레이트일 수 있다. 예를 들어, 제1 단자(15) 및 제2 단자(18)는 우수한 도전성을 갖는 금속 플레이트 일 수 있다.
제1 단자(15) 및 제2 단자(18)로서 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 금 및 금 합금 등을 들 수 있다.
제1 단자(15)는 적어도 하나의 제1 접속부(16)를 포함할 수 있다. 각 제1 접속부(16)는 제1 단자(15)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
제2 단자(18)는 적어도 하나의 제2 접속부(19)를 포함할 수 있다. 각 제2 접속부(19)는 제2 단자(18)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
본 실시예에서, 제1 단자(15)는, 예를 들어, 신호가 입력되는 입력 단자일 수 있고, 제2 단자(18)는, 예를 들어, 상기 제1 단자(15)로 입력된 상기 신호가 출력되는 출력 단자일 수 있다.
본 실시예에서, 제1 단자(15)의 제1 접속부(16)는 제1 단자(15)에 다른 도전 부재가 접속될 때, 후술 될 회로 배선(20) 및 도전 부재(미도시)의 간섭에 의하여 도전 부재 및 제1 단자(15)의 접속 특성이 감소 되는 것을 방지한다.
또한, 제2 단자(18)의 제2 접속부(19)는 제2 단자(18)에 다른 도전 부재가 접속될 때, 후술 될 회로 배선(20) 및 도전 부재의 간섭에 의하여 도전 부재 및 제2 단자(18)의 접속 특성이 감소 되는 것을 방지한다.
회로 배선(20)은, 예를 들어, 제1 단자(15)의 제1 접속부(16) 및 제2 단자(18)의 제2 접속부(19)와 전기적으로 연결되고, 이로 인해 제1 단자(15)로 입력된 상기 신호는 제2 단자(18)로 출력된다.
회로 배선(20)은 배선부(22) 및 절연부(24)를 포함한다.
배선부(22)는 복수개의 도전성 분극 파티클들을 포함한다. 본 실시예에서, 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
각 도전성 분극 파티클들은 제1 극성 및 제2 극성을 갖고, 제1 극성은 제2 극성과 반대 극성을 갖는다. 본 실시예에서, 제1 극성은, 예를 들어, (+) 극성일 수 있고, 제2 극성은, 예를 들어, (-) 극성일 수 있다.
도 2를 참조하면, 배선부(22)를 이루는 복수개의 도전성 분극 파티클들은 제1 단자(15)의 제1 접속부(16)로부터 제2 단자(18)의 제2 접속부(19)까지 연속적으 로 배치된다. 어느 하나의 도전성 분극 파티클의 제1 극성은 인접한 도전성 분극 파티클의 제2 극성과 마주하고, 인접한 도전성 분극 파티클들은 상호 전기적으로 연결된다.
도 3을 참조하면, 배선부(22)의 제1 단부는 제1 단자(15)의 제1 접속부(16)와 전기적으로 접속되고, 배선부(22)의 제1 단부와 대향 하는 제2 단부는 제2 단자(18)의 제2 접속부(19)와 전기적으로 연결된다.
절연부(24)는 제1 단자(15)의 제1 접속부(16) 및 제2 단자(18)의 제2 접속부(19)를 전기적으로 연결하는 배선부(22)를 덮고, 이로 인해 배선부(22)는 절연부(24)에 의하여 외부 다른 도전 부재(미도시)와 전기적으로 절연된다. 이에 더하여, 절연부(24)는 배선부(22)를 이루는 복수개의 도전성 분극 파티클들을 지정된 위치에 고정한다.
도 4는 본 발명의 다른 실시예에 의한 회로 기판을 도시한 평면도이다. 도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 회로 기판(100)은 기판 몸체(10) 및 회로 배선(20,30)들을 포함한다.
기판 몸체(10)는, 예를 들어, 플레이트 형상을 갖는다. 기판 몸체(10)는, 예를 들어, 인쇄회로기판일 수 있다. 이와 다르게, 기판 몸체(10)는 절연 플레이트 또는 반도체 칩일 수 있다.
기판 몸체(10)의 상면에는, 예를 들어, 제1 단자(15), 제2 단자(18), 제3 단자(35) 및 제4 단자(38)를 포함한다.
제1 및 제2 단자(15,18)들은 기판 몸체(10) 상에 대각선 방향으로 배치되고, 제3 및 제4 단자(35,38)들은 제1 및 제2 단자(15,18)들과 인접하게 배치되며, 제3 및 제4 단자(35,38)들은 기판 몸체(10) 상에 대각선 방향으로 배치된다.
본 실시예에서, 제1 내지 제4 단자(15,18,35,38)들은, 예를 들어, 각각 금속을 포함하는 도전성 플레이트일 수 있다. 제1 내지 제4 단자(15,18,35,38)들로서 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 금 및 금 합금 등을 들 수 있다.
제1 단자(15)는 적어도 하나의 제1 접속부(16)를 포함할 수 있다. 제1 접속부(16)는 제1 단자(15)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
제2 단자(18)는 적어도 하나의 제2 접속부(19)를 포함할 수 있다. 제2 접속부(19)는 제2 단자(18)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
제3 단자(35)는 적어도 하나의 제3 접속부(36)를 포함할 수 있다. 제3 접속부(36)는 제3 단자(35)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
제4 단자(38)는 적어도 하나의 제4 접속부(39)를 포함할 수 있다. 제4 접속부(39)는 제4 단자(38)로부터 기판 몸체(10)의 상면을 따라 돌기 형태로 연장된다.
본 실시예에서, 제1 및 제3 단자(15,35)들은, 예를 들어, 신호가 입력되는 입력 단자들 일 수 있고, 제2 및 제4 단자(18,38)들은, 예를 들어, 상기 제1 및 제3 단자(15,38)들로 입력된 상기 신호가 출력되는 출력 단자들 일 수 있다.
본 실시예에서, 제1 내지 제4 단자(15,18,35,38)들의 제1 내지 제4 접속부(16,19,36,39)들은 제1 내지 제4 단자(15,18,35,38)들에 다른 도전 부재들이 접 속될 때, 후술 될 회로 배선(20,30)에 의하여 도전 부재들 및 제1 내지 제4 단자(15,18,35,38)들의 전기적 접속 특성이 감소 되는 것을 방지한다.
회로 배선(20,30)은 제1 회로 배선(20) 및 제2 회로 배선(30)을 포함한다.
제1 회로 배선(20)은, 예를 들어, 제1 단자(15) 및 제2 단자(18)를 전기적으로 연결하며, 제1 회로 배선(20)은 제1 배선부(22) 및 제1 절연부(24)를 포함한다.
제1 배선부(22)는 복수개의 도전성 분극 파티클들을 포함한다. 본 실시예에서, 도전성 분극 파티클들은, 예를 들어, 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
각 도전성 분극 파티클들은 제1 극성 및 제2 극성을 갖고, 제1 극성은 제2 극성과 반대 극성을 갖는다. 본 실시예에서, 제1 극성은, 예를 들어, (+) 극성일 수 있고, 제2 극성은, 예를 들어, (-) 극성일 수 있다.
제1 배선부(22)를 이루는 복수개의 도전성 분극 파티클들은 제1 단자(15)의 제1 접속부(16)로부터 제2 단자(18)의 제2 접속부(19)까지 연속적으로 배치된다. 어느 하나의 도전성 분극 파티클의 제1 극성은 인접한 도전성 분극 파티클의 제2 극성과 마주하게 배치되고, 이로 인해 인접한 도전성 분극 파티클들은 상호 전기적으로 연결된다.
제1 배선부(22)의 제1 단부는 제1 단자(15)의 제1 접속부(16)와 전기적으로 접속되고, 제1 배선부(22)의 제1 단부와 대향 하는 제2 단부는 제2 단자(18)의 제2 접속부(19)와 전기적으로 연결된다.
제1 절연부(24)는 제1 단자(15)의 제1 접속부(16) 및 제2 단자(18)의 제2 접 속부(19)를 전기적으로 연결하는 제1 배선부(22)를 덮고, 이로 인해 제1 배선부(22)는 다른 도전 부재로부터 절연된다. 이에 더하여, 제1 절연부(24)는 제1 배선부(22)를 이루는 복수개의 도전성 분극 파티클들을 지정된 위치에 고정한다.
제2 회로 배선(30)은 제3 단자(35) 및 제4 단자(38)를 전기적으로 연결하고, 이로 인해 제2 회로 배선(30)의 일부는 제1 회로 배선(20)과 교차 된다. 즉, 제2 회로 배선(30)의 일부는 제1 회로 배선(20)의 상면 상에 배치된다.
제2 회로 배선(30)은 제2 배선부(32) 및 제2 절연부(34)를 포함한다.
제2 배선부(32)는 복수개의 도전성 분극 파티클들을 포함한다. 본 실시예에서, 도전성 분극 파티클들은 도전성 리얼러지컬 물질을 포함한다.
각 도전성 분극 파티클들은 제1 극성 및 제2 극성을 갖고, 제1 극성은 제2 극성과 반대 극성을 갖는다. 본 실시예에서, 제1 극성은, 예를 들어, (+) 극성일 수 있고, 제2 극성은, 예를 들어, (-) 극성일 수 있다.
제2 배선부(32)를 이루는 복수개의 도전성 분극 파티클들은 제3 단자(35)의 제3 접속부(36)로부터 제4 단자(38)의 제4 접속부(39)까지 연속적으로 배치된다. 어느 하나의 도전성 분극 파티클의 제1 극성은 인접한 도전성 분극 파티클의 제2 극성과 마주하고, 이로 인해 인접한 분극 파티클들은 상호 전기적으로 연결된다.
제2 배선부(32)의 제1 단부는 제3 단자(35)의 제3 접속부(36)와 전기적으로 접속되고, 제2 배선부(32)의 제1 단부와 대향 하는 제2 단부는 제4 단자(38)의 제4 접속부(39)와 전기적으로 연결된다.
제2 절연부(34)는 제3 단자(35)의 제3 접속부(36) 및 제4 단자(38)의 제4 접속부(39)를 전기적으로 연결하는 제2 배선부(32)를 덮고, 이로 인해 제2 배선부(32)는 다른 도전 부재와 절연된다. 이에 더하여, 제2 절연부(34)는 제2 배선부(32)를 이루는 복수개의 도전성 분극 파티클들을 지정된 위치에 고정한다.
본 실시예에서, 제2 회로 배선(30)의 일부가 제1 회로 배선(20) 상에 배치되더라도 제1 회로 배선(20)의 제1 배선부(22)는 제1 절연부(24)에 의하여 절연되고, 제2 회로 배선(30)의 제2 배선부(32)는 제2 절연부(34)에 의하여 절연되기 때문에 제1 회로 배선(20) 및 제2 회로 배선(30)은 전기적으로 쇼트 되지 않는다.
따라서, 기판 몸체(10) 상에서 상호 교차 되는 복수개의 회로 배선들을 형성할 수 있는 장점을 갖는다.
도 6은 본 발명의 또 다른 실시예에 의한 회로 기판을 도시한 평면도이다. 본 실시예에 따른 회로 기판은 제3 단자, 금속 배선 및 제2 회로 배선을 제외하면 앞서 도 1에 도시 및 설명된 회로 기판과 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 한다.
도 6을 참조하면, 회로 기판(100)은 기판 몸체(10), 제1 단자(15), 제2 단자(18), 제1 회로 배선(20), 제3 단자(50), 금속 배선(60) 및 제2 회로 배선(70)을 포함한다.
기판 몸체(10) 상에 형성된 제1 단자(15)는 제1 단자(15)로부터 돌출된 제1 접속부(16)를 포함하고, 제2 단자(18)는 제2 단자(18)로부터 돌출된 제2 접속부(19)를 포함한다. 제3 단자(50)는 제1 및 제2 단자(15,18)들로부터 이격 되고, 제3 단자(50)로부터 돌출된 제3 접속부(51)를 포함한다.
제1 회로 배선(20)은 도전성 분극 파티클들을 포함하는 제1 배선부(22) 및 제1 배선부(22)를 절연하는 제1 절연부(24)를 포함하며, 제1 회로 배선(20)의 일측 단부는 제1 접속부(16)와 전기적으로 연결되고, 제1 회로 배선(20)의 일측 단부와 대향 하는 타측 단부는 제2 접속부(19)와 전기적으로 연결된다.
금속 배선(60)은 기판 몸체(10) 상에, 예를 들어, 라인 형상으로 배치된다.
제2 회로 배선(70)은 제1 회로 배선(20)과 동일하게 도전성 분극 파티클들을 포함하는 제2 배선부(72) 및 제2 배선부(72)를 절연하는 제2 절연부(74)를 포함한다. 제2 회로 배선(70)의 제1 단부는 금속 배선(60)과 전기적으로 연결되고, 제2 회로 배선(70)의 제1 단부와 대향 하는 제2 단부는 제3 단자(50)의 제3 접속부(51)와 전기적으로 연결된다.
도 7 내지 도 9들은 본 발명의 일실시예에 의한 회로 기판의 제조 방법을 도시한 단면도이다.
도 7을 참조하면, 회로 기판을 제조하기 위해서 플레이트 형상을 갖는 기판 몸체(10)를 준비하는 단계가 수행된다.
회로 기판을 제조하기 위해서, 기판 몸체(10) 상에는, 예를 들어, 돌출된 제1 접속부(16)가 형성된 제1 단자(15) 및 돌출된 제2 접속부(19)가 형성된 제2 단자(18)들이 형성된다. 제1 단자(15) 및 제2 단자(18)는 각각 상호 소정 간격 이격 된다.
도 8을 참조하면, 기판 몸체(10) 상에는 예비 회로 배선(21)이 형성된다. 예비 회로 배선(21)은 도전성 분극 파티클(22)들 및 유동성 절연물(23)이 혼합된 회 로 배선 물질을 포함한다.
각 도전성 분극 파티클(22)들은 제1 극성 및 제1 극성과 반대인 제2 극성을 갖는다. 예비 회로 배선(21)의 각 도전성 분극 파티클(22)들은 유동성 절연물(23) 내에 불규칙하게 분포되어 있다. 본 실시예에서, 도전성 분극 파티클(22)들은 도전성 리얼러지컬 물질을 포함한다.
유동성 절연물(23)은 휘발성 용제에 녹은 합성 수지와 같은 절연 물질을 포함할 수 있다. 유동성 절연물(23)은 풍부한 유동성을 갖고, 이로 인해 비드(bead) 형태의 도전성 분극 파티클(22)들은 유동성 절연물(23) 내에서 자유롭게 이동이 가능하다.
본 실시예에서, 예비 회로 배선(21)의 제1 단부는 제1 접속부(16) 상에 배치되고, 예비 회로 배선(21)의 제1 단부와 대향 하는 제2 단부는 제2 접속부(19) 상에 배치된다. 본 실시예에서, 예비 회로 배선(21)의 제1 및 제2 단부들은 제1 및 제2 접속부(16,19)들과 전기적으로 연결되지 않는다.
풍부한 유동성을 갖는 예비 회로 배선(21)은, 예를 들어, 디스펜서(dispenser, 90)에 의하여 기판 몸체(10)의 지정된 위치에 띠 형상으로 형성될 수 있다. 이와 다르게, 풍부한 유동성을 갖는 예비 회로 배선(21)은, 예를 들어, 프린팅 공정에 의하여 기판 몸체(10)의 지정된 위치에 프린팅 될 수 있다. 이와 다르게, 풍부한 유동성을 갖는 예비 회로 배선(21)은, 실크 스크린 프린팅 공정에 의하여 기판 몸체(10)의 지정된 위치에 형성될 수 있다.
도 9를 참조하면, 제1 단자(15) 및 제2 단자(18)를 연결하는 예비 회로 배 선(21)이 기판 몸체(10) 상에 형성된 후, 제1 단자(15)에는 제1 극성, 예를 들면, (+) 극성을 갖는 제1 전원이 인가되고, 제2 단자(18)에는 제1 극성과 반대 극성을 갖는 제2 극성, 예를 들면, (-) 극성을 갖는 제2 전원이 인가된다.
제1 단자(15)에 제1 극성을 갖는 제1 전원이 인가되고, 제2 단자(18)에 제2 극성을 갖는 제2 전원이 인가될 경우, 예비 회로 배선(21)에 포함된 도전성 분극 파티클들은 제1 전원 및 제2 전원에 의하여 재배열되고, 인접한 도전성 분극 파티클들은 서로 다른 극성끼리 접속되어 제1 및 제2 접속부(16,19)들을 전기적으로 연결하는 제1 배선부(22)가 형성된다.
이어서, 제1 배선부(22)의 도전성 분극 파티클들의 위치가 변경되는 것을 방지 및 제1 배선부(22)를 절연하기 위해 도 8에 도시된 유동성 절연물은 경화되어 제1 배선부(22)를 덮는 제1 절연부(24)를 갖는 회로 배선(20)이 형성된다.
본 실시예에서는 제1 배선부(22) 및 제1 절연부(24)를 갖는 하나의 회로 배선(20)을 갖는 회로 기판(100)을 제조하는 방법이 도시 및 설명되고 있지만, 회로 배선(20)을 형성한 후 기판 몸체(10) 상에 복수개의 회로 배선들을 다시 형성할 수 있다. 이때, 각 회로 배선에 포함된 제1 배선부들은 각각 제1 절연부에 의하여 절연되기 때문에 회로 배선(20)들간 쇼트가 발생 되는 것을 방지할 수 있다.
도 10은 본 발명의 일실시예에 의한 회로 배선을 포함하는 반도체 패키지를 도시한 평면도이다. 도 11은 도 10에 도시된 II-II' 선을 따라 절단한 단면도이다.
도 10 및 도 11을 참조하면, 반도체 패키지(500)는 반도체 칩(200), 도전성 랜드 패턴(300)들 및 회로 배선(400)을 포함한다.
반도체 칩(200)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(200)은 상면(210) 및 상면(210)과 대향 하는 하면(220)을 갖는다.
반도체 칩(200)은 회로부(230) 및 본딩 패드(240)들을 포함한다.
회로부(230)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본딩 패드(240)들은, 예를 들어, 반도체 칩(200)의 상면(210) 중앙에 배치되고, 각 본딩 패드(240)들은 회로부(230)와 전기적으로 연결된다.
랜드 패턴(300)들은 반도체 칩(200)의 상면(210) 상에 배치된다. 랜드 패턴(300)들은, 예를 들어, 본딩 패드(240)들의 양측에 각각 배치된다.
본 실시예에서, 각 랜드 패턴(300)들은 반도체 칩(200)의 상면(210) 상에 섬(island) 형상으로 배치된다. 예를 들어, 각 랜드 패턴(300)들은 원판 형상을 가질 수 있고, 각 랜드 패턴(300)들은, 예를 들어, 국제 반도체표준화협회(JEDEC:Joint Electron Device Engineering Council)의 규정에 의하여 반도체 칩(200)의 상면(210) 상에 배치될 수 있다.
각 랜드 패턴(300)들은, 예를 들어, 이방성 도전 필름(anisotropic conductive film, ACF)일 수 있다. 이와 다르게, 각 랜드 패턴(300)들은 반도체 칩(200)의 상면(210) 상에 배치된 금속 플레이트일 수 있다.
각 랜드 패턴(300) 상에는 접속 부재(450)가 배치된다. 접속 부재(450)는, 예를 들어, 솔더를 포함할 수 있다.
한편, 각 랜드 패턴(300)은 랜드 패턴(300)의 측면으로부터 반도체 칩(200) 의 상면(210)을 따라 연장된 접속부(310)를 더 포함할 수 있다.
각 랜드 패턴(300)의 접속부(310)는 후술 될 회로 배선(400)이 랜드 패턴(300) 상에 배치됨에 따라 접속 부재(450) 및 랜드 패턴(300)의 접속 면적 감소 또는 회로 배선(400)에 의한 접속 부재(450) 및 랜드 패턴(300)의 접속 불량을 방지할 수 있다.
회로 배선(400)은, 예를 들어, 랜드 패턴(300)의 접속부(310) 및 본딩 패드(240)와 전기적으로 연결되고, 이로 인해 랜드 패턴(300)으로 입력된 신호는 본딩 패드(240)로 출력된다.
도 11을 참조하면, 각 회로 배선(400)들은 배선부(410) 및 절연부(420)를 포함한다.
배선부(410)는 복수개의 도전성 분극 파티클들을 포함한다. 본 실시예에서, 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함한다.
각 도전성 분극 파티클들은 제1 극성 및 제2 극성을 갖고, 제1 극성은 제2 극성과 반대 극성을 갖는다. 본 실시예에서, 제1 극성은, 예를 들어, (+) 극성일 수 있고, 제2 극성은, 예를 들어, (-) 극성일 수 있다.
배선부(410)를 이루는 복수개의 도전성 분극 파티클들은 본딩 패드(240)로부터 랜드 패턴(300)의 접속부(310)까지 연속적으로 배치된다. 어느 하나의 도전성 분극 파티클들은 인접한 도전성 분극 파티클과 전기적으로 연결되고, 어느 하나의 도전성 분극 파티클의 제1 극성은 인접한 도전성 분극 파티클의 제2 극성과 마주한 다.
절연부(420)는 배선부(410)를 덮고, 이로 인해 배선부(410)는 다른 도전 부재와 절연된다. 이에 더하여, 절연부(420)는 배선부(410)를 이루는 복수개의 도전성 분극 파티클들을 지정된 위치에 고정한다.
본 실시예에서, 배선부(410) 및 절연부(420)를 갖는 회로 배선(400)들 중 일부 회로 배선(400)들은 반도체 칩(200)의 상면(210) 상에서 서로 교차 될 수 있다.
도 12는 도 11에 도시된 반도체 칩 상에 형성된 솔더 레지스트 패턴을 포함하는 반도체 패키지를 도시한 단면도이다.
도 12를 참조하면, 본딩 패드(240) 및 랜드 패턴(300)을 전기적으로 연결하는 회로 배선(400)이 반도체 칩(200) 상에 형성된 후, 회로 배선(400)의 손상을 방지 및 접속 부재(450)가 랜드 패턴(300) 상에 형성될 때 접속 부재(450)의 퍼짐을 방지하기 위해 반도체 칩(200)의 상면 상에는 랜드 패턴(300)을 노출하는 개구를 갖는 솔더 레지스트 패턴(470)이 형성된다. 솔더 레지스트 패턴(470)은, 예를 들어, 포토레지스트 물질을 포함할 수 있다.
도 13은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 몰딩 부재를 제외하면 도 10에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 13을 참조하면, 반도체 패키지(500)는 반도체 칩(200), 도전성 랜드 패 턴(300)들, 회로 배선(400) 및 몰딩 부재(480)를 포함한다.
몰딩 부재(480)는 반도체 칩(200)의 하면(220) 및 하면(220)과 연결된 측면(225)을 덮는다. 몰딩 부재(480)는 외부에서 인가된 충격 및/또는 진동에 의한 반도체 칩(200)의 손상 및/또는 파손을 방지한다.
몰딩 부재(480)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있고, 본 실시예에서, 몰딩 부재(480)가 형성된 반도체 패키지(500)는 접속 부재(450)를 이용하여 인쇄회로기판 등에 직접 실장 될 수 있다.
도 14는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 접속 부재의 배치를 제외하면 도 13에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 14를 참조하면, 본 실시예에 의한 반도체 패키지(500)는 반도체 칩(200), 도전성 랜드 패턴(300)들, 회로 배선(400), 몰딩 부재(480) 및 접속 부재(450)를 포함한다.
본 실시예에 의한 반도체 칩(200)의 사이즈가 매우 작을 경우, 반도체 칩(200) 상에 도전성 랜드 패턴(300)을, 예를 들어, JEDEC 규정에 의하여 배치하기 매우 어렵다.
본 실시예에서는 사이즈가 매우 작은 반도체 칩(200)을 갖는 반도체 패키지(500)에 JEDEC 규정에 따라 도전성 랜드 패턴(300)들 및 도전성 랜드 패턴(300) 들 상에 접속 부재(450)를 형성하기 위하여 도전성 랜드 패턴(300)들 중 일부 도전성 랜드 패턴(300)들은 반도체 칩(200)의 상면(210) 상에 형성되고, 도전성 랜드 패턴(300)들 중 나머지 도전성 랜드 패턴(300)들은 몰딩 부재(480) 상에 배치된다. 따라서, 반도체 칩(200)의 사이즈가 JEDEC 규정에 따라 도전성 랜드 패턴(300)들을 형성하기에 적합하지 못할 경우, 몰딩 부재(480)를 이용하여 반도체 패키지(500) 상에 JEDEC 규정에 적합하게 도전성 랜드 패턴(300)들을 형성할 수 있다.
도 15는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 기판, 범프 및 갭 필 부재를 제외하면 도 10에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 15를 참조하면, 반도체 패키지(500)는 반도체 칩(200), 도전성 랜드 패턴(300)들, 회로 배선(400), 범프(485), 기판(490) 및 갭 필 부재(495)를 포함한다.
반도체 칩(200)의 상면(210) 상에 섬(island) 형상으로 배치 및 회로 배선(400)과 전기적으로 연결된 각 도전성 랜드 패턴(300)에는 각각 범프(485)가 배치된다.
범프(485)는, 예를 들어, 기둥 형상을 갖고, 기둥 형상을 갖는 범프(485)로서 사용될 수 있는 물질의 예로서는 금, 금 합금, 은, 은 합금, 알루미늄, 알루미늄 합금 등을 들 수 있다.
기판(490)은 접속 패드(492), 볼 랜드 패턴(494) 및 접속 부재(496)를 포함한다.
접속 패드(492)는 플레이트 형상을 갖는 기판(490)의 상면 상에 배치되며, 접속 패드(492)의 위치는 반도체 칩(200)의 범프(485)와 대응하는 위치에 배치되며, 접속 패드(492)는 범프(485)와 전기적으로 접속된다.
볼 랜드 패턴(494)은 기판(490)의 상면과 대향 하는 하면 상에 배치되며, 볼 랜드 패턴(494)은 기판(490)의 접속 패드(492)와 전기적으로 연결된다.
접속 부재(496)는 볼 랜드 패턴(494) 상에 배치되며, 접속 부재(496)는, 예를 들어, 솔더와 같은 저융점 금속을 포함하는 도전볼 일 수 있다.
갭 필 부재(495)는 반도체 칩(200)의 상면(210) 및 기판(490)의 상면 사이에 형성된 갭에 배치된다.
도 16은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 16을 참조하면, 반도체 패키지(600)는 반도체 칩 모듈(640), 회로 배선(400) 및 기판(650)을 포함한다.
반도체 칩 모듈(640)은 복수개의 반도체 칩(610,620,630)들을 포함한다. 각 반도체 칩(610,620,630)들은 각각 본딩 패드(615,625,635)들을 포함하고, 각 본딩 패드(615,625,635)들은 각 반도체 칩(610,620,630)들의 상면의 에지를 따라 배치된다. 본 실시예에서, 본딩 패드(615,625,635)들은 데이터를 입력 및/또는 출력하는 데이터 본딩 패드이다.
반도체 칩 모듈(640)에 포함된 각 반도체 칩(610,620,630)들은 계단 형태로 적층 되고 이로 인해 각 반도체 칩(610,620,630)들에 포함된 본딩 패드(615,625,635)들은 외부에 노출된다.
복수개의 도전성 분극 파티클들을 포함하는 배선부(410) 및 배선부(410)를 절연하는 절연부(420)를 포함하는 회로 배선(400)들은 노출된 각 본딩 패드(615,625,635)들 전기적으로 연결한다. 예를 들어, 각 반도체 칩(610,620,630)들에 포함된 복수개의 본딩 패드(615,625,635)들로부터 선택된 하나의 본딩 패드들은 회로 배선(400)에 의하여 전기적으로 연결된다.
기판(650)은, 예를 들어, 인쇄회로기판을 포함하며, 기판(650)의 상면에는 반도체 칩 모듈(640)이 실장 된다.
기판(650)은 접속 패드(652), 볼 랜드 패턴(654) 및 접속 부재(656)를 포함한다. 접속 패드(652)는 기판(650)의 상면 상에 배치되며, 각 반도체 칩(610,620,630)들의 본딩 패드(615,625,635)들과 전기적으로 연결된 회로 배선(400)의 일부는 접속 부재(656)에 전기적으로 접속된다.
볼 랜드 패턴(654)들은 기판(650)의 상면과 대향 하는 하면 상에 배치되며, 각 볼 랜드 패턴(654)들은 각 접속 패드(652)와 전기적으로 연결된다.
접속 부재(656)는 솔더와 같은 저융점 금속을 포함하는 도전볼이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 가이드 부재를 제외하면 도 16에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
반도체 패키지(600)는 반도체 칩 모듈(640), 회로 배선(400), 가이드 부재(645) 및 기판(650)을 포함한다.
가이드 부재(645)는 반도체 칩 모듈(640)에 포함된 각 반도체 칩(610,620,630)들 중 회로 배선(400)이 지나가는 측면 상에 배치된다. 본 실시예에서, 가이드 부재(645)는, 예를 들어, 삼각 기둥 형상을 갖고, 이로 인해 회로 배선(400)은 가이드 부재(645)의 경사면 상에 배치된다. 가이드 부재(645)는 회로 배선(400) 및 반도체 칩(610,620,630)들의 각 상면이 완만한 각도를 이루도록 하여 회로 배선(400)을 형성하는 도중 회로 배선(400)이 끊어지는 것을 방지한다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다. 본 발명의 또 다른 실시예에 의한 반도체 패키지는 신호 인가 패드, 칩 선택 패드를 제외하면 도 16에 도시된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
본 실시예에 따른 반도체 패키지(600)는 반도체 칩 모듈(640), 회로 배선(400) 및 기판(650)을 포함한다.
본 실시예에서, 반도체 칩 모듈(640)은, 예를 들어, 제1 내지 제4 반도체 칩(610,620,630,635)들을 포함한다.
제1 반도체 칩(610)들은 데이터 본딩 패드(614)들 및 칩 선택 패 드(613a,613b)들을 포함한다. 데이터 본딩 패드(614)들 및 칩 선택 패드(613a,613b)들은 제1 반도체 칩(610)들의 에지에 배치된다.
제2 반도체 칩(620)들은 데이터 본딩 패드(624)들 및 칩 선택 패드(623a,623b)들을 포함한다. 데이터 본딩 패드(624)들 및 칩 선택 패드(623a,623b)들은 제2 반도체 칩(620)들의 에지에 배치된다.
제3 반도체 칩(630)들은 데이터 본딩 패드(634)들 및 칩 선택 패드(633a,633b)들을 포함한다. 데이터 본딩 패드(634)들 및 칩 선택 패드(633a,633b)들은 제3 반도체 칩(630)들의 에지에 배치된다.
제4 반도체 칩(635)들은 데이터 본딩 패드(636)들 및 칩 선택 패드(638a,638b)들을 포함한다. 데이터 본딩 패드(636)들 및 칩 선택 패드(638a,638b)들은 제4 반도체 칩(635)들의 에지에 배치된다.
본 실시예에서, 제1 내지 제4 반도체 칩(610,620,630,635)들의 각 데이터 본딩 패드(614,624,634,636)들은 각각 재배선 및 관통 전극에 의하여 상호 전기적으로 연결된다.
기판(650)은 데이터 접속 패드(658) 및 칩 선택 접속 패드(653)들을 포함한다.
기판(650)의 데이터 접속 패드(658)들은 각 데이터 본딩 패드(614,624,634,636)들과 전기적으로 연결된다.
기판(650)의 칩 선택 접속 패드(653)는 제1 칩 선택 접속 패드(653a) 및 제2 칩 선택 접속 패드(653b)를 포함한다. 제1 칩 선택 접속 패드(653a)로는 제1 신호 가 인가되고, 제2 칩 선택 접속 패드(653b)에는 제2 신호가 인가된다.
회로 배선(400)들은 칩 선택 접속 패드(653)들 및 제1 내지 제4 반도체 칩(610,620,630,635)들의 칩 선택 패드(613a,613b,623a,623b,633a,633b,638a,638b)들을 전기적으로 연결한다. 본 실시예에서, 회로 배선(400)들을 제1 내지 제8 회로 배선(401,402,403,404,405,406,407,408)들로 각각 정의하기로 한다. 본 실시예에서, 제1 내지 제8 회로 배선(401,402,403,404,405,406,407,408)들은 각각 도전성 분극 파티클들을 포함하는 배선부 및 배선부를 절연하는 절연부를 포함한다.
구체적으로, 제1 회로 배선(401)은 제1 칩 선택 접속 패드(653a) 및 칩 선택 패드(613a)를 전기적으로 연결한다. 제2 회로 배선(402)은 제1 칩 선택 접속 패드(653a) 및 칩 선택 패드(613b)를 전기적으로 연결한다.
제3 회로 배선(403)은 제1 칩 선택 접속 패드(653a) 및 칩 선택 패드(623a)를 전기적으로 연결한다. 제4 회로 배선(404)은 제1 칩 선택 접속 패드(653a) 및 칩 선택 패드(633b)를 전기적으로 연결된다.
제5 회로 배선(405)은 제2 칩 선택 접속 패드(653b) 및 칩 선택 패드(623b)를 전기적으로 연결한다. 제6 회로 배선(406)은 제2 칩 선택 접속 패드(653b) 및 칩 선택 패드(633a)를 전기적으로 연결한다.
제7 회로 배선(407)은 제2 칩 선택 접속 패드(653b) 및 칩 선택 패드(638a)를 전기적으로 연결한다. 제8 회로 배선(408)은 제2 칩 선택 접속 패드(653b) 및 칩 선택 패드(638b)를 전기적으로 연결한다.
제1 내지 제8 회로 배선(401,402,403,404,405,406,407,408)들은 제1 내지 제 4 반도체 칩(610,620,630,635)들 상에서 상호 교차 될 수 있지만, 제1 내지 제8 회로 배선(401,402,403,404,405,406,407,408)들의 절연부에 의하여 제1 내지 제8 회로 배선(401,402,403,404,405,406,407,408)들은 상호 쇼트 되지 않는다.
이상에서 상세하게 설명한 바에 의하면, 도전성 분극 파티클들을 연결 시킨 배선부 및 배선부를 절연하는 절연부를 갖는 회로 배선으로 회로 기판의 단자들을 연결 또는 반도체 칩의 랜드 패턴 및 본딩 패드를 전기적으로 연결하여 회로 배선 형성 공정을 보다 단순화하고, 회로 배선의 불량을 확인하기 쉬울 뿐만 아니라 동일 평면상에서 상호 교차 되는 회로 배선을 형성하기에 적합한 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 회로 기판을 도시한 평면도이다.
도 2는 도 1의 'A' 부분 확대도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 회로 기판을 도시한 평면도이다.
도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 회로 기판을 도시한 평면도이다.
도 7 내지 도 9들은 본 발명의 일실시예에 의한 회로 기판의 제조 방법을 도시한 단면도이다.
도 10은 본 발명의 일실시예에 의한 회로 배선을 포함하는 반도체 패키지를 도시한 평면도이다.
도 11은 도 10에 도시된 II-II' 선을 따라 절단한 단면도이다.
도 12는 도 11에 도시된 반도체 칩 상에 형성된 솔더 레지스트 패턴을 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.

Claims (32)

  1. 제1 단자 및 상기 제1 단자와 이격 된 제2 단자를 갖는 기판 몸체; 및
    각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 제1 및 제2 단자들을 전기적으로 연결하는 배선부 및 상기 배선부를 절연하는 절연부를 포함하는 회로 배선을 포함하는 회로 기판.
  2. 제1항에 있어서,
    상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함하는 것을 특징으로 하는 회로 기판.
  3. 제1항에 있어서,
    상기 기판 몸체상에 배치된 제3 단자, 상기 제3 단자로부터 상기 기판 몸체를 따라 이격 된 제4 단자 및 상기 제3 및 제4 단자들을 전기적으로 연결하는 상기 도전성 분극 파티클들을 포함하며 상기 기판 몸체상에서 상기 회로 배선과 교차되는 교차 배선부와 상기 교차 배선부를 절연하는 교차 절연부를 포함하는 교차 배선을 더 포함하는 것을 특징으로 하는 회로 기판.
  4. 제1항에 있어서,
    상기 기판 몸체상에 배치된 금속 배선, 상기 금속 배선과 이격 된 제3 단자 및 상기 금속 배선과 상기 제3 단자를 전기적으로 연결하는 상기 도전성 분극 파티클들을 포함하는 추가 배선부 및 상기 추가 배선부를 절연하는 추가 절연부를 포함하는 추가 회로 배선을 더 포함하는 것을 특징으로 하는 회로 기판.
  5. 제1항에 있어서,
    상기 제1 단자로부터 상기 기판 몸체를 따라 연장된 제1 접속부 및 상기 제2 단자로부터 상기 기판 몸체를 따라 연장된 제2 접속부를 더 포함하고, 상기 배선부의 제1 단부는 상기 제1 접속부에 접속되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 제2 접속부에 접속된 것을 특징으로 하는 회로 기판.
  6. 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들 및 유동성 절연물이 혼합된 배선 물질로 기판 몸체의 제1 및 제2 단자들을 연결하여 예비 회로 배선을 형성하는 단계;
    상기 제1 단자에 상기 제1 극성을 갖는 제1 전원 및 상기 제2 단자에 상기 제2 극성을 갖는 제2 전원을 인가하여 상기 유동성 절연물 내에서 상기 도전성 분극 파티클들을 전기적으로 연결하여 상기 제1 및 제2 단자들과 전기적으로 연결된 배선부를 형성하는 단계; 및
    상기 유동성 절연물을 경화시켜 상기 배선부를 고정 및 절연하는 절연부를 형성하는 단계를 포함하는 것을 특징으로 하는 회로 배선의 제조 방법.
  7. 제6항에 있어서,
    상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)로 형성되는 것을 특징으로 하는 회로 배선의 제조 방법.
  8. 제6항에 있어서,
    상기 예비 회로 배선을 형성하는 단계는 프린팅 공정, 디스펜싱 공정 및 실크 스크린 프린팅 공정 중 어느 하나에 의하여 형성되는 것을 특징으로 하는 회로 배선의 제조 방법.
  9. 제6항에 있어서,
    상기 기판 몸체를 형성하는 단계는 상기 제1 단자로부터 상기 기판 몸체를 따라 연장된 제1 접속부 및 상기 제2 단자로부터 상기 기판 몸체를 따라 연장된 제2 접속부를 형성하는 단계를 포함하고, 상기 제1 접속부에는 상기 회로 배선의 제1 단부가 접속되고, 상기 제2 접속부에는 상기 제1 단부와 대향 하는 제2 단부가 접속되는 것을 특징으로 하는 회로 배선의 제조 방법.
  10. 본딩 패드들이 상면에 형성된 반도체 칩;
    상기 본딩 패드들과 이격 된 도전성 랜드 패턴들; 및
    제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들 을 전기적으로 연결하여 상기 각 본딩 패드들 및 상기 각 본딩 패드들과 대응하는 각 도전성 랜드 패턴들을 전기적으로 연결하는 배선부 및 상기 배선부를 절연하는 절연부를 갖는 회로 배선들을 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 각 랜드 패턴은 이방성 도전 필름(anisotropic conductive film)을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 각 랜드 패턴은 금속 플레이트를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 랜드 패턴은 상기 상면을 따라 연장된 접속부를 포함하고, 상기 회로 배선의 일측 단부는 상기 접속부와 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  15. 제10항에 있어서,
    상기 회로 배선들 중 적어도 2 개의 상기 회로 배선들은 상호 교차 되는 것을 특징으로 하는 반도체 패키지.
  16. 제10항에 있어서,
    상기 상면 상에 배치되며 상기 랜드 패턴을 노출하는 개구를 갖는 솔더 레지스트 패턴 및 노출된 상기 개구를 통해 상기 랜드 패턴에 접속된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 접속 부재는 도전볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제10항에 있어서,
    상기 랜드 패턴은 상기 반도체 칩 상에 배치된 것을 특징으로 하는 반도체 패키지.
  19. 제10항에 있어서,
    상기 상면과 대향 하는 하면 및 상기 상면과 연결된 측면들을 감싸는 몰딩 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 랜드 패턴들 중 일부 랜드 패턴들은 상기 반도체 칩 상에 배치되고, 상기 랜드 패턴들 중 나머지 랜드 패턴들은 상기 몰딩 부재 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  21. 제10항에 있어서,
    상기 각 랜드 패턴들과 대응하는 위치에 배치된 접속 패드를 갖는 기판; 및
    상기 접속 패드 및 상기 랜드 패턴들을 전기적으로 연결하는 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제21항에 있어서,
    상기 반도체 칩 및 상기 기판 사이에 형성된 갭에 채워진 갭 필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 접속 패드들을 갖는 기판;
    각각 패드들을 갖는 반도체 칩들 포함하는 반도체 칩 모듈; 및
    각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 각 반도체 칩들에 포함된 상기 각 패드 및 상기 각 패드에 대응하는 접속 패드를 전기적으로 연결하는 배선부 및 상기 배선부를 덮는 절연부를 갖는 회로 배선을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 반도체 칩들은 상기 각 반도체 칩들의 상기 각 패드들을 노출하기 위해 계단 형태로 적층 되는 것을 특징으로 하는 반도체 패키지.
  25. 제23항에 있어서,
    상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함하는 것을 특징으로 하는 반도체 패키지.
  26. 제23항에 있어서,
    상기 각 반도체 칩들의 측면에 배치되며 상기 각 반도체 칩들의 상면에 대하여 둔각으로 형성된 경사면을 갖는 가이드 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 접속 패드들을 갖는 기판;
    칩 선택 패드들이 노출된 반도체 칩들 포함하는 반도체 칩 모듈; 및
    각각 제1 극성 및 상기 제1 극성과 반대인 제2 극성을 갖는 도전성 분극 파티클들을 전기적으로 연결하여 상기 각 반도체 칩들에 포함된 상기 각 칩 선택 패드 및 상기 각 칩 선택 패드에 대응하는 접속 패드를 전기적으로 연결하는 배선부 및 상기 배선부를 덮는 절연부를 갖는 회로 배선을 포함하는 반도체 패키지.
  28. 제27항에 있어서,
    상기 반도체 칩들은 상기 각 반도체 칩에 형성된 상기 칩 선택 패드들을 노출하기 위해 계단 형태로 적층 된 것을 특징으로 하는 반도체 패키지.
  29. 제27항에 있어서,
    상기 각 도전성 분극 파티클들은 도전성 리얼러지컬 물질(conductive rhelogical material)을 포함하는 것을 특징으로 하는 반도체 패키지.
  30. 제27항에 있어서,
    상기 각 반도체 칩들의 측면에 배치되며, 상기 각 반도체 칩들의 상면에 대하여 둔각으로 형성된 경사면을 갖는 가이드 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  31. 제27항에 있어서,
    상기 각 반도체 칩은 데이터 패드, 상기 데이터 패드들과 전기적으로 연결된 데이터 재배선들 및 상기 데이터 패드를 관통하여 상기 데이터 재배선과 전기적으로 연결된 데이터 관통 전극을 더 포함하는 반도체 패키지.
  32. 제27항에 있어서,
    서로 다른 상기 반도체 칩들의 상기 칩 선택 패드들은 교차 되는 상기 회로 배선들에 의하여 하나의 칩 선택 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
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