JPH08279588A - 半導体集積回路装置及び半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置及び半導体集積回路装置の製造方法Info
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- JPH08279588A JPH08279588A JP7104799A JP10479995A JPH08279588A JP H08279588 A JPH08279588 A JP H08279588A JP 7104799 A JP7104799 A JP 7104799A JP 10479995 A JP10479995 A JP 10479995A JP H08279588 A JPH08279588 A JP H08279588A
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体集積回路装置及び半導体集積
回路装置の製造方法について、より小型化及び高密度化
し得るようにする。 【構成】本発明は、周端部にそれぞれ１つ又は複数の信
号入出力用の第１の電極１６が形成された各第１の配線
基板１４のうち、所定面の外部接続用電極１８が複数形
成された第１の配線基板１４を最下段に配置し、これら
各第１の配線基板１４をこの厚み方向に各第１の配線基
板１４間の絶縁を保持手段１５により保ちながら積層配
置させ、この積層配置された各第１の配線基板１４の周
側面に、各第１の電極１６にそれぞれ対応した位置に第
２の電極１７が設けられると共に、これら各第２の電極
１７のうち、対応するもの同士が導体パターンにより電
気的に接続された第２の配線基板１２を配置することに
より、各第１の配線基板１４の各第１の電極１６のう
ち、対応するもの同士を電気的に接続することができ
る。
回路装置の製造方法について、より小型化及び高密度化
し得るようにする。 【構成】本発明は、周端部にそれぞれ１つ又は複数の信
号入出力用の第１の電極１６が形成された各第１の配線
基板１４のうち、所定面の外部接続用電極１８が複数形
成された第１の配線基板１４を最下段に配置し、これら
各第１の配線基板１４をこの厚み方向に各第１の配線基
板１４間の絶縁を保持手段１５により保ちながら積層配
置させ、この積層配置された各第１の配線基板１４の周
側面に、各第１の電極１６にそれぞれ対応した位置に第
２の電極１７が設けられると共に、これら各第２の電極
１７のうち、対応するもの同士が導体パターンにより電
気的に接続された第２の配線基板１２を配置することに
より、各第１の配線基板１４の各第１の電極１６のう
ち、対応するもの同士を電気的に接続することができ
る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図９及び図１０） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （１）半導体集積回路装置の構成（図１〜図３） （２）半導体集積回路装置の製造工程（図４〜図６） （３）実施例の動作 （４）実施例の効果 （５）他の実施例（図７及び図８） 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体集積回路装置及び
半導体集積回路装置の製造方法に関し、例えば電子部品
が実装された配線基板をその厚み方向に一体に複数積層
配置されてなる半導体集積回路装置及びその製造方法に
適用して好適である。
半導体集積回路装置の製造方法に関し、例えば電子部品
が実装された配線基板をその厚み方向に一体に複数積層
配置されてなる半導体集積回路装置及びその製造方法に
適用して好適である。
【０００３】
【従来の技術】従来、この種の半導体集積回路装置とし
て、図９及び図１０に示すように構成されたものがあ
る。例えば図９に示す半導体集積回路装置１では、電子
部品２が実装されてなる配線基板３をこの配線基板３の
厚み方向（以下、これを単に厚み方向と呼ぶ）に複数積
層配置すると共に、これら各配線基板３の周側面に厚み
方向に延びる複数のI/Oピン４を所定間隔に配設するこ
とにより構成されている。
て、図９及び図１０に示すように構成されたものがあ
る。例えば図９に示す半導体集積回路装置１では、電子
部品２が実装されてなる配線基板３をこの配線基板３の
厚み方向（以下、これを単に厚み方向と呼ぶ）に複数積
層配置すると共に、これら各配線基板３の周側面に厚み
方向に延びる複数のI/Oピン４を所定間隔に配設するこ
とにより構成されている。
【０００４】この場合各配線基板３の周端部には、各周
端面にそれぞれ沿つて複数の電極５が配設されると共
に、これら各配線基板３の各電極５は対応するもの同士
が対応する I/Oピン４を介して電気的及び物理的に接続
されており、これにより各配線基板３がこれら各 I/Oピ
ン４によつて電気的及び物理的に一体化されている。ま
た各 I/Oピン４は、その先端部が最下段の配線基板３の
下側面よりも下方向に突出するように長さが選定されて
いる。これによりこの半導体集積回路装置１では、各 I
/Oピン４の先端部をそれぞれ基板の対応する電極に固定
するようにして基板上に実装することができると共に、
これら各 I/Oピン４をそれぞれ介して外部からの信号を
入出力させることができ、かくして各配線基板３上にそ
れぞれ実装された各電子部品２を動作させ得るようにな
されている。
端面にそれぞれ沿つて複数の電極５が配設されると共
に、これら各配線基板３の各電極５は対応するもの同士
が対応する I/Oピン４を介して電気的及び物理的に接続
されており、これにより各配線基板３がこれら各 I/Oピ
ン４によつて電気的及び物理的に一体化されている。ま
た各 I/Oピン４は、その先端部が最下段の配線基板３の
下側面よりも下方向に突出するように長さが選定されて
いる。これによりこの半導体集積回路装置１では、各 I
/Oピン４の先端部をそれぞれ基板の対応する電極に固定
するようにして基板上に実装することができると共に、
これら各 I/Oピン４をそれぞれ介して外部からの信号を
入出力させることができ、かくして各配線基板３上にそ
れぞれ実装された各電子部品２を動作させ得るようにな
されている。
【０００５】一方図１０の半導体集積回路装置６におい
ては、電子部品７が実装されてなる配線基板８をこの配
線基板８の厚み方向に複数積層配置すると共に、各配線
基板８の複数の電極（図示せず）を全て同一端面側に設
け、これら各電極からそれぞれ外方向に突出するように
複数の I/Oピン９を所定間隔に配設することにより構成
されている。これにより半導体集積回路装置６では、こ
れら各 I/Oピン９を介して外部から信号を入出力させる
ことによつて各配線基板８に実装された各電子部品を動
作させ得るようになされている。
ては、電子部品７が実装されてなる配線基板８をこの配
線基板８の厚み方向に複数積層配置すると共に、各配線
基板８の複数の電極（図示せず）を全て同一端面側に設
け、これら各電極からそれぞれ外方向に突出するように
複数の I/Oピン９を所定間隔に配設することにより構成
されている。これにより半導体集積回路装置６では、こ
れら各 I/Oピン９を介して外部から信号を入出力させる
ことによつて各配線基板８に実装された各電子部品を動
作させ得るようになされている。
【０００６】
【発明が解決しようとする課題】ところでかかる構成の
半導体集積回路装置１においては、高集積化による回路
規模の増加に伴い各 I/Oピン４を増加させようとした場
合、これら各 I/Oピン４の配設間隔をさらに狭間隔にす
ることは技術的に困難であり、このため各配線基板３を
大きくしなければならない問題がある。さらにこの種の
半導体集積回路装置１は、各 I/Oピン４の増加に伴いこ
の各 I/Oピン４間の接続箇所が増えるため、接続作業が
煩雑になる問題がある。
半導体集積回路装置１においては、高集積化による回路
規模の増加に伴い各 I/Oピン４を増加させようとした場
合、これら各 I/Oピン４の配設間隔をさらに狭間隔にす
ることは技術的に困難であり、このため各配線基板３を
大きくしなければならない問題がある。さらにこの種の
半導体集積回路装置１は、各 I/Oピン４の増加に伴いこ
の各 I/Oピン４間の接続箇所が増えるため、接続作業が
煩雑になる問題がある。
【０００７】本発明は以上の点を考慮してなされたもの
で、より小型化及び高密度化し得る半導体集積回路装置
及び半導体集積回路装置の製造方法を提案しようとする
ものである。
で、より小型化及び高密度化し得る半導体集積回路装置
及び半導体集積回路装置の製造方法を提案しようとする
ものである。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、電子部品が実装されてなる複数の
第１の配線基板をその厚み方向に一体に複数積層配置す
ることにより形成された半導体集積回路装置において、
各第１の配線基板の周端部の所定位置にそれぞれ１つ又
は複数形成された信号入出力用の第１の電極と、各第１
の配線基板を、これら各第１の配線基板間の絶縁を保ち
ながら保持する保持手段と、積層配置された各第１の配
線基板の周側面を覆うように配置され、各第１の配線基
板の各第１の電極にそれぞれ対応した位置に第２の電極
が設けられると共に、これら各第２の電極のうち、対応
するもの同士が導体パターンにより電気的に接続された
第２の配線基板と、各第１の配線基板のうち、最下段に
配置された第１の配線基板の所定面の所定位置に複数形
成された所定形状の外部接続用電極とを設ける。
め本発明においては、電子部品が実装されてなる複数の
第１の配線基板をその厚み方向に一体に複数積層配置す
ることにより形成された半導体集積回路装置において、
各第１の配線基板の周端部の所定位置にそれぞれ１つ又
は複数形成された信号入出力用の第１の電極と、各第１
の配線基板を、これら各第１の配線基板間の絶縁を保ち
ながら保持する保持手段と、積層配置された各第１の配
線基板の周側面を覆うように配置され、各第１の配線基
板の各第１の電極にそれぞれ対応した位置に第２の電極
が設けられると共に、これら各第２の電極のうち、対応
するもの同士が導体パターンにより電気的に接続された
第２の配線基板と、各第１の配線基板のうち、最下段に
配置された第１の配線基板の所定面の所定位置に複数形
成された所定形状の外部接続用電極とを設ける。
【０００９】
【作用】周端部の所定位置にそれぞれ１つ又は複数の信
号入出力用の第１の電極が形成された各第１の配線基板
のうち、所定面の所定位置に所定形状の外部接続用電極
が複数形成された第１の配線基板を最下段に配置して、
これら各第１の配線基板をこの厚み方向に各第１の配線
基板間の絶縁を保持手段により保ちながら積層配置さ
せ、さらにこの積層配置された各第１の配線基板の周側
面を覆うように、各第１の配線基板の各第１の電極にそ
れぞれ対応した位置に第２の電極が設けられると共に、
これら各第２の電極のうち、対応するもの同士が導体パ
ターンにより電気的に接続された第２の配線基板を配置
することにより、各第１の配線基板の各第１の電極のう
ち、対応するもの同士を電気的に接続することができ
る。
号入出力用の第１の電極が形成された各第１の配線基板
のうち、所定面の所定位置に所定形状の外部接続用電極
が複数形成された第１の配線基板を最下段に配置して、
これら各第１の配線基板をこの厚み方向に各第１の配線
基板間の絶縁を保持手段により保ちながら積層配置さ
せ、さらにこの積層配置された各第１の配線基板の周側
面を覆うように、各第１の配線基板の各第１の電極にそ
れぞれ対応した位置に第２の電極が設けられると共に、
これら各第２の電極のうち、対応するもの同士が導体パ
ターンにより電気的に接続された第２の配線基板を配置
することにより、各第１の配線基板の各第１の電極のう
ち、対応するもの同士を電気的に接続することができ
る。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１１】（１）半導体集積回路装置の構成 図１（Ａ）及び（Ｂ）において、１０は全体として実施
例による半導体集積回路装置を示し、本体部１１と、フ
レキシブル配線基板１２とで構成されている。本体部１
１においては、電子部品１３（例えばICチツプ）が実装
された多層配線基板１４をその厚み方向に複数積層配置
し、これら各多層配線基板１４をエポキシ樹脂１５で一
体に封止することにより形成されている。この場合各多
層配線基板１４の各周側面には、それぞれ信号入出力用
の端子１６が複数設けられている。
例による半導体集積回路装置を示し、本体部１１と、フ
レキシブル配線基板１２とで構成されている。本体部１
１においては、電子部品１３（例えばICチツプ）が実装
された多層配線基板１４をその厚み方向に複数積層配置
し、これら各多層配線基板１４をエポキシ樹脂１５で一
体に封止することにより形成されている。この場合各多
層配線基板１４の各周側面には、それぞれ信号入出力用
の端子１６が複数設けられている。
【００１２】一方フレキシブル配線基板１２において
は、その内側面に各多層配線基板１４の各端子部１６に
それぞれ対応させて複数の電極１７が設けられると共
に、これら各電極１７のうち対応するもの同士が導体パ
ターンにより電気的に接続されるように形成されてい
る。この場合フレキシブル配線基板１２は、本体部１１
の周側面に、この周側面を一周に亘つて覆うように、か
つ各電極１７がそれぞれ本体部１１の対応する各端子１
６と接触するように熱圧着等の手法により固着されてい
る。かくしてこの半導体集積回路装置１０では、各多層
配線基板１４の各端子１６とフレキシブル配線基板１２
の対応する各電極１７とが電気的に接続されることによ
り、このフレキシブル配線基板１２を介して各多層配線
基板１４の対応する各端子１６同士の導通をとることが
できるようになされている。
は、その内側面に各多層配線基板１４の各端子部１６に
それぞれ対応させて複数の電極１７が設けられると共
に、これら各電極１７のうち対応するもの同士が導体パ
ターンにより電気的に接続されるように形成されてい
る。この場合フレキシブル配線基板１２は、本体部１１
の周側面に、この周側面を一周に亘つて覆うように、か
つ各電極１７がそれぞれ本体部１１の対応する各端子１
６と接触するように熱圧着等の手法により固着されてい
る。かくしてこの半導体集積回路装置１０では、各多層
配線基板１４の各端子１６とフレキシブル配線基板１２
の対応する各電極１７とが電気的に接続されることによ
り、このフレキシブル配線基板１２を介して各多層配線
基板１４の対応する各端子１６同士の導通をとることが
できるようになされている。
【００１３】さらに本体部１１の下側面を形成する最下
段の多層配線基板１４の下面には、複数の外部接続用電
極１８がそれぞれ対応する位置に突出形成されていると
共に、これら各外部接続用電極１８がそれぞれこの多層
配線基板１４の対応する各端子１６と図示しない導体パ
ターンを介して電気的に接続されている。かくして半導
体集積回路装置１０では、これら各外部接続用電極１８
をそれぞれ図示しない基板の対応する電極に接合するこ
とによりこの基板上に所定状態に実装することができる
と共に、この状態において各多層配線基板１４がフレキ
シブル配線基板１２及び各外部接続用電極１８を介して
基板から信号を入力し、又は信号を出力し得るようにな
されている。
段の多層配線基板１４の下面には、複数の外部接続用電
極１８がそれぞれ対応する位置に突出形成されていると
共に、これら各外部接続用電極１８がそれぞれこの多層
配線基板１４の対応する各端子１６と図示しない導体パ
ターンを介して電気的に接続されている。かくして半導
体集積回路装置１０では、これら各外部接続用電極１８
をそれぞれ図示しない基板の対応する電極に接合するこ
とによりこの基板上に所定状態に実装することができる
と共に、この状態において各多層配線基板１４がフレキ
シブル配線基板１２及び各外部接続用電極１８を介して
基板から信号を入力し、又は信号を出力し得るようにな
されている。
【００１４】この実施例の場合、各多層配線基板１４の
各端子１６は、図２に示すように、スルーホールの手法
を用いて各多層配線基板１４の対応する周端部を半円柱
形状に切り欠き、この半円柱形状の切り欠きの内周面に
導電性金属膜１６Ａを付着させることにより形成されて
いる。一方フレキシブル配線基板１２の各電極１７は、
図３（Ａ）、（Ｂ）に示すように、各端子１６の凹形状
に対して挿着できるようにはんだ等によつて突出形状に
形成され（図３（Ａ））、さらにこれら各電極１７のう
ち、対応するもの同士が導体パターンにより電気的に接
続されている（図３（Ｂ））。
各端子１６は、図２に示すように、スルーホールの手法
を用いて各多層配線基板１４の対応する周端部を半円柱
形状に切り欠き、この半円柱形状の切り欠きの内周面に
導電性金属膜１６Ａを付着させることにより形成されて
いる。一方フレキシブル配線基板１２の各電極１７は、
図３（Ａ）、（Ｂ）に示すように、各端子１６の凹形状
に対して挿着できるようにはんだ等によつて突出形状に
形成され（図３（Ａ））、さらにこれら各電極１７のう
ち、対応するもの同士が導体パターンにより電気的に接
続されている（図３（Ｂ））。
【００１５】かくして半導体集積回路装置１０では、フ
レキシブル配線基板１２の内側面を本体部１１の周側面
に接触するように配置することによつて、各電極１７が
それぞれ対応する各多層配線基板１４の各端子１６と嵌
合することにより、本体部１１に対するフレキシブル配
線基板１２の位置合わせを容易に行い得るようになされ
ている。
レキシブル配線基板１２の内側面を本体部１１の周側面
に接触するように配置することによつて、各電極１７が
それぞれ対応する各多層配線基板１４の各端子１６と嵌
合することにより、本体部１１に対するフレキシブル配
線基板１２の位置合わせを容易に行い得るようになされ
ている。
【００１６】またこの実施例の場合、電子部品１３を多
層配線基板１４上に実装させる実装方法としては、フリ
ツプチツプ接合が用いられている。さらに外部接続用電
極１８は、ボールグリツドアレイで用いられているよう
に球状の電極（以下、これをバンプと呼ぶ）により形成
されるようになされている。
層配線基板１４上に実装させる実装方法としては、フリ
ツプチツプ接合が用いられている。さらに外部接続用電
極１８は、ボールグリツドアレイで用いられているよう
に球状の電極（以下、これをバンプと呼ぶ）により形成
されるようになされている。
【００１７】（２）半導体集積回路装置の製造工程 ここで、実際上この半導体集積回路装置１０は、図４
（Ａ）〜図６に示す以下の手順により製造することがで
きる。すなわち、まず図４（Ａ）に示すように、電子部
品１３が実装された複数の多層配線基板１４のなかから
１つの多層配線基板１４の底面の所定位置に、はんだ等
でなるバンプを突出形成することにより複数の外部接続
用電極１８を形成する。
（Ａ）〜図６に示す以下の手順により製造することがで
きる。すなわち、まず図４（Ａ）に示すように、電子部
品１３が実装された複数の多層配線基板１４のなかから
１つの多層配線基板１４の底面の所定位置に、はんだ等
でなるバンプを突出形成することにより複数の外部接続
用電極１８を形成する。
【００１８】次いで図４（Ｂ）に示すように、各多層配
線基板１４を、底面に外部接続用電極１８が形成された
多層配線基板１４が最下段に位置するように、かつ各多
層配線基板１４がそれぞれ所定間隔を介してその厚み方
向に順次位置するように固定保持した後、最上段の多層
配線基板１４を除く各多層配線基板１４上にそれぞれ実
装された各電子部品１３上にエポキシ樹脂等でなる接着
剤１９を塗布することにより、各多層配線基板１４を仮
固定する。
線基板１４を、底面に外部接続用電極１８が形成された
多層配線基板１４が最下段に位置するように、かつ各多
層配線基板１４がそれぞれ所定間隔を介してその厚み方
向に順次位置するように固定保持した後、最上段の多層
配線基板１４を除く各多層配線基板１４上にそれぞれ実
装された各電子部品１３上にエポキシ樹脂等でなる接着
剤１９を塗布することにより、各多層配線基板１４を仮
固定する。
【００１９】続いて図５（Ａ）に示すように、最下段に
配置された多層配線基板１４の底面が露出するように、
エポキシ樹脂１５によつてこれら各多層配線基板１４を
一体に封止（以下これをモールドと呼ぶ）し、次いでエ
ポキシ樹脂１５が硬化した後に周側面を研磨することに
より図５（Ｂ）に示すように、これら各多層配線基板１
４の周側面にそれぞれ形成された複数の端子１６を露出
させるようにして本体部１１を形成する。
配置された多層配線基板１４の底面が露出するように、
エポキシ樹脂１５によつてこれら各多層配線基板１４を
一体に封止（以下これをモールドと呼ぶ）し、次いでエ
ポキシ樹脂１５が硬化した後に周側面を研磨することに
より図５（Ｂ）に示すように、これら各多層配線基板１
４の周側面にそれぞれ形成された複数の端子１６を露出
させるようにして本体部１１を形成する。
【００２０】続いて図６に示すように、本体部１１の周
側面に、各端子１６にそれぞれ対応させて電極１７が形
成されたフレキシブル配線基板１２を配置すると共に、
その後このフレキシブル配線基板１２を熱圧着等の手法
により固着することにより、各端子１６と各電極１７を
接続させるようにして半導体集積回路装置１０を形成す
る。かくしてこの製造手順によつて各多層配線基板１４
の各端子１６とフレキシブル配線基板１２の対応する各
電極１７とが電気的に接続され、さらにこのフレキシブ
ル配線基板１２を介して各多層配線基板１４の対応する
各端子１６同士の導通をとることができるようになされ
た半導体集積回路装置１０を形成できる。
側面に、各端子１６にそれぞれ対応させて電極１７が形
成されたフレキシブル配線基板１２を配置すると共に、
その後このフレキシブル配線基板１２を熱圧着等の手法
により固着することにより、各端子１６と各電極１７を
接続させるようにして半導体集積回路装置１０を形成す
る。かくしてこの製造手順によつて各多層配線基板１４
の各端子１６とフレキシブル配線基板１２の対応する各
電極１７とが電気的に接続され、さらにこのフレキシブ
ル配線基板１２を介して各多層配線基板１４の対応する
各端子１６同士の導通をとることができるようになされ
た半導体集積回路装置１０を形成できる。
【００２１】（３）実施例の動作 以上の構成において、この半導体集積回路装置１０で
は、まず電子部品１３が実装された複数の多層配線基板
１４のなかから１つの多層配線基板１４の底面に複数の
外部接続用電極１８を形成し（図４（Ａ））、次いで各
多層配線基板１４を、底面に外部接続用電極１８が形成
された多層配線基板１４が最下段に位置し、かつ各多層
配線基板１４がそれぞれ所定間隔を介してその厚み方向
に順次位置するように固定保持した後、最上段の多層配
線基板１４を除く各多層配線基板１４上にそれぞれ実装
された各電子部品１３上に接着剤１９を塗布することに
より、各多層配線基板１４を仮固定する（図４
（Ｂ））。
は、まず電子部品１３が実装された複数の多層配線基板
１４のなかから１つの多層配線基板１４の底面に複数の
外部接続用電極１８を形成し（図４（Ａ））、次いで各
多層配線基板１４を、底面に外部接続用電極１８が形成
された多層配線基板１４が最下段に位置し、かつ各多層
配線基板１４がそれぞれ所定間隔を介してその厚み方向
に順次位置するように固定保持した後、最上段の多層配
線基板１４を除く各多層配線基板１４上にそれぞれ実装
された各電子部品１３上に接着剤１９を塗布することに
より、各多層配線基板１４を仮固定する（図４
（Ｂ））。
【００２２】続いてエポキシ樹脂１５によつてこれら各
多層配線基板１４を一体にモールドし（図５（Ａ））、
次いでこれら各多層配線基板１４の周側面にそれぞれ形
成された各端子１６を露出させて本体部１１を形成する
（図５（Ｂ））。続いて本体部１１の周側面に、フレキ
シブル配線基板１２を配置して固着することにより、各
端子１６と各電極１７を接続して半導体集積回路装置１
０を形成する（図６）。
多層配線基板１４を一体にモールドし（図５（Ａ））、
次いでこれら各多層配線基板１４の周側面にそれぞれ形
成された各端子１６を露出させて本体部１１を形成する
（図５（Ｂ））。続いて本体部１１の周側面に、フレキ
シブル配線基板１２を配置して固着することにより、各
端子１６と各電極１７を接続して半導体集積回路装置１
０を形成する（図６）。
【００２３】この場合この半導体集積回路装置１０で
は、周側面にフレキシブル配線基板１２を配置させるこ
とによつて積層配置された各多層配線基板１４間を導通
させるようにすることにより、各多層配線基板１４間を
接続するための配線が短かくでき、かくしてこの配線の
高周波特性を向上させることができる。
は、周側面にフレキシブル配線基板１２を配置させるこ
とによつて積層配置された各多層配線基板１４間を導通
させるようにすることにより、各多層配線基板１４間を
接続するための配線が短かくでき、かくしてこの配線の
高周波特性を向上させることができる。
【００２４】またこのフレキシブル配線基板１２を用い
るようにしたことにより、各多層配線基板１４間を容易
に接続できるため、接続時間が従来に比べて短縮でき生
産性を向上させることができ、かくして各多層配線基板
１４が増えても同様に容易に各多層配線基板１４間を接
続することができる。
るようにしたことにより、各多層配線基板１４間を容易
に接続できるため、接続時間が従来に比べて短縮でき生
産性を向上させることができ、かくして各多層配線基板
１４が増えても同様に容易に各多層配線基板１４間を接
続することができる。
【００２５】さらに各多層配線基板１４の周側面にスル
ーホールによつて各端子１６を形成させるようにしたこ
とにより、この各端子１６の形成間隔を従来の I/Oピン
に比べて狭く形成でき、かくして高集積化に伴い回路規
模が増加しても各多層配線基板１４を大きくさせること
を必要とせずに各端子１６を増加させることができる。
ーホールによつて各端子１６を形成させるようにしたこ
とにより、この各端子１６の形成間隔を従来の I/Oピン
に比べて狭く形成でき、かくして高集積化に伴い回路規
模が増加しても各多層配線基板１４を大きくさせること
を必要とせずに各端子１６を増加させることができる。
【００２６】（４）実施例の効果 以上の構成によれば、半導体集積回路装置１０におい
て、周側面に複数の端子１６が設けられ、かつ電子部品
１３が実装されてなる多層配線基板１４をこの厚み方向
に複数積層配置してエポキシ樹脂１５で一体に封止し、
さらに最下段に配置された多層配線基板１４の底面に外
部接続用電極１８が形成された本体部１１の周側面を一
周に亘つて覆うように、各多層配線基板１４の各端子１
６にそれぞれ対応した位置に複数の電極１７が設けられ
ると共に、これら各電極１７のうち、対応するもの同士
が導体パターンにより電気的に接続されたフレキシブル
配線基板１２を配置したことにより、各多層配線基板１
４の各端子１６のうち、対応するもの同士を電気的に接
続することができ、かくしてより小型化及び高密度化し
得る半導体集積回路装置及び半導体集積回路装置の製造
方法が実現できる。
て、周側面に複数の端子１６が設けられ、かつ電子部品
１３が実装されてなる多層配線基板１４をこの厚み方向
に複数積層配置してエポキシ樹脂１５で一体に封止し、
さらに最下段に配置された多層配線基板１４の底面に外
部接続用電極１８が形成された本体部１１の周側面を一
周に亘つて覆うように、各多層配線基板１４の各端子１
６にそれぞれ対応した位置に複数の電極１７が設けられ
ると共に、これら各電極１７のうち、対応するもの同士
が導体パターンにより電気的に接続されたフレキシブル
配線基板１２を配置したことにより、各多層配線基板１
４の各端子１６のうち、対応するもの同士を電気的に接
続することができ、かくしてより小型化及び高密度化し
得る半導体集積回路装置及び半導体集積回路装置の製造
方法が実現できる。
【００２７】（５）他の実施例 なお上述の実施例においては、積層配置された各多層配
線基板１４をモールドした後に周側面にフレキシブル配
線基板１２を配置させるようにした場合について述べた
が、本発明はこれに限らず、図７（Ａ）、（Ｂ）に示す
ように、各多層配線基板１４を接着剤１９によつて仮固
定させ、次いで周側面にフレキシブル配線基板１２を配
置させた（図７（Ａ））後に、モールドする（図７
（Ｂ））ようにしても良い。
線基板１４をモールドした後に周側面にフレキシブル配
線基板１２を配置させるようにした場合について述べた
が、本発明はこれに限らず、図７（Ａ）、（Ｂ）に示す
ように、各多層配線基板１４を接着剤１９によつて仮固
定させ、次いで周側面にフレキシブル配線基板１２を配
置させた（図７（Ａ））後に、モールドする（図７
（Ｂ））ようにしても良い。
【００２８】また上述の実施例においては、本体部１１
の上面がエポキシ樹脂１５となるようにモールドさせる
ようにした場合について述べたが、本発明はこれに限ら
ず、図８に示すように、本体部１１の上面のエポキシ樹
脂上にアルミ等の放熱性の良い金属板２０を配置させる
ようにしても良く、これにより半導体集積回路装置１０
の放熱特性を向上させることができる。
の上面がエポキシ樹脂１５となるようにモールドさせる
ようにした場合について述べたが、本発明はこれに限ら
ず、図８に示すように、本体部１１の上面のエポキシ樹
脂上にアルミ等の放熱性の良い金属板２０を配置させる
ようにしても良く、これにより半導体集積回路装置１０
の放熱特性を向上させることができる。
【００２９】さらに上述の実施例においては、各第１の
配線基板の周端部の所定位置にそれぞれ１つ又は複数形
成された信号入出力用の第１の電極として、半円柱形状
に切り欠いた形状に形成された端子１６を用いるように
した場合について述べたが、本発明はこれに限らず、三
角柱形状の切り欠き等の種々の形状でなる第１の電極を
用いるようにしても良い。
配線基板の周端部の所定位置にそれぞれ１つ又は複数形
成された信号入出力用の第１の電極として、半円柱形状
に切り欠いた形状に形成された端子１６を用いるように
した場合について述べたが、本発明はこれに限らず、三
角柱形状の切り欠き等の種々の形状でなる第１の電極を
用いるようにしても良い。
【００３０】さらに上述の実施例においては、各第１の
配線基板を、当該各第１の配線基板間の絶縁を保ちなが
ら保持する保持手段として、エポキシ樹脂を用いるよう
にした場合について述べたが、本発明はこれに限らず、
要は各第１の配線基板を、当該各第１の配線基板間の絶
縁を保ちながら保持し得れば種々の保持手段を用いるよ
うにしても良い。
配線基板を、当該各第１の配線基板間の絶縁を保ちなが
ら保持する保持手段として、エポキシ樹脂を用いるよう
にした場合について述べたが、本発明はこれに限らず、
要は各第１の配線基板を、当該各第１の配線基板間の絶
縁を保ちながら保持し得れば種々の保持手段を用いるよ
うにしても良い。
【００３１】さらに上述の実施例においては、積層配置
された各第１の配線基板の周側面を覆うように配置さ
れ、各第１の配線基板の各第１の電極にそれぞれ対応し
た位置に第２の電極が設けられると共に、当該各第２の
電極のうち、対応するもの同士が導体パターンにより電
気的に接続された第２の配線基板として、フレキシブル
配線基板１２を用いるようにした場合について述べた
が、本発明はこれに限らず、本体部１１の各周端面毎に
配置されるようにした多層配線基板等の種々の配線基板
を用いるようにしても良い。
された各第１の配線基板の周側面を覆うように配置さ
れ、各第１の配線基板の各第１の電極にそれぞれ対応し
た位置に第２の電極が設けられると共に、当該各第２の
電極のうち、対応するもの同士が導体パターンにより電
気的に接続された第２の配線基板として、フレキシブル
配線基板１２を用いるようにした場合について述べた
が、本発明はこれに限らず、本体部１１の各周端面毎に
配置されるようにした多層配線基板等の種々の配線基板
を用いるようにしても良い。
【００３２】さらに上述の実施例においては、各第１の
配線基板のうち、最下段に配置された第１の配線基板の
所定面の所定位置に複数形成された所定形状の外部接続
用電極として、はんだ等を突出形成してなる外部接続用
電極１８を用いるようにした場合について述べたが、本
発明はこれに限らず、種々の形状及び導電性材料でなる
外部接続用電極を用いるようにしても良い。
配線基板のうち、最下段に配置された第１の配線基板の
所定面の所定位置に複数形成された所定形状の外部接続
用電極として、はんだ等を突出形成してなる外部接続用
電極１８を用いるようにした場合について述べたが、本
発明はこれに限らず、種々の形状及び導電性材料でなる
外部接続用電極を用いるようにしても良い。
【００３３】さらに上述の実施例においては、各多層配
線基板１４上に実装された複数の電子部品１３をフリツ
プチツプ接合によつて接合させるようにした場合につい
て述べたが、本発明はこれに限らず、実装対象の電子部
品１３がICチツプの場合にはワイヤボンデイング法又は
TAB（Tape Automated Bonding）法等でも良く、さらに
電子部品１３が QFP(Quad Flat Package）型半導体集積
回路等の半導体集積回路の場合には、これら半導体集積
回路の複数の端子をはんだによつて基板に接続する方法
等、実装対象の電子部品１３の種類等に応じて種々の接
続方法を用いるようにしても良い。
線基板１４上に実装された複数の電子部品１３をフリツ
プチツプ接合によつて接合させるようにした場合につい
て述べたが、本発明はこれに限らず、実装対象の電子部
品１３がICチツプの場合にはワイヤボンデイング法又は
TAB（Tape Automated Bonding）法等でも良く、さらに
電子部品１３が QFP(Quad Flat Package）型半導体集積
回路等の半導体集積回路の場合には、これら半導体集積
回路の複数の端子をはんだによつて基板に接続する方法
等、実装対象の電子部品１３の種類等に応じて種々の接
続方法を用いるようにしても良い。
【００３４】
【発明の効果】上述のように本発明によれば、周端部の
所定位置にそれぞれ１つ又は複数の信号入出力用の第１
の電極が形成された各第１の配線基板のうち、所定面の
所定位置に所定形状の外部接続用電極が複数形成された
第１の配線基板を最下段に配置して、これら各第１の配
線基板をこの厚み方向に各第１の配線基板間の絶縁を保
持手段により保ちながら積層配置させ、さらにこの積層
配置された各第１の配線基板の周側面を覆うように、各
第１の配線基板の各第１の電極にそれぞれ対応した位置
に第２の電極が設けられると共に、これら各第２の電極
のうち、対応するもの同士が導体パターンにより電気的
に接続された第２の配線基板を配置することにより、各
第１の配線基板の各第１の電極のうち、対応するもの同
士を電気的に接続することができ、かくしてより小型化
及び高密度化し得る半導体集積回路装置及び半導体集積
回路装置の製造方法が実現できる。
所定位置にそれぞれ１つ又は複数の信号入出力用の第１
の電極が形成された各第１の配線基板のうち、所定面の
所定位置に所定形状の外部接続用電極が複数形成された
第１の配線基板を最下段に配置して、これら各第１の配
線基板をこの厚み方向に各第１の配線基板間の絶縁を保
持手段により保ちながら積層配置させ、さらにこの積層
配置された各第１の配線基板の周側面を覆うように、各
第１の配線基板の各第１の電極にそれぞれ対応した位置
に第２の電極が設けられると共に、これら各第２の電極
のうち、対応するもの同士が導体パターンにより電気的
に接続された第２の配線基板を配置することにより、各
第１の配線基板の各第１の電極のうち、対応するもの同
士を電気的に接続することができ、かくしてより小型化
及び高密度化し得る半導体集積回路装置及び半導体集積
回路装置の製造方法が実現できる。
【図１】本発明の一実施例による半導体集積回路装置の
構成を示す概略図である。
構成を示す概略図である。
【図２】各多層配線基板の周側面に形成された端子を示
す概略図である。
す概略図である。
【図３】各多層配線基板間を導通させるためのフレキシ
ブル配線基板を示す概略図である。
ブル配線基板を示す概略図である。
【図４】本発明の一実施例による半導体集積回路装置の
製造工程を示す概略図である。
製造工程を示す概略図である。
【図５】本発明の一実施例による半導体集積回路装置の
製造工程を示す概略図である。
製造工程を示す概略図である。
【図６】本発明の一実施例による半導体集積回路装置の
製造工程を示す概略図である。
製造工程を示す概略図である。
【図７】他の実施例による半導体集積回路装置の製造工
程を示す概略図である。
程を示す概略図である。
【図８】他の実施例による半導体集積回路装置の構成を
示す概略図である。
示す概略図である。
【図９】従来の半導体集積回路装置の構成を示す概略図
である。
である。
【図１０】従来の半導体集積回路装置の構成を示す概略
図である。
図である。
【符号の説明】 １、６、１０……半導体集積回路装置、２、７、１３…
…電子部品、３、８、……配線基板、４、９……I/O ピ
ン、５、１７……電極、１１……本体部、１２……フレ
キシブル配線基板、１４……多層配線基板、１５……エ
ポキシ樹脂、１６……端子、１６Ａ……導電性金属膜、
１８……外部接続用電極、１９……接着剤、２０……金
属板。
…電子部品、３、８、……配線基板、４、９……I/O ピ
ン、５、１７……電極、１１……本体部、１２……フレ
キシブル配線基板、１４……多層配線基板、１５……エ
ポキシ樹脂、１６……端子、１６Ａ……導電性金属膜、
１８……外部接続用電極、１９……接着剤、２０……金
属板。
Claims (6)
- 【請求項１】電子部品が実装されてなる複数の第１の配
線基板をその厚み方向に一体に複数積層配置することに
より形成された半導体集積回路装置において、 各上記第１の配線基板の周端部の所定位置にそれぞれ１
つ又は複数形成された信号入出力用の第１の電極と、 各上記第１の配線基板を、当該各第１の配線基板間の絶
縁を保ちながら保持する保持手段と、 積層配置された各上記第１の配線基板の周側面を覆うよ
うに配置され、各上記第１の配線基板の各上記第１の電
極にそれぞれ対応した位置に第２の電極が設けられると
共に、当該各上記第２の電極のうち、対応するもの同士
が導体パターンにより電気的に接続された第２の配線基
板と、 各上記第１の配線基板のうち、最下段に配置された上記
第１の配線基板の所定面に複数形成された所定形状の外
部接続用電極とを具え、 各上記第１の配線基板の各上記第１の電極のうち、対応
するもの同士が電気的に接続されることにより、各上記
第１の配線基板が各上記第２の配線基板及び上記外部接
続用電極を介して信号を入力し、又は信号を出力するこ
とを特徴とする半導体集積回路装置。 - 【請求項２】最上段に配置された上記第１の配線基板の
上部に上記絶縁手段を介して配置された放熱部材を具え
ることを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】各上記第１の電極は、凹状に形成され、 各上記第２の電極は、凸状に形成されたことを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項４】上記保持手段は、絶縁性の樹脂でなること
を特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項５】電子部品が実装された第１の配線基板がそ
の厚み方向に一体に複数積層配置されてなる半導体集積
回路装置の製造方法において、 各上記第１の配線基板の周端部に１つ又は複数の信号入
出力用の第１の電極をそれぞれ形成する第１の工程と、 各上記第１の配線基板のうち、最下段に配置される上記
第１の配線基板の所定面に所定形状の外部接続用電極を
１つ又は複数形成すると共に、各上記外部接続用電極及
び各上記第１の配線基板の各上記第１の電極が露出する
ように、各上記第１の配線基板を上記厚み方向に各上記
第１の配線基板の絶縁を保ちながら、一体化する第２の
工程と、 一体化された各上記第１の配線基板の周側面を覆うよう
に、各上記第１の配線基板の各上記第１の電極にそれぞ
れ対応させて複数の第２の電極が設けられた第２の配線
基板を配置することにより各上記第１の配線基板間を電
気的に接続する第３の工程とを具えることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項６】上記第２の工程では、 各上記外部接続用電極及び各上記第１の配線基板の各上
記第１の電極が露出するように、絶縁性の樹脂により一
体に封止することを特徴とする請求項５に記載の半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10479995A JP3656861B2 (ja) | 1995-04-05 | 1995-04-05 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10479995A JP3656861B2 (ja) | 1995-04-05 | 1995-04-05 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279588A true JPH08279588A (ja) | 1996-10-22 |
| JP3656861B2 JP3656861B2 (ja) | 2005-06-08 |
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ID=14390495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10479995A Expired - Fee Related JP3656861B2 (ja) | 1995-04-05 | 1995-04-05 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3656861B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226782B1 (ko) * | 1996-12-06 | 1999-10-15 | 김영환 | 반도체 패키지의 구조 |
| JP2003015072A (ja) * | 2001-07-05 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 回転多面鏡 |
| JP2006066729A (ja) * | 2004-08-27 | 2006-03-09 | Toshiba Corp | 回路基板モジュールとその製造方法 |
| US7262455B2 (en) | 2000-09-29 | 2007-08-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and nonvolatile semiconductor memory system |
| JP2007266572A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | スタック型半導体パッケージ |
| JPWO2006082620A1 (ja) * | 2005-01-31 | 2008-08-07 | スパンション エルエルシー | 積層型半導体装置及び積層型半導体装置の製造方法 |
| JP2011103931A (ja) * | 2009-11-12 | 2011-06-02 | Olympus Corp | 積層実装構造体 |
| JP2012156528A (ja) * | 2012-03-22 | 2012-08-16 | Spansion Llc | 積層型半導体装置及び積層型半導体装置の製造方法 |
-
1995
- 1995-04-05 JP JP10479995A patent/JP3656861B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4991518B2 (ja) * | 2005-01-31 | 2012-08-01 | スパンション エルエルシー | 積層型半導体装置及び積層型半導体装置の製造方法 |
| JP2007266572A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | スタック型半導体パッケージ |
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| US8437144B2 (en) | 2009-11-12 | 2013-05-07 | Olympus Corporation | Laminate mount assembly |
| JP2012156528A (ja) * | 2012-03-22 | 2012-08-16 | Spansion Llc | 積層型半導体装置及び積層型半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050303 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |