JP2007266572A - スタック型半導体パッケージ - Google Patents

スタック型半導体パッケージ Download PDF

Info

Publication number
JP2007266572A
JP2007266572A JP2006335334A JP2006335334A JP2007266572A JP 2007266572 A JP2007266572 A JP 2007266572A JP 2006335334 A JP2006335334 A JP 2006335334A JP 2006335334 A JP2006335334 A JP 2006335334A JP 2007266572 A JP2007266572 A JP 2007266572A
Authority
JP
Japan
Prior art keywords
semiconductor package
stacked
substrate
packages
vias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006335334A
Other languages
English (en)
Other versions
JP5127213B2 (ja
Inventor
Young Hy Jung
永 熙 鄭
Chan Sun Lee
讚 ▲スン▼ 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007266572A publication Critical patent/JP2007266572A/ja
Application granted granted Critical
Publication of JP5127213B2 publication Critical patent/JP5127213B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】製造費用及び不良発生率を抑え、小型化を実現したスタック型半導体パッケージを提供する。
【解決手段】回路パターン３、１３を有する基板２、２０上に半導体チップ１、１１が取り付けられた構造を有し、側面に複数の貫通ビアが形成され、互いに積層された少なくとも２つの半導体パッケージ１０、２０と、積層された半導体パッケージ１０、２０の、重なるように配置された複数の前記貫通ビアに取り付けられて、半導体パッケージ１０、２０間を電気的に接続する複数の電気的接続部材５０と、最も下側の半導体パッケージ１０の基板２の下部表面に形成されたソルダボール３０とを備え、一方の半導体パッケージ１０の各々の前記貫通ビアが、積層された他方の半導体パッケージ２０の対応する前記貫通ビアに整列され、積層された半導体パッケージ１０、２０の側面に連続した貫通ビアを形成する。
【選択図】図２

Description

本発明は、半導体パッケージに関し、より詳しくは、貫通ビア接続（ｔｈｒｏｕｇｈ−ｖｉａ ｃｏｎｎｅｃｔｉｏｎ）を用いたスタック型半導体パッケージに関する。
半導体集積回路のパッケージング技術は、さらなる小型化及びより高い実装の信頼性に対する要求を満足させるために持続的に発展してきた。例えば、小型化に対する要求は、半導体パッケージのサイズを、半導体チップに匹敵するサイズに小型化し、実装の信頼性に対する要求は、半導体パッケージの実装工程の効率性、及び実装後の機械的・電気的信頼性を向上させることができるパッケージング技術の重要性を浮き彫りにした。
また、電気・電子製品の小型化と共に高性能化が要求されることによって、スタック（ｓｔａｃｋ）技術が提案され、現在、多様な形態で開発されている。半導体技術において“スタック”とは、少なくとも２つの半導体チップ又は半導体パッケージを積層することであり、このようなスタック技術によれば、例えば、２つの２５６ＭのＤＲＡＭをスタックして５１２ＭのＤＲＡＭを構成することができる。また、スタック型半導体パッケージは、メモリ容量の増大は勿論、実装面積当たりのメモリ容量の増大によって、高い実装密度を実現することができるため、近年、このようなスタック型半導体パッケージに関する研究及び開発が加速している。
図１は、ＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体パッケージ（以下、単にパッケージとも記す）がスタックされた従来のスタックパッケージを示す断面図である。
図１に示すように、２つのＦＢＧＡタイプのパッケージ１０、２０が、２枚の印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：以下、ＰＣＢと記す）２２、２４を用いてスタックされており、２つのパッケージ１０、２０は、下側に配置されたパッケージ１０周縁部の近傍に配置され、２枚のＰＣＢ２２、２４間に介挿されたコネクションウォール（ｃｏｎｎｅｃｔｉｏｎ ｗａｌｌ）２６により、互いに電気的に接続されている。
ここで、パッケージ１０、２０の各々は、基板２、１２上に半導体チップ１、１１が取り付けられ、各々の基板２、１２の電極端子（図示せず）と、各々の半導体チップ１、１１のボンディングパッド１ａ、１１ａとが、例えば、ボンディングワイヤ４、１４により電気的に接続され、ボンディングワイヤ４、１４及び半導体チップ１、１１を含み基板２、１２の上部表面が封止剤５、１５で封止され、各々の基板２、１２の下部表面にソルダボール６、１６が取り付けられた構造を有する。
各々のパッケージ１０、２０は、ソルダボール６、１６により各々対応するＰＣＢ２２、２４上に機械的に取り付けられ、併せて、ＰＣＢ２２、２４の各々の回路パターン２３、２５と電気的に接続される。
そして、下側に配置されたＰＣＢ２２の下部表面には、外部回路、即ち、マザーボード（ｍｏｔｈｅｒ ｂｏａｒｄ）上への実装のためのソルダボール２８が取り付けられる。
しかしながら、従来技術に係るスタック型半導体パッケージでは、スタックされたパッケージ間の電気的接続のために、少なくとも２枚のＰＣＢ２２、２４及びコネクションウォール２６が必要となるので、これによって、製造費用及び不良発生率が増大するという問題がある。
また、このような従来技術に係るスタック型半導体パッケージでは、２つのパッケージを互いにスタックした構造であるので、小型化に限界があるという問題がある。
さらに、従来技術に係るスタック型半導体パッケージでは、ＰＣＢ２２、２４間を接続するコネクションウォール２６を使用しているので、コネクションウォール２６を配置するための空間が必要であるために、全体の大きさを縮小することが困難であり、これによって、実装面積を減少させることが困難であるという問題がある。
従って、本発明は、上記した従来技術の問題を解決するために案出されたものであり、その目的は、製造費用及び不良発生率を抑えることができるスタック型半導体パッケージを提供することにある。
また、本発明の他の目的は、従来よりも小型のスタック型半導体パッケージを提供することにある。
また、本発明の更なる他の目的は、不要な空間を除去することによって、従来よりも全体の大きさ及び実装面積を縮小したスタック型半導体パッケージを提供することにある。
上記目的を達成するために、本発明に係るスタック型半導体パッケージは、回路パターンを有する基板上に半導体チップが取り付けられた構造を有し、側面に複数の貫通ビア（ｔｈｒｏｕｇｈ−ｖｉａ）が形成され、互いに積層された少なくとも２つの半導体パッケージと、積層された前記半導体パッケージの、重なるように配置された複数の前記貫通ビアに取り付けられて、前記半導体パッケージ間を電気的に接続する複数の電気的接続部材と、最も下側の前記半導体パッケージの基板の下部表面に形成されたソルダボールとを備え、一方の半導体パッケージの各々の前記貫通ビアが、積層された他方の半導体パッケージの対応する前記貫通ビアに整列され、積層された前記半導体パッケージの側面に連続した貫通ビアを形成することを特徴とする。
前記半導体パッケージの各々は、前記回路パターンを有する前記基板と、前記基板上に取り付けられ、前記基板と電気的に接続された前記半導体チップと、前記半導体チップを含む前記基板の上部表面を封止する封止剤と、前記基板を含む前記封止剤の側面に形成された複数の前記貫通ビアとをさらに備えることができる。
また、前記半導体チップと前記基板とは、ボンディングワイヤ又はソルダバンプにより電気的に接続されることができる。
また、前記貫通ビアの表面は、めっきされることができる。
前記貫通ビアの表面が、銅でめっきされることができる。
前記電気的接続部材が、導電性リードであることができる。
前記電気的接続部材が、ソルダにより前記貫通ビアに取り付けられることができる。
前記基板の前記回路パターンが前記貫通ビアにより露出され、前記電気的接続部材と電気的に接続されることができる。
２つ〜４つの前記半導体パッケージが互いにスタックされることができる。
本発明によれば、各半導体パッケージの側面に貫通ビアを形成した後、スタックされたパッケージの貫通ビア内に導電性リードを形成することによって、スタックされたパッケージ間の電気的接続を実現することができる。従って、本発明によれば、スタックされたパッケージ間の電気的接続のために余分な空間を必要とせず、高価なＰＣＢ及びコネクションウォールによる電気的接続手段を必要としないので、スタック型半導体パッケージの小型化の実現は勿論、その製造費用及び不良発生率を抑えることができる。
以下、添付の図面を参照して、本発明の実施形態を詳細に説明する。尚、以下の説明及び図面において、同じ符号は同じ又は類似の構成要素を示すこととし、よって、同じ又は類似の構成要素に関する説明を省略する。
まず、本発明の技術的原理を簡略に説明する。本発明では、ＦＢＧＡタイプのパッケージを互いにスタックする場合に、各パッケージの側面にめっきされた貫通ビア（ｐｌａｔｅｄ−ｔｈｒｏｕｇｈ−ｖｉａ）を形成し、この貫通ビアに導電性リード（ｃｏｎｄｕｃｔｉｖｅ ｌｅａｄ）を形成して、スタックされたパッケージ間の電気的接続がなされるようにする。
このように、本発明は、パッケージをスタックするために必要な余分な空間を設ける必要がない。これにより、スタック型半導体パッケージ全体の平面的大きさを減少させることができることは勿論、厚さも薄くすることができるので、半導体技術において要求される小型化を実現することができる。また、スタック型半導体パッケージを具現する際に、本発明は、従来技術とは異なり、基板及びコネクションウォールの何れをも使用しない。これによって、製造費用及び不良発生率を抑えることができる。
図２及び図３の各々は、本発明の実施形態に係るスタック型半導体パッケージを示す断面図及び斜視図である。
図２及び図３に示すように、本発明の実施形態に係るスタック型半導体パッケージは、ＦＢＧＡタイプのパッケージ１０、２０が互いにスタックされ、複数の電気的接続部材、例えば、複数の導電性リード（ｃｏｎｄｕｃｔｉｖｅ ｌｅａｄ）５０により、スタックされたパッケージ１０、２０が電気的に接続された構造である。
スタックされたＦＢＧＡタイプのパッケージ１０、２０の各々は、回路パターン３、１３を有する基板２、１２と、基板２、１２上に取り付けられ、基板２、１２と電気的に接続された半導体チップ１、１１と、半導体チップ１、１１を含む基板２、１２の上部表面を封止する封止剤５、１５とを備え、特に、基板２、１２を含む封止剤５、１５の側面に形成された複数の貫通ビア（ｔｈｒｏｕｇｈ−ｖｉａ）４０（図３を参照）を備える。
ここで、半導体チップ１、１１のボンディングパッド１ａ、１１ａと、基板２、１２の回路パターン３、１３とが、例えば、ボンディングワイヤ４、１４により電気的に接続される。フリップチップボンディング方式が適用される場合には、半導体チップ１、１１と基板２、１２とはソルダバンプにより電気的に接続されることもできる。
貫通ビア４０は、基板２、１２を含む封止剤５、１５の側面に、基板２、１２の回路パターン３、１３を露出させるように形成されている。従って、図２に示すように、基板２、１２の回路パターン３、１３は、貫通ビア４０により露出されるように、基板２、１２の側面に配置されるように設計されることが好ましい。
また、貫通ビア４０は、その表面が伝導性に優れる金属膜、例えば、銅でめっきされ、この銅めっき膜４２上には、導電性リード５０の取り付けが容易となるように、ソルダ４４が塗布されている。
最も下側に配置されたパッケージ１０の下部表面には、外部回路、即ち、マザーボード上への実装手段としてソルダボール３０が形成されている。
本発明の実施形態に係るスタック型半導体パッケージの製作工程を以下に説明する。
まず、ウェハレベルで複数のＦＢＧＡタイプのパッケージを製作する。その後、ウェハレベルで製作されたパッケージ側面の、ウェハのスクライブライン近辺の所定の領域に、公知の方法によって複数の貫通ビアホールを形成する。
次に、複数の貫通ビアホールが形成された状態のウェハに対して、シード金属膜の蒸着、感光膜パターンの形成、めっき処理、並びに感光膜パターン及びその下層のシード金属膜の除去などの処理を順次に行い、各貫通ビアホールの表面に銅のめっき膜を形成する。
次に、各貫通ビアホールの表面に銅めっき膜が形成された状態のウェハをスクライブラインに沿って切り離し、個別のパッケージに分離する。この結果、めっきされた貫通ビア４０の表面が外部に露出する。ここで、貫通ビアとは、貫通ホールがその軸方向に２つに切り離されて形成される凹形状の壁面を意味する。
次に、分離された少なくとも２つのパッケージを、それらパッケージの側面に形成された対応する貫通ビア４０が重なって配置されるようにスタックする。
次に、重なってに配置されたパッケージの貫通ビア４０の表面にソルダ４４を塗布する。このソルダ４４を用いて、貫通ビア４０の表面に導電性リード５０を取り付け、その後、ソルダ４４を溶融（ｗｅｔｔｉｎｇ）させて、貫通ビア４０の表面の銅めっき膜４２と導電性リード５０との間を接続して、スタックされたパッケージ間を電気的に接続する。
次に、最も下側に配置されたパッケージの基板の下部表面にソルダボール３０を形成して、本発明の実施形態に係るスタック型半導体パッケージの製作を完了する。
上記したように、本発明の実施形態に係るスタック型半導体パッケージは、めっきされた貫通ビアを側面に有するパッケージをスタックした後、重ねて配置された各パッケージの貫通ビアに導電性リードを取り付けて、スタックされたパッケージ間を電気的に接続する構造をしている。従って、本発明の実施形態に係るスタック型半導体パッケージは、スタックされたパッケージ間の電気的接続のための余分な空間を必要とせず、また、貫通ビアの形成及び導電性リードの設置により、従来必要であってＰＣＢ及びコネクションウォールを必要としない。
従って、本発明のスタック型半導体パッケージは、従来技術に係るスタック型半導体パッケージと比較して、全体の平面的大きさ及び厚さを格段に減少させることができ、これによって、小型化を実現することができる。また、本発明のスタック型半導体パッケージは、従来技術に係るスタック型半導体パッケージと比較して、高価なＰＣＢ及びコネクションウォールを使用しないので、製造費用を抑えることができることは勿論、不良発生率をも抑えることができる。
また、上記した本発明の実施形態の説明では、２つのＦＢＧＡタイプのパッケージを互いにスタックしてスタック型半導体パッケージを構成する場合を、具体的に示したが、３つ以上のパッケージをスタックすることも可能である。例えば、図４に示すように、４つのＦＢＧＡタイプのパッケージをスタックして本発明のスタック型半導体パッケージを構成することができる。
以上、本発明の特定の実施形態を図面を参照して詳細に説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で、多様に修正、追加、及び置換が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係るスタック型半導体パッケージを示す断面図である。 本発明の実施形態に係るスタック型半導体パッケージを示す断面図である。 本発明の実施形態に係るスタック型半導体パッケージを示す斜視図である。 本発明の実施形態に係る４つのパッケージを用いたスタック型半導体パッケージを示す斜視図である。
符号の説明
１、１１ 半導体チップ
１ａ、１１ａ ボンディングパッド
２、１２ 基板
３、１３ 回路パターン
４、１４ ボンディングワイヤ
５、１５ 封止剤
１０、２０ パッケージ
３０ ソルダボール
４０ 貫通ビア
４２ 銅めっき膜
４４ ソルダ
５０ 導電性リード

Claims (9)

  1. 回路パターンを有する基板上に半導体チップが取り付けられた構造を有し、側面に複数の貫通ビア（ｔｈｒｏｕｇｈ−ｖｉａ）が形成され、互いに積層された少なくとも２つの半導体パッケージと、
    積層された前記半導体パッケージの、重なるように配置された複数の前記貫通ビアに取り付けられて、前記半導体パッケージ間を電気的に接続する複数の電気的接続部材と、
    最も下側の前記半導体パッケージの基板の下部表面に形成されたソルダボールと
    を備え、
    一方の半導体パッケージの各々の前記貫通ビアが、積層された他方の半導体パッケージの対応する前記貫通ビアに整列され、積層された前記半導体パッケージの側面に連続した貫通ビアを形成することを特徴とするスタック型半導体パッケージ。
  2. 前記半導体パッケージの各々が、
    前記回路パターンを有する前記基板と、
    前記基板上に取り付けられ、前記基板と電気的に接続された前記半導体チップと、
    前記半導体チップを含む前記基板の上部表面を封止する封止剤と、
    前記基板を含む前記封止剤の側面に形成された複数の前記貫通ビアとをさらに備えることを特徴とする請求項１に記載のスタック型半導体パッケージ。
  3. 前記半導体チップと前記基板とが、ボンディングワイヤ又はソルダバンプにより電気的に接続されることを特徴とする請求項２に記載のスタック型半導体パッケージ。
  4. 前記貫通ビアの表面が、めっきされることを特徴とする請求項１に記載のスタック型半導体パッケージ。
  5. 前記貫通ビアの表面が、銅でめっきされることを特徴とする請求項４に記載のスタック型半導体パッケージ。
  6. 前記電気的接続部材が、導電性リードであることを特徴とする請求項１に記載のスタック型半導体パッケージ。
  7. 前記電気的接続部材が、ソルダにより前記貫通ビアに取り付けられることを特徴とする請求項１に記載のスタック型半導体パッケージ。
  8. 前記基板の前記回路パターンが前記貫通ビアにより露出され、前記電気的接続部材と電気的に接続されることを特徴とする請求項１に記載のスタック型半導体パッケージ。
  9. ２つ〜４つの前記半導体パッケージが互いにスタックされることを特徴とする請求項１に記載のスタック型半導体パッケージ。
JP2006335334A 2006-03-29 2006-12-13 スタック型半導体パッケージ Expired - Fee Related JP5127213B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060028527A KR100833589B1 (ko) 2006-03-29 2006-03-29 스택 패키지
KR10-2006-0028527 2006-03-29

Publications (2)

Publication Number Publication Date
JP2007266572A true JP2007266572A (ja) 2007-10-11
JP5127213B2 JP5127213B2 (ja) 2013-01-23

Family

ID=38557598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006335334A Expired - Fee Related JP5127213B2 (ja) 2006-03-29 2006-12-13 スタック型半導体パッケージ

Country Status (5)

Country Link
US (1) US7652362B2 (ja)
JP (1) JP5127213B2 (ja)
KR (1) KR100833589B1 (ja)
CN (1) CN100541785C (ja)
TW (1) TWI315096B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014132424A1 (ja) * 2013-02-28 2014-09-04 新電元工業株式会社 電子モジュールおよびその製造方法
WO2014132425A1 (ja) * 2013-02-28 2014-09-04 新電元工業株式会社 電子モジュールおよびその製造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
KR100874924B1 (ko) * 2007-05-15 2008-12-19 삼성전자주식회사 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
KR100886720B1 (ko) 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
CN101226929B (zh) * 2008-02-20 2010-12-01 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
US8236610B2 (en) 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
DE202009009087U1 (de) * 2009-07-01 2010-12-09 Aizo Ag Deutschland Eingebetteter Sandwich-Hybridschaltkreis
US8310835B2 (en) * 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
US7902677B1 (en) * 2009-10-28 2011-03-08 Headway Technologies, Inc. Composite layered chip package and method of manufacturing same
TWI515885B (zh) * 2009-12-25 2016-01-01 新力股份有限公司 半導體元件及其製造方法，及電子裝置
TWI450348B (zh) * 2010-02-25 2014-08-21 Tripod Technology Corp 具有垂直外連導電接點之電子裝置及電子裝置的封裝方法
KR101096045B1 (ko) * 2010-05-06 2011-12-19 주식회사 하이닉스반도체 적층 반도체 패키지 및 그 제조방법
US8421243B2 (en) 2010-06-24 2013-04-16 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203215B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203216B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP5577965B2 (ja) 2010-09-02 2014-08-27 ソニー株式会社 半導体装置、および、その製造方法、電子機器
RU2461911C2 (ru) * 2010-11-30 2012-09-20 Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации Многокристальный модуль
CN102569274A (zh) * 2012-03-21 2012-07-11 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
CN102627253B (zh) * 2012-04-24 2014-08-13 江苏物联网研究发展中心 一种用于mems器件的自对准封装结构及其制造方法
CN102738120B (zh) * 2012-07-09 2016-01-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法
KR20150085643A (ko) * 2014-01-16 2015-07-24 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
JP2015162609A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
US9202789B2 (en) * 2014-04-16 2015-12-01 Qualcomm Incorporated Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package
CN105720016B (zh) * 2014-12-02 2019-08-02 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构和其制造方法
CN105047657A (zh) * 2015-08-13 2015-11-11 陈明涵 Aio封装结构及封装方法
US20170372989A1 (en) * 2016-06-22 2017-12-28 Qualcomm Incorporated Exposed side-wall and lga assembly
US11031341B2 (en) * 2017-03-29 2021-06-08 Intel Corporation Side mounted interconnect bridges
CN111221181A (zh) * 2020-01-20 2020-06-02 深圳市华星光电半导体显示技术有限公司 背光源及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279588A (ja) * 1995-04-05 1996-10-22 Sony Corp 半導体集積回路装置及び半導体集積回路装置の製造方法
JPH10199924A (ja) * 1996-12-30 1998-07-31 Samsung Electron Co Ltd 半導体チップパッケージとその製造方法及びそれを用いた積層パッケージ
JP2000252411A (ja) * 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
JP2004221372A (ja) * 2003-01-16 2004-08-05 Seiko Epson Corp 半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135267A (ja) 1996-10-30 1998-05-22 Oki Electric Ind Co Ltd 実装基板の構造及びその製造方法
US5857858A (en) * 1996-12-23 1999-01-12 General Electric Company Demountable and repairable low pitch interconnect for stacked multichip modules
TW472330B (en) 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
KR20020028038A (ko) * 2000-10-06 2002-04-15 마이클 디. 오브라이언 반도체 패키지의 적층 구조 및 그 적층 방법
JP2003007962A (ja) * 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279588A (ja) * 1995-04-05 1996-10-22 Sony Corp 半導体集積回路装置及び半導体集積回路装置の製造方法
JPH10199924A (ja) * 1996-12-30 1998-07-31 Samsung Electron Co Ltd 半導体チップパッケージとその製造方法及びそれを用いた積層パッケージ
JP2000252411A (ja) * 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
JP2004221372A (ja) * 2003-01-16 2004-08-05 Seiko Epson Corp 半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014132424A1 (ja) * 2013-02-28 2014-09-04 新電元工業株式会社 電子モジュールおよびその製造方法
WO2014132425A1 (ja) * 2013-02-28 2014-09-04 新電元工業株式会社 電子モジュールおよびその製造方法

Also Published As

Publication number Publication date
TWI315096B (en) 2009-09-21
US7652362B2 (en) 2010-01-26
KR100833589B1 (ko) 2008-05-30
JP5127213B2 (ja) 2013-01-23
US20070228544A1 (en) 2007-10-04
CN100541785C (zh) 2009-09-16
KR20070097802A (ko) 2007-10-05
CN101047167A (zh) 2007-10-03
TW200737492A (en) 2007-10-01

Similar Documents

Publication Publication Date Title
JP5127213B2 (ja) スタック型半導体パッケージ
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
JP5222509B2 (ja) 半導体装置
US7321164B2 (en) Stack structure with semiconductor chip embedded in carrier
US10032705B2 (en) Semiconductor package and manufacturing method thereof
TWI557868B (zh) 半導體裝置及其製造方法
US8288873B2 (en) Stack package having flexible conductors
US7994627B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
US20090090541A1 (en) Stacked semiconductor device and fabricating method thereof
JP2006351565A (ja) 積層型半導体パッケージ
KR20190037559A (ko) 반도체 패키지
US7615858B2 (en) Stacked-type semiconductor device package
JP2008166803A (ja) 装着可能な集積回路パッケージインパッケージシステム
US20120168936A1 (en) Multi-chip stack package structure and fabrication method thereof
US20170294407A1 (en) Passive element package and semiconductor module comprising the same
KR20100095901A (ko) 적층형 반도체 패키지
KR100722634B1 (ko) 고밀도 반도체 패키지 및 그 제조 방법
JP2008270303A (ja) 積層型半導体装置
KR100743649B1 (ko) 멀티 칩 패키지
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR20160149130A (ko) 인쇄회로기판 및 반도체 패키지의 제조 방법
KR100256306B1 (ko) 적층형 멀티 칩 모듈
KR100826982B1 (ko) 메모리 모듈
KR20080001397A (ko) 스택 패키지
JP2010212605A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110705

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees