CN105720016B - 半导体衬底、半导体封装结构和其制造方法 - Google Patents

半导体衬底、半导体封装结构和其制造方法 Download PDF

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Abstract

本发明涉及一种半导体衬底、半导体封装结构和其制造方法。所述半导体衬底包括第一表面、第二表面、第三表面、第一导电部以及第二导电部。所述第二表面相对于所述第一表面。所述第三表面自所述第一表面延伸到所述第二表面。所述第一导电部在所述第三表面上具有第一宽度，且在所述第一表面具有第一面积。所述第二导电部在所述第三表面具有第二宽度，且在所述第一表面具有第二面积，其中所述第二宽度不同于所述第一宽度且所述第二面积不同于所述第一面积。

Description

半导体衬底、半导体封装结构和其制造方法
技术领域
本发明涉及一种半导体衬底、半导体封装结构和其制造方法。
背景技术
因应产品体积缩小以及更快的处理速度的需求，使得半导体装置结构日趋复杂。除此之外，包含半导体装置的电子产品同样也面临进一步微型化的需求。半导体装置一般在封装后，会被安装到具有电路的系统衬底，例如，电路板。
半导体装置中可包含通信模块。通信模块可包含天线以接收或发射信号。由于天线信号为高频信号，容易对系统衬底的电路产生电磁干扰(electromagneticinterference，EMI)。为减少电磁干扰的影响，可使用导体所形成的掩模(例如，金属掩模)，来屏蔽噪声。
掩模可电性连接半导体装置的接地面(例如，位于半导体装置封装衬底内的接地层)，以达到良好的屏蔽效果。在某些电子产品中，可在封装衬底的边缘布置与接地层电性连接的导通孔(via)，且导通孔直接接触掩模。然而，半导体工艺中所产生的误差可能导致部分导通孔未和掩模接触，或是接触面积过小，进而影响屏蔽电磁干扰的效果。
发明内容
本揭示文件的一实施例涉及一种半导体衬底。半导体衬底包括第一表面、第二表面、第三表面、第一导电部以及第二导电部。第二表面相对于第一表面。第三表面自第一表面延伸到第二表面。第一导电部位于第三表面且具有第一宽度，第一导电部在第一表面具有第一面积。第二导电部位于第三表面且具有第二宽度，第二导电部在第一表面具有第二面积，其中第二宽度不同于所述第一宽度且第二面积不同于第一面积。
本揭示文件的一实施例涉及一种半导体衬底。半导体衬底包括第一表面、多个第一导电部以及多个第二导电部。第一表面具有至少第一边缘。多个第一导电部位于第一表面且邻接于第一边缘，每一第一导电部具有第一几何中心，第一几何中心实质上位于第一直线。多个第二导电部位于第一表面且邻接于所述第一边缘，每一第二导电部具有第二几何中心，第二几何中心实质上位于第二直线。第一直线实质上平行于第二直线。
本揭示文件的一实施例涉及一种半导体封装结构。半导体封装结构包括半导体衬底、至少一个电子元件、封装体以及适型掩模。半导体衬底包括第一表面、第二表面、第三表面、第一导电部以及第二导电部。第二表面相对于第一表面。第三表面自第一表面延伸到第二表面。第一导电部位于第三表面且具有第一宽度，第一导电部在第一表面具有第一面积。第二导电部位于第三表面且具有第二宽度，第二导电部在第一表面具有第二面积，其中第二宽度不同于所述第一宽度且第二面积不同于第一面积。至少一个电子元件位于半导体衬底的第一表面。封装体位于半导体衬底的第一表面上，且包覆至少一个电子元件和部分半导体衬底的第一表面。适型掩模包覆半导体衬底的第三表面与封装体，且接触第一导电部和第二导电部。
本揭示文件的一实施例涉及一种半导体封装结构。半导体封装结构包括半导体衬底、至少一个电子元件、封装体以及适型掩模。半导体衬底包括第一表面、第二表面、第三表面、多个第一导电部以及多个第二导电部。第一表面具有至少一个第一边缘。第二表面相对于第一表面。第三表面自第一表面延伸到第二表面。多个第一导电部位于第一表面且邻接于第一边缘，每一第一导电部具有第一几何中心，第一几何中心实质上位于第一直线。多个第二导电部位于第一表面且邻接于所述第一边缘，每一第二导电部具有第二几何中心，第二几何中心实质上位于第二直线。第一直线实质上平行于第二直线。至少一个电子元件位于半导体衬底的第一表面。封装体位于半导体衬底上且包覆至少一个电子元件。适型掩模包覆半导体衬底的第三表面与封装体，且接触第一导电部和第二导电部。
附图说明
图1为根据本揭示文件一实施例的半导体衬底的示意图。
图2为根据本揭示文件一实施例的半导体基片的示意图。
图3为根据本揭示文件一实施例的半导体封装结构的示意图。
图3A、3B和3C为根据本揭示文件一实施例的半导体工艺的示意图。
具体实施方式
图1为根据本揭示文件一实施例的半导体衬底的示意图。参考图1，半导体衬底10可包括第一表面101、第二表面102、第三表面103、第一导电部104、第二导电部105以及非导电部106。
半导体衬底10可由所属领域的技术人员所知可作为半导体衬底10的材料组成。例如，半导体衬底10可以是或可以包含(例如)有机衬底(FR4,FR5)、玻璃、石英、二氧化硅或其它合适的材料。
半导体衬底10可以是但不限于长方体，且可根据设计需求而变更其几何形状。例如，第一表面101和第二表面102可以是具有实质上相同面积的矩形。第一表面101可为半导体衬底10的上表面101。第二表面102可为半导体衬底10的下表面102。半导体衬底10可以是多层板或是单层板。
在本揭示文件的其它实施例中，第一表面101和第二表面102也可以是具有实质上相同面积或相似面积的三角形、圆形或其它几何形状。
第三表面103自第一表面101延伸到第二表面102。第三表面103可为介于上表面101和下表面102之间的侧面103。
虽然图1未绘示，但所属领域的技术人员应能了解，半导体衬底10的上表面101或下表面102或在其中可包含但不限于迹线(trace)、焊垫(pad)、接地层等构成电路的元件。
第一导电部104可包含但不限于铜或其它合适的导电材料。第一导电部104可为金属柱。第一导电部104可为导通孔(via)，例如第一导电部104可自第一表面101延伸到第二表面102。第一导电部104可为盲导通孔(blind via hole)，第一导电部104可自第一表面101延伸到半导体衬底10中，或第一导电部104自第二表面102延伸到半导体衬底10中。另一实施例中，第一导电部可为埋孔(buried hole)，例如，第一导电部104内埋于半导体衬底10，而未自第一表面101延伸到第二表面102。
第一导电部104位于半导体衬底10的边缘。第一导电部104可为圆柱体的一部分。第一导电部104在上表面101具有从1.5mm2到100mm2的第一面积A1。第一导电部104在侧表面103具有从50μm到350μm的第一宽度W1。每一第一导电部104在上表面101具有几何中心C1，且所述几何中心C1位于第一直线L1。几何中心C1为第一导电部104在上表面101上的曲率中心。第一导电部104电性连接半导体衬底10的接地层。另一实施例中，第一导电部104直接接触半导体衬底10的接地层。
第二导电部105可包含相同或类似于第一导电部104的导电材料。在本揭示文件的另一实施例中，第二导电部105可包含不同于第一导电部104的导电材料。第二导电部105可具有相同或类似第一导电部104的结构。第二导电部105可具有不同于第一导电部104的结构。第二导电部105电性连接半导体衬底10的接地层。另一实施例中，第二导电部105直接接触半导体衬底10的接地层。
第二导电部105位于半导体衬底10的边缘。第二导电部105可为圆柱体的一部分。第二导电部105在上表面101具有从15mm2到240μm2的第二面积A2。第二导电部105在侧表面103具有从150μm到550μm的第二宽度W2。每一第二导电部105在上表面101具有几何中心C2，且所述几何中心C2位于第二直线L2。第二直线L2实质上平行于第一直线L1。几何中心C2为第二导电部105在上表面101上的曲率中心。根据本揭示文件的另一实施例，第二直线L2不平行于第一直线L1。
第一面积A1大于第二面积A2。根据本揭示文件的另一实施例，第一面积A1可小于第二面积A2。
第二宽度W2大于第一宽度W1。根据本揭示文件的另一实施例，第二宽度W2可小于第一宽度W1。
第一导电部104和第二导电部105相邻地排列在半导体衬底10的边缘。第一导电部104可邻接于第二导电部105。根据本揭示文件的另一实施例，第一导电部104可与第二导电部105分离。至少部分第一导电部104的边缘104e和第一表面101的边缘101e重叠。至少部分第二导电部105的边缘105e和第一表面101的边缘101e重叠。第一导电部104邻接第一表面101的边缘101e。第二导电部105邻接第一表面101的边缘101e。第一导电部104的边缘104e为第一表面101的边缘101e的一部分。第二导电部105的边缘105e为第一表面101的边缘101e的一部分。第一导电部104的边缘104e在第一表面101上具有从50μm到250μm的第一长度W1。第二导电部105的边缘105e在第一表面101上具有从75μm到275μm的第二长度W2。第一长度W1小于第二长度W2。根据本揭示文件的另一实施例，第一长度W1可大于第二长度W2。
第一导电部104可包含不同于边缘104e的另一边缘104r。第二导电部105可包含不同于105e的另一边缘105r。边缘104r的长度不同于边缘105r的长度。
非导电部106可包含相同或类似于组成半导体衬底10的材料。根据本揭示文件的另一实施例，非导电部106可包含不同于组成半导体衬底10的材料。非导电部106可自第一表面101延伸到第二表面102。
非导电部106位于半导体衬底10的边缘。非导电部106位于第一导电部104和第二导电部105之间。第一导电部104与第二导电部105连续设置于半导体衬底10的边缘，即，第一导电部104在上表面101的第一面积A1的边缘与第二导电部105在上表面101的第二面积A2的边缘实质上交接，而非导电部106邻接第一表面101的边缘101e。非导电部106的边缘106e和第一表面101的边缘101e重叠。非导电部106的边缘106e为第一表面101的边缘101e的一部分。非导电部106的边缘106e在第一表面101上具有从0.1μm到0.5μm的第三长度W3。非导电部106在侧表面103具有从0.1μm到0.5μm的第三宽度W3。根据本揭示文件的另一实施例，非导电部106在侧表面103具有从0.1μm到0.5μm的第三宽度W3，且第一面积A1等于第二面积A2。根据本揭示文件的另一实施例，非导电部106在侧表面103具有从0.1μm到0.5μm的第三宽度W3，且第二宽度W2等于第一宽度W1。根据本揭示文件的另一实施例，非导电部106的边缘106e在第一表面101上具有从0.1μm到0.5μm的第三长度W3，且第一长度W1等于第二长度W2。
图2为根据本揭示文件一实施例的半导体基片的示意图。参考图2，半导体基片(substrate strip)1可至少包含第一半导体衬底10、第二半导体衬底20以及多个导通孔104和105。
第一半导体衬底10相同或相似于参考图1所绘制和叙述的半导体衬底10。第一半导体衬底10具有第一边缘101e。
第二半导体衬底20相同或相似于第一半导体衬底10。第二半导体衬底20具有第二边缘201e。第二边缘201e邻接于第一边缘101e。第一边缘101e与第二边缘201重叠。可自第一边缘101e或第二边缘201e将第一半导体衬底10与第二半导体衬底20分离。第一边缘101和/或第二边缘201为半导体基片1的切割线。
多个导通孔104和105相同或相似于参考图1所绘制和叙述的第一导电部104和第二导电部105。多个导通孔104和105位于第一边缘101e和第二边缘201e上且沿第一边缘101e交错排列。多个导通孔104和105包括多个第一导通孔104和多个第二导通孔105。每一第一导通孔104具有第一几何中心C1。每一第二导通孔105具有第二几何中心C2。第一几何中心C1位于第一边缘101e的第一侧(例如图2所示右侧)，第二几何中心C2位于第一边缘101e的第二侧(例如图2所示左侧)。所述第一几何中心C1实质上位于第一直线L1上。所述第二几何中心C2实质上位于第二直线L2上。第一直线L1实质上平行于第二直线L2。
由于半导体基片1的切割道/线，例如，第一边缘101e或第二边缘201e上布置有交错排列的多个导通孔104和105，且多个导通孔104和105分别电性连接或直接接触第一半导体衬底10和/或第二半导体衬底20的接地层。因此在第一半导体衬底10和第二半导体衬底20相对精确地沿着第一边缘101e或第二边缘201e分离后，第一半导体衬底10和第二半导体衬底20的侧面或侧表面可具有相对较大的导电面积，可提供在后续工艺中形成电磁波掩模时相对较大的接触面积，进而产生优选的屏蔽效果。即便在第一半导体衬底10和第二半导体衬底20无法相对精确地沿着第一边缘101e或第二边缘201e分离后，仍可形成例如图1所示侧面103上的导电部104/105。相较于常规半导体基片或半导体衬底结构，侧面103上的导电部104/105仍具有相对较大且有效的导电面积。
图3为根据本揭示文件一实施例的半导体封装结构的示意图。参考图3，半导体封装结构3包括半导体衬底10、至少一个电子元件31/32/33、封装体34以及适型掩模35。
半导体衬底10相同或相似于参考图1所绘制和叙述的半导体衬底10。
至少一个电子元件31/32/33可包含(但不限于)主动元件31以及被动元件32/33。至少一个电子元件31/32/33位于半导体衬底10的上表面101上。
封装体34位于半导体衬底10上且包覆至少一个电子元件31/32/33。
适型掩模35包覆半导体衬底10与封装体34，且接触第一导电部104和第二导电部105，因为第一导电部104和第二导电部105分别电性连接或直接接触半导体衬底10的接地层，故适型掩模35可提供半导体封装结构3电磁波防护。
图3A、3B以及3C为根据本揭示文件一实施例的半导体工艺的示意图。
参考图3A，可提供半导体基片1，半导体基片1相同或相似于参考图2所绘制和叙述的半导体基片1。半导体基片1可包含半导体衬底10和20，而半导体衬底10包括第一导电部104、第二导电部105以及非导电部106。
将至少一个电子元件31/32/33放置在半导体衬底10和20的上表面101和201。
参考图3B，可使用灌模技术于半导体衬底10和20上形成封装体34以包覆半导体衬底10的上表面101和半导体衬底20的上表面201，以及至少一个电子元件31/32/33。
参考图3C，可使用切割工具4沿着半导体衬底10的边缘101e或半导体衬底20的边缘201e，将半导体衬底10和20以及位于其上的电子元件31/32/33以及封装体34分离，并使第一导电部104或第二导电部105分别自半导体衬底10的边缘101e与半导体衬底20的边缘201e显露，以形成半导体封装结构3a，封装体34的侧面与半导体衬底10的边缘101e与半导体衬底20的边缘201e实质上齐平。
可使用电镀(plating)或溅镀(sputtering)技术在半导体封装结构3a上形成适型掩模35以形成如图3所示的半导体封装结构3，适型掩模35电性连接于第一导电部104与第二导电部105显露于半导体衬底10的边缘101e、半导体衬底20的边缘201e的侧表面，而形成电磁波的导通路径。适型掩模35与半导体衬底10的第二表面102与半导体衬底20的第二表面202齐平。
上述实施例仅为说明本发明的原理和其功效，而非用以限制本发明。因此，所属领域的技术人员对上述实施例进行修改和变化仍不脱离本发明的精神。本发明的权利范围应如后述的权利要求书所列。

Claims (10)

1.一种半导体衬底，其包括：
第一表面，所述第一表面具有至少一个第一边缘；
第二表面，所述第二表面相对于所述第一表面；
第三表面，所述第三表面自所述第一表面延伸到所述第二表面；
第一导电部，所述第一导电部位于所述第三表面且具有第一宽度，所述第一导电部在所述第一表面具有第一面积；以及
第二导电部，所述第二导电部位于所述第三表面且具有第二宽度，所述第二导电部在所述第一表面具有第二面积，其中所述第二宽度不同于所述第一宽度且所述第二面积不同于所述第一面积；
其中所述第一导电部至少位于所述至少一个第一边缘，所述第二导电部至少位于所述至少一个第一边缘，所述第一导电部与所述第二导电部邻接且沿着所述至少一个第一边缘交错排列。
2.根据权利要求1所述的半导体衬底，其中所述第一导电部自所述第一表面延伸到所述第二表面，且所述第二导电部自所述第一表面延伸到所述第二表面。
3.根据权利要求1所述的半导体衬底，其中所述第一导电部具有第二边缘，所述第二边缘为所述至少一个第一边缘的一部分，所述第二导电部具有第三边缘，所述第三边缘为所述至少一个第一边缘的一部分。
4.根据权利要求3所述的半导体衬底，其中所述第二边缘的长度不同于所述第三边缘的长度。
5.根据权利要求3所述的半导体衬底，其中所述第一导电部于所述第一表面具有第四边缘，所述第二边缘不同于所述第四边缘且所述第四边缘为不同于所述至少一个第一边缘的另一边缘的一部分，所述第二导电部于所述第一表面具有第五边缘，所述第三边缘不同于所述第五边缘且所述第五边缘为所述另一边缘的一部分，所述第四边缘的长度不同于所述第五边缘的长度。
6.一种半导体衬底，其包括：
第一表面，所述第一表面具有至少一个第一边缘；
第二表面，所述第二表面相对于所述第一表面；
第三表面，所述第三表面自所述第一表面延伸到所述第二表面；
多个第一导电部，所述多个第一导电部位于所述第一表面且邻接于所述至少一个第一边缘，每一所述第一导电部具有第一几何中心，所述第一几何中心实质上位于第一直线；以及
多个第二导电部，所述多个第二导电部位于所述第一表面且邻接于所述至少一个第一边缘，每一所述第二导电部具有第二几何中心，所述第二几何中心实质上位于第二直线，所述第一直线实质上平行于且实质上异于所述第二直线，所述多个第一导电部与所述多个第二导电部邻接且沿着所述至少一个第一边缘交错排列。
7.根据权利要求6所述的半导体衬底，其中所述第一几何中心与所述第二几何中心分别有一个曲率中心。
8.根据权利要求6所述的半导体衬底，其中每一所述第一导电部具有第二边缘，所述第二边缘为所述至少一个第一边缘的一部分，每一所述第二导电部具有第三边缘，所述第三边缘为所述至少一个第一边缘的一部分。
9.根据权利要求6所述的半导体衬底，其进一步包含至少一个非导电部，所述至少一个非导电部位于所述第三表面且邻接于所述至少一个第一边缘，所述至少一个非导电部介于所述第一导电部与所述第二导电部之间。
10.一种半导体封装结构，其包括：
根据权利要求1或6所述的半导体衬底；
至少一个电子元件，所述至少一个电子元件位于所述半导体衬底的所述第一表面；
封装体，所述封装体位于所述半导体衬底的所述第一表面上，且包覆所述至少一个电子元件和部分所述半导体衬底的所述第一表面；以及
适型掩模，所述适型掩模包覆所述半导体衬底的所述第三表面与所述封装体，且接触所述第一导电部和所述第二导电部。
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JP3661528B2 (ja) * 1999-11-08 2005-06-15 セイコーエプソン株式会社 半導体装置の製造方法
KR100833589B1 (ko) * 2006-03-29 2008-05-30 주식회사 하이닉스반도체 스택 패키지
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