CN105321933B - 具有顺形电磁屏蔽结构的半导体封装件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体封装件及其制造方法，该半导体封装件包括一基板，其中具有一正面、一底面，以及一位于所述基板周边的侧壁面；数个焊垫，设置在所述底面上；至少一电磁屏蔽连接结构，设置在所述底面，并且部分所述电磁屏蔽连接结构是被暴露于所述侧壁面上；一半导体器件，设置在所述正面上；一封膜，设置在所述正面上，并覆盖住所述半导体器件；以及一电磁屏蔽层，顺形的覆盖住所述封膜以及所述侧壁面，并与暴露于所述侧壁面上的所述电磁屏蔽连接结构直接接触并电性连接。

Description

具有顺形电磁屏蔽结构的半导体封装件及其制造方法
技术领域
本发明是涉及半导体封装技术领域，特别是涉及一种具有顺形(conformal)电磁屏蔽(EM shielding)结构的半导体封装件及其制造方法。
背景技术
目前，电子产品，例如无线通讯产品，在其运作过程中产生的电磁辐射，可能会干扰其他装置的正常运作，甚至影响人体健康。由于现代的电子产品功能越来越强大，操作速度越来越快，电磁屏蔽(EM shielding)功能及质量相对显得重要。
在传统电磁屏蔽结构中，通常以一金属盖体盖于芯片上，以达到抗电磁干扰的效果。然而，公知的电磁屏蔽金属盖体必须针对不同的模块或装置进行设计制造，需耗费较多的工时、人力与成本。此外，过去的电磁屏蔽金属盖体通常是固定在基板的表面上，除了较占基板面积，也无法提供较佳的电磁屏蔽效果。
由此可知，目前本技术领域仍需要一种改良的半导体封装件的电磁屏蔽结构，能够解决上述现有技术的不足与缺点。
发明内容
本发明的主要目的在提供一具有顺形电磁屏蔽结构的半导体封装件，其电磁屏蔽结构的工艺简易、不占用基板表面积、电磁屏蔽效果佳，而能够解决上述先前技艺的不足与缺点。
根据本发明一实施例，提供一种半导体封装件，包括一基板，其中具有一正面、一底面，以及一位于所述基板周边的侧壁面；数个焊垫，设置在所述底面上；至少一电磁屏蔽连接结构，设置在所述底面，并且部分所述电磁屏蔽连接结构是被暴露于所述侧壁面上；一半导体器件，设置在所述正面上；一封膜，设置在所述正面上，并覆盖住所述半导体器件；以及一电磁屏蔽层，顺形的覆盖住所述封膜以及所述侧壁面，并与暴露于所述侧壁面上的所述电磁屏蔽连接结构直接接触并电性连接。
根据本发明另一实施例，提供一种半导体封装件的制造方法，包括：提供一基板，其中具有一正面以及一底面，所述基板上区分有数个器件区域以及围绕各个器件区域的切割区域，其中在所述底面，形成有数个焊垫以及至少一电磁屏蔽连接结构；于所述基板的所述正面上安置一半导体器件；形成一封膜，全面覆盖所述基板的所述正面，且所述封膜覆盖住所述半导体器件；进行一切割工艺，沿着所述切割区域切割所述封膜以及所述基板，分离出数个半导体封装件，并使部分所述电磁屏蔽连接结构于所述基板的一侧壁面上暴露出来；以及于所述半导体封装件上顺形的形成一电磁屏蔽层，所述电磁屏蔽层包覆所述封膜以及所述基板的所述侧壁面，并直接接触所述侧壁面上被暴露出来的部分所述电磁屏蔽连接结构。
根据本发明另一实施例，提供一种半导体封装件的制造方法，包括：提供一基板，其中具有一正面以及一底面，其中所述基板上区分有数个器件区域以及切割区域，在所述切割区域内预先形成有数个孔洞结构，且至少在各所述孔洞结构的侧壁上形成有一导电层，其中所述导电层是与所述基板内的一接地层直接接触并电性连接，且所述孔洞结构在所述基板的所述正面是被一盖层遮盖起来；于所述基板的所述正面上安置一半导体器件；形成一封膜，全面覆盖所述基板的所述正面，且所述封膜覆盖住所述半导体器件；进行一切割工艺，沿着所述切割区域切割所述封膜以及所述盖层，使所述孔洞结构内的所述导电层被显露出来，形成数个封膜块体；以及于各所述封膜块体上顺形的形成一电磁屏蔽层，其中所述电磁屏蔽层是填入所述孔洞结构内，并与所述导电层电性连接。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1到图5为依据本发明一实施例所绘示的制造具有顺形电磁屏蔽结构的半导体封装件的剖面示意图。
图5A为一局部放大图，绘示出电磁屏蔽连接结构通过基板内的导电孔与基板内的接地层电性连接。
图5B为一局部放大图，绘示出与电磁屏蔽层电性连接的电磁屏蔽连接结构不连接到基板中的接地层。
图6为图1中基板的底面的部分俯视图，例示器件区域内的焊垫以及电磁屏蔽连接结构的位置。
图7绘示本发明半导体封装件的部分侧视图，显示出显露于侧壁面上的电磁屏蔽连接结构。
图7A绘示本发明半导体封装件的部分侧视图，显示出显露于侧壁面上的电磁屏蔽连接结构，且电磁屏蔽连接结构是被防焊层覆盖住。
图8到图13绘示本发明另一实施例，例示制造具有顺形电磁屏蔽结构的半导体封装件的方法。
图8A例示在孔洞结构上另网印一防焊层，形成双层防焊层结构。
图8B例示于孔洞结构一端设置一盖层，而盖层上再覆以防焊层。
图8C例示孔洞结构为一盲孔。
图8D例示孔洞结构为一埋孔。
图13A例示制造具有顺形电磁屏蔽结构的半导体封装件的方法，其中第一切割的切割宽度大于或等于孔洞结构的孔洞宽度。
图14为图1中基板的底面的部分俯视图，例示器件区域以及切割区域内的孔洞结构。
图15到图17绘示本发明又另一实施例，例示制造具有顺形电磁屏蔽结构的半导体封装件的方法。
须注意的是所有附图以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
其中，附图标记说明如下：
1、1’ 器件区域
2、2’ 切割区域
10、10’ 半导体封装件
10a、10a’ 上表面
10b、10b’ 侧壁面
20、20’ 芯片
30、30’ 器件
40、40’ 封膜
50、50’ 电磁屏蔽层
62、62’ 锡球
64 锡球
100、100’ 基板
100a、100a’ 正面
100b、100b’ 底面
101 焊垫
102 焊垫
102a 电源焊垫
102b 接地焊垫
103 焊垫
104 电磁屏蔽连接结构
105、105’、105” 防焊层
106、106’ 防焊层
110’ 孔洞结构
111’ 导电层
120 导电孔
140、140’ 接地层
150’、150” 盖层
200、200’ 载膜
300 系统印刷电路板
302 系统电源焊垫
304 系统接地焊垫
306 系统电磁屏蔽焊垫
312 锡球
314 锡球
316 锡球
320 滤波器件
400’ 封膜块体
400a’ 上表面
400b’ 侧壁面
具体实施方式
本发明可通过此一优选实施例的附图及详细说明，让在本领域的技术人员明了以下的描述的诸多具体细节提供对此发明全面了解。然而对于本领域中的技术人员，在没有这些特定细节下依然可实行此发明。此外，一些本领域中公知的系统配置和工艺步骤并未在此详述，因为这些应是此领域中的技术人员所熟知的。
同样的，实施例的附图为示意图，并未照实际比例绘制，为了清楚呈现而放大一些尺寸。在此公开和描述的数个实施例中若具有共通或类似的某些特征时，为了方便图示及描述，类似的特征通常会以相同的标号表示。
请参考图1到图5，其为依据本发明一实施例所绘示的制造具有顺形电磁屏蔽(EMshielding)结构的半导体封装件的剖面示意图。如图1所示，首先提供一基板100，例如内部形成有线路的封装基板或电路板，其中具有一正面100a以及一底面100b。根据本发明例示实施例，基板100的正面100a又可称为芯片安置面(chip side)，而底面100b又可称为印刷电路板连接面(PCBside)，但不限于此。在基板100的正面100a上，形成有一防焊层105，而在基板100的底面100b上，形成有一防焊层106。
根据本发明例示实施例，基板100上区分有数个器件区域1以及围绕各个器件区域1的切割区域2。根据本发明例示实施例，在基板100的底面100b，形成有数个焊垫102以及电磁屏蔽连接结构104。根据本发明例示实施例，数个焊垫102是可以阵列排列。在本实施例中，电磁屏蔽连接结构104可以是设于基板100的底面100b的一接垫结构。在本实施例中，电磁屏蔽连接结构104还可以通过基板100内的导电孔与接地垫电性连接。
请同时参考图6，其为图1中基板100的底面100b的部分俯视图，例示器件区域1内的焊垫102以及电磁屏蔽连接结构104的位置。如图6所示，根据本发明例示实施例，数个焊垫102可以沿着器件区域1的周边设置，但是不接触到器件区域1的各边缘，与器件区域1的各边缘保持一预定距离。为简化说明，图中仅显示单排的焊垫102，沿着器件区域1的周边设置，但本领域的技术人员，还可以设置多排的焊垫102。图1到图5是沿着图6中切线I-I’所视的剖面示意图。
图6中的四个电磁屏蔽连接结构104分别设置在器件区域1的四个角落处，接触到器件区域1的边缘，并直接位于边缘上。当然，本领域的技术人员应理解，电磁屏蔽连接结构104不一定要设置在器件区域1的四个角落处，也可以是沿着器件区域1的任何一边缘设置。此外，不一定每个角落都设置有电磁屏蔽连接结构104，也可以是仅在某一角落设置一个电磁屏蔽连接结构104。
根据本发明例示实施例，电磁屏蔽连接结构104上可以被形成在基板100底面100b上的防焊层106覆盖住。但是在其它实施例中，电磁屏蔽连接结构104也可以不被防焊层106覆盖住，而如同数个焊垫102一样，被显露出来。
如图2所示，接着在基板100的正面100a上黏贴并安置芯片20及器件30等半导体器件，其中，芯片20可以是一晶圆级芯片尺寸封装(wafer level chip scale package,WLCSP)，但不限于此。根据本发明例示实施例，器件30可以包括被动器件，例如，电感、电阻或电容等。根据本发明例示实施例，芯片20或器件30可以利用表面贴合技术(SMT)分别经由基板100的正面100a上的焊垫101及103与基板100的内部线路构成电性连接，但不限于此。
如图3所示，接着在基板100的正面100a上形成一封膜(mold compound)40，例如，环氧树脂成型胶。根据本发明例示实施例，封膜40全面覆盖基板100的正面100a，包括器件区域1以及切割区域2，且封膜40覆盖住已安置在基板100的正面100a上的芯片20及器件30。
如图4所示，接着进行一切割工艺，利用刀锯、线锯或雷射切割等方式，沿着切割区域2切割并分隔出数个半导体封装件10。在进行上述切割工艺之前，可以先在基板100的底面100b上贴合一载膜(carrier film)200，切割的深度可超过基板100的底面100b，使一个个的封膜块体完全切断(全切)，所以载膜200在对应切割处会有切割凹槽。此时，半导体封装件10包括一上表面10a以及四个侧壁面10b，而电磁屏蔽连接结构104则是显露于侧壁面10b上，如图7所示，电磁屏蔽连接结构104的两个相邻面在侧壁面10b上被显露出来。
如图5所示，接着在半导体封装件10的上表面10a以及四个侧壁面10b上顺形的形成一电磁屏蔽(EM shielding)层50。根据本发明例示实施例，电磁屏蔽层50可以利用喷涂、溅射、电镀、蒸镀或类似工艺形成，例如电磁屏蔽层50可以包括一导电材料，例如一铜层、银胶，但不限于此。此外，还可以有一保护层，例如环氧树脂。最后，在基板100底面100b上形成数个凸块或锡球(凸块状焊料或球状焊料)62/64，其中锡球62是形成在焊垫102，而锡球64是形成在电磁屏蔽连接结构104上。若电磁屏蔽连接结构104是被防焊层所覆盖住，如图7A所示，则电磁屏蔽连接结构104上也可以不形成任何凸块或锡球。根据本发明例示实施例，电磁屏蔽层50是与显露于侧壁面10b上的电磁屏蔽连接结构104直接接触并电性连接。
根据本发明例示实施例，如图5A中的局部放大图所示，电磁屏蔽连接结构104可以通过基板100内的导电孔120与基板100内的接地层140电性连接。根据本发明例示实施例，电源焊垫102a是通过一锡球312与系统印刷电路板(system PCB)300上的系统电源焊垫302电性连接，电磁屏蔽连接结构104与接地焊垫102b则共同通过一锡球314与系统印刷电路板300上的系统接地焊垫304电性连接。电磁屏蔽连接结构104在模组的焊接面延伸时，可以改善焊接不良的问题而增加电磁屏蔽的功效。
根据本发明另一实施例，如图5B中的局部放大图所示，与电磁屏蔽层50电性连接的电磁屏蔽连接结构104不连接到基板100中的接地层140。换言之，电磁屏蔽连接结构104与基板100中的接地垫102b两者在电性上及结构上互为独立且分离。如此，半导体封装件10焊在系统印刷电路板300时，可以进一步降低基板100中的接地讯号被干扰。
在此实施例中，电源焊垫102a是通过一锡球312与系统印刷电路板300上的系统电源焊垫302电性连接，接地焊垫102b通过一锡球314与系统印刷电路板300上的系统接地焊垫304电性连接，电磁屏蔽连接结构104则是通过一锡球316与系统印刷电路板300上的系统电磁屏蔽焊垫306电性连接，利于设计者容易通过系统印刷电路板300的线路布局方式或电性连接至少一个滤波器件，而分离这两个讯号或降低这两个讯号之间的影响。
此外，系统印刷电路板300的系统接地焊垫304与系统电磁屏蔽焊垫306(分别对应电性连接于电磁屏蔽连接结构104与接地焊垫102b)之间，更可以弹性电性连接一个滤波器件320，例如高频电感，通过系统印刷电路板300的滤波器件320分离这两个讯号的或降低这两个讯号之间的影响。滤波器件320可以利用表面贴合技术设置在系统印刷电路板300的另一侧，但不限于此。也可以在半导体封装件10的基板100上设置一个滤波器件(未图示)，且通过基板100的焊垫电性连接于滤波器件，使电磁屏蔽连接结构与接地垫之间电性连接至少一个滤波器件。例如，与滤波器件的一电极电性连接的接地垫会通过导电孔、接地层电性连接于所述电磁屏蔽连接结构，相似地，与滤波器件的另一个电极电性连接的接地垫会通過导电孔、接地层电性连接于所述接地垫。
请参考图8到图13，其为依据本发明另一实施例所绘示的制造具有顺形电磁屏蔽结构的半导体封装件的剖面示意图，其中相同或类似的区域、器件或层仍沿用相同的符号。
首先，如图8所示，提供一基板100’，例如内部形成有线路的封装基板或电路板，其中具有一正面100a’以及一底面100b’。根据本发明例示实施例，基板100’上同样区分有数个器件区域1’以及围绕各个器件区域1’的切割区域2’。在基板100’的正面100a’上，可以形成有一防焊层105’，而在基板100’的底面100b’上，可以形成有一防焊层106’。在基板100’的切割区域2’内预先形成有数个孔洞结构110’，如图14所示，且至少在孔洞结构110’的侧壁上形成有一导电层111’，例如铜金属。例如，导电层111’可使用电镀工艺形成。导电层111’是与基板100’内的一接地层140’直接接触并且电性连接。
根据本发明例示实施例，图8中的孔洞结构110’并未贯穿基板100’，因此孔洞结构110’并未连通基板100’的正面100a’与底面100b’。根据本发明例示实施例，孔洞结构110’在基板100’的正面100a’是被一盖层(cap layer)150’遮盖起来，例如，利用一铜箔以及/或一防焊层盖住。所述盖层150’可以是防焊层105’的一部份，即网印方式形成防焊层105’时一并在孔洞结构110’的上方处形成防焊材料的盖层150’，孔洞结构110’上方处通過防焊材料的盖层150’遮盖。
在其它实施例，如图8A所示，盖层由防焊层105’实现时，可以在孔洞结构110’上方处的防焊层105’上另网印第二防焊层105”，与下方的防焊层105’构成双层防焊层结构。在另一实施例中，如图8B所示，为增加结构强度，在网印防焊层105’之前，在孔洞结构110’一端先设置一结构性较强的盖层150”，不限铜材料。接着网印防焊层105’，使盖层150”被防焊层105’覆盖住。根据本发明例示实施例，形成在孔洞结构110’内的导电层111’是与基板100’内的接地层140’直接接触并电性连接。此外，如图8C及图8D所示，孔洞结构110’可以分别为一盲孔及一埋孔。
如图9所示，接着，利用例如锡焊接，在基板100’的正面100a’上黏贴并安置芯片20’及器件30’，其中，芯片20’可以是一晶圆级芯片尺寸封装(WLCSP)，但不限于此。根据本发明例示实施例，器件30’可以包括被动器件，例如，电感、电阻或电容等。根据本发明例示实施例，芯片20’或器件30’可以利用表面贴合技术(SMT)与基板100’的正面100a’构成电性连接，但不限于此。
如图10所示，接着在基板100’的正面100a’上形成一封膜(mold compound)40’，例如，环氧树脂成型胶。根据本发明例示实施例，封膜40’全面覆盖基板100’的正面100a’，包括器件区域1’以及切割区域2’，且封膜40’覆盖住已安置在基板100’的正面100a’上的芯片20’及器件30’。由于有盖层150’遮盖住孔洞结构110’，故封膜40’不会流入孔洞结构110’内。
如图11所示，接着进行第一次的切割工艺，利用刀锯、线锯或雷射切割等方式，沿着切割区域2’切割封膜40’，直到孔洞结构110’内的导电层111’被显露出来为止。换句话说，上述第一次的切割工艺仅切割封膜40’到一预定深度，并将盖层150’切开，使孔洞结构110’内的导电层111’被显露出来，此时基板100’的器件区域1’仍未彼此分离。封膜40被切割成数个封膜块体400’，各封膜块体400’包括一上表面400a’以及四个侧壁面400b’。
如图12所示，接着在各封膜块体400’的上表面400a’以及四个侧壁面400b’上顺形的形成一电磁屏蔽层50’。根据本发明例示实施例，电磁屏蔽层50’可以利用喷涂、溅射、电镀、蒸镀或类似工艺形成，例如电磁屏蔽层50’可以包括一导电材料，例如一铜层，但不限于此。此外，还可以有一保护层，例如环氧树脂，但不限于此。根据本发明例示实施例，电磁屏蔽层50’是填入孔洞结构110’内，并与孔洞结构110’内的导电层111’电性连接。
如图13所示，接着进行第二次的切割工艺，利用刀锯、线锯或雷射切割等方式，沿着切割区域2’截断器件区域1’之间的电磁屏蔽层50’、孔洞结构110’内的导电层111’，以及基板100’，如此分离出数个半导体封装件10’。需注意的是，经过第二次切割后，电磁屏蔽层50’仍与孔洞结构110’内的导电层111’保持电性连接。最后，在基板100’底面100b’上形成数个凸块或锡球62’。根据本发明另一实施例，如图13A所示，第一次切割的切割宽度，可以大于或等于孔洞结构110’的孔洞宽度。
根据本发明另一实施例，如图15所示，也可以先在基板100’底面100b’上贴合一载膜200’。接着进行一切割工艺，利用刀锯、线锯或雷射切割等方式，沿着切割区域2’切割封膜40’以及孔洞结构110’，切割深度可以直接达到载膜200’的表面。然后，图16所示，将载膜200’去除。如图17所示，接着形成电磁屏蔽层50’，再在基板100’底面100b’上形成数个凸块或锡球62’，形成数个半导体封装件10’。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种半导体封装件，其特征在于，包括：
一基板，其中具有一正面、一底面，以及一位于所述基板周边的侧壁面；
数个焊垫，设置在所述基板的所述底面上，所述基板另包括一导电孔、一接地垫以及一接地层，其中所述导电孔电性连接所述接地层与所述接地垫；
至少一电磁屏蔽连接结构，设置在所述基板的所述底面，并且部分所述电磁屏蔽连接结构是被暴露于所述侧壁面上，其中所述电磁屏蔽连接结构通过所述基板内的所述导电孔与所述基板内的所述接地层电性连接；
一半导体器件，设置在所述基板的所述正面上；
一封膜，设置在所述基板的所述正面上，并覆盖住所述半导体器件；
一电磁屏蔽层，顺形的覆盖住所述封膜以及所述侧壁面，并与暴露于所述侧壁面上的所述电磁屏蔽连接结构直接接触并电性连接；
一防焊层，覆盖住所述基板的所述底面以及所述电磁屏蔽连接结的底面，并且与所述电磁屏蔽连接结构在所述基板的所述侧壁面上切齐；以及
数个凸块状焊料或球状焊料，分别设置在所述焊垫上，但不设置在所述电磁屏蔽连接结构上，其中所述数个焊垫自所述基板周边的所述侧壁面内缩并且与所述基板周边的所述侧壁面之间由所述防焊层分隔开。
2.根据权利要求1所述的半导体封装件，其特征在于，所述电磁屏蔽连接结构设置在所述基板的所述底面的一角落。
3.一种半导体封装件的制造方法，包括：
提供一基板，其中具有一正面以及一底面，所述基板上区分有数个器件区域以及围绕各个器件区域的切割区域，其中在所述基板的所述底面，形成有数个焊垫以及至少一电磁屏蔽连接结构，所述基板另包括一导电孔、一接地垫以及一接地层，其中所述导电孔电性连接所述接地层与所述接地垫，其中所述电磁屏蔽连接结构通过所述基板内的所述导电孔与所述基板内的所述接地层电性连接；
在所述基板的所述正面上安置一半导体器件；
形成一封膜，全面覆盖所述基板的所述正面，且所述封膜覆盖住所述半导体器件；
形成一防焊层，覆盖住所述基板的所述底面以及所述电磁屏蔽连接结构的底面并且显露出所述焊垫；
进行一切割工艺，沿着所述切割区域切割所述封膜以及所述基板，分离出数个半导体封装件，并使部分所述电磁屏蔽连接结构于所述基板周边的一侧壁面上暴露出来，其中所述数个焊垫自所述基板周边的所述侧壁面内缩而与所述侧壁面之间相隔一距离，所述基板的所述底面上的所述数个焊垫与所述基板周边的所述侧壁面之间由所述防焊层分隔开；
在所述半导体封装件上顺形的形成一电磁屏蔽层，所述电磁屏蔽层包覆所述封膜以及所述基板的所述侧壁面，并直接接触所述侧壁面上被暴露出来的部分所述电磁屏蔽连接结构；以及
分别在所述焊垫上形成数个凸块状焊料或球状焊料，其中所述凸块状焊料或球状焊料并不形成在所述电磁屏蔽连接结构上。
4.根据权利要求3所述的半导体封装件的制造方法，其特征在于，进行所述切割工艺之前另包括：贴合一载膜在所述基板的所述底面上。
5.根据权利要求4所述的半导体封装件的制造方法，其特征在于，所述切割工艺切割的深度超过所述基板的所述底面，使所述封膜被完全切断，其中所述载膜在所述切割区域具有一切割凹槽。
6.根据权利要求3所述的半导体封装件的制造方法，其特征在于，所述电磁屏蔽连接结构设置在所述基板的所述底面的一角落。
7.根据权利要求3所述的半导体封装件的制造方法，其特征在于，所述切割工艺后，所述防焊层和所述电磁屏蔽连接结构在所述基板的所述侧壁面上切齐。
8.根据权利要求3所述的半导体封装件的制造方法，其特征在于，所述电磁屏蔽层是利用喷涂、溅射、电镀、或蒸镀工艺形成。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100035244A1 (en) 2005-04-14 2010-02-11 The Trustees Of Boston University Diagnostic for lung disorders using class prediction
KR20160040927A (ko) * 2014-10-06 2016-04-15 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP6858783B2 (ja) 2015-10-18 2021-04-14 アフィメトリックス インコーポレイテッド 一塩基多型及びインデルの複対立遺伝子遺伝子型決定
KR20170092309A (ko) * 2016-02-03 2017-08-11 삼성전기주식회사 양면 패키지 모듈 및 기판 스트립
JP6679162B2 (ja) * 2016-02-17 2020-04-15 株式会社ディスコ 半導体パッケージの製造方法
WO2017142741A1 (en) * 2016-02-19 2017-08-24 Alpha Assembly Solutions Inc. Rf shield with selectively integrated solder
US20170263565A1 (en) * 2016-03-14 2017-09-14 Stmicroelectronics Pte Ltd Integrated circuit (ic) package with a grounded electrically conductive shield layer and associated methods
JP7039224B2 (ja) * 2016-10-13 2022-03-22 芝浦メカトロニクス株式会社 電子部品の製造装置及び電子部品の製造方法
JP6827676B2 (ja) * 2017-01-10 2021-02-10 株式会社ディスコ 半導体デバイスチップ及び半導体デバイスチップの製造方法
US10410972B2 (en) * 2017-02-23 2019-09-10 Qorvo Us, Inc. Integrated module with electromagnetic shielding
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
KR102028027B1 (ko) * 2017-03-14 2019-10-04 (주)잉크테크 반도체 칩의 전자파 차폐막 형성 장치 및 방법
JP6887326B2 (ja) * 2017-06-28 2021-06-16 株式会社ディスコ 半導体パッケージの形成方法
US10468307B2 (en) * 2017-09-18 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TWI787448B (zh) * 2018-02-01 2022-12-21 德商漢高股份有限及兩合公司 用於屏蔽系統級封裝組件免受電磁干擾的方法
FR3078438B1 (fr) * 2018-02-27 2020-07-17 Stmicroelectronics (Grenoble 2) Sas Procede de fabrication d'une pluralite de boitiers electroniques
US20190295968A1 (en) * 2018-03-23 2019-09-26 Analog Devices Global Unlimited Company Semiconductor packages
CA3101523A1 (en) * 2018-06-08 2019-12-12 Amgen Inc. Systems and methods for reducing lab-to-lab and/or instrument-to-instrument variability of multi-attribute method (mam) by run-time signal intensity calibrations
CN108770227B (zh) 2018-06-14 2021-07-13 环旭电子股份有限公司 一种基于二次塑封的SiP模组的制造方法及SiP模组
CN109727933B (zh) * 2018-12-24 2021-07-13 通富微电子股份有限公司 一种半导体封装方法及半导体封装器件
CN109890188B (zh) * 2019-02-15 2021-03-23 华为技术有限公司 封装组件及电子设备
BR112021020779A8 (pt) 2019-04-17 2022-01-25 Igenomix S L Métodos aperfeiçoados para diagnóstico precoce de leiomiomas e leiomiossarcomas uterinos
US11276649B2 (en) * 2019-06-28 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods having magnetic shielding layer
CN110544677B (zh) * 2019-07-26 2023-03-14 通富微电子股份有限公司 封装结构
US11362041B2 (en) 2019-12-19 2022-06-14 Amkor Technology Japan, Inc. Semiconductor devices including shielding layer and methods of manufacturing semiconductor devices
JP7415735B2 (ja) * 2020-03-27 2024-01-17 株式会社レゾナック 半導体パッケージの製造方法
US11682631B2 (en) * 2021-06-11 2023-06-20 Advanced Semiconductor Engineering, Inc. Manufacturing process steps of a semiconductor device package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300911A (zh) * 2005-11-28 2008-11-05 株式会社村田制作所 电路模块以及制造电路模块的方法
CN102446870A (zh) * 2010-10-13 2012-05-09 矽品精密工业股份有限公司 具有静电放电及防电磁波干扰的封装件
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN103400825A (zh) * 2013-07-31 2013-11-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104137245A (zh) * 2012-02-23 2014-11-05 苹果公司 薄型、空间高效的电路屏蔽

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
CN102655096A (zh) * 2011-03-03 2012-09-05 力成科技股份有限公司 芯片封装方法
CN102760667B (zh) * 2011-04-29 2014-10-29 力成科技股份有限公司 形成双面电磁屏蔽层的半导体封装方法及构造
TWI447888B (zh) * 2011-06-13 2014-08-01 Advanced Semiconductor Eng 具有凹部之半導體結構及其製造方法
KR20140023112A (ko) * 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300911A (zh) * 2005-11-28 2008-11-05 株式会社村田制作所 电路模块以及制造电路模块的方法
CN102446870A (zh) * 2010-10-13 2012-05-09 矽品精密工业股份有限公司 具有静电放电及防电磁波干扰的封装件
CN104137245A (zh) * 2012-02-23 2014-11-05 苹果公司 薄型、空间高效的电路屏蔽
CN103035591A (zh) * 2012-12-28 2013-04-10 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN103400825A (zh) * 2013-07-31 2013-11-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法

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