TWI447888B - 具有凹部之半導體結構及其製造方法 - Google Patents

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Description

具有凹部之半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可避免與外部電路板短路之半導體結構及其製造方法。
受到提升製程速度及尺寸縮小化的需求，半導體封裝件之構造及製程變得甚複雜。當製程速度的提昇及小尺寸的效益明顯增加時，半導體封裝件的特性也出現問題。特別是指，較高的工作時脈(clock speed)造成訊號位準(signal level)之間更頻繁的轉態(transition)，因而導致在高頻或短波的情況下產生較高強度的電磁放射(electromagnetic emission)。電磁放射可能發生於半導體封裝件及鄰近的半導體封裝件之間。假如鄰近半導體封裝件的電磁放射的強度較高，此電磁放射係負面地影響半導體元件的運作，若整個電子系統內具有高密度分佈的半導體元件，則半導體元件之間的電磁干擾更顯嚴重。
在傳統半導體封裝件之封裝製程完成後，進行切割半導體封裝件之封裝體及基板之步驟，以露出半導體封裝件之基板內的接地線路，然後再於半導體封裝件之封裝體表面形成一防電磁干擾層，且防電磁干擾層電性接觸基板中露出的接地線路。藉由設置防電磁干擾層，電磁放射因此可以釋放至基板的接地線路，達到保護半導體封裝件的目的。
然而，防電磁干擾層通常與半導體封裝件之基板的底面齊平，甚至突出於基板的底面，如此當半導體封裝件設置於一外部電路板時，防電磁干擾層容易與外部電路板之電路元件電性接觸而導致短路。
本發明係有關於一種半導體結構及其製造方法，半導體結構具有凹部，避免半導體結構之防電磁干擾膜與外部電路板電性接觸而導致短路。
根據本發明一實施例，提出一種半導體結構。半導體結構包括一基板、一電性元件、一封裝體及一電磁干擾屏蔽元件。基板具有一凹部、一上表面、一底面、一下表面及一第一側面且包括一接地部。下表面位於上表面與底面之間，凹部從基板之下表面延伸至底面，第一側面延伸於上表面與下表面之間。電性元件設置於鄰近基板之上表面。封裝體包覆電性元件。電磁干擾屏蔽元件覆蓋封裝體、接地部及基板之第一側面。
根據本發明一實施例，提出一種半導體結構。半導體結構包括一基板、一電性元件、一封裝體及一電磁干擾屏蔽鍍層。基板具有一凹部、一上表面、一底面、一下表面及一第一側面，下表面位於上表面與底面之間，凹部從基板之下表面延伸至底面，第一側面延伸於上表面與下表面之間。電性元件設置於鄰近該基板之上表面。封裝體包覆電性元件。電磁干擾屏蔽鍍層覆蓋封裝體及基板之第一側面。
根據本發明另一實施例，提出一種半導體結構。半導體結構包括一基板、一電性元件、一封裝體及一電磁干擾屏蔽鍍層。基板具有一凹部、一上表面、一底面、一下表面及一第一側面，基板之下表面位於上表面與底面之間，凹部從基板之下表面延伸至底面，第一側面延伸於上表面與下表面之間。電性元件設置於鄰近基板之上表面。封裝體包覆電性元件。電磁干擾屏蔽鍍層係覆蓋封裝體及基板之第一側面。
根據本發明又一實施例，提出一種半導體結構之製造方法。製造方法包括以下步驟。提供一基板，其中基板具有一上表面及一底面且包括一接地部；設置一電性元件於鄰近基板之上表面；形成一封裝體包覆電性元件；形成一第一切割狹縫，其中第一切割狹縫經過封裝體及基板之上表面，接地部及基板之一第一側面於切割後係露出；形成一電磁干擾屏蔽元件覆蓋封裝體、接地部及基板之第一側面；以及，形成一第二切割狹縫，其中第二切割狹縫經過基板之底面及電磁干擾屏蔽元件之一部分，以於基板形成一凹部，基板之一下表面從凹部露出，而下表面位於上表面與底面之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示依照本發明一實施例之半導體結構之剖視圖。半導體結構100包括基板110、電性元件120、封裝體130及電磁干擾屏蔽元件140。
基板110具有上表面110u、下表面110b1、底面110b2及第一側面110s1，且包括接地部111及凹部112。下表面110b1位於上表面110u與底面110b2之間，第一側面110s1延伸於上表面110u與下表面110b1之間，凹部112從基板110之下表面110b1延伸至底面110b2。基板110更具有第二側面110s2，凹部112從第一側面110s1延伸至第二側面110s2。
接地部111位於基板110之邊緣。接地部111例如是導電柱(conductive pillar)。接地部111之至少一部分延伸於基板110之上表面110u與下表面110b1之間，本實施例之接地部111完全埋設於基板110內，僅其側面111s從基板110之第一側面110s1露出，然此非用以限制本發明。於其它實施例中，當凹部112從底面110b2延伸至接地部111(增加間距S2)時，接地部111可從凹部112露出。
電性元件120設置於鄰近基板110之上表面110u。電性元件120包括至少一主動元件121及至少一被動元件122。主動元件121例如是各種晶片(chip)以覆晶(Flip Chip)或是打線(Wire Bonding)的方式與基板110電性連接，而被動元件122例如是電阻、電容與電感中至少一者。
封裝體130包覆電性元件120並覆蓋基板110之上表面110u的一部分。封裝體130之材料可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、矽基樹脂(silicone-based resin)或其他適當之包覆劑。封裝體130亦可包括適當之填充劑，例如是粉狀之二氧化矽。可利用數種封裝技術形成封裝體，例如是壓縮成型(compression molding)、注射成型(injection molding)或轉注成型(transfer molding)。在一實施例中，封裝體係封膠(molding compound)。
電磁干擾屏蔽元件140係覆蓋封裝體130、接地部111之側面111s及基板110之第一側面110s1。電磁干擾屏蔽元件140之下表面140b與基板110之下表面110b1實質上對齊，例如是共面。由於凹部112之設計，使電磁干擾屏蔽元件140不致於延伸至基板110之底面110b2，即電磁干擾屏蔽元件140與基板110之底面110b2相距一安全距離。如此一來，當半導體結構100結合至外部電路板(未繪示)，電磁干擾屏蔽元件140便不致與外部電路板電性接觸而產生短路。
請參照第2圖，第2圖繪示依照第1圖中局部2’的放大圖。第二側面110s2可以是垂直面或斜面，例如，下表面110b1與第二側面110s2之間的夾角A1係大於或實質上等於90度，本實施例之夾角A1係以實質上等於90度為例說明。此外，第一側面110s1與接地部111之側面111s實質上對齊，例如是共面。
第2圖中，基板110之第二側面110s2與第一側面110s1之間距S1實質上介於0.001公厘(mm)至3 mm之間。基板110之下表面110b1與基板110之底面110b2之間距S2實質上介於0.01 mm至1 mm之間。
基板110更具有導角110r，導角110r連接第二側面110s2與下表面110b1。導角110r可減少或避免第二側面110s2與下表面110b1之轉角部位應力集中而發生裂損問題。於其它實施例中，亦可省略導角110r。
如第2圖所示，封裝體130之側面130s與基板110之第一側面110s1、接地部111之側面111s實質上對齊，例如是共面。
如第2圖所示，電磁干擾屏蔽元件140可以為多層結構。詳細而言，電磁干擾屏蔽元件140包括內層及外層，內層包覆封裝體130，而外層包覆內層且外層之材質包括不銹鋼。舉例來說，內層可以是多層結構，其包括第一防電磁干擾膜141及第二防電磁干擾膜142，外層係第三防電磁干擾膜143，其可以是單層結構。第一防電磁干擾膜141包覆封裝體130，其材質包括不銹鋼，或者第一防電磁干擾膜141係一不銹鋼層。第二防電磁干擾膜142包覆第一防電磁干擾膜141，其材質包括銅(Cu)。第三防電磁干擾膜143包覆第二防電磁干擾膜142，其材質包括不銹鋼或者第三防電磁干擾膜143係銅層。於其它實施例中，電磁干擾屏蔽元件140亦可為單層結構，例如，電磁干擾屏蔽元件140係第一防電磁干擾膜141、第二防電磁干擾膜142及第三防電磁干擾膜143之任一者。此外，電磁干擾屏蔽元件140亦可為電磁干擾屏蔽鍍層。
請參照第3圖，其繪示依照本發明另一實施例之半導體結構之剖視圖。半導體結構200包括基板110、電性元件120、封裝體130及電磁干擾屏蔽元件140。基板110具有上表面110u、下表面110b1、底面110b2及第一側面110s1，且包括凹部112及接地部211。半導體結構200之接地部211從基板110之上表面110u延伸至下表面110b1，即接地部211完全埋設於基板110內且貫穿基板110。本實施例中，接地部211之下表面211b從基板110之凹部112露出，且接地部211之下表面211b與基板110之下表面110b1實質上對齊，例如是共面。
請參照第4圖，其繪示依照本發明又一實施例之半導體結構之剖視圖。半導體結構300包括基板310、電性元件120、封裝體130及電磁干擾屏蔽元件140。基板310具有上表面310u、下表面310b1、底面310b2及第一側面310s1，且包括凹部112及接地部311。半導體結構300之接地部311可以是線路層(trace layer)，其採用例如是電鍍方式形成。線路層之材質包括銅。接地部311可以埋設於基板310內部或露出基板310之上表面310u，而其側面311s從基板310之第一側面310s1露出，以與電磁干擾屏蔽元件140電性連接。
請參照第5圖，其繪示依照本發明再一實施例之半導體結構之剖視圖。半導體結構400包括基板410、電性元件120、封裝體130及電磁干擾屏蔽元件140。基板410具有上表面410u、下表面410b1、底面410b2及第一側面410s1，且包括凹部112及接地部411。半導體結構400之接地部411設置於鄰近基板410之上表面410u，並與電磁干擾屏蔽元件140電性連接。接地部411例如是導電塊(conductive block)、銲料凸塊(solder bump)或導電柱(conductive pillar)。封裝體130更包覆接地部411。本實施例中，接地部411整個設置於基板410之上表面410u。另一實施例中，接地部411之一部分突出於基板410之上表面410u，而接地部411之另一部分則可埋設於基板410內部。
請參照第6圖，其繪示第1圖之底視圖。半導體結構100更包括複數個電性接點114，電性接點114設置於鄰近基板110之底面110b2。電性接點114例如是銲球(solder ball)、接墊(pad)或導電柱(conductive pillar)，本實施例之電性接點114係以銲球為例說明，使半導體結構100成為一球柵陣列(Ball Grid Array,BGA)結構。然而，當電性接點114係接墊時，半導體結構100成為一平面閘格陣列(Land Grid Array,LGA)結構。
如第6圖所示，電性接點114係排列成陣列形(Array)。凹部112之外形係封閉環形。雖然凹部112佔據基板110部分區域而減少電性接點114可以設置的範圍，然透過電性接點114之剖面形狀呈圓形的設計，可在有限基板面積內設置較多數目的電性接點114作為訊號輸出與輸入端。其它實施例中，電性接點114之剖面形狀可為長方形或正方形。此外，多個接地部111係分離地且沿著基板110之邊緣配置；其它實施例中，接地部111可為環形，例如是開放或封閉環形接地部。
請參照第7圖，其繪示依照本發明另一實施例之半導體結構之底視圖。半導體結構500之數個電性接點514例如是接墊，其鄰近基板110之底面110b2設置且排列成陣列形。為了在有限基板面積內設置較多數目的電性接點作為訊號輸出與輸入端，電性接點亦可以設計成具有至少兩種不同的面積，例如，該些數個電性接點514包括至少一第一電性接點514a及至少一第二電性接點514b。第一電性接點514a具有第一面積且沿著基板110之邊緣配置，第二電性接點514b具有第二面積且設置於基板中央，其中第一電性接點514a係作為接地(grounding)接點，且第一面積大於第二面積；其它實施例中，第二電性接點514b可作為接地接點，且第二面積大於第一面積。
請參照第8圖，其繪示依照本發明又一實施例之半導體結構之底視圖。半導體結構600之該些電性接點514分布於基板110之底面110b2的邊緣，本實施例之該些電性接點514係以排列成單排為例說明，然於其它實施例中，該些電性接點514可沿著基板110底面110b2邊緣設置且排列成至少兩排。
請參照第9A至9G圖，係繪示第1圖之半導體結構100的製造過程圖，藉以說明依照本發明實施例之半導體封裝件的製造方法。
如第9A圖所示，提供基板110。基板110具有上表面110u及底面110b2且包括至少一接地部111。上表面110u相對於底面110b2。
如第9B圖所示，設置至少一電性元件120於鄰近基板110之上表面110u，且電性元件120電性連接於基板110。電性元件120包括主動元件121及被動元件122。
如第9C圖所示，形成封裝體130包覆電性元件120。封裝體130更覆蓋基板110之上表面110u的一部分。
如第9D圖所示，以例如是刀具或雷射，形成至少一第一切割狹縫P1。其中，第一切割狹縫P1經過封裝體130、基板110之上表面110u及接地部111，封裝體130之側面130s、接地部111之側面111s及基板110之第一側面110s1於第一切割狹縫P1形成後露出。封裝體130之側面130s、接地部111之側面111s與基板110之第一側面110s1實質上對齊，例如是共面。此外，一實施例中，第一切割狹縫P1的寬度W1介於0.3至10 mm之間，第一切割狹縫P1於基板110形成深度H1，其介於0.1至2 mm之間，然此非用以限制本發明。
如第9E圖所示，形成電磁干擾屏蔽元件140覆蓋封裝體130之側面130s及上表面130u、接地部111之側面111s以及基板110之第一側面110s1。電磁干擾屏蔽元件140可利用例如是化學氣相沈積、無電鍍法(electroless plating)、電解電鍍(electrolytic plating)、印刷、旋塗、噴塗、濺鍍(sputtering)或真空沈積法(vacuum deposition)形成。
如第9F圖所示，倒置基板110、封裝體130及電磁干擾屏蔽元件140，使基板110朝向第9F圖的上方。為了提供保護作用，將倒置後之基板110、封裝體130及電磁干擾屏蔽元件140設置於載板150上，其中電磁干擾屏蔽元件140貼向載板150。載板150具有黏貼層(未繪示)，使電磁干擾屏蔽元件140穩固地黏貼於黏貼層上。然後，形成數個電性接點114於基板110之底面110b2上。
如第9G圖所示，以例如是刀具或雷射，形成至少一第二切割狹縫P2，以形成至少一如第1圖所示之半導體結構100。本實施例之切割方法係採用半穿切(Half-cut)方式。
第二切割狹縫P2經過基板110之底面110b2及電磁干擾屏蔽元件140之一部分，以於基板110形成至少一凹部112。基板110之下表面110b1於第二切割狹縫P2形成後露出，且下表面110b1係位於上表面110u與底面110b2之間。由於第二切割狹縫P2經過電磁干擾屏蔽元件140及基板110，故電磁干擾屏蔽元件140之下表面140b與基板110之下表面110b1實質上對齊，例如是共面。此外，第二切割狹縫P2並延伸至與第一切割狹縫P1相通，以完全分離半導體結構100。
第二切割狹縫P2從基板110之底面110b2延伸至下表面110b1的切割深度(間距S2)小於底面110b2與接地部111的距離S3，使得第二切割狹縫P2形成後，接地部111之下表面111b未從凹部112露出。如此一來，接地部111之下表面111b仍保持在基板110的內部而受到基板110的保護，然此非用以限制本發明。另一實施例中，當第二切割狹縫P2從底面110b2延伸至下表面110b1的切割深度大於底面110b2與接地部111的距離S3時，接地部111之下表面111b於第二切割狹縫P2形成後從凹部112露出。在此情況下，由於第二切割狹縫P2經過接地部111及基板110，使接地部111之下表面111b與基板110之下表面110b1實質上對齊，例如是共面。
第二切割狹縫P2形成後，基板110之第二側面110s2係從凹部112露出。當該些電性接點114的分布區域愈大時，間距S1可愈小；換句話說，當間距S1愈小時，該些電性接點114的分布區域可愈大而可形成數量愈多的電性接點114。另一實施例中，可藉由調整電性接點的面積或形狀達到在有限的分布區域內形成數量較多的電性接點114。
於第二切割狹縫P2形成後，基板110中對應凹部112的側壁(即第一側面110s1及第二側面110s2)完全露出於基板110。此外，第二切割狹縫P2的寬度W2係大於第一切割狹縫P1的寬度W1。
此外，可於基板110切出導角外形。例如，採用具有導角的刀具，形成第二切割狹縫P2。如此一來，在第二切割狹縫P2形成後，基板110之導角110r係形成且從凹部112露出，其中導角110r連接第二側面110s2與下表面110b1。
此外，半導體結構200、300、400、500及600的製造方法相似於半導體結構100，容此不再贅述。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600．．．半導體結構
110、310、410．．．基板
110u、310u、410u．．．上表面
110b1、111b、310b1、410b1．．．下表面
110b2、310b2、410b2．．．底面
110s1、310s1、410s1．．．第一側面
110s2．．．第二側面
110r．．．導角
111、211、311、411．．．接地部
111s、311s．．．側面
112．．．凹部
114、514．．．電性接點
120．．．電性元件
121．．．主動元件
122．．．被動元件
130．．．封裝體
130u．．．上表面
130s．．．側面
140．．．電磁干擾屏蔽元件
140b．．．下表面
141．．．第一防電磁干擾膜
142．．．第二防電磁干擾膜
143．．．第三防電磁干擾膜
150．．．載板
211b．．．下表面
514a．．．第一電性接點
514b．．．第二電性接點
A1．．．夾角
H1．．．深度
P1．．．第一切割狹縫
P2．．．第二切割狹縫
S1、S2．．．間距
S3．．．距離
W1、W2．．．寬度
第1圖繪示依照本發明一實施例之半導體結構之剖視圖。
第2圖繪示第1圖中局部2’的放大圖。
第3圖繪示依照本發明另一實施例之半導體結構之剖視圖。
第4圖繪示依照本發明又一實施例之半導體結構之剖視圖。
第5圖繪示依照本發明再一實施例之半導體結構之剖視圖。
第6圖繪示第1圖之底視圖。
第7圖繪示依照本發明另一實施例之半導體結構之底視圖。
第8圖繪示依照本發明又一實施例之半導體結構之底視圖。
第9A至9G圖繪示第1圖之半導體結構的製造過程圖
100．．．半導體結構
110．．．基板
110u．．．上表面
110b1．．．下表面
110b2．．．底面
110s2．．．第二側面
111．．．接地部
112．．．凹部
114．．．電性接點
120．．．電性元件
121．．．主動元件
122．．．被動元件
130．．．封裝體
140．．．電磁干擾屏蔽元件

Claims (18)

  1. 一種半導體結構，包括：一基板，具有一凹部、一上表面、一底面、一下表面及一第一側面且包括一接地部，該基板之該下表面位於該上表面與該底面之間，該凹部從該基板之該下表面延伸至該底面，該第一側面延伸於該上表面與該下表面之間；一電性元件，設置於鄰近該基板之該上表面；一封裝體，包覆該電性元件；以及一電磁干擾屏蔽元件，係覆蓋該封裝體、該接地部及該基板之該第一側面；其中，該基板更具有一第二側面，該凹部從該第一側面延伸至該第二側面，該下表面與該第二側面之間的夾角大於或實質上等於90度。
  2. 如申請專利範圍第1項所述之半導體結構，其中該接地部之至少一部分延伸於該基板之該上表面與該下表面之間。
  3. 如申請專利範圍第1項所述之半導體結構，其中該接地部設置於鄰近該基板之該上表面，該封裝體更包覆該接地部。
  4. 如申請專利範圍第1項所述之半導體結構，其中該接地部係線路層(trace layer)、導電塊(conductive block)、銲料凸塊(solder bump)、導電柱(conductive pillar)或導電通孔(conductive via)。
  5. 如申請專利範圍第1項所述之半導體結構，更包括： 複數個電性接點，設置於鄰近該基板之該底面。
  6. 如申請專利範圍第5項所述之半導體結構，其中該些電性接點包括一第一電性接點與一第二電性接點，其中該第一電性接點具有一第一面積，該第二電性接點具有一第二面積，且該第一面積係大於該第二面積。
  7. 如申請專利範圍第1項所述之半導體結構，其中該電磁干擾屏蔽元件之一下表面與該基板之該下表面實質上齊平。
  8. 如申請專利範圍第1項所述之半導體結構，其中該電磁干擾屏蔽元件包括：一內層，包覆該封裝體；以及一外層，包覆該內層，且該外層之材質包括不銹鋼。
  9. 一種半導體結構，包括：一基板，具有一凹部、一上表面、一底面、一下表面及一第一側面，該基板之該下表面位於該上表面與該底面之間，該凹部從該基板之該下表面延伸至該底面，該第一側面延伸於該上表面與該下表面之間；一電性元件，設置於鄰近該基板之該上表面；一封裝體，包覆該電性元件；以及一電磁干擾屏蔽鍍層，係覆蓋該封裝體及該基板之該第一側面；其中，該基板更具有一第二側面，該凹部從該第一側面延伸至該第二側面，該下表面與該第二側面之間的夾角大於或實質上等於90度。
  10. 如申請專利範圍第9項所述之半導體結構，更包 括：複數個電性接點，設置於鄰近該基板之該底面。
  11. 如申請專利範圍第9項所述之半導體結構，其中該電磁干擾屏蔽鍍層之一下表面與該基板之該下表面實質上齊平。
  12. 如申請專利範圍第9項所述之半導體結構，其中該電磁干擾屏蔽鍍層包括：一內層，包覆該封裝體；以及一外層，包覆該內層，且該外層之材質包括不銹鋼。
  13. 一種半導體結構之製造方法，包括：提供一基板，其中該基板具有一上表面及一底面且包括一接地部；設置一電性元件於鄰近該基板之該上表面；形成一封裝體包覆該電性元件；形成一第一切割狹縫，其中該第一切割狹縫經過該封裝體及該基板之該上表面，該接地部及該基板之一第一側面於切割後係露出；形成一電磁干擾屏蔽元件覆蓋該封裝體、該接地部及該基板之該第一側面；以及形成一第二切割狹縫，其中該第二切割狹縫經過該基板之該底面及該電磁干擾屏蔽元件之一部分，以於該基板形成一凹部，該基板之一下表面從該凹部露出，而該下表面位於該上表面與該底面之間。
  14. 如申請專利範圍第13項所述之製造方法，其中該第二切割狹縫形成後，該基板之一第二側面及一導角係從該凹部露出，該導角連接該第二側面與該下表面，且該下表面與該第二側面之間的夾角大於或實質上等於90度。
  15. 如申請專利範圍第13項所述之製造方法，其中該第二切割狹縫的寬度係大於第一切割狹縫的寬度。
  16. 如申請專利範圍第13項所述之製造方法，更包括：形成複數個電性接點於該基板之底面上。
  17. 如申請專利範圍第13項所述之製造方法，其中於該形成該第一切割狹縫之該步驟中，該封裝體之一側面及該接地部之一側面係露出，該封裝體之該側面與該接地部之該側面實質上對齊。
  18. 如申請專利範圍第13項所述之製造方法，其中於該形成該第二切割狹縫之該步驟中，該電磁干擾屏蔽元件之一下表面與該基板之該下表面實質上對齊。
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