CN102244069A - 具有凹部的半导体结构及其制造方法 - Google Patents

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Abstract

一种具有凹部的半导体结构及其制造方法。半导体结构包括基板、电性组件、封装体及电磁干扰屏蔽组件。基板具有凹部、上表面、底面、下表面及一侧面且包括接地部。基板的下表面位于上表面与底面之间，基板的凹部从基板的下表面延伸至底面，基板的侧面延伸于上表面与下表面之间。电性组件邻近基板的上表面设置。封装体包覆电性组件。电磁干扰屏蔽组件覆盖封装体、接地部及基板的侧面。

Description

具有凹部的半导体结构及其制造方法
技术领域
本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种可避免与外部电路板短路的半导体结构及其制造方法。
背景技术
受到提升工艺速度及尺寸缩小化的需求，半导体封装件的构造及工艺变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体封装件的特性也出现问题。特别是指，较高的工作频率(clock speed)造成信号电平(signal level)之间更频繁的转态(transition)，因而导致在高频或短波的情况下产生较高强度的电磁放射(electromagnetic emission)。电磁放射可能发生于半导体封装件及邻近的半导体封装件之间。假如邻近半导体封装件的电磁放射的强度较高，此电磁放射负面地影响半导体组件的运作，若整个电子系统内具有高密度分布的半导体组件，则半导体组件之间的电磁干扰更显严重。
在传统半导体封装件的封装工艺完成后，进行切割半导体封装件的封装体及基板的步骤，以露出半导体封装件的基板内的接地线路，然后再于半导体封装件的封装体表面形成一防电磁干扰层，且防电磁干扰层电性接触基板中露出的接地线路。经由设置防电磁干扰层，电磁放射因此可以释放至基板的接地线路，达到保护半导体封装件的目的。
然而，防电磁干扰层通常与半导体封装件的基板的底面齐平，甚至突出于基板的底面，如此当半导体封装件设置于一外部电路板时，防电磁干扰层容易与外部电路板的电路组件电性接触而导致短路。
发明内容
本发明有关于一种半导体结构及其制造方法，半导体结构具有凹部，避免半导体结构的防电磁干扰膜与外部电路板电性接触而导致短路。
根据本发明一实施例，提出一种半导体结构。半导体结构包括一基板、一电性组件、一封装体及一电磁干扰屏蔽组件。基板具有一凹部、一上表面、一底面、一下表面及一第一侧面且包括一接地部。下表面位于上表面与底面之间，凹部从基板的下表面延伸至底面，第一侧面延伸于上表面与下表面之间。电性组件设置于邻近基板的上表面。封装体包覆电性组件。电磁干扰屏蔽组件覆盖封装体、接地部及基板的第一侧面。
根据本发明一实施例，提出一种半导体结构。半导体结构包括一基板、一电性组件、一封装体及一电磁干扰屏蔽镀层。基板具有一凹部、一上表面、一底面、一下表面及一第一侧面，下表面位于上表面与底面之间，凹部从基板的下表面延伸至底面，第一侧面延伸于上表面与下表面之间。电性组件设置于邻近该基板的上表面。封装体包覆电性组件。电磁干扰屏蔽镀层覆盖封装体及基板的第一侧面。
根据本发明另一实施例，提出一种半导体结构。半导体结构包括一基板、一电性组件、一封装体及一电磁干扰屏蔽镀层。基板具有一凹部、一上表面、一底面、一下表面及一第一侧面，基板的下表面位于上表面与底面之间，凹部从基板的下表面延伸至底面，第一侧面延伸于上表面与下表面之间。电性组件设置于邻近基板的上表面。封装体包覆电性组件。电磁干扰屏蔽镀层覆盖封装体及基板的第一侧面。
根据本发明又一实施例，提出一种半导体结构的制造方法。制造方法包括以下步骤。提供一基板，其中基板具有一上表面及一底面且包括一接地部；设置一电性组件于邻近基板的上表面；形成一封装体包覆电性组件；形成一第一切割狭缝，其中第一切割狭缝经过封装体及基板的上表面，接地部及基板的一第一侧面于切割后露出；形成一电磁干扰屏蔽组件覆盖封装体、接地部及基板的第一侧面；以及，形成一第二切割狭缝，其中第二切割狭缝经过基板的底面及电磁干扰屏蔽组件的一部分，以于基板形成一凹部，基板的一下表面从凹部露出，而下表面位于上表面与底面之间。
为了对本发明的上述及其它方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体结构的剖视图。
图2绘示图1中局部2’的放大图。
图3绘示依照本发明另一实施例的半导体结构的剖视图。
图4绘示依照本发明又一实施例的半导体结构的剖视图。
图5绘示依照本发明再一实施例的半导体结构的剖视图。
图6绘示图1的底视图。
图7绘示依照本发明另一实施例的半导体结构的底视图。
图8绘示依照本发明又一实施例的半导体结构的底视图。
图9A至9G绘示图1的半导体结构的制造过程图
主要组件符号说明：
100、200、300、400、500、600：半导体结构
110、310、410：基板
110u、310u、410u：上表面
110b1、111b、310b1、410b1：下表面
110b2、310b2、410b2：底面
110s1、310s1、410s1：第一侧面
110s2：第二侧面
110r：导角
111、211、311、411：接地部
111s、311s：侧面
112：凹部
14、514：电性接点
120：电性组件
121：主动组件
122：被动组件
130：封装体
130u：上表面
130s：侧面
140：电磁干扰屏蔽组件
140b：下表面
141：第一防电磁干扰膜
142：第二防电磁干扰膜
143：第三防电磁干扰膜
150：载板
211b：下表面
514a：第一电性接点
514b：第二电性接点
A1：夹角
H1：深度
P1：第一切割狭缝
P2：第二切割狭缝
S1、S2：间距
S3：距离
W1、W2：宽度
具体实施方式
请参照图1，其绘示依照本发明一实施例的半导体结构的剖视图。半导体结构100包括基板110、电性组件120、封装体130及电磁干扰屏蔽组件140。
基板110具有上表面110u、下表面110b1、底面110b2及第一侧面110s1，且包括接地部111及凹部112。下表面110b1位于上表面110u与底面110b2之间，第一侧面110s1延伸于上表面110u与下表面110b1之间，凹部112从基板110的下表面110b1延伸至底面110b2。基板110更具有第二侧面110s2，凹部112从第一侧面110s1延伸至第二侧面110s2。
接地部111位于基板110的边缘。接地部111例如是导电柱(conductive pillar)。接地部111的至少一部分延伸于基板110的上表面110u与下表面110b1之间，本实施例的接地部111完全埋设于基板110内，仅其侧面111s从基板110的第一侧面110s1露出，然此非用以限制本发明。于其它实施例中，当凹部112从底面110b2延伸至接地部111(增加间距S2)时，接地部111可从凹部112露出。
电性组件120设置于邻近基板110的上表面110u。电性组件120包括至少一主动组件121及至少一被动组件122。主动组件121例如是各种芯片(chip)以覆晶(Flip Chip)或是打线(Wire Bonding)的方式与基板110电性连接，而被动组件122例如是电阻、电容与电感中至少一者。
封装体130包覆电性组件120并覆盖基板110的上表面110u的一部分。封装体130的材料可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其它适当的包覆剂。封装体130亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体，例如是压缩成型(compression molding)、注射成型(injection molding)或转注成型(transfer molding)。在一实施例中，封装体封胶(molding compound)。
电磁干扰屏蔽组件140覆盖封装体130、接地部111的侧面111s及基板110的第一侧面110s1。电磁干扰屏蔽组件140的下表面140b与基板110的下表面110b1实质上对齐，例如是共面。由于凹部112的设计，使电磁干扰屏蔽组件140不致于延伸至基板110的底面110b2，即电磁干扰屏蔽组件140与基板110的底面110b2相距丨安全距离。如此一来，当半导体结构100结合至外部电路板(未绘示)，电磁干扰屏蔽组件140便不致与外部电路板电性接触而产生短路。
请参照图2，图2绘示依照图1中局部2’的放大图。第二侧面110s2可以是垂直面或斜面，例如，下表面110b1与第二侧面110s2之间的夹角A1大于或实质上等于90度，本实施例的夹角A1以实质上等于90度为例说明。此外，第一侧面110s1与接地部111的侧面111s实质上对齐，例如是共面。
图2中，基板110的第二侧面110s2与第一侧面110s1之间距S1实质上介于0.001毫米(mm)至3mm之间。基板110的下表面110b1与基板110的底面110b2之间距S2实质上介于0.01mm至1mm之间。
基板110更具有导角110r，导角110r连接第二侧面110s2与下表面110b1。导角110r可减少或避免第二侧面110s2与下表面110b1的转角部位应力集中而发生裂损问题。于其它实施例中，亦可省略导角110r。
如图2所示，封装体130的侧面130s与基板110的第一侧面110s1、接地部111的侧面111s实质上对齐，例如是共面。
如图2所示，电磁干扰屏蔽组件140可以为多层结构。详细而言，电磁干扰屏蔽组件140包括内层及外层，内层包覆封装体130，而外层包覆内层且外层的材质包括不锈钢。举例来说，内层可以是多层结构，其包括第一防电磁干扰膜141及第二防电磁干扰膜142，外层第三防电磁干扰膜143，其可以是单层结构。第一防电磁干扰膜141包覆封装体130，其材质包括不锈钢，或者第一防电磁干扰膜141一不锈钢层。第二防电磁干扰膜142包覆第一防电磁干扰膜141，其材质包括铜(Cu)。第三防电磁干扰膜143包覆第二防电磁干扰膜142，其材质包括不锈钢或者第三防电磁干扰膜143铜层。于其它实施例中，电磁干扰屏蔽组件140亦可为单层结构，例如，电磁干扰屏蔽组件140第一防电磁干扰膜141、第二防电磁干扰膜142及第三防电磁干扰膜143的任一者。此外，电磁干扰屏蔽组件140亦可为电磁干扰屏蔽镀层。
请参照图3，其绘示依照本发明另一实施例的半导体结构的剖视图。半导体结构200包括基板110、电性组件120、封装体130及电磁干扰屏蔽组件140。基板110具有上表面110u、下表面110b1、底面110b2及第一侧面110s1，且包括凹部112及接地部211。半导体结构200的接地部211从基板110的上表面110u延伸至下表面110b1，即接地部211完全埋设于基板110内且贯穿基板110。本实施例中，接地部211的下表面211b从基板110的凹部112露出，且接地部211的下表面211b与基板110的下表面110b1实质上对齐，例如是共面。
请参照图4，其绘示依照本发明又一实施例的半导体结构的剖视图。半导体结构300包括基板310、电性组件120、封装体130及电磁干扰屏蔽组件140。基板310具有上表面310u、下表面310b1、底面310b2及第一侧面310s1，且包括凹部112及接地部311。半导体结构300的接地部311可以是线路层(trace layer)，其采用例如是电镀方式形成。线路层的材质包括铜。接地部311可以埋设于基板310内部或露出基板310的上表面310u，而其侧面311s从基板310的第一侧面310s1露出，以与电磁干扰屏蔽组件140电性连接。
请参照图5，其绘示依照本发明再一实施例的半导体结构的剖视图。半导体结构400包括基板410、电性组件120、封装体130及电磁干扰屏蔽组件140。基板410具有上表面410u、下表面410b1、底面410b2及第一侧面410s1，且包括凹部112及接地部411。半导体结构400的接地部411设置于邻近基板410的上表面410u，并与电磁干扰屏蔽组件140电性连接。接地部411例如是导电块(conductiveblock)、焊料凸块(solder bump)或导电柱(conductive pillar)。封装体130更包覆接地部411。本实施例中，接地部411整个设置于基板410的上表面410u。另一实施例中，接地部411的一部分突出于基板410的上表面410u，而接地部411的另一部分则可埋设于基板410内部。
请参照图6，其绘示图1的底视图。半导体结构100更包括数个电性接点114，电性接点114设置于邻近基板110的底面110b2。电性接点114例如是焊球(solderball)、接垫(pad)或导电柱(conductive pillar)，本实施例的电性接点114以焊球为例说明，使半导体结构100成为一球栅数组(Ball Grid Array，BGA)结构。然而，当电性接点114接垫时，半导体结构100成为一平面闸格数组(Land Grid Array，LGA)结构。
如图6所示，电性接点114排列成数组形(Array)。凹部112的外形封闭环形。虽然凹部112占据基板110部分区域而减少电性接点114可以设置的范围，然透过电性接点114的剖面形状呈圆形的设计，可在有限基板面积内设置较多数目的电性接点114作为信号输出与输入端。其它实施例中，电性接点114的剖面形状可为长方形或正方形。此外，多个接地部111分离地且沿着基板110的边缘配置；其它实施例中，接地部111可为环形，例如是开放或封闭环形接地部。
请参照图7，其绘示依照本发明另一实施例的半导体结构的底视图。半导体结构500的数个电性接点514例如是接垫，其邻近基板110的底面110b2设置且排列成数组形。为了在有限基板面积内设置较多数目的电性接点作为信号输出与输入端，电性接点亦可以设计成具有至少两种不同的面积，例如，该些数个电性接点514包括至少一第一电性接点514a及至少一第二电性接点514b。第一电性接点514a具有第一面积且沿着基板110的边缘配置，第二电性接点514b具有第二面积且设置于基板中央，其中第一电性接点514a作为接地(grounding)接点，且第一面积大于第二面积；其它实施例中，第二电性接点514b可作为接地接点，且第二面积大于第一面积。
请参照图8，其绘示依照本发明又一实施例的半导体结构的底视图。半导体结构600的该些电性接点514分布于基板110的底面110b2的边缘，本实施例的该些电性接点514以排列成单排为例说明，然于其它实施例中，该些电性接点514可沿着基板110底面110b2边缘设置且排列成至少两排。
请参照图9A至9G，绘示图1的半导体结构100的制造过程图，藉以说明依照本发明实施例的半导体封装件的制造方法。
如图9A所示，提供基板110。基板110具有上表面110u及底面110b2且包括至少一接地部111。上表面110u相对于底面110b2。
如图9B所示，设置至少一电性组件120于邻近基板110的上表面110u，且电性组件120电性连接于基板110。电性组件120包括主动组件121及被动组件122。
如图9C所示，形成封装体130包覆电性组件120。封装体130更覆盖基板110的上表面110u的一部分。
如图9D所示，以例如是刀具或激光，形成至少一第一切割狭缝P1。其中，第一切割狭缝P1经过封装体130、基板110的上表面110u及接地部111，封装体130的侧面130s、接地部111的侧面111s及基板110的第一侧面110s1于第一切割狭缝P1形成后露出。封装体130的侧面130s、接地部111的侧面111s与基板110的第一侧面110s1实质上对齐，例如是共面。此外，一实施例中，第一切割狭缝P1的宽度W1介于0.3至10mm之间，第一切割狭缝P1于基板110形成深度H1，其介于0.1至2mm之间，然此非用以限制本发明。
如图9E所示，形成电磁干扰屏蔽组件140覆盖封装体130的侧面130s及上表面130u、接地部111的侧面111s以及基板110的第一侧面110s1。电磁干扰屏蔽组件140可利用例如是化学气相沉积、无电镀法(electroless plating)、电解电镀(electrolytic plating)、印刷、旋涂、喷涂、溅镀(sputtering)或真空沉积法(vacuumdeposition)形成。
如图9F所示，倒置基板110、封装体130及电磁干扰屏蔽组件140，使基板110朝向图9F的上方。为了提供保护作用，将倒置后的基板110、封装体130及电磁干扰屏蔽组件140设置于载板150上，其中电磁干扰屏蔽组件140贴向载板150。载板150具有黏贴层(未绘示)，使电磁干扰屏蔽组件140稳固地黏贴于黏贴层上。然后，形成数个电性接点114于基板110的底面110b2上。
如图9G所示，以例如是刀具或激光，形成至少一第二切割狭缝P2，以形成至少一如图1所示的半导体结构100。本实施例的切割方法采用半穿切(Half-cut)方式。
第二切割狭缝P2经过基板110的底面110b2及电磁干扰屏蔽组件140的一部分，以于基板110形成至少一凹部112。基板110的下表面110b1于第二切割狭缝P2形成后露出，且下表面110b1位于上表面110u与底面110b2之间。由于第二切割狭缝P2经过电磁干扰屏蔽组件140及基板110，故电磁干扰屏蔽组件140的下表面140b与基板110的下表面110b1实质上对齐，例如是共面。此外，第二切割狭缝P2并延伸至与第一切割狭缝P1相通，以完全分离半导体结构100。
第二切割狭缝P2从基板110的底面110b2延伸至下表面110b1的切割深度(间距S2)小于底面110b2与接地部111的距离S3，使得第二切割狭缝P2形成后，接地部111的下表面111b未从凹部112露出。如此一来，接地部111的下表面111b仍保持在基板110的内部而受到基板110的保护，然此非用以限制本发明。另一实施例中，当第二切割狭缝P2从底面110b2延伸至下表面110b1的切割深度大于底面110b2与接地部111的距离S3时，接地部111的下表面111b于第二切割狭缝P2形成后从凹部112露出。在此情况下，由于第二切割狭缝P2经过接地部111及基板110，使接地部111的下表面111b与基板110的下表面110b1实质上对齐，例如是共面。
第二切割狭缝P2形成后，基板110的第二侧面110s2从凹部112露出。当该些电性接点114的分布区域愈大时，间距S1可愈小；换句话说，当间距S1愈小时，该些电性接点114的分布区域可愈大而可形成数量愈多的电性接点114。另一实施例中，可经由调整电性接点的面积或形状达到在有限的分布区域内形成数量较多的电性接点114。
于第二切割狭缝P2形成后，基板110中对应凹部112的侧壁(即第一侧面110s1及第二侧面110s2)完全露出于基板110。此外，第二切割狭缝P2的宽度W2大于第一切割狭缝P1的宽度W1。
此外，可于基板110切出导角外形。例如，采用具有导角的刀具，形成第二切割狭缝P2。如此一来，在第二切割狭缝P2形成后，基板110的导角110r形成且从凹部112露出，其中导角110r连接第二侧面110s2与下表面110b1。
此外，半导体结构200、300、400、500及600的制造方法相似于半导体结构100，容此不再赘述。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (20)

1.一种半导体结构，包括：
一基板，具有一凹部、一上表面、一底面、一下表面及一第一侧面且包括一接地部，该基板的该下表面位于该上表面与该底面之间，该凹部从该基板的该下表面延伸至该底面，该第一侧面延伸于该上表面与该下表面之间；
一电性组件，设置于邻近该基板的该上表面；
一封装体，包覆该电性组件；以及
一电磁干扰屏蔽组件，覆盖该封装体、该接地部及该基板的该第一侧面。
2.如权利要求1所述的半导体结构，其中该基板更具有一第二侧面，该凹部从该第一侧面延伸至该第二侧面，该下表面与该第二侧面之间的夹角大于或实质上等于90度。
3.如权利要求1所述的半导体结构，其中该接地部的至少一部分延伸于该基板的该上表面与该下表面之间。
4.如权利要求1所述的半导体结构，其中该接地部设置于邻近该基板的该上表面，该封装体更包覆该接地部。
5.如权利要求1所述的半导体结构，其中该接地部线路层、导电块、焊料凸块、导电柱或导电通孔。
6.如权利要求1所述的半导体结构，更包括：
数个电性接点，设置于邻近该基板的该底面。
7.如权利要求6所述的半导体结构，其中该些电性接点包括一第一电性接点与一第二电性接点，其中该第一电性接点具有一第一面积，该第二电性接点具有一第二面积，且该第一面积大于该第二面积。
8.如权利要求1所述的半导体结构，其中该电磁干扰屏蔽组件的一下表面与该基板的该下表面实质上齐平。
9.如权利要求1所述的半导体结构，其中该电磁干扰屏蔽组件包括：
一内层，包覆该封装体；以及
一外层，包覆该内层，且该外层的材质包括不锈钢。
10.一种半导体结构，包括：
一基板，具有一凹部、一上表面、一底面、一下表面及一第一侧面，该基板的该下表面位于该上表面与该底面之间，该凹部从该基板的该下表面延伸至该底面，该第一侧面延伸于该上表面与该下表面之间；
一电性组件，设置于邻近该基板的该上表面；
一封装体，包覆该电性组件；以及
一电磁干扰屏蔽镀层，覆盖该封装体及该基板的该第一侧面。
11.如权利要求10所述的半导体结构，其中该基板更具有一第二侧面，该凹部从该第一侧面延伸至该第二侧面，该下表面与该第二侧面之间的夹角大于或实质上等于90度。
12.如权利要求10所述的半导体结构，更包括：
数个电性接点，设置于邻近该基板的该底面。
13.如权利要求10所述的半导体结构，其中该电磁干扰屏蔽镀层的一下表面与该基板的该下表面实质上齐平。
14.如权利要求10所述的半导体结构，其中该电磁干扰屏蔽镀层包括：
一内层，包覆该封装体；以及
一外层，包覆该内层，且该外层的材质包括不锈钢。
15.一种半导体结构的制造方法，包括：
提供一基板，其中该基板具有一上表面及一底面且包括一接地部；
设置一电性组件于邻近该基板的该上表面；
形成一封装体包覆该电性组件；
形成一第一切割狭缝，其中该第一切割狭缝经过该封装体及该基板的该上表面，该接地部及该基板的一第一侧面于切割后露出；
形成一电磁干扰屏蔽组件覆盖该封装体、该接地部及该基板的该第一侧面；以及
形成一第二切割狭缝，其中该第二切割狭缝经过该基板的该底面及该电磁干扰屏蔽组件的一部分，以于该基板形成一凹部，该基板的一下表面从该凹部露出，而该下表面位于该上表面与该底面之间。
16.如权利要求15所述的制造方法，其中该第二切割狭缝形成后，该基板的一第二侧面及一导角从该凹部露出，该导角连接该第二侧面与该下表面，且该下表面与该第二侧面之间的夹角大于或实质上等于90度。
17.如权利要求15所述的制造方法，其中该第二切割狭缝的宽度大于第一切割狭缝的宽度。
18.如权利要求15所述的制造方法，更包括：
形成数个电性接点于该基板的底面上。
19.如权利要求15所述的制造方法，其中于该形成该第一切割狭缝的该步骤中，该封装体的一侧面及该接地部的一侧面露出，该封装体的该侧面与该接地部的该侧面实质上对齐。
20.如权利要求15所述的制造方法，其中于该形成该第二切割狭缝的该步骤中，该电磁干扰屏蔽组件的一下表面与该基板的该下表面实质上对齐。
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